CN112992922A - 晶体管阵列基板和包括其的电子装置 - Google Patents

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Abstract

提供了一种晶体管阵列基板和电子装置。第一有源层包括第一区域、与第一区域间隔开的第二区域以及设置在第一区域域第二区域之间的沟道区域。栅极绝缘膜设置在第一有源层上。栅电极设置在栅极绝缘膜上，以与第一有源层的沟道区域的一部分交叠。栅电极与第一有源层的第一区域和第二区域的至少一个区域的一部分交叠。防止了沟道区域的劣化。

Description

晶体管阵列基板和包括其的电子装置
相关申请的交叉引用
本申请要求2019年12月16日提交的韩国专利申请第10-2019-0168156号的优先权，出于所有目的通过引用将其合并于此，就如同在此完全阐述一样。
技术领域
实施方式涉及晶体管阵列基板和包括该晶体管阵列基板的电子装置。
背景技术
随着信息社会的发展，对诸如显示装置和照明装置的各种类型的电子装置的需求正在增加。这样的电子装置可以包括其中设置有数据线和栅极线的面板、驱动数据线的数据驱动器以及驱动栅极线的栅极驱动器。
在用作这样的电子装置的关键部件的面板中，可以设置具有多种功能的多个晶体管来驱动面板。
因此，面板的制造工艺不可避免地会变得复杂和困难。当寻求工艺上的便利来克服这样的问题时，晶体管的器件性能可能不利地降低。
特别地，可能难以将多个晶体管设计成具有与功能不同的晶体管的不同要求对应的结构。
发明内容
实施方式提供了一种晶体管阵列基板以及包括该晶体管阵列基板的电子装置，该晶体管阵列基板具有用于防止有源层与栅电极之间的短路的结构。
此外，实施方式提供了一种晶体管阵列基板以及包括该晶体管阵列基板的电子装置，该晶体管阵列基板具有即使在对连接至电源节点的电极施加高电压的情况下也能够防止有源层的沟道区域劣化的结构。
此外，实施方式提供一种具有用于防止迁移率降低的结构的晶体管阵列基板和包括该晶体管阵列基板的电子装置。
根据一个方面，实施方式可以提供一种晶体管阵列基板和包括该晶体管阵列基板的电子装置，该电子装置包括：包括至少一个晶体管的面板；以及驱动面板的驱动电路。面板包括：基板；设置在基板上的第一有源层，第一有源层包括第一区域、与第一区域间隔开的第二区域以及设置在第一区域与第二区域之间的沟道区域；设置在第一有源层上的栅极绝缘膜；至少一个晶体管的栅电极，其设置在栅极绝缘膜上并且与第一有源层的沟道区域的一部分交叠；设置在栅电极上的层间绝缘膜；以及设置在层间绝缘膜上并且彼此间隔开的至少一个晶体管的第一电极和第二电极。栅电极与第一有源层的第一区域和第二区域的至少一个区域的一部分交叠。
根据一个方面，实施方式可以提供一种晶体管阵列基板，其包括：基板；设置在基板上的第一有源层，第一有源层包括第一区域、与第一区域间隔开的第二区域以及设置在第一区域与第二区域之间的沟道区域；设置在第一有源层上的栅极绝缘膜；栅电极，其设置在栅极绝缘膜上并与第一有源层的沟道区域的一部分交叠；设置在栅电极上的层间绝缘膜；以及设置在层间绝缘膜上并且彼此间隔开的第一电极和第二电极。栅电极与第一有源层的第一区域和第二区域的至少一个区域的一部分交叠。
根据示例性实施方式，在晶体管阵列基板和电子装置中，栅极绝缘膜可以设置成使得栅电极不接触有源层的导电区域，从而防止有源层与栅电极之间的短路。
此外，根据示例性实施方式，在晶体管阵列基板和电子装置中，沟道区域的一部分设置在不与栅电极交叠的区域中，使得即使对连接至电源节点的电极施加高电压，有源层的沟道区域也不劣化。
此外，根据示例性实施方式，在晶体管阵列基板和电子装置中，有源层的沟道区域的长度被设计为适当的，从而可以防止迁移率降低。
附图说明
结合附图，从下面的详细描述中将更清楚地理解本公开的上述和其他目的、特征和优点，其中：
图1是示出根据实施方式的电子装置的示意性系统配置的图；
图2是示出根据实施方式的电子装置的系统结构的图；
图3是示出面板为有机发光二极管(OLED)面板的情况下的子像素的结构的图；
图4是示出包括三个晶体管和单个电容器的3T1C结构的图，其中单个子像素还包括电连接至驱动晶体管的第二节点和参考电压线的第二晶体管；
图5是示意性地示出设置在根据实施方式的面板中的栅极驱动电路中的每个的图；
图6是示出设置在根据实施方式的电子装置中的晶体管的截面图；
图7至图10是示意性地示出制造图6所示的晶体管的第一有源层和栅电极的工艺的图；
图11是将具有根据实施方式的图6的结构的晶体管的特性与根据比较例的晶体管的特性进行比较的曲线图；
图12是示出设置在根据其他实施方式的电子装置中的晶体管的结构的截面图；
图13是示出设置在根据其他实施方式的电子装置中的晶体管的结构的截面图；
图14是示出设置在根据其他实施方式的电子装置中的晶体管的结构的截面图；以及
图15是示出具有图14的结构的晶体管的特性的曲线图。
具体实施方式
在以下对本发明的示例或实施方式的描述中，将参考附图，在附图中借助于图示示出了可被实现的具体示例或实施方式，并且其中相同的附图标记可用于表示相同或相似的部件，即使它们在彼此不同的附图中示出。此外，在以下对本发明的示例或实施方式的描述中，当确定并入本文中的公知功能和部件的描述可能使本发明的一些实施方式中的主题不清楚时，将省略其详细描述。本文中使用的诸如“包括”、“具有”、“包含”、“构成”、“组成”和“形成”的术语通常旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。如本文所使用的，单数形式旨在包括复数形式，除非上下文另外明确指出。
本文中可以使用诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”的术语来描述本发明的元件。这些术语中的每个均非用于限定元件的本质、次序、顺序或数量等，而仅用于将相应的元件与其他元件区分开。
当提到第一元件与第二元件“连接或耦接”、“接触或交叠”等时，应当解释为不仅第一元件可以“直接连接或耦接”或“直接接触或交叠”第二元件，而且也可以将第三元件“插入”在第一元件与第二元件之间，或者可以将第一元件和第二元件经由第四元件彼此“连接或耦接”、“接触或交叠”等。在此，第二元件可以被包括在彼此“连接或耦接”、“接触或交叠”等的两个或更多个元件中的至少一个元件中。
当使用时间相关术语(例如“之后”、“随后”、“下一个”、“之前”等)来描述元件或配置的工艺或操作，或者操作、处理、制造方法中的流程或步骤时，除非与术语“直接”或“立即”一起使用，否则上述术语可以用于描述非连续或非依次的工艺或操作。
此外，当提及任何尺寸、相对大小等时，应认为元件或特征的数值或相应的信息(例如水平、范围等)包括可能由各种因素(例如，工艺因素、内部或外部影响、噪声等)引起的公差或误差范围，即使没有相关描述。此外，术语“可以(may)”完全涵盖术语“能够(can)”的所有含义。
图1是示出根据实施方式的电子装置的示意性系统配置的图。
根据实施方式的电子装置可以包括显示装置、照明装置、发光装置等。为了简洁，以下描述将主要集中在显示装置上。然而，以下描述不仅适用于显示装置，而且可以以基本上相同的方式适用于各种其他电子装置，例如照明装置或发光装置，只要包括晶体管即可。
根据实施方式的电子装置可以包括显示图像或发光的面板PNL以及驱动面板PNL的驱动电路。
在面板PNL中，可以设置多个数据线DL和多个栅极线GL，并且可以以矩阵的形式来布置由多个栅极线GL和多个数据线DL限定的多个子像素SP。
在面板PNL中，多个数据线DL和多个栅极线GL可以被设置成彼此相交。例如，可以将多个数据线DL布置成行或列，并且可以将多个栅极线GL布置成列或行。在下文中，为了简洁起见，多个栅极线GL将被描述为设置成行，而多个数据线DL将被描述为设置成列。
在面板PNL中，除了多个数据线DL和多个栅极线GL之外，取决于子像素结构等，可以设置其他类型的信号线。驱动电压线、参考电压线、公共电压线等也可以设置在面板PNL中。
面板PNL可以是各种类型的面板，例如液晶显示器(LCD)面板和有机发光二极管(OLED)显示面板。
设置在面板PNL中的信号线的类型可以根据子像素结构、面板类型(例如，LCD面板或OLED面板)而变化。另外，本文中使用的术语“信号线”可以是包括被施加信号的电极的概念。
面板PNL可以包括显示图像(视频)的有源区域A/A以及设置在有源区域A/A的外围以不显示图像的非有源区域N/A。在本文中，非有源区域N/A也被称为边框区域。
在有源区域A/A中，设置有用于显示图像的多个子像素SP。
在非有源区域N/A中，可以设置焊盘以电连接至数据驱动器DDR，并且可以设置将焊盘连接至多个数据线DL的多个数据链路线。多个数据链路线可以是多个数据线DL的延伸至非有源区域N/A中的部分，或者是电连接至多个数据线DL的单独的图案部分。
此外，在非有源区域N/A中，可以设置与栅极驱动有关的导线，以通过电连接至数据驱动器DDR的焊盘将栅极驱动所需的电压(信号)传送至栅极驱动器GDR。例如，与栅极驱动有关的导线可以包括传送时钟信号的时钟线、传送栅极电压VGH和VGL的栅极电压线、传送产生扫描信号所需的各种控制信号的栅极驱动控制信号线等。这些与栅极驱动有关的导线以与设置在有源区域A/A中的栅极线GL不同的方式设置在非有源区域N/A中。
驱动电路可以包括驱动多个数据线DL的数据驱动器DDR、驱动多个栅极线GL的栅极驱动器GDR和控制数据驱动器DDR和栅极驱动器GDR的控制器CTR等。
数据驱动器DDR可以通过将数据电压输出至多个数据线DL来驱动多个数据线DL。
栅极驱动器GDR可以通过将扫描信号输出至多个栅极线GL来驱动多个栅极线GL。
控制器CTR可以通过提供数据驱动器DDR和栅极驱动器GDR的驱动操作所需的各种控制信号DCS和GCS来控制数据驱动器DDR和栅极驱动器GDR的操作。另外，控制器CTR可以将图像数据DATA提供至数据驱动器DDR。
控制器CTR在由帧限定的时间(或时间点)开始扫描，将从外部源接收到的图像数据转换为数据驱动器DDR可读的数据信号格式并输出经转换的图像数据DATA，并根据扫描在适当的时间控制数据驱动。
控制器CTR从外部源(例如主机系统)接收各种定时信号，例如竖直同步信号Vsync、水平同步信号Hsync、输入数据使能信号DE和时钟信号CLK，产生各种控制信号，并将控制信号输出至数据驱动器DDR和栅极驱动器GDR，以控制数据驱动器DDR和栅极驱动器GDR。
例如，控制器CTR输出包括栅极起始脉冲GSP、栅极移位时钟信号GSC、栅极输出使能信号GOE等的各种栅极控制信号GCS，以控制栅极驱动器GDR。
此外，显示控制器140输出包括源起始脉冲SSP、源采样时钟SSC、源输出使能信号SOE等的各种数据控制信号DCS，以控制数据驱动器DDR。
控制器CTR可以是在典型的显示技术中使用的时序控制器，或者可以是包括时序控制器并且能够执行其他控制功能的控制装置。
控制器CTR可以设置为与数据驱动器DDR分开的部件，也可以设置为与数据驱动器DDR一起的集成电路(IC)。
数据驱动器DDR通过从控制器CTR接收图像数据DATA并向多个数据线DL提供数据电压来驱动多个数据线DL。在本文中，数据驱动器DDR也将被称为源极驱动器。
数据驱动器DDR可以经由各种接口向控制器CTR发送各种信号和从控制器CTR接收各种信号。
栅极驱动器GDR通过依次将扫描信号提供至多个栅极线GL来依次驱动多个栅极线GL。在本文中，栅极驱动器GDR也将被称为扫描驱动器。
栅极驱动器GDR在控制器CTR的控制下将具有导通或截止电压的扫描信号依次提供至多个栅极线GL。
当特定的栅极线被栅极驱动器GDR导通时，数据驱动器DDR将从控制器CTR接收到的图像数据DATA转换为模拟数据电压，并将模拟数据电压提供至多个数据线DL。
取决于驱动方法、面板的设计等，数据驱动器DDR可以位于面板PNL的一侧(上方或下方)，或者在一些情况下，可以位于面板PNL的两侧(例如上方和下方)。
取决于驱动方法、面板的设计等，栅极驱动器GDR可以位于面板PNL的一侧(例如，左侧或右侧)，或者在一些情况下，可以位于面板PNL的两侧(例如，左侧和右侧)。
数据驱动器DDR可以包括一个或更多个源极驱动器集成电路(SDIC)。
SDIC中的每个可以包括移位寄存器、锁存电路、数模转换器(DAC)、输出缓冲器等。在一些情况下，数据驱动器DDR还可以包括模数转换器(ADC)。
SDIC中的每个可以通过带式自动接合(TAB)方法或玻璃上芯片(COG)方法连接至面板PNL的接合焊盘，或者可以直接设置在面板PNL上。在一些情况下，SDIC可以设置为面板PNL的集成部分。另外，可以使用膜上芯片(COF)方法来实现SDIC中的每个。在这种情况下，SDIC中的每个可以安装在电路膜上以经由电路膜电连接至面板PNL中的数据线DL。
栅极驱动器GDR可以包括多个栅极驱动电路(GDC)。多个栅极驱动电路可以分别对应于多个栅极线GL。
栅极驱动电路中的每个可以包括移位寄存器、电平移位器等。
栅极驱动电路中的每个可以通过TAB方法或COG方法连接至面板PNL的接合焊盘。另外，栅极驱动电路中的每个可以使用COF方法来实现。在这种情况下，栅极驱动电路中的每个可以安装在电路膜上，以经由电路膜电连接至面板PNL中的栅极线GL。另外，可以使用设置在面板PNL内部的板内栅极(GIP)方法来实现栅极驱动电路中的每个。即，栅极驱动电路中的每个可以直接设置在面板PNL中。
图2是示出根据实施方式的电子装置的系统配置的图。
参照图2，在根据实施方式的电子装置中，数据驱动器DDR可以使用诸如TAB方法、COG方法和COF方法的各种方法中的COF方法来实现，而栅极驱动器GDR可以使用诸如TAB方法、COG方法、COF方法和GIP方法的各种方法中的GIP方法来实现。
数据驱动器DDR可以被实现为一个或更多个源极驱动器集成电路SDIC。图2示出了其中数据驱动器DDR被实现为多个源极驱动器集成电路SDIC的情况。
在数据驱动器DDR是COF类型的情况下，构成数据驱动器DDR的源极驱动器集成电路SDIC中的每个可以被安装在源极侧电路膜SF上。
源极侧电路膜SF的一部分可以电连接至存在于面板PNL的非有源区域N/A中的焊盘组(即一组焊盘)。
可以在源极侧电路膜SF上设置电连接源极驱动器集成电路SDIC和面板PNL的导线。
电子装置可以包括至少一个源极印刷电路板SPCB和其上安装有控制部件和各种电子装置的控制印刷电路板CPCB，用于多个源极驱动器集成电路SDIC与其他装置之间的电路连接。
其上安装有源极驱动器集成电路SDIC的源极侧电路膜SF的另一部分可以连接至至少一个源极印刷电路板SPCB。
即，其上安装有源极驱动器集成电路SDIC的源极侧电路膜SF的一部分可以电连接至非有源区域N/A，而源极侧电路膜SF的另一部分可以电连接至源极印刷电路板SPCB。
控制数据驱动器DDR、栅极驱动器GDR等的操作的控制器CTR可以设置在控制印刷电路板CPCB中。
此外，还可以在控制印刷电路板CPCB上设置电源管理集成电路(PMIC)等。电源管理集成电路向面板PNL、数据驱动器DDR、栅极驱动器GDR等提供各种形式的电压或电流，或者控制要向其提供的各种形式的电压或电流。
源极印刷电路板SPCB和控制印刷电路板CPCB可以经由至少一个连接构件CBL被电路连接。连接构件CBL可以是例如柔性印刷电路(FPC)、柔性扁平线缆(FFC)等。
可以将至少一个源极印刷电路板SPCB和控制印刷电路板CPCB集成到单个PCB中。
在栅极驱动器GDR是GIP类型的情况下，可以将包括在栅极驱动器GDR中的多个栅极驱动电路GDC直接设置在面板PNL的非有源区域N/A上。
栅极驱动电路GDC中的每个可以将相应的扫描信号输出至设置在面板PNL的有源区域A/A中的相应的栅极线GL。
通过设置在非有源区域N/A中的与栅极驱动有关的导线，设置在面板PNL中的多个栅极驱动电路GDC可以被提供产生扫描信号所需的各种信号(例如，时钟信号、高电平栅极电压VGH、低电平栅极电压VGL、起始信号VST、以及复位信号)。
设置在非有源区域N/A中的与栅极驱动相关的导线可以电连接至最邻近多个栅极驱动电路GDC设置的源极侧电路膜SF。
图3是示出在面板PNL是有机发光二极管(OLED)面板的情况下子像素SP中的每个的结构的图。
参照图3，OLED面板PNL中的子像素SP中的每个还可以包括：第一晶体管T1，其将数据电压Vdata传送至与驱动晶体管T3的栅极节点对应的第一节点N1；和存储电容器Cst，其在一个帧的时段期间保持与图像信号电压对应的数据电压Vdata或与数据电压Vdata对应的电压。
有机发光二极管OLED可以包括第一电极(即，阳极或阴极)、包括至少一个发光层的有机层、第二电极(即，阴极或阳极)等。
驱动晶体管T3通过向有机发光二极管OLED提供驱动电流来驱动有机发光二极管OLED。
驱动晶体管T3包括第一节点N1、第二节点N2、第三节点N3等。
驱动晶体管T3的第一节点N1是与栅极节点对应的节点，并且可以电连接至第一晶体管T1的源极节点或漏极节点。
驱动晶体管T3的第二节点N2可以电连接至有机发光二极管OLED的第一电极301，并且可以是源极节点或漏极节点。
驱动晶体管T3的第三节点N3是被施加驱动电压EVDD的节点。第三节点N3可以电连接至通过其提供驱动电压EVDD的驱动电压线DVL，并且可以是漏极节点或源极节点。
驱动晶体管T3和第一晶体管T1中的每个可以是N型晶体管或P型晶体管。
第一晶体管T1可以电连接在数据线DL与驱动晶体管T3的第一节点N1之间，并且可以由通过栅极线施加至栅极节点的第一扫描信号SCAN1来控制。
第一晶体管T1可以通过第一扫描信号SCAN1而导通，以将通过数据线DL提供的数据电压Vdata传送至驱动晶体管T3的第一节点N1。
存储电容器Cst可以电连接至驱动晶体管T3的第一节点N1和第二节点N2。
存储电容器Cst是有意设计为设置在驱动晶体管T3外部的外部电容器，而不是寄生电容器(例如，Cgs或Cgd)，即存在于驱动晶体管T3的第一节点N1与第二节点N2之间的内部电容器。
图3所示的子像素结构具有包括两个晶体管和单个电容器的2T1C结构，并且仅是为了说明而提供的示例。子像素结构还可以包括一个或更多个晶体管，或者在一些情况下，包括一个或更多个电容器。多个子像素中的每个子像素可以具有相同的结构，或者多个子像素中的一些子像素可以具有不同的结构。
图4是示出包括三个晶体管和单个电容器的3T1C结构的图，其中单个子像素SP还包括电连接至驱动晶体管T3的第二节点N2和参考电压线RVL的第二晶体管T2。
参照图4，第二晶体管T2可以电连接至驱动晶体管T3的第二节点N2和参考电压线RVL，以由施加至栅极节点的第二扫描信号SCAN2进行导通-截止控制。
第二晶体管T2的漏极节点或源极节点可以电连接至参考电压线RVL，并且第二晶体管T2的源极节点或漏极节点可以电连接至驱动晶体管T3的第二节点N2。
例如，第二晶体管T2可以在显示驱动时间段中导通，或者可以在其中感测驱动晶体管T3的特性或有机发光二极管OLED的特性的感测驱动时间段中导通。
第二晶体管T2可以在相应的驱动时间(例如，在感测驱动时间段内的显示驱动时间或电压初始化时间)通过第二扫描信号SCAN2导通，以将通过参考电压线RVL提供的参考电压Vref传送至驱动晶体管T3的第二节点N2。
此外，第二晶体管T2可以在相应的驱动时间(例如，感测驱动时间段内的采样时间)通过第二扫描信号SCAN2导通，以将驱动晶体管T3的第二节点N2的电压传送至参考电压线RVL。
即，第二晶体管T2可以控制驱动晶体管T3的第二节点N2的电压状态，或者将驱动晶体管T3的第二节点N2的电压传送至参考电压线RVL。
这里，参考电压线RVL可以电连接至模数转换器(ADC)，其感测参考电压线RVL的电压，将感测到的电压转换为数字值，并输出包括该数字值的感测数据。
模数转换器可以被包括在构成数据驱动器DDR的源极驱动器集成电路SDIC中的每个内。
从模数转换器输出的感测数据可以用于感测驱动晶体管T3的特性(例如，阈值电压或迁移率)或发光二极管OLED的特性(例如，阈值电压)。
此外，存储电容器Cst可以是有意设计为设置在驱动晶体管T3外部的外部电容器，而不是寄生电容器(例如，Cgs或Cgd)，即存在于驱动晶体管T3的第一节点N1与第二节点N2之间的内部电容器。
驱动晶体管T3、第一晶体管T1和第二晶体管T2中的每个可以是N型晶体管或P型晶体管。
此外，第一扫描信号SCAN1和第二扫描信号SCAN2可以是分立的栅极信号。在这种情况下，可以通过不同的栅极线将第一扫描信号SCAN1和第二扫描信号SCAN2分别施加至第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。
在一些情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以是同一栅极信号。在这种情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以通过单个栅极线(或公共栅极线)被共同施加至第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。
图3和图4所示的子像素结构仅仅是为了说明而提供的示例。在一些情况下，子像素结构中的每个还可以包括一个或更多个晶体管或一个或更多个电容器。
另外，多个子像素中的每个子像素可以具有相同的结构，或者多个子像素中的一些子像素可以具有不同的结构。
图5是示意性示出设置在根据实施方式的面板PNL中的栅极驱动电路GDC中的每个的图。
参照图5，栅极驱动电路GDC中的每个可以包括上拉晶体管Tup、下拉晶体管Tdown、控制开关电路CSC等。
控制开关电路CSC可以是控制对应于上拉晶体管Tup的栅极节点的节点Q的电压和对应于下拉晶体管Tdown的栅极节点的节点QB的电压的电路。控制开关电路CSC可以包括多个开关(晶体管)。
上拉晶体管Tup是通过栅极信号输出节点Nout将与第一电平电压(例如，高电平电压VGH)对应的栅极信号Vgate提供至栅极线GL的晶体管。下拉晶体管Tdown是通过栅极信号输出节点Nout将与第二电平电压(例如，低电平电压VGL)对应的栅极信号提供至栅极线GL的晶体管。上拉晶体管Tup和下拉晶体管Tdown可以在不同的时间导通。
上拉晶体管Tup电连接至被施加时钟信号CLK的时钟信号施加节点Nclk和电连接至栅极线GL的栅极信号输出节点Nout，并通过节点Q中的电压导通或截止。
上拉晶体管Tup的栅极节点电连接至节点Q。上拉晶体管Tup的漏极节点或源极节点电连接至时钟信号施加节点Nclk。上拉晶体管Tup的源极节点或漏极节点电连接至栅极信号输出节点Nout，从该栅极信号输出节点Nout输出栅极信号Vgate。
上拉晶体管Tup通过节点Q的电压导通，以通过栅极信号输出节点Nout输出在时钟信号CLK的高电平区段中具有高电平电压VGH的栅极信号Vgate。
通过栅极信号输出节点Nout输出的高电平电压VGH的栅极信号Vgate被提供至相应的栅极线GL。
下拉晶体管Tdown电连接至栅极信号输出节点Nout和基底电压节点Nvss，并通过节点QB的电压导通或截止。
下拉晶体管Tdown的栅极节点电连接至节点QB。下拉晶体管Tdown的漏极节点或源极节点电连接至基底电压节点Nvss，以接收与恒定电压对应的基底电压VSS。下拉晶体管Tdown的源极节点或漏极节点电连接至栅极信号输出节点Nout，通过栅极信号输出节点Nout输出栅极信号Vgate。
下拉晶体管Tdown通过节点QB的电压导通，以通过栅极信号输出节点Nout输出具有低电平电压VGL的栅极信号Vgate。因此，具有低电平电压VGL的栅极信号Vgate可以通过栅极信号输出节点Nout被提供至相应的栅极线GL。低电平电压VGL的栅极信号Vgate可以是例如基底电压VSS。
另外，控制开关电路CSC可以包括两个或更多个晶体管等，并且包括主要节点例如节点Q、节点QB、置位节点(也称为起始节点)S、以及复位节点R。在一些情况下，控制开关电路CSC还可以包括例如输入节点，通过该输入节点输入诸如驱动电压VDD的各种电压。
在控制开关电路CSC中，节点Q电连接至上拉晶体管Tup的栅极节点，并且被重复地充电和放电。
在控制开关电路CSC中，节点QB电连接至下拉晶体管Tdown的栅极节点，并且被重复地充电和放电。
在控制开关电路CSC中，置位节点S接收施加至其的置位信号SET，该置位信号SET指示相应的栅极驱动电路GDC的栅极驱动的开始。
这里，施加至置位节点S的置位信号SET可以是从栅极驱动器GDR外部输入的起始信号VST或从当前栅极驱动电路GDC的级之前的前级中的栅极驱动电路GDC输出的栅极信号Vgate被反馈的信号(例如，进位信号)。
在控制开关电路CSC中，施加至复位节点R的复位信号RST可以是用于初始化所有级的栅极驱动电路GDC的复位信号，或者是从另一级(例如，前级或后级)输入的进位信号。
控制开关电路CSC响应于置位信号SET对节点Q充电，并响应于复位信号RST使节点Q放电。控制开关电路CSC可以包括反相器电路，以在不同的时间对节点Q和节点QB充电或放电。
如图3所示，驱动晶体管T3和开关晶体管T1(第一晶体管)可以设置在与OLED面板对应的面板PNL的有源区域A/A中的多个子像素SP的每个中。然而，本实施方式不限于此，并且如图4所示，可以在OLED面板PNL的有源区域A/A中设置三个或更多个晶体管。
另外，如图2所示，在栅极驱动电路GDC为INS1P电路，即栅极驱动电路GDC设置在面板PNL内的情况下，构成如图5所示的栅极驱动电路GDC中的每个的各种晶体管(例如上拉晶体管Tup、下拉晶体管Tdown和控制开关电路CSC内的晶体管)可以设置在位于面板PNL的有源区域A/A外围的非有源区域N/A中。
图6是示出设置在根据实施方式的电子装置中的晶体管的截面图。
参照图6，根据实施方式的电子装置可以包括至少一个晶体管Tr。
晶体管Tr可以包括第一有源层620、栅电极640、第一电极671和第二电极672。
如图6所示，包括第一区域621、第二区域622和沟道区域623的第一有源层620设置在基板610上，并且栅极绝缘膜630可以设置在第一有源层620上。栅电极640可以设置在栅极绝缘膜630上，并且绝缘膜650可以设置在其上设置栅电极640的基板610上。层间绝缘膜660设置在绝缘膜650上，并且彼此间隔开的第一电极671和第二电极672可以设置在层间绝缘膜660上。
这里，第一电极671和第二电极672中的一个可以电连接至电子装置的电源节点。
为了简洁，下面的描述将主要集中于第二电极672连接至电源节点的配置。
在包括需要被高速驱动的晶体管Tr的电子装置的模块的制造之后，可以在用于测试晶体管Tr中的缺陷的老化步骤中将高电压(例如35V或更高)施加至晶体管Tr，更具体地，施加至连接至电源节点的第二电极672。这里，施加至栅电极640的电压可以是0V。
在上述条件下驱动晶体管Tr的情况下，强电场被施加至晶体管Tr，使得与第一有源层620的第二区域622相邻的沟道区域623可能劣化。这会导致第一有源层620的导带和相邻区域中的缺陷，从而减小晶体管Tr的导通电流并改变晶体管Tr的阈值电压Vth。因此，晶体管Tr的可靠性可能降低。
这可能是由于位于栅电极640与沟道区域623之间的栅极绝缘膜630厚度减小所致。根据典型的晶体管结构，可以将栅极绝缘膜设置成与栅电极和有源层的沟道区域交叠。栅极绝缘膜的截面可以具有正锥形形状，使得栅极绝缘膜的厚度可以在朝着栅极绝缘膜的边缘的方向上减小。
如上所述，存在于栅电极与有源层的沟道区域之间的、与栅极绝缘膜的减薄区域对应的区域的沟道区域可能会劣化，从而降低了晶体管的可靠性，这是有问题的。
设置在根据实施方式的电子装置中的晶体管Tr可以具有用于防止需要高速驱动的晶体管Tr中的每个的有源层的沟道区域以及经受老化的晶体管Tr劣化的结构。
具体地，晶体管Tr的第一有源层620可以设置在基板610上。
尽管在图6中未示出，但是可以在基板610与第一有源层620之间设置至少一个缓冲层。
缓冲层可以包含无机绝缘材料，例如硅氧化物(SiOx)、硅氮化物(SiNx)或氮氧化硅(SiON)，但是本公开不限于此。
此外，在缓冲层具有多层结构的情况下，缓冲层可以具有其中分别包含选自SiOx、SiNx和SiON中的至少两种无机绝缘材料的层彼此交叠的结构，但是本公开不限于此。
第一有源层620可以由氧化物半导体制成。第一有源层620的材料可以是金属氧化物半导体，其包含选自诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属的氧化物中的一种，以及诸如Zn、In、Ga、Sn和Ti的金属及它们的氧化物的组合。
例如，第一有源层620可以包含选自锌氧化物(ZnO)、锌锡氧化物(ZTO)、锌铟氧化物(ZIO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)和铟锌锡氧化物(IZTO)中的至少一种，但本公开不限于此。
与硅(Si)半导体相比，这样的氧化物半导体有利地适用于大面积电子装置。
第一有源层620可以包括第一区域621、与第一区域621间隔开的第二区域622、以及设置在第一区域621与第二区域622之间的沟道区域623。
第一有源层620的第一区域621和第二区域622可以是导电区域(即，被处理为导电的区域)。因此，第一有源层620的第一区域621和第二区域622中的每个的电阻可以低于沟道区域623的电阻。
在晶体管Tr处于导通状态的情况下，电荷可以移动通过第一有源层620的沟道区域623。
第一有源层620的第一区域621的宽度W1可以与第一有源层620的第二区域622的宽度W2不同。例如，如图6所示，第一有源层620的第一区域621的宽度W1可以大于第一有源层620的第二区域622的宽度W2。
栅极绝缘膜630可以设置在第一有源层620上。
栅极绝缘膜630可以包含诸如SiOx、SiNx或SiON的无机绝缘材料，但是本公开不限于此。
如图6所示，栅极绝缘膜630可以设置成使第一有源层620的一部分露出。例如，栅极绝缘膜630可以设置成使第一有源层620的第一区域621的一部分露出。
栅极绝缘膜630可以与第一有源层620的整个沟道区域623交叠。此外，栅极绝缘膜630可以与第一有源层620的第一区域621和第二区域622中的一个的全部交叠以及与另一区域的一部分交叠。
例如，如图6所示，栅极绝缘膜630可以与第一有源层620的第一区域621的一部分交叠，并且可以与第一有源层620的整个第二区域622交叠。
此外，栅极绝缘膜630可以设置成包围第一有源层620的第二区域622的顶表面和侧表面。如图6所示，栅极绝缘膜630可以在第二区域622从沟道区域623延伸的方向上延伸，同时被设置成覆盖第一有源层620的第二区域622。在本公开中，栅极绝缘膜630可以具有用于覆盖第一有源层620的第二区域622的结构。
在如上所述的栅极绝缘膜630中，可以通过干法蚀刻对设置在基板610上的栅极绝缘膜630的材料进行图案化，从而最终使第一有源层620的第一区域621的一部分露出。
在干法蚀刻栅极绝缘膜630的材料的工艺中，第一有源层620的部分区域可以被导电化。具体地，可以使第一有源层620的设置在与栅极绝缘膜630不交叠的区域中的区域导电化。
即，作为第一有源层620的导电区域之一的第一区域621可以包括与栅极绝缘膜630不交叠的区域。
晶体管Tr的栅电极640可以设置在栅极绝缘膜630上。
栅电极640的组成可以包括选自铝(Al)、金(Au)、银(Ag)、铜(Cu)、钨(W)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)及它们的合金中的一种，但是本公开不限于此。
在截面上，栅电极640的一端和另一端可以设置在栅极绝缘膜630的顶表面上。
栅电极620的宽度W3可以小于栅极绝缘膜630的宽度W4。栅电极620的宽度W3和栅极绝缘膜630的宽度W4可以是在与栅极绝缘膜630和栅电极620堆叠的方向垂直的方向上的最小长度。
栅电极640可以与第一有源层620交叠。
具体地，栅电极640可以与第一有源层620的沟道区域623的一部分交叠，并且可以与第一有源层620的第一区域621和第二区域622中的一个的一部分交叠。
例如，如图6所示，栅电极640可以与第一有源层620的沟道区域623的一部分交叠，并且可以与第一有源层620的第一区域621的一部分交叠。栅电极640可以与第一有源层620的沟道区域623与第一区域621之间的边界交叠。此外，栅电极640可以与第一有源层620的第二区域622交叠。
即，栅电极640可以与第一有源层620的沟道区域623的一部分交叠。
因此，第一有源层620的沟道区域623可以被设置成在第一有源层620的第二区域622从沟道区域623延伸的方向上偏离栅电极640的中心。
即，第一有源层620的沟道区域623可以关于栅电极640的中心不对称地设置。
另外，栅极绝缘膜630可以与第一有源层620的整个沟道区域623交叠，并且可以与第一有源层620的第一区域621的一部分交叠。在该结构中，栅极绝缘膜630的一端可以设置成在第一区域621从沟道区域623延伸的方向上相比于栅电极640的一端更偏离栅电极640的中心。
即，栅极绝缘膜630与第一有源层620的第一区域621交叠的区域的宽度可以大于栅极640与第一有源层620的第一区域621交叠的区域的宽度。这里，栅极绝缘膜630与第一有源层620的第一区域621交叠的区域的宽度和栅电极640与第一有源层620的第一区域621交叠的区域的宽度可以在与第一有源层620和栅极绝缘膜630堆叠的方向垂直的方向上具有最小长度。
由于如上所述栅极绝缘膜630的一端被设置成在第一区域621从沟道区域623延伸的方向上相比于栅电极640的一端更偏离栅电极640的中心，因此栅电极640的一端可以通过栅极绝缘膜630与第一有源层620的第一区域621分开。因此，可以防止由于工艺误差等而通过栅电极640和与第一区域621即导电区域之间的接触而产生短路。
绝缘膜650可以设置在其上设置栅电极640的基板610上。
这里，绝缘膜650可以包含诸如SiOx、SiNx或SiON的无机绝缘材料。例如，绝缘膜650可以是SiNx。
这样的绝缘膜650可以包含氢。
包含在绝缘膜650中的氢可以用于将氢提供至设置在绝缘膜650下方的第一有源层620的第一区域621和第二区域622。
另外，包括氧化物半导体的薄膜晶体管的电荷量可以由相对于氧化物半导体中包含的金属组分的氢含量来确定。由于氧化物半导体中的氢可以充当载流子，所以随着氢含量的增加，电荷的迁移率可以更大。
如上所述，通过绝缘膜650向第一有源层620的第一区域621和第二区域622提供氢可以增加第一有源层620的第一区域621和第二区域622中的电荷迁移率。即，绝缘膜650可以用于使第一有源层620的第一区域621和第二区域622导电。
由于绝缘膜650，第一有源层620的在干法蚀刻栅极绝缘膜630中导电的第一区域621可以延伸至栅电极640下方的区域。即，可以通过从绝缘膜650扩散的氢来增加在制造栅极绝缘膜630的工艺中导电化的区域621的面积，使得第一区域621即导电区域不仅可以设置在与栅极绝缘膜630不交叠的区域中，而且也可以设置在栅极绝缘膜630和栅电极640下方的区域中。
另外，绝缘膜650可以使第一有源层620的在栅极绝缘膜630的干法蚀刻中没有被导电化的其他区域导电化。
例如，由于绝缘膜650，作为第一有源层620的一个边缘同时与第一有源层620的第一区域621间隔开的第二区域622可以通过穿过栅极绝缘膜630的氢扩散而被导电。
然而，由于第一有源层620的第一区域621的一部分与绝缘膜650直接接触，并且栅极绝缘膜630设置在第一有源层620的第二区域622与绝缘膜650之间，因此扩散到第一区域621中的氢的量可以与扩散到第二区域622中的氢的量不同。
另外，与第二区域622集成的沟道区域623也可以设置在与栅电极640不交叠的区域中，其中沟道区域623的氢含量低于第一区域621和第二区域622中的每个的氢含量。
在第一有源层620的与栅电极640交叠的部分中，从绝缘膜650扩散的氢可以被栅电极640阻挡，以不到达第一有源层620。
因此，可以不向第一有源层620的与栅电极640的一部分交叠的区域的一部分提供作为载流子的氢，从而形成相比于第一区域621和第二区域622中的每个具有更高电阻的沟道区域623。
即，第一有源层620的沟道区域623的一部分可以与栅电极640的一部分交叠，并且沟道区域623的另一部分可以设置在栅电极640的一个边缘与第一有源层620的第二区域622之间。
因此，第一有源层620的沟道区域623可以关于栅电极640的中心不对称地设置。
可以稍后参照图7至图10具体描述由于绝缘膜650引起的导电化作用而导致的第一有源层620的沟道区域623的位置。
层间绝缘膜660可以设置在绝缘膜650上。
层间绝缘膜660可以包含诸如SiOx、SiNx或SiON的无机绝缘材料。例如，绝缘膜650可以是SiNx。
晶体管Tr的彼此隔开的第一电极671和第二电极672可以设置在层间绝缘膜660上。
第一电极671和第二电极672中的一个可以是晶体管Tr的源电极，而第一电极671和第二电极672中的另一个可以是晶体管Tr的漏电极。
例如，第一电极671可以是晶体管Tr的源电极，并且第二电极672可以是晶体管Tr的漏电极。然而，本公开不限于此。第一电极671可以是晶体管Tr的漏电极，并且第二电极672可以是晶体管Tr的源电极。
第一电极671可以经由设置在层间绝缘膜660和绝缘膜650中的接触孔连接至第一有源层620的第一区域621。第二电极672可以经由设置在层间绝缘膜660、绝缘膜650和栅极绝缘膜630中的接触孔连接至第一有源层620的第二区域622。
如上所述，晶体管Tr的第二电极672可以电连接至电子装置的电源节点。
在根据实施方式的晶体管Tr的驱动中，即使在向第二电极672施加高电压的情况下，栅极绝缘膜630也可以设置成与整个沟道区域623和第二区域622交叠并且包围第二区域622的顶表面和一个侧表面，使得与连接至第二电极672的第一有源层620的第二区域622相邻的沟道区域623不会劣化。
因此，这可以克服如下问题：由于存在于栅电极640与沟道区域623之间的栅极绝缘膜630的厚度减小而导致的沟道区域623的劣化而导致晶体管Tr可靠性降低。
此外，由于第一有源层620的导电区域之一即第一区域621被设置成与栅电极640交叠，所以可以减小沟道区域623的长度，使得电荷迁移率可能会受到影响。然而，在根据实施方式的晶体管Tr中，沟道区域623可以朝着其中第一有源层620的沟道区域623不与栅电极640交叠的区域，即第二区域622扩展，使得可以防止晶体管Tr的迁移率降低。
下面将参考工艺流图详细讨论第一有源层620的第一区域621、第二区域622和沟道区域623的位置。
图7至图10是示意性示出制造图6所示的晶体管的第一有源层和栅电极的工艺的图。
在下文中，在一些特征(例如，部件或效果)与上述实施方式的特征相同的情况下，可以省略对它们的描述。
参照图7，可以在基板610上设置第一有源层材料620a。在将第一有源层材料620a设置在基板610的整个一个表面上之后，可以将第一有源层材料620a图案化以使之存在于特定区域中，如图7所示的那样。
可以在第一有源层材料620a上设置栅极绝缘膜材料630a。
栅极绝缘膜材料630a可以设置在基板610的整个表面上。
可以在栅极绝缘膜材料630a上设置栅电极材料640a。
可以在栅电极材料640a上设置光致抗蚀剂710。
光致抗蚀剂710可以设置成使栅电极材料640a的顶表面的一部分露出。
此外，光致抗蚀剂710可以根据其区域而具有不同的厚度。例如，光致抗蚀剂710可以包括具有第一厚度T1的区域和具有第二厚度T2的区域，其中第一厚度T1比第二厚度T2厚。
其中光致抗蚀剂710设置成使栅电极材料640a的顶表面的一部分露出的区域可以是包括其中设置有图6所示的第一有源层620的第一区域621的区域的区域。
其中光致抗蚀剂710具有第一厚度T1的区域可以是与其中如图6所示设置栅电极640的区域对应的区域。
其中光致抗蚀剂710具有第二厚度T2的区域可以是包括如图6所示第一有源层620的第二区域622和沟道区域623的一部分的区域。
之后，可以执行用于对栅电极材料640a和栅极绝缘膜材料630a进行图案化的干法蚀刻。
使用光致抗蚀剂710作为掩模进行的干法蚀刻可以产生如图8所示的结构。
具体地，在图7中不存在光致抗蚀剂710的区域中，可以通过干法蚀刻去除栅电极材料640a和栅极绝缘膜材料630a，从而提供图8所示的栅电极640和栅极绝缘膜630。
如图8所示，可以使第一有源层材料820的设置在栅电极材料640a和栅极绝缘膜材料630a被去除的区域中的顶表面和侧表面露出。
另外，可以通过干法蚀刻将第一有源层材料820的其顶表面和侧表面露出的部分转换为导电区域621a。即，导电区域可以仅存在于第一有源层材料820的一个边缘部分中。
这里，设置在第一有源层材料820上的栅极绝缘膜630可以设置成使得栅极绝缘膜630的一个边缘的顶表面的一部分从栅电极640露出。栅极绝缘膜630的另一边缘可以延伸至基板610的顶表面的在其上没有第一有源层材料820，同时包围第一有源层材料820的顶表面和侧表面的部分。
另外，如图8所示，图7所示的光致抗蚀剂710的具有第一厚度T1的区域可以通过干法蚀刻来减小厚度。
可以在干法刻蚀之后去除图7所示的光致抗蚀剂710的具有第二厚度T2的区域，从而提供光致抗蚀剂图案810。因此，如图8所示，可以使栅极绝缘膜630的其中已经设置了光致抗蚀剂710的具有第二厚度T2的部分的区域的顶表面和侧表面露出。
之后，如图9所示，可以去除保留在栅电极640上的光致抗蚀剂图案810，可以使栅电极640的顶表面和侧表面露出。
此后，如图10所示，可以在其上设置栅电极640的基板610上设置绝缘膜650。
绝缘膜650可以延伸以与第一有源层材料的通过干法蚀刻导电化的区域(图8中的621a)的顶表面的一部分和侧表面接触，并且可以与栅极绝缘膜630的至少一个侧表面以及栅电极640的顶表面和侧表面接触。另外，绝缘膜650可以与栅极绝缘膜630的设置在不与栅电极640交叠的区域中的表面接触。
这里，绝缘膜650可以包含氢。绝缘膜650中包含的氢可以到达设置在绝缘膜650下方的第一有源层材料。
因此，在栅极绝缘膜630的形成中导电的区域(图8中的621a)的尺寸可以通过从绝缘膜650扩散的氢而增加，并最终提供如图10所示的第一有源层620的第一区域621。
通过上述工艺形成的第一有源层620的第一区域621不仅可以设置在与栅极绝缘膜630不交叠的区域中，而且可以设置在栅极绝缘膜630和栅电极640下方的区域中。
另外，第一有源层620的一个边缘上的与第一有源层620的第一区域621间隔开的第二区域622可以通过氢从绝缘膜650的扩散而被导电。
此外，由于栅极绝缘膜630设置在第一有源层620的第二区域622与绝缘膜650之间，所以从绝缘膜650提供的氢可以通过栅极绝缘膜630到达第一有源层620的第二区域622。
第一有源层620的第二区域622的长度可以小于第一区域621的长度。第二区域622可以设置成与栅电极640不交叠。这里，第一有源层620的第一区域621和第二区域622的长度可以在与第一有源层620和栅极绝缘膜630堆叠的方向垂直的方向上为最小长度。
另外，在第一有源层620的与栅电极640交叠的区域中，从绝缘膜650扩散的氢可以被栅电极640阻挡，从而不到达第一有源层620。因此，可以不从绝缘膜650向第一有源层620的与栅电极640的一部分交叠的区域的一部分提供作为载流子的氢，从而为沟道区域623提供相比于第一区域621和第二区域622中的每个更高的电阻。
另外，沟道区域623可以延伸至第一有源层620的与栅电极640不交叠的部分。
第一有源层620的与栅电极640不交叠的部分可以是电阻小于第二区域622的电阻的区域，因为通过栅电极640防止了从绝缘膜650提供的氢扩散。
即，第一有源层620的沟道区域623可以包括与栅电极640的一部分交叠的部分和与栅电极640不交叠的部分。
第一有源层620的沟道区域623的电阻可以高于第一区域621和第二区域622中的每个的电阻。
另外，沟道区域623的与栅电极640交叠的部分的电阻可以与沟道区域623的与栅电极640不交叠的部分的电阻不同。然而，本公开不限于此，并且整个沟道区域623的电阻可以相同。
在如图10所示第一有源层620的第一区域621的一部分与栅电极640交叠的情况下，可以减小沟道区域623的长度，从而影响电荷的迁移率。然而，根据本公开，第一有源层620的第一区域621可以具有与栅电极640不交叠的部分，这由第一有源层620的第一区域621的增加的长度提供。因此，沟道区域623的长度可能基本足够，从而防止电荷的迁移率降低。
在下文中，将根据实施方式的具有上述结构的晶体管Tr的特性与根据比较例的晶体管的特性进行比较。
图11是将根据实施方式的具有图6的结构的晶体管Tr的特性与根据比较例的晶体管的特性进行比较的曲线图。
在这种情况下，根据比较例的晶体管可以包括有源层、设置在有源层上的栅电极、以及设置在栅电极上并电连接至有源层的源电极和漏电极。根据晶体管的结构，可以在有源层与栅电极之间设置栅极绝缘膜，并且栅极绝缘膜的整个区域和栅电极的整个区域可以与有源层的沟道区域交叠。
在图11中，x轴表示栅极电压，而y轴表示漏极电流。
在图11中，为了测量根据比较例的晶体管的特性和根据示例的晶体管的特性，通过施加从-20V至+20V的栅极电压来测量漏极电流。
在没有电压被施加至晶体管中的每个的连接至电源节点的电极(例如，第二电极)和栅电极的初始状态下，将驱动电压VDD 0.1V和驱动电压10V施加至根据比较例的晶体管和根据示例的晶体管二者。
此外，将45V的电压施加至连接至根据比较例的晶体管和根据示例的晶体管中的每个的电源节点的电极。在将0V电压施加至栅电极11小时之后(在应力11小时之后)，将驱动电压VDD 0.1V和驱动电压10V施加至两个晶体管。
在上述条件下驱动根据比较例的晶体管的情况下，可以理解，导通电流已经减小并且阈值电压Vth已经从初始值改变。
然而，在根据示例的晶体管中，可以理解，即使在驱动11小时之后，导通电流也没有减小并且阈值电压Vth也没有从初始值改变。
即，可以理解，即使当向连接至电源节点的电极施加高压时，也可以保持根据示例的晶体管的可靠性。
具有图6所示结构的晶体管Tr可以是图3和图4所示的晶体管T1、T2和T3之一，或者是图5所示的上拉晶体管Tup和下拉晶体管Tdown之一。
特别地，在具有图6所示的结构的晶体管Tr是晶体管T3的情况下，晶体管Tr可以具有如图12所示的结构。
图12是示出设置在根据其他实施方式的电子装置中的晶体管的结构的截面图。
以下，在一些特征(例如，部件或效果)与上述实施方式的特征相同的情况下，可以省略对它们的描述。
参照图12，还可以在包括第一有源层620、栅电极640、第一电极671和第二电极672的晶体管Tr的下方设置遮光层1280。
遮光层1280的组成可以包括选自铝(Al)、金(Au)、银(Ag)、铜(Cu)、钨(W)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)及其合金中的一种，但本公开不限于此。
另外，尽管在图12中将遮光层1280示出为具有单层结构，但是本公开不限于此。遮光层1280可以具有多层结构。
遮光层1280可以设置成与晶体管Tr的第一有源层620交叠。遮光层1280可以防止第一有源层620的电特性被入射到第一有源层620的光改变。
可以在遮光层1280上设置缓冲层1290。
缓冲层1290可以包含无机绝缘材料例如SiOx、SiNx或SiON，但是本公开不限于此。
尽管在图12中将缓冲层1290示为具有单层结构，但是根据本公开的缓冲层1290可以具有多层结构。
在缓冲层1290具有多层结构的情况下，缓冲层可以具有其中分别包含选自SiOx、SiNx和SiON中的至少两种无机绝缘材料的层彼此交叠的结构，但是本公开不限于此。
此外，尽管在图中未示出，但是在具有如图6或图12所示结构的晶体管Tr是驱动晶体管的情况下，晶体管Tr的第一电极671和第二电极672中的一个电极可以电连接至电子装置的像素电极。
另外，设置在根据实施方式的电子装置中的晶体管可以具有不同的结构。
图13是示出设置在根据其他实施方式的电子装置中的晶体管的结构的截面图。
以下，在一些特征(例如，部件或效果)与上述实施方式的特征相同的情况下，可以省略对它们的描述。
参照图13，设置在根据其他实施方式的电子装置中的晶体管Tr还可以包括设置在图6所示的第一有源层620下方的第二有源层1320。
第二有源层1320可以是氧化物半导体。
第二有源层1320可以包括第三区域1321、与第三区域1321间隔开的第四区域1322、以及设置在第三区域1321与第四区域1322之间的沟道区域1323。
这里，第二有源层1320的第三区域1321可以与第一有源层620的第一区域621交叠，并且第二有源层1320的第四区域1322可以与第一有源层620的第二区域622交叠。另外，第二有源层1320的沟道区域1323可以与第一有源层620的沟道区域623交叠。
第二有源层1320的第三区域1321可以由于栅极绝缘膜630的干法刻蚀以及通过从设置在栅电极640上的绝缘膜650扩散的氢而被导电。
第二有源层1320的第四区域1322可以通过从绝缘膜650扩散的氢导电。
当从截面观察时，第四区域1322的长度可以短于第三区域1321的长度。第四区域1322的长度和第三区域1321的长度可以在与第二有源层1320和栅极绝缘膜630堆叠的方向垂直的方向上为最小长度。
第二有源层1320的沟道区域1323的一部分可以与栅电极640交叠，并且第二有源层1320的沟道区域1323的另一部分可以与栅电极640不交叠，而与栅极绝缘膜630和绝缘膜650交叠。
此外，第一有源层620和栅极绝缘膜630的厚度可以很薄，使得从绝缘膜650扩散的氢可以到达第二有源层1320的第四区域1322。
就这一点而言，第一有源层620和第二有源层1320可以通过例如金属有机化学气相沉积(MOCVD)或原子层沉积(ALD)来制造。
这里，MOCVD方法是化学气相沉积(CVD)的子类，用于通过在热基板的反应气体被注入到其上的表面上的沉积反应来制造薄膜。反应物气体包含有机金属配合物。MOCVD法是通过加热使热基板上的有机金属气体分解而使半导体薄膜生长的技术。与诸如等离子体增强化学气相沉积(PECVD)和低压化学气相沉积(LPCVD)的其他CVD方法相比，MOCVD方法在较低的温度下执行。可以在原子水平上控制薄膜处理，并且可以制造均匀的薄膜。
ALD法是CVD的子类，用于通过分别提供由反应物气体的化学反应产生的反应物和沉积颗粒来在基板的表面上制造薄膜。在将一种反应物化学吸附到基板上之后，将第二气体或第三气体提供至基板，从而导致随后对基板的化学吸附，从而在基板上沉积薄膜。
与物理气相沉积(PVD)方法或其他CVD方法相比，MOCVD或ALD方法的使用可以提高薄膜的生产率或生长速率。另外，由于高的薄膜涂覆性能，可以精确地调节薄膜的厚度。
以这样的方式设置的第一有源层620和第二有源层1320可以包含至少一种元素，例如In、Ga、Zn、Ti或Sn以及氧(O2)。
这里，第一有源层620的成分的含量可以与第二有源层1320的成分的含量不同。因此，尽管第一有源层620和第二有源层1320可以具有不同的导电性。但是，本公开不限于此。
在氧化物半导体用作驱动晶体管的有源层的情况下，阈值电压会随着沟道长度的变化而显著偏移。因此，在将氧化物半导体用作驱动晶体管的有源层的情况下，可能难以在保持电子装置所需的阈值电压值的同时实现短沟道。
如图13所示，根据实施方式的电子装置可以通过使用其中两个有源层堆叠的多层结构来实现短沟道，同时保持电子装置所需的阈值电压值。
如上所述，由于第一有源层620和第二有源层1320彼此堆叠，所以第一有源层620和第二有源层1320可以具有异质结结构。
在第一有源层620与第二有源层1320之间的结中，可以通过内置电势形成耗尽区。内置电位Vbi导致结中的能带弯曲。由于耗尽区设置在第一有源层620与第二有源层1320之间的结中，所以可以控制总电荷密度，从而防止阈值电压根据沟道长度而失真。
尽管具有图13所示的结构的晶体管Tr可以是图3和图4所示的驱动晶体管T3，但是本公开不限于此。
例如，具有图3所示结构的晶体管Tr可以是图3和图4所示的晶体管T1和T2之一，或者可以是图5所示的上拉晶体管Tup和下拉晶体管Tdown之一。
图14是示出设置在根据其他实施方式的电子装置中的晶体管的结构的截面图。
以下，在一些特征(例如，部件或效果)与上述实施方式的特征相同的情况下，可以省略对它们的描述。
参照图14，根据其他实施方式的电子装置可以包括晶体管Tr。
晶体管Tr可以包括第二有源层1420、栅电极640、第一电极671和第二电极672。
如图14所示，第二有源层1420可以设置在基板610上，并且栅极绝缘膜630可以设置在第二有源层1420上。栅电极640可以设置在栅极绝缘膜630上，层间绝缘膜660可以设置在其上设置栅电极640的基板610上，并且彼此间隔开的第一电极671和第二电极672可以设置在层间绝缘膜660上。
第二有源层1420可以是氧化物半导体。
第二有源层1420可以包括第一区域1421、第二区域1422、第三区域1424和沟道区域1423。
第一区域1421和第二区域1422可以彼此间隔开。第一区域1421和第二区域1422的一个区域可以设置在沟道区域1423和与沟道区域1423间隔开的第三区域1424之间。
例如，如图14所示，沟道区域1423可以设置在第一区域1421与第二区域1422之间，并且第二区域1422可以设置在沟道区域1423与第三区域1424之间。
这里，第一区域1421与第二区域1422之间的电阻可以低于第三区域1424和沟道区域1423中的每个的电阻。
即，第二有源层1420的第一区域1421和第二区域1422可以是导电区域，并且沟道区域1423和第三区域1424可以是非导电区域。
晶体管Tr的第一电极671可以连接至第二有源层1420的第一区域1421，并且晶体管Tr的第二电极672可以连接至第二有源层1420的第二区域1422。
当从截面观察时，第二有源层1420的第一区域1421和第二区域1422即导电区域可以具有不同的长度。这里，第一区域1421的长度和第二区域1422的长度可以是在与第二有源层1420和栅极绝缘膜630堆叠的方向垂直的方向上的最小长度。
第二有源层1420的第一区域1421可以在用于对栅极绝缘膜630进行图案化的干法蚀刻中被导电。
第二有源层1420的第二区域1422可以通过激光处理等被导电。
设置在第二有源层1420上的栅极绝缘膜630可以与第一区域1421和第二区域1422中的一个的整体、沟道区域1423的整体和第三区域1424的整体交叠。另外，第二有源层1420的第一区域1421和第二区域1422中的另一个的区域可以仅与栅极绝缘膜630的一部分交叠。
例如，如图14所示，栅极绝缘膜630可以与第二有源层1420的第二区域1422、沟道区域1423和第三区域1424中的每个的整体交叠。此外，栅极绝缘膜630可以与第二有源层1420的第一区域1421的一部分交叠。
第二有源层1420的第一区域1421的一部分可以与栅电极640交叠。
栅极绝缘膜630与第二有源层1420的第一区域1421交叠的区域的宽度可以大于栅电极640与第二有源层1420的第一区域1421交叠的区域的宽度。栅极绝缘膜1430与第二有源层1420的第一区域1421交叠的区域的宽度和栅电极1440与第二有源层1420的第一区域1421交叠的区域的宽度可以是在与第二有源层1420和栅极绝缘膜630堆叠的方向垂直的方向上的最小长度。
如上所述，在第一区域1421从沟道区域1423延伸的方向上，栅极绝缘膜630的一端被设置成相比于栅电极640的一端更偏移。栅电极640的一端可以与第二有源层1420的第一区域1421分开。因此，可以防止由于工艺误差等而通过栅电极640与第一区域1421(即，导电区域)之间的接触而产生短路。
另外，第二有源层1420的沟道区域1423可以包括与栅电极640交叠的部分和与栅电极640不交叠的另一部分。
另外，第二有源层1420的电连接至第二电极672的第二区域1422可以位于非导电区域即沟道区域1423与第三区域1424之间。
如上所述，有源层1420的第二区域1422可以设置在沟道区域1423与第三区域1424之间，同时与栅电极640不交叠，使得沟道区域1423的长度基本足够。
即，第二有源层1420的第二区域1422可以被定位成使得沟道区域1423的长度不会过短。
因此，可以不降低晶体管Tr的迁移率。
另外，在晶体管Tr的第二电极672连接至电源节点的情况下，可以将栅极绝缘膜630设置成与沟道区域1423和第二区域1422二者整体交叠，使得即使在向第二电极672施加高电压的情况下，与第二有源层1420的连接至第二电极672的第二区域1422相邻的沟道区域1423也不会劣化。此外，栅极绝缘膜630可以设置成与第二区域622的整体交叠。
因此，这可以克服如下问题：由于存在于栅电极640与沟道区域1423之间的栅极绝缘膜630的厚度减小而导致的沟道区域1423的劣化而导致晶体管Tr可靠性降低。
图15是示出具有图14的结构的晶体管Tr的特性的曲线图。
在图15中，x轴指示栅极电压，而y轴指示漏极电流。
在图15中，为了测量具有图14的结构的晶体管Tr的特性，通过施加在-20V至+20V范围内的栅极电压来测量漏极电流。
在未将电压施加至晶体管Tr的连接至电源节点的电极(例如第二电极)和栅电极的初始状态下，将驱动电压VDD 0.1V和驱动电压10V施加至具有图14的结构的晶体管Tr。
另外，将45V的电压施加至连接至晶体管Tr的电源节点的电极。在将0V电压施加至栅电极11小时之后(在应力11小时之后)，将驱动电压VDD 0.1V和驱动电压10V施加至两个晶体管。
参照图14，可以理解，在具有图14的结构的晶体管Tr中，即使在驱动11小时后，导通电流也没有减小并且阈值电压Vth也没有从初始值改变。
即，可以理解，即使当向连接至电源节点的电极施加高压时，也可以保持根据实施方式的晶体管的可靠性。
具有图14所示结构的晶体管Tr可以是如图3和图4所示的晶体管T1、T2和T3之一，或者可以是如图5所示设置在控制开关电路CSC中的上拉晶体管Tup和下拉晶体管Tdown之一。
具体地，根据实施方式的晶体管Tr可以是设置在有源区域中的晶体管中的如图3或图4所示的晶体管T3。这里，高电压(例如驱动电压)可施加至晶体管Tr。
此外，根据实施方式的晶体管Tr可以是设置在非有源区域中的晶体管中的可施加高电压(例如，时钟信号)的上拉晶体管和设置在控制开关电路中的晶体管中的至少一个。
已经给出了以上描述以使本领域的任何技术人员能够实现和使用本发明的技术构思，并且已经在特定应用及其要求的背景下提供了以上描述。对所描述的实施方式的各种修改、添加和替换对于本领域技术人员而言将是明显的，并且在不脱离本发明的精神和范围的情况下，本文中限定的一般原理可以应用于其他实施方式和应用。仅出于说明目的，上面的描述和附图提供了本发明的技术构思的示例。即，所公开的实施方式旨在说明本发明的技术构思的范围。因此，本发明的范围不限于所示的实施方式，而是与与权利要求一致的最宽范围相一致。本发明的保护范围应该基于所附的权利要求来解释，并且在其等同范围内的所有技术构思都应当被解释为包括在本发明的范围内。

Claims (23)

1.一种电子装置，包括：
包括至少一个晶体管的面板；以及
驱动所述面板的驱动电路，
其中，所述面板包括：
基板；
设置在所述基板上的第一有源层，所述第一有源层包括第一区域、与所述第一区域间隔开的第二区域以及设置在所述第一区域与所述第二区域之间的沟道区域；
设置在所述第一有源层上的栅极绝缘膜；
所述至少一个晶体管的栅电极，其设置在所述栅极绝缘膜上并且与所述第一有源层的沟道区域的一部分交叠；
设置在所述栅电极上的层间绝缘膜；以及
所述至少一个晶体管的第一电极和第二电极，所述第一电极和所述第二电极设置在所述层间绝缘膜上并且彼此间隔开，
其中，所述栅电极与所述第一有源层的第一区域和第二区域中的至少一个区域的一部分交叠。
2.根据权利要求1所述的电子装置，其中，所述第一有源层是氧化物半导体，
其中，所述第一有源层的第一区域和第二区域中的每个是导电区域，以及
其中，所述第一区域和所述第二区域中的每个的电阻低于所述沟道区域的电阻。
3.根据权利要求1所述的电子装置，其中，所述第一区域连接至所述第一电极，并且所述第二区域连接至所述第二电极。
4.根据权利要求1所述的电子装置，其中，所述第一区域的一部分与所述栅电极交叠，以及
其中，所述第二区域与所述栅电极不交叠。
5.根据权利要求4所述的电子装置，其中，所述第一区域的宽度大于所述第二区域的宽度。
6.根据权利要求4所述的电子装置，其中，所述第一区域连接至所述第一电极，
其中，所述第二区域连接至所述第二电极，以及
其中，所述第二电极电连接至所述电子装置的电源节点。
7.根据权利要求4所述的电子装置，其中，所述栅极绝缘膜与所述第一有源层的所述第一区域的一部分、所述沟道区域的整体以及所述第二区域的整体交叠。
8.根据权利要求1所述的电子装置，其中，所述第一有源层的所述沟道区域相对于所述栅电极的中心非对称地设置。
9.根据权利要求1所述的电子装置，还包括设置在所述栅电极与所述层间绝缘膜之间的绝缘膜，
其中，所述绝缘膜与所述第一有源层的第一区域或第二区域的表面的一部分接触，并且与所述栅极绝缘膜的与所述第一有源层的第一区域和第二区域交叠的顶表面的一部分接触。
10.根据权利要求9所述的电子装置，其中，所述绝缘膜包含氢。
11.根据权利要求1所述的电子装置，其中，所述第一有源层的沟道区域的一部分与所述栅电极交叠。
12.根据权利要求1所述的电子装置，其中，所述第一区域和所述第二区域中的一个区域设置在所述沟道区域和还包括与所述沟道区域间隔开的第三区域的所述第一有源层之间。
13.根据权利要求12所述的电子装置，其中，所述第一区域和所述第二区域中的每个的电阻低于所述第三区域和所述沟道区域中的每个的电阻。
14.根据权利要求13所述的电子装置，其中，所述第一区域连接至所述第一电极，并且所述第二区域连接至所述第二电极。
15.根据权利要求12所述的电子装置，其中，所述栅极绝缘膜与所述第一区域和所述第二区域中的所述一个区域的整体、所述沟道区域的整体和所述第三区域的整体交叠。
16.根据权利要求15所述的电子装置，其中，所述第一区域和所述第二区域中的另一区域的一部分与所述栅极绝缘膜交叠。
17.根据权利要求1所述的电子装置，还包括设置在所述第一有源层下方的第二有源层，
其中，所述第二有源层包括：
第四区域，其与所述第一有源层的第一区域交叠；
第五区域，其与所述第一有源层的第二区域交叠；以及
沟道区域，设置在所述第四区域与所述第五区域之间，
其中，所述第二有源层的沟道区域与所述第一有源层的沟道区域交叠。
18.根据权利要求17所述的电子装置，其中，所述第二有源层的第四区域和第五区域是导电区域，以及
其中，所述栅电极与所述第二有源层的第四区域和第五区域中的至少一个区域的一部分交叠。
19.根据权利要求17所述的电子装置，其中，所述第二有源层的另一沟道区域的一部分与所述栅电极交叠，以及
其中，所述第二有源层的另一沟道区域的整体与所述栅极绝缘膜交叠。
20.根据权利要求1所述的电子装置，其中，所述面板包括有源区域和包围所述有源区域的非有源区域，以及
其中，所述晶体管是设置在所述有源区域中的驱动晶体管、设置在所述非有源区域中的上拉晶体管或、或者设置在控制开关电路中的晶体管中的至少一种。
21.一种晶体管阵列基板，包括：
基板，其上形成有由多个晶体管构成的晶体管阵列；
设置在所述基板上的第一有源层，所述第一有源层包括第一区域、与所述第一区域间隔开的第二区域以及设置在所述第一区域与所述第二区域之间的沟道区域；
设置在所述第一有源层上的栅极绝缘膜；
栅电极，其设置在所述栅极绝缘膜上并且与所述第一有源层的所述沟道区域的一部分交叠；
设置在所述栅电极上的层间绝缘膜；以及
第一电极和第二电极，所述第一电极和所述第二电极设置在所述层间绝缘膜上并且彼此间隔开，
其中，所述栅电极与所述第一有源层的所述第一区域和所述第二区域中的至少一个区域的一部分交叠。
22.一种晶体管，包括：
基板；
设置在所述基板上的第一有源层，所述第一有源层包括第一区域、与所述第一区域间隔开的第二区域以及设置在所述第一区域与所述第二区域之间的沟道区域；
设置在所述第一有源层上的栅极绝缘膜；
栅电极，其设置在所述栅极绝缘膜上并且与所述第一有源层的所述沟道区域的一部分交叠；
设置在所述栅电极上的层间绝缘膜；以及
源电极和漏电极，所述源电极和所述漏电极设置在所述层间绝缘膜上并且彼此间隔开，
其中，所述栅电极与所述第一有源层的所述第一区域和所述第二区域中的至少一个区域的一部分交叠，以及
其中，所述源电极和所述漏电极连接至所述第一有源层的所述第二区域。
23.一种制造晶体管的方法，包括：
在基板上依次设置第一有源层材料、栅极绝缘膜材料和栅电极材料；
在所述栅电极材料上设置包括具有第一厚度的区域和具有第二厚度的区域的光致抗蚀剂，所述第一厚度比所述第二厚度厚；
使用所述光致抗蚀剂作为掩模执行用于对所述栅电极材料和所述栅极绝缘膜材料进行图案化的干法刻蚀以形成栅电极和栅极绝缘膜，所述光致抗蚀剂的具有第一厚度的区域对应于所述栅电极；
去除所述光致抗蚀剂；
在所述基板上设置包含氢的绝缘膜；
使所述绝缘膜中包含的氢扩散到所述第一有源层材料以形成第一有源层，所述第一有源层包括第一区域、与所述第一区域间隔开的第二区域以及设置在所述第一区域与所述第二区域之间的沟道区域，所述栅电极与所述第一有源层的所述沟道区域的一部分交叠；
在所述绝缘膜上设置层间绝缘膜；
在所述层间绝缘膜上形成源电极和漏电极；以及
将所述源电极连接至所述第一有源层的所述第一区域并且将所述漏电极连接至所述第一有源层的所述第二区域，
其中，所述栅电极与所述第一有源层的所述第一区域和所述第二区域中的至少一个区域的一部分交叠。
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