JP4537029B2 - 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 - Google Patents
薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 Download PDFInfo
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Description
例えば、上記実施の形態では液晶表示装置を例に挙げたが、本発明はこれに限らず、有機EL表示装置や無機EL表示装置等の他の表示装置にも適用できる。
(付記1)
チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がn型の第1の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がn型の第2の薄膜トランジスタと、導電型がp型の第3の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のp型不純物を含む半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第1の導電性薄膜を形成し、
前記第1の導電性薄膜をマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層に低濃度のp型不純物を注入し、
前記絶縁膜上に所定形状の第1のレジストパターンを形成し、
前記第1の導電性薄膜及び前記第1のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層にn型不純物を注入して、前記第1及び第2の薄膜トランジスタの低濃度不純物領域及びソース/ドレイン領域を形成し、
前記第1の導電性薄膜上及び前記絶縁膜上に所定形状の第2の導電性薄膜を形成するとともに、前記絶縁膜上に前記第1の薄膜トランジスタのゲート電極を形成し、
前記第1及び第2の導電性薄膜と前記第1の薄膜トランジスタのゲート電極とをマスクとして前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にn型不純物をさらに注入し、
前記第2の導電性薄膜をマスクとして前記第1の導電性薄膜をエッチングして、前記第3の薄膜トランジスタのゲート電極を形成し、
前記第2の導電性薄膜上に所定形状の第2のレジストパターンを形成し、
前記第2の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入して、前記第3の薄膜トランジスタのソース/ドレイン領域を形成し、
前記第2のレジストパターンをマスクとして前記第2の導電性薄膜をエッチングして、前記第2の薄膜トランジスタのゲート電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記2)
付記1記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入する前に前記第2のレジストパターンを形成し、
前記第2のレジストパターンを前記第2の導電性薄膜とともにマスクとして用いて前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記3)
付記2記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入するのと同時に、前記第2の薄膜トランジスタのソース/ドレイン領域にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記4)
付記1記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入した後に前記第2のレジストパターンを形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記5)
付記4記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入するのと同時に、前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記6)
チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がn型の第1の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がn型の第2の薄膜トランジスタと、導電型がp型の第3の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のp型不純物を含む半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第1のレジストパターンを形成し、
前記第1のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層に低濃度のp型不純物を注入し、
前記絶縁膜上に前記第1及び第2の薄膜トランジスタのゲート電極の一部となるゲート電極下層と所定形状の第1の導電性薄膜とを形成し、
前記第1及び第2の薄膜トランジスタのゲート電極下層と前記第1の導電性薄膜とをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層にn型不純物を注入して、前記第1及び第2の薄膜トランジスタの低濃度不純物領域及びソース/ドレイン領域を形成し、
前記第1及び第2の薄膜トランジスタのゲート電極下層並びに前記第1の導電性薄膜上に前記第1の薄膜トランジスタのゲート電極の他部となるゲート電極上層及び所定形状の第2の導電性薄膜を形成し、
前記第1の薄膜トランジスタのゲート電極上層並びに前記第1及び第2の導電性薄膜をマスクとして前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にn型不純物をさらに注入し、
前記第2の導電性薄膜をマスクとして前記第1の導電性薄膜をエッチングして、前記第3の薄膜トランジスタのゲート電極を形成し、
前記第1の薄膜トランジスタのゲート電極上層及び前記第2の導電性薄膜上に所定形状の第2のレジストパターンを形成し、
前記第2の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入して、前記第3の薄膜トランジスタのソース/ドレイン領域を形成し、
前記第2のレジストパターンをマスクとして前記第2の導電性薄膜をエッチングして、前記第2の薄膜トランジスタのゲート電極の他部となるゲート電極上層を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記7)
付記6記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入する前に前記第2のレジストパターンを形成し、
前記第2のレジストパターンを前記第2の導電性薄膜とともにマスクとして用いて前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記8)
付記7記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入するのと同時に、前記第2の薄膜トランジスタのソース/ドレイン領域にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記9)
付記6記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入した後に前記第2のレジストパターンを形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記10)
付記9記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入するのと同時に、前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記11)
チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がn型の第1の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がn型の第2の薄膜トランジスタと、導電型がp型の第3の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のp型不純物を含む前記第1乃至第3の薄膜トランジスタの形成領域の前記半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第1のレジストパターンを形成し、
前記第1のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層にn型不純物を注入して、前記第1及び第2の薄膜トランジスタの低濃度不純物領域及びソース/ドレイン領域を形成し、
前記絶縁膜上に所定形状の第1の導電性薄膜を形成し、
前記第1の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層に低濃度のn型不純物を注入し、
前記第1の導電性薄膜上に前記第1及び第2の薄膜トランジスタのゲート電極の一部となるゲート電極上層を形成するとともに、前記第3の薄膜トランジスタのゲート電極を形成し、
前記第3の薄膜トランジスタのゲート電極及び前記第1の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入して、前記第3の薄膜トランジスタのソース/ドレイン領域を形成し、
前記第1及び第2の薄膜トランジスタのゲート電極上層をマスクとして前記第1の導電性薄膜をエッチングして、前記第1及び第2の薄膜トランジスタのゲート電極の他部となるゲート電極下層を形成し、
前記第2の薄膜トランジスタのゲート電極上層及び前記第3の薄膜トランジスタのゲート電極上に所定形状の第2のレジストパターンを形成し、
前記第1の薄膜トランジスタのゲート電極上層及び前記第2のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にn型不純物をさらに注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
(付記12)
第1のチャネル領域と第1の低濃度不純物領域と前記第1の低濃度不純物領域のほぼ全域及び前記第1のチャネル領域を覆う第1のゲート電極とを備えた導電型がn型の第1の薄膜トランジスタと、第2のチャネル領域と第2の低濃度不純物領域と前記第2の低濃度不純物領域の一部及び前記第2のチャネル領域を覆う第2のゲート電極とを備えた導電型がn型の第2の薄膜トランジスタと、第3のチャネル領域と前記第3のチャネル領域を覆う第3のゲート電極とを備えた導電型がp型の第3の薄膜トランジスタとを有する薄膜トランジスタ装置であって、
前記第1及び第2のチャネル領域と前記第3のチャネル領域とは、互いに異なる濃度の不純物を有し、
前記第1及び第2のゲート電極と前記第3のゲート電極とは、互いに異なる構造又は材料で形成されていること
を特徴とする薄膜トランジスタ装置。
(付記13)
付記12記載の薄膜トランジスタ装置において、
前記第1乃至第3のチャネル領域は前記不純物としてp型不純物のみを有し、
前記第1及び第2のチャネル領域は、前記第3のチャネル領域より高い濃度の前記p型不純物を有していること
を特徴とする薄膜トランジスタ装置。
(付記14)
付記13記載の薄膜トランジスタ装置において、
前記第1及び第2のゲート電極は第1の導電性材料で形成され、
前記第3のゲート電極は、前記第1の導電性材料と異なる第2の導電性材料で形成されていること
を特徴とする薄膜トランジスタ装置。
(付記15)
付記13記載の薄膜トランジスタ装置において、
前記第1及び第2のゲート電極は第1の導電性材料で形成され、
前記第3のゲート電極は、前記第1の導電性材料と異なる第2の導電性材料で形成された第1層と、前記第1の導電性材料で前記第1層上に形成された第2層との積層構造を有していること
を特徴とする薄膜トランジスタ装置。
(付記16)
付記13記載の薄膜トランジスタ装置において、
前記第1及び第2のゲート電極は、第1の導電性材料で形成された第1層と、前記第1の導電性材料と異なる第2の導電性材料で前記第1層上に形成され、前記第1層より広い幅を有する第2層との積層構造を有し、
前記第3のゲート電極は前記第1の導電性材料で形成されていること
を特徴とする薄膜トランジスタ装置。
(付記17)
付記13記載の薄膜トランジスタ装置において、
前記第1及び第2のゲート電極は、第1の導電性材料で形成された第1層と、前記第1の導電性材料と異なる第2の導電性材料で前記第1層上に形成され、前記第1層より広い幅を有する第2層との積層構造を有し、
前記第3のゲート電極は、前記第1の導電性材料で形成された第3層と、前記第2の導電性材料で前記第3層上に形成され、前記第3層とほぼ同一幅を有する第4層との積層構造を有していること
を特徴とする薄膜トランジスタ装置。
(付記18)
付記12記載の薄膜トランジスタ装置において、
前記第1及び第2のチャネル領域は前記不純物としてp型不純物のみを有し、
前記第3のチャネル領域は前記不純物としてp型不純物及びn型不純物の双方を有すること
を特徴とする薄膜トランジスタ装置。
(付記19)
基板上に絶縁膜を介して互いに交差して形成された複数のバスラインと、前記基板上の表示領域にマトリクス状に配置された画素領域と前記表示領域の周囲に配置された周辺回路とに形成された薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記薄膜トランジスタ装置は、付記12乃至18のいずれか1項に記載の薄膜トランジスタ装置を含むこと
を特徴とする薄膜トランジスタ基板。
(付記20)
スイッチング素子として薄膜トランジスタを備えた基板を有する表示装置において、
前記基板は、付記19記載の薄膜トランジスタ基板であること
を特徴とする表示装置。
10 ガラス基板
12 SiN膜
14 SiO2膜
20、20a、20b、20c、21a、21b、26a、26b p−Si膜
22a、22b、22c ソース領域
23a、23b LDD領域
24a、24b、24c ドレイン領域
25a、25b、25c チャネル領域
30 絶縁膜
32、32a、32b、32c 第1の導電性薄膜
33c、33c’、37a、37b、38c、39a、39b ゲート電極
34a、34b ゲート電極下層
36、36b、36c 第2の導電性薄膜
38a、38b ゲート電極上層
40 第1の層間絶縁膜
42a、42b、42c コンタクトホール
44 第3の導電性薄膜
46a、46b、46c ソース電極
47a、47b、47c ドレイン電極
48 第2の層間絶縁膜
50b 画素電極
52b コンタクトホール
1000 液晶表示装置
1100 TFT基板
1110 表示領域
1120 ゲートドライバ
1121、1131 シフトレジスタ
1122、1132 レベルシフタ
1123 出力バッファ
1130 データドライバ
1133 アナログスイッチ
1140 表示コントローラ
Claims (7)
- チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がn型の第1の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がn型の第2の薄膜トランジスタと、導電型がp型の第3の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のp型不純物を含む半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第1の導電性薄膜を形成し、
前記第1の導電性薄膜をマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層に低濃度のp型不純物を注入し、
前記絶縁膜上に所定形状の第1のレジストパターンを形成し、
前記第1の導電性薄膜及び前記第1のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層にn型不純物を注入して、前記第1及び第2の薄膜トランジスタの低濃度不純物領域及びソース/ドレイン領域を形成し、
前記第1の導電性薄膜上及び前記絶縁膜上に所定形状の第2の導電性薄膜を形成するとともに、前記絶縁膜上に前記第1の薄膜トランジスタのゲート電極を形成し、
前記第1及び第2の導電性薄膜と前記第1の薄膜トランジスタのゲート電極とをマスクとして前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にn型不純物をさらに注入し、
前記第2の導電性薄膜をマスクとして前記第1の導電性薄膜をエッチングして、前記第3の薄膜トランジスタのゲート電極を形成し、
前記第2の導電性薄膜上に所定形状の第2のレジストパターンを形成し、
前記第2の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入して、前記第3の薄膜トランジスタのソース/ドレイン領域を形成し、
前記第2のレジストパターンをマスクとして前記第2の導電性薄膜をエッチングして、前記第2の薄膜トランジスタのゲート電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項1記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入する前に前記第2のレジストパターンを形成し、
前記第2のレジストパターンを前記第2の導電性薄膜とともにマスクとして用いて前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項1記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入した後に前記第2のレジストパターンを形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がn型の第1の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がn型の第2の薄膜トランジスタと、導電型がp型の第3の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のp型不純物を含む半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第1のレジストパターンを形成し、
前記第1のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層に低濃度のp型不純物を注入し、
前記絶縁膜上に前記第1及び第2の薄膜トランジスタのゲート電極の一部となるゲート電極下層と所定形状の第1の導電性薄膜とを形成し、
前記第1及び第2の薄膜トランジスタのゲート電極下層と前記第1の導電性薄膜とをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層にn型不純物を注入して、前記第1及び第2の薄膜トランジスタの低濃度不純物領域及びソース/ドレイン領域を形成し、
前記第1及び第2の薄膜トランジスタのゲート電極下層並びに前記第1の導電性薄膜上に前記第1の薄膜トランジスタのゲート電極の他部となるゲート電極上層及び所定形状の第2の導電性薄膜を形成し、
前記第1の薄膜トランジスタのゲート電極上層並びに前記第1及び第2の導電性薄膜をマスクとして前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にn型不純物をさらに注入し、
前記第2の導電性薄膜をマスクとして前記第1の導電性薄膜をエッチングして、前記第3の薄膜トランジスタのゲート電極を形成し、
前記第1の薄膜トランジスタのゲート電極上層及び前記第2の導電性薄膜上に所定形状の第2のレジストパターンを形成し、
前記第2の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入して、前記第3の薄膜トランジスタのソース/ドレイン領域を形成し、
前記第2のレジストパターンをマスクとして前記第2の導電性薄膜をエッチングして、前記第2の薄膜トランジスタのゲート電極の他部となるゲート電極上層を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項4記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入する前に前記第2のレジストパターンを形成し、
前記第2のレジストパターンを前記第2の導電性薄膜とともにマスクとして用いて前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項4記載の薄膜トランジスタ装置の製造方法において、
前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入した後に前記第2のレジストパターンを形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - チャネル領域とゲート電極にほぼ全域が覆われた低濃度不純物領域とを備えた導電型がn型の第1の薄膜トランジスタと、チャネル領域とゲート電極に一部が覆われた低濃度不純物領域とを備えた導電型がn型の第2の薄膜トランジスタと、導電型がp型の第3の薄膜トランジスタとを同一基板上に形成する薄膜トランジスタ装置の製造方法であって、
前記基板上に低濃度のp型不純物を含む半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定形状の第1のレジストパターンを形成し、
前記第1のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタの形成領域の前記半導体層にn型不純物を注入して、前記第1及び第2の薄膜トランジスタの低濃度不純物領域及びソース/ドレイン領域を形成し、
前記絶縁膜上に所定形状の第1の導電性薄膜を形成し、
前記第1の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層に低濃度のn型不純物を注入し、
前記第1の導電性薄膜上に前記第1及び第2の薄膜トランジスタのゲート電極の一部となるゲート電極上層を形成するとともに、前記第3の薄膜トランジスタのゲート電極を形成し、
前記第3の薄膜トランジスタのゲート電極及び前記第1の導電性薄膜をマスクとして前記第3の薄膜トランジスタの形成領域の前記半導体層にp型不純物を注入して、前記第3の薄膜トランジスタのソース/ドレイン領域を形成し、
前記第1及び第2の薄膜トランジスタのゲート電極上層をマスクとして前記第1の導電性薄膜をエッチングして、前記第1及び第2の薄膜トランジスタのゲート電極の他部となるゲート電極下層を形成し、
前記第2の薄膜トランジスタのゲート電極上層及び前記第3の薄膜トランジスタのゲート電極上に所定形状の第2のレジストパターンを形成し、
前記第1の薄膜トランジスタのゲート電極上層及び前記第2のレジストパターンをマスクとして前記第1及び第2の薄膜トランジスタのソース/ドレイン領域にn型不純物をさらに注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
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