JP2001085695A - 半導体装置の製造方法、アクティブマトリクス基板の製造方法および電気光学装置 - Google Patents
半導体装置の製造方法、アクティブマトリクス基板の製造方法および電気光学装置Info
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Abstract
(57)【要約】
【課題】 導電型の異なるＴＦＴを同一基板上に形成す
るにあたり、少ない工程数でＴＦＴのＬＤＤ長またはオ
フセット長のばらつきを抑えられる半導体装置並びにア
クティブマトリクス基板の製造方法、および電気光学装
置を提供する。 【解決手段】 アクティブマトリクス基板の製造方法に
おいて、ゲート電極１５、２５を形成するのに用いたパ
ターニング用マスク５５４を残して、中濃度のリンイオ
ンを導入すると、パターニング用マスク５５４に対して
セルフアライン的に不純物が導入される。次に、パター
ニング用マスク５５４を除去した状態でゲート電極１
５、２５をマスクにして低濃度のリンイオンを導入する
と、ゲート電極１５、２５に対してセルフアライン的に
低濃度ソース・ドレイン領域１１１、１２１、２１１、
２２１が形成され、そのＬＤＤ長は、ゲート電極１５、
２５をパターニングしたときに起こるサイドエッチング
量と常に等しく一定である。
るにあたり、少ない工程数でＴＦＴのＬＤＤ長またはオ
フセット長のばらつきを抑えられる半導体装置並びにア
クティブマトリクス基板の製造方法、および電気光学装
置を提供する。 【解決手段】 アクティブマトリクス基板の製造方法に
おいて、ゲート電極１５、２５を形成するのに用いたパ
ターニング用マスク５５４を残して、中濃度のリンイオ
ンを導入すると、パターニング用マスク５５４に対して
セルフアライン的に不純物が導入される。次に、パター
ニング用マスク５５４を除去した状態でゲート電極１
５、２５をマスクにして低濃度のリンイオンを導入する
と、ゲート電極１５、２５に対してセルフアライン的に
低濃度ソース・ドレイン領域１１１、１２１、２１１、
２２１が形成され、そのＬＤＤ長は、ゲート電極１５、
２５をパターニングしたときに起こるサイドエッチング
量と常に等しく一定である。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという。）を備える半導体装置の製造方
法、アクティブマトリクス基板の製造方法、およびこの
アクティブマトリクス基板を用いた電気光学装置に関す
るものである。更に詳しくは、ＬＤＤ構造あるいはオフ
セットゲート構造のＴＦＴを形成するための技術に関す
るものである。
（以下、ＴＦＴという。）を備える半導体装置の製造方
法、アクティブマトリクス基板の製造方法、およびこの
アクティブマトリクス基板を用いた電気光学装置に関す
るものである。更に詳しくは、ＬＤＤ構造あるいはオフ
セットゲート構造のＴＦＴを形成するための技術に関す
るものである。
【０００２】
【従来の技術】各種の半導体装置のうち、液晶表示装置
などといった電気光学装置の駆動回路内蔵型のアクティ
ブマトリクス基板、あるいは電流駆動制御型表示装置用
のアクティブマトリクス基板などでは、画素スイッチン
グ素子、あるいは駆動回路を構成するスイッチング素子
としてＴＦＴが用いられている。また、アクティブマト
リクス基板においてＴＦＴの耐電圧の向上あるいはオフ
リーク電流の低減を図るには、ＴＦＴをオフセットゲー
ト構造あるいはＬＤＤ構造とする技術が多用されてい
る。
などといった電気光学装置の駆動回路内蔵型のアクティ
ブマトリクス基板、あるいは電流駆動制御型表示装置用
のアクティブマトリクス基板などでは、画素スイッチン
グ素子、あるいは駆動回路を構成するスイッチング素子
としてＴＦＴが用いられている。また、アクティブマト
リクス基板においてＴＦＴの耐電圧の向上あるいはオフ
リーク電流の低減を図るには、ＴＦＴをオフセットゲー
ト構造あるいはＬＤＤ構造とする技術が多用されてい
る。
【０００３】このＬＤＤ構造のＴＦＴあるいはオフセッ
ト構造のＴＦＴは、従来、以下の方法で製造される。ま
ず、図１０（Ａ）に示す基板１１の上に、図１０（Ｂ）
に示すように、下地保護膜（図示せず。）、シリコン膜
１０１２（半導体膜）を順次、形成した後、図１０
（Ｃ）に示すように、シリコン膜１０１２をパターニン
グし、島状のシリコン膜１０１２とする。次に、図１０
（Ｄ）に示すように、シリコン膜１０１２の表面にゲー
ト絶縁膜１０１３を形成した後、その表面に導電膜を形
成し、それをパターニングしてゲート電極１０１４を形
成する。
ト構造のＴＦＴは、従来、以下の方法で製造される。ま
ず、図１０（Ａ）に示す基板１１の上に、図１０（Ｂ）
に示すように、下地保護膜（図示せず。）、シリコン膜
１０１２（半導体膜）を順次、形成した後、図１０
（Ｃ）に示すように、シリコン膜１０１２をパターニン
グし、島状のシリコン膜１０１２とする。次に、図１０
（Ｄ）に示すように、シリコン膜１０１２の表面にゲー
ト絶縁膜１０１３を形成した後、その表面に導電膜を形
成し、それをパターニングしてゲート電極１０１４を形
成する。
【０００４】次に、ＬＤＤ構造のＮ型（第１導電型）の
ＴＦＴを製造する場合には、図１０（Ｅ）に示すよう
に、ゲート電極１０１４をマスクとしてリンイオンなど
の低濃度Ｎ型（低濃度第１導電型）の不純物をシリコン
膜１０１２に導入する。その結果、シリコン膜１０１２
にはゲート電極１０１４に対してセルフアライン的に低
濃度Ｎ型領域１１５１が形成され、不純物が導入されな
かった部分はチャネル形成領域１０１７となる。
ＴＦＴを製造する場合には、図１０（Ｅ）に示すよう
に、ゲート電極１０１４をマスクとしてリンイオンなど
の低濃度Ｎ型（低濃度第１導電型）の不純物をシリコン
膜１０１２に導入する。その結果、シリコン膜１０１２
にはゲート電極１０１４に対してセルフアライン的に低
濃度Ｎ型領域１１５１が形成され、不純物が導入されな
かった部分はチャネル形成領域１０１７となる。
【０００５】次に、図１０（Ｆ）に示すように、ゲート
電極１０１４をやや広めに覆うレジストマスク１０５５
を形成した後、図１０（Ｇ）に示すように、リンイオン
などの高濃度Ｎ型（高濃度第１導電型）の不純物をシリ
コン膜１０１２に導入する。その結果、低濃度Ｎ型領域
１１５１の一部は高濃度Ｎ型領域１１５２となる。
電極１０１４をやや広めに覆うレジストマスク１０５５
を形成した後、図１０（Ｇ）に示すように、リンイオン
などの高濃度Ｎ型（高濃度第１導電型）の不純物をシリ
コン膜１０１２に導入する。その結果、低濃度Ｎ型領域
１１５１の一部は高濃度Ｎ型領域１１５２となる。
【０００６】次に、図１０（Ｈ）に示すように、ゲート
電極１０１４の表面側に層間絶縁膜１０１８を形成した
後、層間絶縁膜１０１８にコンタクトホールを形成し、
しかる後に、層間絶縁膜１０１８のコンタクトホールを
介して高濃度Ｎ型領域１１５２に電気的に接続するソー
ス電極１０５１およびドレイン電極１０５２を形成す
る。
電極１０１４の表面側に層間絶縁膜１０１８を形成した
後、層間絶縁膜１０１８にコンタクトホールを形成し、
しかる後に、層間絶縁膜１０１８のコンタクトホールを
介して高濃度Ｎ型領域１１５２に電気的に接続するソー
ス電極１０５１およびドレイン電極１０５２を形成す
る。
【０００７】このように構成したＴＦＴ１０１０は、ソ
ース・ドレイン領域１０１５のうち、ソース電極１０５
１およびドレイン電極１０５２が電気的に接続する部分
が高濃度Ｎ型領域１１５２で、ゲート電極１０１５の端
部にゲート絶縁膜１０１３を介して対峙する部分が低濃
度領域１１５１であるＬＤＤ構造を有することになる。
ース・ドレイン領域１０１５のうち、ソース電極１０５
１およびドレイン電極１０５２が電気的に接続する部分
が高濃度Ｎ型領域１１５２で、ゲート電極１０１５の端
部にゲート絶縁膜１０１３を介して対峙する部分が低濃
度領域１１５１であるＬＤＤ構造を有することになる。
【０００８】なお、図１０（Ｅ）に示す低濃度Ｎ型不純
物の導入工程を省略すれば、ＴＦＴ１０１０は、前記の
低濃度Ｎ型領域１１５１に相当する部分がチャネル形成
領域と不純物濃度が同一のオフセットゲート構造を有す
ることになる。
物の導入工程を省略すれば、ＴＦＴ１０１０は、前記の
低濃度Ｎ型領域１１５１に相当する部分がチャネル形成
領域と不純物濃度が同一のオフセットゲート構造を有す
ることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＬＤＤ構造あるいはオフセットゲート構造のＴＦＴ１０
１０の製造方法では、レジストマスク１０５５の端部と
ゲート電極１０１４の端部との距離がＬＤＤ長やオフセ
ット長を規定するため、レジストマスク１０５５の形成
位置がゲート電極１０１４に対してわずかにずれても、
このずれがそのままＬＤＤ長あるいはオフセット長のば
らつきを招くという問題点がある。
ＬＤＤ構造あるいはオフセットゲート構造のＴＦＴ１０
１０の製造方法では、レジストマスク１０５５の端部と
ゲート電極１０１４の端部との距離がＬＤＤ長やオフセ
ット長を規定するため、レジストマスク１０５５の形成
位置がゲート電極１０１４に対してわずかにずれても、
このずれがそのままＬＤＤ長あるいはオフセット長のば
らつきを招くという問題点がある。
【００１０】そこで、どのようにしてＬＤＤ長やオフセ
ット長をばらつかせることなく、ＴＦＴを製造するかに
ついて種々検討されている。しかしながら、同一の基板
上には、一般に、前記のＮ型のＴＦＴ１０１０とともに
Ｐ型のＴＦＴも形成されることが多く、これら導電型の
異なるＴＦＴを形成していくこと自体、かなり多くの工
程数を行う必要があるので、ＬＤＤ長やオフセット長の
ばらつきを抑えることが目的であっても、製造工程をこ
れ以上、複雑化することは好ましくない。
ット長をばらつかせることなく、ＴＦＴを製造するかに
ついて種々検討されている。しかしながら、同一の基板
上には、一般に、前記のＮ型のＴＦＴ１０１０とともに
Ｐ型のＴＦＴも形成されることが多く、これら導電型の
異なるＴＦＴを形成していくこと自体、かなり多くの工
程数を行う必要があるので、ＬＤＤ長やオフセット長の
ばらつきを抑えることが目的であっても、製造工程をこ
れ以上、複雑化することは好ましくない。
【００１１】また、同一の基板上には、ＴＦＴに加えて
容量素子を形成することもある。この容量素子は、一般
に、ＴＦＴのソース・ドレイン領域と同時形成された半
導体領域を一方の電極とし、ＴＦＴのゲート電極と同時
に他方の電極を形成する。そのためには、ゲート電極を
形成する前に、その下層側に位置する半導体膜に不純物
を導入しておかなければならないという制約があるの
で、このような制約がある中で製造工程を複雑化するこ
となく、ＬＤＤ長やオフセット長のばらつきを抑えるこ
とはかなり困難であった。
容量素子を形成することもある。この容量素子は、一般
に、ＴＦＴのソース・ドレイン領域と同時形成された半
導体領域を一方の電極とし、ＴＦＴのゲート電極と同時
に他方の電極を形成する。そのためには、ゲート電極を
形成する前に、その下層側に位置する半導体膜に不純物
を導入しておかなければならないという制約があるの
で、このような制約がある中で製造工程を複雑化するこ
となく、ＬＤＤ長やオフセット長のばらつきを抑えるこ
とはかなり困難であった。
【００１２】それ故、導電型の異なるＴＦＴが同一基板
上に形成された半導体装置の製造方法、あるいはこれら
のＴＦＴとともに容量素子が同一基板上に形成された半
導体装置の製造方法において、ＴＦＴのＬＤＤ長やオフ
セット長のばらつきを十分に抑えることができていない
というのが現状である。
上に形成された半導体装置の製造方法、あるいはこれら
のＴＦＴとともに容量素子が同一基板上に形成された半
導体装置の製造方法において、ＴＦＴのＬＤＤ長やオフ
セット長のばらつきを十分に抑えることができていない
というのが現状である。
【００１３】そこで、本発明の課題は、導電型の異なる
ＴＦＴを同一基板上に形成するにあたって、少ない工程
数でＴＦＴのＬＤＤ長あるいはオフセット長のばらつき
を抑えることのでき、かつ、配線領域などにおいてパタ
ーン残による欠陥を減らすことのできる半導体装置の製
造方法、アクティブマトリクス基板の製造方法、および
このアクティブマトリクス基板を用いた電気光学装置を
提供することにある。
ＴＦＴを同一基板上に形成するにあたって、少ない工程
数でＴＦＴのＬＤＤ長あるいはオフセット長のばらつき
を抑えることのでき、かつ、配線領域などにおいてパタ
ーン残による欠陥を減らすことのできる半導体装置の製
造方法、アクティブマトリクス基板の製造方法、および
このアクティブマトリクス基板を用いた電気光学装置を
提供することにある。
【００１４】また、本発明の課題は、配線領域や容量素
子の形成領域などにおいてパターン残による欠陥を減ら
すことのできる半導体装置の製造方法、アクティブマト
リクス基板の製造方法、およびこのアクティブマトリク
ス基板を用いた電気光学装置を提供することにある。
子の形成領域などにおいてパターン残による欠陥を減ら
すことのできる半導体装置の製造方法、アクティブマト
リクス基板の製造方法、およびこのアクティブマトリク
ス基板を用いた電気光学装置を提供することにある。
【００１５】さらに、本発明の課題は、ＴＦＴのＬＤＤ
長あるいはオフセット長のばらつきを抑えながら、導電
型の異なるＴＦＴおよび容量素子を少ない工程数で製造
することのできる半導体装置の製造方法、アクティブマ
トリクス基板の製造方法、およびこのアクティブマトリ
クス基板を用いた電気光学装置を提供することにある。
長あるいはオフセット長のばらつきを抑えながら、導電
型の異なるＴＦＴおよび容量素子を少ない工程数で製造
することのできる半導体装置の製造方法、アクティブマ
トリクス基板の製造方法、およびこのアクティブマトリ
クス基板を用いた電気光学装置を提供することにある。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板上に形成した半導体膜から、ＬＤ
Ｄ構造またはオフセットゲート構造の第１導電型のＴＦ
Ｔと、セルフアライン構造の第２導電型のＴＦＴとを形
成する半導体装置の製造方法において、前記半導体膜の
表面に第１のゲート絶縁膜を形成する第１のゲート絶縁
膜形成工程と、前記第１のゲート絶縁膜の表面にゲート
電極形成用導電膜を形成した後、前記第１導電型のＴＦ
Ｔの側に当該ゲート電極形成用導電膜を残す一方、前記
第２導電型のＴＦＴ側には当該ゲート電極形成用導電膜
をパターニングして前記第２導電型のＴＦＴのゲート電
極を形成する第１のゲート電極形成工程と、前記ゲート
電極形成用導電膜および前記第２導電型のＴＦＴのゲー
ト電極をマスクにして前記半導体膜に高濃度第２導電型
不純物を導入する高濃度第２導電型不純物導入工程と、
前記第１導電型のＴＦＴの側に残した前記ゲート電極形
成用導電膜の表面に該ゲート電極形成用導電膜のパター
ニング用マスクを形成するとともに、該パターニング用
マスクで前記第２のＴＦＴの側を覆った状態で前記ゲー
ト電極形成用導電膜をパターニングして前記第１導電型
のＴＦＴのゲート電極を形成する第２のゲート電極形成
工程と、前記パターニング用マスクを残したまま高濃度
第１導電型不純物を導入する第１の高濃度第１導電型不
純物導入工程とを有することを特徴とする。
に、本発明では、基板上に形成した半導体膜から、ＬＤ
Ｄ構造またはオフセットゲート構造の第１導電型のＴＦ
Ｔと、セルフアライン構造の第２導電型のＴＦＴとを形
成する半導体装置の製造方法において、前記半導体膜の
表面に第１のゲート絶縁膜を形成する第１のゲート絶縁
膜形成工程と、前記第１のゲート絶縁膜の表面にゲート
電極形成用導電膜を形成した後、前記第１導電型のＴＦ
Ｔの側に当該ゲート電極形成用導電膜を残す一方、前記
第２導電型のＴＦＴ側には当該ゲート電極形成用導電膜
をパターニングして前記第２導電型のＴＦＴのゲート電
極を形成する第１のゲート電極形成工程と、前記ゲート
電極形成用導電膜および前記第２導電型のＴＦＴのゲー
ト電極をマスクにして前記半導体膜に高濃度第２導電型
不純物を導入する高濃度第２導電型不純物導入工程と、
前記第１導電型のＴＦＴの側に残した前記ゲート電極形
成用導電膜の表面に該ゲート電極形成用導電膜のパター
ニング用マスクを形成するとともに、該パターニング用
マスクで前記第２のＴＦＴの側を覆った状態で前記ゲー
ト電極形成用導電膜をパターニングして前記第１導電型
のＴＦＴのゲート電極を形成する第２のゲート電極形成
工程と、前記パターニング用マスクを残したまま高濃度
第１導電型不純物を導入する第１の高濃度第１導電型不
純物導入工程とを有することを特徴とする。
【００１７】本発明は、オフセットゲート構造のＴＦＴ
を製造するための方法であり、第１のゲート絶縁膜形成
工程で半導体膜の表面に第１のゲート絶縁膜を形成した
後、第１のゲート電極形成工程では、第１のゲート絶縁
膜の表面に形成したゲート電極形成用導電膜のうち、第
１導電型のＴＦＴの側にはゲート電極形成用導電膜を残
す一方、第２導電型のＴＦＴの側ではこのゲート電極形
成用導電膜をゲート電極にパターニングする。従って、
高濃度第２導電型不純物導入工程において、高濃度第２
導電型不純物を導入すると、第２導電型のＴＦＴの側に
は、ゲート電極に対してセルフアライン的にソース・ド
レイン領域が形成される。次に、第２のゲート電極形成
工程において、第１導電型のＴＦＴの側に残したゲート
電極形成用導電膜の表面にパターニング用マスクを形成
して第１導電型のＴＦＴのゲート電極を形成する。この
エッチングの際には、サイドエッチングが起こるため、
ゲート電極はパターニング用マスクよりも幅方向および
長さ方向のいずれにおいても小さい。従って、第１の高
濃度第１導電型不純物導入工程において、パターニング
用マスクを残したまま高濃度第１導電型不純物を導入す
ると、パターニング用マスクに対してセルフアライン的
に不純物が導入され、ソース・ドレイン領域が形成され
る。ここで、半導体膜のうち、高濃度第１導電型不純物
が導入されない領域は、ゲート電極で覆われていた領域
よりも広い。すなわち、半導体膜のうち、ゲート電極で
覆われていた部分はそのままチャネル形成領域となり、
その両側にはソース・ドレイン領域との間に高濃度第１
導電型不純物が導入されない領域（オフセット領域）が
形成される。ここで、このオフセット領域の長さ寸法
は、ゲート電極を形成したときに起こるサイドエッチン
グ量と常に等しい。それ故、マスクの位置ずれに起因し
てオフセット長がばらつくことはない。また、高濃度第
２導電型不純物導入工程では、ゲート電極形成用導電膜
によって第１導電型のＴＦＴへの不純物の導入を避け、
高濃度第１導電型不純物導入工程では、パターニング用
マスクによって第２導電型のＴＦＴへの不純物の導入を
避けるなど、不純物を選択的に導入するためのマスクの
形成回数を最小限に抑えているので、少ない工程数で半
導体装置を製造することができる。また、パターン残に
よって、配線領域や容量素子の形成領域に欠陥が発生す
るのを防止することもできる。
を製造するための方法であり、第１のゲート絶縁膜形成
工程で半導体膜の表面に第１のゲート絶縁膜を形成した
後、第１のゲート電極形成工程では、第１のゲート絶縁
膜の表面に形成したゲート電極形成用導電膜のうち、第
１導電型のＴＦＴの側にはゲート電極形成用導電膜を残
す一方、第２導電型のＴＦＴの側ではこのゲート電極形
成用導電膜をゲート電極にパターニングする。従って、
高濃度第２導電型不純物導入工程において、高濃度第２
導電型不純物を導入すると、第２導電型のＴＦＴの側に
は、ゲート電極に対してセルフアライン的にソース・ド
レイン領域が形成される。次に、第２のゲート電極形成
工程において、第１導電型のＴＦＴの側に残したゲート
電極形成用導電膜の表面にパターニング用マスクを形成
して第１導電型のＴＦＴのゲート電極を形成する。この
エッチングの際には、サイドエッチングが起こるため、
ゲート電極はパターニング用マスクよりも幅方向および
長さ方向のいずれにおいても小さい。従って、第１の高
濃度第１導電型不純物導入工程において、パターニング
用マスクを残したまま高濃度第１導電型不純物を導入す
ると、パターニング用マスクに対してセルフアライン的
に不純物が導入され、ソース・ドレイン領域が形成され
る。ここで、半導体膜のうち、高濃度第１導電型不純物
が導入されない領域は、ゲート電極で覆われていた領域
よりも広い。すなわち、半導体膜のうち、ゲート電極で
覆われていた部分はそのままチャネル形成領域となり、
その両側にはソース・ドレイン領域との間に高濃度第１
導電型不純物が導入されない領域（オフセット領域）が
形成される。ここで、このオフセット領域の長さ寸法
は、ゲート電極を形成したときに起こるサイドエッチン
グ量と常に等しい。それ故、マスクの位置ずれに起因し
てオフセット長がばらつくことはない。また、高濃度第
２導電型不純物導入工程では、ゲート電極形成用導電膜
によって第１導電型のＴＦＴへの不純物の導入を避け、
高濃度第１導電型不純物導入工程では、パターニング用
マスクによって第２導電型のＴＦＴへの不純物の導入を
避けるなど、不純物を選択的に導入するためのマスクの
形成回数を最小限に抑えているので、少ない工程数で半
導体装置を製造することができる。また、パターン残に
よって、配線領域や容量素子の形成領域に欠陥が発生す
るのを防止することもできる。
【００１８】本発明において、前記第１導電型はＮ型で
あり、前記第２導電型はＰ型である。すなわち、第１導
電型がＰ型であり、第２導電型がＮ型であってもよい
が、Ｎ型のＴＦＴの方がオフリーク電流が顕著であると
いう傾向があるので、Ｎ型のＴＦＴについてはＬＤＤ構
造あるいはオフセット構造とし、Ｐ型のＴＦＴについて
はセルフアライン構造とすることが好ましい。
あり、前記第２導電型はＰ型である。すなわち、第１導
電型がＰ型であり、第２導電型がＮ型であってもよい
が、Ｎ型のＴＦＴの方がオフリーク電流が顕著であると
いう傾向があるので、Ｎ型のＴＦＴについてはＬＤＤ構
造あるいはオフセット構造とし、Ｐ型のＴＦＴについて
はセルフアライン構造とすることが好ましい。
【００１９】本発明において、前記第１導電型のＴＦＴ
をＬＤＤ構造とする場合には、前記第１の高濃度第１導
電型不純物導入工程を行った以降、前記パターニング用
マスクを除去し、しかる後に、前記第１導電型のＴＦＴ
のゲート電極をマスクにして前記半導体膜に低濃度第１
導電型不純物を導入する低濃度第１導電型不純物導入工
程を行えばよい。このように構成すると、第１のＴＦＴ
の側では、ゲート電極に対してセルフアライン的に低濃
度ソース・ドレイン領域が形成され、この低濃度ソース
・ドレイン領域のＬＤＤ長は、ゲート電極をパターニン
グしたときに起こるサイドエッチング量と常に等しい。
それ故、マスクの位置ずれに起因してＬＤＤ長がばらつ
くことはない。また、低濃度第１導電型不純物導入工程
において、低濃度第１導電型不純物を導入する際には、
第１のＴＦＴのゲート電極をパターニングするのに用い
たパターニング用マスクが除去されているので、第２の
ＴＦＴの側にも低濃度第１導電型不純物が導入されるこ
とになるが、この第２のＴＦＴの側において低濃度第１
導電型不純物が導入されるのは高濃度第２導電型不純物
が導入されている領域である。従って、低濃度第１導電
型不純物が導入されたとしても、高濃度第２導電型不純
物が導入されている領域では不純物濃度がほとんど変化
することがない。それ故、低濃度第１導電型不純物導入
工程を行う際に第２のＴＦＴの方をマスクで覆っておく
必要がないので、その分、工程数を減らすことができ
る。
をＬＤＤ構造とする場合には、前記第１の高濃度第１導
電型不純物導入工程を行った以降、前記パターニング用
マスクを除去し、しかる後に、前記第１導電型のＴＦＴ
のゲート電極をマスクにして前記半導体膜に低濃度第１
導電型不純物を導入する低濃度第１導電型不純物導入工
程を行えばよい。このように構成すると、第１のＴＦＴ
の側では、ゲート電極に対してセルフアライン的に低濃
度ソース・ドレイン領域が形成され、この低濃度ソース
・ドレイン領域のＬＤＤ長は、ゲート電極をパターニン
グしたときに起こるサイドエッチング量と常に等しい。
それ故、マスクの位置ずれに起因してＬＤＤ長がばらつ
くことはない。また、低濃度第１導電型不純物導入工程
において、低濃度第１導電型不純物を導入する際には、
第１のＴＦＴのゲート電極をパターニングするのに用い
たパターニング用マスクが除去されているので、第２の
ＴＦＴの側にも低濃度第１導電型不純物が導入されるこ
とになるが、この第２のＴＦＴの側において低濃度第１
導電型不純物が導入されるのは高濃度第２導電型不純物
が導入されている領域である。従って、低濃度第１導電
型不純物が導入されたとしても、高濃度第２導電型不純
物が導入されている領域では不純物濃度がほとんど変化
することがない。それ故、低濃度第１導電型不純物導入
工程を行う際に第２のＴＦＴの方をマスクで覆っておく
必要がないので、その分、工程数を減らすことができ
る。
【００２０】本発明において、前記第２のゲート電極形
成工程では、たとえば、前記パターニング用マスクとし
て前記第１のゲート電極形成工程によって形成した前記
ゲート電極よりも広いマスクを形成する。
成工程では、たとえば、前記パターニング用マスクとし
て前記第１のゲート電極形成工程によって形成した前記
ゲート電極よりも広いマスクを形成する。
【００２１】本発明において、第１導電型のＴＦＴおよ
び第２導電型のＴＦＴとともに、容量素子を同一の基板
上に形成する場合には、前記第１のゲート電極形成工程
を行う前に、容量素子形成用半導体領域に対して第１ま
たは第２の導電型不純物を半導体膜に導入する不純物導
入工程を行い、前記第１のゲート電極形成工程または前
記第２のゲート電極形成工程では、前記不純物導入工程
によって導電化した容量素子形成用半導体領域に前記第
１のゲート絶縁膜を介して対向する容量素子用の電極を
形成してもよい。このように構成すると、不純物導入工
程において、ゲート電極を形成する前に半導体膜に対し
て選択的に不純物を導入しておけるので、容量素子を形
成できる。
び第２導電型のＴＦＴとともに、容量素子を同一の基板
上に形成する場合には、前記第１のゲート電極形成工程
を行う前に、容量素子形成用半導体領域に対して第１ま
たは第２の導電型不純物を半導体膜に導入する不純物導
入工程を行い、前記第１のゲート電極形成工程または前
記第２のゲート電極形成工程では、前記不純物導入工程
によって導電化した容量素子形成用半導体領域に前記第
１のゲート絶縁膜を介して対向する容量素子用の電極を
形成してもよい。このように構成すると、不純物導入工
程において、ゲート電極を形成する前に半導体膜に対し
て選択的に不純物を導入しておけるので、容量素子を形
成できる。
【００２２】また、第１導電型のＴＦＴおよび第２導電
型のＴＦＴとともに、容量素子を同一の基板上に形成す
る場合には、前記第１のゲート絶縁膜形成工程を行った
以降、前記第１のゲート電極形成工程を行う前に、容量
素子形成用半導体領域に高濃度の第１または第２の導電
型不純物を導入する高濃度不純物導入工程を行い、前記
第１のゲート電極形成工程または前記第２のゲート電極
形成工程では、前記高濃度不純物導入工程によって導電
化した容量素子形成用半導体領域に前記第１のゲート絶
縁膜を介して対向する容量素子用の電極を形成してもよ
い。このように構成すると、高濃度不純物導入工程にお
いて、ゲート電極を形成する前に半導体膜に対して選択
的に不純物を導入しておけるので、容量素子を形成でき
る。
型のＴＦＴとともに、容量素子を同一の基板上に形成す
る場合には、前記第１のゲート絶縁膜形成工程を行った
以降、前記第１のゲート電極形成工程を行う前に、容量
素子形成用半導体領域に高濃度の第１または第２の導電
型不純物を導入する高濃度不純物導入工程を行い、前記
第１のゲート電極形成工程または前記第２のゲート電極
形成工程では、前記高濃度不純物導入工程によって導電
化した容量素子形成用半導体領域に前記第１のゲート絶
縁膜を介して対向する容量素子用の電極を形成してもよ
い。このように構成すると、高濃度不純物導入工程にお
いて、ゲート電極を形成する前に半導体膜に対して選択
的に不純物を導入しておけるので、容量素子を形成でき
る。
【００２３】さらに、第１導電型のＴＦＴおよび第２導
電型のＴＦＴとともに、容量素子を同一の基板上に形成
する場合には、前記第１のゲート絶縁膜形成工程を行っ
た以降、前記第１のゲート電極形成工程を行う前に、前
記第２導電型のＴＦＴの側をマスクで覆うとともに、該
マスクによって少なくとも前記第１のＴＦＴのゲート電
極の形成予定領域を前記パターニング用マスクよりも広
めに覆った状態で高濃度の第１の導電型不純物を導入す
る第２の高濃度第１導電型不純物導入工程を行い、前記
第１のゲート電極形成工程または前記第２のゲート電極
形成工程では、前記第２の高濃度第１導電型不純物導入
工程によって導電化した容量素子形成用半導体領域に前
記第１のゲート絶縁膜を介して対向する容量素子用の電
極を形成してもよい。このように構成すると、第２の高
濃度第１導電型不純物導入工程において、ゲート電極を
形成する前に半導体膜に対して選択的に不純物を導入し
ておけるので、容量素子を形成できる。この場合に、第
１のＴＦＴの側に高濃度第１導電型不純物が導入される
としても、少なくとも第１導電型のＴＦＴのゲート電極
の形成予定領域を広めに覆っておくので、第１導電型の
ＴＦＴを形成し終えた時点で、この第１導電型のＴＦＴ
のオフセット長あるいはＬＤＤ長は、あくまでゲート電
極を形成したときに起こるサイドエッチング量と常に等
しい。それ故、マスクの位置ずれに起因してオフセット
長やＬＤＤ長がばらつくことはない。また、第２の高濃
度第１導電型不純物導入工程において不純物を導入する
際に第１導電型のＴＦＴの側では、ゲート電極の形成予
定領域を広めに覆うマスクで不純物の導入を避けるが、
このときのマスクの形成位置については多少の位置ずれ
があっても、第１の高濃度第１導電型不純物導入工程に
おいて、パターニング用マスクからはみ出す領域には高
濃度の第１導電型の不純物が導入される。従って、ソー
ス・ドレイン領域に不純物が導入されない隙間が形成さ
れることはない。
電型のＴＦＴとともに、容量素子を同一の基板上に形成
する場合には、前記第１のゲート絶縁膜形成工程を行っ
た以降、前記第１のゲート電極形成工程を行う前に、前
記第２導電型のＴＦＴの側をマスクで覆うとともに、該
マスクによって少なくとも前記第１のＴＦＴのゲート電
極の形成予定領域を前記パターニング用マスクよりも広
めに覆った状態で高濃度の第１の導電型不純物を導入す
る第２の高濃度第１導電型不純物導入工程を行い、前記
第１のゲート電極形成工程または前記第２のゲート電極
形成工程では、前記第２の高濃度第１導電型不純物導入
工程によって導電化した容量素子形成用半導体領域に前
記第１のゲート絶縁膜を介して対向する容量素子用の電
極を形成してもよい。このように構成すると、第２の高
濃度第１導電型不純物導入工程において、ゲート電極を
形成する前に半導体膜に対して選択的に不純物を導入し
ておけるので、容量素子を形成できる。この場合に、第
１のＴＦＴの側に高濃度第１導電型不純物が導入される
としても、少なくとも第１導電型のＴＦＴのゲート電極
の形成予定領域を広めに覆っておくので、第１導電型の
ＴＦＴを形成し終えた時点で、この第１導電型のＴＦＴ
のオフセット長あるいはＬＤＤ長は、あくまでゲート電
極を形成したときに起こるサイドエッチング量と常に等
しい。それ故、マスクの位置ずれに起因してオフセット
長やＬＤＤ長がばらつくことはない。また、第２の高濃
度第１導電型不純物導入工程において不純物を導入する
際に第１導電型のＴＦＴの側では、ゲート電極の形成予
定領域を広めに覆うマスクで不純物の導入を避けるが、
このときのマスクの形成位置については多少の位置ずれ
があっても、第１の高濃度第１導電型不純物導入工程に
おいて、パターニング用マスクからはみ出す領域には高
濃度の第１導電型の不純物が導入される。従って、ソー
ス・ドレイン領域に不純物が導入されない隙間が形成さ
れることはない。
【００２４】本発明において、前記第１の高濃度第１導
電型不純物導入工程では、前記第２の高濃度第１導電型
不純物導入工程よりもドーズ量が少なくて前記低濃度第
１導電型不純物導入工程よりもドーズ量が多い中濃度の
第１導電型不純物を導入してもよい。
電型不純物導入工程では、前記第２の高濃度第１導電型
不純物導入工程よりもドーズ量が少なくて前記低濃度第
１導電型不純物導入工程よりもドーズ量が多い中濃度の
第１導電型不純物を導入してもよい。
【００２５】たとえば、前記第２の高濃度第１導電型不
純物導入工程では約１×１０15ｃｍ -2の以上のドーズ量
で第１導電型不純物を前記半導体膜に導入し、前記低濃
度第１導電型不純物導入工程では約１×１０13ｃｍ-2以
下のドーズ量で第１導電型不純物を前記半導体膜に導入
し、前記第１の高濃度第１導電型不純物導入工程では約
１×１０13ｃｍ-2から約１×１０15ｃｍ-2までのドーズ
量で第１導電型不純物を前記半導体膜に導入してもよ
い。
純物導入工程では約１×１０15ｃｍ -2の以上のドーズ量
で第１導電型不純物を前記半導体膜に導入し、前記低濃
度第１導電型不純物導入工程では約１×１０13ｃｍ-2以
下のドーズ量で第１導電型不純物を前記半導体膜に導入
し、前記第１の高濃度第１導電型不純物導入工程では約
１×１０13ｃｍ-2から約１×１０15ｃｍ-2までのドーズ
量で第１導電型不純物を前記半導体膜に導入してもよ
い。
【００２６】本発明において、前記第２の高濃度第１導
電型不純物導入工程を行った以降、前記第１のゲート電
極形成工程を行う前に、前記第１のゲート絶縁膜の表面
に第２のゲート絶縁膜を形成する第２のゲート絶縁膜形
成工程を行ってもよい。
電型不純物導入工程を行った以降、前記第１のゲート電
極形成工程を行う前に、前記第１のゲート絶縁膜の表面
に第２のゲート絶縁膜を形成する第２のゲート絶縁膜形
成工程を行ってもよい。
【００２７】本発明に係る半導体装置の製造方法は、た
とえば駆動回路内蔵型のアクティブマトリクス基板の製
造に適用することができる。この場合、前記第１導電型
のＴＦＴからなる画素スイッチング用ＴＦＴおよび駆動
回路用ＴＦＴと、前記第２導電型のＴＦＴからなる駆動
回路用薄膜トランジスタとを同一基板上に形成する。ま
た、前記第２導電型のＴＦＴからなる画素スイッチング
用ＴＦＴおよび駆動回路用ＴＦＴと、前記第１導電型の
ＴＦＴからなる駆動回路用薄膜トランジスタとを同一基
板上に形成してもよい。
とえば駆動回路内蔵型のアクティブマトリクス基板の製
造に適用することができる。この場合、前記第１導電型
のＴＦＴからなる画素スイッチング用ＴＦＴおよび駆動
回路用ＴＦＴと、前記第２導電型のＴＦＴからなる駆動
回路用薄膜トランジスタとを同一基板上に形成する。ま
た、前記第２導電型のＴＦＴからなる画素スイッチング
用ＴＦＴおよび駆動回路用ＴＦＴと、前記第１導電型の
ＴＦＴからなる駆動回路用薄膜トランジスタとを同一基
板上に形成してもよい。
【００２８】このようなアクティブマトリクス基板は、
対向基板との間に電気光学物質を挟持させることによ
り、電気光学装置を製造するのに用いられる。
対向基板との間に電気光学物質を挟持させることによ
り、電気光学装置を製造するのに用いられる。
【００２９】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。なお、以下の説明では、第１導電型を
Ｎ型とし、第２導電型をＰ型としてある。
形態を説明する。なお、以下の説明では、第１導電型を
Ｎ型とし、第２導電型をＰ型としてある。
【００３０】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体装置の断面図である。図２および図
３は、この半導体装置を製造する際の工程断面図であ
る。ここに示す半導体装置は、後述する電気光学装置
（電気光学装置）に用いる駆動回路内蔵型のアクティブ
マトリクス基板である。従って、このアクティブマトリ
クス基板上には３種類のＴＦＴが形成されている。そこ
で、図１には、図面に向かって右側から左側に向かっ
て、ＬＤＤ構造を有するＮ型の画素スイッチング用ＴＦ
Ｔ、ＬＤＤ構造を有するＮ型の駆動回路用ＴＦＴ、およ
びセルフアライン構造を有するＰ型の駆動回路用ＴＦＴ
を示してある。
形態１に係る半導体装置の断面図である。図２および図
３は、この半導体装置を製造する際の工程断面図であ
る。ここに示す半導体装置は、後述する電気光学装置
（電気光学装置）に用いる駆動回路内蔵型のアクティブ
マトリクス基板である。従って、このアクティブマトリ
クス基板上には３種類のＴＦＴが形成されている。そこ
で、図１には、図面に向かって右側から左側に向かっ
て、ＬＤＤ構造を有するＮ型の画素スイッチング用ＴＦ
Ｔ、ＬＤＤ構造を有するＮ型の駆動回路用ＴＦＴ、およ
びセルフアライン構造を有するＰ型の駆動回路用ＴＦＴ
を示してある。
【００３１】図１において、アクティブマトリクス基板
２に形成されているＮ型の画素用ＴＦＴ１０、Ｎ型の駆
動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３
０は、いずれも、ソース・ドレイン領域１１、１２、２
１、２２、３１、３２の間にチャネルを形成するための
チャネル形成領域１３、２３、３３を有している。これ
らのチャネル形成領域１３、２３、３３は、低濃度のボ
ロンイオンによってチャネルドープしてある場合には、
不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型領域など
として構成される。このようチャネルドープを行うと、
Ｎ型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路用Ｔ
ＦＴ３０のスレッショルド電圧を所定の値に設定でき
る。一般に、正孔の移動度は電子の移動度に比して小さ
いため、Ｐ型の駆動回路用ＴＦＴのオン電流はＮ型の駆
動回路用ＴＦＴのオン電流に比して著しく小さい傾向に
あるが、かかる問題点は、チャネルドープによってスレ
ッショルド電圧を調整することにより、ほぼ解消でき
る。それ故、本例のアクティブマトリクス基板２では、
相補型トランジスタ回路を構成するＮ型の駆動回路用Ｔ
ＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間における
オン電流のバランスがよい。
２に形成されているＮ型の画素用ＴＦＴ１０、Ｎ型の駆
動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３
０は、いずれも、ソース・ドレイン領域１１、１２、２
１、２２、３１、３２の間にチャネルを形成するための
チャネル形成領域１３、２３、３３を有している。これ
らのチャネル形成領域１３、２３、３３は、低濃度のボ
ロンイオンによってチャネルドープしてある場合には、
不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型領域など
として構成される。このようチャネルドープを行うと、
Ｎ型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路用Ｔ
ＦＴ３０のスレッショルド電圧を所定の値に設定でき
る。一般に、正孔の移動度は電子の移動度に比して小さ
いため、Ｐ型の駆動回路用ＴＦＴのオン電流はＮ型の駆
動回路用ＴＦＴのオン電流に比して著しく小さい傾向に
あるが、かかる問題点は、チャネルドープによってスレ
ッショルド電圧を調整することにより、ほぼ解消でき
る。それ故、本例のアクティブマトリクス基板２では、
相補型トランジスタ回路を構成するＮ型の駆動回路用Ｔ
ＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間における
オン電流のバランスがよい。
【００３２】Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路
用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、
チャネル形成領域１３、２３、３３の表面側に対して、
ゲート絶縁膜１４（厚さが約３００オングストローム〜
約２０００オングストローム、好ましくは約１０００オ
ングストロームのシリコン酸化膜）を介して対峙するゲ
ート電極１５、２５、３５を有する。
用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、
チャネル形成領域１３、２３、３３の表面側に対して、
ゲート絶縁膜１４（厚さが約３００オングストローム〜
約２０００オングストローム、好ましくは約１０００オ
ングストロームのシリコン酸化膜）を介して対峙するゲ
ート電極１５、２５、３５を有する。
【００３３】ここで、Ｎ型の画素用ＴＦＴ１０およびＮ
型の駆動回路用ＴＦＴ２０のソース・ドレイン領域はＬ
ＤＤ構造に構成されている。従って、ソース・ドレイン
領域１１、１２、２１、２２は、ゲート電極１５、２５
の端部に対してゲート絶縁膜１４を介して対峙する部分
に不純物濃度が約１×１０18ｃｍ-3の低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１を有してい
る。従って、これらのＴＦＴではドレイン端における電
界強度が緩和された状態にあるので、オフリーク電流が
著しく小さい。また、ＬＤＤ構造のＴＦＴは、セルフア
ライン構造のＴＦＴに比較して、ソース・ドレイン間の
耐電圧が高いので、チャネル長を短くすることができ
る。
型の駆動回路用ＴＦＴ２０のソース・ドレイン領域はＬ
ＤＤ構造に構成されている。従って、ソース・ドレイン
領域１１、１２、２１、２２は、ゲート電極１５、２５
の端部に対してゲート絶縁膜１４を介して対峙する部分
に不純物濃度が約１×１０18ｃｍ-3の低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１を有してい
る。従って、これらのＴＦＴではドレイン端における電
界強度が緩和された状態にあるので、オフリーク電流が
著しく小さい。また、ＬＤＤ構造のＴＦＴは、セルフア
ライン構造のＴＦＴに比較して、ソース・ドレイン間の
耐電圧が高いので、チャネル長を短くすることができ
る。
【００３４】これに対して、Ｐ型の駆動回路用ＴＦＴ３
０のソース・ドレイン領域３１、３２は、ゲート電極３
５に対してセルフアライン的に構成されている。但し、
Ｐ型のＴＦＴは、Ｎ型のＴＦＴと比較してオフリーク電
流が小さい傾向にあるため、ＬＤＤ構造にしなくてもオ
フリーク電流や耐電圧などの問題が少ないので、本発明
では、Ｐ型の駆動回路用ＴＦＴ３０についてはセルフア
ライン構造にしてオン電流を確保することにより、相補
型トランジスタ回路を構成するＮ型の駆動回路用ＴＦＴ
２０とＰ型の駆動回路用ＴＦＴ３０との間におけるオン
電流のバランスを向上させてある。
０のソース・ドレイン領域３１、３２は、ゲート電極３
５に対してセルフアライン的に構成されている。但し、
Ｐ型のＴＦＴは、Ｎ型のＴＦＴと比較してオフリーク電
流が小さい傾向にあるため、ＬＤＤ構造にしなくてもオ
フリーク電流や耐電圧などの問題が少ないので、本発明
では、Ｐ型の駆動回路用ＴＦＴ３０についてはセルフア
ライン構造にしてオン電流を確保することにより、相補
型トランジスタ回路を構成するＮ型の駆動回路用ＴＦＴ
２０とＰ型の駆動回路用ＴＦＴ３０との間におけるオン
電流のバランスを向上させてある。
【００３５】なお、Ｎ型の画素用ＴＦＴ１０およびＮ型
の駆動回路用ＴＦＴ２０のソース・ドレイン領域１１、
１２、２１、２２のうち、低濃度ソース・ドレイン領域
１１１、１２１、２１１、２２１を除く領域は、不純物
濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２である。また、Ｐ型
の駆動回路用ＴＦＴ３０では、ソース・ドレイン領域３
１、３２全体が不純物濃度が約１×１０20ｃｍ-3の高濃
度領域である。これらの高濃度領域に対して、走査線、
データ線や画素電極などのソース・ドレイン電極１６、
１７、２６、２７、３６がそれぞれ、下層側層間絶縁膜
４０１および上層側層間絶縁膜４０２のコンタクトホー
ルを介して電気的に接続している。
の駆動回路用ＴＦＴ２０のソース・ドレイン領域１１、
１２、２１、２２のうち、低濃度ソース・ドレイン領域
１１１、１２１、２１１、２２１を除く領域は、不純物
濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２である。また、Ｐ型
の駆動回路用ＴＦＴ３０では、ソース・ドレイン領域３
１、３２全体が不純物濃度が約１×１０20ｃｍ-3の高濃
度領域である。これらの高濃度領域に対して、走査線、
データ線や画素電極などのソース・ドレイン電極１６、
１７、２６、２７、３６がそれぞれ、下層側層間絶縁膜
４０１および上層側層間絶縁膜４０２のコンタクトホー
ルを介して電気的に接続している。
【００３６】このような構造のアクティブマトリクス基
板２は、たとえば、以下の方法により製造できる。な
お、以下の説明において、不純物濃度はいずれも、活性
化アニール後の不純物濃度で表してある。
板２は、たとえば、以下の方法により製造できる。な
お、以下の説明において、不純物濃度はいずれも、活性
化アニール後の不純物濃度で表してある。
【００３７】まず、図２（ａ）に示すように、石英基板
やガラス基板などの絶縁基板２００の表面に、シリコン
酸化膜からなる下地保護膜２０１を形成する。次に、１
ＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファス
シリコン膜２０２を形成した後、レーザアニール法また
は急速加熱法により結晶粒を成長させてポリシリコン膜
とする。
やガラス基板などの絶縁基板２００の表面に、シリコン
酸化膜からなる下地保護膜２０１を形成する。次に、１
ＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファス
シリコン膜２０２を形成した後、レーザアニール法また
は急速加熱法により結晶粒を成長させてポリシリコン膜
とする。
【００３８】次に、図２（ｂ）に示すように、ポリシリ
コン膜をフォトリソグラフィ法によってパターニングし
て、画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、
およびＰ型の駆動回路用ＴＦＴ３０の各形成領域に島状
のシリコン膜１０ａ、２０ａ、３０ａを残す。
コン膜をフォトリソグラフィ法によってパターニングし
て、画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、
およびＰ型の駆動回路用ＴＦＴ３０の各形成領域に島状
のシリコン膜１０ａ、２０ａ、３０ａを残す。
【００３９】次に、ＴＥＯＳ−ＣＶＤ法、１ＣＶＤ法、
プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１
０ａ、２０ａ、３０ａの表面に厚さが約３００オングス
トローム〜約２０００オングストロームのシリコン酸化
膜からなるゲート絶縁膜１４を形成する（第１のゲート
絶縁膜形成工程）。ここで、熱酸化法を利用してゲート
絶縁膜１４を形成する際には、シリコン膜１０ａ、２０
ａ、３０ａ、４０ａの結晶化も行い、これらのシリコン
膜をポリシリコン膜とすることができる。
プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１
０ａ、２０ａ、３０ａの表面に厚さが約３００オングス
トローム〜約２０００オングストロームのシリコン酸化
膜からなるゲート絶縁膜１４を形成する（第１のゲート
絶縁膜形成工程）。ここで、熱酸化法を利用してゲート
絶縁膜１４を形成する際には、シリコン膜１０ａ、２０
ａ、３０ａ、４０ａの結晶化も行い、これらのシリコン
膜をポリシリコン膜とすることができる。
【００４０】チャネルドープを行う場合には、たとえ
ば、このタイミングで約１×１０12ｃｍ-2のドーズ量で
ボロンイオンを打ち込む。その結果、シリコン膜１０
ａ、２０ａ、３０ａは、不純物濃度が約１×１０17ｃｍ
-3の低濃度Ｐ型のシリコン膜となる。
ば、このタイミングで約１×１０12ｃｍ-2のドーズ量で
ボロンイオンを打ち込む。その結果、シリコン膜１０
ａ、２０ａ、３０ａは、不純物濃度が約１×１０17ｃｍ
-3の低濃度Ｐ型のシリコン膜となる。
【００４１】次に、図２（ｃ）に示すように、ゲート絶
縁膜１４の表面に、ドープドシリコン、シリサイド膜や
アルミニウム膜、クロム膜、タンタル膜などの金属膜な
どといったゲート電極形成用導電膜１５０を形成する。
次に、ゲート電極形成用導電膜１５０の表面にパターニ
ング用マスク５５１を形成し、この状態でパターニング
を行なって、図２（ｄ）に示すように、駆動回路用ＴＦ
Ｔ３０の側にゲート電極３５を形成する（第１のゲート
電極形成工程）。この際に、Ｎ型の画素用ＴＦＴ１０お
よびＮ型の駆動回路用ＴＦＴ２０の側では、ゲート電極
形成用導電膜１５０がパターニング用マスク５５１で覆
われているので、ゲート電極形成用導電膜１５０はパタ
ーニングされることはない。
縁膜１４の表面に、ドープドシリコン、シリサイド膜や
アルミニウム膜、クロム膜、タンタル膜などの金属膜な
どといったゲート電極形成用導電膜１５０を形成する。
次に、ゲート電極形成用導電膜１５０の表面にパターニ
ング用マスク５５１を形成し、この状態でパターニング
を行なって、図２（ｄ）に示すように、駆動回路用ＴＦ
Ｔ３０の側にゲート電極３５を形成する（第１のゲート
電極形成工程）。この際に、Ｎ型の画素用ＴＦＴ１０お
よびＮ型の駆動回路用ＴＦＴ２０の側では、ゲート電極
形成用導電膜１５０がパターニング用マスク５５１で覆
われているので、ゲート電極形成用導電膜１５０はパタ
ーニングされることはない。
【００４２】次に、図２（ｅ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の側のゲート電極３５、およびＮ型
の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０
の側に残したゲート電極形成用導電膜１５０をマスクと
して、ボロンイオン（第２導電型／Ｐ型）を約１×１０
15ｃｍ-2ドーズ量（高濃度）でイオン注入する（高濃度
第２導電型不純物導入工程）。その結果、不純物濃度が
１×１０20ｃｍ-3の高濃度のソース・ドレイン領域３
１、３２がゲート電極３５に対してセルフアライン的に
形成される。ここで、ゲート電極３５で覆われていた部
分がチャネル形成領域３３となる。
動回路用ＴＦＴ３０の側のゲート電極３５、およびＮ型
の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０
の側に残したゲート電極形成用導電膜１５０をマスクと
して、ボロンイオン（第２導電型／Ｐ型）を約１×１０
15ｃｍ-2ドーズ量（高濃度）でイオン注入する（高濃度
第２導電型不純物導入工程）。その結果、不純物濃度が
１×１０20ｃｍ-3の高濃度のソース・ドレイン領域３
１、３２がゲート電極３５に対してセルフアライン的に
形成される。ここで、ゲート電極３５で覆われていた部
分がチャネル形成領域３３となる。
【００４３】次に、図３（ａ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の側を完全に覆い、かつ、Ｎ型の画
素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側
のゲート電極形成領域を覆うレジストマスクからなるパ
ターニング用マスク５５２を形成する。次に、図３
（ｂ）に示すように、パターニング用マスク５５２を介
してゲート電極形成用導電膜１５０をパターニングし、
Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ
２０のゲート電極１５、２５を形成する（第２のゲート
電極形成工程）。このパターニングの際には、パターニ
ング用マスク５５２で覆われているゲート電極形成用導
電膜１５０に横方向のエッチング（サイドエッチング）
が起こる。このため、ゲート電極１５、２５はパターニ
ング用マスク５５２よりも幅方向および長さ方向のいず
れにおいても小さい。
動回路用ＴＦＴ３０の側を完全に覆い、かつ、Ｎ型の画
素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側
のゲート電極形成領域を覆うレジストマスクからなるパ
ターニング用マスク５５２を形成する。次に、図３
（ｂ）に示すように、パターニング用マスク５５２を介
してゲート電極形成用導電膜１５０をパターニングし、
Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ
２０のゲート電極１５、２５を形成する（第２のゲート
電極形成工程）。このパターニングの際には、パターニ
ング用マスク５５２で覆われているゲート電極形成用導
電膜１５０に横方向のエッチング（サイドエッチング）
が起こる。このため、ゲート電極１５、２５はパターニ
ング用マスク５５２よりも幅方向および長さ方向のいず
れにおいても小さい。
【００４４】この第２のゲート電極形成工程において、
ゲート電極形成用導電膜１５０に積極的にサイドエッチ
ングを進行させるという観点からすれば、第２のゲート
電極形成工程では、ウェットエッチング、あるいはプラ
ズマエッチングなどといった等方性を有するエッチング
方法が好ましい。
ゲート電極形成用導電膜１５０に積極的にサイドエッチ
ングを進行させるという観点からすれば、第２のゲート
電極形成工程では、ウェットエッチング、あるいはプラ
ズマエッチングなどといった等方性を有するエッチング
方法が好ましい。
【００４５】次に、パターニング用マスク５５２を残し
たまま、リンイオン（第１導電型／Ｎ型）を１×１０15
ｃｍ-2のドーズ量（高濃度）でイオン注入する（第１の
高濃度第１導電型不純物導入工程）。その結果、パター
ニング用マスク５５２に対してセルフアライン的に不純
物が導入され、高濃度ソース・ドレイン領域１１２、１
２２、２１２、２２２が形成される。ここで、シリコン
膜１０ａ、２０ｂのうち、高濃度のリンが導入されない
領域は、ゲート電極１５、２５で覆われていた領域より
も広い。すなわち、シリコン膜１０ａ、２０ｂのうち、
ゲート電極１５、２５と対向する領域の両側には高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２２
との間に高濃度のリンが導入されない領域が形成され
る。
たまま、リンイオン（第１導電型／Ｎ型）を１×１０15
ｃｍ-2のドーズ量（高濃度）でイオン注入する（第１の
高濃度第１導電型不純物導入工程）。その結果、パター
ニング用マスク５５２に対してセルフアライン的に不純
物が導入され、高濃度ソース・ドレイン領域１１２、１
２２、２１２、２２２が形成される。ここで、シリコン
膜１０ａ、２０ｂのうち、高濃度のリンが導入されない
領域は、ゲート電極１５、２５で覆われていた領域より
も広い。すなわち、シリコン膜１０ａ、２０ｂのうち、
ゲート電極１５、２５と対向する領域の両側には高濃度
ソース・ドレイン領域１１２、１２２、２１２、２２２
との間に高濃度のリンが導入されない領域が形成され
る。
【００４６】次に、図３（ｃ）に示すように、パターニ
ング用マスク５５２を除去し、この状態でリンイオンを
１×１０13ｃｍ-2のドーズ量（低濃度）でイオン注入す
る（低濃度第１導電型不純物導入工程）。その結果、シ
リコン膜１０ａ、２０ｂにはゲート電極１５、２５に対
してセルフアライン的に低濃度の不純物が導入され、低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１が形成される。なお、ゲート電極１５、２５と重な
る領域にはチャネル形成領域１３、２３が形成される。
ング用マスク５５２を除去し、この状態でリンイオンを
１×１０13ｃｍ-2のドーズ量（低濃度）でイオン注入す
る（低濃度第１導電型不純物導入工程）。その結果、シ
リコン膜１０ａ、２０ｂにはゲート電極１５、２５に対
してセルフアライン的に低濃度の不純物が導入され、低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１が形成される。なお、ゲート電極１５、２５と重な
る領域にはチャネル形成領域１３、２３が形成される。
【００４７】次に、図３（ｄ）に示すように、ゲート電
極１５、２５、３５の表面側に下層側層間絶縁膜４０１
を形成した後、コンタクトホールを形成する。次に、ソ
ース・ドレイン電極１６、１７、２６、２７、３６を形
成する。
極１５、２５、３５の表面側に下層側層間絶縁膜４０１
を形成した後、コンタクトホールを形成する。次に、ソ
ース・ドレイン電極１６、１７、２６、２７、３６を形
成する。
【００４８】次に、図１に示すように、上層側層間絶縁
膜４０２を形成した後、コンタクトホールを形成する。
次に、画素電極８を形成する。
膜４０２を形成した後、コンタクトホールを形成する。
次に、画素電極８を形成する。
【００４９】このように、本形態では、第１のゲート電
極形成工程では、ゲート絶縁膜１４の表面に形成したゲ
ート電極形成用導電膜１５０のうち、Ｎ型の画素用ＴＦ
Ｔ１０およびＮ型の駆動回路用ＴＦＴ２０の側にはゲー
ト電極形成用導電膜１５０を残す一方、Ｐ型の駆動回路
用ＴＦＴ３０の側ではこのゲート電極形成用導電膜１５
０をゲート電極３５にパターニングし、この状態で、高
濃度第２導電型不純物導入工程において、高濃度のボロ
ンイオンを導入する。従って、Ｐ型の駆動回路用ＴＦＴ
３０の側には、ゲート電極３５に対してセルフアライン
的にソース・ドレイン領域３１、３２が形成される。一
方、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用Ｔ
ＦＴ２０の側では、第２のゲート電極形成工程におい
て、パターニング用マスク５５２を用いてゲート電極１
５、２５を形成した後、第１の高濃度第１導電型不純物
導入工程において、パターニング用マスク５５２を残し
たまま高濃度のリンイオンを導入すると、パターニング
用マスク５５２に対してセルフアライン的に不純物が導
入され、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２が形成される。ここで、ゲート電極１
５、２５を形成する際のサイドエッチングにより、ゲー
ト電極１５、２５と対向する部分の両側には高濃度ソー
ス・ドレイン領域１１２、１２２、２１２、２２２との
間に高濃度のリンイオンが導入されない領域が形成さ
れ、この領域の長さ寸法は、ゲート電極１５、２５を形
成したときに起こるサイドエッチング量と常に等しい。
それ故、パターニング用マスク５５２を除去した状態で
ゲート電極１５、２５をマスクにして低濃度のリンイオ
ンを導入すると、ゲート電極１５、２５に対してセルフ
アライン的に低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１が形成され、この低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１のＬＤＤ長
は、ゲート電極１５、２５をパターニングしたときに起
こるサイドエッチング量と常に等しく一定である。それ
故、マスクの位置ずれに起因してＬＤＤ長がばらつくこ
とはない。
極形成工程では、ゲート絶縁膜１４の表面に形成したゲ
ート電極形成用導電膜１５０のうち、Ｎ型の画素用ＴＦ
Ｔ１０およびＮ型の駆動回路用ＴＦＴ２０の側にはゲー
ト電極形成用導電膜１５０を残す一方、Ｐ型の駆動回路
用ＴＦＴ３０の側ではこのゲート電極形成用導電膜１５
０をゲート電極３５にパターニングし、この状態で、高
濃度第２導電型不純物導入工程において、高濃度のボロ
ンイオンを導入する。従って、Ｐ型の駆動回路用ＴＦＴ
３０の側には、ゲート電極３５に対してセルフアライン
的にソース・ドレイン領域３１、３２が形成される。一
方、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用Ｔ
ＦＴ２０の側では、第２のゲート電極形成工程におい
て、パターニング用マスク５５２を用いてゲート電極１
５、２５を形成した後、第１の高濃度第１導電型不純物
導入工程において、パターニング用マスク５５２を残し
たまま高濃度のリンイオンを導入すると、パターニング
用マスク５５２に対してセルフアライン的に不純物が導
入され、高濃度ソース・ドレイン領域１１２、１２２、
２１２、２２２が形成される。ここで、ゲート電極１
５、２５を形成する際のサイドエッチングにより、ゲー
ト電極１５、２５と対向する部分の両側には高濃度ソー
ス・ドレイン領域１１２、１２２、２１２、２２２との
間に高濃度のリンイオンが導入されない領域が形成さ
れ、この領域の長さ寸法は、ゲート電極１５、２５を形
成したときに起こるサイドエッチング量と常に等しい。
それ故、パターニング用マスク５５２を除去した状態で
ゲート電極１５、２５をマスクにして低濃度のリンイオ
ンを導入すると、ゲート電極１５、２５に対してセルフ
アライン的に低濃度ソース・ドレイン領域１１１、１２
１、２１１、２２１が形成され、この低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１のＬＤＤ長
は、ゲート電極１５、２５をパターニングしたときに起
こるサイドエッチング量と常に等しく一定である。それ
故、マスクの位置ずれに起因してＬＤＤ長がばらつくこ
とはない。
【００５０】また、高濃度第２導電型不純物導入工程で
は、ゲート電極形成用導電膜１５０によってＮ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側へ
の不純物の導入を避け、高濃度第１導電型不純物導入工
程では、パターニング用マスク５５２によってＮ型の駆
動回路用ＴＦＴ２０への不純物の導入を避けているの
で、不純物を選択的に導入するためのマスクの形成回数
を最小限に抑えている。それ故、少ない工程数でアクテ
ィブマトリクス基板２を製造することができる。
は、ゲート電極形成用導電膜１５０によってＮ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側へ
の不純物の導入を避け、高濃度第１導電型不純物導入工
程では、パターニング用マスク５５２によってＮ型の駆
動回路用ＴＦＴ２０への不純物の導入を避けているの
で、不純物を選択的に導入するためのマスクの形成回数
を最小限に抑えている。それ故、少ない工程数でアクテ
ィブマトリクス基板２を製造することができる。
【００５１】さらに、低濃度第１導電型不純物導入工程
において、低濃度のリンを導入する際には、パターニン
グ用マスク５５２が完全に除去されているので、Ｐ型の
駆動回路用ＴＦＴ３０の側にも低濃度のリンが導入され
ることになるが、このＰ型の駆動回路用ＴＦＴ３０の側
において低濃度のリンが導入されるのは高濃度のソース
・ドレイン領域３１、３２である。従って、低濃度のリ
ンイオンが導入されたとしても、高濃度のソース・ドレ
イン領域３１、３２の不純物濃度がほとんど変化するこ
とがない。それ故、低濃度第１導電型不純物導入工程を
行う際にＰ型の駆動回路用ＴＦＴ３０の側をマスクで覆
っておく必要がないので、その分、工程数を減らすこと
ができる。また、パターン残によって、配線領域に欠陥
が発生するのを防止することもできる。
において、低濃度のリンを導入する際には、パターニン
グ用マスク５５２が完全に除去されているので、Ｐ型の
駆動回路用ＴＦＴ３０の側にも低濃度のリンが導入され
ることになるが、このＰ型の駆動回路用ＴＦＴ３０の側
において低濃度のリンが導入されるのは高濃度のソース
・ドレイン領域３１、３２である。従って、低濃度のリ
ンイオンが導入されたとしても、高濃度のソース・ドレ
イン領域３１、３２の不純物濃度がほとんど変化するこ
とがない。それ故、低濃度第１導電型不純物導入工程を
行う際にＰ型の駆動回路用ＴＦＴ３０の側をマスクで覆
っておく必要がないので、その分、工程数を減らすこと
ができる。また、パターン残によって、配線領域に欠陥
が発生するのを防止することもできる。
【００５２】なお、低濃度第１導電型不純物導入工程を
省略すれば、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動
回路用ＴＦＴ２０は、オフセットゲート構造となる。
省略すれば、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動
回路用ＴＦＴ２０は、オフセットゲート構造となる。
【００５３】［実施の形態２］図４は、本発明の実施の
形態２に係る半導体装置の断面図である。図５および図
６は、この半導体装置を製造する際の工程断面図であ
る。ここに示す半導体装置も、後述する電気光学装置
（電気光学装置）に用いる駆動回路内蔵型のアクティブ
マトリクス基板である。従って、このアクティブマトリ
クス基板上には３種類のＴＦＴが形成されている。そこ
で、図４でも、図面に向かって右側から左側に向かっ
て、ＬＤＤ構造を有するＮ型の画素スイッチング用ＴＦ
Ｔ、ＬＤＤ構造を有するＮ型の駆動回路用ＴＦＴ、およ
びセルフアライン構造を有するＰ型の駆動回路用ＴＦＴ
を示してある。
形態２に係る半導体装置の断面図である。図５および図
６は、この半導体装置を製造する際の工程断面図であ
る。ここに示す半導体装置も、後述する電気光学装置
（電気光学装置）に用いる駆動回路内蔵型のアクティブ
マトリクス基板である。従って、このアクティブマトリ
クス基板上には３種類のＴＦＴが形成されている。そこ
で、図４でも、図面に向かって右側から左側に向かっ
て、ＬＤＤ構造を有するＮ型の画素スイッチング用ＴＦ
Ｔ、ＬＤＤ構造を有するＮ型の駆動回路用ＴＦＴ、およ
びセルフアライン構造を有するＰ型の駆動回路用ＴＦＴ
を示してある。
【００５４】図４において、本形態のアクティブマトリ
クス基板２に形成されているＮ型の画素用ＴＦＴ１０、
Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用
ＴＦＴ３０も、ソース・ドレイン領域１１、１２、２
１、２２、３１、３２の間にチャネルを形成するための
チャネル形成領域１３、２３、３３を有している。
クス基板２に形成されているＮ型の画素用ＴＦＴ１０、
Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用
ＴＦＴ３０も、ソース・ドレイン領域１１、１２、２
１、２２、３１、３２の間にチャネルを形成するための
チャネル形成領域１３、２３、３３を有している。
【００５５】Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路
用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、
チャネル形成領域１３、２３、３３の表面側に対して、
ゲート絶縁膜１４（厚さが約３００オングストローム〜
約２０００オングストローム、好ましくは約１０００オ
ングストロームのシリコン酸化膜）を介して対峙するゲ
ート電極１５、２５、３５を有する。
用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、
チャネル形成領域１３、２３、３３の表面側に対して、
ゲート絶縁膜１４（厚さが約３００オングストローム〜
約２０００オングストローム、好ましくは約１０００オ
ングストロームのシリコン酸化膜）を介して対峙するゲ
ート電極１５、２５、３５を有する。
【００５６】本形態において、ゲート絶縁膜１４は、下
層側に位置する第１のゲート絶縁膜１４１と、その上層
側に位置する第２のゲート絶縁膜１４２とからなる。
層側に位置する第１のゲート絶縁膜１４１と、その上層
側に位置する第２のゲート絶縁膜１４２とからなる。
【００５７】ここで、Ｎ型の画素用ＴＦＴ１０およびＮ
型の駆動回路用ＴＦＴ２０のソース・ドレイン領域はＬ
ＤＤ構造に構成されている。すなわち、ソース・ドレイ
ン領域１１、１２、２１、２２は、ゲート電極１５、２
５の端部に対してゲート絶縁膜１４、２４を介して対峙
する部分に不純物濃度が約１×１０18ｃｍ-3の低濃度ソ
ース・ドレイン領域１１１、１２１、２１１、２２１を
有している。従って、これらのＴＦＴではドレイン端に
おける電界強度が緩和された状態にあるので、オフリー
ク電流が著しく小さい。また、ＬＤＤ構造のＴＦＴは、
セルフアライン構造のＴＦＴに比較して、ソース・ドレ
イン間の耐電圧が高いので、チャネル長を短くすること
ができる。
型の駆動回路用ＴＦＴ２０のソース・ドレイン領域はＬ
ＤＤ構造に構成されている。すなわち、ソース・ドレイ
ン領域１１、１２、２１、２２は、ゲート電極１５、２
５の端部に対してゲート絶縁膜１４、２４を介して対峙
する部分に不純物濃度が約１×１０18ｃｍ-3の低濃度ソ
ース・ドレイン領域１１１、１２１、２１１、２２１を
有している。従って、これらのＴＦＴではドレイン端に
おける電界強度が緩和された状態にあるので、オフリー
ク電流が著しく小さい。また、ＬＤＤ構造のＴＦＴは、
セルフアライン構造のＴＦＴに比較して、ソース・ドレ
イン間の耐電圧が高いので、チャネル長を短くすること
ができる。
【００５８】本形態において、Ｎ型の画素用ＴＦＴ１０
およびＮ型の駆動回路用ＴＦＴ２０のソース・ドレイン
領域１１、１２、２１、２２には、低濃度ソース・ドレ
イン領域１１１、１２１、２１１、２２１と所定の距離
だけ隔てた位置に、不純物濃度が約１×１０20ｃｍ-3の
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２が形成され、これらの高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２に対して、走査線、
データ線や画素電極などのソース・ドレイン電極１６、
１７、２６、２７がそれぞれ、下層側層間絶縁膜４０１
および上層側層間絶縁膜４０２のコンタクトホールを介
して電気的に接続している。
およびＮ型の駆動回路用ＴＦＴ２０のソース・ドレイン
領域１１、１２、２１、２２には、低濃度ソース・ドレ
イン領域１１１、１２１、２１１、２２１と所定の距離
だけ隔てた位置に、不純物濃度が約１×１０20ｃｍ-3の
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２が形成され、これらの高濃度ソース・ドレイン領
域１１２、１２２、２１２、２２２に対して、走査線、
データ線や画素電極などのソース・ドレイン電極１６、
１７、２６、２７がそれぞれ、下層側層間絶縁膜４０１
および上層側層間絶縁膜４０２のコンタクトホールを介
して電気的に接続している。
【００５９】ここで、高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２と低濃度ソース・ドレイン
領域１１１、１２１、２１１、２２１との間には、不純
物濃度が約１×１０19ｃｍ-3の中濃度ソース・ドレイン
領域１１３、１２３、２１３、２２３が形成されてい
る。
２、１２２、２１２、２２２と低濃度ソース・ドレイン
領域１１１、１２１、２１１、２２１との間には、不純
物濃度が約１×１０19ｃｍ-3の中濃度ソース・ドレイン
領域１１３、１２３、２１３、２２３が形成されてい
る。
【００６０】これに対して、Ｐ型の駆動回路用ＴＦＴ３
０のソース・ドレイン領域３１、３２は、ゲート電極３
５に対してセルフアライン的に構成されている。すなわ
ち、Ｐ型のＴＦＴは、Ｎ型のＴＦＴと比較してオフリー
ク電流が小さい傾向にあるため、ＬＤＤ構造にしなくて
もオフリーク電流や耐電圧などの問題が少ないので、本
発明では、Ｐ型の駆動回路用ＴＦＴ３０についてはセル
フアライン構造にして大きなオン電流を確保してある。
Ｐ型の駆動回路用ＴＦＴ３０では、ソース・ドレイン領
域３１、３２全体が不純物濃度が約１×１０20ｃｍ-3の
高濃度領域であり、これらの高濃度領域に対して、ソー
ス・ドレイン電極２７、３６がそれぞれ、下層側層間絶
縁膜４０１および上層側層間絶縁膜４０２のコンタクト
ホールを介して電気的に接続している。
０のソース・ドレイン領域３１、３２は、ゲート電極３
５に対してセルフアライン的に構成されている。すなわ
ち、Ｐ型のＴＦＴは、Ｎ型のＴＦＴと比較してオフリー
ク電流が小さい傾向にあるため、ＬＤＤ構造にしなくて
もオフリーク電流や耐電圧などの問題が少ないので、本
発明では、Ｐ型の駆動回路用ＴＦＴ３０についてはセル
フアライン構造にして大きなオン電流を確保してある。
Ｐ型の駆動回路用ＴＦＴ３０では、ソース・ドレイン領
域３１、３２全体が不純物濃度が約１×１０20ｃｍ-3の
高濃度領域であり、これらの高濃度領域に対して、ソー
ス・ドレイン電極２７、３６がそれぞれ、下層側層間絶
縁膜４０１および上層側層間絶縁膜４０２のコンタクト
ホールを介して電気的に接続している。
【００６１】また、本形態では、アクティブマトリクス
基板２上には保持容量４０（容量素子）が形成されてい
る。この保持容量４０では、Ｎ型の画素用ＴＦＴ１０の
高濃度ドレイン領域１１２から延びた半導体領域が第１
の電極４１とされ、この第１の電極４１には、第１のゲ
ート絶縁膜１４１と第２のゲート絶縁膜１４２との二層
構造を備えるゲート絶縁膜１４と同時形成された誘電体
膜４３が積層されている。この誘電体膜４３の上層に
は、ゲート電極１５と同時形成された第２の電極４２が
形成され、この第２の電極４２は第１の電極４１と対向
している。
基板２上には保持容量４０（容量素子）が形成されてい
る。この保持容量４０では、Ｎ型の画素用ＴＦＴ１０の
高濃度ドレイン領域１１２から延びた半導体領域が第１
の電極４１とされ、この第１の電極４１には、第１のゲ
ート絶縁膜１４１と第２のゲート絶縁膜１４２との二層
構造を備えるゲート絶縁膜１４と同時形成された誘電体
膜４３が積層されている。この誘電体膜４３の上層に
は、ゲート電極１５と同時形成された第２の電極４２が
形成され、この第２の電極４２は第１の電極４１と対向
している。
【００６２】このような構造のアクティブマトリクス基
板２は、たとえば、以下の方法により製造できる。な
お、以下の説明において、不純物濃度はいずれも、活性
化アニール後の不純物濃度で表してある。
板２は、たとえば、以下の方法により製造できる。な
お、以下の説明において、不純物濃度はいずれも、活性
化アニール後の不純物濃度で表してある。
【００６３】まず、図５（ａ）に示すように、石英基板
やガラス基板などの絶縁基板２００の表面に、シリコン
酸化膜からなる下地保護膜２０１を形成する。次に、１
ＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファス
シリコン膜２０２を形成した後、レーザアニール法また
は急速加熱法により結晶粒を成長させてポリシリコン膜
とする。
やガラス基板などの絶縁基板２００の表面に、シリコン
酸化膜からなる下地保護膜２０１を形成する。次に、１
ＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファス
シリコン膜２０２を形成した後、レーザアニール法また
は急速加熱法により結晶粒を成長させてポリシリコン膜
とする。
【００６４】次に、図５（ｂ）に示すように、ポリシリ
コン膜をフォトリソグラフィ法によってパターニングし
て、画素用ＴＦＴ１０、保持容量４０、Ｎ型の駆動回路
用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０の各
形成領域にシリコン膜１０ａ、２０ａ、３０ａを残す
（シリコン膜形成工程）。
コン膜をフォトリソグラフィ法によってパターニングし
て、画素用ＴＦＴ１０、保持容量４０、Ｎ型の駆動回路
用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０の各
形成領域にシリコン膜１０ａ、２０ａ、３０ａを残す
（シリコン膜形成工程）。
【００６５】次に、ＴＥＯＳ−ＣＶＤ法、１ＣＶＤ法、
プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１
０ａ、２０ａ、３０ａの表面に厚さが約１５０オングス
トローム〜約１０００オングストロームのシリコン酸化
膜からなる第１のゲート絶縁膜１４１を形成する（第１
のゲート絶縁膜形成工程）。ここで、熱酸化法を利用し
てゲート絶縁膜１４、２４、３４を形成する際には、シ
リコン膜１０ａ、２０ａ、３０ａ、４０ａの結晶化も行
い、これらのシリコン膜をポリシリコン膜とすることが
できる。
プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１
０ａ、２０ａ、３０ａの表面に厚さが約１５０オングス
トローム〜約１０００オングストロームのシリコン酸化
膜からなる第１のゲート絶縁膜１４１を形成する（第１
のゲート絶縁膜形成工程）。ここで、熱酸化法を利用し
てゲート絶縁膜１４、２４、３４を形成する際には、シ
リコン膜１０ａ、２０ａ、３０ａ、４０ａの結晶化も行
い、これらのシリコン膜をポリシリコン膜とすることが
できる。
【００６６】次に、図５（ｃ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の側をレジストマスク５５５で覆う
とともに、このレジストマスク５５５によって、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の
ゲート電極１５、２５の形成予定領域を、後述するパタ
ーニング用マスク５５２よりも広めに覆うように形成す
る。次に、この状態で、リンイオン（第１導電型／Ｎ
型）を１×１０15ｃｍ-2のドーズ量（高濃度）で導入す
る（第２の高濃度第１導電型不純物導入工程）。その結
果、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用Ｔ
ＦＴ２０の側には、不純物濃度が約１×１０20ｃｍ-3の
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２が形成される。また、保持容量４０の側には、不
純物濃度が約１×１０20ｃｍ-3のシリコン膜からなる第
１の電極４１が形成される。
動回路用ＴＦＴ３０の側をレジストマスク５５５で覆う
とともに、このレジストマスク５５５によって、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の
ゲート電極１５、２５の形成予定領域を、後述するパタ
ーニング用マスク５５２よりも広めに覆うように形成す
る。次に、この状態で、リンイオン（第１導電型／Ｎ
型）を１×１０15ｃｍ-2のドーズ量（高濃度）で導入す
る（第２の高濃度第１導電型不純物導入工程）。その結
果、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用Ｔ
ＦＴ２０の側には、不純物濃度が約１×１０20ｃｍ-3の
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２が形成される。また、保持容量４０の側には、不
純物濃度が約１×１０20ｃｍ-3のシリコン膜からなる第
１の電極４１が形成される。
【００６７】次に、図５（ｄ）に示すように、レジスト
マスク５５５を除去した後、ＴＥＯＳ−ＣＶＤ法、１Ｃ
ＶＤ法、プラズマＣＶＤ法、熱酸化法などにより、シリ
コン膜１０ａ、２０ａ、３０ａの表面に厚さが約１５０
オングストローム〜約１０００オングストロームのシリ
コン酸化膜からなる第２のゲート絶縁膜１４２を形成す
る（第２のゲート絶縁膜形成工程）。
マスク５５５を除去した後、ＴＥＯＳ−ＣＶＤ法、１Ｃ
ＶＤ法、プラズマＣＶＤ法、熱酸化法などにより、シリ
コン膜１０ａ、２０ａ、３０ａの表面に厚さが約１５０
オングストローム〜約１０００オングストロームのシリ
コン酸化膜からなる第２のゲート絶縁膜１４２を形成す
る（第２のゲート絶縁膜形成工程）。
【００６８】次に、図６（ａ）に示すように、第２のゲ
ート絶縁膜１４２の表面に、ドープドシリコン、シリサ
イド膜やアルミニウム膜、クロム膜、タンタル膜などの
金属膜などといったゲート電極形成用導電膜１５０を形
成する。次に、ゲート電極形成用導電膜１５０の表面に
パターニング用マスク５５１を形成し、この状態でパタ
ーニングを行なって、図６（ｂ）に示すように、Ｐ型の
駆動回路用ＴＦＴ３０の側にゲート電極３５を形成する
（第１のゲート電極形成工程）。この際に、Ｎ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側で
は、ゲート電極形成用導電膜１５０がパターニング用マ
スク５５１で覆われているので、ゲート電極形成用導電
膜１５０はパターニングされることはない。
ート絶縁膜１４２の表面に、ドープドシリコン、シリサ
イド膜やアルミニウム膜、クロム膜、タンタル膜などの
金属膜などといったゲート電極形成用導電膜１５０を形
成する。次に、ゲート電極形成用導電膜１５０の表面に
パターニング用マスク５５１を形成し、この状態でパタ
ーニングを行なって、図６（ｂ）に示すように、Ｐ型の
駆動回路用ＴＦＴ３０の側にゲート電極３５を形成する
（第１のゲート電極形成工程）。この際に、Ｎ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側で
は、ゲート電極形成用導電膜１５０がパターニング用マ
スク５５１で覆われているので、ゲート電極形成用導電
膜１５０はパターニングされることはない。
【００６９】次に、Ｐ型の駆動回路用ＴＦＴ３０の側の
ゲート電極３５、およびＮ型の画素用ＴＦＴ１０および
Ｎ型の駆動回路用ＴＦＴ２０の側に残したゲート電極形
成用導電膜１５０をマスクとして、ボロンイオン（第２
導電型／Ｐ型）を約１×１０ 15ｃｍ-2ドーズ量（高濃
度）でイオン注入する（高濃度第２導電型不純物導入工
程）。その結果、不純物濃度が１×１０20ｃｍ-3の高濃
度のソース・ドレイン領域３１、３２がゲート電極３５
に対してセルフアライン的に形成される。ここで、ゲー
ト電極３５で覆われていた部分がチャネル形成領域３３
となる。
ゲート電極３５、およびＮ型の画素用ＴＦＴ１０および
Ｎ型の駆動回路用ＴＦＴ２０の側に残したゲート電極形
成用導電膜１５０をマスクとして、ボロンイオン（第２
導電型／Ｐ型）を約１×１０ 15ｃｍ-2ドーズ量（高濃
度）でイオン注入する（高濃度第２導電型不純物導入工
程）。その結果、不純物濃度が１×１０20ｃｍ-3の高濃
度のソース・ドレイン領域３１、３２がゲート電極３５
に対してセルフアライン的に形成される。ここで、ゲー
ト電極３５で覆われていた部分がチャネル形成領域３３
となる。
【００７０】次に、図６（ｃ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の側を完全に覆い、かつ、Ｎ型の画
素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側
のゲート電極形成領域とともに、保持容量４０の側を覆
うレジストマスクからなるパターニング用マスク５５４
を形成する。次に、図６（ｄ）に示すように、パターニ
ング用マスク５５４を介してゲート電極形成用導電膜１
５０をパターニングし、Ｎ型の画素用ＴＦＴ１０および
Ｎ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５、
および保持容量４０の第２の電極４２を形成する（第２
のゲート電極形成工程）。このパターニングの際には、
パターニング用マスク５５２で覆われているゲート電極
形成用導電膜１５０に横方向のエッチング（サイドエッ
チング）が起こる。このため、ゲート電極１５、２５は
パターニング用マスク５５２よりも幅方向および長さ方
向のいずれにおいても小さい。
動回路用ＴＦＴ３０の側を完全に覆い、かつ、Ｎ型の画
素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側
のゲート電極形成領域とともに、保持容量４０の側を覆
うレジストマスクからなるパターニング用マスク５５４
を形成する。次に、図６（ｄ）に示すように、パターニ
ング用マスク５５４を介してゲート電極形成用導電膜１
５０をパターニングし、Ｎ型の画素用ＴＦＴ１０および
Ｎ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５、
および保持容量４０の第２の電極４２を形成する（第２
のゲート電極形成工程）。このパターニングの際には、
パターニング用マスク５５２で覆われているゲート電極
形成用導電膜１５０に横方向のエッチング（サイドエッ
チング）が起こる。このため、ゲート電極１５、２５は
パターニング用マスク５５２よりも幅方向および長さ方
向のいずれにおいても小さい。
【００７１】この第２のゲート電極形成工程において、
ゲート電極形成用導電膜１５０に積極的にサイドエッチ
ングを進行させるという観点からすれば、第２のゲート
電極形成工程では、ウェットエッチング、あるいはプラ
ズマエッチングなどといった等方性を有するエッチング
方法が好ましい。
ゲート電極形成用導電膜１５０に積極的にサイドエッチ
ングを進行させるという観点からすれば、第２のゲート
電極形成工程では、ウェットエッチング、あるいはプラ
ズマエッチングなどといった等方性を有するエッチング
方法が好ましい。
【００７２】次に、パターニング用マスク５５４を残し
たまま、リンイオン（第１導電型／Ｎ型）を１×１０14
ｃｍ-2のドーズ量（中濃度）でイオン注入する（第１の
高濃度第１導電型不純物導入工程）。ここでは、高濃度
ソース・ドレイン領域１１１、１２１、２１１、２２１
を形成したときよりも少ない中濃度のリンイオンを導入
する。その結果、パターニング用マスク５５４に対して
セルフアライン的に不純物が導入され、中濃度ソース・
ドレイン領域１１３、１２３、２１３、２２３が形成さ
れる。なお、この工程では、中濃度に代えて高濃度のリ
ンイオンを導入してもよい。
たまま、リンイオン（第１導電型／Ｎ型）を１×１０14
ｃｍ-2のドーズ量（中濃度）でイオン注入する（第１の
高濃度第１導電型不純物導入工程）。ここでは、高濃度
ソース・ドレイン領域１１１、１２１、２１１、２２１
を形成したときよりも少ない中濃度のリンイオンを導入
する。その結果、パターニング用マスク５５４に対して
セルフアライン的に不純物が導入され、中濃度ソース・
ドレイン領域１１３、１２３、２１３、２２３が形成さ
れる。なお、この工程では、中濃度に代えて高濃度のリ
ンイオンを導入してもよい。
【００７３】ここで、シリコン膜１０ａ、２０ｂのう
ち、高濃度あるいは中濃度のリンが導入されない領域
は、ゲート電極１５、２５で覆われていた領域よりも広
い。すなわち、シリコン膜１０ａ、２０ｂのうち、ゲー
ト電極１５、２５と対向する領域の両側には中濃度ソー
ス・ドレイン領域１１３、１２３、２１３、２２３との
間にリンが導入されない領域が形成される。
ち、高濃度あるいは中濃度のリンが導入されない領域
は、ゲート電極１５、２５で覆われていた領域よりも広
い。すなわち、シリコン膜１０ａ、２０ｂのうち、ゲー
ト電極１５、２５と対向する領域の両側には中濃度ソー
ス・ドレイン領域１１３、１２３、２１３、２２３との
間にリンが導入されない領域が形成される。
【００７４】次に、図６（ｅ）に示すように、パターニ
ング用マスク５５４を除去し、この状態でリンイオンを
１×１０13ｃｍ-2のドーズ量（低濃度）でイオン注入す
る（低濃度第１導電型不純物導入工程）。その結果、シ
リコン膜１０ａ、２０ｂにはゲート電極１５、２５に対
してセルフアライン的に低濃度の不純物が導入され、低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１が形成される。なお、ゲート電極１５、２５と重な
る領域にはチャネル形成領域１３、２３が形成される。
ング用マスク５５４を除去し、この状態でリンイオンを
１×１０13ｃｍ-2のドーズ量（低濃度）でイオン注入す
る（低濃度第１導電型不純物導入工程）。その結果、シ
リコン膜１０ａ、２０ｂにはゲート電極１５、２５に対
してセルフアライン的に低濃度の不純物が導入され、低
濃度ソース・ドレイン領域１１１、１２１、２１１、２
２１が形成される。なお、ゲート電極１５、２５と重な
る領域にはチャネル形成領域１３、２３が形成される。
【００７５】次に、図６（ｆ）に示すように、ゲート電
極１５、２５、３５の表面側に下層側層間絶縁膜４０１
を形成した後、コンタクトホールを形成する。次に、ソ
ース・ドレイン電極１６、１７、２６、２７、３６を形
成する。
極１５、２５、３５の表面側に下層側層間絶縁膜４０１
を形成した後、コンタクトホールを形成する。次に、ソ
ース・ドレイン電極１６、１７、２６、２７、３６を形
成する。
【００７６】次に、図１に示すように、上層側層間絶縁
膜４０２を形成した後、コンタクトホールを形成する。
次に、画素電極８を形成する。
膜４０２を形成した後、コンタクトホールを形成する。
次に、画素電極８を形成する。
【００７７】このように、本形態でも、第１のゲート電
極形成工程では、ゲート絶縁膜１４、２４、３４の表面
に形成したゲート電極形成用導電膜１５０のうち、Ｎ型
の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０
の側にはゲート電極形成用導電膜１５０を残す一方、Ｐ
型の駆動回路用ＴＦＴ３０の側ではこのゲート電極形成
用導電膜１５０をゲート電極３５にパターニングし、こ
の状態で、高濃度第２導電型不純物導入工程において、
高濃度のボロンイオンを導入する。従って、Ｐ型の駆動
回路用ＴＦＴ３０の側には、ゲート電極３５に対してセ
ルフアライン的にソース・ドレイン領域３１、３２が形
成される。一方、Ｎ型の画素用ＴＦＴ１０およびＮ型の
駆動回路用ＴＦＴ２０の側では、第２のゲート電極形成
工程において、パターニング用マスク５５４を用いてゲ
ート電極１５、２５を形成した後、第１の高濃度第１導
電型不純物導入工程において、パターニング用マスク５
５２を残したまま中濃度のリンイオンを導入すると、パ
ターニング用マスク５５２に対してセルフアライン的に
不純物が導入され、中濃度ソース・ドレイン領域１１
３、１２３、２１３、２２３が形成される。ここで、ゲ
ート電極１５、２５を形成する際のサイドエッチングに
より、ゲート電極１５、２５と対向する部分の両側には
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２との間に高濃度のリンイオンが導入されない領域
が形成され、この領域の長さ寸法は、ゲート電極１５、
２５を形成したときに起こるサイドエッチング量と常に
等しい。それ故、パターニング用マスク５５２を除去し
た状態でゲート電極１５、２５をマスクにして低濃度の
リンイオンを導入すると、ゲート電極１５、２５に対し
てセルフアライン的に低濃度ソース・ドレイン領域１１
１、１２１、２１１、２２１が形成され、この低濃度ソ
ース・ドレイン領域１１１、１２１、２１１、２２１の
ＬＤＤ長は、ゲート電極１５、２５をパターニングした
ときに起こるサイドエッチング量と常に等しく一定であ
る。それ故、マスクの位置ずれに起因してＬＤＤ長がば
らつくことはない。
極形成工程では、ゲート絶縁膜１４、２４、３４の表面
に形成したゲート電極形成用導電膜１５０のうち、Ｎ型
の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０
の側にはゲート電極形成用導電膜１５０を残す一方、Ｐ
型の駆動回路用ＴＦＴ３０の側ではこのゲート電極形成
用導電膜１５０をゲート電極３５にパターニングし、こ
の状態で、高濃度第２導電型不純物導入工程において、
高濃度のボロンイオンを導入する。従って、Ｐ型の駆動
回路用ＴＦＴ３０の側には、ゲート電極３５に対してセ
ルフアライン的にソース・ドレイン領域３１、３２が形
成される。一方、Ｎ型の画素用ＴＦＴ１０およびＮ型の
駆動回路用ＴＦＴ２０の側では、第２のゲート電極形成
工程において、パターニング用マスク５５４を用いてゲ
ート電極１５、２５を形成した後、第１の高濃度第１導
電型不純物導入工程において、パターニング用マスク５
５２を残したまま中濃度のリンイオンを導入すると、パ
ターニング用マスク５５２に対してセルフアライン的に
不純物が導入され、中濃度ソース・ドレイン領域１１
３、１２３、２１３、２２３が形成される。ここで、ゲ
ート電極１５、２５を形成する際のサイドエッチングに
より、ゲート電極１５、２５と対向する部分の両側には
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２との間に高濃度のリンイオンが導入されない領域
が形成され、この領域の長さ寸法は、ゲート電極１５、
２５を形成したときに起こるサイドエッチング量と常に
等しい。それ故、パターニング用マスク５５２を除去し
た状態でゲート電極１５、２５をマスクにして低濃度の
リンイオンを導入すると、ゲート電極１５、２５に対し
てセルフアライン的に低濃度ソース・ドレイン領域１１
１、１２１、２１１、２２１が形成され、この低濃度ソ
ース・ドレイン領域１１１、１２１、２１１、２２１の
ＬＤＤ長は、ゲート電極１５、２５をパターニングした
ときに起こるサイドエッチング量と常に等しく一定であ
る。それ故、マスクの位置ずれに起因してＬＤＤ長がば
らつくことはない。
【００７８】また、ゲート電極１５、２５、３５を形成
する前に、第２の高濃度第１導電型不純物導入工程にお
いて不純物の導入を行うので、保持容量４０の第１の電
極４１を形成することができる。この際に、Ｎ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側で
は、ゲート電極１５、２５の形成予定領域を広めに覆う
レジストマスク５５５で不純物の導入を避けるが、この
ときのレジストマスク５５５の形成位置については多少
の位置ずれがあっても、第１の高濃度第１導電型不純物
導入工程において、パターニング用マスク５５４からは
み出す領域には中濃度のリンイオンが導入される。従っ
て、ソース・ドレイン領域１１、１２、２１、２２に不
純物が導入されない隙間が形成されることはない。
する前に、第２の高濃度第１導電型不純物導入工程にお
いて不純物の導入を行うので、保持容量４０の第１の電
極４１を形成することができる。この際に、Ｎ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側で
は、ゲート電極１５、２５の形成予定領域を広めに覆う
レジストマスク５５５で不純物の導入を避けるが、この
ときのレジストマスク５５５の形成位置については多少
の位置ずれがあっても、第１の高濃度第１導電型不純物
導入工程において、パターニング用マスク５５４からは
み出す領域には中濃度のリンイオンが導入される。従っ
て、ソース・ドレイン領域１１、１２、２１、２２に不
純物が導入されない隙間が形成されることはない。
【００７９】さらに、高濃度第２導電型不純物導入工程
では、ゲート電極形成用導電膜１５０によってＮ型の画
素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側
への不純物の導入を避け、高濃度第１導電型不純物導入
工程では、パターニング用マスク５５４によってＰ型の
駆動回路用ＴＦＴ３０への不純物の導入を避けているの
で、不純物を選択的に導入するためのマスクの形成回数
を最小限に抑えている。それ故、少ない工程数でアクテ
ィブマトリクス基板２を製造することができる。また、
パターン残によって、配線領域や保持容量４０の形成領
域に欠陥が発生するのを防止することもできる。
では、ゲート電極形成用導電膜１５０によってＮ型の画
素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側
への不純物の導入を避け、高濃度第１導電型不純物導入
工程では、パターニング用マスク５５４によってＰ型の
駆動回路用ＴＦＴ３０への不純物の導入を避けているの
で、不純物を選択的に導入するためのマスクの形成回数
を最小限に抑えている。それ故、少ない工程数でアクテ
ィブマトリクス基板２を製造することができる。また、
パターン残によって、配線領域や保持容量４０の形成領
域に欠陥が発生するのを防止することもできる。
【００８０】さらにまた、低濃度第１導電型不純物導入
工程において、低濃度のリンを導入する際には、パター
ニング用マスク５５２が完全に除去されているので、Ｐ
型の駆動回路用ＴＦＴ３０の側にも低濃度のリンが導入
されることになるが、このＰ型の駆動回路用ＴＦＴ３０
の側において低濃度のリンが導入されるのは高濃度のソ
ース・ドレイン領域３１、３２である。従って、低濃度
のリンイオンが導入されたとしても、高濃度のソース・
ドレイン領域３１、３２の不純物濃度がほとんど変化す
ることがない。それ故、低濃度第１導電型不純物導入工
程を行う際にＰ型の駆動回路用ＴＦＴ３０の側をマスク
で覆っておく必要がないので、その分、工程数を減らす
ことができる。
工程において、低濃度のリンを導入する際には、パター
ニング用マスク５５２が完全に除去されているので、Ｐ
型の駆動回路用ＴＦＴ３０の側にも低濃度のリンが導入
されることになるが、このＰ型の駆動回路用ＴＦＴ３０
の側において低濃度のリンが導入されるのは高濃度のソ
ース・ドレイン領域３１、３２である。従って、低濃度
のリンイオンが導入されたとしても、高濃度のソース・
ドレイン領域３１、３２の不純物濃度がほとんど変化す
ることがない。それ故、低濃度第１導電型不純物導入工
程を行う際にＰ型の駆動回路用ＴＦＴ３０の側をマスク
で覆っておく必要がないので、その分、工程数を減らす
ことができる。
【００８１】なお、低濃度第１導電型不純物導入工程を
省略すれば、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動
回路用ＴＦＴ２０は、オフセットゲート構造となる。ま
た、保持容量４０の第２の電極４２については第１のゲ
ート電極形成工程でパターニング形成してもよい。
省略すれば、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動
回路用ＴＦＴ２０は、オフセットゲート構造となる。ま
た、保持容量４０の第２の電極４２については第１のゲ
ート電極形成工程でパターニング形成してもよい。
【００８２】［その他の実施の形態］なお、上記形態で
は、画素用ＴＦＴをＮ型のＴＦＴで形成したが、画素用
ＴＦＴをＰ型のＴＦＴとしてもよい。
は、画素用ＴＦＴをＮ型のＴＦＴで形成したが、画素用
ＴＦＴをＰ型のＴＦＴとしてもよい。
【００８３】また、Ｎ型のＴＦＴ１０、２０およびＰ型
のＴＦＴ３０とともに、保持容量４０を同一の基板上に
形成する場合には、第１のゲート電極形成工程を行う前
に、容量素子形成用半導体領域に対してＰ型の不純物を
半導体膜に導入する不純物導入工程を行い、第１のゲー
ト電極形成工程または第２のゲート電極形成工程では、
この不純物導入工程によって導電化した容量素子形成用
半導体領域に第１のゲート絶縁膜１４を介して対向する
容量素子用の第２の電極４２を形成してもよい。
のＴＦＴ３０とともに、保持容量４０を同一の基板上に
形成する場合には、第１のゲート電極形成工程を行う前
に、容量素子形成用半導体領域に対してＰ型の不純物を
半導体膜に導入する不純物導入工程を行い、第１のゲー
ト電極形成工程または第２のゲート電極形成工程では、
この不純物導入工程によって導電化した容量素子形成用
半導体領域に第１のゲート絶縁膜１４を介して対向する
容量素子用の第２の電極４２を形成してもよい。
【００８４】さらに、Ｎ型のＴＦＴ１０、２０およびＰ
型のＴＦＴ３０とともに、保持容量４０を同一の基板上
に形成する場合には、第１のゲート絶縁膜形成工程を行
った以降、第１のゲート電極形成工程を行う前に、容量
素子形成用半導体領域に高濃度のＰ型の導電型不純物を
導入する高濃度不純物導入工程を行い、第１のゲート電
極形成工程または第２のゲート電極形成工程では、この
高濃度不純物導入工程によって導電化した容量素子形成
用半導体領域に第１のゲート絶縁膜１４を介して対向す
る容量素子用の第２の電極４２を形成してもよい。この
ように構成すると、ゲート電極を形成する前に半導体膜
に対して選択的に不純物を導入しておけるので、この半
導体領域と、第１のゲート電極形成工程または前記第２
のゲート電極形成工程で形成した容量素子用の第２の電
極４２とを用いて保持容量４０を形成できる。
型のＴＦＴ３０とともに、保持容量４０を同一の基板上
に形成する場合には、第１のゲート絶縁膜形成工程を行
った以降、第１のゲート電極形成工程を行う前に、容量
素子形成用半導体領域に高濃度のＰ型の導電型不純物を
導入する高濃度不純物導入工程を行い、第１のゲート電
極形成工程または第２のゲート電極形成工程では、この
高濃度不純物導入工程によって導電化した容量素子形成
用半導体領域に第１のゲート絶縁膜１４を介して対向す
る容量素子用の第２の電極４２を形成してもよい。この
ように構成すると、ゲート電極を形成する前に半導体膜
に対して選択的に不純物を導入しておけるので、この半
導体領域と、第１のゲート電極形成工程または前記第２
のゲート電極形成工程で形成した容量素子用の第２の電
極４２とを用いて保持容量４０を形成できる。
【００８５】さらにまた、上記形態では、第１導電型を
Ｎ型とし、第２導電型をＰ型としたが、第１導電型をＰ
型とし、第２導電型をＮ型とすれば、画素用ＴＦＴをＰ
型のＴＦＴで形成でき、かつ、Ｐ型領域を利用して容量
素子を形成することができる。
Ｎ型とし、第２導電型をＰ型としたが、第１導電型をＰ
型とし、第２導電型をＮ型とすれば、画素用ＴＦＴをＰ
型のＴＦＴで形成でき、かつ、Ｐ型領域を利用して容量
素子を形成することができる。
【００８６】［アクティブマトリクス基板の全体構成］
図７は、電気光学装置の構成を模式的に示すブロック図
である。図７に示すように、電気光学装置用のアクティ
ブマトリクス基板２上には、データ線９０および走査線
９１が形成されている。走査線９１には各画素において
画素電極に接続する画素用ＴＦＴ１０のゲートが接続
し、データ線９０には画素用ＴＦＴ１０のソースが接続
している。各画素には画素用ＴＦＴ１０を介して画像信
号が入力される液晶セル９４が存在する。データ線９０
に対しては、シフトレジスタ８４、レベルシフタ８５、
ビデオライン８７、アナログスイッチ８６を備えるデー
タ線駆動回路６０がアクティブマトリクス基板２上に形
成されている。走査線９１に対しては、シフトレジスタ
８８およびレベルシフタ８９を備える走査線駆動回路７
０がアクティブマトリクス基板２上に形成されている。
図７は、電気光学装置の構成を模式的に示すブロック図
である。図７に示すように、電気光学装置用のアクティ
ブマトリクス基板２上には、データ線９０および走査線
９１が形成されている。走査線９１には各画素において
画素電極に接続する画素用ＴＦＴ１０のゲートが接続
し、データ線９０には画素用ＴＦＴ１０のソースが接続
している。各画素には画素用ＴＦＴ１０を介して画像信
号が入力される液晶セル９４が存在する。データ線９０
に対しては、シフトレジスタ８４、レベルシフタ８５、
ビデオライン８７、アナログスイッチ８６を備えるデー
タ線駆動回路６０がアクティブマトリクス基板２上に形
成されている。走査線９１に対しては、シフトレジスタ
８８およびレベルシフタ８９を備える走査線駆動回路７
０がアクティブマトリクス基板２上に形成されている。
【００８７】このような走査線駆動回路７０およびデー
タ線駆動回路６０は、図１あるいは図４を参照して説明
したＮ型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路
用ＴＦＴ３０によって構成される。
タ線駆動回路６０は、図１あるいは図４を参照して説明
したＮ型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路
用ＴＦＴ３０によって構成される。
【００８８】各画素には、図４を参照して説明したよう
に、容量線９８（第２の電極４２）との間に保持容量４
０（容量素子）が形成される場合があり、この保持容量
４０は、液晶セル９４での電荷の保持特性を高める機能
を有している。なお、保持容量４０は前段の走査線９１
との間に形成されることもある。
に、容量線９８（第２の電極４２）との間に保持容量４
０（容量素子）が形成される場合があり、この保持容量
４０は、液晶セル９４での電荷の保持特性を高める機能
を有している。なお、保持容量４０は前段の走査線９１
との間に形成されることもある。
【００８９】［アクティブマトリクス基板の使用例］こ
のように構成したアクティブマトリクス基板２は、図８
および図９に示すようにして電気光学装置を構成する。
のように構成したアクティブマトリクス基板２は、図８
および図９に示すようにして電気光学装置を構成する。
【００９０】図８および図９はそれぞれ、電気光学装置
の平面図およびそのＨ−Ｈ′線における断面図である。
の平面図およびそのＨ−Ｈ′線における断面図である。
【００９１】これらの図において、電気光学装置１は、
前記のアクティブマトリクス基板２と、石英基板や高耐
熱ガラス基板などの透明な絶縁基板３００に対向電極７
１およびマトリクス状の遮光膜３０１が形成された対向
基板３と、これらの基板間に封入、挟持されている液晶
６とから概略構成されている。アクティブマトリクス基
板２と対向基板３とはギャップ材含有のシール材を用い
たシール層８０によって所定の間隙を介して貼り合わさ
れ、これらの基板間に液晶６が封入されている。シール
層８０には、エポキシ樹脂や各種の紫外線硬化樹脂など
を用いることができる。また、ギャップ材としては、約
２μｍ〜約１０μｍの無機あるいは有機質のファイバ若
しくは球を用いることができる。対向基板３はアクティ
ブマトリクス基板２よりも小さく、アクティブマトリク
ス基板２の周辺部分は、対向基板３の外周縁よりはみ出
た状態に貼り合わされる。従って、アクティブマトリク
ス基板２の走査線駆動回路６０およびデータ線駆動回路
７０は、対向基板３の外側に位置している。また、アク
ティブマトリクス基板２の入出力端子８１も対向基板３
の外側に位置しているので、入出力端子８１にはフレキ
シブルプリント配線基板９を配線接続することができ
る。ここで、シール層８０は部分的に途切れているの
で、この途切れ部分によって、液晶注入口８３が構成さ
れている。このため、対向基板３とアクティブマトリク
ス基板２とを貼り合わせた後、シール層８０の内側領域
を減圧状態にすれば、液晶注入口８３から液晶６を減圧
注入でき、液晶６を封入した後、液晶注入口８３を封止
剤８２で塞げばよい。なお、対向基板３には、シール層
８０の内側に表示領域を見切りするための遮光膜８８も
形成されている。
前記のアクティブマトリクス基板２と、石英基板や高耐
熱ガラス基板などの透明な絶縁基板３００に対向電極７
１およびマトリクス状の遮光膜３０１が形成された対向
基板３と、これらの基板間に封入、挟持されている液晶
６とから概略構成されている。アクティブマトリクス基
板２と対向基板３とはギャップ材含有のシール材を用い
たシール層８０によって所定の間隙を介して貼り合わさ
れ、これらの基板間に液晶６が封入されている。シール
層８０には、エポキシ樹脂や各種の紫外線硬化樹脂など
を用いることができる。また、ギャップ材としては、約
２μｍ〜約１０μｍの無機あるいは有機質のファイバ若
しくは球を用いることができる。対向基板３はアクティ
ブマトリクス基板２よりも小さく、アクティブマトリク
ス基板２の周辺部分は、対向基板３の外周縁よりはみ出
た状態に貼り合わされる。従って、アクティブマトリク
ス基板２の走査線駆動回路６０およびデータ線駆動回路
７０は、対向基板３の外側に位置している。また、アク
ティブマトリクス基板２の入出力端子８１も対向基板３
の外側に位置しているので、入出力端子８１にはフレキ
シブルプリント配線基板９を配線接続することができ
る。ここで、シール層８０は部分的に途切れているの
で、この途切れ部分によって、液晶注入口８３が構成さ
れている。このため、対向基板３とアクティブマトリク
ス基板２とを貼り合わせた後、シール層８０の内側領域
を減圧状態にすれば、液晶注入口８３から液晶６を減圧
注入でき、液晶６を封入した後、液晶注入口８３を封止
剤８２で塞げばよい。なお、対向基板３には、シール層
８０の内側に表示領域を見切りするための遮光膜８８も
形成されている。
【００９２】
【発明の効果】以上のとおり、本発明では、第１導電型
のＴＦＴのゲート電極を形成した後のパターニング用マ
スクを残したまま高濃度第１導電型不純物を導入するの
で、パターニング用マスクに対してセルフアライン的に
不純物が導入されるので、高濃度第１導電型不純物が導
入されない領域は、パターニング用マスクを除去した後
に、低濃度第１導電型不純物を導入すると、第１のＴＦ
Ｔの側では、ゲート電極に対してセルフアライン的に低
濃度ソース・ドレイン領域が形成され、この低濃度ソー
ス・ドレイン領域のＬＤＤ長は、ゲート電極をパターニ
ングしたときに起こるサイドエッチング量と常に等し
い。それ故、マスクの位置ずれに起因してＬＤＤ長がば
らつくことはない。また、不純物を選択的に導入するた
めのマスクの形成を必要最小限に止めたので、製造工程
数が少なくて済む。
のＴＦＴのゲート電極を形成した後のパターニング用マ
スクを残したまま高濃度第１導電型不純物を導入するの
で、パターニング用マスクに対してセルフアライン的に
不純物が導入されるので、高濃度第１導電型不純物が導
入されない領域は、パターニング用マスクを除去した後
に、低濃度第１導電型不純物を導入すると、第１のＴＦ
Ｔの側では、ゲート電極に対してセルフアライン的に低
濃度ソース・ドレイン領域が形成され、この低濃度ソー
ス・ドレイン領域のＬＤＤ長は、ゲート電極をパターニ
ングしたときに起こるサイドエッチング量と常に等し
い。それ故、マスクの位置ずれに起因してＬＤＤ長がば
らつくことはない。また、不純物を選択的に導入するた
めのマスクの形成を必要最小限に止めたので、製造工程
数が少なくて済む。
【図１】 本発明の実施の形態１に係るアクティブマト
リクス基板の断面図である。
リクス基板の断面図である。
【図２】 （ａ）〜（ｅ）は、図１に示すアクティブマ
トリクス基板の製造方法を示す工程断面図である。
トリクス基板の製造方法を示す工程断面図である。
【図３】 （ａ）〜（ｄ）は、図１に示すアクティブマ
トリクス基板の製造方法において、図２に示す工程に続
いて行う各工程を示す工程断面図である。
トリクス基板の製造方法において、図２に示す工程に続
いて行う各工程を示す工程断面図である。
【図４】 本発明の実施の形態２に係るアクティブマト
リクス基板の断面図である。
リクス基板の断面図である。
【図５】 （ａ）〜（ｄ）は、図４に示すアクティブマ
トリクス基板の製造方法を示す工程断面図である。
トリクス基板の製造方法を示す工程断面図である。
【図６】 （ａ）〜（ｆ）は、図４に示すアクティブマ
トリクス基板の製造方法において、図５に示す工程に続
いて行う各工程を示す工程断面図である。
トリクス基板の製造方法において、図５に示す工程に続
いて行う各工程を示す工程断面図である。
【図７】 本発明を適用した電気光学装置用のアクティ
ブマトリクス基板の構成を示すブロック図である。
ブマトリクス基板の構成を示すブロック図である。
【図８】 アクティブマトリクス基板の使用例を示す電
気光学装置の平面図である。
気光学装置の平面図である。
【図９】 図８に示す電気光学装置のＨ−Ｈ′線におけ
る断面図である。
る断面図である。
【図１０】 従来のＬＤＤ構造あるいはオフセットゲー
ト構造のＴＦＴの製造方法を示す工程断面図である。
ト構造のＴＦＴの製造方法を示す工程断面図である。
１ 電気光学装置 ２ アクティブマトリクス基板 ８ 画素電極 １０ Ｎ型の画素用ＴＦＴ １０ａ、２０ａ、３０ａ 島状のシリコン膜 １１、１２、２１、２２、３１、３２ ソース・ドレイ
ン領域 １３、２３、３３ チャネル形成領域 １４ ゲート絶縁膜 １５、２５、３５ ゲート電極 １６、１７、２６、２７、３６ ソース・ドレイン電極 ２０ Ｎ型の駆動回路用ＴＦＴ ３０ Ｐ型の駆動回路用ＴＦＴ ４０ 保持容量（容量素子） ４１ 第１の電極 ４２ 第２の電極 ４３ 誘電体膜 １１１、１２１、２１１、２２１ 低濃度ソース・ドレ
イン領域 １１３、１２３、２１３、２２３ 中濃度ソース・ドレ
イン領域 １４１ 第１のゲート絶縁膜 １４２ 第２のゲート絶縁膜 １５０ ゲート電極形成用導電膜 ２００ 絶縁基板 ２０１ 下地保護膜 ２０２ アモルファスシリコン膜 ４０１ 下層側層間絶縁膜 ４０２ 上層側層間絶縁膜 ５５１、５５２、５５４ パターニング用マスク ５５５ レジストマスク
ン領域 １３、２３、３３ チャネル形成領域 １４ ゲート絶縁膜 １５、２５、３５ ゲート電極 １６、１７、２６、２７、３６ ソース・ドレイン電極 ２０ Ｎ型の駆動回路用ＴＦＴ ３０ Ｐ型の駆動回路用ＴＦＴ ４０ 保持容量（容量素子） ４１ 第１の電極 ４２ 第２の電極 ４３ 誘電体膜 １１１、１２１、２１１、２２１ 低濃度ソース・ドレ
イン領域 １１３、１２３、２１３、２２３ 中濃度ソース・ドレ
イン領域 １４１ 第１のゲート絶縁膜 １４２ 第２のゲート絶縁膜 １５０ ゲート電極形成用導電膜 ２００ 絶縁基板 ２０１ 下地保護膜 ２０２ アモルファスシリコン膜 ４０１ 下層側層間絶縁膜 ４０２ 上層側層間絶縁膜 ５５１、５５２、５５４ パターニング用マスク ５５５ レジストマスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｖ ６２７Ｃ (72)発明者 松尾 稔 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 村井 博之 熊本県菊池郡西合志町御代志997 三菱電 機株式会社内 (72)発明者 林 正美 熊本県菊池郡西合志町御代志997 三菱電 機株式会社内 Ｆターム(参考） 2H092 GA29 JA24 JA34 JA37 JA46 JB69 KA10 KB25 MA07 MA12 MA18 MA27 MA41 NA25 NA27 PA01 PA06 5F110 AA06 AA08 AA13 BB02 BB04 CC02 DD02 DD03 DD13 EE03 EE04 EE05 EE09 FF02 FF23 FF29 FF30 GG02 GG13 GG32 GG34 GG45 GG52 HJ01 HJ04 HJ23 HM14 HM15 NN03 NN72 PP02 PP03 QQ11
Claims (12)
- 【請求項１】 基板上に第１導電型の薄膜トランジスタ
と第２導電型の薄膜トランジスタとを形成する半導体装
置の製造方法において、 前記薄膜トランジスタを構成する半導体膜の表面に第１
のゲート絶縁膜を形成する第１のゲート絶縁膜形成工程
と、 前記第１のゲート絶縁膜の表面にゲート電極形成用導電
膜を形成した後、前記第１導電型の薄膜トランジスタの
側に当該ゲート電極形成用導電膜を残す一方、前記第２
導電型の薄膜トランジスタ側には当該ゲート電極形成用
導電膜をパターニングして前記第２導電型の薄膜トラン
ジスタのゲート電極を形成する第１のゲート電極形成工
程と、 前記ゲート電極形成用導電膜および前記第２導電型の薄
膜トランジスタのゲート電極をマスクにして前記半導体
膜に高濃度第２導電型不純物を導入する高濃度第２導電
型不純物導入工程と、 前記第１導電型の薄膜トランジスタの側に残した前記ゲ
ート電極形成用導電膜の表面に該ゲート電極形成用導電
膜のパターニング用マスクを形成するとともに、該パタ
ーニング用マスクで前記第２の薄膜トランジスタの側を
覆った状態で前記ゲート電極形成用導電膜をパターニン
グして前記第１導電型の薄膜トランジスタのゲート電極
を形成する第２のゲート電極形成工程と、 前記パターニング用マスクを残したまま高濃度第１導電
型不純物を導入する第１の高濃度第１導電型不純物導入
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１において、前記第１導電型の薄
膜トランジスタはＮ型の薄膜トランジスタであり、前記
第２導電型の薄膜トランジスタはＰ型の薄膜トランジス
タであることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２において、前記第１の
高濃度第１導電型不純物導入工程を行った以降、前記パ
ターニング用マスクを除去し、しかる後に、前記第１導
電型の薄膜トランジスタのゲート電極をマスクにして前
記半導体膜に低濃度第１導電型不純物を導入する低濃度
第１導電型不純物導入工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、
前記第２のゲート電極形成工程では、前記パターニング
用マスクとして前記第１のゲート電極形成工程によって
形成した前記ゲート電極よりも広いマスクを形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１ないし３のいずれかにおいて、
前記第１のゲート電極形成工程を行う前に、容量素子形
成用半導体領域に対して第１または第２の導電型不純物
を半導体膜に導入する不純物導入工程を行い、 前記第１のゲート電極形成工程または前記第２のゲート
電極形成工程では、前記不純物導入工程によって導電化
した容量素子形成用半導体領域に前記第１のゲート絶縁
膜を介して対向する容量素子用の電極を形成することを
特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１ないし３のいずれかにおいて、
前記第１のゲート絶縁膜形成工程を行った以降、前記第
１のゲート電極形成工程を行う前に、容量素子形成用半
導体領域に高濃度の第１または第２の導電型不純物を導
入する高濃度不純物導入工程を行い、 前記第１のゲート電極形成工程または前記第２のゲート
電極形成工程では、前記高濃度不純物導入工程によって
導電化した容量素子形成用半導体領域に前記第１のゲー
ト絶縁膜を介して対向する容量素子用の電極を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１ないし３のいずれかにおいて、
前記第１のゲート絶縁膜形成工程を行った以降、前記第
１のゲート電極形成工程を行う前に、前記第２導電型の
薄膜トランジスタの側をマスクで覆うとともに、該マス
クによって少なくとも前記第１の薄膜トランジスタのゲ
ート電極の形成予定領域を前記パターニング用マスクよ
りも広めに覆った状態で高濃度の第１の導電型不純物を
導入する第２の高濃度第１導電型不純物導入工程を行
い、 前記第１のゲート電極形成工程または前記第２のゲート
電極形成工程では、前記第２の高濃度第１導電型不純物
導入工程によって導電化した容量素子形成用半導体領域
に前記第１のゲート絶縁膜を介して対向する容量素子用
の電極を形成することを特徴とする半導体装置の製造方
法。 - 【請求項８】 請求項７において、前記第１の高濃度第
１導電型不純物導入工程では、前記第２の高濃度第１導
電型不純物導入工程よりもドーズ量が少なくて前記低濃
度第１導電型不純物導入工程よりもドーズ量が多い中濃
度の第１導電型不純物を導入することを特徴とする半導
体装置の製造方法。 - 【請求項９】 請求項８において、前記第２の高濃度第
１導電型不純物導入工程では約１×１０15ｃｍ-2の以上
のドーズ量で第１導電型不純物を前記半導体膜に導入
し、前記低濃度第１導電型不純物導入工程では約１×１
０13ｃｍ-2以下のドーズ量で第１導電型不純物を前記半
導体膜に導入し、前記第１の高濃度第１導電型不純物導
入工程では約１×１０13ｃｍ-2から約１×１０15ｃｍ-2
までのドーズ量で第１導電型不純物を前記半導体膜に導
入することを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項６ないし９のいずれかにおい
て、前記第２の高濃度第１導電型不純物導入工程を行っ
た以降、前記第１のゲート電極形成工程を行う前に、前
記第１のゲート絶縁膜の表面に第２のゲート絶縁膜を形
成する第２のゲート絶縁膜形成工程を行うことを特徴と
する半導体装置の製造方法。 - 【請求項１１】 請求項１ないし１０のいずれかに規定
する半導体装置の製造方法を用いて、前記第１導電型の
薄膜トランジスタからなる画素スイッチング用薄膜トラ
ンジスタおよび駆動回路用薄膜トランジスタと、前記第
２導電型の薄膜トランジスタからなる駆動回路用薄膜ト
ランジスタとを同一基板上に形成することを特徴とする
アクティブマトリクス基板の製造方法。 - 【請求項１２】 請求項１１に規定する製造方法で製造
したアクティブマトリクス基板と対向基板との間に電気
光学物質を挟持することを特徴とする電気光学装置。
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