KR100537762B1 - 반도체 장치의 제조 방법, 액티브 매트릭스 기판의 제조방법 및 전기 광학 장치 - Google Patents

반도체 장치의 제조 방법, 액티브 매트릭스 기판의 제조방법 및 전기 광학 장치 Download PDF

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Abstract

서로 다른 도전형의 TFT를 동일 기판 위에 형성함에 있어서, 적은 단계수로 TFT의 LDD 길이 또는 오프셋 길이의 변동을 억제시킬 수 있는 반도체 장치 및 액티브 매트릭스 기판의 제조 방법, 및 전기 광학 장치를 제공한다.
액티브 매트릭스 기판의 제조 방법에 있어서, 게이트 전극(15, 25)을 형성할 때 사용한 패터닝용 마스크(554)를 잔류시켜, 중농도의 인 이온을 도입하면, 패터닝용 마스크(554)에 의하여 셀프얼라인적으로 불순물이 도입된다. 다음, 패터닝용 마스크(554)를 제거한 상태에서 게이트 전극(15, 25)을 마스크로 하여 저농도의 인 이온을 도입하면, 게이트 전극(15, 25)에 의하여 셀프얼라인적으로 저농도 소스·드레인 영역(111, 121, 211, 221)이 형성되고, 그 LDD 길이는, 게이트 전극(15, 25)을 패터닝한 때에 발생한 사이드 에칭량과 항상 동일하여 일정하다.

Description

반도체 장치의 제조 방법, 액티브 매트릭스 기판의 제조 방법 및 전기 광학 장치 {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING ACTIVE MATRIX SUBSTRATE, AND ELECTROOPTIC DEVICE}
본 발명은 박막 트랜지스터(이하, TFT라 한다.)를 구비하는 반도체 장치의 제조 방법, 액티브 매트릭스 기판의 제조 방법, 및 그 액티브 매트릭스 기판을 사용한 전기 광학 장치에 관한 것이다. 좀더 상세하게는, LDD 구조 또는 오프셋 게이트 구조의 TFT를 형성하기 위한 기술에 관한 것이다.
각종의 반도체 장치의 중에, 액정 표시 장치 등으로 불리는 전기 광학 장치의 구동 회로 내장형의 액티브 매트릭스 기판, 또는 전류 구동 제어형 표시 장치용의 액티브 매트릭스 기판 등에는, 화소 스위칭 소자, 또는 구동 회로를 구성하는 스위칭 소자로서 TFT가 사용되고 있다. 또, 액티브 매트릭스 기판에 있어서 TFT의 내전압의 향상 또는 오프 누설 전류의 저감을 도모함에는, TFT를 오프셋 구조 또는 LDD 구조로 하는 기술이 많이 사용되고 있다.
그 LDD 구조의 TFT 또는 오프셋 구조의 TFT는, 종래, 이하의 방법으로 제조된다.
먼저, 도 10a에 나타낸 기판(11)의 위에, 도 10b에 나타낸 것처럼, 하지 보호막(도시하지 않음), 실리콘막(1012)(반도체막)을 순차, 형성한 후, 도 10(C)에 나타낸 것처럼, 실리콘막(1012)을 패터닝하여, 섬 모양의 실리콘막(1012)으로 만든다. 다음, 도 10d에 나타낸 것처럼, 실리콘막(1012)의 표면에 게이트 절연막(1012)을 형성한 후, 그 표면에 도전막을 형성하고, 그것을 패터닝하여 게이트 전극(1014)을 형성한다.
다음, LDD 구조의 N형(제1 도전형)의 TFT를 제조하는 경우에는, 도 10(E)에 나타낸 것처럼, 게이트 전극(1014)을 마스크로 하여 인 이온 등의 저농도 N형(저농도 제1 도전형)의 불순물을 실리콘막(1012)에 도입한다. 그 결과, 실리콘막(1012)에는 게이트 전극(1014)에 대하여 셀프얼라인적으로 저농도 N형 영역(1151)이 형성된다. 불순물이 도입되지 않은 부분은 채널 형성 영역(1017)으로 된다.
다음, 도 10f에 나타낸 것처럼, 게이트 전극(1014)을 약간 넓게 덮는 레지스터 마스크(1055)를 형성한 후, 도 10g에 나타낸 것처럼, 인 이온 등의 고농도 N형( 고농도 제1 도전형)의 불순물을 실리콘막(1012)에 도입한다. 그 결과, 저농도 N형 영역(1151)의 일부는 고농도 N형 영역(1152)으로 된다.
다음, 도 10h에 나타낸 것처럼, 게이트 전극(1014)의 표면측에 층간절연막(1018)을 형성한 후, 층간 절연막(1018)에 콘택홀을 형성하고, 그런 후에, 층간절연막(1018)의 콘택홀을 통하여 고농도 N형 영역(1152)에 전기적으로 접속하는 소스 전극(1051) 및 드레인 전극(1052)을 형성한다.
이처럼 구성한 TFT(1010)는, 소스·드레인 영역(1015) 가운데, 소스 전극(1051) 및 드레인 전극(1052)이 전기적으로 접속하는 부분이 고농도 N형 영역(1152)으로, 게이트 전극(1015)의 단부에 게이트 절연막(1013)을 사이에 두고 대치하는 부분이 저농도 영역(1151)인 LDD 구조를 가지는 것으로 된다.
한편, 도 10e에 나타낸 저농도 N형 불순물의 도입 단계를 생략하면, TFT(1010)는, 저농도 N형 영역(1151)에 상당하는 부분이 채널 형성 영역과 불순물 농도가 동일한 오프셋 게이트 구조를 가지는 것으로 된다.
그럼에도 불구하고, 종래의 LDD 구조 또는 오프셋 게이트 구조의 TFT(1010)의 제조 방법에서는, 레지스터 마스크(1055)의 단부와 게이트 전극(1014)의 단부와의 거리가 LDD 길이나 오프셋 길이를 규정하기 때문에, 레지스터 마스크(1055)의 형성 위치가 게이트 전극(1014)에 대하여 약간만 어긋나도, 이 어긋난 그 자체로 LDD 길이 또는 오프셋 길이의 변동을 초래하는 문제점이 있다.
따라서, 어떻게 하면 LDD 길이나 오프셋 길이를 변동시키지 않고 TFT를 제조할 수 있을까에 대하여 여러 연구가 진행되고 있다. 그럼에도 불구하고, 동일 기판 위에는, 일반적으로, 앞서 기술한 N형의 TFT(1010)과 함께 P형의 TFT도 형성하는 것이 많다. 그런데 도전형이 서로 다른 TFT를 형성해 가는 것 차체로, 상당히 많은 단계수를 필요로 하기 때문에, LDD 길이나 오프셋 길이의 변동을 억제하는 것이 목적이더라도 제조 단계를 그 이상 복잡하게 만드는 것은 바람직하지 않다.
또, 동일의 기판 위에는 TFT에 더하여 용량 소자를 형성하는 것도 있다. 그 용량 소자는, 일반적으로, TFT의 소스·드레인 영역과 동시에 형성시킨 반도체 영역을 일방의 전극으로 하고, TFT의 게이트 전극과 동시에 타방의 전극을 형성한다. 이를 위하여는, 게이트 전극을 형성하기 전에, 그 하층측에 위치하는 반도체막에 불순물을 도입하여 놓지 않으면 안 된다는 제약이 있기 때문에, 이와 같은 제약이 있는 가운데 제조 단계를 복잡화하지 않으면서, LDD 길이나 오프셋 길이의 변동을 억제하는 데는 상당한 어려움이 있다.
따라서, 도전형이 서로 다른 TFT가 동일 기판 위에 형성된 반도체 장치의 제조 방법, 또는 그러한 TFT와 함께 용량 소자가 동일 기판 위에 형성된 반도체 장치의 제조 방법에 있어서, TFT의 LDD 길이나 오프셋 길이의 변동을 십분으로 억제하는 것은 가능하지 않다고 보는 것이 현상황이다.
여기서, 본 발명의 과제는 도전형이 다른 TFT를 동일 기판 위에 형성함에 있어서, 적은 단계수로 TFT의 LDD 길이 또는 오프셋 길이의 변동을 억제할 수 있고, 또한 배선 영역 등에 있어서 패턴에 남는 흠결을 감소시킬 수 있는 반도체 장치의 제조 방법, 액티브 매트릭스 기판의 제조 방법, 그리고 그 액티브 매트릭스 기판을 사용한 전기 광학 장치를 제공하는 것에 있다.
또, 본 발명의 다른 과제는 배선 영역이나 용량 소자의 형성 영역 등에 있어서 패턴에 남는 흠결을 감소시킬 수 있는 반도체 장치의 제조 방법, 액티브 매트릭스 기판의 제조 방법, 그리고 그 액티브 매트릭스 기판을 사용한 전기 광학 장치를 제공하는 것에 있다.
본 발명의 또 다른 과제는 TFT의 LDD 길이 또는 오프셋 길이의 변동을 억제하면서, 도전형이 서로 다른 TFT 및 용량 소자를 적은 단계수로 제조할 수 있는 반도체 장치의 제조 방법, 액티브 매트릭스 기판의 제조 방법, 그리고 그 액티브 매트릭스 기판을 사용한 전기 광학 장치를 제공하는 것에 있다.
이러한 과제를 해결하기 위하여, 본 발명에서는, 기판 위에 형성한 반도체막으로, LDD 구조 또는 오프셋 구조의 제1 도전형의 TFT와, 셀프얼라인 구조의 제2 도전형의 TFT를 형성하는 반도체 장치의 제조 방법에 있어서, 반도체막의 표면에 제1의 게이트 절연막을 형성하는 제1의 게이트 절연막 형성 단계, 제1의 게이트 절연막의 표면에 게이트 전극 형성용 도전막을 형성한 후, 제1 도전형의 TFT의 측에 당해 게이트 전극 형성용 도전막을 남기는 한편, 제2 도전형의 TFT 측에는 당해 게이트 전극 형성용 도전막을 패터닝하여 제2 도전형의 TFT의 게이트 전극을 형성하는 제1의 게이트 전극 형성 단계, 게이트 전극 형성용 도전막 및 제2 도전형의 TFT의 게이트 전극을 마스크로 하여 반도체막에 고농도 제2 도전형 불순물을 도입하는 고농도 제2 도전형 불순물 도입 단계, 제1 도전형의 TFT의 측에 남긴 게이트 전극 형성용 도전막의 표면에 해당 게이트 전극 형성용 도전막의 패터닝용 마스크를 형성함과 함께, 해당 패터닝용 마스크로 제2의 TFT의 측을 덮은 상태에서 게이트 전극 형성용 도전막을 패터닝하여 제1 도전형의 TFT의 게이트 전극을 형성하는 제2의 게이트 전극 형성 단계, 그리고 패터닝용 마스크를 남긴 상태로 고농도 제1 도전형 불순물을 도입하는 제1의 고농도 제1 도전형 불순물 도입 단계를 포함하는 것을 특징으로 한다.
본 발명은, 오프셋 게이트 구조의 TFT를 제조하기 위한 방법으로, 제1의 게이트 절연막 형성 단계로 반도체막의 표면에 제1의 게이트 절연막을 형성한 후, 제1의 게이트 전극 형성 단계에서는, 제1의 게이트 절연막의 표면에 형성한 게이트 전극 형성용 도전막 중, 제1 도전형의 TFT의 측에는 게이트 전극 형성용 도전막을 남기는 한편, 제2 도전형의 TFT의 측에는 이 게이트 전극 형성용 도전막을 게이트 전극으로 패터닝한다. 따라서, 고농도 제2 도전형 불순물 도입 단계에서, 고농도 제2 도전형 불순물을 도입하면, 제2 도전형의 TFT의 측에는, 게이트 전극에 대하여 셀프얼라인적으로 소스·드레인 영역이 형성된다. 다음, 제2의 게이트 전극 형성 단계에서, 제1 도전형의 TFT의 측에 남긴 게이트 전극 형성용 도전막의 표면에 패터닝용 마스크를 형성하여 제1 도전형의 TFT의 게이트 전극을 형성한다. 이 에칭에서는, 사이드 에칭이 일어나기 때문에, 게이트 전극은 패터닝용 마스크보다도 폭 방향 및 길이 방향의 어느 경우에 있어서나 작다. 따라서, 제1의 고농도 제1 도전형 불순물 도입 단계에서, 패터닝용 마스크에 대하여 셀프얼라인적으로 불순물이 도입되고, 소스·드레인 영역이 형성된다. 여기에, 반도체막 내에, 고농도 제1 도전형 불순물이 도입되지 않은 영역은, 게이트 전극으로 덮여 있는 영역보다도 넓다. 즉, 반도체막의 내에, 게이트 전극으로 덮여 있는 부분은 그 자체로 채널 형성 영역으로 되고, 그 양측에는 소스·드레인 영역과의 사이에 고농도 제1 도전형 불순물이 도입되어 있지 않은 영역(오프셋 영역)이 형성된다. 여기서, 이 오프셋 영역의 길이는 게이트 전극을 형성한 때에 일어나는 사이드 에칭량과 항상 동일하다. 따라서, 마스크의 위치 어긋남에 기인하여 오프셋 길이가 변동되는 일은 없다. 또, 고농도 제2 도전형 불순물 도입 단게에서는, 게이트 전극 형성용 도전막에 의하여 제1 도전형의 TFT에의 불순물의 도입을 막고, 고농도 제1 도전형 불순물 도입 단계에서는, 패터닝용 마스크에 의하여 제2 도전형의 TFT에의 불순물의 도입을 막는 등, 불순물을 선택적으로 도입하기 위한 마스크의 형성 회수를 최소한으로 억제하고 있기 때문에, 적은 단계수로 반도체 장치를 제조할 수 있다. 또, 패턴 잔류에 의하여 배선 영역이나 용량 소자의 형성 영역에 흠결이 발생하는 것을 방지할 수도 있다.
본 발명에 있어서, 제1 도전형은 N형이고, 제2 도전형은 P형이다. 즉, 제1 도전형이 P형이고, 제2 도전형이 N형이어도 좋으나, N형의 TFT 측이 오프-누설 전류가 현저한 경향이 있기 때문에, N형의 TFT에 있어서는 LDD 구조 또는 오프셋 구조로 하고, P형의 TFT에 있어서는 셀프얼라인 구조로 하는 것이 바람직하다.
본 발명에 있어서, 제1 도전형의 TFT를 LDD 구조로 하는 경우에는, 제1의 고농도 제1 도전형 불순물 도입 단계 이후, 패터닝용 마스크를 제거하고, 그런 후에, 제1의 도전형의 TFT의 게이트 전극을 마스크로 하여 반도체막에 저농도의 제1 도전형 불순물을 도입하는 저농도 제1 도전형 불순물 도입 단계를 행하는 것이 바람직하다. 이처럼 하면, 제1의 TFT의 측에는 게이트 전극에 대하여 셀프얼라인적으로 저농도 소스·드레인 영역이 형성되고, 이 저농도 소스·드레인 영역의 LDD 길이는, 게이트 전극을 패터닝한 때에 일어나는 사이드 에칭량과 항상 같게 된다. 따라서, 마스크의 위치 어긋남에 기인하여 LDD 길이가 변동하는 일은 없다. 또 저농도 제1 도전형 불순물 도입 단계에서, 저농도 제1 도전형 불순물을 도입하는 중에는, 제1의 TFT의 게이트 전극을 패터닝하는 것에 사용한 패터닝용 마스크가 제거되기 때문에, 제2의 TFT의 측에도 저농도 제1 도전형 불순물이 도입되게 되지만, 이 제2의 TFT측에 있어서 저농도 제1 도전형 불순물이 도입되는 곳은 고농도 제2 도전형 불순물이 도입되어 있는 영역이다. 따라서, 저농도 제1 도전형 불순물이 도입되더라도, 고농도 제2 도전형 불순물이 도입되어 있는 영역에는 불순물 농도가 거의 변화하지 않는다. 그러므로, 저농도 제1 도전형 불순물 도입 단계를 행하는 중에 제2의 TFT 측을 마스크로 덮어놓을 필요가 없기 때문에 그 만큼 단계수를 감소시킬 수 있다.
본 발명에 있어서, 제2의 게이트 전극 형성 단계에서는, 예를 들면, 패터닝용 마스크로서 제1의 게이트 전극 형성 단계에 의하여 형성된 게이트 전극보다도 넓은 마스크를 형성한다.
본 발명에 있어서, 제1 도전형의 TFT 및 제2 도전형의 TFT와 함께, 용량 소자를 동일 기판 위에 형성하는 경우에는, 제1의 게이트 전극 형성 단계를 행하기 전에, 용량 소자 형성용 반도체 영역에 대하여 제1 또는 제2의 도전형 불순물을 반도체막에 도입하는 불순물 도입 단계를 행하고, 제1의 게이트 전극 형성 단계 또는 제2의 게이트 전극 형성 단계에서는, 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역과 제1의 게이트 절연막을 사이에 두고 대향하는 용량 소자용 전극을 형성하여도 좋다. 이처럼 하면, 불순물 도입 단계에서, 게이트 전극을 형성하기 전에 반도체막에 대하여 선택적으로 불순물을 도입해 놓기 때문에, 용량 소자를 형성할 수 있다.
또, 제1 도전형의 TFT 및 제2 도전형의 TFT와 함께, 용량 소자를 동일 기판 위에 형성하는 경우에는, 제1의 게이트 절연막 형성 단계를 행한 이후, 제1의 게이트 전극 형성 단계를 행하기 전에, 용량 소자 형성용 반도체 영역에 고농도의 제1 또는 제2의 도전형 불순물을 도입하는 고농도 불순물 도입 단계를 행하고, 제1의 게이트 전극 형성 단계 또는 제2의 게이트 전극 형성 단계에서는, 고농도 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역에 제1의 게이트 절연막을 사이에 두고 대향하는 용량 소자용의 전극을 형성하는 것이 좋다. 이처럼 하면, 고농도 불순물 도입 단계에서, 게이트 전극을 형성하기 전에 반도체막에 대하여 선택적으로 불순물을 도입하여 놓기 때문에, 용량 소자를 형성할 수 있다.
더하여, 제1 도전형의 TFT 및 제2 도전형의 TFT와 함께, 용량 소자를 동일한 기판 위에 형성하는 경우에는, 제1의 게이트 절연막 형성 단계를 행한 이후, 제1의 게이트 전극 형성 단계를 행하기 전에, 제2 도전형의 TFT의 측을 마스크로 덮음과 함께, 해당 마스크에 의하여 적어도 제1의 TFT의 게이트 전극의 형성 예정 영역을 패터닝용 마스크보다도 넓게 덮은 상태에서 고농도의 제1의 도전형 불순물을 도입하는 제2의 고농도 제1 도전형 불순물 도입 단계를 행하고, 제1의 게이트 전극 형성 단계 또는 제2의 게이트 전극 형성 단계에서는, 제2의 고농도 제1 도전형 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역에 제1의 게이트 절연막을 사이에 두고 대향하는 용량 소자용의 전극을 형성하는 것이 좋다. 이처럼 하면, 제2 고농도 제1 도전형 불순물 도입 단계에서, 게이트 전극을 형성하기 전에 반도체막에 대하여 선택적으로 불순물을 도입하여 놓기 때문에, 용량 소자를 형성할 수 있다. 이 경우에는, 제1의 TFT의 측에 고농도 제1 도전형 불순물이 도입되더라도, 적어도 제1 도전형의 TFT의 게이트 전극의 형성 예정 영역을 넓게 덮어놓기 때문에, 제1 도전형 TFT의 형성이 끝난 시점에, 이 제1 도전형의 TFT의 오프셋 길이 또는 LDD 길이는, 어디까지나 게이트 전극을 형성하는 때에 일어나는 사이드 에칭량과 항상 동일하다. 그러므로, 마스크의 위치 어긋남에 기인하여 오프셋 길이나 LDD 길이가 변동하지는 않는다. 또, 제2의 고농도 제1 도전형 불순물 도입 단계에서 불순물을 도입하는 중에 제1 도전형의 TFT의 측에는 게이트 전극의 형성 예정 영역을 넓게 덮는 마스크로 불순물의 도입을 막지만, 이 때의 마스크의 형성 위치에 대하여는 다소의 위치 변동이 있더라도, 제1의 고농도 제1 도전형 불순물 도입 단계에서, 패터닝용 마스크로부터 돌출하는 영역에는 고농도의 제1 도전형의 불순물이 도입된다. 따라서, 소스·드레인 영역에 불순물이 도입되지 않는 간극이 형성되지는 않는다.
본 발명에 있어서, 제1의 고농도 제1 도전형 불순물 도입 단계에서는, 제2의 고농도 제1 도전형 불순물 도입 단계보다도 도스량이 적고 저농도 제1 도전형 불순물 도입 단계보다도 도스량이 많은 중농도의 제1 도전형 불순물을 도입하는 것이 좋다.
예를 들어, 제2의 고농도 제1 도전형 불순물 도입 단계에서는 약 1×1015㎝-2 이상의 도스량으로 제1 도전형 불순물을 반도체막에 도입하고, 저농도 제1 도전형 불순물 도입 단계에서는 약 1×1013㎝-2 이하의 도스량으로 제1 도전형 불순물을 반도체막에 도입하고, 제1의 고농도 제1 도전형 불순물 도입 단계에서는 약 1×1013㎝-2부터 약 1×1015㎝-2까지의 도스량으로 제1 도전형 불순물을 반도체막에 도입하는 것이 좋다.
본 발명에 있어서, 제2의 고농도 제1 도전형 불순물 도입 단계를 행한 이후, 제1의 게이트 전극 형성 단계를 행하기 전에, 제1의 게이트 절연막의 표면에 제2의 게이트 절연막을 형성하는 제2의 게이트 절연막 형성 단계를 행하는 것이 좋다.
본 발명에 관한 반도체 장치의 제조 방법은, 예를 들어 구동 회로 내장형의 액티브 매트릭스 기판의 제조에 적용할 수 있다. 이 경우, 제1 도전형의 TFT로 이루어진 화소 스위칭용 TFT 및 구동 회로용 TFT와, 제2 도전형의 TFT로 이루어진 구동 회로용 TFT를 동일 기판 위에 형성해도 좋다.
이와 같은 액티브 매트릭스 기판은, 대향 기판과의 사이에 전기 광학 물질을 협지시키는 것에 의하여, 전기 광학 장치를 제조하는 것에 사용할 수 있다.
도면을 참고로 하여, 본 발명의 실시예를 설명한다. 이하의 설명에서는, 제1 도전형을 N형으로 하고, 제2 도전형을 P형으로 한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 관한 반도체 장치의 단면도이다. 도 2 및 도 3은 이 반도체 장치를 제조하는 단계의 단면도이다. 여기에 나타낸 반도체 장치는 후술하는 전기 광학 장치(전기 광학 장치)에 사용하는 구동 회로 내장형의 액티브 매트릭스 기판이다. 따라서, 도 1에는 도면을 향할 때 우측에서 좌측으로 가면서, LDD 구조를 가지는 N형의 화소 스위칭용 TFT, LDD 구조를 가지는 N형의 구동 회로용 TFT, 그리고 셀프얼라인 구조를 가지는 P형의 구동 회로용 TFT를 나타내고 있다.
도 1에 있어서, 액티브 매트릭스 기판(2)에 형성되어 있는 N형의 화소용 TFT(10), N형의 구동 회로용 TFT(20), 그리고 P형의 구동 회로용 TFT(30)는, 어느 것이나, 소스·드레인 영역(11, 12, 21, 22, 31, 32)의 사이에 채널을 형성하기 위한 채널 형성 영역(13, 23, 33)을 가지고 있다. 이러한 채널 형성 영역(13, 23, 33)은, 저농도의 보론 이온에 의하여 채널 도핑되어 있는 경우에는, 불순물 농도가 약 1×1017㎝-3의 저농도 P형 영역 등으로 이루어진다. 이와 같이 채널 도핑을 행하면, N형의 구동 회로용 TFT(20) 및 P형의 구동 회로용 TFT(30)의 문턱 전압을 소정의 값으로 설정할 수 있다. 일반적으로, 정공의 이동도는 전자의 이동도에 비하여 작기 때문에, P형의 구동 회로용 TFT의 온(on) 전류는 N형의 구동 회로용 TFT의 온 전류에 비하여 현저하게 작은 경향이 있지만, 이러한 문제점은, 채널 도핑에 의하여 문턱 전압을 조정하는 것에 의하여, 쉽게 해소할 수 있다. 그러므로, 본 예의 액티브 매트릭스 기판(2)에서는, 상보형 트랜지스터 회로를 구성하는 N형의 구동 회로용 TFT(20)와 P형의 구동 회로용 TFT(30) 사이에 걸리는 온 전류의 밸런스가 좋다.
N형의 화소용 TFT(10), N형의 구동 회로용 TFT(20), 및 P형의 구동 회로용 TFT(30)는, 채널 형성 영역(13, 23, 33)의 표면측에 대하여, 게이트 절연막(14)(두께가 약 300Å에서 2,000Å, 바람직하게는 약 1,000Å의 실리콘 산화막)을 사이에 두고 대치하는 게이트 전극(15, 25, 35)을 가진다.
여기서, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 소스·드레인 영역은 LDD 구조로 구성되어 있다. 따라서, 소스·드레인 영역(11, 12, 21, 22)은, 게이트 전극(15, 25)의 단부에 대하여 게이트 절연막(14)을 사이에 두고 대치하는 부분에 불순물 농도가 약 1×1018㎝-3의 저농도 소스·드레인 영역(111, 121, 211, 221)을 가지고 있다. 따라서, 이러한 TFT에서는 드레인 단에 걸리는 전계 강도가 완화된 상태에 있기 때문에, 오프 누설(off leakage) 전류가 현저히 작다. 또, LDD 구조의 TFT는 셀프얼라인 구조의 TFT와 비교하여, 소스·드레인 사이의 내전압이 높기 때문에, 채널 길이를 짧게 하는 것이 가능하다.
이것에 대하여, P형의 구동 회로용 TFT(30)의 소스·드레인 영역(31, 32)은, 게이트 전극(35)에 대하여 셀프얼라인적으로 구성되어 있다. 그럼에도 불구하고, P형의 TFT는, N형의 TFT와 비교하여 오프 누설 전류가 작은 경향이 있기 때문에, LDD 구조로 하지 않더라도 오프 누설 전류나 내전압 등의 문제가 적기 때문에, 본 발명에서는, P형의 구동 회로용 TFT(30)에 대하여는 셀프얼라인 구조로 하여 온 전류를 확보함으로써, 상보형 트랜지스터 회로를 구성하는 N형의 구동 회로용 TFT(20)와 P형의 구동 회로용 TFT(30)와의 사이에 걸리는 온 전류의 밸런스를 향상시키고 있다.
또, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 소스·드레인 영역(11, 12, 21, 22) 중에서 저농도 소스·드레인 영역(111, 121, 211, 221)을 제외한 영역은, 불순물 농도가 약 1×1020㎝-3의 고농도 소스·드레인 영역(112, 122, 212, 222)이다. 또, P형의 구동 회로용 TFT(30)에서는, 소스·드레인 영역(31, 32) 전체가 불순물 농도가 약 1×1020㎝-3인 고농도 영역이다. 이러한 고농도 영역에 대해서, 주사선, 데이터선이나 화소 전극 등의 소스·드레인 전극(16, 17, 26, 27, 36)이 각각, 하층측 층간 절연막(401) 및 상층측 층간 절연막(402)의 콘택홀을 통하여 전기적으로 접속되어 있다.
이와 같은 구조의 액티브 매트릭스 기판(2)은, 예를 들면, 이하의 방법에 의하여 제조할 수 있다. 더욱이, 이하의 설명에 있어서, 불순물 농도는 어느 것이나, 활성화 어닐링(annealing) 후의 불순물 농도로 표시되어 있다.
우선, 도 2a에 나타낸 바와 같이, 석영 기판이나 글라스(glass) 기판 등의 절연 기판(200)의 표면에, 실리콘 산화막으로 이루어진 하지 보호막(201)을 형성한다. 다음, LPCVD법, 플라스마 CVD법 등을 이용하여 비정질(amorphous) 실리콘막(202)을 형성한 후, 레이저 어닐법 또는 급속 가열법에 의하여 결정립을 성장시켜 폴리실리콘막으로 만든다.
다음, 도 2b에 나타낸 바와 같이, 폴리실리콘막을 포토리소그래피(photolithography)법에 의하여 패터닝하여, 화소용 TFT(10), N형의 구동 회로용 TFT(20), 및 P형의 구동 회로용 TFT(30)의 각 형성 영역에 섬 모양의 실리콘막(10a, 20a, 30a)을 남긴다.
다음, TEOS-CVD범, LPCVD법, 플라스마 CVD번, 열산화법 등에 의하여, 실리콘막(10a, 20a, 30a)의 표면에 두께가 약 300Å에서 약 2,000Å의 실리콘 산화막으로 이루어진 게이트 절연막(14)을 형성한다(제1의 게이트 절연막 형성 단계). 여기서, 열산화법을 이용하여 게이트 절연막(14)을 형성하는 도중에는, 실리콘막(10a, 20a, 30a, 40a)의 결정화도 진행되어, 이러한 실리콘막은 폴리실리콘막으로 될 수도 있다.
채널 도핑을 행하는 경우에는, 예를 들면, 이 타이밍에 약 1×1012㎝-2의 도스량으로 보론 이온을 투입한다. 그 결과, 실리콘막(10a, 20a, 30a)은, 불순물 농도가 약 1×1017㎝-3의 저농도 P형의 실리콘막으로 된다.
다음, 도 2c에 나타낸 바와 같이, 게이트 절연막(14)의 표면에, 도핑된 실리콘, 실리사이드막이나 알루미늄막, 크롬막, 탄탈륨막 등의 금속막 등으로 된 게이트 전극 형성용 도전막(150)을 형성한다. 다음, 게이트 전극 형성용 도전막(150)의 표면에 패터닝용 마스크(551)를 형성하고, 그 상태에서 패터닝을 행하여, 도 2d에 나타낸 바와 같이, 구동 회로용 TFT(30)의 측에 게이트 전극(35)을 형성한다(제1의 게이트 전극 형성 단계). 그 도중에, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에는, 게이트 전극 형성용 도전막(150)이 패터닝용 마스크(551)로 덮여 있기 때문에, 이 부분의 게이트 전극 형성용 도전막(150)은 패터닝되지 않는다.
다음, 도 2(e)에 나타낸 바와 같이, P형의 구동 회로용 TFT(30) 측의 게이트 전극(35), N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에 남긴 게이트 전극 형성용 도전막(150)을 마스크로 하여, 보론 이온(제2 도전형/P형)을 약 1×1015㎝-2 도스량(고농도)으로 이온 주입한다(고농도 제2 도전형 불순물 도입 단계). 그 결과, 불순물 농도가 1×1020㎝-3의 고농도의 소스·드레인 영역(31, 32)이 게이트 전극(35)에 대하여 셀프얼라인적으로 형성된다. 여기서, 게이트 전극(35)으로 덮여 있던 부분이 채널 형성 영역(33)으로 된다.
다음, 도 3a에 나타낸 바와 같이, P형의 구동 회로용 TFT(30)의 측을 완전히 덮고, 또, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측의 게이트 전극 형성 영역을 덮는 레지스터 마스크로 이루어진 패터닝용 마스크(552)를 형성한다. 다음, 도 3b에 나타낸 바와 같이, 패터닝용 마스크(552)를 이용하여 게이트 전극 형성용 도전막(150)을 패터닝하여, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 게이트 전극(15, 25)을 형성한다(제2의 게이트 전극 형성 단계). 이 패터닝의 도중에는, 패터닝용 마스크(552)로 덮여 있는 게이트 전극 형성용 도전막(150)에 횡방향의 에칭(사이드 에칭)이 일어난다. 이 때문에, 게이트 전극(15, 25)은 패터닝용 마스크(552)보다 폭 방향 및 길이 방향 모두에 있어서 작다.
이 제2의 게이트 전극 형성 단계에서, 게이트 전극 형성용 도전막(150)에 적극적으로 사이드 에칭을 진행시킨다고 하는 관점으로 하면, 제2의 게이트 전극 형성 단계에서는, 습식(wet) 에칭, 또는 플라스마 에칭 등의 등방성을 가지는 에칭 방법을 사용하는 것이 바람직하다.
다음, 패터닝용 마스크(552)를 남긴 채로, 인 이온(제1 도전형/N형)을 1×1015㎝-2의 도스량(고농도)으로 이온 주입한다(제1의 고농도 제1 도전형 불순물 단계). 그 결과, 패터닝용 마스크(552)에 대하여 셀프얼라인적으로 불순물이 도입된다. 고농도 소스·드레인 영역(112, 122, 212, 222)이 형성된다. 여기서, 실리콘막(10a, 20b) 중, 고농도의 인이 도입되지 않은 영역은, 게이트 전극(15, 25)으로 덮여 있던 영역보다도 넓다. 즉, 실리콘막(10a, 20b) 중, 게이트 전극(15, 25)과 대향하는 영역의 양측에는 고농도 소스·드레인 영역(112, 122, 212, 222)과의 사이에 고농도의 인이 도입되지 않은 영역이 형성된다.
다음, 도 3c에 나타낸 바와 같이, 패터닝용 마스크(552)를 제거하고, 이 상태에서 인 이온을 1×1013㎝-2의 도스량(저농도)으로 이온 주입한다(저농도 제1 도전형 불순물 도입 단계). 그 결과, 실리콘막(10a, 20b)에는 게이트 전극(15, 25)에 대하여 셀프얼라인적으로 저농도의 불순물이 도입되고, 저농도 소스·드레인 영역(111, 121, 211, 221)이 형성된다. 또, 게이트 전극(15, 25)과 중첩되는 영역에는 채널 영역(13 ,23)이 형성된다.
다음, 도 3d에 나타낸 바와 같이, 게이트 전극(15, 25, 35)의 표면측으로 하층측 층간 절연막(401)을 형성한 후, 콘택홀을 형성한다. 다음, 소스·드레인 전극(16, 17, 26, 27, 36)을 형성한다.
다음, 도 1에 나타낸 바와 같이, 상층측 층간 절연막(402)을 형성한 후, 콘택홀을 형성한다. 다음, 화소 전극(8)을 형성한다.
이와 같이, 본 실시예에서는, 제1의 게이트 전극 형성 단계에는, 게이트 절연막(14)의 표면에 형성한 게이트 전극 형성용 도전막(150) 중, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에는 게이트 전극 형성용 도전막(150)을 남기는 한편, P형의 구동 회로용 TFT(30)의 측에는 이 게이트 전극 형성용 도전막(150)을 게이트 전극(35)으로 패터닝하고, 이 상태에서, 고농도 제2 도전형 불순물 도입 단계에 의하여, 고농도의 보론 이온을 도입한다. 따라서, P형의 구동 회로용 TFT(30)의 측에는, 게이트 전극(35)에 대하여 셀프얼라인적으로 소스·드레인 영역(31, 32)이 형성된다. 한편, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에는, 제2의 게이트 전극 형성 단계에 의하여, 패터닝용 마스크(552)를 사용하여 게이트 전극(15, 25)을 형성한 후, 제1의 고농도 제1 도전형 불순물 도입 단계에 의하여, 패터닝용 마스크(552)를 남긴 채로 고농도의 인 이온을 도입하면, 패터닝용 마스크(552)에 대하여 셀프얼라인적으로 불순물이 도입되고, 고농도 소스·드레인 영역(112, 122, 212, 222)이 형성된다. 여기서, 게이트 전극(15, 25)을 형성하는 도중의 사이드 에칭에 의하여, 게이트 전극(15, 25)과 대향하는 부분의 양측에는 고농도 소스·드레인 영역(112, 122, 212, 222)과의 사이에 고농도의 인 이온이 도입되지 않은 영역이 형성되고, 이 영역의 길이는 게이트 전극(15 , 25)을 형성하는 때에 발생하는 사이드 에칭량과 항상 동일하다. 그러므로 패터닝용 마스크(552)를 제거한 상태에서 게이트 전극(15, 25)을 마스크로 하여 저농도 소스·드레인 영역(111, 121, 211, 221)이 형성되고, 이 저농도 소스·드레인 영역(111, 121, 211, 221)의 LDD 길이는, 게이트 전극(15, 25)을 패터닝하는 때에 일어나는 사이드 에칭량과 항상 동일하여 일정하다. 그러므로, 마스크의 위치 어긋남에 기인하여 LDD 길이가 변동하는 일은 없다.
또, 고농도 제2 도전형 불순물 도입 단계에서는, 게이트 전극 형성용 도전막(150)에 의하여 N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20) 측에의 불순물의 도입을 막고, 고농도 제1 도전형 불순물 도입 단계에서는, 패터닝용 마스크(552)에 의하여 N형의 구동 회로용 TFT(20)에의 불순물의 도입을 막고 있기 때문에, 불순물을 선택적으로 도입하기 위한 마스크의 형성 회수를 최소한으로 억제하고 있다. 그러므로, 적은 단계수로 액티브 매트릭스 기판(2)을 제조할 수 있다.
더하여, 저농도 제1 도전형 불순물 도입 단계에서, 저농도의 인을 도입하는 도중에는, 패터닝용 마스크(552)가 완전히 제거되기 때문에, P형의 구동 회로용 TFT(30)의 측에도 저농도의 인이 도입되게 되지만, 이 P형의 구동 회로용 TFT(30)의 측에 있어서 저농도의 인이 도입되는 곳은 고농도의 소스·드레인 영역(31, 32)이다. 따라서, 저농도의 인 이온이 도입되더라도, 고농도의 소스·드레인 영역(31, 32)의 불순물 농도는 거의 변화하지 않는다. 그러므로, 저농도 제1 도전형 불순물 도입 단계를 행하는 도중에 P형의 구동 회로용 TFT(30)의 측을 마스크로 덮어놓을 필요가 없기 때문에, 그 만큼 단계수를 감소시킬 수 있다. 또, 패턴 잔류에 의하여, 배선 영역에 흠결이 발생하는 것을 방지할 수 있다.
또, 저농도 제1 도전형 불순물 도입 단계를 생략하면, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)은, 오프셋 게이트 구조로 된다.
[제2 실시예]
도 4는 본 발명의 제2 실시예에 관한 반도체 장치의 단면도이다. 도 5 및 도 6은 이 반도체 장치를 제조하는 각 단계의 단면도이다. 여기에 보인 반도체 장치도 후술하는 전기 광학 장치(전기 광학 장치)에 사용하는 구동 회로 내장형의 액티브 매트릭스 기판이다. 따라서, 이 액티브 매트릭스 기판 위에는 3종류의 TFT가 형성되어 있다. 그래서, 도 4에서도 도면을 향할 때 우측부터 좌측으로 가면서, LDD 구조를 가지는 N형의 화소 스위칭용 TFT, LDD 구조를 가지는 N형의 구동 회로용 TFT, 및 셀프얼라인 구조를 가지는 P형의 구동 회로용 TFT를 나타내고 있다.
도 4에 있어서, 본 실시예의 액티브 매트릭스 기판(2)에 형성되어 있는 N형의 화소용 TFT(10), N형의 구동 회로용 TFT(20), 및 P형의 구동 회로용 TFT(30)도, 소스·드레인 영역(11, 12, 21, 22, 31, 32)의 사이에 채널을 형성하기 위한 채널 형성 영역(13, 23, 33)을 가지고 있다.
N형의 화소용 TFT(10), N형의 구동 회로용 TFT(20), 및 P형의 구동 회로용 TFT(30)는 채널 형성 영역(13, 23, 33)의 표면측에 대하여, 게이트 절연막(14)(두께가 약 300Å에서 약 2,000Å, 바람직하게는 1,000Å의 실리콘 산화막)을 사이에 두고 대치하는 게이트 전극(15, 25, 35)을 가진다.
본 실시예에 있어서, 게이트 절연막(14)은, 하층측에 위치하는 제1의 게이트 절연막(141)과, 그 상층측에 위치하는 제2의 게이트 절연막(142)으로 되어 있다.
여기서, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 소스·드레인 영역은 LDD 구조로 이루어져 있다. 즉, 소스·드레인 영역(11, 12, 21, 22)은 게이트 전극(15, 25)의 단부에 대하여 게이트 절연막(14, 24)을 사이에 두고 대치하는 부분으로 불순물 농도가 약 1×1018㎝-3의 저농도 소스·드레인 영역(111, 121, 211, 221)을 가지고 있다. 따라서, 이러한 TFT에서는 드레인 단에 걸리는 전계 강도가 완화된 상태에 있기 때문에, 오프 누설 전류가 현저하게 작다. 또, LDD 구조의 TFT는 셀프얼라인 구조의 TFT와 비교하여, 소스·드레인 사이의 내전압이 높기 때문에, 채널 길이를 짧게 할 수 있다.
본 실시예에 있어서, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 소스·드레인 영역(11, 12, 21, 22)에는, 저농도 소스·드레인 영역(111, 121, 211, 221)과 소정의 거리를 사이에 둔 위치에, 불순물 농도가 약 1×1020㎝-3의 고농도 소스·드레인 영역(112, 122, 212, 222)이 형성되고, 이러한 고농도 소스·드레인 영역(112, 122, 212, 222)에 대하여, 주사선, 데이터선이나 화소 전극 등의 소스·드레인 전극(16, 17, 26, 27)이 각각, 하층측 층간 절연막(401) 및 상층측 층간 절연막(402)의 콘택홀을 통하여 전기적으로 접속되어 있다.
여기서, 고농도 소스·드레인 영역(112, 122, 212, 222)과 저농도 소스·드레인 영역(111, 121, 211, 221) 사이에는, 불순물 농도가 약 1×1019㎝-3의 중농도 소스·드레인 영역(113, 123, 213, 223)이 형성되어 있다.
이것에 대하여, P형의 구동 회로용 TFT(30)의 소스·드레인 영역(31, 32)은, 게이트 전극(35)에 대하여 셀프얼라인적으로 구성되어 있다. 즉, P형의 TFT는, N형의 TFT와 비교하여 오프 누설 전류가 작은 경향이 있기 때문에, LDD 구조로 하지 않더라도 오프 누설 전류나 내전압 등의 문제가 적기 때문에, 본 발명은, P형의 구동 회로용 TFT(30)에 대하여는 셀프얼라인 구조로 하여 큰 온 전류를 확보하고 있다. P형의 구동 회로용 TFT(30)에서는, 소스·드레인 영역(31, 32) 전체가 불순물 농도가 약 1×1020㎝-3의 고농도 영역이고, 이러한 고농도 영역에 대하여, 소스·드레인 전극(27, 36)이 각각, 하층측 층간 절연막(401) 및 상층측 층간 절연막(402)의 콘택홀을 통하여 전기적으로 접속되어 있다.
또, 본 실시예에서는, 액티브 매트릭스 기판(2) 위에는 보조 용량(40)(용량 소자)이 형성되어 있다. 이 보조 용량(40)에는, N형의 화소용 TFT(10)의 고농도 드레인 영역(112)으로부터 연장된 반도체 영역이 제1의 전극(41)으로 되고, 이 제1의 전극(41)에는, 제1의 게이트 절연막(141)과 제2의 게이트 절연막(142)의 이층 구조를 구비하는 게이트 절연막(14)과 동시에 형성된 유전체막(43)이 적층되어 있다. 이 유전체막(43)의 상층에는, 게이트 전극(15)과 동시 형성된 제2의 전극(42)이 형성되어 있고, 이 제2의 전극(42)은 제1의 전극(41)과 대향하고 있다.
이와 같은 구조의 액티브 매트릭스 기판(2)은, 예를 들면, 이하의 방법에 의하여 제조할 수 있다. 또, 이하의 설명에 있어서, 불순물 농도는 항상, 활성화 어닐링 후의 불순물 농도로 표시되어 있다.
우선, 도 5(1)에 나타낸 바와 같이, 석영 기판이나 글라스(glass) 기판 등의 절연 기판(200)의 표면에, 실리콘 산화막으로 이루어진 하지 보호막(201)을 형성한다. 다음, LPCVD법, 플라스마 CVD법 등을 이용하여 비정질(amorphous) 실리콘막(202)을 형성한 후, 레이저 어닐법 또는 급속 가열법에 의하여 결정립을 성장시켜 폴리실리콘막으로 만든다.
다음, 도 5b에 나타낸 바와 같이, 폴리실리콘막을 포토리소그래피(photolithography)법에 의하여 패터닝하여, 화소용 TFT(10), 보조 용량(40), N형의 구동 회로용 TFT(20), 및 P형의 구동 회로용 TFT(30)의 각 형성 영역에 실리콘막(10a, 20a, 30a)을 남긴다(실리콘막 형성 단계).
다음, TEOS-CVD법, LPCVD법, 플라스마 CVD법, 열산화법 등에 의하여, 실리콘막(10a, 20a, 30a)의 표면에 두께가 약 150Å에서 약 1,000Å의 실리콘 산화막으로 이루어진 제1의 게이트 절연막(141)을 형성한다(제1의 게이트 절연막 형성 단계). 여기서, 열산화법을 이용하여 게이트 절연막(14, 24, 34)을 형성하는 도중에는, 실리콘막(10a, 20a, 30a, 40a)의 결정화도 진행되고, 이러한 실리콘막을 폴리실리콘막으로 만드는 것도 가능하다.
다음, 도 5c에 나타낸 바와 같이, P형의 구동 회로용 TFT(30)의 측을 레지스터 마스크(555)로 덮음과 함께, 이 레지스터 마스크(555)에 의하여, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 게이트 전극(15, 25)의 형성 예정 영역을, 후술하는 패터닝용 마스크(552)보다도 넓게 덮도록 형성한다. 다음, 이 상태에서, 인 이온(제1 도전형/N형)을 1×1015㎝-2의 도스량(고농도)으로 도입한다(제2의 고농도 제1 도전형 불순물 도입 단계). 그 결과, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(30)의 측에는, 불순물 농도가 약 1×1020㎝-3의 고농도 소스·드레인 영역(112, 122, 212, 222)이 형성된다. 또, 보조 용량(40)의 측에는, 불순물 농도가 약 1×1020㎝-3의 실리콘막으로 이루어진 제1의 전극(41)이 형성된다.
다음, 도 5d에 나타낸 바와 같이, 레지스터 마스크(555)를 제거한 후, TEOS-CVD법, LPCVD법, 플라스마 CVD법, 열산화법 등에 의하여, 실리콘막(10a, 20a, 30a)의 표면에 두께가 약 150Å에서 약 1,000Å의 실리콘 산화막으로 이루어진 제2의 게이트 절연막(142)을 형성한다(제2의 게이트 절연막 형성 단계).
다음, 도 6a에 나타낸 바와 같이, 제2의 게이트 절연막(142)의 표면에, 도핑된 실리콘, 실리사이드막이나 알루미늄막, 크롬막, 탄탈륨막 등의 금속막 등으로 된 게이트 전극 형성용 도전막(150)을 형성한다. 다음, 게이트 전극 형성용 도전막(150)의 표면에 패터닝용 마스크(551)를 형성하고, 그 상태에서 패터닝을 행하여, 도 6b에 나타낸 바와 같이, P형의 구동 회로용 TFT(30)의 측에 게이트 전극(35)을 형성한다(제1의 게이트 전극 형성 단계). 그 도중에, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에는, 게이트 전극 형성용 도전막(150)이 패터닝용 마스크(551)로 덮여 있기 때문에, 이 부분의 게이트 전극 형성용 도전막(150)은 패터닝되지 않는다.
다음, P형의 구동 회로용 TFT(30) 측의 게이트 전극(35), 및 N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에 남긴 게이트 전극 형성용 도전막(150)을 마스크로 하여, 보론 이온(제2 도전형/P형)을 약 1×1015㎝-2 도스량(고농도)으로 이온 주입한다(고농도 제2 도전형 불순물 도입 단계). 그 결과, 불순물 농도가 1×1020㎝-3의 고농도의 소스·드레인 영역(31, 32)이 게이트 전극(35)에 대하여 셀프얼라인적으로 형성된다. 여기서, 게이트 전극(35)으로 덮여 있던 부분이 채널 형성 영역(33)으로 된다.
다음, 도 6c에 나타낸 바와 같이, P형의 구동 회로용 TFT(30)의 측을 완전히 덮고, 또, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측의 게이트 전극 형성 영역과 함께, 보조 용량(40)의 측을 덮는 레지스터 마스크로 된 패터닝용 마스크(554)를 형성한다. 다음, 도 6d에 나타낸 바와 같이, 패터닝용 마스크(554)를 사용하여 게이트 전극 형성용 도전막(150)을 패터닝하고, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 게이트 전극(15, 25) 및 보조 용량(40)의 제2의 전극(42)을 형성한다(제2의 게이트 전극 형성 단계). 이 패터닝의 도중에는, 패터닝용 마스크(552)로 덮여 있는 게이트 전극 형성용 도전막(150)에 횡방향의 에칭(사이드 에칭)이 일어난다. 이 때문에, 게이트 전극(15, 25)은 패터닝용 마스크(552)보다 폭방향 및 길이 방향의 모두에 있어서 작다.
이 제2의 게이트 전극 형성 단계에서, 게이트 전극 형성용 도전막(150)에 적극적으로 사이드 에칭을 진행시킨다고 하는 관점으로 한다면, 제2의 게이트 전극 형성 단계에서는, 습식 에칭, 또는 플라스마 에칭 등의 등방성을 가지는 에칭 방법이 바람직하다.
다음, 패터닝용 마스크(554)를 남긴 채로, 인 이온(제1 도전형/N형)을 1×1014㎝-2의 도스량(중농도)으로 이온 주입한다(제1의 고농도 제1 도전형 불순물 단계). 여기에서는, 고농도 소스·드레인 영역(111, 121, 211, 221)을 형성하는 때보다도 적은 중농도의 인 이온을 도입한다. 그 결과, 패터닝용 마스크(554)에 대하여 셀프얼라인적으로 불순물이 도입되고, 중농도 소스·드레인 영역(113, 123, 213, 223)이 형성된다. 또, 이 단계에서는, 중농도에 대신하여 고농도의 인 이온을 도입하여도 좋다.
여기서, 실리콘막(10a, 20b)의 중에서, 고농도 또는 중농도의 인이 도입되지 않은 영역은, 게이트 전극(15, 25)으로 덮여 있던 영역보다도 넓다. 즉, 실리콘막(10a, 20b) 중, 게이트 전극(15, 25)과 대향하는 영역의 양측에는 중농도 소스·드레인 영역(113, 123, 213, 223)과의 사이에 인이 도입되어 있지 않은 영역이 형성된다.
다음, 도 6e에 나타낸 바와 같이, 패터닝용 마스크(554)를 제거하고, 이 상태에서 인 이온을 1×1013㎝-2의 도스량(저농도)으로 이온 주입한다(저농도 제1 도전형 불순물 도입 단계). 그 결과, 실리콘막(10a, 20b)에는 게이트 전극(15, 25)에 대하여 셀프얼라인적으로 저농도의 불순물이 도입되고, 저농도 소스·드레인 영역(111, 121, 211, 221)이 형성된다. 또, 게이트 전극(15, 25)과 중첩되는 영역에는 채널 영역(13 ,23)이 형성된다.
다음, 도 6f에 나타낸 바와 같이, 게이트 전극(15, 25, 35)의 표면측에 하층측 층간 절연막(401)을 형성한 후, 콘택홀을 형성한다. 다음, 소스·드레인 전극(16, 17, 26, 27, 36)을 형성한다.
다음, 도 1에 나타낸 바와 같이, 상층측 층간 절연막(402)을 형성한 후, 콘택홀을 형성한다. 다음, 화소 전극(8)을 형성한다.
이와 같이, 본 실시예에서도, 제1의 게이트 전극 형성 단계에서는, 게이트 절연막(14, 24, 34)의 표면에 형성한 게이트 전극 형성용 도전막(150) 중, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에는 게이트 전극 형성용 도전막(150)을 남기는 한편, P형의 구동 회로용 TFT(30)의 측에서는 이 게이트 전극 형성용 도전막(150)을 게이트 전극(35)으로 패터닝하고, 이 상태에서, 고농도 제2 도전형 불순물 도입 단계에 의하여, 고농도의 보론 이온을 도입한다. 따라서, P형의 구동 회로용 TFT(30)의 측에는, 게이트 전극(35)에 대하여 셀프얼라인적으로 소스·드레인 영역(31, 32)이 형성된다. 한편, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에는, 제2의 게이트 전극 형성 단계에서 패터닝용 마스크(554)를 사용하여 게이트 전극(15, 25)을 형성한 후, 제1의 고농도 제1 도전형 불순물 도입 단계에서 패터닝용 마스크(552)를 남긴 채로 중농도의 인 이온을 도입하면, 패터닝용 마스크(552)에 대하여 셀프얼라인적으로 불순물이 도입되고, 중농도 소스·드레인 영역(113, 123, 213, 223)이 형성된다. 여기서, 게이트 전극(15, 25)을 형성하는 도중의 사이드 에칭에 의하여, 게이트 전극(15, 25)과 대향하는 부분의 양측에는 고농도 소스·드레인 영역(112, 122, 212, 222)과의 사이에 고농도의 인 이온이 도입되지 않은 영역이 형성되고, 이 영역의 길이는 게이트 전극(15, 25)을 형성한 때에 일어나는 사이드 에칭량과 항상 동일하다. 그러므로, 패터닝용 마스크(552)를 제거한 상태에서 게이트 전극(15, 25)을 마스크로 하여 저농도의 인 이온을 도입하면, 게이트 전극(15, 25)에 대하여 셀프얼라인적으로 저농도 소스·드레인 영역(111, 121, 211, 221)이 형성되고, 이 저농도 소스·드레인 영역(111, 121, 211, 221)의 LDD 길이는, 게이트 전극(15, 25)을 패터닝한 때에 발생하는 사이드 에칭량과 항상 동일하다. 그러므로, 마스크의 위치 어긋남에 기인하여 LDD 길이가 변동하는 일은 없다.
또, 게이트 전극(15, 25, 35)을 형성하기 전에, 제2의 고농도 제1 도전형 불순물 도입 단계에서 불순물의 도입을 행하기 때문에, 보조 용량(40)의 제1의 전극(41)을 형성할 수 있다. 이 도중에, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측에는 , 게이트 전극(15, 25)의 형성 예정 영역을 넓게 덮는 레지스터 마스크(555)로 불순물의 도입을 막지만, 이 때의 레지스터 마스크(555)의 형성 위치에 대하여는 다소의 위치 변동이 있더라도, 제1의 고농도 제1 도전형 불순물 도입 단계에서, 패터닝용 마스크(554)로부터 돌출하는 영역에는 중농도의 인 이온이 도입된다. 따라서, 소스·드레인 영역(11, 12, 21, 22)에 불순물이 도입되지 않은 극간이 형성되지는 않는다.
더하여, 고농도 제2 도전형 불순물 도입 단계에서는, 게이트 전극 형성용 도전막(150)에 의하여 N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)의 측으로의 불순물의 도입을 막고, 고농도 제1 도전형 불순물 도입 단계에서는, 패터닝용 마스크(554)에 의하여 P형의 구동 회로용 TFT(30)에의 불순물의 도입을 막고 있기 때문에, 불순물을 선택적으로 도입하기 위한 마스크의 형성 회수를 최소한으로 억제할 수 있다. 또, 패턴 잔류를 통하여, 배선 영역이나 보조 용량(40)의 형성 영역에 흠결이 발생하는 것을 방지할 수 있다.
더하여 또, 저농도 제1 도전형 불순물 도입 단계에서, 저농도의 인을 도입하는 도중에는, 패터닝용 마스크(552)가 완전히 제거되기 때문에, P형의 구동 회로용 TFT(30)의 측에도 저농도의 인이 도입되는 것은 고농도의 소스·드레인 영역(31, 32)이다. 따라서, 저농도의 인 이온이 도입되더라도, 고농도의 소스·드레인 영역(31, 32)의 불순물 농도가 거의 변화하지 않는다. 그러므로, 저농도 제1 도전형 불순물 도입 단계를 행하는 도중에 P형의 구동 회로용 TFT(30)의 측을 마스크로 덮어놓을 필요가 없기 때문에, 그 만큼 단계수를 감소시킬 수 있다.
또, 저농도 제1 도전형 불순물 도입 단계를 생략하면, N형의 화소용 TFT(10) 및 N형의 구동 회로용 TFT(20)는, 오프셋 게이트 구조로 된다. 또, 보조 용량(40)의 제2의 전극(42)에 대하여는 제1의 게이트 전극 형성 단계에서 패터닝하여 형성하여도 좋다.
[기타 실시예]
나아가, 전술한 실시예에서는, 화소용 TFT를 N형의 TFT로 형성했지만, 화소용 TFT를 P형의 TFT로 형성해도 좋다.
또, N형의 TFT(10, 20) 및 P형의 TFT(30)과 함께, 보조 용량(40)을 동일 기판 위에 형성하는 경우에는, 제1의 게이트 전극 형성 단계를 행하기 전에, 용량소자 형성용 반도체 영역에 대하여 P형의 불순물을 반도체막에 도입하는 불순물 도입 단계를 행하고, 제1의 게이트 전극 형성 단계 또는 제2의 게이트 전극 형성 단계에서는, 그 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역과 제1의 게이트 절연막(14)을 사이에 두고 대향하는 용량 소자용의 제2의 전극(42)을 형성해도 좋다.
더하여, N형의 TFT(10, 20) 및 P형의 TFT(30)과 함께, 보조 용량(40)을 동일 기판 위에 형성하는 경우에는, 제1의 게이트 절연막 형성 단계를 행한 이후, 제1의 게이트 전극 형성 단계를 행하기 전에, 용량 소자 형성용 반도체 영역에 고농도의 P형의 도전형 불순물을 도입하는 고농도 불순물 도입 단계를 행하고, 제1의 게이트 전극 형성 단계 또는 제2의 게이트 전극 형성 단계에서는, 이 고농도 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역과 제1의 게이트 절연막(14)을 사이에 두고 대향하는 용량 소자용의 제2의 전극(42)을 형성해도 좋다. 이와 같이 하면, 게이트 전극을 형성하기 전에 반도체막에 대하여 선택적으로 불순물을 도입해 놓기 때문에, 이 반도체 영역과, 제1의 게이트 전극 형성 단계 또는 제2의 게이트 전극 형성 단계에서 형성한 용량 소자용의 제2의 전극(42)을 사용하여 보조 용량(40)을 형성할 수 있다.
더하여 또, 전술한 실시예에서는, 제1 도전형을 N형으로 하고, 제2 도전형을 P형으로 했지만, 제1 도전형을 P형으로 하고, 제2 도전형을 N형으로 하면, 화소용 TFT를 P형의 TFT로 형성할 수 있고, 또, P형 영역을 이용하여 용량 소자를 형성할 수 있다.
[액티브 매트릭스 기판의 전체 구조]
도 7은 전기 광학 장치의 구조를 모식적으로 나타낸 블록도이다.
도 7에 나타낸 바와 같이, 전기 광학 장치용의 액티브 매트릭스 기판(2) 위에는, 데이터선(90) 및 주사선(91)이 형성되어 있다. 주사선(91)에는 각 화소에 있어서 화소 전극에 접속하는 화소용 TFT(10)의 게이트가 접속하고, 데이터선(90)에는 화소용 TFT(10)의 소스가 접속하고 있다. 각 화소에는 화소용 TFT(10)을 통하여 화상 신호가 입력되는 액정셀(94)이 존재한다. 데이터선(90)에 대하여는, 쉬프트 레지스터(shift register)(84), 레벨 쉬프터(level shifter)(85), 비디오 라인(87), 아날로그 스위치(86)를 구비하는 데이터선 구동 회로(60)가 액티브 매트릭스 기판(2) 위에 형성되어 있다. 주사선(91)에 대하여는, 쉬프트 레지스터(88) 및 레벨 쉬프터(89)를 구비하는 주사선 구동 회로(70)가 액티브 매트릭스 기판(2) 위에 형성되어 있다.
이와 같은 주사선 구동 회로(70) 및 데이터선 구동 회로(60)는, 도 1 또는 도 4를 참조하여 설명한 N형의 구동회로용 TFT(20) 및 P형의 구동 회로용 TFT(30)에 의하여 이루어진다.
각 화소에는, 도 4를 참조하여 설명한 것처럼, 용량선(98)(제2의 전극(42))과의 사이에 보조 용량(40)(용량 소자)이 형성되는 경우가 있고, 이 보조 용량(40)은, 액정셀(94)에의 전하의 보유 특성을 높이는 기능을 가지고 있다. 또, 보조 용량(40)은 전단의 주사선(91)과의 사이에 형성되는 것도 있다.
[액티브 매트릭스 기판의 사용례]
이와 같이 구성한 액티브 매트릭스 기판(2)은, 도 8 및 도 9에 나타낸 바와 같이 전기 광학 장치를 구성한다.
도 8 및 도 9는 각각, 전기 광학 장치의 평면도 및 그 H-H'선에 대한 단면도이다.
이러한 도면에 있어서, 전기 광학 장치(1)는 액티브 매트릭스 기판(2)과, 석영 기판이나 고내열 글라스 기판 등의 투명한 절연 기판(300)에 대향 전극(71) 및 매트릭스 모양의 차광막(301)이 형성된 대향 기판(3)과, 이러한 기판 사이에 주입, 협지되어 있는 액정(6)으로 개략 이루어져 있다. 액티브 매트릭스 기판(2)과 대향 기판(3)과는 갭(gab)재 함유의 실(seal)재를 사용한 실층(80)에 의하여 소정의 간격을 사이에 두고 접합되어 있고, 이러한 기판 사이에 액정(6)이 봉입되어 있다. 실층(80)으로는, 에폭시 수지나 각종의 자외선 경화 수지 등을 사용할 수 있다. 또, 갭재로서는, 약 2㎛에서 약 10㎛의 무기 또는 유기질의 화이버(fiber) 또는 구(球)를 사용할 수 있다. 대향 기판(3)은 액티브 매트릭스 기판(2)보다도 작아서, 액티브 매트릭스 기판(2)의 주변 부분은, 대향 기판(3)의 외주연보다는 돌출된 상태로 접합된다. 따라서, 액티브 매트릭스 기판(2)의 주사선 구동 회로(60) 및 데이터선 구동 회로(70)는, 대향 기판(3)의 외측에 위치하고 있다. 또, 액티브 매트릭스 기판(2)의 입출력 단자(81)도 대향 기판(3)의 외측에 위치하고 있기 때문에, 입출력 단자(81)에는 플렉서블(flexible) 프린티드(printed) 배선 기판(9)을 배선 접속할 수 있다. 여기서, 실층(80)은 부분적으로 절개되어 있기 때문에, 이 절개된 부분에 의하여, 액정 주입구(83)가 이루어진다. 이 때문에, 대향 기판(3)과 액티브 매트릭스 기판(2)을 접합시킨 후, 실층(80)의 내측 영역을 감압 상태로 하면, 액정 주입구(83)로부터 액정(6)을 감압 주입할 수 있고, 액정(6)을 봉입한 후, 액정 주입구(83)를 봉지제(82)로 막는 것이 좋다. 또, 대향 기판(3)에는, 실층(80)의 내측에 표시 영역을 분리하기 위한 차광막(88)도 형성되어 있다.
이상과 같이, 본 발명에서는, 제1 도전형의 TFT의 게이트 전극을 형성한 후의 패터닝용 마스크를 잔류시킨 채로 고농도 제1 도전형 불순물을 도입하기 때문에, 패터닝용 마스크에 대하여 셀프얼라인적으로 불순물이 도입된다. 따라서, 고농도 제1 도전형 불순물이 도입되지 않은 영역은, 패터닝용 마스크를 제거한 후에, 저농도 제1 도전형 불순물을 도입하면, 제1의 TFT의 측에는, 게이트 전극에 대하여 셀프얼라인적으로 저농도 소스·드레인 영역이 형성되고, 이 저농도 소스·드레인 영역의 LDD 길이는, 게이트 전극을 패터닝하는 때에 일어나는 사이드 에칭량과 항상 같다. 그러므로, 마스크의 위치 어긋남에 기인하여 LDD 길이가 변동하는 일은 없다. 또, 불순물을 선택적으로 도입하기 위한 마스크의 형성을 최소한으로 억제하기 때문에, 제조 단계수가 감소한다.
도 1은 본 발명의 제1 실시예에 관한 액티브 매트릭스 기판의 단면도이다.
도 2a 내지 도 2e는 도 1에 나타낸 액티브 매트릭스 기판의 제조 방법의 각 단계를 보여주는 단면도이다.
도 3a 내지 도 3d는 도 1에 나타낸 액티브 매트릭스 기판의 제조 방법에 있어서, 도 2에 나타낸 단계에 이어져 진행되는 단계를 각각 보여주는 단면도이다.
도 4는 본 발명의 제2 실시예에 관한 액티브 매트릭스 기판의 단면도이다.
도 5a 내지 도 5d는 도 4에 나타낸 액티브 매트릭스 기판의 제조 방법의 각 단계를 보여주는 단면도이다.
도 6a 내지 도 6f는 도 4에 나타낸 액티브 매트릭스 기판의 제조 방법에 있어서, 도 5에 나타낸 단계에 이어져 진행되는 단계를 각각 보여주는 단면도이다.
도 7은 본 발명을 적용한 전기 광학 장치용 액티브 매트릭스 기판의 구조를 나타내는 블록도이다.
도 8은 액티브 매트릭스 기판의 사용례를 나타내는 전기 광학 장치의 평면도이다.
도 9는 도 8에 나타낸 전기 광학 장치의 H-H'선에 대한 단면도이다.
도 10a 내지 도 10h는 종래의 LDD 구조 또는 오프셋 게이트 구조의 TFT의 제조 방법의 단계를 보여주는 단면도이다.
[부호의 설명]
1 전기 광학 장치
2 액티브 매트릭스 기판
8 화소 전극
10 N형의 화소용 TFT
10a, 20a, 30a, 섬 모양의 실리콘막
11, 12, 21, 22, 31, 32 소스·드레인 영역
13, 23, 33 채널 형성 영역
14 게이트 절연막
15, 25, 35 게이트 전극
16, 17, 26, 27, 36 소스·드레인 전극
20 N형의 구동 회로용 TFT
30 P형의 구동 회로용 TFT
40 보조 용량(용량 소자)
41 제1의 전극
42 제2의 전극
43 유전체막
111, 121, 211, 221 저농도 소스·드레인 영역
113, 123, 213, 223 중농도 소스·드레인 영역
141 제1의 게이트 절연막
142 제2의 게이트 절연막
150 게이트 전극 형성용 도전막
200 절연 기판
201 하지 보호막
202 비정질 실리콘막
401 하층측 층간 절연막
402 상층측 층간 절연막
551, 552, 554 패터닝용 마스크
555 레지스터 마스크

Claims (12)

  1. 기판 위에 제1 도전형 박막 트랜지스터와 제2 도전형 박막 트랜지스터를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 박막 트랜지스터를 이루는 반도체막의 표면에 제1 게이트 절연막을 형성하는 제1 게이트 절연막 형성 단계,
    상기 제2 도전형 박막 트랜지스터 측을 마스크로 덮고, 상기 마스크에 의하여 적어도 상기 제1 박막 트랜지스터의 게이트 전극 형성 예정 영역을 그 게이트 전극의 형성 시에 사용할 패터닝용 마스크보다도 넓게 덮은 상태에서, 고농도의 제1 도전형 불순물을 도입하는 고농도 제1 도전형 불순물 도입 단계,
    상기 고농도 제1 도전형 불순물 도입 단계 후에, 상기 제1 도전형 박막 트랜지스터 측에 상기 게이트 전극 형성용 도전막을 남기는 한편, 상기 제2 도전형 박막 트랜지스터 측에는 상기 게이트 전극 형성용 도전막을 패터닝하여 상기 제2 도전형 박막 트랜지스터의 게이트 전극을 형성하는 제1 게이트 전극 형성 단계,
    상기 게이트 전극 형성용 도전막 및 상기 제2 도전형 박막 트랜지스터의 게이트 전극을 마스크로 하여 상기 반도체막에 고농도 제2 도전형 불순물을 도입하는 고농도 제2 도전형 불순물 도입 단계,
    상기 제1 도전형 박막 트랜지스터 측에 남긴 상기 게이트 전극 형성용 도전막의 표면에 상기 게이트 전극을 형성하기 위한 패터닝용 마스크를 형성하고, 상기 패터닝용 마스크로 상기 제2 박막 트랜지스터 측을 덮은 상태에서 상기 게이트 전극 형성용 도전막을 과도식각하여 패터닝함으로써, 상기 제1 도전형 박막 트랜지스터의 게이트 전극을 형성하는 제2 게이트 전극 형성 단계,
    상기 패터닝용 마스크를 남긴 상태로, 상기 고농도 제1 도전형 불순물보다 작은 농도의 중농도 제1 도전형 불순물을 도입하는 중농도 제1 도전형 불순물 도입 단계, 및
    상기 패터닝용 마스크를 제거한 후에, 상기 제1 도전형 박막 트랜지스터의 게이트 전극을 마스크로 하여 상기 반도체막에 상기 중농도 제1 도전형 불순물보다 작은 농도의 저농도 제1 도전형 불순물을 도입하는 저농도 제1 도전형 불순물 도입 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에서,
    상기 제1 도전형 박막 트랜지스터는 N형의 박막 트랜지스터이고, 상기 제2 도전형 박막 트랜지스터는 P형의 박막 트랜지스터인 반도체 장치의 제조 방법.
  3. 삭제
  4. 제1항에서,
    상기 제2 게이트 전극 형성 단계에서는, 상기 패터닝용 마스크로서 상기 제1 게이트 전극 형성 단계에 의하여 형성된 상기 게이트 전극보다도 넓은 마스크를 형성하는 반도체 장치의 제조 방법.
  5. 제1항에서,
    상기 제1 게이트 전극 형성 단계 전에, 용량 소자 형성용 반도체 영역에 대하여 제1 또는 제2 도전형 불순물을 반도체막에 도입하는 불순물 도입 단계를 더 포함하고,
    상기 제1 게이트 전극 형성 단계 또는 제2 게이트 전극 형성 단계에서는, 상기 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역에 상기 제1 게이트 절연막을 사이에 두고 대향하는 용량 소자용 전극을 형성하는
    반도체 장치의 제조 방법.
  6. 제1항에서,
    상기 제1 게이트 절연막 형성 단계와 상기 제1 게이트 전극 형성 단계 사이에, 용량 소자 형성용 반도체 영역에 고농도의 제1 또는 제2 도전형 불순물을 도입하는 고농도 불순물 도입 단계를 더 포함하고,
    상기 제1 게이트 전극 형성 단계 또는 상기 제2 게이트 전극 형성 단계에서는, 상기 고농도 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역에 상기 제1 게이트 절연막을 사이에 두고 대향하는 용량 소자용 전극을 형성하는
    반도체 장치의 제조 방법.
  7. 제1항에서,
    상기 제1 게이트 전극 형성 단계 또는 상기 제2 게이트 전극 형성 단계에서는, 상기 고농도 제1 도전형 불순물 도입 단계에 의하여 도전화된 용량 소자 형성용 반도체 영역에 상기 제1 게이트 절연막을 사이에 두고 대향하는 용량 소자용 전극을 형성하는
    반도체 장치의 제조 방법.
  8. 삭제
  9. 제1항에서,
    상기 고농도 제1 도전형 불순물 도입 단계에서는 약 1×1015㎝-2 이상의 도스량으로 제1 도전형 불순물을 상기 반도체막에 도입하고, 상기 저농도 제1 도전형 불순물 도입 단계에서는 약 1×1013㎝-2 이하의 도스량으로 제1 도전형 불순물을 상기 반도체막에 도입하고, 상기 중농도 제1 도전형 불순물 도입 단계에서는 약 1×1013㎝-2부터 약 1×1015㎝-2까지의 도스량으로 제1 도전형 불순물을 상기 반도체막에 도입하는 반도체 장치의 제조 방법.
  10. 제6항 또는 제7항 또는 제9항에서,
    상기 중농도 제1 도전형 불순물 도입 단계와 상기 제1 게이트 전극 형성 단계 사이에, 상기 제1 게이트 절연막의 표면에 제2 게이트 절연막을 형성하는 제2 게이트 절연막 형성 단계를 더 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 의한 반도체 장치의 제조 방법을 사용하여, 상기 제1 도전형 박막 트랜지스터로 이루어진 화소 스위칭용 박막 트랜지스터 및 구동 회로용 박막 트랜지스터와, 상기 제2 도전형 박막 트랜지스터로 이루어진 구동 회로용 박막 트랜지스터를 동일 기판 위에 형성하는 액티브 매트릭스 기판의 제조 방법.
  12. 제11항에 의한 제조 방법으로 제조한 액티브 매트릭스 기판과 대향 기판 사이에 전기 광학 물질을 협지하는 전기 광학 장치.
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