KR100540131B1 - 액정표시장치제조방법 - Google Patents
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Abstract
본 발명의 액정표시장치 제조방법은 한 번의 불순물 도핑공정으로 스토리지 커패시터의 제 1 스토리지전극과 소오스/드레인영역을 반도체층에 동시에 형성하여 공정을 단순화하기 위한 것으로, 기판을 제공하는 단계; 상기 기판 위에 제 1 영역, 제 2 영역, 채널영역 및 스토리지영역이 정의되는 반도체층을 형성하는 단계; 상기 반도체층의 제 2 영역과 채널영역을 감광막으로 가린 후, 고농도 불순물을 주입하여 상기 제 1 영역에 소오스/드레인영역을 형성하며 상기 스토리지영역에 제 1 스토리지전극을 형성하는 단계; 상기 채널영역 위에 제 1 절연막이 개재된 게이트전극을 형성하며, 상기 제 1 스토리지전극 위에 상기 제 1 절연막이 개재된 제 2 스토리지전극을 형성하는 단계; 상기 기판 위에 상기 제 1 영역의 일부를 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계; 상기 제 1 콘택홀을 통해 상기 제 1 영역에 전기적으로 접속하는 소오스배선과 드레인배선을 형성하는 단계; 상기 기판 위에 상기 드레인배선을 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계 및 상기 제 2 콘택홀을 통해 상기 드레인배선에 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
Description
본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 한 번의 불순물 도핑공정으로 스토리지 커패시터의 제 1 스토리지전극과 소오스/드레인영역을 반도체층에 동시에 형성하는 액정표시장치의 제조방법에 관한 것이다.
도 1은 종래의 기술에 의한 액정표시장치를 나타내는 단면도로서, 동일기판에 화소부와 회로부를 함께 형성한 어레이 기판을 나타내고 있다.
도면에 도시된 바와 같이, 화소부의 절연기판(100)에는 활성층(11)이 형성되어 있는데, 활성층(11)에는 소오스영역(11S), 채널영역(11C) 및 드레인영역(11D)이 형성되어 있고, 소오스영역(11S)과 채널영역(11C) 사이 그리고, 드레인영역(11D)과 채널영역(11C) 사이에는 엘디디(Lightly Doped Drain; LDD)영역(11L)이 각각 형성되어 있으며, 드레인영역(11D)과 스토리지 커패시터의 제 1 스토리지전극(11T)이 일체로 형성되어 있다.
제 1 스토리지전극(11T)은 활성층 형성물질인 실리콘층에 n형 혹은, p형의 불순물이 고농도로 도핑되어 있다. 활성층(11)의 채널영역(11C) 상에는 게이트절연막(12)을 개재하여 형성된 게이트전극(13G)이 위치하여 있고, 제 1 스토리지전극(11T) 상에는 스토리지 커패시터절연막(12T)(이하 스토리지 커패시터의 제 1 스토리지전극과 제 2 스토리지전극 사이에 위치한 절연막을 스토리지 커패시터절연막이라 칭함)을 개재하여 형성된 제 2 스토리지전극(13T)이 형성되어 있다. 그리고 소오스영역(11S)과 드레인영역(11D)을 노출시키는 콘택홀이 있는 제 1 절연막(110)이 기판 전면을 덮고 있으며, 제 1 절연막(110) 상에는 소오스배선(15)이 소오스영역(11S)에 연결되어 있다. 그리고 제 1 절연막(110)을 통하여 노출된 드레인영역(11D)을 노출시키는 제 2 절연막(120)이 다시 기판을 덮고 있으며, 제 2 절연막(120) 상에는 노출된 드레인영역(11D)에 연결된 화소전극(17)이 형성되어 있다. 회로부는 절연기판(100)에 n형 박막 트랜지스터와 p형 박막 트랜지스터를 위한 활성층(21)(21')이 각각 형성되어 있는데, 각각의 활성층(21)(21')에는 소오스영역(21S)(21S'), 채널영역(21C)(21C') 및 드레인영역(21D)(21D')이 형성되어 있다. 각 활성층(21)(21')의 채널영역(21C)(21C') 상에는 게이트절연막(22)(22')을 개재하여 형성된 게이트전극(23G)(23G')이 각각 위치하여 있고, 소오스영역(21S)(21S')과 드레인영역(21D)(21D')을 각각 노출시키는 콘택홀이 있는 제 1 절연막(110)이 기판을 덮고 있다. 그리고, 제 1 절연막(110) 상에는 n형 박막 트랜지스터와 p형 박막 트랜지스터가 CMOS 구조를 이루도록 소오스영역(21S)(21S')과 드레인영역(21D)(21D')에 각각 연결되는 제 1 배선(25-1), 제 2 배선(25-2) 및 제 3 배선(25-3)이 형성되어 있다. 그리고 기판 전면을 제 2 절연막(120)이 덮고 있다.
도 2a 내지 도 2h는 도 1에 도시된 액정표시장치의 제조공정을 나타내는 순서도이다.
먼저, 도 2a에 도시된 바와 같이, 절연기판(100)에 다결정 실리콘층을 형성한 후 사진식각하여 화소부와 회로부 각각에 활성층(11)(21)(21')을 형성한다. 다결정 실리콘층은 절연기판(100) 전면에 비정질 실리콘층을 증착한 후 레이저 어닐링 공정을 실시하여 상기 비정질 실리콘층을 결정화하여 형성할 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 화소부의 활성층(11)에서의 제 1 스토리지전극(11T)이 될 부분만을 노출시키는 감광막 패턴(PR)을 형성한다. 이어서, 노출된 활성층 부분에 n형 불순물을 고농도로 도핑하여 제 1 스토리지전극(11T)을 형성한다.
도 2c에 도시된 바와 같이, 상기 감광막 패턴(PR)을 제거하고 노출된 기판(100)에 절연층과 제 1 도전층을 연속적으로 형성한다. 이어서, 상기 제 1 도전층에 사진식각 공정을 실시하여 화소부와 회로부에 각각 게이트전극(13G)(23G)(23G')과 화소부의 제 1 스토리지전극(11T)에 대응하는 제 2 스토리지전극(13T)을 형성한다.
그 다음, 이들 전극(13G)(23G)(23G')(13T)을 마스크로하여 하단에 있는 절연층을 식각하여 게이트절연막(12)(22)(22')과 스토리지 커패시터절연막(12T)을 각각 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 기판(100) 전면에 n형 불순물을 저농도로 도핑하여 각각의 활성층(11)(21)(21')에 n형의 저농도 불순물영역(11a)(21a)(21a')을 각각 형성한다. 이때, 각각의 게이트전극(13G)(23G)(23G')은 불순물도핑에 대하여 도핑 블로킹막으로 작용한다. 상기 공정은 화소부의 박막 트랜지스터에 엘디디영역을 형성하기 위한 것으로 이미 고농도로 도핑된 제 1 스토리지전극(11T)의 불순물의 농도 변화에 영향을 주지 못한다.
도 2e를 도시된 바와 같이, 화소부의 박막 트랜지스터에서 소정 크기로 정의되는 엘디디영역(11L)과 회로부의 p형 박막 트랜지스터 영역을 블로킹하는 감광막 패턴(PR)을 형성한다. 이어서, 기판(100) 전면에 n형 불순물을 고농도로 도핑하여 화소부의 활성층(11)과 회로부의 n형 박막 트랜지스터의 활성층(21) 각각에 소오스영역(11S)(21S)과 드레인영역(11D)(21D)을 형성한다.
도 2f에 도시된 바와 같이, 기판(100)에 회로부의 p형 박막 트랜지스터 영역만을 노출시키는 감광막 패턴(PR)을 형성한 후, 기판(100) 전면에 p형 불순물을 고농도 도핑하여 회로부 p형 박막 트랜지스터의 활성층(21')에 소오스영역(21S')과 드레인영역(21D')을 형성한다. p형 박막 트랜지스터의 활성층(21')에서 n형의 저농도 불순물영역(21a')은 이 과정에서 p형 불순물이 고농도로 도핑되어 p형 박막 트랜지스터의 소오스영역(21S')과 드레인영역(21D')이 된다.
다음으로, 도 2g에 도시된 바와 같이, 상기 감광막 패턴(PR)을 제거한 후 노출된 기판(100) 전면을 덮는 제 1 절연막(110)을 형성한 후, 화소부 박막 트랜지스터의 소오스영역(11S), 회로부의 n형 및 p형 트랜지스터 각각의 소오스영역(21S)(21S')과 드레인영역(21D)(21D')을 노출시키는 콘택홀을 형성한다. 이어서, 기판(100) 전면에 제 2 도전층을 형성한 후 사진식각 공정을 실시하여 화소부의 소오스영역(11S)에 연결되는 소오스배선(15)과 회로부의 n형 박막 트랜지스터와 p형 박막 트랜지스터를 CMOS로 연결하는 제 1 배선(25-1), 제 2 배선(25-2) 및 제 3 배선(25-3)을 각각 형성한다.
마지막으로, 도 2h에 도시된 바와 같이, 노출된 기판(100) 전면에 제 2 절연막(120)을 형성한 후 제 1 절연막(110) 및 제 2 절연막(120)에 사진식각 공정을 실시하여 화소부의 드레인영역(11D)을 노출시키는 콘택홀을 형성한다. 이어서, 전면에 투명도전층을 형성한 후 사진식각 공정을 실시하여 드레인영역(11D)에 연결되는 화소전극(17)을 화소부에 형성한다.
상술한 바와 같은 종래의 기술에서는 활성층에 제 1 스토리지전극, 소오스영역, 드레인영역 및 엘디디영역을 형성하기 위하여 감광막 패턴을 형성하는 공정이 3회 필요하고 불순물 도핑공정이 4회나 필요하다. 따라서, 제조공정이 복잡해지게 되고 감광막 패턴을 형성하기 위한 사진식각 공정시 미스얼라인(misalign)의 문제가 누적되어 신뢰성 있는 소자를 제조할 수 없는 문제가 야기되었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 활성층에 제 1 스토리지전극을 형성하기 위한 불순물 도핑공정과 소오스/드레인영역을 형성하기 위한 불순물 도핑공정을 동시에 실시함으로써 제조공정을 단순화한 액정표시장치의 제조방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 기판을 제공하는 단계, 상기 기판 위에 제 1 영역, 제 2 영역, 채널영역 및 스토리지영역이 정의되는 반도체층을 형성하는 단계, 상기 반도체층의 제 2 영역과 채널영역을 감광막으로 가린 후, 고농도 불순물을 주입하여 상기 제 1 영역에 소오스/드레인영역을 형성하며 상기 스토리지영역에 제 1 스토리지전극을 형성하는 단계, 상기 채널 영역 위에 제 1 절연막이 개재된 게이트전극을 형성하며, 상기 제 1 스토리지전극 위에 상기 제 1 절연막이 개재된 제 2 스토리지전극을 형성하는 단계, 상기 기판 위에 상기 제 1 영역의 일부를 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계, 상기 제 1 콘택홀을 통해 상기 제 1 영역에 전기적으로 접속하는 소오스배선과 드레인배선을 형성하는 단계, 상기 기판 위에 상기 드레인배선을 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계 및 상기 제 2 콘택홀을 통해 상기 드레인배선에 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다,
본 발명의 다른 액정표시장치의 제조방법은 화소부와 구동회로부로 구분되는 기판을 제공하는 단계, 상기 화소부 기판 위에 제 1 영역, 제 2 영역, 채널영역 및 스토리지영역이 정의되는 제 1 반도체층을 형성하며, 상기 구동회로부 기판 위에 제 1 영역과 채널영역이 정의되는 제 2 반도체층과 제 3 반도체층을 형성하는 단계, 상기 제 1, 제 2 반도체층의 제 2 영역과 채널영역 및 상기 제 2 반도체층을 감광막으로 가린 후, 제 1 도전형의 고농도 불순물을 주입하여 상기 제 1, 제 2 반도체층의 제 1 영역에 제 1 도전형의 소오스/드레인영역을 각각 형성하며, 상기 제 1 반도체층의 스토리지영역에 제 1 스토리지전극을 형성하는 단계, 상기 반도체층들의 채널영역 위에 제 1 절연막이 개재된 게이트전극들을 형성하며, 상기 제 1 스토리지전극 위에 상기 제 1 절연막이 개재된 제 2 스토리지전극을 형성하는 단계, 상기 제 1, 제 2 반도체층을 감광막으로 가린 후, 제 2 도전형의 고농도 불순물을 주입하여 상기 제 3 반도체층의 제 1 영역에 제 2 도전형의 소오스/드레인영역을 형성하는 단계, 상기 기판 위에 상기 제 1 영역의 일부를 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계, 상기 제 1 콘택홀을 통해 상기 제 1 반도체층의 제 1 영역에 전기적으로 접속하는 소오스배선과 드레인배선을 형성하며, CMOS 구조를 이루도록 상기 제 2 반도체층과 제 3 반도체층을 연결하는 제 1 배선, 제 2 배선 및 제 3 배선을 형성하는 단계, 상기 기판 위에 상기 드레인배선을 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계 및 상기 제 2 콘택홀을 통해 상기 드레인배선에 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
본 발명의 또 다른 액정표시장치의 제조방법은 화소부와 구동회로부로 구분되는 기판을 제공하는 단계, 상기 화소부 기판 위에 제 1 영역, 채널영역 및 스토리지영역이 정의되는 제 1 반도체층을 형성하며, 상기 구동회로부 기판 위에 제 1 영역과 채널영역이 정의되는 제 2 반도체층과 제 3 반도체층을 형성하는 단계, 상기 제 1 반도체층의 제 1 영역과 채널영역, 상기 제 2 반도체층의 채널영역 및 상기 제 2 반도체층을 감광막으로 가린 후, 제 1 도전형의 고농도 불순물을 주입하여 상기 제 1 반도체층의 스토리지영역에 제 1 스토리지전극을 형성하며, 상기 제 2 반도체층의 제 1 영역에 제 1 도전형의 소오스/드레인영역을 형성하는 단계, 상기 반도체층들의 채널영역 위에 제 1 절연막이 개재된 게이트전극들을 형성하며, 상기 제 1 스토리지전극 위에 상기 제 1 절연막이 개재된 제 2 스토리지전극을 형성하는 단계, 상기 제 1 반도체층의 스토리지영역과 상기 제 2 반도체층을 감광막으로 가린 후, 제 2 도전형의 고농도 불순물을 주입하여 상기 제 1 반도체층의 제 1 영역과 상기 제 3 반도체층의 제 1 영역에 제 2 도전형의 소오스/드레인영역을 각각 형성하는 단계, 상기 기판 위에 상기 제 1 영역들의 일부와 상기 제 1 스토리지전극의 일부를 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계, 상기 제 1 콘택홀을 통해 상기 제 1 반도체층의 제 1 영역에 전기적으로 접속하는 소오스배선과 드레인배선을 형성하며, CMOS 구조를 이루도록 상기 제 2 반도체층과 제 3 반도체층을 연결하는 제 1 배선, 제 2 배선 및 제 3 배선을 형성하는 단계, 상기 기판 위에 상기 드레인배선을 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계 및 상기 제 2 콘택홀을 통해 상기 드레인배선에 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 제조방법의 바람직한 실시예를 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치를 나타내는 단면도로서, 동일 기판에 화소부와 회로부를 함께 형성한 어레이 기판의 단면 구조를 개략적으로 나타내 것이다. 이때, 도면에서 좌측은 화소부를 나타내고 우측은 회로부를 나타낸다.
도면에 도시된 바와 같이, 화소부는 절연기판(200)에 활성층(41)이 형성되어 있는데, 활성층(41)에는 소오스영역(41S), 채널영역(41C) 및 드레인영역(41D)이 형성되어 있고, 소오스영역(41S)과 채널영역(41C) 사이와, 드레인영역(41D)과 채널영역(41C) 사이에는 엘디디영역(41L)이 형성되어 있으며, 드레인영역(41D)과 스토리지 캐패시터의 제 1 스토리지전극(41T)이 일체로 형성되어 있다.
제 1 스토리지전극(41T)은 활성층(41) 형성물질인 반도체층에 불순물이 고농도로 도핑되어 있다. 활성층(41)의 채널영역(41C) 상에는 게이트절연막(42G)을 개재하여 형성된 게이트전극(43G)이 위치하여 있고 제 1 스토리지전극(41T) 상에는 스토리지 커패시터절연막(42T)을 개재하여 형성된 제 2 스토리지전극(43T)이 형성되어 있다.
그리고, 소오스영역(41S)과 드레인영역(41D)을 노출시키는 콘택홀이 있는 제 1 절연막(210)이 기판 전면을 덮고 있으며, 제 1 절연막(210) 상에는 소오스배선(45)이 소오스영역(41S)에 연결되어 있고, 드레인배선(45D)이 드레인영역(41D)에 연결되어 있다. 그리고, 제 1 절연막(210) 상에는 드레인전극(45D)을 노출시키는 제 2 절연막(220)이 형성되어 있으며 상기 제 2 절연막(220) 상에는 노출된 드레인전극(45D)에 연결된 화소전극(47)이 형성되어 있다.
또한, 회로부는 절연기판(200) 상에 CMOS 구조를 이루고 있는 n형 박막 트랜지스터와 p형 박막 트랜지스터가 위치하고 있다. 즉, 절연기판(200)에 활성층(51)(51')이 각각 형성되어 있는데, 각각의 활성층(51)(51')에는 소오스영역(51S)(51S'), 채널영역(51C)(51C') 및 드레인영역(51D)(51D')이 형성되어 있다. 활성층(51)(51')의 채널영역(51C)(51C') 상에는 게이트절연막(52)(52')을 개재하여 형성된 게이트전극(53G)이 각각 위치하고, 소오스영역(51S)과 드레인영역(51D)을 각각 노출시키는 콘택홀이 있는 제 1 절연막(210)이 기판(200) 전면을 덮고 있다. 그리고, 상기 제 1 절연막(210) 상에는 n형 박막 트랜지스터와 p형 박막 트랜지스터가 CMOS 구조를 이루도록 각각의 소오스영역(51S)(51S')과 드레인영역(51D)(51D')에 연결되는 제 1 배선(55-1), 제 2 배선(55-2) 및 제 3 배선(55-3)이 형성되어 있다. 그리고, 기판(200) 전면을 제 2 절연막(220)이 덮고 있다.
도 4a 내지 도 4g는 도 3에 도시된 액정표시장치의 제조공정을 나타내는 순서도이다.
먼저, 도 4a에 도시된 바와 같이, 절연기판(200)에 반도체층 예를 들어, 다결정 실리콘층을 형성한 후 사진식각하여 화소부와 회로부 각각에 위치하는 활성층(41)(51)(51')을 각각 형성한다. 상기 다결정 실리콘층은 절연기판(200) 전면에 비정질 실리콘층을 증착한 후 비정질 실리콘층에 탈수소화공정 및 레이저 어닐링 공정을 실시하여 상기 비정질 실리콘층을 결정화하여 형성하거나, 다결정 실리콘을 증착하여 형성할 수 있다.
다음으로, 도 4b에 도시된 바와 같이, 화소부 박막 트랜지스터의 채널영역과 엘디디영역이 될 부분과, 회로부에서 n형 박막 트랜지스터의 채널영역이 될 부분 및 p형 박막 트랜지스터 영역을 블로킹하는 감광막 패턴(PR)을 형성한다. 이어서, 노출된 활성층 부분에 n형의 고농도 불순물을 도핑하여 화소부 박막 트랜지스터의 소오스영역(41S)과 드레인영역(41D) 및 제 1 스토리지전극(41T)을 형성하고, 회로부의 n형 박막 트랜지스터에 소오스영역(51S)과 드레인영역(51D)을 형성한다. 이때, 비소 혹은 인 이온과 같은 n형 불순물을 1019～21/cm3 정도의 고농도로 활성층에 도핑하는 불순물 도핑공정을 진행할 수 있다. 상술한 바와 같이, 본 발명에서는 하나의 감광막 패턴을 사용하여 제 1 스토리지전극(41T)과 소오스/드레인영역(41S)(51S)(41D)(51D)을 동시에 형성할 수 있다. 따라서 종래의 기술에 비하여 감광막 패턴 형성공정과 불순물 도핑공정을 줄일 수 있게 된다.
다음으로, 도 4c에 도시된 바와 같이, 상기 감광막 패턴을 제거한 후 노출된 기판(200)에 절연층과 제 1 도전층을 연속적으로 형성한다. 이때, 상기 제 1 도전층으로는 크롬층이나 몰리브덴층 등과 같은 금속층이 사용될 수 있고, 절연층은 실리콘산화막이나 실리콘질화막 등과 같은 절연막이 사용될 수 있다. 이어서, 제 1 도전층에 사진식각 공정을 실시하여 화소부와 회로부에 각각 위치하는 게이트전극(43G)(53G)(53G')과 제 1 스토리지전극(41T)에 대응하는 제 2 스토리지전극(43T)을 형성한 후, 이들 전극(43G)(53G)(53G')(43T)을 마스크로하여 그 하단에 있는 절연층을 식각하여 게이트절연막(42G)(52)(52')과 스토리지 커패시터절연막(42T)을 형성한다.
이때, 회로부 n형 박막 트랜지스터의 게이트전극(53G)과 게이트절연막(52)은 그 하단에 있는 소오스영역(51S)과 드레인영역(51D)에 일부 중첩되도록 형성하는 것이 유리하다. 이와 같이, 회로부의 n형 박막 트랜지스터에서는 게이트전극(53G)이 소오스영역(51S) 혹은, 드레인영역(51D)에 중첩되게 함으로써, 구동전류의 감소를 억제할 수 있어서 회로부 소자의 구동능력을 향상시킬 수 있다.
도 4d에 도시된 바와 같이, 회로부의 p형 박막 트랜지스터만을 노출시키는 감광막 패턴(PR)을 형성한 후 전면에 p형의 고농도 불순물을 도핑하여 회로부의 p형 박막 트랜지스터에 소오스영역(51S')과 드레인영역(51D')을 형성한다. 이 때, 붕소 혹은 칼륨 불순물과 같은 p형 불순물을 1019～21/cm3 정도의 고농도로 활성층에 도핑하는 불순물 도핑공정을 진행할 수 있다.
다음으로, 도 4e에 도시된 바와 같이, 상기 감광막 패턴을 제거한 후 전면에 n형 불순물을 저농도로 도핑하여 화소부의 박막 트랜지스터에 엘디디영역(41L)을 형성한다. 화소부의 엘디디영역(41L)은 소오스영역(41S)과 드레인영역(41D) 사이에 도핑되지 않은 활성층 영역 중 게이트전극(43G)에 의해 블로킹되지 않는 부분에 n형 불순물이 저농도로 도핑됨으로써 형성된다. 이외의 다른 불순물 영역은 이미 고농도로 도핑되어 있기 때문에 n형 불순물을 이용한 저농도 불순물 도핑공정에 영향을 받지 않는다. 이때, 저농도 불순물 도핑공정은 비소 혹은 인 이온과 같은 n형 불순물을 1016～18/cm3 정도의 농도로 활성층에 도핑하여 진행할 수 있다. n형의 저농도 불순물 도핑공정을 생략함으로써, 엘디디영역(41L) 대신에 불순물 오프셋(offset)영역을 형성함으로써 화소부의 박막 트랜지스터를 오프셋 구조로 형성할 수 있다.
도 4f에 도시된 바와 같이, 노출된 기판(200) 전면을 덮는 제 1 절연막(210)을 형성한 후, 화소부 박막 트랜지스터의 소오스영역(41S), 드레인영역(41D), 회로부의 n형 및 p형 박막 트랜지스터 각각의 소오스영역(51S)(51S')과 드레인영역(51D)(51D')을 노출시키는 콘택홀을 형성한다. 이어서, 기판(200) 전면에 제 2 도전층을 형성한 후 사진식각 공정을 실시하여 화소부의 소오스배선(45S)과 드레인배선(45D), 회로부의 n형 박막 트랜지스터와 p형 박막 트랜지스터를 CMOS 구조로 연결하는 제 1 배선(55-1), 제 2 배선(55-2) 및 제 3 배선(55-3)을 각각 형성한다.
마지막으로, 도 4g에 도시된 바와 같이, 노출된 기판(200) 전면에 제 2 절연막(220)을 형성한 후, 사진식각공정을 실시하여 화소부의 드레인전극(45D)을 노출시키는 콘택홀을 형성한다. 이어서, 전면에 투명 도전층을 형성한 후 사진식각 공정을 실시하여 드레인영역(41S)에 연결되는 화소전극(47)을 화소부에 형성한다.
본 발명의 실시예에서는 화소부 박막 트랜지스터를 n형 박막 트랜지스터로 하여 공정을 진행하였지만, 화소부 박막 트랜지스터를 P형 트랜지스터로 채용할 수 있다. 이 경우, 불순물 도핑공정은 상술한 설명에서 n형 불순물과 p형 불순물을 바꾸어서 실시한다.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치를 나타내는 단면도로서, 동일기판에 화소부와 회로부를 함께 형성한 어레이 기판의 단면 구조를 개략적으로 나타내 것이다.
도면에 도시된 바와 같이, 화소부는 절연기판(300) 상에 활성층(61)이 형성되어 있는데, 활성층(61)에는 소오스영역(61S), 채널영역(61C) 및 드레인영역(61D)이 형성되어 있으며, 드레인영역(61D)에는 스토리지 커패시터의 제 1 스토리지전극(61T)이 일체로 형성되어 있다. 이때, 소오스영역(61S)과 드레인영역(61D)은 p형 고농도 불순물이 도핑되어 있고, 스토리지 커패시터의 제 1 스토리지전극(61T)에는 n형 고농도 불순물이 도핑되어 있다.
활성층(61)의 채널영역(61C) 상에는 게이트절연막(62)을 개재하여 형성된 게이트전극(63G)이 위치하여 있고 제 1 스토리지전극(61T) 상에는 스토리지 커패시터절연막(62T)을 개재하여 형성된 제 2 스토리지전극(63T)이 형성되어 있다. 그리고, 소오스영역(61S)을 노출시키는 콘택홀과 드레인영역(61D)의 일부와 제 1 스토리지전극(61T)의 일부를 동시에 노출시키는 콘택홀이 있는 제 1 절연막(310)이 기판(300) 전면을 덮고 있다. 상기 제 1 절연막(310) 상에는 소오스영역(61S)에 연결되어 있는 소오스배선(65S)과 드레인영역(61D)과 제 1 스토리지전극(61T)을 연결하는 드레인배선(65D)이 형성되어 있다. 따라서, p형 불순물로 도핑된 드레인영역(61D)과 n형 불순물로 도핑된 제 1 스토리지전극(61T)은 드레인배선(65D)에 의하여 전기적으로 연결되어 있다. 또한, 상기 제 1 절연막(310) 상에는 드레인전극(65D)을 노출시키는 제 2 절연막(320)이 형성되어 있으며 상기 제 2 절연막(320) 상에는 노출된 드레인전극(65D)에 연결된 화소전극(67)이 형성되어 있다.
또한, 회로부는 절연기판(300) 상에 CMOS 구조를 이루고 있는 n형 박막 트랜지스터와 p형 박막 트랜지스터가 위치하고 있고, 박막 트랜지스터의 구조는 상기 제 1 실시예에서 보인 바와 동일하다. 즉, 절연기판(300)에 활성층(71)(71')이 각각 형성되어 있는데, 각각의 활성층(71)(71')에는 소오스영역(71S)(71S'), 채널영역(71C)(71C') 및 드레인영역(71D)(71D')이 형성되어 있다. 활성층(71)(71')의 채널영역(71C)(71C') 상에는 게이트절연막(72)(72')을 개재하여 형성된 게이트전극(73G)(73G')이 각각 위치하고 소오스영역(71S)(71S')과 드레인영역(71D)(71D')을 각각 노출시키는 콘택홀이 있는 제1절연막(310)이 기판(300) 전면을 덮고 있다. 그리고, 제 1 절연막(310) 상에는 n형 박막 트랜지스터와 p형 박막 트랜지스터가 CMOS 구조를 이루도록 각각의 소오스영역(71S)(71S')과 드레인영역(71D)(71D')을 연결하는 제 1 배선(75-1), 제 2 배선(75-2) 및 제 3 배선(75-3)이 형성되어 있다. 그리고, 기판(300) 전면을 제 2 절연막(320)이 덮고 있다.
도 6a 내지 도 6f는 도 5에 도시된 본 발명의 제 2 실시예에 따른 액정표시장치의 제조공정을 나타내는 순서도이다.
먼저, 도 6a에 도시된 바와 같이, 절연기판(300)에 반도체층 예를 들어, 다결정 실리콘층을 형성한 후, 사진식각하여 화소부와 회로부 각각에 위치하는 활성층(61)(71)(71')을 각각 형성한다. 상기 다결정 실리콘층은 절연기판(300) 전면에 비정질 실리콘층을 증착한 후, 상기 비정질 실리콘층에 탈수소화 공정 및 레이저 어닐 공정을 실시하여 비정질 실리콘층을 결정화하여 형성하거나, 다결정 실리콘을 증착하여 형성할 수 있다.
다음으로, 도 6b에 도시된 바와 같이, 화소부의 박막 트랜지스터 부분과, 회로부 n형 박막 트랜지스터의 채널영역이 될 부분 및 p형 박막 트랜지스터 영역을 블로킹하는 감광막 패턴(PR)을 형성한다. 이어서, 노출된 활성층 부분에 고농도 n형 불순물을 도핑하여 화소부에 제 1 스토리지전극(61T)을 형성하고, 회로부의 n형 박막 트랜지스터에 소오스영역(71S)과 드레인영역(71D)을 형성한다. 이때, 비소 혹은 인 이온과 같은 n형 불순물을 1019～21/cm3 정도의 고농도로 활성층에 도핑하는 불순물 도핑공정을 진행할 수 있다.
상술한 바와 같이, 본 발명에서는 하나의 감광막 패턴을 사용하여 제 1 스토리지전극(61T)과 회로부 n형 박막 트랜지스터의 소오스영역(71S)과 드레인영역(71D)을 동시에 형성한다. 따라서, 종래의 기술에 비하여 감광막 패턴 형성공정과 불순물 도핑공정을 줄일 수 있다.
다음으로, 도 6c에 도시된 바와 같이, 상기 감광막 패턴을 제거한 후 노출된 기판(300)에 절연층과 제 1 도전층을 연속적으로 형성한다. 이 때, 상기 제 1 도전층으로는 크롬층이나 몰리브덴층 등과 같은 금속층이 사용될 수 있고, 절연층은 실리콘산화막이나 실리콘질화막 등과 같은 절연막이 사용될 수 있다. 이어서, 제 1 도전층에 사진식각공정을 실시하여 화소부와 회로부에 각각 위치하는 게이트전극(63G)(73G)(73G')과, 제 1 스토리지전극(61T)에 대응하는 제 2 스토리지전극(63T)을 형성한 후, 이들 전극(63G)(73G)(73G')(63T)을 마스크로하여 그 하단에 있는 절연층을 식각하여 게이트절연막(62G)(72)(72')과 스토리지 커패시터절연막(62T)을 형성한다. 이때, 회로부 n형 박막 트랜지스터의 게이트전극(73G)과 게이트절연막(72)은 그 하단에 있는 소오스영역(71S)과 드레인영역(71D)에 일부 중첩되도록 형성하는 것이 유리하다. 이와 같이, 회로부의 n형 박막 트랜지스터에서는 게이트전극(73G)이 소오스영역(71S) 혹은, 드레인영역(71D)에 중첩되게 함으로써 구동전류의 감소를 억제하여 회로부 소자의 구동능력을 향상시킬 수 있다.
도 6d에 도시된 바와 같이, 화소부의 박막 트랜지스터 영역과 회로부 P형 박막 트랜지스터 영역을 노출시키는 감광막 패턴(PR)을 형성한 후, 전면에 p형 고농도 불순물을 도핑하여 화소부의 박막 트랜지스터의 소오스영역(61S')과 드레인영역(61D')과, 회로부의 p형 박막 트랜지스터에 소오스영역(71S')과 드레인영역(71D')을 형성한다. 이때, 붕소 불순물 등과 같은 p형 불순물을 1019～21/cm3 정도의 고농도로 활성층에 도핑하는 불순물 도핑공정을 진행할 수 있다.
다음으로, 도 6e에 도시된 바와 같이, 노출된 기판(300) 전면을 덮는 제 1 절연막(310)을 형성한 후 화소부 박막 트랜지스터의 소오스영역(61S), 드레인영역(61D)의 일부와 제 1 스토리지전극(61T)의 일부, 회로부의 n형 및 p형 박막 트랜지스터 각각의 소오스영역(71S)(71S')과 드레인영역(71D)(71D')을 노출시키는 콘택홀을 형성한다. 이어서, 기판(300) 전면에 제 2 도전층을 형성한 후 사진식각 공정을 실시하여 화소부의 소오스배선(65S)과 드레인배선(65D), 회로부의 n형 박막 트랜지스터와 p형 박막 트랜지스터를 CMOS 구조로 연결하는 제 1 배선(75-1), 제 2 배선(75-2) 및 제 3 배선(75-3)을 각각 형성한다.
드레인배선(65D)은 드레인영역(65D)과 제 1 스토리지전극(61T)을 연결함으로써, p형 불순물로 도핑된 드레인영역(61D)과 n형 불순물로 도핑된 제 1 스토리지전극(61T)을 전기적으로 연결하고 있다. 이때, 드레인영역(61D)의 일부와 제 1 스토리지전극(61T)의 일부를 하나의 콘택홀로 동시에 노출시킨 후, 드레인배선(65D)으로 연결할 수 도 있지만, 드레인영역(61D)과 제 1 스토리지전극(61T) 각각을 노출시키는 두 개의 콘택홀을 형성한 후, 노출된 드레인영역(61D)과 제 1 스토리지전극(61T)을 드레인배선(65D)으로 연결하는 방법도 있다.
마지막으로, 도 6f에 도시된 바와 같이, 노출된 기판(300) 전면에 제 2 절연막(320)을 형성한 후, 사진식각 공정을 실시하여 화소부의 드레인전극(65D)을 노출시키는 콘택홀을 형성한다. 이어서, 전면에 투명도전층을 형성한 후, 사진식각 공정을 실시하여 드레인전극(65D)에 연결되는 화소전극(67)을 화소부에 형성한다.
본 발명은 활성층에 제 1 스토리지전극을 형성하기 위한 불순물 도핑공정과 소오스영역과 드레인영역을 형성하기 위한 불순물 도핑공정을 동시에 실시함으로써 종래의 기술에 비하여 공정횟수를 단축하여 액정표시장치의 제조공정을 단순화할 수 있다.
도 1은 종래의 기술에 의한 액정표시장치를 나타내는 단면도.
도 2a 내지 도 2h는 도 1에 도시된 액정표시장치의 제조공정을 나타내는 순서도.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치를 나타내는 단면도.
도 4a 내지 도 4g는 도 3에 나타낸 액정표시장치의 제조공정을 나타내는 순서도.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치를 나타내는 단면도.
도 6a 내지 도 6f는 도 5에 나타낸 액정표시장치의 제조공정을 나타내는 순서도.
Claims (11)
- 기판을 제공하는 단계;상기 기판 위에 제 1 영역, 제 2 영역, 채널영역 및 스토리지영역이 정의되는 반도체층을 형성하는 단계;상기 반도체층의 제 2 영역과 채널영역을 감광막으로 가린 후, 고농도 불순물을 주입하여 상기 제 1 영역에 소오스/드레인영역을 형성하며 상기 스토리지영역에 제 1 스토리지전극을 형성하는 단계;상기 채널영역 위에 제 1 절연막이 개재된 게이트전극을 형성하며, 상기 제 1 스토리지전극 위에 상기 제 1 절연막이 개재된 제 2 스토리지전극을 형성하는 단계;상기 기판 위에 상기 제 1 영역의 일부를 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계;상기 제 1 콘택홀을 통해 상기 제 1 영역에 전기적으로 접속하는 소오스배선과 드레인배선을 형성하는 단계;상기 기판 위에 상기 드레인배선을 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계; 및상기 제 2 콘택홀을 통해 상기 드레인배선에 연결되는 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 영역은 소오스영역 또는 드레인영역인 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 영역은 상기 제 1 영역과 채널영역 사이에 정의되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 영역은 오프셋영역인 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극과 제 2 스토리지전극을 형성한 후에 상기 반도체층의 제 2 영역에 저농도 불순물을 주입하여 엘디디영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 화소부와 구동회로부로 구분되는 기판을 제공하는 단계;상기 화소부 기판 위에 제 1 영역, 제 2 영역, 채널영역 및 스토리지영역이 정의되는 제 1 반도체층을 형성하며, 상기 구동회로부 기판 위에 제 1 영역과 채널영역이 정의되는 제 2 반도체층과 제 3 반도체층을 형성하는 단계;상기 제 1, 제 2 반도체층의 제 2 영역과 채널영역 및 상기 제 2 반도체층을 감광막으로 가린 후, 제 1 도전형의 고농도 불순물을 주입하여 상기 제 1, 제 2 반도체층의 제 1 영역에 제 1 도전형의 소오스/드레인영역을 각각 형성하며, 상기 제 1 반도체층의 스토리지영역에 제 1 스토리지전극을 형성하는 단계;상기 반도체층들의 채널영역 위에 제 1 절연막이 개재된 게이트전극들을 형성하며, 상기 제 1 스토리지전극 위에 상기 제 1 절연막이 개재된 제 2 스토리지전극을 형성하는 단계;상기 제 1, 제 2 반도체층을 감광막으로 가린 후, 제 2 도전형의 고농도 불순물을 주입하여 상기 제 3 반도체층의 제 1 영역에 제 2 도전형의 소오스/드레인영역을 형성하는 단계;상기 기판 위에 상기 제 1 영역의 일부를 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계;상기 제 1 콘택홀을 통해 상기 제 1 반도체층의 제 1 영역에 전기적으로 접속하는 소오스배선과 드레인배선을 형성하며, CMOS 구조를 이루도록 상기 제 2 반도체층과 제 3 반도체층을 연결하는 제 1 배선, 제 2 배선 및 제 3 배선을 형성하는 단계;상기 기판 위에 상기 드레인배선을 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계; 및상기 제 2 콘택홀을 통해 상기 드레인배선에 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
- 제 6 항에 있어서, 상기 게이트전극들과 제 2 스토리지전극을 형성한 후에 상기 제 1 반도체층의 제 2 영역에 저농도 불순물을 주입하여 엘디디영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 6항에 있어서, 상기 제 2 반도체층의 게이트전극은 상기 제 2 반도체층의 소오스영역 및 드레인영역과 일부 중첩하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 화소부와 구동회로부로 구분되는 기판을 제공하는 단계;상기 화소부 기판 위에 제 1 영역, 채널영역 및 스토리지영역이 정의되는 제 1 반도체층을 형성하며, 상기 구동회로부 기판 위에 제 1 영역과 채널영역이 정의되는 제 2 반도체층과 제 3 반도체층을 형성하는 단계;상기 제 1 반도체층의 제 1 영역과 채널영역, 상기 제 2 반도체층의 채널영역 및 상기 제 2 반도체층을 감광막으로 가린 후 제 1 도전형의 고농도 불순물을 주입하여 상기 제 1 반도체층의 스토리지영역에 제 1 스토리지전극을 형성하며, 상기 제 2 반도체층의 제 1 영역에 제 1 도전형의 소오스/드레인영역을 형성하는 단계;상기 반도체층들의 채널영역 위에 제 1 절연막이 개재된 게이트전극들을 형성하며, 상기 제 1 스토리지전극 위에 상기 제 1 절연막이 개재된 제 2 스토리지전극을 형성하는 단계;상기 제 1 반도체층의 스토리지영역과 상기 제 2 반도체층을 감광막으로 가린 후, 제 2 도전형의 고농도 불순물을 주입하여 상기 제 1 반도체층의 제 1 영역과 상기 제 3 반도체층의 제 1 영역에 제 2 도전형의 소오스/드레인영역을 각각 형성하는 단계;상기 기판 위에 상기 제 1 영역들의 일부와 상기 제 1 스토리지전극의 일부를 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계;상기 제 1 콘택홀을 통해 상기 제 1 반도체층의 제 1 영역에 전기적으로 접속하는 소오스배선과 드레인배선을 형성하며, CMOS 구조를 이루도록 상기 제 2 반도체층과 제 3 반도체층을 연결하는 제 1 배선, 제 2 배선 및 제 3 배선을 형성하는 단계;상기 기판 위에 상기 드레인배선을 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계; 및상기 제 2 콘택홀을 통해 상기 드레인배선에 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 드레인배선은 상기 제 1 반도체층의 드레인영역과 제 1 스토리지전극이 연결되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 제 2 반도체층의 게이트전극은 상기 제 2 반도체층의 소오스영역 및 드레인영역과 일부 중첩하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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