KR100425855B1 - 액정표시장치및그제조방법 - Google Patents
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Abstract
본 발명의 액정표시장치는 게이트전극 측면에 서브게이트전극을 형성하여 균일한 엘디디영역을 형성하려 하는 것으로, 제 1 기판, 상기 제 1 기판 위에 형성되며 채널영역, 제 1 영역, 서브채널영역 및 소오스/드레인영역으로 구분되는 반도체층; 상기 채널영역 위에 제 1 절연막을 개재하여 형성되는 게이트전극; 및 상기 서브채널영역 위에 제 1 절연막을 개재하여 형성되는 적어도 하나의 서브게이트전극을 포함하며, 상기 제 1 영역은 소오스/드레인영역과 채널영역 사이에 동일한 폭을 가진다.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 엘디디(Lightly Doped Drain; LDD)영역 또는 오프셋(offset)영역을 균일하게 형성함으로써 균일한 특성의 박막트랜지스터를 구비한 액정표시장치 및 그 제조방법에 관한 것이다.
액티브 매트릭스 액정표시장치(Active Matrix Liquid Crystal Display; AMLCD)에 형성되는 박막트랜지스터는 현재까지 비정질 실리콘 박막트랜지스터가 주종을 이루고 있지만, 비정질 실리콘에 비하여 이동도가 높은 다결정 실리콘을 이용할 경우, 패널 상에 별도의 구동회로를 부착하지 않고, 구동회로를 내장할 수 있어, 최근 다결정 실리콘 박막트랜지스터로의 대체가 이루어지고 있다.
다결정 실리콘 박막트랜지스터 액정표시장치는 주로 유리기판 위에 구동회로와 화소어레이가 함께 내장된 구조를 취하고 있는데, 구동회로부의 박막트랜지스터는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 화소 어레이부의 화소 스위치용 박막트랜지스터는 오프(off) 상태의 드레인 전류 값이 크기 때문에 박막트랜지스터가 스위치 기능을 하는데 방해를 준다. 이러한 오프 전류를 적절한 수준으로 낮추기 위하여, 엘디디 구조, 오프셋 구조, 듀얼 게이트 구조 등을 채택한 박막트랜지스터가 제안되고 있다.
제 1 도와 제 2 도는 박막트랜지스터를 화소 스위치용 소자로 채택한 종래의 액정표시장치에서의 화소의 일부평면도와 그 I-I선에 따른 단면도를 나타낸 것이다.
실제의 액정표시장치에서는 N개의 주사선과 M개의 신호선이 교차하여 N×M개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
먼저, 제 1 도를 참조하면, 절연기판 상에 주사선(13' )과 신호선(18' )이 교차하여 배열되어 있으며, 상기 주사선(13' )은 박막트랜지스터의 게이트전극(13)이 연장 형성되어 있고, 신호선(18' )은 소오스전극(18)이 연장 형성되어 있다. 그리고, 소오스전극(18)에 대응하여 형성된 드레인전극(19)에는 화소전극(21)이 연결되어 있으며, 스토리지 캐패시터 제 1 전극(24)이 신호선(18' )에 교차하여 형성되어 있다. 따라서, 스토리지 캐패시터 제 1 전극의 상부에 위치한 투명도전물질로 이루어진 화소전극(21)은 스토리지 캐패시터 제 2 전극이 된다.
제 2 도를 참조하면, 절연기판(10) 상에 다결정 실리콘 박막으로 이루어진 반도체 활성층(11)이 형성되어 있다. 상기 반도체 활성층(11)의 좌우 양측에는 고농도 불순물영역인 소오스영역(11a)과 드레인영역(11b)이 격리되어 형성되어 있고,그 사이의 소정부분에 채널영역(11c)이 형성되어 있다. 그리고, 소오스영역(11a)과 채널영역(11c) 사이 및 드레인영역(11b)과 채널영역(11c) 사이에는 저농도의 불순물 영역인 엘디디영역(16)이 각각 형성되어 있다.
상기 채널영역(11c) 상부에는 게이트절연막(12)을 개재하여 형성된 게이트전극(13)이 위치하여 있고, 소오스전극(18)과 드레인전극(19)이 층간절연막(17)에 형성된 콘택홀을 통하여 소오스영역(11a)과 드레인영역(11b)에 각각 접속되어 있다. 그리고, 화소전극(21)이 보호막(20)에 형성된 콘택홀을 통하여 드레인전극(19)과 연결되어 있다.
이러한 종래의 엘디디 구조의 박막트랜지스터는 제 3 도에 도시한 각 단계를 진행하여 제조할 수 있다. 제 3 도는 종래의 박막트랜지스터 제조공정을 제 1 도의 I-I' 단면으로 예시한 공정도이다.
우선, 제 3 도의 (가)와 같이, 절연기판(10) 상에 다결정 실리콘을 적층한후, 패터닝하여 반도체 활성층(11)을 형성한다. 그 후, 상기 반도체 활성층(11) 및 노출된 기판의 표면에 제 1 절연막 및 금속물질 또는 불순물이 도핑된 다결정 실리콘 등의 도전물질 등의 제 1 도전층을 순차적으로 형성한다. 그 후, 소정의 형상대로 패터닝하여 게이트절연막(12)이 개재된 게이트전극(13)을 함께 형성한다. 이때, 실제 소자에서는 게이트전극(13)과 연장되는 주사선과, 스토리지 캐패시터 제 1 전극도 함께 형성되도록 패터닝한다.
그 다음, 제 3 도의 (나)와 같이, 전면에 포토레지스트 등을 적층한 후, 패터닝하여 게이트전극(13)과 그 하단에 위치한 게이트절연막(12) 및 그 주변의 반도체 활성층부분을 덮는 이온주입 마스크(15)를 형성한다. 이후, 상기 이온주입 마스크(15)를 이용하여 노출된 반도체 활성층(11)에 이온주입 또는 도핑의 방법으로 고농도의 불순물이온을 주입하여, 소오스영역(11a) 및 드레인영역(11b)을 형성한다. 그후, 이온주입과정에서 손상된 반도체 활성층의 결정구조를 활성화하기 위한 열처리 또는 레이저를 이용한 어닐링 공정을 진행한 후, 다음 공정을 위해 상기 이온주입 마스크(15)를 제거한다.
이어서, 제 3 도의 (다)와 같이, 반도체 활성층(11)의 전면에 게이트전극(13)을 마스크로 하여, 소오스영역(11a) 및 드레인영역(11b)에 주입한 이온과 같은 도전형의 이온을 저농도로 주입하여, 소오스영역(11a)과 드레인영역(11b)의 각 내측에 엘디디영역(16)을 형성한다. 따라서, 반도체 활성층(11)에는 소오스영역(11a)-엘디디영역(16)-채널영역(11c)-엘디디영역(16)-드레인영역(11b)이 순서대로 형성된다.
그 다음, 제 3 도의 (라)와 같이, 전면에 산화막 등을 이용하여 제 2 절연막을 형성한 후, 반도체 활성층의 소오스영역(11a) 및 드레인영역(11b)이 노출되도록 하는 콘택홀이 형성된 층간절연막(17)을 형성한다. 이후, 콘택홀 내부 및 층간절연막(17) 상에 제 2 도전물질을 적층한 후, 패터닝하여 소오스영역(11a) 및 드레인영역(11b)에 연결되는 소오스전극(18) 및 드레인전극(19)을 형성한다.
이후, 전면에 제 3 절연막을 형성한 후, 드레인전극(19)의 일부를 노출시키는 콘택홀이 있는 보호막(20)을 형성한 다음, 제 3 도전물질을 적층한 후, 패터닝하여 보호막(20)상에 드레인전극(19)과 연결되는 화소전극(21)을 형성하면, 제 2도에 보인 바와 같은 단면구조를 가지는 박막트랜지스터를 얻을 수 있다.
상기와 같이, 종래의 엘디디 구조의 다결정 실리콘 박막트랜지스터는 엘디디 영역을 정의하기 위하여 포토레지스트를 사용한 이온주입 마스크를 이용하였다. 즉, 상부에 반도체 활성층과 게이트전극이 형성된 절연기판 상에 포토레지스트를 적층한 후, 엘디디영역이 정의된 마스크를 사용하여 포토레지스트 상에 엘디디영역을 정의한 다음, 에칭하여 이온주입 마스크를 형성하였다. 그러나, 이 과정에서 마스크가 오정렬(misalignment)되거나, 정의된 엘디디영역보다 과도하게 에칭되는 경우가 발생하였다. 따라서, 정확하고 균일한 크기의 엘디디영역을 확보하는데 어려움이 있었다. 그 결과 각 화소에 형성된 박막트랜지스터를 균일하게 형성하지 못하게 되는데, 이러한 소자의 불균일한 형성에 의해 화질의 유니포미티(uniformity)가 저하되어 콘트라스트비(contrast ratio)의 저하 및 플리커(flicker)를 야기시켰다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 게이트전극 측면에, 상기 게이트전극과 일정한 거리에 서브게이트전극을 형성함으로써 균일한 엘디디영역을 형성하려 하는 것이다.
제 1 도는 종래의 박막트랜지스터를 화소 스위치용 소자로 채택한 액정표시 장치의 화소의 평면도.
제 2 도는 제 1 도의 I-I'선에 따른 단면도.
제 3 도는 종래의 박막트랜지스터 제조공정을 제 1 도의 I-I' 단면으로 예시한 공정도.
제 4 도는 본 발명의 박막트랜지스터를 화소 스위치용 소자로 채택한 액정표시장치의 화소의 평면도.
제 5 도는 제 4 도의 II-II'선에 따른 단면도.
제 6 도는 본 발명의 박막트랜지스터 제조공정을 제 4 도의 II-II' 단면으로 예시한 공정도.
** 도면의 주요 부분에 대한 부호의 설명 **
50 : 절연기판 51 : 반도체 활성층
51a : 소오스영역 51b : 드레인영역
51c : 채널영역 51c' : 서브채널영역
52 : 게이트절연막 53 : 게이트전극
53' : 주사선 54 : 서브게이트전극
54' : 스토리지 캐패시터 제 1 전극
55 : 이온주입 마스크 56 : 엘디디영역
57 : 층간절연막 58 : 소오스전극
59 : 드레인전극 60 : 보호막
61 : 화소전극
이를 위하여 본 발명의 액정표시장치는 제 1 기판; 상기 제 1 기판 위에 형성되며 채널영역, 제 1 영역, 서브채널영역 및 소오스/드레인영역으로 구분되는 반도체층: 상기 채널영역 위에 제 1 절연막을 개재하여 형성되는 게이트전극 및 상기 서브채널영역 위에 제 1 절연막을 개재하여 형성되는 적어도 하나의 서브게이트전극을 포함하며, 상기 제 1 영역은 소오스/드레인영역과 채널영역 사이에 동일한 폭을 가진다.
또한, 본 발명에 의한 액정표시장치의 제조방법은 1) 기판 상에 다결정 실리콘박막을 이용하여 반도체 활성층을 형성하는 단계, 2) 상기 반도체 활성층 상에 제 1 절연막이 개재된 게이트전극과 상기 게이트전극 주변의 상기 반도체 활성층 상에 제 1 절연막이 개재된 적어도 하나의 서브게이트전극을 형성하는 단계, 3) 상기 게이트전극과 서브게이트전극의 일부를 덮는 이온주입 마스크를 형성한 후, 상기 이온주입 마스크를 이용하여 상기 반도체 활성층에 고농도의 불순물을 주입함으로써, 상기 반도체 활성층의 양측에 소오스영역과 드레인영역을 형성하는 단계 및 4) 상기 게이트전극과 서브게이트전극을 마스크로 하여 상기 반도체 활성층에 저농도의 불순물을 주입하여 상기 게이트전극과 서브게이트전극 사이의 하부의 상기 반도체 활성층에 엘디디영역을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하면 다음과 같다.
제 4 도와 제 5 도는 본 발명의 박막트랜지스터가 구비된 액정표시장치에서의 화소의 일부평면도와 그 II-II' 단면도를 나타낸 것이다.
제 4 도를 참조하면, 절연기판 위로 주사선(53' )과 신호선(58' )이 교차하여 배열되어 있다. 상기 주사선(53' )은 박막트랜지스터의 게이트전극(53)이 연장 형성되어 있고, 신호선(58' )은 소오스전극(58)이 연장 형성되어 있다. 그리고, 게이트 전극(53)의 좌우에는 소정의 거리를 두고 서브게이트전극(54)이 각각 형성되어 있다. 따라서, 본 발명은 게이트전극이 다수개인 다중게이트전극을 구비한다.
이 때, 상기 서브게이트전극(54)은 신호선(58' )과 교차하고 상기 주사선(53' )과 평행한 방향으로 배열되며 일부가 화소전극(61)과 중첩하도록 형성된 스토리지 캐패시터 제 1 전극(54' )에 연결되어 있다.
상기 스토리지 캐패시터 제 1 전극(54' )의 상부에는 드레인전극(59)과 연결되며 투명도전물질로 형성된 화소전극(61)이 위치하고 있다. 따라서, 화소전극(61)은 스토리지 캐패시터의 제 2 전극이 되고, 스토리지 캐패시터 제 1 전극(54' )과 함께 스토리지 캐패시터를 형성한다.
상기 서브게이트전극(54)은 엘디디영역을 균일하게 형성하기 위해서 구비한 것으로 종래의 스토리지전극과는 별개로 구성할 수도 있지만, 본 실시예에서는 제조공정의 단순화와 비용의 절감을 위해 스토리지 캐패시터 제 1 전극(54' )에서 주사선(53' ) 방향으로 연장하여 형성하였다. 다만, 상기와 같은 구성은 하나의 실시예에 불과하며 본 발명을 이에 한정하는 것은 아니다.
제 5 도를 참조하면, 절연기판(50) 상에 다결정 실리콘 박막으로 이루어진 반도체 활성층(51)이 형성되어 있다. 반도체 활성층(51)의 좌우 양측에는 고농도 불순물영역인 소오스영역(51a)과 드레인영역(51b)이 격리되어 형성되어 있고, 소오스영역(51a) 및 드레인영역(51b) 내측에는 채널영역(51c)과 서브채널영역(51c' )이 각각 위치한다. 또한, 상기 채널영역(51c)과 서브채널영역(51c' ) 사이에는 저농도 불순물영역인 엘디디영역(56)이 형성되어 있다.
상기 채널영역(51c) 상부에는 게이트절연막(52)을 개재하여 형성된 게이트전극(53)이 위치하고 있으며, 서브채널영역(51c' ) 상부에는 게이트절연막(52)을 개재하여 형성된 서브게이트전극(54)이 위치하여 있다. 그리고, 소오스전극(58)과 드레인전극(59)이 층간절연막(57)에 형성된 콘택홀을 통하여 상기 소오스영역(51a)과 드레인영역(51b)에 각각 접속되어 있다. 또한, 화소전극(61)이 보호막(60)에 형성된 콘택홀을 통하여 드레인전극(59)과 연결되어 있다.
본 실시예에서와 같이 서브게이트전극(54)을 스토리지 캐패시터 제 1 전극(54' )에 연결되도록 구성하면, 상기 서브게이트전극(54)은 공통전압을 인가 받을 수 있게 된다. 그 이유는 일반적인 스토리지-온-커먼(Storage On Common; SOC) 구조에서 스토리지 캐패시터 제 1 전극(54' )은 칼라필터 기판의 공통전극(미도시)과 전기적으로 접속되어 공통전압을 인가 받기 때문이다.
상기와 같이 서브게이트전극(54)에 일정한 공통전압이 인가되면 서브채널(51c')은 항상 온 상태에 있게 되어, 일반적인 박막트랜지스터의 구동과 같이 게이트전극(53)에 인가되는 구동전압에 따라 상기 박막트랜지스터가 온/오프 상태로 스위칭 하게 된다.
본 실시예에 의한 박막트랜지스터는 소오스영역 및 드레인영역의 각 내측에 엘디디영역이 형성되어 있기 때문에, 화소 스위치로 작동할 때 드레인의 오프전류를 감소시킬 수 있게 된다. 이러한 목적은 엘디디영역을 불순물이 첨가되지 않는 오프셋영역으로 대치하여도 성취할 수 있다.
또한, 본 실시예에서는 서브채널영역을 소오스영역과 드레인영역 양측에 각각 형성하였지만, 소오스영역 혹은 드레인영역의 어는 한 측에만 형성해도 드레인의 누설전류를 감소시킬 수 있다.
이러한 본 발명에 따른 박막트랜지스터는 제 6 도에 도시한 각 단계를 진행하여 제조할 수 있다. 제 6 도는 본 발명의 박막트랜지스터 제조공정을 제 4 도의 II-II' 단면으로 예시한 공정도이다.
우선, 제 6 도의 (가)와 같이, 절연기판(50) 상에 다결정 실리콘을 적층한 후, 소정의 형상으로 패터닝하여 반도체 활성층(51)을 형성한다. 그후, 상기 반도체 활성층(51) 및 노출된 기판의 표면에 실리콘 산화막 또는 실리콘 질화막을 이용한 제 1 절연막과 금속물질 또는 불순물이 도핑된 다결정 실리콘 등의 도전물질 등을 이용한 제 1 도전층을 순차적으로 형성한다. 그후, 소정의 형상으로 패터닝하여 게이트절연막(12)이 각각 개재된 게이트전극(53)과 서브게이트전극(54)을 형성한다. 이 때, 실제 소자에서는 게이트전극(53)에 연결되는 주사선과 서브게이트전극(54)에 연결되는 스토리지 캐패시터 제 1 전극(54' )도 함께 형성되도록 패터닝한다.
그 다음, 제 6 도의 (나)와 같이, 전면에 포토레지스트 등을 적층한 후, 패터닝하여 이온주입 마스크(55)를 형성한다. 이 때의 이온주입 마스크(55)는 게이트 전극(53)과 서브게이트전극(54) 사이의 하부에 위치한 반도체 활성층 부분을 완전히 덮고, 서브게이트전극(54)의 외측에 위치한 반도체 활성층 부분을 노출시키도록 하는 것을 목적으로 하고 있다. 이와 같은 목적은 다음에 상술하겠지만, 상기 게이트전극(53)과 서브게이트전극(54) 사이의 하부에 위치한 반도체 활성층 부분을 고농도의 이온주입으로부터 안전하고 균일하게 보호하기 위해서이다. 도면에 보인 바와 같이, 이온주입 마스크(55)의 좌우 외곽부분이 서브게이트전극(54)의 상단에만위치하도록 포토레지스트를 에칭하기만 하면 상기의 목적은 달성될 수 있다. 이는 포토레지스트를 에칭하는 과정에서 서브게이트전극의 폭(△L)만큼 공정상 여유를 생기게 하며, 그 결과 서브게이트전극의 폭(△L) 정도의 마스크의 정렬오차나 그 정도(△L)만큼의 포토레지스트 오버에칭도 허용되게 된다.
이후, 상기와 같은 이온주입 마스크(55)를 이용하여 노출된 반도체 활성층에 고농도의 불순물이온을 주입하여 소오스영역(51a) 및 드레인영역(51b)을 형성한다. 그후, 이온주입과정에서 손상된 활성층의 결정구조를 활성화하기 위한 열처리 또는 레이저를 이용한 어닐링 공정을 진행한 후, 다음 공정을 위해 이온주입 마스크(55)를 제거한다.
이어서, 제 6 도의 (다)와 같이, 반도체 활성층(51) 전면에 게이트전극(53)과 서브게이크전극(54)을 마스크로 하여, 소오스영역(51a) 및 드레인영역(51b)에 주입한 이온과 같은 도전형의 저농도 불순물을 주입함으로써 게이트전극(53)과 서브게이크전극(54) 사이에 위치한 반도체 활성층에 엘디디영역(56)을 형성한다. 따라서, 반도체 활성층(51)에는 소오스영역(51a)-서브채널영역(51c')-엘디디영역(56)-채널영역(51c)-엘디디영역(56)-서브채널영역(51c')-드레인영역(51b)이 순서대로 형성된다.
본 실시예에서는 저농도의 불순물로 이루어진 엘디디영역을 반도체 활성층에 형성시켰지만, 제 6 도의 (다)에 설명된 저농도의 불순물 주입공정을 생략함으로써 엘디디영역을 오프셋영역으로 대치시킬 수 있다. 이는 오프셋영역 또한, 박막트랜지스터에서 드레인의 오프전류를 감소시킬 수 있기 때문이다.
또한, 본 실시예에서는 고농도 불순물 영역을 먼저 형성하고 후에 엘디디 영역을 형성하였지만, 엘디디영역을 먼저 형성한 후에 고농도 불순물 영역을 형성할 수도 있으며, 이를 설명하면 다음과 같다. 즉, 제 6 도의 (가)를 참조하여 상술된 공정단계를 거친 후, 제 6 도의 (다)에 보인 바와 같이 반도체 활성층 전면에 저농도 이온을 주입한다. 이어서, 제 6 도의 (나)에 보인 이온주입 마스크의 패턴과 같이 게이트전극은 완전히 덮고 서브게이트전극의 일부영역만 덮는 이온주입 마스크를 형성한 후, 고농도 이온을 주입한다. 그 결과 서브게이트전극의 외측에 위치한 반도체 활성층에는 소오스영역과 드레인영역이 형성되고, 서브게이트전극과 게이트 전극의 사이에 위치한 반도체 활성층에는 이온주입 마스크로 인하여 엘디디영역이 고동도의 불순물 이온주입으로부터 안전하게 보호되어 균일하게 형성된다.
그 다음, 제 6 도의 (라)와 같이, 기판전면에 산화막 등을 이용하여 제 2 절연막을 형성한 후, 반도체 활성층의 소오스영역(51a) 및 드레인영역(51b)이 노출되도록 하는 콘택홀이 형성된 층간절연막(57)을 형성한다. 이후, 콘택홀 내부 및 층간절연막(57) 상에 제 2 도전물질을 적층한 후, 패터닝하여 소오스영역(51a) 및 드레인영역(51b)에 연결되는 소오스전극(58) 및 드레인전극(59)을 형성한다.
이후, 전면에 제 3 절연막을 형성한 후, 드레인전극(59)의 일부를 노출시키는 콘택홀이 있는 보호막(60)을 형성한 다음, 제 3 도전물질을 적층한 후 패터닝하여 보호막(60)상에 드레인전극(59)과 연결되는 화소전극(61)을 형성하면, 제 5 도에 보인 바와 같은 단면구조를 가지는 박막트랜지스터를 얻을 수 있다.
상술한 바와 같이 본 발명은 서브게이트전극 상부의 임의의 부분까지 이온주입 마스크를 형성함으로써, 상기 서브게이트전극과 이온주입 마스크가 중첩될 수 있는 폭만큼 패턴 마스크의 정렬오차나 오버에치에 의한 엘디디 영역의 변화를 보상할 수 있어서, 균일한 엘디디 영역을 형성할 수 있다.
또한, 본 발명의 박막트랜지스터를 액티브 매트릭스 액정표시장치에 채택할 경우에는 패널 전체적으로 균일한 크기의 엘디디 영역을 가지는 박막트랜지스터를 제공할 후 있으므로, 화질의 균일성 향상과 콘트라스트비의 증가 및 플리커 감소 등의 화질 특성 향상을 가져올 수 있다.
Claims (13)
- 제 1 기판;상기 제 1 기판 위에 형성되며 채널영역, 제 1 영역, 서브채널영역 및 소오스/드레인영역으로 구분되는 반도체층;상기 임의영역에 형성되되, 상기 서브채널과 상기 채널영역 사이에 위치하는 하나이상의 제1영역과,상기 채널영역 위에 제 1 절연막을 개재하여 형성되는 게이트전극; 및상기 서브채널영역 위에 제 1 절연막을 개재하여 형성되는 적어도 하나의 서브게이트전극을 포함하며, 상기 제 1 영역은 소오스/드레인영역과 채널영역 사이에 동일한 폭을 가지는 액정표시장치.
- 제 1 항에 있어서,상기 결과물 위에 형성되며, 상기 반도체층의 소오스/드레인영역을 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막;상기 제 1 콘택홀을 통해 상기 소오스영역과 드레인영역과 전기적으로 접속하는 소오스전극과 드레인전극;상기 결과물 위에 형성되며 제 2 콘택홀을 포함하는 제 3 절연막; 및상기 제 2 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 제 1 영역은 엘디디영역인 것을 특징으로 하는 액정 표시장치.
- 제 1 항에 있어서, 상기 제 1 영역은 오프셋영역인 것을 특징으로 하는 액정 표시장치.
- 제 1 항에 있어서, 상기 서브게이트전극은 상기 게이트전극과 다른 배선층에 연결되는 것을 특징으로 하는 액정표시장치.
- 제 5 항에 있어서, 상기 배선층은 화소전극과 함께 스토리지 캐패시터를 이루는 스토리지 캐패시터의 제 1 전극인 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 서브게이트전극은 상기 게이트전극의 양측에 형성되는 것을 특징으로 하는 액정표시장치.
- 1) 기판 상에 다결정 실리콘박막을 이용하여 반도체 활성층을 형성하는 단계;2) 상기 반도체 활성층 상에 제 1 절연막이 개재된 게이트전극과 상기 게이트전극 주변의 상기 반도체 활성층 상에 제 1 절연막이 개재된 적어도 하나의 서브게이트전극을 형성하는 단계;3) 상기 게이트전극과 서브게이트전극의 일부를 덮는 이온주입 마스크를 형성한 후, 상기 이온주입 마스크를 이용하여 상기 반도체 활성층에 고농도의 불순물을 주입함으로써, 상기 반도체 활성층의 양측에 소오스영역과 드레인영역을 형성하는 단계; 및4) 상기 게이트전극과 서브게이트전극을 마스크로 하여 상기 반도체 활성층에 저농도의 불순물을 주입하여 상기 게이트전극과 서브게이트전극 사이의 하부의 상기 반도체 활성층에 엘디디영역을 형성하는 단계를 포함하는 액정표시장치 제조방법.
- 제8항에 있어서, 상기 4)단계의 공정후에,1) 상기 반도체 활성층 상에 상기 소오스영역과 드레인영역의 일부만을 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막을 형성하는 단계;2) 상기 제 1 콘택홀을 통해 소오스영역과 드레인영역에 각각 연결되는 소오스전극과 드레인전극을 형성하는 단계;3) 상기 기판 위에 드레인전극을 일부 노출시키는 제 2 콘택홀을 포함하는 제 3 절연막을 형성하는 단계; 및4) 상기 제 3 절연막 상에 상기 제 2 콘택홀을 통해 드레인전극에 연결되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 8 항에 있어서, 상기 3) 단계의 공정을 생략하여 엘디디영역을 오프셋영역으로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 8 항에 있어서, 상기 3) 단계와 상기 4) 단계를 역순으로 공정을 진행한후, 상기 5) 단계를 진행하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 1 항에 있어서, 제 1 기판과 대응하여 합착되는 제 2 기판을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 제 1 절연막 위에 형성되며 일부가 상기 화소전극과 중첩하는 스토리지 캐패시터 제 1 전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
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