KR102514412B1 - 반도체소자 및 이를 채용하는 표시장치 - Google Patents

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Abstract

반도체소자 및 이를 채용하는 표시장치를 개시한다. 본 발명의 일 실시예는, 하나의 채널영역으로부터 연장된 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역을 포함하는 반도체층; 상기 반도체층의 하부에 배치되고, 상기 반도체층과 제1게이트절연막에 의해서 절연되며, 상기 채널영역과 적어도 일부 중첩되어 배치된 제1게이트전극; 및 상기 반도체층의 상부에 배치되고, 상기 반도체층과 제2게이트절연막에 의해서 절연되며, 상기 채널영역과 적어도 일부 중첩되어 배치된 제2게이트전극;을 포함하는, 반도체소자를 개시한다.

Description

반도체소자 및 이를 채용하는 표시장치{Semiconductor device and Display apparatus employing the same}
본 발명의 실시예들은 반도체소자 및 이를 채용하는 표시장치에 관한 것으로, 보다 상세하게는 반도체층의 채널영역을 공유하는 두 개의 박막트랜지스터를 포함하는 반도체소자 및 이를 채용하는 표시 장치에 관한 것이다.
표시장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등이 있다.
이러한 표시장치는 표시소자, 박막트랜지스터, 캐패시터, 및 이들을 연결하는 배선 등을 포함한다. 최근, 표시장치의 고해상도를 구현하기 위해서 고집적화가 가능하고 고성능의 박막트랜지스터에 대한 연구가 활발히 진행되고 있다.
대한민국 공개특허공보 제10-2015-0060034호
본 발명의 실시예들은 반도체층의 채널영역을 공유하는 두 개의 박막트랜지스터를 포함하는 반도체소자 및 이를 채용하는 표시장치를 제공하고자 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는, 하나의 채널영역으로부터 연장된 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역을 포함하는 반도체층; 상기 반도체층의 하부에 배치되고, 상기 반도체층과 제1게이트절연막에 의해서 절연되며, 상기 채널영역과 적어도 일부 중첩되어 배치된 제1게이트전극; 및 상기 반도체층의 상부에 배치되고, 상기 반도체층과 제2게이트절연막에 의해서 절연되며, 상기 채널영역과 적어도 일부 중첩되어 배치된 제2게이트전극;을 포함하는, 반도체소자를 개시한다.
일 실시예에 있어서, 상기 채널영역, 제1소스영역, 제1드레인영역, 및 제1게이트전극은 제1박막트랜지스터를 형성하며, 상기 채널영역, 제2소스영역, 제2드레인영역, 및 제2게이트전극은 제2박막트랜지스터를 형성할 수 있다.
일 실시예에 있어서, 상기 제1게이트절연막의 두께와 상기 제2게이트절연막의 두께는 서로 다를 수 있다.
일 실시예에 있어서,상기 제2게이트전극 상에 배치된 층간절연막;을 더 포함하고, 상기 층간절연막 상에 배치되고, 컨택홀을 통해서 상기 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역과 각각 연결되는 제1소스전극, 제1드레인전극, 제2소스전극, 및 제2드레인전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제2게이트전극과 연결되는 제1전극, 및 상기 제1전극의 상부에 구비되며 상기 제1전극과 절연되는 제2전극을 포함하는 캐패시터;를 더 포함하며, 상기 제2게이트전극과 상기 제1전극은 동일한 층에 일체(一體)로 구비될 수 있다.
일 실시예에 있어서, 상기 캐패시터는 상기 제1전극과 상기 제2전극 사이에 개재되는 제3게이트절연막을 포함할 수 있다.
일 실시예에 있어서, 상기 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역은 서로 이격되어 배치될 수 있다.
일 실시예에 있어서, 상기 제1소스영역 및 상기 제2소스영역은 일체(一體)로 구비되며, 상기 제1드레인영역 및 상기 제2드레인영역은 서로 이격되어 배치될 수 있다.
일 실시예에 있어서, 상기 제1소스영역 및 상기 제2소스영역은 서로 이격되어 배치되며, 상기 제1드레인영역 및 상기 제2드레인영역은 일체(一體)로 구비될 수 있다.
본 발명의 다른 실시예는, 상기의 반도체소자를 포함하며, 상기 반도체소자를 덮는 평탄화막; 상기 평탄화막 상에 구비되며 상기 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역 중 어느 하나와 연결된 화소전극; 상기 화소전극과 대향되는 대향전극; 및 상기 화소전극과 상기 대향전극 사이에 배치된 중간층;을 포함하는, 표시장치를 개시한다.
일 실시예에 있어서, 상기 채널영역, 제1소스영역, 제1드레인영역, 및 제1게이트전극은 제1박막트랜지스터를 형성하며, 상기 채널영역, 제2소스영역, 제2드레인영역, 및 제2게이트전극은 제2박막트랜지스터를 형성할 수 있다.
일 실시예에 있어서, 게이트신호를 전달하는 게이트선, 데이터신호를 전달하는 데이터선, 및 구동전압을 전달하는 구동전압선;을 더 포함하며, 상기 게이트선은 상기 제1게이트전극과, 상기 데이터선은 상기 제1소스영역과, 상기 구동전압선은 상기 제2소스영역과 각각 연결되며, 상기 화소전극은 상기 제2드레인영역과 연결될 수 있다.
일 실시예에 있어서, 상기 제2게이트절연막의 두께는 상기 제1게이트절연막의 두께보다 클 수 있다.
일 실시예에 있어서, 상기 제2게이트전극과 연결되는 제1전극, 및 상기 제1전극의 상부에 구비되며 상기 제1전극과 절연되는 제2전극을 포함하는 캐패시터;를 더 포함하며, 상기 제2게이트전극과 상기 제1전극은 동일한 층에 일체(一體)로 구비될 수 있다.
일 실시예에 있어서, 상기 캐패시터는 상기 제1전극과 상기 제2전극 사이에 구비되는 제3게이트절연막을 포함할 수 있다.
일 실시예에 있어서, 상기 반도체소자와 중첩되지 않는 보조캐패시터;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소전극의 중앙부는 노출하고 가장자리는 덮으며, 화소를 정의하는 화소정의막;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 중간층은 유기발광층을 포함할 수 있다.
전술한 것 외의 다른 측면,특징,및 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 실시예들에 따르면, 반도체소자는 반도체층의 채널영역을 공유하는 두 개의 박막트랜지스터가 적층된 구조를 구비하고 있는 바, 이를 채용하는 표시장치는 고집적화가 가능할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체소자를 간략하게 도시한 평면도이다.
도 1a는 본 발명의 다른 실시예에 따른 반도체소자에 채용될 수 있는 반도체층을 간략하게 도시한 평면도이다.
도 1b는 본 발명의 또 다른 실시예에 따른 반도체소자에 채용될 수 있는 반도체층을 간략하게 도시한 평면도이다.
도 2는 도 1의 반도체소자를 I-I'선으로 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자를 간략하게 도시한 평면도이다.
도 4는 도 3의 반도체소자를 II-II'선으로 자른 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 반도체소자를 간략하게 도시한 평면도이다.
도 5b는 본 발명의 또 다른 실시예에 따른 반도체소자를 간략하게 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시장치의 일부분을 개략적으로 도시하는 평면도이다.
도 7은 도 6의 표시장치가 포함하는 일 화소의 등가회로도이다.
도 8은 도 6의 표시장치가 포함하는 일 화소의 평면도이다.
도 9는 도 8의 III-III'선을 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위"에 또는 "상"에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체소자를 간략하게 도시한 평면도이고, 도 2은 도 1의 반도체소자를 I-I'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체소자(10)는 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)가 반도체층(211)의 채널영역(211c)을 공유하며, 제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)는 서로 중첩되어 배치된다.
구체적으로, 반도체소자(10)는 기판(100) 상에 배치된 하나의 채널영역(211c)으로부터 연장된 제1소스영역(211s1), 제1드레인영역(211d1), 제2소스영역(211s2), 및 제2드레인영역(211d2)을 포함하는 반도체층(211), 상기 반도체층(211)의 하부에 배치된 제1게이트전극(G1), 상기 반도체층(211)의 상부에 배치된 제2게이트전극(G2)를 포함한다. 제1게이트전극(G1) 및 제2게이트전극(G2)은 상기 채널영역(211c)과 적어도 일부 중첩되어 배치된다.
또한, 반도체소자는 제1게이트전극(G1)과 반도체층(211)을 절연하기 위한 제1게이트절연막(121), 및 제2게이트전극(G2)과 반도체층(211)을 절연하기 위한 제2게이트절연막(123)을 포함한다.
전술한 바와 같이, 본 발명의 실시예에 의한 반도체소자는 제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)를 포함하고 있는데, 제1박막트랜지스터(TFT1)는 상기 채널영역(211c), 제1소스영역(211s1), 제1드레인영역(211d1), 및 제1게이트전극(G1)에 의해서 형성되고, 제2박막트랜지스터(TFT2)는 상기 채널영역(211c), 제2소스영역(211s2), 제2드레인영역(211d2), 및 제2게이트전극(G2)에 의해서 형성되는 것으로 이해될 수 있다.
반도체소자(10)는 기판(100) 상에 배치될 수 있으며, 제1소스영역(211s1), 제1드레인영역(211d1), 제2소스영역(211s2), 및 제2드레인영역(211d2)에 각각 연결되는 제1소스전극(S1), 제1드레인전극(D1), 제2소스전극(S2),및 제2드레인전극(D2)을 더 포함할 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재의 기판(100)을 포함할 수 있다. 여기서, 플렉서블 소재의 기판(100)이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다.
버퍼층(110)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100)상에 평탄면을 제공할 수 있다. 버퍼층(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 버퍼층(110)은 경우에 따라서 생략될 수 있다.
반도체층(211)은 채널영역(211c), 및 상기 채널영역(211c)으로부터 연장된 제1소스영역(211s1), 제1드레인영역(211d1), 제2소스영역(211s2), 제2드레인영역(211d2)을 포함한다. 박막트랜지스터(TFT1, TFT2)가 구동될 때, 형성되는 채널의 길이는 소스영역과 드레인영역 사이의 거리에 의해서 정해지는 바, 긴 채널의 길이를 확보하기 위해서는 제1소스영역(211s1) 과 제1드레인영역(211d1)은 채널영역(211c)을 사이에 두고 멀리 배치되는 것이 바람직하다. 마찬가지로, 제2소스영역(211s2)과 제2드레인영역(211d2)도 채널영역(211c)을 사이에 두고 멀리 배치되는 것이 바람직하다. 이를 위해 도 1에 있어서는, 채널영역(211c)의 일단에서 분기되어 제1소스영역(211s1) 및 제2소스영역(211s2)이 배치되고, 채널영역(211c)의 타단에서 분기되어 제1드레인영역(211d1) 및 제2드레인영역(211d2)이 배치되는 것으로 도시되고 있다. 그러나, 이에 한정되는 것은 아니다. 제1소스영역(211s1), 제2소스영역(211s2), 제1드레인영역(211d1), 제2드레인영역(211d2)의 배치는 다양하게 변형될 수 있다. 예를 들어, 반도체층(211)은 '+'자 형상으로 구비되어 각 끝단에 제1소스영역(211s1), 제2소스영역(211s2), 제1드레인영역(211d1), 제2드레인영역(211d2)이 배치될 수 있다.
채널영역(211c)의 형상은 다양하게 변형될 수 있다. 도 1a 및 도 1b에 도시된 것과 같이, 채널의 길이를 확보하기 위해 굴곡된 형상을 가질 수 있다. 도 1a에 있어서는, 채널영역(211c)의 형상은 "ㄷ" 자 형상을 하는 것으로 도시하고 있으며, 도 1b에 있어서는 채널영역(211c)의 형상은 'ㄹ'자 형상을 하는 것으로 도시하고 있다. 그 밖에 채널영역(211c)의 형상은 다양한 변형이 가능하다.
반도체층(211)은 비정질실리콘, 다결정실리콘, 산화물 반도체 또는 유기반도체물질을 포함할 수 있다. 반도체층(211)이 실리콘을 포함하는 경우, 제1소스영역(211s1), 제2소스영역(211s2), 제1드레인영역(211d1), 및 제2드레인영역(211d2)은 불순물을 도핑하는 것으로 형성될 수 있다. 반도체층(211)이 산화물 반도체를 포함하는 경우, 제1소스영역(211s1), 제2소스영역(211s2), 제1드레인영역(211d1), 및 제2드레인영역(211d2)은 플라즈마 처리 등에 의해서 산화물 반도체에 캐리어 농도를 증가시켜 도전성화하는 것으로 형성될 수 있다.
제1게이트전극(G1)은 상기 채널영역(211c)의 하부에 배치되며, 상기 채널영역(211c)과 적어도 일부 중첩되어 배치되고 있다. 제1게이트전극(G1)은 제1박막트랜지스터(TFT1)에 온/오프 신호를 인가하는 배선(미도시)과 연결될 수 있다. 제2게이트전극(G2)은 상기 채널영역(211c)의 상부에 배치되며, 상기 채널영역(211c)과 적어도 일부 중첩되어 배치되고 있다. 제2게이트전극(G2)은 제2박막트랜지스터(TFT2)에 온/오프 신호를 인가하는 배선(미도시)과 연결될 수 있다. 제1게이트전극(G1)과 제2게이트전극(G2)은 서로 중첩되어 배치될 수 있다.
제1게이트전극(G1) 및 제2게이트전극(G2)은 저저항 금속으로 이루어질 수 있다. 예를 들면, 제1게이트전극(G1) 및 제2게이트전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다층막일 수 있다.
반도체층(211)과 제1게이트전극(G1)과의 절연성을 확보하기 위해, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 제1게이트절연막(121)이 반도체층(211)과 제1게이트전극(G1) 사이에 개재될 수 있다. 또한, 반도체층(211)과 제2게이트전극(G2)과의 절연성을 확보하기 위해, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 제2게이트절연막(123)이 반도체층(211)과 제2게이트전극(G2) 사이에 개재될 수 있다. 아울러 제2게이트전극(G2)의 상부에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 층간절연막(130)이 배치될 수 있으며, 제1소스전극(S1), 제1드레인전극(D1), 제2소스전극(S2) 및 제2드레인전극(D2)은 그러한 층간절연막(130) 상에 배치될 수 있다. 이와 같이 무기물을 포함하는 절연막은 CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
제1게이트절연막(121)의 두께(t1) 및 제2게이트절연막(123)의 두께(t2)는 서로 다르게 설정될 수 있다. 제1게이트절연막(121)의 두께(t1) 및 제2게이트절연막(123)의 두께(t2)를 조절함에 따라, 제1 및 제2박막트랜지스터(TFT1, TFT2)의 구동 범위를 각각 조절할 수 있다.
제1소스전극(S1), 제1드레인전극(D1), 제2소스전극(S2) 및 제2드레인전극(D2)은 전도성이 좋은 도전 물질로 이루어진 단일막 또는 다층막일 수 있으며, 반도체층(211)의 제1소스전극(S1), 제1드레인전극(D1), 제2소스전극(S2) 및 제2드레인전극(D2)에 각각 연결될 수 있다. 예를 들면, 제1소스전극(S1), 제1드레인전극(D1), 제2소스전극(S2) 및 제2드레인전극(D2)은 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다층막일 수 있다.
상기 제1소스전극(S1), 제1드레인전극(D1), 제2소스전극(S2) 및 제2드레인전극(D2)은 상기 반도체층(211)과 컨택홀(CNT)을 통해 연결될 수 있다. 컨택홀(CNT)은 층간절연막(130) 및 제2게이트절연막(123)을 관통하는 것으로, 층간절연막(130) 및 제2게이트절연막(123)을 동시에 식각하여 형성할 수 있다.
제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)는 개별적으로 구동될 수 있다. 예를들어, 제1박막트랜지스터(TFT1)의 제1소스영역(211s1), 제1드레인영역(211d1), 및 제1게이트전극(G1)에만 구동전압이 인가되고, 제2박막트랜지스터(TFT2)의 제2소스영역(211s2), 제2드레인영역(211d2), 및 제2게이트전극(G2)에는 구동전압이 인가되지 않는 경우, 제1박막트랜지스터(TFT1)만 구동되고 제2박막트랜지스터(TFT2)는 구동되지 않을 수 있다. 한편, 제1소스영역(211s1), 제1드레인영역(211d1), 및 제1게이트전극(G1), 제2소스영역(211s2), 제2드레인영역(211d2), 및 제2게이트전극(G2)에 모두 구동전압이 인가되는 경우에는 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)는 동시에 구동될 수도 있다.
상기한 바와 같이 이루어진 본 발명의 실시예들에 따르면, 반도체소자(10)는 반도체층(211)의 채널영역(211c)을 공유하는 두 개의 박막트랜지스터(TFT1, TFT2)가 적층된 구조를 구비하고 있는 바, 이를 채용하는 표시장치는 고집적화가 가능할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자(20)를 간략하게 도시한 평면도이다. 도 4는 도 3의 반도체소자(20)를 II-II'선으로 자른 단면도이다. 도 3 및 4에 있어서, 도 1 및 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 3 및 도 4를 참조하면, 반도체소자(20)는 캐패시터(CAP)를 더 포함하고 있다. 캐패시터(CAP)는 제2게이트전극(G2)과 연결되는 제1전극(C1), 및 상기 제1전극(C1)의 상부에 구비되며 상기 제1전극(C1)과 절연되는 제2전극(C2)을 포함한다. 제2게이트전극(G2)과 상기 제1전극(C1)은 동일한 층에 일체(一體)로 구비된다. 즉, 제2게이트전극(G2)은 제2박막트랜지스터(TFT2)의 게이트전극의 기능을 함과 동시에 캐패시터(CAP)의 전극의 기능을 하는 것으로 이해될 수 있다.
제2게이트전극(G2)과 제2전극(C2) 사이에는 제2게이트전극(G2)과 제2전극(C2)의 절연성을 확보하기 위해서 제3게이트절연막(125)가 개재될 수 있다. 제3게이트절연막(125)는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
이와 같이, 반도체소자(20)은 캐패시터(CAP)가 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)와 중첩되어 형성되고 있어, 고집적화가 가능할 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체소자(30, 40)를 간략하게 도시한 평면도이다. 도 5a 및 도 5b에 있어서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 5a를 참조하면, 반도체소자(30)은 제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)는 소스영역을 공유한다. 구체적으로, 반도체소자(30)는 제1소스영역(211s1) 및 상기 제2소스영역(211s2)은 일체(一體)로 구비되며, 상기 제1드레인영역(211d1) 및 상기 제2드레인영역(211d2)은 서로 이격되어 배치된다. 이에 따라, 제1소스전극(S1) 및 제2소스전극(S2)도 일체(一體)로 구비될 수 있다.
이와 같이, 반도체소자(30)의 제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)의 소스영역에 공급되는 전위가 동일하게 공급되는 경우, 소스영역을 공유하는 구조를 취할 수 있다.
도 5b를 참조하면, 반도체소자(40)은 제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)는 드레인영역을 공유한다. 구체적으로, 반도체소자(30)는 제1소스영역(211s1) 및 상기 제2소스영역(211s2)은 서로 이격되어 배치되며, 상기 제1드레인영역(211d1) 및 상기 제2드레인영역(211d2)은 일체(一體)로 구비된다. 이에 따라, 제1드레인전극(D1) 및 제2드레인전극(D2)도 일체(一體)로 구비될 수 있다.
이와 같이, 반도체소자(40)의 제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)의 드레인영역에 공급되는 전위가 동일하게 공급되는 경우, 드레인영역을 공유하는 구조를 취할 수 있다.
전술한 반도체소자(10,20,30,40)들 및 그 변형예들은 표시장치에 적용될 수 있는 바, 이하, 도 3 및 4에 도시된 반도체소자(20)가 표시장치에 적용된 것을 예로 들어 설명한다.
표시장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시장치의 일부분을 개략적으로 도시하는 평면도이다. 도 6에 도시된 것과 같이 본 실시예에 따른 표시장치는 기판(100)을 구비한다. 도 6에 도시된 것과 같이 본 실시예에 따른 표시장치가 구비하는 기판(100)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다. 기판(100)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 표시소자들이 배치될 수 있다. 기판(100)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다.
도 7은 도 6의 표시장치가 포함하는 일 화소의 등가회로도이다. 도 7에서는 화소가 유기발광소자를 포함하는 경우를 도시하고 있다.
도 7을 참조하면, 각 화소(PX)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광소자(OLED)를 포함할 수 있다.
화소회로(PC)는 제1박막트랜지스터(TFT1), 제2박막트랜지스터(TFT2), 및 커패시터(CAP)를 포함한다. 제1박막트랜지스터(TFT1)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 제2박막트랜지스터(TFT2)로 전달한다.
커패시터(CAP)는 제1박막트랜지스터(TFT1) 및 구동전압선(PL)에 연결되며, 제1박막트랜지스터(TFT1)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
제2박막트랜지스터(TFT2)는 구동전압선(PL)과 커패시터(CAP)에 연결되며, 커패시터(CAP)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 8은 도 6의 표시장치가 포함하는 일 화소의 평면도이다. 도 9는 도 8의 III-III'선을 따라 취한 단면도를 포함한다. 도 8 및 9에 있어서, 도 3 및 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 8 및 도 9를 참조하면, 표시장치는 전술한 반도체소자(20)외에 게이트선(GL), 데이터선(DL), 구동전압선(PL) 등 다양한 신호선, 및 유기발광소자(300)와 같은 표시소자를 구비한다. 상기 신호선들은 복수의 화소들에 있어서 공유될 수 있다.
반도체소자(20)은 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)를 포함하며, 상기 유기발광소자(300)는 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2) 중 어느 하나와 연결될 수 있다. 도 8 및 도 9에 있어서는 유기발광소자(300)가 제2박막트랜지스터(TFT2)와 연결되는 것으로 도시하고 있다. 이 경우, 제2박막트랜지스터(TFT2)는 유기발광소자(300)를 구동하는 구동 박막트랜지스터로 기능할 수 있으며, 제1박막트랜지스터(TFT1)는 스위칭 박막트랜지스터로 기능할 수 있다.
제2박막트랜지스터(TFT2)가 구동 박막트랜지스터로 기능할 경우, 제2박막트랜지스터(TFT2)는 제1박막트랜지스터(TFT1) 보다 미세한 조절이 가능한 구동을 필요로 할 수 있다. 구동 범위는 제2게이트절연막(123)의 두께(t1)로 조절이 가능한 바, 상기 제2게이트절연막(123)의 두께는 상기 제1게이트절연막(121)의 두께(t2)보다 크게 하여 보다 미세한 조절이 가능하게 할 수 있다.
표시장치는 상기 반도체소자(20)와 중첩되지 않는 보조캐패시터(CAP1)를 더 포함할 수 있다. 보조캐패시터(CAP1)는 제3전극(C3), 및 제3전극(C3)과 중첩되는 제4전극(C4)을 구비할 수 있다. 제3전극(C3)과 제4전극(C4) 사이에는 유전체층으로 기능하는 절연막이 구비될 수 있다. 도 9에 있어서는, 제3전극(C3)와 제4전극(C4) 사이에 제3게이트절연막(125)이 개재되어 있는 것으로 도시되고 있다. 또한, 제3전극(C3)은 제2게이트전극(G2)와 이격되어 동일한 층에 동일물질로 구비되며, 제4전극(C4)는 캐패시터(CAP)의 제2전극(C2)와 이격되어 동일한 층에 동일물질로 구비되는 것으로 도시되고 있다. 그러나, 이에 한정되지 않는다. 제3전극(C3)과 제4전극(C4) 사이에는 층간절연막(130)이 구비될 수도 있으며, 제3전극(C3)은 제2전극(C2)와 동일한 층에 구비되고 제4전극(C4)은 제1소스전극(S1)과 동일한 층에 구비될 수 있는 등 다양한 변형이 가능하다. 보조캐패시터(CAP1)는 캐패시터(CAP)와 연결되어 스토리지 캐패시터로 기능할 수 있다.
이와 같이, 본 실시예에 따른 표시장치는 캐패시터(CAP)가 박막트랜지스터(TFT1, TFT2)와 중첩되어 형성됨에 따라, 보조캐패시터(CAP1)을 형성할 추가적인 공간을 확보할 수 있다.
도 8에 있어서, 게이트선(GL)은 상기 제1게이트전극(G1)과, 상기 데이터선(DL)은 상기 제1소스영역(211s1)과, 상기 구동전압선(PL)은 상기 제2소스영역(211s2)과 각각 연결되는 것으로 도시하고 있으나, 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)의 역할에 따라 다양하게 변형될 수 있다.
상기 반도체소자(20) 상에는 평탄화층(140)이 배치될 수 있다. 예컨대 도 9에 도시된 것과 같이 반도체소자(20) 상부에 유기발광소자(300)가 배치될 경우, 평탄화층(140)은 반도체소자(20)를 덮는 보호막 상부를 대체로 평탄화하는 역할을 할 수 있다. 이러한 평탄화층(140)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 도 9에서는 평탄화층(140)이 단층으로 도시되어 있으나, 다층일 수도 있는 등 다양한 변형이 가능하다.
평탄화층(140) 상에는, 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자가 위치할 수 있다. 화소전극(310)은 도 9에 도시된 것과 같이 평탄화층(140) 등에 형성된 개구부를 통해 제1소스전극(S1), 제1드레인전극(D1), 제2소스전극(S2), 및 제2드레인전극(D2) 중 어느 하나와 컨택하여 제1박막트랜지스터(TFT1) 또는 제2박막트랜지스터(TFT2)와 연결된다. 도 8 및 9에 있어서, 화소전극(310)은 제2드레인전극(D2)과 연결되는 것으로 도시하고 있다.
화소전극(310)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO 구조를 가질 수 있다.
평탄화층(140) 상부에는 화소정의막(150)이 배치될 수 있다. 이 화소정의막(150)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 도 9에 도시된 바와 같은 경우, 화소정의막(150)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(150)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 유기발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 유기발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 중간층(320)을 사이에 두고 화소전극(310)과 대향하며 배치된다. 대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 즉, 화소전극(310)는 화소마다 패터닝될 수 있으며, 대향전극(330)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다. 대향전극(330)은 투명 전극 또는 반사형 전극으로 구비될 수 있다.
유기발광소자(300)의 화소전극(310)과 대향전극(330)에서 주입되는 정공과 전자는 중간층(320)의 발광층에서 결합하면서 빛이 발생할 수 있다.
이러한 유기발광소자(300)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 박막봉지층(400)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함할 수 있다. 예를 들어, 박막봉지층(400)은 도 9에 도시된 것과 같이 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 물론 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 이러한 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 도 8에 도시된 것과 같이 그 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮는데, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 이러한 유기봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다.
이와 같이 박막봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함하는바, 이와 같은 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 유기발광소자(300)로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
박막봉지층(400)은 경우에 따라서, 밀봉기판으로 대체될 수 있다. 밀봉기판은 유리 등으로 구비될 수 있으며, 밀봉기판은 기판(100)과 표시영역(DA)을 둘러싸며 배치되는 밀봉재에 의해서 합착될 수 있다. 그 밖에, 박막봉지층(400) 또는 밀봉기판 상에는 편광판, 컬러필터, 터치패널 등이 더 배치될 수 있는 등 다양한 변형이 가능하다.
한편, 본 발명의 실시예에 따른 표시장치는 반도체층의 채널영역을 공유하는 제1박막트랜지스터 및 제2박막트랜지스터가 적층된 구조를 구비한 반도체소자(10, 20, 30, 40)를 채용하고 있는 바, 고집적화가 가능할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10,20,30,40: 반도체소자
110: 버퍼층
121: 제1게이트절연막
123: 제2게이트절연막
125: 제3게이트절연막
130: 층간절연막
140: 평탄화층
150: 화소정의막
211: 반도체층
211d1: 제1드레인영역
211s1: 제1소스영역
211d2: 제2드레인영역
211s2: 제2소스영역
211c: 채널영역
300: 유기발광소자
310: 화소전극
320: 중간층
330: 대향전극
400: 박막봉지층
410: 제1무기봉지층
420: 유기봉지층
430: 제2무기봉지층

Claims (18)

  1. 하나의 채널영역으로부터 연장된 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역을 포함하는 반도체층;
    상기 반도체층의 하부에 배치되고, 상기 반도체층과 제1게이트절연막에 의해서 절연되며, 상기 채널영역과 적어도 일부 중첩되어 배치된 제1게이트전극; 및
    상기 반도체층의 상부에 배치되고, 상기 반도체층과 제2게이트절연막에 의해서 절연되며, 상기 채널영역과 적어도 일부 중첩되어 배치된 제2게이트전극;을 포함하고,
    상기 채널영역, 제1소스영역, 제1드레인영역, 및 제1게이트전극은 제1박막트랜지스터를 형성하며,
    상기 채널영역, 제2소스영역, 제2드레인영역, 및 제2게이트전극은 제2박막트랜지스터를 형성하는, 반도체소자.
  2. 제1항에 있어서,
    상기 제2게이트전극은 상기 제2드레인영역과 연결된, 반도체소자.
  3. 제1항에 있어서,
    상기 제1게이트절연막의 두께와 상기 제2게이트절연막의 두께는 서로 다른, 반도체소자.
  4. 제1항에 있어서,
    상기 제2게이트전극 상에 배치된 층간절연막;을 더 포함하고,
    상기 층간절연막 상에 배치되고, 컨택홀을 통해서 상기 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역과 각각 연결되는 제1소스전극, 제1드레인전극, 제2소스전극, 및 제2드레인전극을 포함하는, 반도체소자.
  5. 제1항에 있어서,
    상기 제2게이트전극과 연결되는 제1전극, 및 상기 제1전극의 상부에 구비되며 상기 제1전극과 절연되는 제2전극을 포함하는 캐패시터;를 더 포함하며,
    상기 제2게이트전극과 상기 제1전극은 동일한 층에 일체(一體)로 구비된, 반도체소자.
  6. 제5항에 있어서,
    상기 캐패시터는 상기 제1전극과 상기 제2전극 사이에 개재되는 제3게이트절연막을 포함하는, 반도체소자.
  7. 제1항에 있어서,
    상기 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역은 서로 이격되어 배치된, 반도체소자.
  8. 제1항에 있어서,
    상기 제1소스영역 및 상기 제2소스영역은 일체(一體)로 구비되며,
    상기 제1드레인영역 및 상기 제2드레인영역은 서로 이격되어 배치된, 반도체소자.
  9. 제1항에 있어서,
    상기 제1소스영역 및 상기 제2소스영역은 서로 이격되어 배치되며,
    상기 제1드레인영역 및 상기 제2드레인영역은 일체(一體)로 구비된, 반도체소자.
  10. 제1방향으로 연장된 게이트선, 상기 제1방향과 교차하는 제2방향으로 연장된 데이터선 및 구동전압선;
    상기 게이트선과 연결된 제1게이트전극을 구비한 제1박막트랜지스터;
    상기 제1게이트전극과 중첩된 제2게이트전극을 구비한 제2박막트랜지스터;
    상기 제2박막트랜지스터를 덮는 평탄화막;
    상기 평탄화막 상에 구비되며 상기 제2박막트랜지스터와 연결된 화소전극;
    상기 화소전극과 대향되는 대향전극; 및
    상기 화소전극과 상기 대향전극 사이에 배치된 중간층;을 포함하고,
    상기 제1박막트랜지스터와 상기 제2박막트랜지스터는 상기 제1게이트전극과 상기 제2게이트전극 사이에 배치된 반도체층을 공유하는, 표시장치.
  11. 삭제
  12. 제10항에 있어서,
    상기 반도체층은 채널영역, 및 상기 채널영역으로부터 연장되며 제1소스영역, 제1드레인영역, 제2소스영역, 및 제2드레인영역을 포함하고,
    상기 제1소스영역 및 상기 제1드레인영역은 상기 제1박막트랜지스터에 포함되고,
    상기 제2소스영역 및 상기 제2드레인영역은 상기 제2박막트랜지스터에 포함되며,
    상기 데이터선은 상기 제1소스영역과, 상기 구동전압선은 상기 제2소스영역과 각각 연결되며,
    상기 화소전극은 상기 제2드레인영역과 연결되는, 표시장치.
  13. 제10항에 있어서,
    상기 제1게이트전극과 상기 반도체층 사이에 배치된 제1게이트절연막; 및
    상기 반도체층과 상기 제2게이트전극 사이에 배치된 제2게이트절연막;을 더 포함하며,
    상기 제2게이트절연막의 두께는 상기 제1게이트절연막의 두께보다 큰, 표시장치.
  14. 제10항에 있어서,
    상기 제2게이트전극과 연결되는 제1전극, 및 상기 제1전극의 상부에 구비되며 상기 제1전극과 절연되는 제2전극을 포함하는 캐패시터;를 더 포함하며,
    상기 제2게이트전극과 상기 제1전극은 동일한 층에 일체(一體)로 구비된, 표시장치.
  15. 제14항에 있어서,
    상기 캐패시터는 상기 제1전극과 상기 제2전극 사이에 구비되는 제3게이트절연막을 포함하는, 표시장치.
  16. 제10항에 있어서,
    상기 제2박막트랜지스터와 중첩되지 않는 보조캐패시터;를 더 포함하는, 표시장치.
  17. 제10항에 있어서,
    상기 화소전극의 중앙부는 노출하고 가장자리는 덮으며, 화소를 정의하는 화소정의막;을 더 포함하는, 표시장치.
  18. 제10항에 있어서,
    상기 중간층은 유기발광층을 포함하는, 표시장치.
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