KR20220100146A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220100146A
KR20220100146A KR1020210002114A KR20210002114A KR20220100146A KR 20220100146 A KR20220100146 A KR 20220100146A KR 1020210002114 A KR1020210002114 A KR 1020210002114A KR 20210002114 A KR20210002114 A KR 20210002114A KR 20220100146 A KR20220100146 A KR 20220100146A
Authority
KR
South Korea
Prior art keywords
layer
electrode
electrode layer
pad
gate
Prior art date
Application number
KR1020210002114A
Other languages
English (en)
Inventor
이승찬
김홍암
조영민
정진환
이왕조
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210002114A priority Critical patent/KR20220100146A/ko
Priority to US17/402,428 priority patent/US20220216279A1/en
Priority to CN202111571988.3A priority patent/CN114725127A/zh
Publication of KR20220100146A publication Critical patent/KR20220100146A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H01L27/3246—
    • H01L27/3258—
    • H01L27/3262—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Abstract

표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 그리고 상기 비표시 영역에 위치하는 패드를 포함한다. 상기 패드는 상기 기판 위에 순차적으로 위치하는 제1 전극층, 제2 전극층, 제3 전극층 및 제4 전극층을 포함하고, 상기 제2 전극층은 복수의 절연층에 형성된 접촉 구멍을 통해 제1 전극층과 접촉한다. 상기 제3 전극층과 상기 제4 전극층 사이에는 유기층이 위치한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
발광 표시 장치 같은 표시 장치는 영상을 표시하는 화소들을 포함하는 표시 패널을 포함한다. 표시 패널의 동작을 제어하기 위해 표시 패널은 신호들의 입출력을 위한 패드들이 배열되어 있는 하나 이상의 패드부(pad portion)를 포함한다. 패드부에는 집적회로 칩(IC chip)이나 연성 연쇄 회로막(flexible printed circuit film)이 접합(bonding)될 수 있다.
표시 장치의 해상도 증가할수록 더욱 많은 수의 패드가 요구된다. 제한된 영역인 패드부에 패드의 집적도를 높이기 위해서는 패드의 크기를 줄여야 한다. 이에 따라 집적회로 칩이나 연성 인쇄 회로막의 접합 시 각 패드에 가해지는 힘의 크기가 증가할 수 있고, 패드가 손상될 가능성이 증가할 수 있다.
실시예들은 신뢰성이 향상된 패드들을 포함하는 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 그리고 상기 비표시 영역에 위치하는 패드를 포함한다. 상기 패드는 상기 기판 위에 순차적으로 위치하는 제1 전극층, 제2 전극층, 제3 전극층 및 제4 전극층을 포함하고, 상기 제2 전극층은 복수의 절연층에 형성된 접촉 구멍을 통해 제1 전극층과 접촉한다. 상기 제3 전극층과 상기 제4 전극층 사이에는 유기층이 위치한다.
상기 유기층은 상기 접촉 구멍의 전체 영역과 중첩할 수 있다.
상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역에서 평탄할 수 있다.
상기 유기층은 상기 접촉 구멍 및 상기 복수의 절연층과 중첩할 수 있고, 상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역과 중첩하지 않은 영역에 걸쳐 평탄할 수 있다.
상기 제2 전극층과 상기 제3 전극층 사이에 절연층이 위치하지 않을 수 있다.
상기 제4 전극층은 상기 유기층과 중첩하는 개구를 포함할 수 있다.
상기 패드는 상기 제4 전극층 위에 위치하는 제5 전극층을 더 포함할 수 있다.
상기 제4 전극층 및 상기 제5 전극층은 상기 유기층과 중첩하는 개구를 포함할 수 있다.
상기 유기층은 상기 패드의 길이 방향을 따라 구불구불하게 연장할 수 있다.
상기 표시 장치는 상기 표시 영역에서 상기 기판 위에 순차적으로 위치하는 제1 게이트 절연층, 제1 게이트 도전층, 제2 게이트 절연층, 제2 게이트 도전층, 제1 층간 절연층, 제1 데이터 도전층, 제1 평탄화층, 제2 데이터 도전층 및 제2 평탄화층을 더 포함할 수 있다. 상기 제2 전극층은 상기 제1 데이터 도전층과 동일층일 수 있고, 상기 제3 전극층은 상기 제2 데이터 도전층과 동일층일 수 있다. 상기 유기층은 상기 제2 평탄화층과 동일층일 수 있다.
상기 복수의 절연층은 상기 제2 게이트 절연층 및 제1 층간 절연층을 포함할 수 있다.
상기 표시 장치는 상기 표시 영역에서 상기 기판 위에 순차적으로 위치하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층 및 화소 정의층을 더 포함할 수 있다. 상기 제1 전극층은 상기 제1 게이트 도전층 또는 상기 제2 게이트 도전층과 동일층일 수 있고, 제2 전극층은 상기 제1 데이터 도전층과 동일층일 수 있고, 상기 제3 전극층은 상기 제2 데이터 도전층과 동일층일 수 있다. 상기 유기층은 상기 화소 정의층과 동일층일 수 있다.
일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 그리고 상기 비표시 영역에 위치하는 패드를 포함한다. 상기 패드는 상기 기판 위에 순차적으로 위치하는 제1 전극층, 제2 전극층 및 제3 전극층을 포함하고, 상기 제2 전극층은 복수의 절연층에 형성된 접촉 구멍을 통해 제1 전극층과 접촉한다. 상기 제2 전극층과 상기 제3 전극층 사이에 유기층이 위치하고, 상기 유기층은 상기 접촉 구멍의 전체 영역과 중첩한다.
상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역에서 평탄할 수 있다.
상기 유기층은 상기 접촉 구멍 및 상기 복수의 절연층과 중첩할 수 있고, 상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역과 중첩하지 않은 영역에 걸쳐 평탄할 수 있다.
상기 제3 전극층은 상기 유기층과 중첩하는 개구를 포함할 수 있다.
상기 표시 장치는 상기 표시 영역에서 상기 기판 위에 순차적으로 위치하는 제1 게이트 절연층, 제1 게이트 도전층, 제2 게이트 절연층, 제2 게이트 도전층, 제1 층간 절연층, 제1 데이터 도전층, 제1 평탄화층, 제2 데이터 도전층 및 제2 평탄화층을 더 포함할 수 있다. 상기 제2 전극층은 상기 제1 데이터 도전층과 동일층일 수 있고, 상기 제3 전극층은 상기 제2 데이터 도전층과 동일층일 수 있고, 상기 유기층은 상기 제1 평탄화층과 동일층일 수 있다.
상기 복수의 절연층은 상기 제2 게이트 절연층 및 제1 층간 절연층을 포함할 수 있다.
상기 표시 장치는 상기 표시 영역에서 상기 제1 층간 절연층과 상기 제1 평탄화층 사이에 위치하는 제3 게이트 절연층 및 제2 층간 절연층을 더 포함할 수 있다. 상기 복수의 절연층은 상기 제2 게이트 절연층, 제1 층간 절연층, 상기 제3 게이트 절연층 및 상기 제2 층간 절연층을 포함할 수 있다.
실시예들에 따르면, 신뢰성이 향상된 패드들을 포함하는 표시 장치를 제공할 수 있다. 또한, 실시예들에 따르면, 명세서 전반에 걸쳐 인식될 수 있는 유리한 효과가 있다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 일 실시예에 따른 표시 패널의 단면도이다.
도 3은 일 실시예에 따른 패드부에서 패드들의 배치를 나타내는 평면도이다.
도 4a는 일 실시예에 따른 패드의 평면도이고, 도 4b 및 도 4c는 각각 도 4a에서 A-A'선을 따라 취한 일 실시예의 단면도이다.
도 5는 일 실시예에 따른 표시 장치에서 패드에 범프가 압착되는 상태를 나타내는 도면이다.
도 6, 도 7, 도 8 및 도 9는 각각 도 4a에서 A-A'선을 따라 취한 일 실시예의 단면도이다.
도 10a는 일 실시예에 따른 패드의 평면도이고, 도 10b는 도 10a에서 B-B'선을 따라 취한 일 실시예의 단면도이다.
도 11a는 일 실시예에 따른 패드의 평면도이고, 도 11b는 도 11a에서 C-C'선을 따라 취한 일 실시예의 단면도이다.
도 12a 및 도 12b는 각각 일 실시예에 따른 패드의 평면도이고, 도 12c는 도 12a에서 D-D'선을 따라 취한 일 실시예의 단면도이다.
도 13a, 도 13b, 도 13c, 도 13d 및 도 13e는 각각 일 실시예에 따른 패드부에서 유기막의 배치를 개략적으로 나타내는 평면도이다.
첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 구성 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 구성이 있는 경우도 포함한다. 반대로 어떤 구성이 다른 구성 "바로 위에" 있다고 할 때에는 중간에 다른 구성이 없는 것을 뜻한다.
명세서에서, 어떤 부분이 어떤 구성요소를 "포함"한다는 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서에서, "연결"된다는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우뿐만 아니라, 위치나 기능에 따라 상이한 명칭으로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 경우를 포함할 수 있다.
도면에서, 방향을 나타내는데 부호 "x", "y" 및 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다. 제1 방향(x), 제2 방향(y) 및 제3 방향(z)은 각각 표시 장치의 가로 방향, 세로 방향 및 두께 방향에 대응할 수 있다.
명세서에서 특별한 언급이 없으면 "중첩"은 평면도에서 중첩을 의미하고, 제3 방향(z)으로 중첩을 의미한다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참고하면, 표시 장치는 표시 패널(10), 표시 패널(10)에 접합되어 있는 연성 인쇄 회로막(20), 그리고 집적회로 칩(30) 등을 포함하는 구동 장치를 포함한다.
표시 패널(10)은 영상이 표시되는 화면에 해당하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 회로들 및/또는 신호선들이 배치되어 있는 비표시 영역(non-display area)(NA)을 포함한다. 비표시 영역(NA)은 표시 영역(DA)을 둘러쌀 수 있다. 도 1에서 경계선(BL) 안쪽과 바깥쪽이 각각 표시 영역(DA)과 비표시 영역(NA)에 해당한다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 행렬로 배치될 수 있다. 표시 영역(DA)에는 게이트선(gate line), 데이터선(data line), 구동 전압선(driving voltage line), 초기화 전압선(initializing voltage line) 같은 신호선들이 배치될 수 있다. 게이트선은 대략 제1 방향(x)으로 연장할 수 있고, 데이터선과 구동 전압선은 대략 제2 방향(y)으로 연장할 수 있다. 초기화 전압선은 대략 제1 방향(x)으로 연장하는 전압선과 대략 제2 방향(y)으로 연장하는 전압선을 포함하여, 메시 형태로 배치될 수 있다. 각각의 화소(PX)는 게이트선, 데이터선, 구동 전압선, 초기화 전압선 등과 연결되어, 이들 신호선으로부터 게이트 신호, 데이터 전압, 구동 전압, 초기화 전압 등을 인가받을 수 있다. 각각의 화소(PX)는 또한 공통 전압을 인가받을 수 있다. 화소(PX)는 발광 다이오드 같은 발광 소자(light emitting element)로 구현될 수 있다.
표시 영역(DA)에는 사용자의 접촉 및/또는 비접촉 터치를 감지하기 위한 터치 센서가 배치될 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 신호들의 입출력을 위한 패드들이 배열되어 있는 하나 이상의 패드부(pad portion)(PP1, PP2)가 위치할 수 있다. 패드부(PP1)는 표시 패널(10)의 한 가장자리를 따라 제1 방향(x)으로 길게 위치할 수 있다. 패드부(PP1)에는 연성 인쇄 회로막(20)이 접합(bonding)될 수 있고, 연성 인쇄 회로막(20)의 패드들은 패드부(PP1)의 패드들에 전기적으로 연결될 수 있다. 패드부(PP2)는 표시 영역(DA)과 패드부(PP1) 사이에 위치할 수 있다. 패드부(PP2)에는 집적회로 칩(30)이 접합될 수 있고, 집적회로 칩(30)은 범프들(bumps)은 패드부(PP2)의 패드들에 전기적으로 연결될 수 있다. 패드부(PP1)와 연성 인쇄 회로막(20) 사이, 그리고 패드부(PP2)와 집적회로 칩(30) 사이에는 에는 이방성 도전막이 위치할 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치(driving unit)가 위치할 수 있다. 구동 장치는 데이터선들에 데이터 전압을 인가하는 데이터 구동부(data driver), 게이트선들에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부 및 게이트 구동부를 제어하는 신호 제어부(signal controller)를 포함할 수 있다. 화소들(PX)은 게이트 구동부에서 생성되는 게이트 신호에 따라 소정 타이밍에 데이터 전압을 인가받을 수 있다. 게이트 구동부는 표시 패널(10)에 집적될 수 있고, 표시 영역(DA)의 적어도 일측에 위치할 수 있다. 데이터 구동부 및 신호 제어부는 집적회로 칩(30)으로 제공될 수 있다. 집적회로 칩(30)은 패드부(PP2)에 접합되거나, 연성 인쇄 회로막(20) 등에 접합되어 표시 패널(10)에 전기적으로 연결될 수도 있다.
표시 패널(10)은 벤딩부(BP)를 포함할 수 있다. 벤딩부(BP)는 표시 영역(DA)과 패드부(PP2) 사이에서 제1 방향(x)으로 표시 패널(10)을 가로질러 위치할 수 있다. 표시 패널(10)은 벤딩부(BP)에서 제1 방향(x)과 평행한 벤딩축을 기준으로 소정의 곡률 반경으로 벤딩될 수 있다. 표시 패널(10)이 전면 발광형(top emission type)인 경우, 벤딩부(BP)보다 표시 영역(DA)으로부터 멀리 있는 패드부(PP1, PP2), 집적회로 칩(30) 및 연성 인쇄 회로막(20)이 표시 영역(DA)의 배면에 위치하도록 벤딩될 수 있다. 표시 장치가 적용되는 전자 장치에서 표시 패널(10)은 이와 같이 벤딩된 상태일 수 있다. 벤딩부(BP)는 표시 영역(DA)과 비표시 영역(NA)에 걸쳐 위치할 수도 있다.
도 2는 일 실시예에 따른 표시 패널의 단면도이다. 도 2에 도시된 부분은 표시 영역(DA)에서 대략 3개의 화소 영역에 대응할 수 있다.
도 1을 참고하면, 실시예에 따른 표시 패널(10)은 표시부(100), 터치부(200) 및 반사 방지부(300)를 포함할 수 있다.
표시부(100)는 기본적으로 기판(110), 기판(110) 위에 형성된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2), 그리고 제1 트랜지스터(TR1)에 연결되어 있는 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드(LED)는 화소(PX)에 대응할 수 있다.
기판(110)은 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 등의 고분자를 포함하는 플렉서블 기판일 수 있다. 기판(110)은 글라스 기판일 수도 있다.
기판(110) 위에는 수분, 산소 등이 침투하는 것을 방지하는 배리어층(111)이 위치할 수 있다. 배리어층(111)은 규소 질화물(SiNx), 규소 질화물(SiOx), 규소 질산화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
배리어층(111) 위에는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 반도체층의 형성 시 기판(110)으로부터 불순물을 차단하여 반도체층의 특성을 향상시키고, 기판(110)의 표면을 평탄화하여 반도체층의 응력을 완화할 수 있다. 버퍼층(120)은 규소 산화물, 규소 질화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(120)은 비정질 규소를 포함할 수도 있다.
버퍼층(120) 위에는 제1 트랜지스터(TR1)의 반도체층(A1)이 위치할 수 있다. 반도체층(A1)은 제1 영역, 제2 영역 및 이들 영역 사이의 채널 영역을 포함할 수 있다. 반도체층(A1)은 다결정 규소를 포함할 수 있다.
반도체층(A1) 위에는 제1 게이트 절연층(141)이 위치할 수 있다. 제1 게이트 절연층(141)은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 게이트 절연층(141) 위에는 제1 트랜지스터(TR1)의 게이트 전극(G1) 등을 포함할 수 있는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 게이트 도전층 위에는 제2 게이트 절연층(142)이 위치할 수 있다. 제2 게이트 절연층(142)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 게이트 절연층(142) 위에는 광차단층(LB), 스토리지 커패시터의 상부 전극(C2) 등을 포함할 수 있는 제2 게이트 도전층이 위치할 수 있다. 상부 전극(C2)은 게이트 전극(G1)과 중첩할 수 있고, 상부 전극(C2), 게이트 전극(G1) 및 이들 사이의 제2 게이트 절연층(142)은 스토리지 커패시터를 구성할 수 있다. 광차단층(LB)은 제2 트랜지스터(TR2)의 반도체층(A2)에 외부 광이 도달하는 것을 차단하여, 반도체층(A2)의 특성 저하를 막을 수 있다. 제2 게이트 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 게이트 도전층 위에는 제1 층간 절연층(161)이 위치할 수 있다. 제1 층간 절연층(161)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 제1 층간 절연층(161)이 복층인 경우, 하부층은 규소 질화물을 포함할 수 있고, 상부층은 규소 산화물을 포함할 수 있다.
제1 층간 절연층(161) 위에는 제2 트랜지스터(TR2)의 반도체층(A2)이 위치할 수 있다. 반도체층(A2)은 광차단층(LB)과 중첩할 수 있다. 반도체층(A2)은 제1 영역, 제2 영역 및 이들 영역 사이의 채널 영역을 포함할 수 있다. 반도체층(A2)은 산화물 반도체를 포함할 수 있다. 반도체층(A2)은 아연(Zn),　인듐(In), 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 일례로, 반도체층(A2)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
반도체층(A2) 위에는 제3 게이트 절연층(143)이 위치할 수 있다. 제3 게이트 절연층(143)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제3 게이트 절연층(143) 위에는 제2 트랜지스터(TR2)의 게이트 전극(G2) 등을 포함할 수 있는 제3 게이트 도전층이 위치할 수 있다. 제3 게이트 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 제3 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제3 게이트 도전층은 티타늄을 포함하는 하부층과 몰리브덴을 포함하는 상부층을 포함할 수 있고, 하부층은 상부층의 건식 식각 시 식각 기체인 불소(F)가 확산되는 것을 방지할 수 있다.
제3 게이트 도전층 위에는 제2 층간 절연층(162)이 위치할 수 있다. 제2 층간 절연층(162)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 제2 층간 절연층(162)은 예컨대, 규소 질화물을 포함하는 하부층과, 규소 산화물을 포함하는 상부층을 포함할 수 있다.
제2 층간 절연층(162) 위에는 제1 전극(S1, S2), 제2 전극(D1, D2) 등을 포함할 수 있는 제1 데이터 도전층이 위치할 수 있다. 제1 전극(S1) 및 제2 전극(D1)은 절연층들(141 142, 161, 143, 162)에 형성된 접촉 구멍들을 통해 반도체층(A1)의 제1 영역 및 제2 영역에 각각 연결될 수 있다. 제1 전극(S1) 및 제2 전극(D1) 중 하나는 소스 전극이고 다른 하나는 드레인 전극을 수 있다. 제1 전극(S2) 및 제2 전극(D2)은 절연층들(143, 162)에 형성된 접촉 구멍들을 통해 반도체층(A2)의 제1 영역 및 제2 영역에 각각 연결될 수 있다. 제1 전극(S2) 및 제2 전극(D2) 중 하나는 소스 전극이고 다른 하나는 드레인 전극일 수 있다. 제1 데이터 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 제1 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Ni), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제1 데이터 도전층은 몰리브덴, 크롬, 탄탈륨, 티타늄 등의 내화성 금속(refractory metal)을 포함하는 하부층, 알루미늄, 구리, 은 등의 비저항이 낮은 금속을 포함하는 중간층, 그리고 내화성 금속을 포함하는 상부층을 포함할 수 있다.
반도체층(A1), 게이트 전극(G1), 제1 전극(S1) 및 제2 전극(S2)은 제1 트랜지스터(TR1)를 구성할 수 있다. 제1 트랜지스터(TR1)은 구동 트랜지스터 또는 구동 트랜지스터의 한 전극과 연결된 트랜지스터일 수 있다. 반도체층(A2), 게이트 전극(G2), 제1 전극(S2) 및 제2 전극(D2)은 제2 트랜지스터(TR2)를 구성할 수 있다. 광차단층(LB)은 게이트 전극(G2)과 전기적으로 연결되어 제2 트랜지스터(TR2)의 하부 게이트 전극으로 기능할 수도 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)의 게이트 전극(G1)과 연결될 트랜지스터일 수 있다.
제1 데이터 도전층 위에는 제1 평탄화층(181)이 위치할 수 있다. 제1 평탄화층(181)은 유기 절연층일 수 있다. 예컨대, 제1 평탄화층(181)은 폴리메틸메타크릴레이트(polymethylmethacrylate), 폴리스티렌(polystyrene) 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
제1 평탄화층(181) 위에는 데이터선(171), 구동 전압선(172), 연결 전극(LE) 등을 포함할 수 있는 제2 데이터 도전층이 위치할 수 있다. 연결 전극(LE)은 제1 평탄화층(181)에 형성된 접촉 구멍을 통해 제1 트랜지스터(TR1)의 제2 전극(D1)에 연결될 수 있다. 제2 데이터 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 제2 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Ni), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 데이터 도전층 위에는 제2 평탄화층(182)이 위치할 수 있다. 제2 평탄화층(182)은 유기 절연층일 수 있다. 예컨대, 제2 평탄화층(182)은 폴리메틸메타크릴레이트, 폴리스티렌 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
제2 평탄화층(182) 위에는 화소 전극(191)을 포함하는 화소 도전층이 위치할 수 있다. 화소 전극(191)은 제2 평탄화층(182)에 형성된 접촉 구멍을 통해 연결 전극(LE)과 연결될 수 있다. 화소 전극(191)은 트랜지스터(TR)의 제2 전극(D1)과 전기적으로 연결되어 발광 다이오드(LED)의 휘도를 제어하는 데이터 전압을 인가받을 수 있다. 화소 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 화소 도전층은 화소(PX)마다 개별적으로 제공될 수 있다. 화소 도전층은 은(Ag), 리튬(Li), 칼슘(Ca), 알루미늄(Al), 마그네슘(Mg), 금(Au) 같은 금속을 포함할 수 있다. 화소 도전층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수도 있다.
화소 도전층 위에는 화소 정의층(360)이 위치할 수 있다. 화소 정의층(360)은 화소 전극(191)과 중첩하는 화소 개구(365A, 365B, 365C)를 가질 수 있다. 화소 정의층(360)은 폴리메틸메타크릴레이트, 폴리스티렌 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. 화소 정의층(360)은 블랙 염료 또는 안료를 포함하는 블랙 화소 정의층(360)일 수 있다. 블랙 화소 정의층(360)은 명암비를 향상시킬 수 있고, 아래에 위치하는 금속층에 의한 반사를 방지할 수 있다.
화소 전극(191) 위에는 발광층(370A, 370B, 370C)이 위치할 수 있다. 발광층(370A, 370B, 370C)의 적어도 일부는 화소 개구(365A, 365B, 365C)에 위치할 수 있다. 발광층(370A, 370B, 370C)은 적색, 녹색, 청색 등의 기본 색의 광을 고유하게 내는 물질층을 포함할 수 있다. 발광층(370A, 370B, 370C)은 서로 다른 색의 광을 내는 물질층들이 적층된 구조를 가질 수도 있다. 화소 전극(191) 위에는 발광층(370A, 370B, 370C) 외에도, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나가 위치할 수 있다.
발광층(370A, 370B, 370C) 및 화소 정의층(360) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 모든 화소(PX)에 공통으로 제공될 수 있다. 공통 전극(270)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li) 등의 금속을 포함할 수 있다. 공통 전극(270)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수 있다.
화소 전극(191), 발광층(370A, 370B, 370C) 및 공통 전극(270)은 발광 다이오드(LED)를 이룬다. 화소 전극(191)은 발광 다이오드(LED)의 애노드(anode)일 수 있고, 공통 전극(270)은 발광 다이오드(LED)의 캐소드(cathode)일 수 있다.
전술한 바와 같이, 제1 트랜지스터(TR1)의 반도체층(A1)은 다결정 반도체를 포함할 수 있고, 제2 트랜지스터(TR2)의 반도체층(A2)은 산화물 반도체를 포함할 수 있다. 표시 품질(특히, 동영상의 표시 품질)을 높이기 위해, 표시 패널(10)을 고속 구동(예컨대, 약 120Hz의 주파수)할 경우 소비 전력이 증가할 수 있다. 따라서 표시 품질 및 소비 전력을 동시에 개선하기 위해 정지 영상은 저속 구동(예컨대, 약 1Hz 내지 약 10Hz)할 수 있다. 저속 구동 시 누설 전류가 문제될 수 있는 제2 트랜지스터(TR2)의 반도체층(A2)이 산화물 반도체를 포함함으로써 누설 전류를 줄일 수 있다. 저속 구동 시에도 누설 전류가 문제되지 않는 제1 트랜지스터(TR1)는 반도체층(A1)이 다결정 반도체를 포함함으로써 높은 전자 이동도를 가질 수 있다. 즉, 하나의 화소(PX)의 제1 및 제2 트랜지스터들(TR1, TR2)이 서로 다른 반도체 물질을 포함함으로써, 표시 품질, 소비 전력 및 신뢰성을 개선할 수 있다.
공통 전극(270) 위에 봉지층(390)이 위치할 수 있다. 봉지층(390)은 발광 다이오드(LED)를 봉지하여 외부로부터 수분과 산소가 침투하는 것을 방지할 수 있다. 봉지층(390)은 하나 이상의 무기층과 하나 이상의 유기층을 포함하는 박막 봉지층일 수 있다.
봉지층(390) 위에 터치부(200)가 위치할 수 있다.
터치부(200)는 봉지층(390) 위에 위치하는 제1 절연층(410)을 포함할 수 있다. 제1 절연층(410)은 봉지층(390)을 덮어 봉지층(390)을 보호하고, 투습을 방지할 수 있다. 제1 절연층(410)은 공통 전극(270)과 터치 전극(451) 사이의 기생 커패시턴스를 줄일 수 있다.
제1 절연층(410) 위에는 브리지(452) 등을 포함할 수 있는 제1 터치 도전층이 위치할 수 있고, 제1 터치 도전층 위에는 제2 절연층(420)이 위치할 수 있다. 제2 절연층(420) 위에는 터치 전극(451)을 포함할 수 있는 제2 터치 도전층이 위치할 수 있고, 제2 터치 도전층 위에는 패시베이션층(430)이 위치할 수 있다.
터치 전극(451)은 상호 감지 축전기를 형성하는 제1 터치 전극들 및 제2 터치 전극들을 포함할 수 있다. 브리지(452)는 제1 터치 전극들 또는 제2 터치 전극들을 전기적으로 연결할 수 있다. 예컨대, 인접하면서 서로 분리되어 있는 제1 터치 전극들은 제2 절연층(420)에 형성된 접촉 구멍들을 통해 브리지(452)에 연결되어, 브리지(452)를 통해 전기적으로 연결될 수 있다.
제1 절연층(410) 및 제2 절연층(420)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 패시베이션층(430)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질이나, 아크릴계 고분자, 폴리이미드계 수지 등의 유기물을 포함할 수 있다. 제1 터치 전극층 및 제2 터치 전극층은 화소들(PX)과 중첩하는 개구들을 가진 메시(mesh) 형상일 수 있다. 제1 터치 전극층은 동일 공정에서 동일 재료로 형성될 수 있다. 제2 터치 전극층은 동일 공정에서 동일 재료로 형성될 수 있다. 제1 터치 전극층 및 제2 터치 전극층은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 크롬(Cr), 니켈(Ni) 등의 금속을 포함할 수 있다.
터치부(200) 위에 반사 방지부(300)가 위치할 수 있다.
반사 방지부(300)는 차광층(520)과 색필터(530A, 530B, 530C)를 포함할 수 있다.
차광층(520)은 표시부(100)의 화소 정의층(360)과 중첩할 수 있고, 화소 정의층(360)보다 폭이 좁을 수 있다. 차광층(520)은 화소 정의층(360)의 화소 개구(365A, 365B, 365C)와 중첩하는 개구(521A, 521B, 521C)를 가질 수 있다.
색필터(530A, 530B, 530C)는 차광층(520) 위에 위치할 수 있다. 각 색필터(530A, 530B, 530C)의 대부분은 차광층(520)의 개구(521A, 521B, 521C)와 중첩할 수 있다. 색필터(530A, 530B, 530C) 위에는 오버코트층(540)이 위치할 수 있다.
반사 방지부(300)는 외부로부터 입사되는 외광이 배선 등에 의해 반사되어 시인되는 것을 방지할 수 있다. 차광층(520)과 색필터(530A, 530B, 530C)는 조합하여 반사 방지층으로서 기능할 수 있다. 이와 같은 구조에서는 반사 방지층으로서 편광층을 요하지 않을 수 있고, 따라서 출광 효율을 높일 수 있고 표시 패널(10)의 두께를 줄일 수 있다.
도 3은 일 실시예에 따른 패드부에서 패드들의 배치를 나타내는 평면도이다. 도 3에 도시된 패드들은 패드부(PP2)에서 집적회로 칩(30)의 출력 단자들이 접속되는 패드들일 수 있다.
집적회로 칩(30)이 접합되는 패드부(PP2)에는 패드들(PD)이 배열되어 있다. 패드들(PD)은 집적회로 칩(30)으로 신호들(예컨대, 영상 데이터 및 이와 관련된 신호, 전원 등)을 전송하기 위한 패드들과 집적회로 칩(30)으로부터 출력되는 신호들(예컨대, 데이터 전압, 게이트 구동부 제어 신호 등)을 수신하기 위한 패드들을 포함할 수 있다. 도시된 패드들(PD)은 집적회로 칩(30)으로부터 출력되는 신호들을 수신하기 위한 패드들, 즉 집적회로 칩(30)의 출력 단자들과 접속되는 패드들일 수 있다. 패드들(PD)의 대부분은 표시 영역(DA)에 위치하는 데이터선들과 전기적으로 연결될 수 있고, 데이터선들을 통해 화소들(PX)에 인가되는 데이터 전압을 집적회로 칩(30)으로부터 입력받을 수 있다. 데이터선 같은 신호선들과 패드들(PD)의 전기적 연결을 위해, 패드부(PP2)와 표시 영역(DA) 사이에는 패드들(PD)과 연결된 배선들이 위치할 수 있다.
표시 장치의 고해상도화에 따라 다수의 패드(예컨대, 수천 개)가 패드부(PP2)에 배치되어야 하므로, 패드들(PD)은 복수의 열로 배열될 수 있다. 각각의 열에서 패드들(PD)은 제1 방향(x)을 따라 소정의 간격으로 배치될 수 있다. 각각의 패드(PD)는 전체적으로 사각형의 평면 형상을 가질 수 있다. 패드(PD)의 장변(길이)과 단변(폭)을 가질 수 있다. 패드(PD)의 단변은 제1 방향(x)과 나란할 수 있다. 패드부(PP2)에서 좌측 영역과 우측 영역에 위치하는 패드들(PD)은 장변이 제1 방향(x) 및 제2 방향(y)에 대하여 기울어질 수 있다. 패드(PD)는 장변과 단변의 길이가 거의 동일할 수도 있고, 다양한 평면 형상을 가질 수 있다.
도 4a는 일 실시예에 따른 패드의 평면도이고, 도 4b 및 도 4c는 각각 도 4a에서 A-A'선을 따라 취한 일 실시예의 단면도이다. 도 4a, 도 4b 및 도 4c는 패드부(PP2)에 위치하는 패드들(PD) 중 하나를 도시한다. 도 4a는 패드(PD)의 최상층(top layer)(TL)의 가장자리와 그 아래의 유기층(organic layer)(OL)의 가장자리(점선)를 도시한다.
도 4a 및 도 4b를 참고하면, 패드부(PP2)에는 전술한 표시 영역(DA)에 위치하는 절연층들과 도전층들 중 적어도 일부가 위치할 수 있다. 패드(PD)는 표시 영역(DA)에 위치하는 도전층들로 구성될 수 있다. 따라서 패드(PD)를 설명함에 있어서, 표시 영역(DA)에 위치하는 절연층들 및 도전층들과의 관계에 대해서도 설명한다.
패드(PD)는 기판(110) 위에 위치하는 제1 전극층(L1), 제2 전극층(L2), 제3 전극층(L3) 및 제4 전극층(L4)을 포함할 수 있다. 제4 전극층(L4)은 패드(PD)의 최상층(TL)이다.
기판(110)과 제1 전극층(L1) 사이에는 배리어층(111), 버퍼층(120) 및 제1 게이트 절연층(141)이 위치할 수 있다. 제1 트랜지스터(TR1)의 게이트 전극(G1)과 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 제1 게이트 도전층은 게이트 전극(G1) 및 제1 전극층(L1)을 포함할 수 있다. 제1 전극층(L1)의 일단은 데이터선 같은 신호선과 패드(PD)의 전기적 연결을 위한 배선과 연결될 수 있다. 제1 전극층(L1)은 그러한 배선의 확장부일 수 있다.
제1 전극층(L1) 위에는 제2 게이트 절연층(142), 제1 층간 절연층(161), 제3 게이트 절연층(143) 및 제2 층간 절연층(162)이 위치할 수 있다. 제2 전극층(L2)은 이들 절연층(142, 161, 143, 162)에 형성된 접촉 구멍(H)을 통해 제1 전극층(L1)과 접촉할 수 있다. 제2 전극층(L2)은 제1 및 제2 트랜지스터들(TR1, TR2)의 제1 전극(S1, S2) 및 제2 전극(D1, D2)과 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 제1 데이터 도전층은 제1 전극(S1, S2), 제2 전극(D1, D2) 및 제2 전극층(L2)을 포함할 수 있다.
제2 전극층(L2)의 가장자리 부분과 기판(110) 사이에는 무기 절연층일 수 있는 배리어층(111), 버퍼층(120), 제1 게이트 절연층(141), 제2 게이트 절연층(142), 제1 층간 절연층(161), 제3 게이트 절연층(143) 및 제2 층간 절연층(162)이 위치할 수 있다.
제2 전극층(L2) 위에는 제3 전극층(L3)이 위치할 수 있다. 제3 전극층(L3)은 데이터선(171) 및 구동 전압선(172)과 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 제2 데이터 도전층은 데이터선(171), 구동 전압선(172) 및 제3 전극층(L3)을 포함할 수 있다. 표시 영역(DA)에서 제1 데이터 도전층과 제2 데이터 도전층 사이에 위치하는 제1 평탄화층(181)은 패드부(PP2)에 위치하지 않을 수 있다. 따라서 제2 전극층(L2)과 제3 전극층(L3) 사이에는 제1 평탄화층(181)이 위치하지 않고, 제3 전극층(l3)은 제2 전극층(L2) 바로 위에 위치할 수 있다. 제3 전극층(L3)은 제2 전극층(L2)을 완전히 덮을 수 있다.
제3 전극층(L3) 위에는 유기층(OL)이 위치할 수 있다. 유기층(OL)은 집적회로 칩(30)의 접합 시 패드(PD) 또는 절연층들(111, 120, 141, 142, 161, 143, 162)에서 크랙(crack) 발생을 억제하기 위해 위치할 수 있다. 즉, 유기층(OL)은 패드(PD)에 가해지는 힘을 완충하는 버퍼층일 수 있다. 유기층(OL)은 접촉 구멍(H)과 중첩하는 영역에서 약 0.5㎛ 내지 약 2.5㎛, 또는 약 0.5㎛ 내지 약 1.6㎛의 두께(t)를 가질 수 있다. 유기층(OL)은 평면도에서 사각형일 수 있다. 유기층(OL)은 2㎛ 이상의 폭을 가질 수 있다. 유기층(OL)은 집적회로 칩(30)의 범프와의 정렬 마진 및 제3 전극층(L3)과 제4 전극층(L4)의 접촉을 고려하여 제3 전극층(L3) 면적의 약 10% 내지 약 95%의 면적으로 형성될 수 있다.
유기층(OL)은 접촉 구멍(H)의 전체 영역과 중첩할 수 있다. 유기층(OL)의 상부 표면은 적어도 접촉 구멍(H)과 중첩하는 영역에서 평탄할 수 있다. 유기층(OL)의 두께(t)는 접촉 구멍(H)과 중첩하는 영역에서 실질적으로 일정할 수 있다. 유기층(OL)의 상부 표면은 접촉 구멍(H)과 중첩하는 영역과 중첩하지 않는 영역에 걸쳐 전체적으로 평탄할 수 있다.
유기층(OL)은 표시 영역(DA)의 제2 평탄화층(182) 또는 화소 정의층(360)과 동일층일 수 있다. 예컨대, 유기층(OL)은 제2 데이터 도전층 형성 후 표시 영역(DA)과 패드부(PP2)에 걸쳐 유기 절연 물질을 도포한 후 패터닝하여 제2 평탄화층(182), 제2 평탄화층(182)의 접촉 구멍 등과 함께 형성될 수 있다. 유기층(OL)은 제2 데이터 도전층 형성 후 표시 영역(DA)과 패드부(PP2)에 걸쳐 유기 절연 물질을 도포한 후 패터닝하여 화소 정의층(360)과 함께 형성될 수 있다. 따라서 유기층(OL)의 형성을 위한 추가 공정 및 추가 마스크를 요하지 않는다.
유기층(OL)은 하프톤(half-tone) 마스크를 사용하여 형성될 수 있다. 예컨대, 유기층(OL)이 포지티브 감광성 물질을 포함하는 경우, 하나의 패드(PD)에 대응하는 하프톤 마스크 영역에서, 하프톤 노광 면적은 제1 전극층(L1)의 면적에서 제1 전극층(L1)과 제2 전극층(L2)의 접촉 면적을 뺀 면적의 약 10% 내지 약 200%일 수 있고, 미노광 면적은 제3 전극층(L3) 면적의 약 10% 내지 약 95%의 면적에서 하프톤 노광 면적을 뺀 값일 수 있다. 예컨대, 유기층(OL)에서 절연층들(142, 161, 143, 162)과 중첩하는 영역은 하프톤 노광 영역에 대응할 수 있고, 접촉 구멍(H)과 중첩하는 영역은 미노광 영역에 대응할 수 있다. 이와 같이, 하프톤 마스크를 사용하여 유기층(OL)을 형성하면, 유기층(OL)에서 절연층들(142, 161, 143, 162)과 중첩하는 영역의 높이를 낮출 수 있으므로, 유기층(OL)의 상부 표면의 평탄도를 개선할 수 있다. 한편, 유기층(OL)이 네거티브 감광성 물질을 포함하는 경우, 전술한 미노광 영역은 풀톤(full tone) 노광 영역일 수 있다.
제3 전극층(L3)의 가장자리는 제1 절연층(410) 및/또는 제2 절연층(420)에 의해 클래딩(cladding)될 수 있다.
유기층(OL) 위에는 제4 전극층(L4)이 위치할 수 있다. 제4 전극층(L4)은 패드(PD)의 최상층(TL)일 수 있다. 제4 전극층(L4)은 집적회로 칩(30)의 범프 또는 이방성 도전막의 도전 입자와 접촉할 수 있다. 제4 전극층(L4)은 표시 영역(DA)의 터치부(200)의 터치 전극(451)과 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 제2 터치 도전층은 터치 전극(451) 및 제4 전극층(L4)을 포함할 수 있다. 제4 전극층(L4)은 제3 전극층(L3)에서 유기층(OL)에 의해 덮여 있지 않고 제1 절연층(410) 및/또는 제2 절연층(420)에 의해 덮여 있지 않은 부분과 접촉할 수 있다. 제4 전극층(L4)이 제3 전극층(L3)과 접촉하는 영역은 절연층들(142, 161, 143, 162)과 중첩할 수 있고, 접촉 구멍(H)과 중첩하지 않을 수 있다.
제4 전극층(L4)은 유기층(OL)을 덮을 수 있다. 유기층(OL)은 용매, 개시제, 바인더 등의 물질을 포함하는 고분자 용액을 코팅하고 큐어링(curing)하여 형성될 수 있다. 유기층(OL)을 형성한 후 후속 공정에서 및/또는 표시 장치의 사용 중에 유기층(OL) 내에 잔존하는 물질 또는 분해된 물질이 가스로 배출될 수 있다. 이러한 현상을 아웃개싱(outgasing)이라고 한다. 배출된 가스(아웃개스)에 의해 제4 전극층(L4)이 부풀(blister) 수 있으므로, 제4 전극층(L4)은 아웃개스가 빠져나갈 수 있는 하나 이상의 개구(OP)를 포함할 수 있다. 개구(OP)의 면적은 제4 전극층(L4)의 면적의 약 1% 이상일 수 있다.
유기층(OL)의 상부 표면이 평탄하면, 제4 전극층(L4)의 상부 표면도 평탄할 수 있다. 제4 전극층(L4)의 상부 표면은 적어도 접촉 구멍(H)과 중첩하는 영역에서 평탄할 수 있다.
패드(PD)의 제4 전극층(L4)은 제3 전극층(L3)과 접촉하고, 제3 전극층(L3)은 제2 전극층(L2)과 접촉하고, 제2 전극층(L2)은 제1 전극층(L1)과 접촉하므로, 제4 전극층(L4)을 통해 입력되는 신호는 제3 전극층(L3), 제2 전극층(L2) 및 제1 전극층(L1)을 거쳐 배선으로 전달될 수 있다. 도시된 절연층들(111, 120, 141, 142, 161, 143, 162) 중 적어도 하나는 패드부(PP2)에 위치하지 않을 수도 있다.
도 4c에 도시된 실시예는 패드(PD)의 제1 전극층(L1)에 있어 도 4b에 도시된 실시예와 차이가 있다. 도 4c를 참고하면, 제1 전극층(L1)은 제1 게이트 절연층(141)과 제2 게이트 절연층(142) 사이에 위치할 수 있다. 제1 전극층(L1)은 표시 영역(DA)의 광차단층(LB) 및 스토리지 커패시터의 상부 전극(C2)과 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 제2 게이트 도전층은 광차단층(LB), 상부 전극(C2) 및 제1 전극층(L1)을 포함할 수 있다. 제2 전극층(L2)은 제1 층간 절연층(161), 제3 게이트 절연층(143) 및 제2 층간 절연층(162)에 형성된 접촉 구멍(H)을 통해 제1 전극층(L1)과 접촉할 수 있다.
패드부(PP2)의 이웃하는 패드들(PD) 중 하나는 제1 전극층(L1)이 도 4b에 도시된 바와 같이 제1 게이트 도전층으로 형성될 수 있고, 다른 하나는 제1 전극층(L1)이 도 4c에 도시된 바와 같이 제2 게이트 도전층으로 형성될 수 있다. 패드(PD)의 제1 전극층(L1)은 제2 트랜지스터(TR2)의 게이트 전극(G2)과 동일 공정에서 동일 재료로, 즉 제3 게이트 도전층으로 형성될 수도 있다.
집적회로 칩(30)이 접합되는 패드부(PP2)에는 패드들(PD)이 배열되어 있다. 패드들(PD)은 집적회로 칩(30)으로 신호들(예컨대, 영상 데이터 및 이와 관련된 신호, 전원 등)을 전송하기 위한 패드들과 집적회로 칩(30)으로부터 출력되는 신호들(예컨대, 데이터 전압, 게이트 구동부 제어 신호 등)을 수신하기 위한 패드들을 포함할 수 있다.
도 5는 일 실시예에 따른 표시 장치에서 패드에 범프가 압착되는 상태를 나타내는 도면이다.
도 5를 참고하면, 표시 패널(10)의 패드부(PP2)에 접합되는 집적회로 칩(30)은 기판(310) 및 기판(310)으로부터 하향 돌출하는 범프(B)를 포함할 수 있다. 집적회로 칩(30)의 접합은 이방성 도전막(도시되지 않음)을 패드부(PP2) 위에 배치하고 집적회로 칩(30)을 정렬한 후 집적회로 칩(30)을 압착하여 수행될 수 있다. 이때, 범프(B)와 맞닿는 패드(PD) 부분에 힘이 집중되어 패드(PD)나 절연층들(111, 120, 141, 142, 161, 143, 162)에서 크랙이 발생할 수 있다. 패드(PD)의 제2 전극층(L2)을 제1 전극층(L1)에 접속하기 위해 무기 절연층일 수 있는 절연층들(142, 161, 143, 162)에 접촉 구멍(H)이 형성되어 있으므로, 패드(PD)의 단차가 크고, 절연층들(142, 161, 143, 162)과 중첩하는 영역에 압착력이 더욱 집중될 수 있고, 크랙 발생 가능성이 증가할 수 있다. 패드(PD)에 크랙이 발생하면 단선이나 저항 증가 같은 불량을 초래할 수 있다. 또한, 절연층들(111, 120, 141, 142, 161, 143, 162)에서 발생한 크랙은 패드(PD)나 배선으로 전파될 수 있다.
실시예와 같이, 패드(PD)의 최상부층(UP) 아래에 유기층(OL)이 위치하면, 유기층(OL)이 패드(PD)에 가해지는 힘을 완충하거나 수용하여, 패드(PD) 및 절연층들(111, 120, 141, 142, 161, 143, 162)에서 크랙 발생을 억제할 수 있다. 유기층(OL)은 기능적으로 크랙 억제층일 수 있다. 유기층(OL)은 금속층이나 무기층보다 모듈러스(modulus)가 작으므로 변형(strain)에 대한 응력이 작아 크랙에 강하고 수축에도 잘 버틸 수 있다. 유기층(OL)은 표시 영역(DA)에 형성되는 유기 절연층으로 형성될 수 있으므로, 유기층(OL)의 형성을 위한 추가적인 공정 단계를 요하지 않을 수 있다.
도 6, 도 7, 도 8 및 도 9는 각각 도 4a에서 A-A'선을 따라 취한 일 실시예의 단면도이다. 패드(PD)의 몇몇 실시예에 대해 전술한 실시예와 차이점을 위주로 설명한다.
도 6을 참고하면, 패드(PD)는 기판(110) 위에 순차적으로 위치하는 제1 전극층(L1), 제2 전극층(L2), 제3 전극층(L3) 및 제4 전극층(L4)을 포함할 수 있다. 제3 전극층(L3)과 제4 전극층(L4) 사이에는 유기층(OL)이 위치할 수 있다.
유기층(OL)은 접촉 구멍(H)과 중첩하는 제1 부분과 중첩하지 않는 제2 부분이 단차가 있도록 형성될 수 있다. 유기층(OL)의 제1 부분의 두께(t1)와 제2 부분의 두께(t2)가 유사할 수 있다. 기판(110)의 표면으로부터 유기층(OL)의 제1 부분보다 제2 부분이 높을 수 있다. 이와 같은 유기층(OL)의 형상 및 구조로 인해, 패드(PD)는 중앙 영역이 오목한 구조를 가질 수 있다. 이와 같은 패드(PD) 구조에서, 패드(PD)와 범프(B)를 전기적으로 연결하는 이방성 도전막의 도전 입자가 패드(PD)의 중앙 영역으로 유도될 수 있고 도전 입자의 안착률 또는 포착률이 증가할 수 있다.
도 7을 참고하면, 패드(PD)는 기판(110) 위에 순차적으로 위치하는 제1 전극층(L1), 제2 전극층(L2), 제3 전극층(L3), 제4 전극층(L4) 및 제5 전극층(L5)을 포함할 수 있다. 제3 전극층(L3)과 제4 전극층(L4) 사이에는 제2 평탄화층(182)이나 화소 정의층(360)과 동일층일 수 있는 유기층(OL)이 위치할 수 있다.
제5 전극층(L5)은 패드(PD)의 최상층(TL)일 수 있다. 제5 전극층(L5) 아래에 위치하는 제4 전극층(L4)은 표시 영역(DA)의 터치부(200)의 브리지(452)와 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 제1 터치 도전층은 브리지(452) 및 제4 전극층(L4)을 포함할 수 있다. 제4 전극층(L4)의 가장자리는 제2 절연층(420)에 의해 클래딩될 수 있다. 제4 전극층(L4)은 제3 전극층(L3)에서 유기층(OL)에 의해 덮여 있지 않고 제1 절연층(410)에 의해 덮여 있지 않은 부분과 접촉할 수 있다. 제5 전극층(L5)은 터치 전극(451)과 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 제2 터치 도전층은 터치 전극(451) 및 제5 전극층(L5)을 포함할 수 있다. 유기층(OL)의 아웃개스가 빠져나갈 수 있도록, 제4 전극층(L4) 및 제5 전극층(L5)은 이들 두 전극층(L4, L5)을 관통하는 개구(OP)를 포함할 수 있다. 유기층(OL)은 상부 표면이 평탄할 수 있지만, 도 6의 실시예와 같이 단차가 있을 수도 있다.
도 8을 참고하면, 패드(PD)는 기판(110) 위에 순차적으로 위치하는 제1 전극층(L1), 제2 전극층(L2), 제3 전극층(L3) 및 제4 전극층(L4)을 포함할 수 있다. 제3 전극층(L3)과 제4 전극층(L4) 사이에는 유기층(OL)이 위치할 수 있다. 패드(PD)의 최상층(TL)인 제4 전극층(L4)은 화소 전극(191)과 동일 공정에서 동일 재료로 형성될 수 있다. 즉, 화소 전극층은 화소 전극(191)과 제4 전극층(L4)을 포함할 수 있다. 제4 전극층(L4)은 제3 전극층(L3)에서 유기층(OL)으로 덮여 있지 않은 부분과 접촉할 수 있다. 제4 전극층(L4)은 제3 전극층(L3)의 측면까지 완전히 덮을 수 있고, 제3 전극층(L3)의 측면과 접촉할 수 있다. 제4 전극층(L4)의 가장자리는 제1 절연층(410) 및/또는 제2 절연층(420)에 의해 클래딩될 수 있고, 클래딩되지 않을 수도 있다. 유기층(OL)은 상부 표면이 평탄할 수 있지만, 도 6의 실시예와 같이 단차가 있을 수도 있다.
도 9를 참고하면, 패드(PD)는 기판(110) 위에 순차적으로 위치하는 제1 전극층(L1), 제2 전극층(L2) 및 제3 전극층(L3)을 포함할 수 있다. 제3 전극층(L3)은 패드(PD)의 최상층(TL)일 수 있다. 제2 전극층(L2)과 제3 전극층(L3) 사이에는 유기층(OL)이 위치할 수 있다. 유기층(OL)은 제1 평탄화층(181)과 동일층일 수 있다. 예컨대, 유기층(OL)은 제1 데이터 도전층 형성 후 표시 영역(DA)과 패드부(PP2)에 걸쳐 유기 절연 물질을 도포한 후 패터닝하여 제1 평탄화층(181), 제1 평탄화층(181)의 접촉 구멍 등과 함께 형성될 수 있다. 유기층(OL)은 집적회로 칩(30)의 범프와의 정렬 마진 및 제2 전극층(L2)과 제3 전극층(L3)의 접촉을 고려하여 제2 전극층(L2) 면적의 약 10% 내지 약 95%의 면적으로 형성될 수 있다.
제1 전극층(L1)은 제1 게이트 도전층 또는 제2 게이트 도전층일 수 있고, 제2 전극층(L2)은 제1 데이터 도전층일 수 있고, 제3 전극층(L3)은 제2 데이터 도전층일 수 있다. 제3 전극층(L3)은 유기층(OL)의 아웃개스가 빠져나갈 수 있도록 개구(OP)를 가질 수 있다. 제3 전극층(L3)의 가장자리는 제2 평탄화층(182)에 의해 클래딩될 수 있다. 제3 전극층(L3)의 가장자리는 제1 절연층(410) 및/또는 제2 절연층(420)에 의해 클래딩될 수도 있고, 클래딩되지 않을 수도 있다. 제3 전극층(L3)은 화소 전극층이거나 제2 터치 도전층일 수도 있다. 유기층(OL)은 상부 표면이 평탄할 수 있지만, 도 6의 실시예와 같이 단차가 있을 수도 있다.
도 10a는 일 실시예에 따른 패드의 평면도이고, 도 10b는 도 10a에서 B-B'선을 따라 취한 일 실시예의 단면도이다.
도 10a 및 도 10b를 참고하면, 도 4b의 실시예와 같이 패드(PD)는 제1 전극층(L1), 제2 전극층(L2), 제3 전극층(L3) 및 제4 전극층(L4)을 포함할 수 있고, 제3 전극층(L3)과 제4 전극층(L4) 사이에 유기층(OL)이 위치할 수 있다. 하지만, 유기층(OL)이 패드(PD)의 대부분의 영역에 위치하지 않고 일부 영역에만 위치할 수 있다. 예컨대, 유기층(OL)은 평면도에서 패드(PD)의 길이 방향을 따라 구불구불하게 연장하도록 위치할 수 있다. 이와 같이 유기층(OL)을 형성하면 도 4b의 실시예보다 제3 전극층(L3)과 제4 전극층(L4)의 접촉 면적이 증가하여 접속 저항이 줄어들 수 있다. 또한, 유기층(OL)이 형성되지 않은 영역으로 도전 입자를 유도할 수 있다.
도 11a는 일 실시예에 따른 패드의 평면도이고, 도 11b는 도 11a에서 C-C'선을 따라 취한 일 실시예의 단면도이다.
도 11a 및 도 11b를 참고하면, 패드(PD)의 제3 전극층(L3)과 제4 전극층(L4) 사이에 위치할 수 있는 유기층(OL)은 패드(PD)의 장변 방향으로 연장하고 분리된 두 부분을 포함할 수 있다. 패드(PD)의 중앙 영역에는 유기층(OL)이 위치하지 않을 수 있다. 유기층(OL)은 접촉 구멍(H) 및 절연층들(142, 161, 143, 162)에 걸쳐 위치할 수 있다. 유기층(OL)은 접촉 구멍(H)과 중첩하지 않을 수도 있다. 이와 같이 유기층(OL)이 배치되면, 패드(PD)의 중앙 영역에서 제3 전극층(L3)과 제4 전극층(L4)이 접촉하여 접속 저항이 줄어들 수 있다. 또한, 패드(PD)의 중앙 영역으로 도전 입자를 유도할 수 있다.
도 12a 및 도 12b는 각각 일 실시예에 따른 패드의 평면도이고, 도 12c는 도 12a에서 D-D'선을 따라 취한 일 실시예의 단면도이다.
도 12a, 도 12b 및 도 12c를 참고하면, 유기층(OL)은 패드(PD)의 가장자리 영역에는 위치하지 않고, 중앙 영역에만 위치할 수도 있다. 유기층(OL)은 도 12a에 도시된 바와 같이, 패드(PD)의 길이 방향으로 연속적으로 위치할 수 있고, 도 12b에 도시된 바와 같이 불연속적으로 위치할 수도 있다. 이와 같이, 패드(PD)의 중앙 영역에만 유기층(OL)을 배치하면, 제2 전극층(L2)을 제1 전극층(L1)에 접속하기 위해 절연층들(142, 161, 143, 162)에 형성된 접촉 구멍(H)으로 인한 단차를 줄일 수 있다. 이에 따라 패드(PD)의 최상층(TL)이 접촉 구멍(H)과 중첩하는 영역과 중첩하지 않는 영역에 걸쳐 전체적으로 평탄하거나, 단차가 줄어들 수 있다.
도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b 및 도 12c에 도시된 실시예들에 따른 유기층(OL)의 배치는 도 9의 실시예와 같이 유기층(OL)이 패드(PD)의 제2 전극층(L2)과 제3 전극층(L3) 사이에 위치하는 경우에도 적용될 수 있다.
전술한 실시예들에서 도시된 패드들(PD)은 집적회로 칩(30)의 출력 단자들과 접속되는 패드들일 수 있다. 집적회로 칩(30)의 입력 단자들과 접속되는 패드들 및/또는 패드부(PP1)의 패드들도 패드들(PD)과 같은 구조를 가질 수 있다.
도 13a, 도 13b, 도 13c, 도 13d 및 도 13e는 각각 일 실시예에 따른 패드부에서 유기막의 배치를 개략적으로 나타내는 평면도이다.
패드부(PP2)의 패드들(PD)은 전술한 실시예들에 따른 구조들을 가질 수 있다. 패드부(PP2)의 영역에 따라 일부 패드들(PD)만 전술한 구조들을 가질 수 있다. 집적회로 칩(30)의 접합 시 이방성 도전막의 특성 및 공정 방법에 따라서 패드부(PP2)에서 특정 영역에 힘이 더 가해질 수 있다. 힘이 더 가해질 수 있는 영역에서 크랙 발생 가능성이 크므로, 그러한 영역에 선택적으로 유기층(OL)을 패드들(PD)의 전극층들 사이(예컨대, 제3 전극층(L3)과 제4 전극층(L4) 사이, 또는 제2 전극층(L2)과 제3 전극층(L3) 사이)에 배치할 수 있다.
예컨대, 도 13a를 참고하면, 유기층(OL)은 복수의 패드 열 중 하측 1열 또는 상측 1열의 패드들(PD)에만 위치할 수 있다. 도 13a를 참고하면, 열의 패드들(PD)은 유기층(OL)을 미노광 또는 풀톤 노광에 의해 두껍게 형성하고, 2열의 패드들(PD)은 유기층(OL)을 하프톤 노광에 의해 얇게 형성할 수 있다. 도 13c를 참고하면, 유기층(OL)은 패드부(PP2)에서 좌측 영역과 우측 영역에 위치하는 패드들(PD)에만 위치할 수 있다. 도 13d를 참고하면, 유기층(OL)은 하측 1열 및 상측 1열의 패드들(PD)에만 위치할 수 있다. 도 13e를 참고하면, 유기층(OL)은 중앙 열의 패드들(PD)에만 위치할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 패널 110: 기판
111: 배리어층 120: 버퍼층
141: 제1 게이트 절연층 142: 제2 게이트 절연층
143: 제3 게이트 절연층 161: 제1 층간 절연층
162: 제2 층간 절연층 171: 데이터선
172: 구동 전압선 181: 제1 평탄화층
182: 제2 평탄화층 191: 화소 전극
20: 연성 인쇄 회로막 30: 집적회로 칩
360: 화소 정의층 410: 제1 절연층
420: 제2 절연층 430: 패시베이션층
451: 터치 전극 452: 브리지
A1, A2: 반도체층 B: 범프
C2: 커패시터의 상부 전극 D1, D2: 트랜지스터의 제2 전극
DA: 표시 영역 G1, G2: 트랜지스터의 게이트 전극
H: 접촉 구멍 L1: 패드의 제1 전극층
L2: 패드의 제2 전극층 L3: 패드의 제3 전극층
L4: 패드의 제4 전극층 L5: 제5 전극층
LB: 광차단층 NA: 비표시 영역
OL: 유기층 OP: 개구
PD: 패드 PP1, PP2: 패드부
PX: 화소 S1, S2: 트랜지스터의 제1 전극
TL: 패드의 최상층

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판, 그리고
    상기 비표시 영역에 위치하는 패드를 포함하며,
    상기 패드는 상기 기판 위에 순차적으로 위치하는 제1 전극층, 제2 전극층, 제3 전극층 및 제4 전극층을 포함하고,
    상기 제2 전극층은 복수의 절연층에 형성된 접촉 구멍을 통해 제1 전극층과 접촉하고,
    상기 제3 전극층과 상기 제4 전극층 사이에 유기층이 위치하는 표시 장치.
  2. 제1항에서,
    상기 유기층은 상기 접촉 구멍의 전체 영역과 중첩하는 표시 장치.
  3. 제2항에서,
    상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역에서 평탄한 표시 장치.
  4. 제1항에서,
    상기 유기층은 상기 접촉 구멍 및 상기 복수의 절연층과 중첩하고, 상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역과 중첩하지 않은 영역에 걸쳐 평탄한 표시 장치.
  5. 제1항에서,
    상기 제2 전극층과 상기 제3 전극층 사이에 절연층이 위치하지 않는 표시 장치.
  6. 제1항에서,
    상기 제4 전극층은 상기 유기층과 중첩하는 개구를 포함하는 표시 장치.
  7. 제1항에서,
    상기 패드는 상기 제4 전극층 위에 위치하는 제5 전극층을 더 포함하는 표시 장치.
  8. 제7항에서,
    상기 제4 전극층 및 상기 제5 전극층은 상기 유기층과 중첩하는 개구를 포함하는 표시 장치.
  9. 제1항에서,
    상기 유기층은 상기 패드의 길이 방향을 따라 구불구불하게 연장하는 표시 장치.
  10. 제1항에서,
    상기 표시 영역에서 상기 기판 위에 순차적으로 위치하는 제1 게이트 절연층, 제1 게이트 도전층, 제2 게이트 절연층, 제2 게이트 도전층, 제1 층간 절연층, 제1 데이터 도전층, 제1 평탄화층, 제2 데이터 도전층 및 제2 평탄화층을 더 포함하며,
    상기 제2 전극층은 상기 제1 데이터 도전층과 동일층이고, 상기 제3 전극층은 상기 제2 데이터 도전층과 동일층이고, 상기 유기층은 상기 제2 평탄화층과 동일층인 표시 장치.
  11. 제10항에서,
    상기 복수의 절연층은 상기 제2 게이트 절연층 및 제1 층간 절연층을 포함하는 표시 장치.
  12. 제10항에서,
    상기 표시 영역에서 상기 제1 층간 절연층과 상기 제1 평탄화층 사이에 위치하는 제3 게이트 절연층 및 제2 층간 절연층을 더 포함하며,
    상기 복수의 절연층은 상기 제2 게이트 절연층, 제1 층간 절연층, 상기 제3 게이트 절연층 및 상기 제2 층간 절연층을 포함하는 표시 장치.
  13. 제1항에서,
    상기 표시 영역에서 상기 기판 위에 순차적으로 위치하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층 및 화소 정의층을 더 포함하며,
    상기 제1 전극층은 상기 제1 게이트 도전층 또는 상기 제2 게이트 도전층과 동일층이고, 제2 전극층은 상기 제1 데이터 도전층과 동일층이고, 상기 제3 전극층은 상기 제2 데이터 도전층과 동일층이고, 상기 유기층은 상기 화소 정의층과 동일층인 표시 장치.
  14. 표시 영역 및 비표시 영역을 포함하는 기판, 그리고
    상기 비표시 영역에 위치하는 패드를 포함하며,
    상기 패드는 상기 기판 위에 순차적으로 위치하는 제1 전극층, 제2 전극층 및 제3 전극층을 포함하고,
    상기 제2 전극층은 복수의 절연층에 형성된 접촉 구멍을 통해 제1 전극층과 접촉하고,
    상기 제2 전극층과 상기 제3 전극층 사이에 유기층이 위치하고,
    상기 유기층은 상기 접촉 구멍의 전체 영역과 중첩하는 표시 장치.
  15. 제14항에서,
    상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역에서 평탄한 표시 장치.
  16. 제14항에서,
    상기 유기층은 상기 접촉 구멍 및 상기 복수의 절연층과 중첩하고, 상기 유기층의 상부 표면이 상기 접촉 구멍과 중첩하는 영역과 중첩하지 않은 영역에 걸쳐 평탄한 표시 장치.
  17. 제14항에서,
    상기 제3 전극층은 상기 유기층과 중첩하는 개구를 포함하는 표시 장치.
  18. 제14항에서,
    상기 표시 영역에서 상기 기판 위에 순차적으로 위치하는 제1 게이트 절연층, 제1 게이트 도전층, 제2 게이트 절연층, 제2 게이트 도전층, 제1 층간 절연층, 제1 데이터 도전층, 제1 평탄화층, 제2 데이터 도전층 및 제2 평탄화층을 더 포함하며,
    상기 제2 전극층은 상기 제1 데이터 도전층과 동일층이고, 상기 제3 전극층은 상기 제2 데이터 도전층과 동일층이고, 상기 유기층은 상기 제1 평탄화층과 동일층인 표시 장치.
  19. 제18항에서,
    상기 복수의 절연층은 상기 제2 게이트 절연층 및 제1 층간 절연층을 포함하는 표시 장치.
  20. 제18항에서,
    상기 표시 영역에서 상기 제1 층간 절연층과 상기 제1 평탄화층 사이에 위치하는 제3 게이트 절연층 및 제2 층간 절연층을 더 포함하며,
    상기 복수의 절연층은 상기 제2 게이트 절연층, 제1 층간 절연층, 상기 제3 게이트 절연층 및 상기 제2 층간 절연층을 포함하는 표시 장치.
KR1020210002114A 2021-01-07 2021-01-07 표시 장치 KR20220100146A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210002114A KR20220100146A (ko) 2021-01-07 2021-01-07 표시 장치
US17/402,428 US20220216279A1 (en) 2021-01-07 2021-08-13 Display device
CN202111571988.3A CN114725127A (zh) 2021-01-07 2021-12-21 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210002114A KR20220100146A (ko) 2021-01-07 2021-01-07 표시 장치

Publications (1)

Publication Number Publication Date
KR20220100146A true KR20220100146A (ko) 2022-07-15

Family

ID=82219028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210002114A KR20220100146A (ko) 2021-01-07 2021-01-07 표시 장치

Country Status (3)

Country Link
US (1) US20220216279A1 (ko)
KR (1) KR20220100146A (ko)
CN (1) CN114725127A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541614B2 (en) * 2003-03-11 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
KR101839954B1 (ko) * 2010-12-17 2018-03-20 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR101958392B1 (ko) * 2014-01-23 2019-07-05 삼성디스플레이 주식회사 표시판 및 표시 장치
KR102514412B1 (ko) * 2016-05-02 2023-03-28 삼성디스플레이 주식회사 반도체소자 및 이를 채용하는 표시장치

Also Published As

Publication number Publication date
US20220216279A1 (en) 2022-07-07
CN114725127A (zh) 2022-07-08

Similar Documents

Publication Publication Date Title
US7187001B2 (en) Organic light emitting display with circuit measuring pad and method of fabricating the same
KR100579184B1 (ko) 유기전계발광표시장치
KR100838082B1 (ko) 유기발광 표시장치 및 그 제조방법
US20190006329A1 (en) Backplane led integration and functionalization structures
JP7397900B2 (ja) 表示装置
EP4095917A1 (en) Display substrate and manufacturing method therefor
US9911802B2 (en) Display device and method for manufacturing the same
US20210217835A1 (en) Display device
KR20160125883A (ko) 표시장치 및 그 제조 방법
KR20190121421A (ko) 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치
KR20210086340A (ko) 봉지 부재와 이격된 패드를 포함하는 디스플레이 장치
US20230180537A1 (en) Light emitting display device
KR20220100146A (ko) 표시 장치
KR20150002119A (ko) 유기전계 발광소자 및 이의 제조 방법
KR20210009487A (ko) 표시 장치
US20230060667A1 (en) Display device and manufacturing method thereof
US20230380235A1 (en) Display device
KR20230071816A (ko) 발광 표시 장치
WO2022252230A1 (zh) 显示基板和显示装置
US20220020955A1 (en) Display device
KR20230083373A (ko) 발광 표시 장치
KR20240013945A (ko) 표시 장치 및 이의 제조 방법
KR20220009851A (ko) 표시 장치
KR20230071817A (ko) 발광 표시 장치
KR20230154361A (ko) 발광 표시 장치