KR20230071816A - 발광 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 분리선, 상기 제1 절연층 위에 위치하며 상기 분리선과 중첩하는 제1 개구를 가진 제2 절연층, 상기 제2 절연층 위로 상기 분리선의 양측에 위치하는 제1 화소 전극 및 제2 화소 전극, 상기 제2 절연층 위에 위치하며 상기 분리선과 중첩하는 제2 개구를 가진 화소 정의층, 그리고 상기 제1 화소 전극, 상기 제2 화소 전극, 상기 화소 정의층 및 상기 분리선 위에 위치하는 발광 부재를 포함한다. 상기 발광 부재는 제1 발광부, 상기 제1 발광부 위에 위치하는 전하 생성층, 그리고 상기 전하 생성층 위에 위치하는 제2 발광부를 포함하고, 상기 발광 부재는 상기 분리선에 의해 분리되어 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 구체적으로 발광 다이오드들을 포함하는 발광 표시 장치에 관한 것이다.
발광 표시 장치는 화소들에 대응하는 발광 다이오드들(light emitting diodes)을 포함하고, 각각의 발광 다이오드의 밝기를 제어하여 영상을 표시할 수 있다. 발광 표시 장치는 액정 표시 장치와 같은 수광형 표시 장치와 달리 백라이트(backlight)와 같은 광원을 요하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 높은 휘도, 높은 명암비, 높은 색 재현, 높은 반응 속도 등의 특성이 있어, 고품질의 영상을 표시할 수 있다.
이러한 장점으로 인해, 발광 표시 장치는 스마트폰, 태블릿과 같은 모바일 장치, 모니터, 텔레비전 등의 다양한 전자 장치에 적용되고 있고, 자동차용 표시 장치로서 각광받고 있다.
발광 표시 장치는 발광 다이오드를 구성하는 화소 전극, 발광 부재 및 공통 전극을 포함할 수 있다. 발광 부재는 복수의 층을 포함할 수 있고, 복수의 층 중 적어도 일부는 복수의 화소에 걸쳐 있을 수 있다. 이에 따라 한 화소의 전류가 이웃하는 화소로 누설될 수 있고, 이웃하는 화소가 의도치 않게 발광하거나 휘도가 증가할 수 있다.
실시예들은 이웃하는 화소들 사이에서 누설 발광이 발생하는 것을 방지하는 발광 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 분리선, 상기 제1 절연층 위에 위치하며 상기 분리선과 중첩하는 제1 개구를 가진 제2 절연층, 상기 제2 절연층 위로 상기 분리선의 양측에 위치하는 제1 화소 전극 및 제2 화소 전극, 상기 제2 절연층 위에 위치하며 상기 분리선과 중첩하는 제2 개구를 가진 화소 정의층, 그리고 상기 제1 화소 전극, 상기 제2 화소 전극, 상기 화소 정의층 및 상기 분리선 위에 위치하는 발광 부재를 포함한다. 상기 발광 부재는 제1 발광부, 상기 제1 발광부 위에 위치하는 전하 생성층, 그리고 상기 전하 생성층 위에 위치하는 제2 발광부를 포함하고, 상기 발광 부재는 상기 분리선에 의해 분리되어 있다.
상기 전하 생성층은 n형 전하 생성층 및 p형 전하 생성층을 포함할 수 있고, 상기 전하 생성층은 상기 분리선의 양측에서 분리되어 있을 수 있다.
상기 전하 생성층은 상기 분리선 위에 위치하는 부분을 포함할 수 있다
상기 분리선은 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함할 수 있다. 상기 전하 생성층은 상기 제1 도전층의 측면과 접촉할 수 있다.
상기 전하 생성층은 상기 제2 도전층의 측면과 접촉할 수 있다.
상기 제3 도전층의 폭이 상기 제2 도전층의 폭보다 넓을 수 있다.
상기 제3 도전층은 투명 도전성 산화물층을 포함할 수 있다.
상기 제3 도전층은 순차적으로 적층된 투명 도전성 산화물층, 금속층 및 투명 도전성 산화물층을 포함할 수 있다.
상기 제3 도전층은 상기 제1 화소 전극 및 상기 제2 화소 전극과 동일 공정에서 동일 재료로 형성될 수 있다.
상기 발광 표시 장치는 상기 제1 절연층 위에 위치하며 상기 트랜지스터의 한 전극이거나 상기 한 전극과 연결된 연결자를 더 포함할 수 있다. 상기 연결자는 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함할 수 있다. 상기 분리선의 제1 도전층 및 제2 도전층은 각각 상기 연결자의 제1 도전층 및 제2 도전층과 동일 물질로 이루어질 수 있다. 상기 분리선의 제3 도전층은 각각 상기 연결자의 제3 도전층과 다른 물질로 이루어질 수 있다.
상기 분리선의 제2 도전층은 상기 연결자의 제2 도전층보다 얇을 수 있다.
상기 화소 정의층은 상기 연결자와 중첩하는 개구를 가질 수 있다. 상기 제1 화소 전극은 상기 화소 정의층의 개구를 통해 상기 연결자와 연결되어 있을 수 있다.
상기 제1 발광부 및 상기 제2 발광부는 각각 정공 전달층, 상기 정공 전달층 위에 위치하는 전자 전달층, 그리고 상기 정공 전달층과 상기 전자 전달층 사이에 위치하며 상기 제1 화소 전극과 중첩하는 제1 발광층 및 상기 제2 화소 전극과 중첩하는 제2 발광층을 포함할 수 있다.
상기 발광 표시 장치는 상기 발광 부재 위에 위치하는 공통 전극을 더 포함할 수 있다. 상기 공통 전극은 상기 분리선에 의해 분리되어 있을 수 있다.
상기 공통 전극은 상기 제2 도전층의 측면과 접촉할 수 있다.
상기 공통 전극은 상기 분리선 위에 위치하는 부분을 포함할 수 있다.
일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 바이패스선, 상기 제1 절연층 위에 위치하며 상기 바이패스선과 중첩하는 구멍을 가진 제2 절연층, 상기 제2 절연층 위로 상기 바이패스선의 양측에 위치하는 제1 화소 전극 및 제2 화소 전극, 상기 제2 절연층 위에 위치하며 상기 바이패스선과 중첩하는 개구를 가진 화소 정의층, 상기 제1 화소 전극, 상기 제2 화소 전극, 상기 화소 정의층 및 상기 바이패스선 위에 위치하는 발광 부재, 그리고 상기 발광 부재 위에 위치하는 공통 전극을 포함한다. 상기 발광 부재는 상기 제1 화소 전극 및 상기 제2 화소 전극에 걸쳐 연속적으로 형성되어 있고, 상기 발광 부재는 상기 바이패스선과 면대면으로 접촉한다.
상기 공통 전극에 인가되는 전압과 동일한 전압이 상기 바이패스선에 인가될 수 있다.
상기 바이패스선은 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함할 수 있다. 상기 제3 도전층은 투명 도전성 산화물층을 포함할 수 있다.
상기 발광 부재는 상기 제3 도전층과 접촉할 수 있다. 상기 제3 도전층은 상기 제1 화소 전극 및 상기 제2 화소 전극과 동일 공정에서 동일 재료로 형성될 수 있다.
실시예들에 따르면, 이웃하는 화소들 사이에서 누설 발광이 발생하는 것을 방지할 수 있고, 이에 따라 발광 표시 장치의 표시 품질을 개선할 수 있다. 또한, 실시예들에 따르면, 명세서 전반에 걸쳐 인식될 수 있는 유리한 효과가 있다.
도 1은 일 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 일 실시예에 따른 발광 표시 장치에서 표시 영역에 배치되는 화소들의 개략적인 평면도이다.
도 3은 도 2에서 A-A'선을 따라 취한 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 4는 일 실시예에 따른 발광 표시 장치에서 발광 부재의 개략적인 단면도이다.
도 5 내지 도 10은 일 실시예에 따른 발광 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 11 및 도 12는 각각 도 2에서 A-A'선을 따라 취한 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 13, 도 14 및 도 15는 각각 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 구성 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 구성이 있는 경우도 포함한다. 반대로 어떤 구성이 다른 구성 "바로 위에" 있다고 할 때에는 중간에 다른 구성이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다는 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "연결"된다는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우뿐만 아니라, 위치나 기능에 따라 상이한 명칭으로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 경우를 포함할 수 있다.
도면에서, 방향을 나타내는데 부호 "x", "y" 밑 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다.
도 1은 일 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 사시도이다.
도 1을 참고하면, 발광 표시 장치(이하, 간단하게 "표시 장치"라고도 함)는 표시 패널(10), 표시 패널(10)에 접합되어 있는 연성 인쇄 회로막(20), 그리고 집적회로 칩(30) 등을 포함하는 구동 장치를 포함할 수 있다.
표시 패널(10)은 영상이 표시되는 화면에 해당하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 회로들 및/또는 신호선들이 배치되어 있는 비표시 영역(non-display area)(NA)을 포함할 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 둘러쌀 수 있다. 도 1에서 점선 사각형 내측과 외측이 각각 표시 영역(DA)과 비표시 영역(NA)에 해당할 수 있다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 행렬로 배치될 수 있다. 또한, 표시 영역(DA)에는 게이트선(gate line)(스캔선(scan line)이라고도 함), 데이터선(data line), 구동 전압선(driving voltage line)과 같은 신호선들이 배치될 수 있다. 각각의 화소(PX)에는 게이트선, 데이터선, 구동 전압선 등이 연결되어, 각각의 화소(PX)는 이들 신호선으로부터 게이트 신호(스캔 신호라고도 함), 데이터 전압, 구동 전압(제1 전원 전압 또는 고전위 전원 전압이라고도 함) 등을 인가받을 수 있다. 화소(PX)는 발광 다이오드와 같은 발광 소자로 구현될 수 있다.
표시 영역(DA)에는 사용자의 접촉 및/또는 비접촉 터치를 감지하기 위한 터치 센서가 배치될 수 있다. 대체로 사각형인 표시 영역(DA)이 도시되어 있지만, 표시 영역(DA)은 사각형 외의 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)의 외부로부터 신호들을 전달받기 위한 패드들이 배열되어 있는 패드부(pad portion)(PP)가 위치할 수 있다. 패드부(PP)는 표시 패널(10)의 한 가장자리를 따라 제1 방향(x)으로 길게 위치할 수 있다. 패드부(PP)에는 연성 인쇄 회로막(20)이 접합(bonding)될 수 있고, 연성 인쇄 회로막(20)의 패드들은 패드부(PP)의 패드들에 전기적으로 연결될 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치(driving unit)가 위치할 수 있다. 구동 장치는 데이터선들에 데이터 전압을 인가하는 데이터 구동부(data driver), 게이트선들에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부 및 게이트 구동부를 제어하는 신호 제어부(signal controller)를 포함할 수 있다. 화소들(PX)은 게이트 구동부에서 생성되는 게이트 신호에 따라 소정 타이밍에 데이터 전압을 인가받을 수 있다. 게이트 구동부는 표시 패널(10)에 집적될 수 있고, 표시 영역(DA)의 적어도 일측에 위치할 수 있다. 데이터 구동부 및 신호 제어부는 집적회로 칩(구동 IC 칩이라고도 함)(30)으로 제공될 수 있고, 집적회로 칩(30)은 표시 패널(10)의 비표시 영역(NA)에 실장될 수 있다. 집적회로 칩(30)은 연성 인쇄 회로막(20) 등에 실장되어 표시 패널(10)에 전기적으로 연결될 수도 있다.
도 2는 일 실시예에 따른 발광 표시 장치에서 표시 영역에 배치되는 화소들의 개략적인 평면도이고, 도 3은 도 2에서 A-A'선을 따라 취한 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 2는 표시 패널(10)의 표시 영역(DA)에 배치되는 화소들(PXa, PXb, PXc)을 나타낸다. 6개의 화소가 도시되어 있지만, 표시 영역(DA)에는 화소들(PXa, PXb, PXc)이 행렬 방향으로 규칙적으로 배치될 수 있다. 화소들(PXa, PXb, PXc)은 제1 화소들(PXa), 제2 화소들(PXb) 및 제3 화소들(PXc)을 포함할 수 있다. 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc)는 서로 다른 색을 표시할 수 있고, 각각 기본색들 중 하나를 표시할 수 있다. 예컨대, 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc) 중 하나는 적색을 표시하고, 다른 하나는 녹색을 표시하고, 나머지 하나는 청색을 표시할 수 있다. 일례로, 제1 화소(PXa)는 적색을 표시할 수 있고, 제2 화소(PXb)는 녹색을 표시할 수 있고, 제3 화소(PXc)는 청색을 표시할 수 있다.
제1 화소들(PXa), 제2 화소들(PXb) 및 제3 화소들(PXc)은 고르게 분포하도록 배치될 수 있다. 도시된 바와 같이, 제1 화소(PXa)와 제2 화소(PXb)는 제2 방향(y)을 따라 교대로 및 반복적으로 배치될 수 있다. 제1 및 제2 화소들(PXa, PXb)과 제3 화소(PXc)는 제1 방향(x)을 교대로 및 반복적으로 배치될 수 있다. 화소들(PXa, PXb, PXc)의 배치는 다양하게 변경될 수 있다.
제1 화소(PXa)와 제2 화소(PXb) 사이에는 분리선(SL)이 위치할 수 있다. 제1 화소(PXa,)과 제3 화소(PXc) 사이, 그리고 제2 화소(PXb)와 제3 화소(PXc) 사이에도 분리선(SL)이 위치할 수 있다. 분리선(SL)은 제1 방향(x)으로 연장하거나, 제2 방향(y)으로 연장할 수 있다.
도 2 및 도 3을 참고하면, 표시 패널(10)은 기판(SB) 및 기판(SB) 위에 위치하는 층들 및 소자들을 포함할 수 있다. 구체적으로, 기판(SB) 위에는 절연층(IL1)이 위치할 수 있다. 도시되지 않았지만, 기판(SB)과 절연층(IL1) 사이에는 화소(PXa, PXb, PXc)를 구동하기 위한 트랜지스터, 커패시터 등이 위치할 수 있으며, 이에 대한 설명은 후술한다.
절연층(IL1) 위에는 분리선(SL) 및 연결자(CL)가 위치할 수 있다. 분리선(SL)은 플로팅(floating) 상태이거나 공통 전압(제2 전원 전압 또는 저전위 전원 전압이라고도 함)을 전달할 수 있다. 연결자(CL)는 트랜지스터의 한 전극에 전기적으로 연결될 수 있다. 연결자(CL)는 트랜지스터의 한 전극에 대응할 수도 있다.
분리선(SL) 및 연결자(CL)는 각각 다중층 구조를 가질 수 있고 복수의 도전층을 포함할 수 있다. 분리선(SL)은 순차적으로 적층된 제1 도전층(Sa), 제2 도전층(Sb) 및 제3 도전층(Sc)을 포함할 수 있다. 연결자(CL)는 순차적으로 적층된 제1 도전층(Ca), 제2 도전층(Cb) 및 제3 도전층(Cc)을 포함할 수 있다. 분리선(SL)의 제1 도전층(Sa) 및 제2 도전층(Sb)은 각각 연결자(CL)의 제1 도전층(Ca) 및 제2 도전층(Cb)과 동일 물질로 이루어질 수 있다. 분리선(SL)의 제3 도전층(Sc)은 연결자(CL)의 제3 도전층(Cc)과 다른 물질로 이루어질 수 있다. 예컨대, 제1 도전층들(Sa, Ca)은 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta) 등의 내화성 금속(refractory metal)으로 이루어질 수 있고, 제2 도전층들(Sb, Cb)은 알루미늄(Al), 구리(Cu), 은(Ag) 등의 비저항이 작은 금속으로 이루어질 수 있다. 제3 도전층(Sc)은 화소 전극(E1a, E1b, E1c)과 동일 물질로 이루어질 수 있고, 제3 도전층(Cc)은 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta) 등의 내화성 금속으로 이루어질 수 있다. 분리선(SL)의 제3 도전층(Sc)은 다중층 구조를 가질 수 있다. 예컨대, 제3 도전층(Sc)은 순차적으로 적층된 투명 도전성 산화물층(예컨대, 인듐 주석 산화물(ITO)층), 금속층(예컨대, 은(Ag)층) 및 투명 도전성 산화물층(예컨대, ITO층)의 3중층일 수 있다.
분리선(SL)에서, 제3 도전층(Sc)의 폭이 제2 도전층(Sb)의 폭보다 넓을 수 있다. 분리선(SL)은 제3 도전층(Sc)의 측면이 제2 도전층(Sb)의 측면으로부터 돌출되는 형상을 가질 수 있다. 분리선(SL)은 전체적으로 역 테이퍼(reverse taper) 구조, 즉 제3 도전층(Sc)의 폭이 그 하부의 제2 도전층(Sb)의 폭보다 넓은 구조 가질 수 있다. 분리선(SL)의 제2 도전층(Sb)은 연결자(CL)의 제2 도전층(Cb)보다 얇을 수 있다.
절연층(IL1) 위에는 절연층(IL2)이 위치할 수 있다. 절연층(IL2)은 연결자(CL)의 일부를 덮지만, 분리선(SL)을 덮지 않을 수 있다. 절연층(IL2)은 분리선(SL)과 중첩하는 개구(OP1)를 가질 수 있고, 개구(OP1)의 폭은 분리선(SL)의 폭보다 넓을 수 있다. 개구(OP1)는 분리선(SL)의 길이 방향을 따라 트렌치(trench)와 갈이 길게 형성될 수 있다. 개구(OP1)는 제3 방향(z)으로 절연층(IL2)을 관통할 수 있다.
절연층(IL2) 위에는 화소 전극들(E1a, E1b, E1c)이 위치할 수 있다. 화소 전극들(E1a, E1b, E1c)은 각각 절연층(IL2)에 형성된 접촉 구멍(H)을 통해 대응하는 연결자(CL)와 연결될 수 있다. 이웃하는 화소 전극들(E1a, E1b, E1c)은 분리선(SL)의 양측에 위치할 수 있다.
절연층(IL2) 위에는 화소 전극들(E1a, E1b, E1c)과 각각 중첩하는 개구들(Oa, Ob, Oc)을 가진 화소 정의층(PDL)이 위치할 수 있다. 화소 정의층(PDL)은 화소 전극(E1a, E1b, E1c)의 가장자리를 덮을 수 있다. 화소 정의층(PDL)은 분리선(SL)을 덮지 않을 수 있다. 화소 정의층(PDL)은 분리선(SL)과 중첩하는 개구(OP2)를 가질 수 있고, 개구(OP2)의 폭은 분리선(SL)의 폭보다 넓을 수 있고, 개구(OP1)의 폭보다 좁을 수 있다. 개구(OP2)는 제3 방향(z)으로 화소 정의층(PDL)을 관통할 수 있다.
화소 전극(E1a, E1b, E1c) 및 화소 정의층(PDL) 위에는 발광 부재(EM)가 위치할 수 있다. 발광 부재(EM)는 복수의 층을 포함할 수 있다. 복수의 층 중 일부는 표시 영역(DA) 전체에 걸쳐 실실적으로 하나의 층으로 형성될 수 있고, 일부는 각각의 화소 전극(E1a, E1b, E1c)에 대응하여 개별 층으로 형성될 수 있다. 발광 부재(EM)의 세부적인 구성은 후술한다. 발광 부재(EM)는 분리선(SL) 위에 위치할 수 있다. 하지만, 발광 부재(EM)는 역 테이퍼 구조의 분리선(SL)에 의해 분리될 수 있다. 예컨대, 제1 화소(PXa)의 발광 부재(EM)와 제2 화소(PXb)의 발광 부재(EM)가 분리선(SL) 양측에서 분리될 수 있다. 이에 따라 발광 부재(EM)를 통해 이웃하는 화소들 간에 전류가 누설되는 것을 방지할 수 있고, 누설 전류로 인해 저계조 화소의 휘도가 증가하는 것을 방지할 수 있다.
발광 부재(EM) 위에는 공통 전극(E2)이 위치할 수 있다. 공통 전극(E2)은 분리선(SL) 위에도 위치할 수 있다. 공통 전극(E2)은 역 테이퍼 구조의 분리선(SL)에 의해 분리선(SL) 양측에서 분리될 수 있다.
각 화소(PXa, PXb, PXc)에서 화소 전극(E1a, E1b, E1c), 발광 부재(EM) 및 공통 전극(E2)은 발광 다이오드(LEDa, LEDb, LEDc)를 구성할 수 있다. 화소 전극(E1a, E1b, E1c) 및 공통 전극(E2)은 각각 애노드(anode) 및 캐소드(cathode)일 수 있다.
공통 전극(E2) 위에는 캐핑층(도시되지 않음)이 위치할 수 있고, 캐핑층 위에는 봉지층(도시되지 않음)이 위치할 수 있다.
도 4는 일 실시예에 따른 발광 표시 장치에서 발광 부재의 개략적인 단면도이다.
도 4를 참고하면, 화소들(PXa, PXb, PXc)의 발광 부재(EM)의 적층 구조가 도시된다. 발광 부재(EM)는 화소 전극들(E1a, E1b, E1c)과 공통 전극(E2) 사이에 위치할 수 있다. 발광 부재(EM)는 복수의 발광부, 예컨대 제1 발광부(LUa) 및 제2 발광부(LUb)를 포함할 수 있다. 표시 장치가 영상을 표시할 때 제1 발광부(LUa)와 제2 발광부(LUb)가 동시에 발광하여 표시 장치의 영상 표시 특성을 향상시킬 수 있다.
제1 발광부(LUa)는 정공 주입층(HIL), 정공 전달층(HTL), 발광층들(LEa, LEb, LEc), 그리고 전자 전달층(ETL)을 포함할 수 있다.
정공 주입층(HIL), 정공 전달층(HTL) 및 전자 전달층(ETL) 각각은 복수의 화소(PXa, PXb, PXc)에 걸쳐 하나의 층으로 형성되어 있을 수 있다. 즉, 정공 주입층(HIL), 정공 전달층(HTL) 및 전자 전달층(ETL)은 화소 정의층(PDL)의 개구들(Oa, Ob, Oc) 내에 위치할 뿐만 아니라, 개구들(Oa, Ob, Oc) 외부에서 화소 정의층(PDL) 위에 위치할 수 있다. 정공 주입층(HIL), 정공 전달층(HTL) 및 전자 전달층(ETL)은 분리선(SL) 위에도 위치할 수 있지만, 분리선(SL) 양측에서 분리될 수 있다. 정공 주입층(HIL), 정공 전달층(HTL) 및/또는 전자 전달층(ETL)은 생략될 수도 있다.
발광층들(LEa, LEb, LEc)은 대응하는 화소 전극들(E1a, E1b, E1c)과 중첩하게 위치할 수 있다. 발광층들(LEa, LEb, LEc)은 화소 정의층(PDL)의 대응하는 개구(Oa, Ob, Oc) 내에 주로 위치할 수 있다. 발광층들(LEa, LEb, LEc)은 이웃하는 화소들(PXa, PXb, PXc)의 발광층들(LEa, LEb, LEc)과 분리되어 있을 수 있다. 발광층들(LEa, LEb, LEc)은 분리선(SL) 위에는 위치하지 않을 수 있다. 발광층들(LEa, LEb, LEc)은 각 화소(PXa, PXb, PXc)가 나타내는 기본색의 광을 방출하는 유기물을 포함할 수 있다.
각 화소(PXa, PXb, PXc)에서 발광층(LEa, LEb, LEc)과 정공 전달층(HTL) 사이에는 보조층(ALa, ALb, ALc)이 더 위치할 수 있다. 보조층들(ALa, ALb, ALc)은 화소 전극들(E1a, E1b, E1c)과 공통 전극(E2) 사이에서 왕복하는 빛의 경로의 길이를 공진 조건에 맞도록 조절하는 두께를 가질 수 있다. 또한 보조층들(ALa, ALb, ALc) 중 적어도 일부, 예컨대 제3 화소(PXc)의 보조층(ALc)은 발광층(LEc)의 전자가 정공 전달층(HTL)으로 넘어가지 못하도록 차단할 수도 있다. 제1 화소(PXa)가 적색, 제2 화소(PXb)가 녹색, 그리고 제3 화소(PXc)가 청색을 나타내는 경우, 보조층(ALa)의 두께가 가장 두꺼울 수 있고 보조층(ALc)의 두께가 가장 얇을 수 있다. 보조층들(ALa, ALb, ALc)은 생략될 수도 있다.
제2 발광부(LUb)는 정공 전달층(HTL), 발광층들(LEa, LEb, LEc), 버퍼층(BUF), 그리고 전자 전달층(ETL)을 포함할 수 있다.
제2 발광부(LUb)의 발광층들(LEa, LEb, LEc)은 제1 발광부(LUa)의 발광층들(LEa, LEb, LEc)과 같은 기능 및 특징을 가질 수 있다.
각 화소(PXa, PXb, PXc)에서 발광층(LEa, LEb, LEc)과 정공 전달층(HTL) 사이에는 보조층(ALa, ALb, ALc)이 더 위치할 수 있다. 보조층(ALa, ALb, ALc)은 제1 발광부(LUa)의 보조층(ALa, ALb, ALc)과 같은 기능 및 특징을 가질 수 있다.
정공 전달층(HTL), 버퍼층(BUF) 및 전자 전달층(ETL) 각각은 복수의 화소(PXa, PXb, PXc)에 걸쳐 하나의 층으로 형성되어 있을 수 있다. 즉, 정공 전달층(HTL), 버퍼층(BUF) 및 전자 전달층(ETL) 각각은 화소 정의층(PDL)의 개구들(Oa, Ob, Oc) 내에 위치할 뿐만 아니라, 개구들(Oa, Ob, Oc) 외부에서 화소 정의층(PDL) 위에 위치할 수 있다. 정공 전달층(HTL), 버퍼층(BUF) 및 전자 전달층(ETL)은 분리선(SL) 위에도 위치할 수 있지만, 분리선(SL) 양측에서 분리될 수 있다. 버퍼층(BUF)은 절연 물질을 포함할 수 있다. 버퍼층(BUF) 및/또는 전자 전달층(ETL)은 생략될 수도 있다.
제1 발광부(LUa)와 제2 발광부(LUb) 사이에는 전하 생성층(CGL)이 위치할 수 있다. 전하 생성층(CGL)은 n형 전하 생성층(n-CGL)과 p형 전하 생성층(p-CGL)을 포함할 수 있다. 각 화소(PXa, PXb, PXc)에서 n형 전하 생성층(n-CGL)과 p형 전하 생성층(p-CGL)은 서로 접하여 NP 접합을 형성할 수 있다. NP 접합에 의해 n형 전하 생성층(n-CGL)과 p형 전하 생성층(p-CGL) 사이에서 전자와 정공이 동시에 생성될 수 있다. 생성된 전자는 n형 전하 생성층(n-CGL)을 통하여 제1 발광부(LUa)에 전달될 수 있고, 생성된 정공은 p형 전하 생성층(p-CGL)을 통하여 제2 발광부(LUb)에 전달될 수 있다. n형 전하 생성층(n-CGL)의 전도도는 p형 전하 생성층(p-CGL)의 전도도보다 낮을 수 있다.
n형 전하 생성층(n-CGL)은 복수의 화소(PXa, PXb, PXc)에 걸쳐 하나의 층으로 형성되어 있을 수 있다. 즉, n형 전하 생성층(n-CGL)은 화소 정의층(PDL)의 개구들(Oa, Ob, Oc) 내에 위치할 뿐만 아니라, 개구들(Oa, Ob, Oc) 외부에서 화소 정의층(PDL) 위에 위치할 수 있다. n형 전하 생성층(n-CGL)은 분리선(SL) 위에도 위치할 수 있지만, 분리선(SL) 양측에서 분리될 수 있다.
p형 전하 생성층(p-CGL)은 복수의 화소(PXa, PXb, PXc)에 걸쳐 하나의 층으로 형성되어 있을 수 있다. 즉, p형 전하 생성층(p-CGL)은 화소 정의층(PDL)의 개구들(Oa, Ob, Oc) 내에 위치할 뿐만 아니라, 개구들(Oa, Ob, Oc) 외부에서 화소 정의층(PDL) 위에 위치할 수 있다. p형 전하 생성층(p-CGL)은 분리선(SL) 위에도 위치할 수 있지만, 분리선(SL) 양측에서 분리될 수 있다.
복수의 화소(PXa, PXb, PXc)에 걸쳐 하나의 연속적인 n형 전하 생성층(n-CGL)이 형성되어 있다면, 표시 장치의 구동 시 한 화소(PXa, PXb, PXc)의 전류가 연속적인 n형 전하 생성층(n-CGL)을 통해 이웃하는 화소(PXa, PXb, PXc)로 흘러 의도하지 않았던 화소가 발광하거나 휘도가 증가할 수 있다. 또한, 복수의 화소(PXa, PXb, PXc)에 걸쳐 하나의 연속적인 p형 전하 생성층(p-CGL)이 형성되어 있다면, 표시 장치의 구동 시 한 화소(PXa, PXb, PXc)의 전류가 연속적인 p형 전하 생성층(p-CGL)을 통해 이웃하는 화소(PXa, PXb, PXc)로 흘러 의도하지 않았던 화소가 발광하거나 휘도가 증가할 수 있다. 이와 같이, 이웃하는 n형 전하 생성층(n-CGL) 및/또는 p형 전하 생성층(p-CGL)을 통해 전류가 이웃하는 화소로 흘러 이웃하는 화소가 발광하거나 휘도가 증가하는 것을 누설 발광이라고 한다. 하지만, 일 실시예에 따르면, 이웃하는 화소들(PXa, PXb, PXc) 사이에서 절연층(IL1) 위에 위치하는 분리선(SL)에 의해 n형 전하 생성층(n-CGL) 및 p형 전하 생성층(p-CGL)이 분리될 수 있다. 따라서 한 화소의 전류가 n형 전하 생성층(n-CGL) 및/또는 p형 전하 생성층(p-CGL)을 통해 이웃하는 화소로 흐르는 것을 줄이거나 방지할 수 있고 누설 발광을 줄이거나 방지할 수 있다.
이하에서는 일 실시예에 따른 발광 표시 장치(특히, 표시 패널)의 제조 방법에 대하여 설명한다.
도 5 내지 도 10은 일 실시예에 따른 발광 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 5를 참고하면, 기판(SB) 위에 절연층(IL1)을 형성할 수 있다. 절연층(IL1) 위에 도전 물질층을 형성한 후 패터닝(patterning)하여, 분리선(SL) 및 연결자(CL)를 형성할 수 있다. 여기서 패터닝은 포토리소그래피(photolithography) 공정 등을 통해 층의 일부를 제거하여 소정의 패턴을 형성하는 것을 의미할 수 있다. 처음에 형성되는 분리선(SL) 및 연결자(CL)는 최종 형성되는 것들과 다른 구조를 가질 수 있다. 분리선(SL) 및 연결자(CL)는 다중층일 수 있으며, 예컨대 티타늄(Ti)/알루미늄(Al)/티타늄(Ti) 또는 몰리브덴(Mo)/알루미늄(Al)/티타늄(Ti)의 3중층 구조를 가질 수 있다. 그 다음 절연층(IL1) 위에 분리선(SL) 및 연결자(CL)를 덮는 절연층(IL2)을 형성할 수 있다. 절연층(IL2)은 예컨대 감광성 폴리이미드(photosensitive polyimide)(PSPI)를 코팅하여 형성될 수 있다.
도 6을 참고하면, 포토마스크를 사용하여 선택적으로 광을 조사하고 현상하여 절연층(IL2)을 패터닝하고, 절연층(IL2)을 경화시킬 수 있다. 절연층(IL2)의 패터닝에 의해, 분리선(SL) 및 연결자(CL)와 중첩하는 절연층(IL2)의 부분이 제거될 수 있다. 절연층(IL2)의 패터닝에 의해 절연층(IL2)에는 연결자(CL)와 중첩하는 접촉 구멍(H)이 형성될 수 있다. 또한, 분리선(SL)의 양측에 위치하는 절연층(IL2)의 부분도 제거되어 분리선(SL)과 중첩하는 구멍(H1)이 형성될 수 있다. 구멍(H1)은 분리선(SL)의 길이 방향을 따라 트렌치와 갈이 길게 형성될 수 있다. 절연층(IL2)의 패터닝 시 분리선(SL)의 최상층(Sc) 전체와 연결자(CL)의 최상층(Cc)의 일부가 제거될 수 있다. 또한, 분리선(SL)의 중간층(Sb)의 표면이 식각되어 증간층(Sb)의 두께가 감소할 수 있다. 분리선(SL)의 양측에 위치하는 절연층(IL2)은 제3 방향(z)으로 완전히 제거되지 않고, 최상부층이 제거된 분리선(SL)의 두께와 대략 동일한 두께로 남아있을 수 있다.
도 7을 참고하면, 절연층(IL2) 위에 도전 물질층을 형성한 후 패터닝하여, 화소 전극(E1a, E1b, E1c) 및 분리선(SL)의 제3 도전층(Sc)을 형성할 수 있다. 도전 물질층의 패터닝에 대해 좀더 구체적으로 설명하면, 도전 물질층 위에 포토레지스트(photoresist)를 도포(예컨대, 코팅)한 후 포토마스크를 사용하여 선택적으로 광을 조사하고 현상하여 감광막 패턴(PR)을 형성하고, 감광막 패턴(PR)을 마스크로 하여 도전 물질층을 습식 식각하여 화소 전극(E1a, E1b, E1c) 및 제3 도전층(Sc)을 형성할 수 있다. 따라서 분리선(SL)의 제3 도전층(Sc)은 화소 전극(E1a, E1b, E1c)과 동일 공정에서 동일 재료로 형성될 수 있다.
도 8을 참고하면, 감광막 패턴(PR)을 마스크로 하여 건식 식각하여 분리선(SL)의 양측에 위치하는 절연층(IL2)을 완전히 제거할 수 있고, 분리선(SL)과 중첩하는 개구(OP1)를 형성할 수 있다. 이때, 분리선(SL)의 제2 도전층(Sb)의 측면이 함께 식각되어 제2 도전층(Sb)의 폭이 줄어들 수 있고, 분리선(SL)은 역 테이퍼 구조를 형성할 수 있다.
도 9를 참고하면, 감광막 패턴(PR)을 스트립하고, 절연 물질층을 코팅한 후 패터닝하여, 화소 전극(E1a, E1b, E1c)과 중첩하는 개구(Oa, Ob, Oc) 및 분리선(SL)과 중첩하는 개구(OP2)를 가진 화소 정의층(PDL)을 형성할 수 있다.
도 10을 참고하면, 화소 전극(E1a, E1b, E1c), 분리선(SL) 및 화소 정의층(PDL) 위에 발광 부재(EM)를 형성할 수 있다. 발광 부재(EM)에서 발광층들(LEa, LEb, LEc)과 보조층들(ALa, ALb, ALc)은 미세 금속 마스크(fine metal mask))를 사용하여 각 화소(PXa, PXb, PXc)에 대응하는 영역에 선택적으로 증착될 수 있다. 따라서 발광층들(LEa, LEb, LEc)과 보조층들(ALa, ALb, ALc)은 이웃하는 화소들(PXa, PXb, PXc) 사이에 위치하는 분리선(SL) 위에는 위치하지 않을 수 있다. 발광 부재(EM)에서 전하 생성충(CGL), 정공 주입층(HIL), 정공 전달층(HTL), 전자 전달층(ETL) 및 버퍼층(BUF)은 오픈 마스크(open mask)를 사용하여 표시 영역(DA) 전체에 걸쳐 증착될 수 있다. 따라서 전하 생성충(CGL), 정공 주입층(HIL), 정공 전달층(HTL), 전자 전달층(ETL) 및 버퍼층(BUF)은 분리선(SL) 위에 위치할 수 있지만, 분리선(SL)의 역 테이퍼 구조에 의해 분리선(SL) 양측에서 단절될 수 있다. 이에 따라 전하 생성층(CGL)에 의한 인접하는 화소들(PXa, PXb, PXc) 간의 전류 누설 및 이로 인한 누설 발광을 줄이거나 방지할 수 있다. 한편, 단절된 전하 생성층(CGL) 등은 분리선(SL)의 제1 도전층(Sa)의 측면과 접촉하여 제1 도전층(Sa)을 통해 전기적으로 연결될 수도 있지만, 제1 도전층(Sa)은 제2 도전층(Sb)보다 비저항이 크고 얇게 형성될 수 있으므로 제1 도전층(Sa)을 통한 누설 전류에 의한 영향은 미미할 수 있다. 발광 부재(EM) 특히, 전하 생성충(CGL)을 분리하기 위한 분리선(SL)의 역 테이퍼 구조는 화소 전극(E1a, E1b, E1c) 및 제3 도전층(Sc)을 형성하기 위한 습식 식각 후 마스크의 추가 없이 단지 건식 식각을 진행함으로써 형성될 수 있다.
이후, 도 3을 참고하면, 발광 부재(EM) 위에 공통 전극(E2)을 수 있다. 공통 전극(E2)은 오픈 마스크를 사용하여 표시 영역(DA) 전체에 걸쳐 증착될 수 있다. 따라서 공통 전극(E2)은 분리선(SL) 위에 위치할 수 있지만, 분리선(SL)의 역 테이퍼 구조에 의해 분리선(SL) 양측에서 단절될 수 있다.
도 11 및 도 12는 각각 도 2에서 A-A'선을 따라 취한 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 11을 참고하면, 도 3에 도시된 실시예와 마찬가지로, 발광 부재(EM) 및 공통 전극(E2)이 분리선(SL)의 역 테이퍼 구조에 의해 분리선(SL)의 양측에서 단절되어 있다. 하지만, 도 3에 도시된 실시예와 달리, 공통 전극(E2)이 분리선(SL)의 제2 도전층(Sb)과 연결되어 있다. 즉, 공통 전극(E2)이 비저항이 작고 두껍게 형성될 수 있는 제2 도전층(Sb)의 측면과 접촉하고 있다. 이와 같은 구조는 예컨대 공통 전극(E2)을 경사 증착하거나, 증착되는 층들 간의 두께 차를 이용하여 형성될 수 있다. 분리선(SL)에 공통 전압을 인가하면, 공통 전압을 표시 영역(DA) 전체에 걸쳐 분리선(SL)을 통해 공통 전극(E2)에 인가할 수 있으므로, 공통 전극(E2)의 저항으로 인한 전압 강하를 개선할 수 있다.
발광 부재(EM), 특히 전하 생성층(CGL)은 도 11에 도시된 바와 같이 제2 도전층(Sb)의 측면과 접촉할 수 있지만, 접촉하지 않을 수도 있다. 발광 부재(EM)가 제2 도전층(Sb)의 측면과 접촉 시 단절된 전하 생성층(CGL)이 제2 도전층(Sb)을 통해 전기적으로 연결될 수 있으므로, 인접하는 화소들(PXa, PXb, PXc) 간에 전하 생성층(CGL)을 통한 누설 전류가 발생할 수 있다. 하지만, 분리선(SL)에 공통 전압 등의 정해진 전압을 인가함으로써, 전하 생성충(CGL)을 통해 누설되는 전류를 분리선(SL)을 통해 우회시킬 수 있다.
도 12를 참고하면, 전술한 실시예들의 분리선(SL)과 유사하게, 이웃하는 화소들(PXa, PXb, PXc) 사이에 바이패스선(BL)이 배치되어 있다. 바이패스선(BL)은 분리선(SL)과 동일한 적층 구조를 가질 수 있다. 절연층(IL2)은 바이패스선(BL)의 상면을 덮지 않을 수 있고, 바이패스선(BL)과 중첩하는 구멍(H1)을 가질 수 있다. 바이패스선(BL) 부근에서 절연층(IL2)의 두께는 바이패스선(BL)의 제1 도전층(Sa)과 제2 도전층(Sb)의 두께와 동일하거나 거의 동일할 수 있다. 화소 정의층(PDL)은 바이패스선(BL)과 중첩하는 개구(OP2)를 가질 수 있다. 개구(OP2)의 폭은 바이패스선(BL)의 폭보다 넓을 수 있고 구멍(H1)의 폭보다 좁을 수 있다.
발광 부재(EM) 및 공통 전극(E2)이 바이패스선(BL)에 의해 단절되지 않고 이웃하는 화소들(PXa, PXb, PXc) 간에 연속적으로 형성되어 있다. 발광 부재(EM)는 바이패스선(BL)의 제3 도전층(Sc)과 면대면으로 접촉할 수 있다. 이와 같은 구조는 예컨대 전술한 제조 방법에서 화소 전극(E1a, E1b, E1c) 및 제3 도전층(Sc)을 형성하기 위한 습식 식각 후 건식 식각을 진행하지 않고 화소 정의층(PDL)을 형성함으로써 형성될 수 있다 (즉, 도 8에 도시되는 공정을 생략함).
발광 부재(EM)가 바이패스선(BL)에 의해 단절되지 않고 인접하는 화소들(PXa, PXb, PXc) 간에 연결되고, 화소 전극들(E1a, E1b, E1c)에 걸쳐 연속적으로 형성되어 있으므로, 전하 생성층(CGL)을 통해 전류가 누설될 수 있다. 하지만, 발광 부재(EM)가 바이패스선(BL)과 면대면으로 접촉하고 있으므로, 바이패스선(BL)에 공통 전압 등의 정해진 전압을 인가하면, 전하 생성충(CGL)을 통해 누설되는 전류를 바이패스선(BL)을 통해 우회시킬 수 있다.
도 13, 도 14 및 도 15는 각각 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
도 13은 일 실시예에 따른 표시 패널의 적층 구조를 개략적으로 나타낸 단면도이다. 도 13에 도시된 단면은 대략 하나의 화소 영역에 대응할 수 있다.
표시 패널은 기본적으로 기판(SB), 기판(SB) 위에 형성된 트랜지스터(TR), 그리고 트랜지스터(TR)에 연결되어 있는 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드(LED)는 화소(PX)에 대응할 수 있다. 도 13에서 기판(SB)과 제1 평탄화층(VIA1) 사이에 위치하는 구성들은 도 3, 도 11 및 도 12에서 기판(SB)과 제1 절연층(IL1) 사이의 도시가 생략된 구성들에 대응할 수 있다.
기판(SB)은 유리와 같은 재료로 이루어질 수 있다. 기판(SB)은 폴리이미드, 폴리아미드(polyamide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 등의 고분자 수지를 포함하는 플렉서블(flexible) 기판일 수도 있다.
기판(SB) 위에는 버퍼층(BFL)이 위치할 수 있다. 버퍼층(BFL)은 반도체층의 형성 시 기판(SB)으로부터 불순물을 차단하여 반도체층의 특성을 향상시키고, 기판(SB)의 표면을 평탄화하여 반도체층의 응력을 완화할 수 있다. 버퍼층(BFL)은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 버퍼층(BFL)은 비정질 규소(Si)를 포함할 수도 있다.
버퍼층(BFL) 위에는 트랜지스터(TR)의 반도체층(AL)이 위치할 수 있다. 반도체층(AL)은 제1 영역, 제2 영역 및 이들 영역 사이의 채널 영역을 포함할 수 있다. 반도체층(AL)은 비정질 규소, 다결정 규소 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 일례로, 반도체층(AL)은 저온다결정규소(LTPS)를 포함하거나, 아연(Zn),　인듐(In), 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함하는 산화물 반도체 물질을 포함할 수 있다. 일례로, 반도체층(AL)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
반도체층(AL) 위에는 제1 게이트 절연층(GI1)이 위치할 수 있다. 제1 게이트 절연층(GI1)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 게이트 절연층(GI1) 위에는 트랜지스터(TR)의 게이트 전극(GE), 커패시터(CS)의 제1 전극(C1) 등을 포함할 수 있는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 게이트 도전층 위에는 제2 게이트 절연층(GI2)이 위치할 수 있다. 제2 게이트 절연층(GI2)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 게이트 절연층(GI2) 위에는 커패시터(CS)의 제2 전극(C2) 등을 포함할 수 있는 제2 게이트 도전층이 위치할 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 게이트 절연층(GI2) 및 제2 게이트 도전층 위에는 층간 절연층(ILD)이 위치할 수 있다. 층간 절연층(ILD)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
층간 절연층(ILD) 위에는 트랜지스터(TR)의 제1 전극(SE) 및 제2 전극(DE) 등을 포함할 수 있는 제1 데이터 도전층이 위치할 수 있다. 제1 전극(SE) 및 제2 전극(DE)은 절연층들(GI1, GI2, ILD)에 형성된 접촉 구멍들을 통해 반도체층(AL)의 제1 영역 및 제2 영역에 각각 연결될 수 있다. 제1 전극(SE) 및 제2 전극(DE) 중 하나는 소스 전극이고 다른 하나는 드레인 전극을 수 있다. 제1 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제1 데이터 도전층은 몰리브덴, 크롬, 탄탈륨, 티타늄 등의 내화성 금속을 포함하는 하부층, 알루미늄, 구리, 은 등의 비저항이 낮은 금속을 포함하는 중간층, 그리고 내화성 금속을 포함하는 상부층을 포함할 수 있다. 일례로, 제3 도전층은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)과 같은 3중층 구조를 가질 수 있다.
제1 데이터 도전층 위에는 제1 평탄화층(VIA1)이 위치할 수 있다. 제1 평탄화층(VIA1)은 유기 절연층일 수 있다. 예컨대, 제1 평탄화층(VIA1)은 폴리메틸메타크릴레이트(poly(methyl methacrylate)), 폴리스티렌(polystyrene)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자(예컨대, 폴리이미드), 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. 도 3, 도 11 및 도 12에 도시되는 제1 절연층(IL1)은 제1 평탄화층(VIA1)에 대응할 수 있다.
제1 평탄화층(VIA1) 위에는 연결자(CL) 등을 포함할 수 있는 제2 데이터 도전층이 위치할 수 있다. 연결자(CL)는 제1 평탄화층(VIA1)에 형성된 접촉 구멍을 통해 트랜지스터(TR)의 제2 전극(DE)에 연결될 수 있다. 제2 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제2 데이터 도전층은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)과 같은 3중층 구조를 가질 수 있다.
제2 데이터 도전층 위에는 제2 평탄화층(VIA2)이 위치할 수 있다. 제2 평탄화층(VIA2)은 유기 절연층일 수 있다. 예컨대, 제2 평탄화층(VIA2)은 폴리메틸메타크릴레이트, 폴리스티렌과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. 도 3, 도 11 및 도 12에 도시되는 제2 절연층(IL2)은 제2 평탄화층(VIA2)에 대응할 수 있다.
제2 평탄화층(VIA2) 위에는 발광 다이오드(LED)의 화소 전극(E1)이 위치할 수 있다. 화소 전극(E1)은 제2 평탄화층(VIA2)에 형성된 접촉 구멍을 통해 연결자(CL)와 연결될 수 있다. 따라서 화소 전극(E1)은 트랜지스터(TR)의 제2 전극(DE)과 전기적으로 연결되어 발광 다이오드(LED)의 밝기를 제어하는 구동 전류를 인가받을 수 있다. 화소 전극(E1)이 연결되는 트랜지스터(TR)는 구동 트랜지스터(driving transistor)이거나 구동 트랜지스터와 전기적으로 연결된 트랜지스터일 수 있다. 화소 전극(E1)은 반사성 도전 물질 또는 반투과성 도전 물질로 형성될 수 있고, 투명한 도전 물질로 형성될 수도 있다. 화소 전극(E1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO)과 같은 투명 도전 물질을 포함할 수 있다. 화소 전극(E1)은 리튬(Li), 칼슘(Ca), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au)과 같은 금속 또는 금속 합금을 포함할 수 있다. 화소 전극(E1)은 다중층일 수 있고, 예컨대 ITO/은(Ag)/ITO와 같은 3중층 구조를 가질 수 있다.
제2 평탄화층(VIA2) 위에는 유기 절연층일 수 있는 화소 정의층(PDL)이 위치할 수 있다. 화소 정의층(PDL)은 화소 전극(E1)과 중첩하는 개구를 가질 수 있다.
화소 전극(E1) 위에는 발광 다이오드(LED)의 발광 부재(EM)가 위치할 수 있고, 발광 부재(EM) 위에는 발광 다이오드(LED)의 공통 전극(E2)이 위치할 수 있다. 공통 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 일함수가 낮은 금속 또는 금속 합금으로 얇게 층을 형성함으로써 광 투과성을 가지도록 할 수 있다. 공통 전극(E2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO)과 같은 투명 도전성 산화물을 포함할 수 있다. 공통 전극(E2)에는 공통 전압이 인가될 수 있다.
각 화소(PX)의 화소 전극(E1), 발광 부재(EM) 및 공통 전극(E2)은 유기 발광 다이오드 또는 무기 발광 다이오드와 같은 발광 다이오드(LED)를 이룬다. 화소 전극(E1)은 발광 다이오드(LED)의 애노드(anode)일 수 있고, 공통 전극(E2)은 발광 다이오드(LED)의 캐소드(cathode)일 수 있다.
공통 전극(E2) 위에는 캐핑층(CPL)이 위치할 수 있다. 캐핑층(CPL)은 굴절률 조정을 통해 광 효율을 증가시킬 수 있다. 캐핑층(CPL)은 공통 전극(E2)을 전체적으로 덮도록 위치할 수 있다. 캐핑층(CPL)은 유기 절연 물질을 포함할 수 있고, 무기 절연 물질을 포함할 수도 있다.
캐핑층(CPL) 위에는 봉지층(EN)이 위치할 수 있다. 봉지층(EN)은 발광 다이오드(LED)를 봉지하여 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있다. 봉지층(EN)은 하나 이상의 무기층(EIL1, EIL2)과 하나 이상의 유기층(EOL)을 포함하는 박막 봉지층일 수 있다.
봉지층(EN) 위에는 터치 전극들을 포함하는 터치 센서층(도시되지 않음)이 위치할 수 있다. 터치 전극들은 발광 다이오드(LED)와 중첩하는 개구를 가진 메시(mesh) 형상일 수 있다. 터치 센서층 위에는 외광 반사를 줄이기 위한 반사 방지층(도시되지 않음)이 위치할 수 있다.
도 14의 실시예에 따른 표시 패널은, 도 13에 도시되는 실시예와 비교하여, 제2 평탄화층(VIA2) 위에 제2 연결자(CL2)를 포함할 수 있는 제3 데이터 도전층 및 제3 평탄화층(VIA3)이 더 위치하고 있다. 제2 연결자(CL2)는 제2 평탄화층(VIA2)에 형성된 접촉 구멍을 통해 도 13에 도시된 연결자(CL)에 대응하는 제1 연결자(CL1)에 연결될 수 있고, 화소 전극(E1)은 제3 평탄화층(VIA3)에 형성된 접촉 구멍을 통해 제2 연결자(CL2)에 연결될 수 있다. 제3 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제2 데이터 도전층은 티타늄/알루미늄/티타늄(Ti/Al/Ti)과 같은 3중층 구조를 가질 수 있다. 제3 평탄화층(VIA3)은 유기 절연층일 수 있다. 예컨대, 제3 평탄화층(VIA3)은 폴리메틸메타크릴레이트, 폴리스티렌과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
도 14에서 기판(SB)과 제2 평탄화층(VIA2) 사이에 위치하는 구성들은 도 3, 도 11 및 도 12에서 기판(SB)과 제1 절연층(IL1) 사이의 도시가 생략된 구성들에 대응할 수 있다. 도 3, 도 11 및 도 12에 도시되는 제1 절연층(IL1), 제2 절연층(IL2) 및 연결자(CL)는 각각 제2 평탄화층(VIA2), 제3 평탄화층(VIA3) 및 제2 연결자(CL2)에 대응할 수 있다.
도 15에 도시되는 표시 패널은, 도 13에 도시되는 실시예와 비교하여, 제2 평탄화층(VIA2) 및 제2 데이터 도전층을 포함하지 않는다. 화소 전극(E1)은 도 13에 도시되는 제1 평탄화층(VIA1)에 대응하는 평탄화층(VIA)에 형성된 접촉 구멍을 통해 트랜지스터(TR)의 제2 전극(DE)에 연결될 수 있다.
도 15에서 기판(SB)과 평탄화층(VIA) 사이에 위치하는 구성들은 도 3, 도 11 및 도 12에서 기판(SB)과 제1 절연층(IL1) 사이의 도시가 생략된 구성들에 대응할 수 있다. 도 3, 도 11 및 도 12에 도시되는 제1 절연층(IL1), 제2 절연층(IL2) 및 연결자(CL)는 각각 층간 절연층(ILD), 평탄화층(VIA) 및 제2 전극(DE)에 대응할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 패널 BL: 바이패스선
CGL: 전하 생성층 n-CGL: n형 전하 생성층
p-CGL: p형 전하 생성층 CL, CL1, CL2: 연결자
Ca: 제1 도전층 Cb: 제2 도전층
Cc: 제3 도전층 DA: 표시 영역
E1, E1a, E1b, E1c: 화소 전극
E2: 공통 전극 EM: 발광 부재
ETL: 전자 전달층 H: 접촉 구멍
H1: 구멍 HIL: 정공 주입층
HTL: 정공 전달층 IL1, IL2: 절연층
LED, LEDa, LEDb, LEDc: 발광 다이오드
LEa, LEb, LEc: 발광층 LUa: 제1 발광부
LUb: 제2 발광부 NA: 비표시 영역
OP1, OP2: 개구 PDL: 화소 정의층
PX, PXa, PXb, PXc: 화소 SB: 기판
SL: 분리선 Sa: 제1 도전층
Sb: 제2 도전층 Sc: 제3 도전층
TR: 트랜지스터 VIA, VIA1, VIA2, VIA3: 평탄화층

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 트랜지스터 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하는 분리선,
    상기 제1 절연층 위에 위치하며 상기 분리선과 중첩하는 제1 개구를 가진 제2 절연층,
    상기 제2 절연층 위로 상기 분리선의 양측에 위치하는 제1 화소 전극 및 제2 화소 전극,
    상기 제2 절연층 위에 위치하며 상기 분리선과 중첩하는 제2 개구를 가진 화소 정의층, 그리고
    상기 제1 화소 전극, 상기 제2 화소 전극, 상기 화소 정의층 및 상기 분리선 위에 위치하는 발광 부재
    를 포함하며,
    상기 발광 부재는 제1 발광부, 상기 제1 발광부 위에 위치하는 전하 생성층, 그리고 상기 전하 생성층 위에 위치하는 제2 발광부를 포함하고, 상기 발광 부재는 상기 분리선에 의해 분리되어 있는 발광 표시 장치.
  2. 제1항에서,
    상기 전하 생성층은 n형 전하 생성층 및 p형 전하 생성층을 포함하고,
    상기 전하 생성층은 상기 분리선의 양측에서 분리되어 있는 발광 표시 장치.
  3. 제2항에서,
    상기 전하 생성층은 상기 분리선 위에 위치하는 부분을 포함하는 발광 표시 장치.
  4. 제3항에서,
    상기 분리선은 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하고,
    상기 전하 생성층은 상기 제1 도전층의 측면과 접촉하는 발광 표시 장치.
  5. 제4항에서,
    상기 전하 생성층은 상기 제2 도전층의 측면과 접촉하는 발광 표시 장치.
  6. 제1항에서,
    상기 분리선은 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하고, 상기 제3 도전층의 폭이 상기 제2 도전층의 폭보다 넓은 발광 표시 장치.
  7. 제6항에서,
    상기 제3 도전층은 투명 도전성 산화물층을 포함하는 발광 표시 장치.
  8. 제6항에서,
    상기 제3 도전층은 순차적으로 적층된 투명 도전성 산화물층, 금속층 및 투명 도전성 산화물층을 포함하는 발광 표시 장치.
  9. 제6항에서,
    상기 제3 도전층은 상기 제1 화소 전극 및 상기 제2 화소 전극과 동일 공정에서 동일 재료로 형성된 발광 표시 장치.
  10. 제6항에서,
    상기 제1 절연층 위에 위치하며 상기 트랜지스터의 한 전극이거나 상기 한 전극과 연결된 연결자를 더 포함하며,
    상기 연결자는 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하고,
    상기 분리선의 제1 도전층 및 제2 도전층은 각각 상기 연결자의 제1 도전층 및 제2 도전층과 동일 물질로 이루어지고,
    상기 분리선의 제3 도전층은 각각 상기 연결자의 제3 도전층과 다른 물질로 이루어진 발광 표시 장치.
  11. 제10항에서,
    상기 분리선의 제2 도전층은 상기 연결자의 제2 도전층보다 얇은 발광 표시 장치.
  12. 제10항에서,
    상기 화소 정의층은 상기 연결자와 중첩하는 개구를 갖고,
    상기 제1 화소 전극은 상기 화소 정의의 개구를 통해 상기 연결자와 연결되어 있는 발광 표시 장치.
  13. 제1항에서,
    상기 제1 발광부 및 상기 제2 발광부는 각각 정공 전달층, 상기 정공 전달층 위에 위치하는 전자 전달층, 그리고 상기 정공 전달층과 상기 전자 전달층 사이에 위치하며 상기 제1 화소 전극과 중첩하는 제1 발광층 및 상기 제2 화소 전극과 중첩하는 제2 발광층을 포함하는 발광 표시 장치.
  14. 제1항에서,
    상기 발광 부재 위에 위치하는 공통 전극을 더 포함하며,
    상기 공통 전극은 상기 분리선에 의해 분리되어 있는 발광 표시 장치.
  15. 제14항에서,
    상기 분리선은 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하고,
    상기 공통 전극은 상기 제2 도전층의 측면과 접촉하는 발광 표시 장치.
  16. 제14항에서,
    상기 공통 전극은 상기 분리선 위에 위치하는 부분을 포함하는 발광 표시 장치.
  17. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 트랜지스터 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하는 바이패스선,
    상기 제1 절연층 위에 위치하며 상기 바이패스선과 중첩하는 구멍을 가진 제2 절연층,
    상기 제2 절연층 위로 상기 바이패스선의 양측에 위치하는 제1 화소 전극 및 제2 화소 전극,
    상기 제2 절연층 위에 위치하며 상기 바이패스선과 중첩하는 개구를 가진 화소 정의층,
    상기 제1 화소 전극, 상기 제2 화소 전극, 상기 화소 정의층 및 상기 바이패스선 위에 위치하는 발광 부재, 그리고
    상기 발광 부재 위에 위치하는 공통 전극
    을 포함하며,
    상기 발광 부재는 상기 제1 화소 전극 및 상기 제2 화소 전극에 걸쳐 연속적으로 형성되어 있고, 상기 발광 부재는 상기 바이패스선과 면대면으로 접촉하는 발광 표시 장치.
  18. 제17항에서,
    상기 공통 전극에 인가되는 전압과 동일한 전압이 상기 바이패스선에 인가되는 발광 표시 장치.
  19. 제17항에서,
    상기 바이패스선은 순차적으로 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하고, 상기 제3 도전층은 투명 도전성 산화물층을 포함하는 발광 표시 장치.
  20. 제19항에서,
    상기 발광 부재는 상기 제3 도전층과 접촉하고,
    상기 제3 도전층은 상기 제1 화소 전극 및 상기 제2 화소 전극과 동일 공정에서 동일 재료로 형성된 발광 표시 장치.
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