KR20230083373A - 발광 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터 위에 위치하는 절연층, 상기 절연층 위에 위치하며 상기 트랜지스터와 전기적으로 연결된 화소 전극, 그리고 상기 절연층 위에 위치하며 화소 전극과 중첩하는 개구를 가진 격벽을 포함한다. 상기 격벽은 상기 화소 전극의 가장자리의 측면과 접하는 제1 격벽, 그리고 상기 화소 전극의 가장자리의 상면과 접하는 제2 격벽을 포함한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 구체적으로 발광 다이오드를 포함하는 발광 표시 장치 및 이의 제조 방법에 관한 것이다.
발광 표시 장치는 화소들에 대응하는 발광 다이오드들(light emitting diodes)을 포함하고, 각각의 발광 다이오드의 휘도를 제어하여 영상을 표시할 수 있다. 발광 표시 장치는 액정 표시 장치 같은 수광형 표시 장치와 달리 백라이트 같은 광원을 요하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 높은 휘도, 높은 명암비, 높은 색 재현, 높은 반응 속도 등의 특성이 있어, 고품질의 영상을 표시할 수 있다.
이러한 장점으로 인해, 발광 표시 장치는 스마트폰, 태블릿 같은 모바일 장치, 모니터, 텔레비전 등의 다양한 전자 장치에 적용되고 있고, 자동차용 표시 장치로서 각광받고 있다.
발광 표시 장치는 화소의 영역을 정의하는 격벽을 포함할 수 있다. 발광 표시 장치는 명암비와 같은 광학적 특성을 개선하기 위해 블랙 안료(black pigment) 및/또는 블랙 염료(black dye)를 포함하는 블랙 격벽이 사용될 수 있다. 블랙 격벽을 형성하는 공정 또는 그 이후의 공정에서 블랙 격벽의 형성 물질이 화소 전극 위에 잔류하거나 금속 입자가 화소 전극 위로 이동하여 암점(dark dot) 같은 불량을 초래할 수 있다.
실시예들은 화질을 개선하면서 불량 발생을 방지할 수 있는 발광 표시 장치 및 이의 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터 위에 위치하는 절연층, 상기 절연층 위에 위치하며 상기 트랜지스터와 전기적으로 연결된 화소 전극, 그리고 상기 절연층 위에 위치하며 화소 전극과 중첩하는 개구를 가진 격벽을 포함한다. 상기 격벽은 상기 화소 전극의 가장자리의 측면과 접하는 제1 격벽, 그리고 상기 화소 전극의 가장자리의 상면과 접하는 제2 격벽을 포함한다.
상기 제1 격벽 및 상기 화소 전극은 상기 절연층과 접할 수 있고, 상기 제2 격벽은 상기 절연층과 접하지 않을 수 있다.
상기 제2 격벽의 하면의 일부는 상기 화소 전극과 접할 수 있고, 상기 제2 격벽의 하면의 일부는 상기 제1 격벽과 접할 수 있다.
상기 제2 격벽은 상기 화소 전극의 가장자리보다 측방으로 돌출되어 있을 수 있다.
상기 개구는 상기 제1 격벽에 의해 정의되는 제1 개구 및 상기 제2 격벽에 의해 정의되는 제2 개구를 포함할 수 있다. 상기 제1 개구 및 상기 제2 개구는 실질적으로 동일한 평면 형상을 가질 수 있다.
상기 제1 개구를 정의하는 상기 제1 격벽의 측면과 상기 제2 개구를 정의하는 상기 제2 격벽의 측면이 실질적으로 연속적일 수 있다.
상기 제1 격벽은 상기 제2 개구를 정의하는 상기 제2 격벽의 측면의 적어도 일부를 덮고 있을 수 있다.
상기 제1 격벽은 상기 제2 개구를 정의하는 상기 제2 격벽의 측면 전체를 덮으면서 상기 화소 전극의 상면과 접할 수 있다.
상기 발광 표시 장치는 상기 화소 전극 위에 위치하는 발광층을 더 포함할 수 있다. 상기 제2 격벽의 두께는 상기 발광층의 두께보다 두꺼울 수 있다.
상기 발광 표시 장치는 상기 발광층 위에 위치하는 공통 전극을 더 포함할 수 있다. 상기 제2 격벽의 두께는 상기 발광층 두께 및 상기 공통 전극의 두께의 합보다 두꺼울 수 있다.
상기 제1 격벽은 블록 안료 또는 블랙 염료를 포함하는 블랙 격벽일 수 있고, 상기 제2 격벽은 투명 격벽일 수 있다.
상기 발광 표시 장치는 상기 화소 전극으로부터 연장하며 상기 트랜지스터 또는 상기 트랜지스터와 연결된 연장부를 더 포함할 수 있다. 상기 제1 격벽은 상기 연장부의 측면과 접할 수 있고, 상기 제2 격벽은 상기 연장부의 상면과 접할 수 있다.
일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터 위에 위치하는 절연층, 상기 절연층 위에 위치하고 상기 절연층과 접하며 상기 트랜지스터와 전기적으로 연결된 화소 전극, 상기 절연층 위에 위치하고 상기 화소 전극과 중첩하는 개구를 가지며, 상기 화소 전극의 가장자리를 덮는 격벽, 상기 화소 전극 위에 위치하며 상기 개구와 중첩하는 발광층, 그리고 상기 발광층 위에 위치하는 공통 전극을 포함한다. 상기 격벽은 상기 절연층과 접하고 상기 화소 전극의 상면과 접하지 않는 제1 격벽, 그리고 상기 화소 전극의 상면과 접하고 상기 절연층과 접하지 않는 제2 격벽을 포함한다.
상기 제1 격벽은 상기 화소 전극의 측면과 접할 수 있고, 상기 제2 격벽은 상기 화소 전극의 측면과 접하지 않을 수 있다.
상기 제2 격벽은 상기 화소 전극의 두께만큼 상기 절연층으로부터 이격되어 있을 수 있다.
상기 제2 격벽과 상기 절연층 사이의 공간을 상기 제1 격벽이 채우고 있을 수 있다.
상기 발광 표시 장치는 상기 격벽과 상기 공통 전극 사이에 위치하는 스페이서를 더 포함할 수 있다. 상기 스페이서는 상기 제1 격벽과 접하고 상기 제2 격벽과 접하지 않을 수 있다.
상기 발광 표시 장치는 상기 화소 전극으로부터 연장하며 상기 절연층에 형성된 접촉 구멍을 통해 상기 트랜지스터 또는 상기 트랜지스터와 연결된 연장부를 더 포함할 수 있다. 상기 제1 격벽은 상기 연장부의 측면과 접할 수 있고, 상기 제2 격벽은 상기 연장부의 상면과 접할 수 있다.
상기 제2 격벽의 두께는 상기 발광층 두께 및 상기 공통 전극의 두께의 합보다 두꺼울 수 있다.
일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터 위에 위치하는 절연층, 상기 절연층 위에 위치하며 상기 트랜지스터와 전기적으로 연결된 화소 전극, 그리고 상기 절연층 위에 위치하며 화소 전극과 중첩하는 개구를 가진 격벽을 포함한다. 상기 격벽은 제1 격벽 및 상기 제1 격벽에 의해 적어도 일부가 덮이는 제2 격벽을 포함하고, 상기 제2 격벽의 상면 및 측면이 상기 제1 격벽과 접하고, 상기 제2 격벽의 하면이 상기 화소 전극 및 상기 제1 격벽과 접한다.
실시예들에 따르면, 발광 표시 장치의 화질을 개선하면서 암점 같은 불량 발생을 방지할 수 있다. 또한, 실시예들에 따르면, 명세서 전반에 걸쳐 인식될 수 있는 유리한 효과가 있다.
도 1은 일 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
도 4 내지 도 11은 일 실시예에 따른 발광 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 12는 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
도 13은 일 실시예에 따른 발광 표시 장치의 한 화소의 회로도이다.
첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 구성 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 구성이 있는 경우도 포함한다. 반대로 어떤 구성이 다른 구성 "바로 위에" 있다고 할 때에는 중간에 다른 구성이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다는 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "연결"된다는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우뿐만 아니라, 위치나 기능에 따라 상이한 명칭으로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 경우를 포함할 수 있다.
도면에서, 방향을 나타내는데 부호 "x", "y" 밑 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다.
도 1은 일 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 사시도이다.
도 1을 참고하면, 발광 표시 장치(이하, 간단하게 "표시 장치"라고도 함)는 표시 패널(10), 표시 패널(10)에 접합되어 있는 연성 인쇄 회로막(20), 그리고 집적회로 칩(30) 등을 포함하는 구동 장치를 포함할 수 있다.
표시 패널(10)은 영상이 표시되는 화면에 해당하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 회로들 및/또는 신호선들이 배치되어 있는 비표시 영역(non-display area)(NA)을 포함할 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 둘러쌀 수 있다. 도 1에서 점선 사각형 내측과 외측이 각각 표시 영역(DA)과 비표시 영역(NA)에 해당할 수 있다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 행렬로 배치될 수 있다. 또한, 표시 영역(DA)에는 게이트선(gate line)(스캔선(scan line)이라고도 함), 데이터선(data line), 구동 전압선(driving voltage line)과 같은 신호선들이 배치될 수 있다. 각각의 화소(PX)는 게이트선, 데이터선, 구동 전압선 등과 연결되어, 이들 신호선으로부터 게이트 신호(스캔 신호라고도 함), 데이터 전압, 구동 전압(제1 전원 전압 또는 고전위 전원 전압이라고도 함) 등을 인가받을 수 있다. 화소(PX)는 발광 다이오드 같은 발광 소자로 구현될 수 있다.
표시 영역(DA)에는 사용자의 접촉 및/또는 비접촉 터치를 감지하기 위한 터치 센서가 배치될 수 있다. 대체로 사각형인 표시 영역(DA)이 도시되어 있지만, 표시 영역(DA)은 사각형 외의 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)의 외부로부터 신호들을 전달받기 위한 패드들이 배열되어 있는 패드부(pad portion)(PP)가 위치할 수 있다. 패드부(PP)는 표시 패널(10)의 한 가장자리를 따라 제1 방향(x)으로 길게 위치할 수 있다. 패드부(PP)에는 연성 인쇄 회로막(20)이 접합(bonding)될 수 있고, 연성 인쇄 회로막(20)의 패드들은 패드부(PP)의 패드들에 전기적으로 연결될 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치(driving unit)가 위치할 수 있다. 구동 장치는 데이터선들에 데이터 전압을 인가하는 데이터 구동부(data driver), 게이트선들에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부 및 게이트 구동부를 제어하는 신호 제어부(signal controller)를 포함할 수 있다. 화소들(PX)은 게이트 구동부에서 생성되는 게이트 신호에 따라 소정 타이밍에 데이터 전압을 인가받을 수 있다. 게이트 구동부는 표시 패널(10)에 집적될 수 있고, 표시 영역(DA)의 적어도 일측에 위치할 수 있다. 데이터 구동부 및 신호 제어부는 집적회로 칩(구동 IC 칩이라고도 함)(30)으로 제공될 수 있고, 집적회로 칩(30)은 표시 패널(10)의 비표시 영역(NA)에 실장될 수 있다. 집적회로 칩(30)은 연성 인쇄 회로막(20) 등에 실장되어 표시 패널(10)에 전기적으로 연결될 수도 있다.
도 2는 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
도 2를 참고하면, 표시 패널(10)은 기본적으로 기판(110), 기판(110) 위에 형성된 트랜지스터(TR), 그리고 트랜지스터(TR)에 연결되어 있는 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드(LED)는 화소(PX)에 대응할 수 있다.
기판(110)은 유리를 포함하는 리지드(rigid) 기판일 수 있다. 기판(110)은 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 등의 고분자를 포함하는 플렉서블(flexible) 기판일 수도 있다.
기판(110) 위에는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 반도체층(AL)의 형성 시 기판(110)으로부터 불순물을 차단하여 반도체층(AL)의 특성을 향상시키고, 기판(110)의 표면을 평탄화하여 반도체층(AL)의 응력을 완화할 수 있다. 버퍼층(120)은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(120)은 비정질 규소를 포함할 수도 있다.
버퍼층(120) 위에는 반도체층(AL)이 위치할 수 있다. 반도체층(AL)은 제1 영역, 제2 영역 및 이들 영역 사이의 채널 영역을 포함할 수 있다. 반도체층(AL)은 다결정 규소, 비정질 규소, 또는 산화물 반도체를 포함할 수 있다.
반도체층(AL) 위에는 제1 게이트 절연층(141)이 위치할 수 있다. 제1 게이트 절연층(141)은 규소 산화물, 규소 질화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 게이트 절연층(141) 위에는 게이트 전극(GE), 스토리지 커패시터(CS)의 제1 전극(C1), 바이패스 제어선(158) 등을 포함할 수 있는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 게이트 전극(GE)은 반도체층(AL)의 채널 영역과 중첩할 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 게이트 도전층 위에는 제2 게이트 절연층(142)이 위치할 수 있다. 제2 게이트 절연층(142)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 게이트 절연층(142) 위에는 스토리지 커패시터(CS)의 제2 전극(C2) 등을 포함할 수 있는 제2 게이트 도전층이 위치할 수 있다. 제2 전극(C2)은 제1 전극(C1)과 중첩할 수 있고, 제1 전극(C1), 제2 전극(C2) 및 이들 사이의 제2 게이트 절연층(142)은 스토리지 커패시터(CS)를 구성할 수 있다. 제2 게이트 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 게이트 도전층 위에는 층간 절연층(160)이 위치할 수 있다. 층간 절연층(160)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 층간 절연층(160)이 복층인 경우, 하부층은 규소 질화물을 포함할 수 있고, 상부층은 규소 산화물을 포함할 수 있다.
층간 절연층(160) 위에는 트랜지스터(TR)의 제1 전극(SE) 및 제2 전극(DE), 초기화 전압선(127), 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 등을 포함할 수 있는 제1 데이터 도전층이 위치할 수 있다. 제1 전극(SE) 및 제2 전극(DE) 중 하나는 트랜지스터(TR)의 소스 전극일 수 있고 다른 하나는 트랜지스터(TR)의 드레인 전극일 수 있다. 초기화 전압선(127), 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153) 중 적어도 하나는 제1 게이트 도전층 또는 제2 게이트 도전층에 포함될 수도 있다. 제1 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제1 데이터 도전층은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)과 같은 3중층 구조, 또는 티타늄(Ti)/구리(Cu)와 같은 이중층 구조를 가질 수 있다.
제1 데이터 도전층 위에는 패시베이션층(passivation layer)(181)이 위치할 수 있다. 패시베이션층(181)은 규소 산화물, 규소 질화물 등의 무기 절연 물질을 포함할 수 있다.
패시베이션층(181) 위에는 제1 평탄화층(182)이 위치할 수 있다. 제1 평탄화층(182)은 폴리메틸메타크릴레이트(poly(methyl methacrylate)), 폴리스티렌(polystyrene)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자(예컨대, 폴리이미드(polyimide)), 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
제1 평탄화층(182) 위에는 데이터선(171), 구동 전압선(172), 연결 부재(179) 등을 포함할 수 있는 제2 데이터 도전층이 위치할 수 있다. 연결 부재(179)는 제1 평탄화층(182) 및 패시베이션층(181)에 형성된 접촉 구멍을 통해 트랜지스터(TR)의 제2 전극(DE)에 연결될 수 있다. 제2 도전층은 초기화 전압선(127), 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153) 중 적어도 하나를 더 포함할 수도 있다. 데이터선(171) 및 구동 전압선(172) 중 적어도 하나는 제1 데이터 도전층에 포함될 수도 있다. 제2 데이터 도전층은 동일 공정에서 동일 재료로 형성될 수 있다. 제2 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제2 데이터 도전층은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)과 같은 3중층 구조, 또는 티타늄(Ti)/구리(Cu)와 같은 이중층 구조를 가질 수 있다.
제2 데이터 도전층 위에는 제2 평탄화층(183)이 위치할 수 있다. 제2 평탄화층(183)은 폴리메틸메타크릴레이트, 폴리스티렌과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
제2 평탄화층(183) 위에는 발광 다이오드(LED)의 화소 전극(E1) 및 연장부(ET)가 위치할 수 있다. 연장부(ET)는 화소 전극(E1)으로부터 연장할 수 있고, 연장부(ET)는 제2 평탄화층(183)에 형성된 접촉 구멍(H)을 통해 연결 부재(179)에 연결될 수 있다. 연장부(ET)는 접촉 구멍(H) 내에 위치하는 부분과 제2 평탄화층(183) 위에 위치하는 부분을 포함할 수 있다. 연장부(ET)는 화소 전극(E1)과 일체로 형성될 수 있다. 연결 부재(179)가 제2 전극(DE)에 연결되어 있으므로, 화소 전극(E1)은 연장부(ET) 및 연결 부재(179)를 통해 제2 전극(DE)에 전기적으로 연결될 수 있다. 화소 전극(E1) 및 연장부(ET)는 반사성 도전 물질 또는 반투과성 도전 물질로 형성될 수 있고, 투명한 도전 물질로 형성될 수도 있다. 화소 전극(E1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전 물질을 포함할 수 있다. 화소 전극(E1)은 리튬(Li), 칼슘(Ca), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au) 같은 금속을 포함할 수 있다. 화소 전극(E1)은 다층 구조를 가질 수 있고, 예컨대, ITO/은(Ag)/ITO와 같은 3중층 구조를 가질 수 있다.
제2 평탄화층(183) 위에는 화소 전극(E1)과 중첩하는 제1 및 제2 개구(opening)(OP1, OP2)를 가진 격벽(partition)(200)(화소 정의층 또는 뱅크(bank)라고도 함)이 위치할 수 있다. 격벽(200)은 발광 영역을 정의할 수 있다. 격벽(200)은 화소 전극(E1)의 가장자리를 덮을 수 있다. 즉, 화소 전극(E1)의 가장자리는 격벽(200)에 의해 클래딩(cladding)될 수 있고, 클래딩 폭은 약 3㎛ 이하일 수 있다. 격벽(200)은 연장부(ET) 전체를 덮을 수 있고, 제1 및 제2 개구(OP1, OP2)는 연장부(ET)와 중첩하지 않을 수 있다.
격벽(200)은 제1 격벽(201) 및 제2 격벽(202)을 포함할 수 있다. 격벽(200)의 개구(OP1, OP2) 중 제1 개구(OP1)는 제1 격벽(201)에 의해 정의될 수 있고, 제2 개구(OP2)는 제2 격벽(202)에 의해 정의될 수 있다. 제1 개구(OP1)와 제2 개구(OP2)는 실질적으로 동일한 평면 형상을 가질 수 있다. 단면도에서, 제1 개구(OP1)는 제2 개구(OP2) 위에 위치할 수 있다.
제1 격벽(201)이 형성된 영역은 격벽(200)이 형성된 영역과 실질적으로 동일할 수 있다. 제1 격벽(201)은 화소 전극(E1)의 가장자리를 둘러쌀 수 있다. 제1 격벽(201)은 화소 전극(E1)의 가장자리와 중첩하지만, 가장자리의 상면과는 접하지 않고 가장자리의 측면과 접할 수 있다. 제1 격벽(201)은 화소 전극(E1)의 연장부(ET)와 중첩하지만, 연장부(ET)의 상면과는 접하지 않고 연장부(ET)의 측면과 접할 수 있다. 제1 격벽(201)의 하면은 제2 평탄화층(183)의 상면과 접할 수 있다. 제1 격벽(201)은 아크릴계 폴리머, 이미드계 폴리머(예컨대, 폴리이미드), 아미드계 폴리머(예컨대, 폴리이미드) 같은 유기 절연 물질을 포함할 수 있다. 제1 격벽(201)은 블랙 안료, 청색 안료 등과 같은 유색 안료를 포함하는 블랙 격벽일 수 있다. 예컨대, 제1 격벽(201)은 폴리이미드 바인더와 적색, 녹색 및 청색이 혼합된 안료를 포함할 수 있다. 일례로, 제1 격벽(201)은 카도(cardo) 바인더 수지 및 락탐(lactam) 블랙 안료와 청색 안료의 혼합물을 포함할 수 있다. 제1 격벽(201)은 카본 블랙을 포함할 수 있다. 블랙 격벽은 명암비를 향상시킬 수 있고, 아래에 위치하는 금속층에 의한 반사를 방지할 수 있다.
제2 격벽(202)은 화소 전극(E1)의 가장자리를 둘러쌀 수 있다. 제2 격벽(202)은 화소 전극(E1)의 가장자리를 덮으면서 화소 전극(E1)의 가장자리보다 측방으로 약간 돌출되게 위치할 수 있다. 제2 격벽(202)은 화소 전극(E1)의 연장부(ET)를 덮으면서 연장부(ET)보다 측방으로 약간 돌출되게 위치할 수 있다. 제2 격벽(202)은 화소 전극(E1)의 가장자리의 상면과 접하고 측면과는 접하지 않을 수 있다. 제2 격벽(202)은 연장부(ET)의 상면과 접하고 측면과는 접하지 않을 수 있다. 제2 격벽(202)은 대략 화소 전극(E1)의 두께만큼 제2 평탄화층(183)으로부터 이격되어 위치할 수 있다. 제2 격벽(202)과 제2 평탄화층(183) 사이의 공간은 제1 격벽(201)에 의해 채워져 있을 수 있다. 제2 격벽(202)은 적어도 일부가 제1 격벽(201)에 의해 덮여 있을 수 있다. 제2 격벽(202)의 상면은 제1 격벽(201)과 접할 수 있고 제1 격벽(201)에 의해 덮여 있을 수 있다. 제2 격벽(202)의 하면의 일부는 화소 전극(E1) 또는 연장부(ET)와 접할 수 있고, 일부는 제1 격벽(201)과 접할 수 있다. 제2 개구(OP2)를 정의하지 않는 제2 격벽(202)의 측면은 제1 격벽(201)과 접할 수 있고 제1 격벽(201)에 덮여 있을 수 있다. 제2 개구(OP2)를 정의하는 제2 격벽(202)의 측면은 제1 격벽(201)에 의해 덮이지 않을 수 있다. 제2 개구(OP2)를 정의하는 제2 격벽(202)의 측면은 제1 개구(OP1)를 정의하는 제1 격벽(201)의 측면은 실질적으로 연속적일 수 있다. 제2 격벽(202)은 아크릴계 폴리머, 이미드계 폴리머, 아미드계 폴리머 같은 유기 절연 물질을 포함할 수 있다. 일례로, 제2 격벽(202)은 폴리이미드를 포함할 수 있다. 제1 격벽(201)과 달리, 제2 격벽(202)은 유색 안료 및/또는 유색 염료를 포함하지 않는 투명 격벽일 수 있다.
표시 패널(10)의 제조 중 또는 사용 중에 화소 전극(E1)에서 용출될 수 있는 물질(예컨대, 은(Ag))이 이동하여 뭉쳐질 수 있고, 뭉쳐진 물질은 화소 전극(E1)과 공통 전극(E2) 간의 단락을 유발하여 암점이 발생할 수 있다. 특히, 블랙 격벽일 수 있는 제1 격벽(201)은 물질 이동 및 뭉침을 용이하게 할 수 있지만, 투명 격벽일 수 있는 제2 격벽(202)은 물질 이동 및 뭉침을 억제할 수 있다. 제2 격벽(202)이 화소 전극(E1)의 가장자리를 덮고 있으므로, 화소 전극(E1)에서 용출되는 물질의 이동 및 뭉침을 억제하여 암점 같은 불량을 방지하거나 줄일 수 있다.
화소 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 발광층(EL)은 제1 및 제2개구(OP1, OP2)와 중첩할 수 있다. 발광층(EL)의 적어도 일부는 제2 개구(OP2) 내에 위치할 수 있다. 발광층(EL)의 두께는 제2 격벽(202)의 두께보다 얇을 수 있고, 발광층(EL)의 중심부의 높이는 제2 격벽(202)의 높이보다 낮을 수 있다. 발광층(EL)은 적색, 녹색, 청색 등의 기본색의 광을 고유하게 내는 물질층을 포함할 수 있다. 발광층(EL)은 서로 다른 색의 광을 내는 물질층들이 적층된 구조를 가질 수도 있다. 화소 전극(E1) 위에는 발광층(EL) 외에도, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나가 위치할 수 있다.
격벽(200) 위에는 스페이서(spacer)(205)가 위치할 수 있다. 스페이서(205)는 제1 격벽(201)과 접할 수 있고, 제2 격벽(202)과는 접하지 않을 수 있다. 스페이서(205)는 아크릴계 폴리머, 이미드계 폴리머, 아미드계 폴리머 같은 유기 절연 물질을 포함할 수 있다.
발광층(EL) 및 격벽(200) 위에는 공통 전극(E2)(대향 전극이라고도 함)이 위치할 수 있다. 공통 전극(E2)은 복수의 화소(PX)에 걸쳐 위치할 수 있다. 공통 전극(E2)에서 발광층(EL)의 중심부와 중첩하는 부분의 높이는 제2 격벽(202)의 높이보다 낮을 수 있다. 공통 전극(E2)과 발광층(EL)의 두께의 합은 제2 격벽(202)의 두께보다 작을 수 있다. 공통 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li) 등의 금속을 포함할 수 있다. 공통 전극(E2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수 있다.
화소 전극(E1), 발광층(EL) 및 공통 전극(E2)은 유기 발광 다이오드일 수 있는 발광 다이오드(LED)를 구성할 수 있다. 화소 전극(E1)은 정공 주입 전극인 애노드(anode)일 수 있고, 공통 전극(E2)은 전자 주입 전극인 캐소드(cathode)일 수 있으며, 그 반대일 수도 있다. 격벽(200)의 제1 및 제2 개구(OP1, OP2)는 발광 다이오드(LED)의 발광 영역에 대응할 수 있다.
공통 전극(E2) 위에는 봉지층(210)이 위치할 수 있다. 봉지층(210)은 발광 다이오드들(LED)을 밀봉할 수 있고, 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있다. 봉지층(210)은 공통 전극(E2) 위에 적층된 하나 이상의 무기층과 하나 이상의 유기층을 포함하는 박막 봉지층일 수 있다. 예컨대, 봉지층(210)은 제1 무기층(211), 유기층(212) 및 제2 무기층(213)의 3중층 구조를 가질 수 있다. 봉지층(210)은 기판 형태로 제공될 수도 있다.
봉지층(210) 위에는 제1 절연층(220)이 위치할 수 있다. 제1 절연층(220)은 봉지층(210)을 덮어 봉지층(210)을 보호하고, 투습을 방지할 수 있다. 제1 절연층(220)은 공통 전극(E2)과 터치 전극(TE) 간의 기생 커패시턴스를 줄일 수 있다.
제1 절연층(220) 위에는 브리지(BR)를 포함할 수 있는 제1 터치 도전층이 위치할 수 있다. 제1 터치 도전층 위에는 제2 절연층(230)이 위치할 수 있다. 제2 절연층(230) 위에는 터치 전극들(TE)을 포함할 수 있는 제2 터치 도전층이 위치할 수 있다. 제2 터치 도전층 위에는 패시베이션층(240)이 위치할 수 있다.
터치 전극들(TE)은 상호 감지 축전기를 형성하는 제1 터치 전극들 및 제2 터치 전극들을 포함할 수 있다. 브리지(BR)는 제1 터치 전극들 또는 제2 터치 전극들을 전기적으로 연결할 수 있다. 예컨대, 인접하면서 서로 분리되어 있는 제1 터치 전극들은 제2 절연층(230)에 형성된 접촉 구멍들을 통해 브리지(BR)에 연결되어, 브리지(BR)를 통해 전기적으로 연결될 수 있다.
제1 절연층(220) 및 제2 절연층(230)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 패시베이션층(240)은 아크릴계 고분자, 이미드계 고분자 등의 유기 절연 물질이나, 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있다.
제1 터치 도전층 및 제2 터치 도전층은 발광 다이오드(LED)의 발광 영역과 중첩하는 개구를 가진 메시(mesh) 형상일 수 있다. 제1 터치 도전층 및 제2 터치 도전층은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 크롬(Cr), 니켈(Ni) 등의 금속을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 제1 터치 도전층 및/또는 제2 터치 도전층은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)과 같은 3중층 구조를 가질 수 있다.
패시베이션층(240) 위에는 차광 부재(250)가 위치할 수 있다. 차광 부재(250)는 블랙 안료 및/또는 블랙 염료를 포함할 수 있고, 표시 패널(10)의 금속층 등에 의한 광 반사를 줄이거나 방지할 수 있다. 차광 부재(250)는 발광 영역인 제1 및 제2 개구(OP1, OP2)와 중첩하지 않게 위치할 수 있다. 차광 부재(250)는 블랙 매트릭스로 불릴 수 있다.
패시베이션층(240) 위에는 색필터(260)가 위치할 수 있다. 색필터(260)는 예컨대 적색, 녹색 및 청색 중 어느 한 색을 투과시킬 수 있다. 서로 다른 색을 나타내는 색필터(260)는 차광 부재(250)와 중첩하는 영역에서 중첩할 수 있다.
색필터(260)와 차광 부재(250)는 조합하여 반사 방지층으로서 기능을 할 수 있다. 이와 같은 구조에서는 반사 방지층으로서 편광층을 요하지 않을 수 있고, 따라서 출광 효율을 높일 수 있고 표시 패널(10)의 두께를 줄일 수 있다. 색필터(260)는 양자점이나 형광체를 포함할 수 있고, 발광 다이오드(LED)에서 방출되는 광을 적색 또는 녹색으로 변환할 수도 있다. 색필터(260) 위에는 오버코트층(270)이 위치할 수 있다. 표시 패널(10)은 반사 방지층으로서 편광층을 포함할 수도 있다.
도 3은 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
도 3에 도시되는 실시예는 격벽(200)의 구조에 있어 도 2에 도시되는 실시예와 차이가 있다. 구체적으로, 격벽(200)은 제1 격벽(201) 및 제2 격벽(202)을 포함할 수 있다. 제2 격벽(202)의 배치 및 형상에 있어서는 도 2의 실시예와 실질적으로 동일할 수 있다. 제1 격벽(201)은 제2 격벽(202) 전체를 덮을 수 있다. 제1 격벽(201)은 제2 개구(OP2)를 정의하는 제2 격벽(202)의 측면을 덮으면서, 화소 전극(191)의 상면과 접할 수 있다. 제2 개구(OP2)를 정의하는 제2 격벽(202)의 측면은 제1 격벽(201)과 접할 수 있다. 제1 및 제2 개구(OP1, OP2)에서 화소 전극(E1)과 인접하는 영역을 기준으로, 제1 개구(OP1)의 폭은 제2 개구(OP2)의 폭보다 좁을 수 있고, 평면도에서 제1 개구(OP1)는 제2 개구(OP2) 내에 위치할 수 있다. 이와 같은 구조는 제1 격벽(201)의 가장자리부가 리플로(reflow)한 결과일 수 있다. 도시된 것과 달리, 제1 격벽(201)은 제2 개구(OP2)를 정의하는 제2 격벽(202)의 측면을 일부만 덮을 수도 있다.
이하에서는 일 실시예에 따른 발광 표시 장치(특히, 표시 패널)의 제조 방법에 대하여 설명한다.
도 4 내지 도 11은 일 실시예에 따른 발광 표시 장치의 제조 방법을 나타내는 공정 단면도이다.
도 4를 참고하면, 기판(110) 위에 버퍼층(120)을 형성할 수 있다. 버퍼층(120) 위에 반도체 물질층을 형성한 후 패터닝(patterning)하여, 트랜지스터(TR)의 반도체층(AL)을 형성할 수 있다. 여기서 패터닝은 포토리소그래피 공정 등을 통해 층의 일부를 제거하여 소정의 패턴을 형성하는 것을 의미할 수 있다. 반도체층(AL) 위에 제1 게이트 절연층(141)을 형성할 수 있다. 제1 게이트 절연층(141) 위에 도전 물질층을 형성한 후 패터닝하여, 트랜지스터(TR)의 게이트 전극(GE), 스토리지 커패시터(CS)의 제1 전극(C1), 바이패스 제어선(158) 등을 포함할 수 있는 제1 게이트 도전층을 형성할 수 있다. 제1 게이트 도전층 위에 제2 게이트 절연층(142)을 형성할 수 있다. 제2 게이트 절연층(142) 위에 스토리지 커패시터(CS)의 제2 전극(C2) 등을 포함할 수 있는 제2 게이트 도전층을 형성할 수 있다. 제2 게이트 도전층 위에 층간 절연층(160)을 형성할 수 있다. 층간 절연층(160) 위에 도전 물질층을 형성한 후 패터닝하여, 트랜지스터(TR)의 제1 전극(SE) 및 제2 전극(DE), 초기화 전압선(127), 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 등을 포함할 수 있는 제1 데이터 도전층을 형성할 수 있다. 제1 데이터 도전층 위에 패시베이션층(181)을 형성할 수 있다. 패시베이션층(181) 위에 제1 평탄화층(182)을 형성할 수 있다. 제1 평탄화층(182) 위에 도전 물질층을 형성한 후 패터닝하여, 데이터선(171), 구동 전압선(172), 연결 부재(179) 등을 포함할 수 있는 제2 데이터 도전층을 형성할 수 있다. 제2 데이터 도전층 위에 제2 평탄화층(183)을 형성할 수 있다. 제2 평탄화층(183)을 패터닝하여 연결 부재(179)와 중첩하는 접촉 구멍(H)을 형성할 수 있다.
도 5를 참고하면, 제2 평탄화층(183) 위에 도전 물질층(190)을 형성할 수 있다. 도전 물질층(190)은 접촉 구멍(H)을 통해 연결 부재(179)에 연결될 수 있다. 도전 물질층(190)은 연속적으로 형성된 제1 도전층, 제2 도전층 및 제3 도전층을 포함할 수 있다. 제1 및 제3 도전층은 투명 도전성 산화물(예컨대, ITO)을 포함할 수 있고, 제2 도전층은 금속(예컨대, 은(Ag))을 포함할 수 있다.
도 6을 참고하면, 도전 물질층(190)을 패터닝하여 화소 전극(E1) 및 연장부(ET)를 형성할 수 있다. 도전 물질층(190)의 패터닝은 도전 물질층(190)을 식각하여 수행될 수 있다. 예컨대, 도전 물질층(190) 위에 포토레지스트(photoresist)를 도포(예컨대, 코팅)한 후 포토마스크를 사용하여 감광막 패턴(PR)을 형성하고, 감광막 패턴(PR)을 마스크로 하여 도전 물질층(190)을 습식 식각하여 화소 전극(E1) 및 연장부(ET)를 형성할 수 있다. 습식 식각은 등방성이므로, 도전 물질층(190)에서 감광막 패턴(PR)에 의해 가려지지 않는 부분뿐만 아니라, 감광막 패턴(PR) 아래의 부분이 수평 방향으로 식각되는 언더컷(undercut)이 발생할 수 있다. 이에 따라, 평면도에서 화소 전극(E1) 및 연장부(ET)의 가장자리가 감광막 패턴(PR)의 가장자리보다 내측에 위치할 수 있다. 감광막 패턴(PR)의 형성을 위한 포토레지스트는 포지티브(positive) 감광성 수지 조성물일 수 있다. 감광성 수지 조성물은 아크릴계 폴리머, 이미드계 폴리머, 아미드계 폴리머와 같은 유기 절연 물질을 포함할 수 있다. 일례로, 감광성 화합물은 감광성 폴리이미드(photosensitive polyimide)를 포함할 수 있다.
도 7을 참고하면, 화소 전극(E1) 및 연장부(ET)를 형성한 후 감광막 패턴(PR)을 제거하지 않은 상태에서 제1 격벽(201)의 형성을 위한 블랙 포토레지스트(BP)를 도포할 수 있다. 블랙 포토레지스트(BP)는 네거티브(negative) 감광성 수지 조성물일 수 있다. 감광성 수지 조성물은 아크릴계 폴리머, 이미드계 폴리머, 아미드계 폴리머와 같은 유기 절연 물질을 포함할 수 있다. 블랙 포토레지스트(BP)는 네거티브(negative) 포토레지스트일 수 있다. 블랙 포토레지스트(BP)는 감광막 패턴(PR)을 완전히 덮을 수 있고, 도전 물질층(190)의 언더컷으로 인한 감광막 패턴(PR)과 제2 평탄화층(183) 사이의 공간을 채울 수 있다.
도 8을 참고하면, 블랙 포토레지스트(BP)를 패터닝하여, 제1 개구(OP1)를 가진 제1 격벽(201)을 형성할 수 있다. 제1 개구(OP1)는 예컨대 블랙 포토레지스트(BP)를 코팅한 후 포토마스크를 사용하여 선택적으로 광(예컨대, UV)을 조사하고 현상하여 형성될 수 있다. 코팅된 블랙 포토레지스트(BP)에서 광이 조사되지 않은 부분은 현상액을 이용하여 제거될 수 있고, 제거된 부분은 제1 개구(OP1)에 대응할 수 있다. 제1 개구(OP1)는 발광 다이오드(LED)의 발광 영역에 대응할 수 있다. 제1 개구(OP1)가 형성됨으로써 감광막 패턴(PR)이 노출될 수 있다. 감광막 패턴(PR)에서 화소 전극(E1)의 가장자리 및 연장부(ET)와 중첩하는 부분은 제1 격벽(201)으로 덮여 있을 수 있다. 제1 격벽(201)의 형성 시 화소 전극(E1)이 감광막 패턴(PR)에 의해 덮여 있으므로, 제1 격벽(201)의 형성 물질이 화소 전극(E1)의 상면에 접촉하거나 들러붙는 것을 방지할 수 있다. 또한, 도전 물질층(190)의 패터닝 후 잔류할 수 있는 은(Ag)과 같은 금속 입자가 화소 전극(E1)의 상면으로 이동하는 것을 방지할 수 있다. 따라서 잔류물에 의해 발생할 수 있는 암점 같은 불량을 방지할 수 있다.
제1 격벽(201)을 형성한 후 감광막 패턴(PR)에 광을 조사하고 현상하여 도 9에 도시된 것과 같이 제2 개구(OP2)를 가진 제2 격벽(202)을 형성할 수 있다. 이때, 포토마스크를 사용하지 않고 전면 노광하더라도, 감광막 패턴(PR)에서 제1 격벽(201)에 의해 가려지지 않는 부분(즉, 제1 개구(OP1)와 중첩하는 부분)이 선택적으로 노광될 수 있다. 감광막 패턴(PR)에서 광이 조사된 부분은 형상액을 이용하여 제거될 수 있고, 제거된 부분은 제2 개구(OP2)에 대응할 수 있다. 포토마스크의 사용 없이 제2 개구(OP2)를 형성하기 위해, 제1 격벽(201)은 네거티브 감광성 수지 조성물을 사용하여 형성될 수 있고, 제2 격벽(202)은 포지티브 감광성 수지 조성물을 사용하여 형성될 수 있다. 제2 개구(OP2)는 제1 개구(OP1)를 이용하여 형성되므로, 제2 개구(OP2)는 제1 개구(OP1)와 실질적으로 동일한 평면 형상을 가질 수 있다. 제2 개구(OP2)가 형성됨으로써 화소 전극(E1)에서 발광 다이오드(LED)의 발광 영역에서 대응하는 부분이 노출될 수 있다. 제2 개구(OP2)의 형성 시 감광막 패턴(PR) 위에 잔류할 수 있는 제1 격벽(201)의 형성 물질 및/또는 금속 입자가 함께 제거될 수 있다. 제1 격벽(201)의 형성 물질 및/또는 금속 입자의 잔류물은 예컨대 화소 전극(E1)과 공통 전극(E2) 간의 단락을 유발하여 암점을 생성할 수 있다. 감광막 패턴(PR)의 제거 시 이러한 잔류물이 제거될 수 있으므로, 암점 같은 불량을 방지할 수 있다.
한편, 화소 전극(E1)의 형성을 위한 도전 물질층(190)의 패터닝 시, 화소 전극(E1)의 가장자리 부근의 제3 도전층이 손상될 수 있다. 제3 도전층이 손상되면, 후속 공정(예컨대, 격벽(200)의 큐어링(curing))에서 은(Ag)과 같은 제2 도전층의 물질이 제3 도전층을 통해 용출될 수 있다. 용출된 물질은 뭉쳐져서 화소 전극(E1)과 공통 전극(E2) 간의 단락을 유발할 수 있고, 이에 따라 암점이 발생할 수 있다. 블랙 격벽인 제1 격벽(201)과 달리, 제2 격벽(202)은 용출되는 물질의 이동 및 뭉침을 억제할 수 있다. 따라서 실시예와 같이 제2 격벽(202)이 화소 전극(E1)의 가장자리를 덮고 있는 구조는 암점 같은 불량을 방지하는데 유리할 수 있다.
도 10을 참고하면, 격벽(200) 위에 스페이서(205)를 형성할 수 있다. 스페이서(205)는 발광층(EL)의 증착 시 사용하는 미세 금속 마스크에 의해 기형성된 구조물이 손상되는 것을 방지하기 위해 미세 금속 마스크와 접촉하도록 형성될 수 있다. 스페이서((205)는 아크릴계 폴리머, 이미드계 폴리머, 아미드계 폴리머 같은 유기 절연 물질을 포함할 수 있다. 스페이서(205)는 삼각형 등의 다각형, 원형 등 다양한 평면 형상을 가질 수 있다. 스페이서(205)를 형성한 후 화소 전극(E1) 위에 발광층(EL)을 형성할 수 있다. 발광층(EL)은 미세 금속 마스크를 사용하여 증착될 수 있다.
도 11을 참고하면, 발광층(EL) 위에 공통 전극(E2)을 형성할 수 있다. 공통 전극(E2)은 오픈 마스크를 전면 증착될 수 있다. 이후, 봉지층(210) 등을 형성하여 도 2에 도시된 것과 같은 단면 구조를 가진 표시 패널(10)을 제조할 수 있다.
한편, 격벽(200)을 형성한 후 큐어링할 수 있다. 큐어링 시 고온에 의해 제1 격벽(201)의 가장자리부가 리플로할 수 있다. 이에 따라, 제1 격벽(201)의 리플로 정도에 따라 도 2의 실시예와 같이, 제1 격벽(201)이 제2 개구(OP2)를 정의하는 제2 격벽(202)의 측면을 덮지 않을 수 있고, 도 3의 실시예와 같이, 제1 격벽(201)이 제2 개구(OP2)를 정의하는 제2 격벽(202)의 측면을 덮을 수도 있다.
도 12는 일 실시예에 따른 표시 패널에서 하나의 화소 영역의 개략적인 단면도이다.
도 12에 도시된 표시 패널(10)은 도 2에 도시된 표시 패널(10)과 비교하여, 제2 도전층 등을 포함하지 않는 점에서 차이가 있다. 구체적으로, 트랜지스터(TR)의 제1 전극(SE) 및 제2 전극(DE)을 포함하는 제1 데이터 도전층 위에 평탄화층(180)이 위치할 수 있고, 화소 전극(E1)의 연장부(ET)는 평탄화층(180)에 형성된 접촉 구멍(H)을 통해 트랜지스터(TR)의 제2 전극(DE)에 연결될 수 있다. 이에 따라 화소 전극(E1)은 연장부(ET)를 통해 트랜지스터(TR)의 제2 전극(DE)과 연결될 수 있다. 한편, 도 2의 실시예서 설명한 초기화 전압선(127), 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 바이패스 제어선(158), 데이터선(171), 구동 전압선(172)과 같은 신호선은 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 또는 다른 가능한 도전층에 포함될 수 있다.
도 13은 일 실시예에 따른 발광 표시 장치의 한 화소의 회로도이다.
도 13을 참고하면, 화소(PX)는 신호선들(127, 151, 152, 153, 158, 171, 172)에 연결되어 있는 트랜지스터들(T1-T7), 스토리지 커패시터(CS), 그리고 발광 다이오드(LED)를 포함할 수 있다.
트랜지스터들(T1-T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6) 및 바이패스 트랜지스터(T7)를 포함할 수 있다.
신호선들(127, 151, 152, 153, 158, 171, 172)은 초기화 전압선(127), 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 바이패스 제어선(158), 데이터선(171), 그리고 구동 전압선(172)을 포함할 수 있다.
스캔선(151)은 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)에 스캔 신호(GW)를 전달할 수 있다. 전단 스캔선(152)은 초기화 트랜지스터(T4)에 전단 스캔 신호(GI)를 전달할 수 있다. 발광 제어선(153)은 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)에 발광 제어 신호(EM)를 전달할 수 있다. 바이패스 제어선(158)은 바이패스 트랜지스터(T7)에 바이패스 신호(GB)를 전달할 수 있다. 바이패스 제어선(158)은 전단 스캔선(152)과 연결될 수도 있다.
데이터선(171)은 데이터 전압(VDAT)을 인가받을 수 있고, 구동 전압선(172) 및 초기화 전압선(127)은 각각 구동 전압(ELVDD) 및 초기화 전압(VINT)을 인가받을 수 있다. 초기화 전압(VINT)은 구동 트랜지스터(T1)를 초기화할 수 있다.
각각의 트랜지스터(T1-T7)는 게이트 전극(G1-G7), 제1 전극(S1-S7) 및 제2 전극(D1-D7)을 포함하고, 스토리지 커패시터(CS)는 제1 전극(C1)과 제2 전극(C2)을 포함한다. 이들 트랜지스터(T1-T7) 및 스토리지 커패시터(CS)의 전극들은 도 15에 도시된 것과 같이 연결되어 있을 수 있다. 발광 다이오드(LED)의 애노드는 발광 제어 트랜지스터(T6)를 통해 구동 트랜지스터(T1)의 제2 전극(D1)과 연결될 수 있고, 구동 전류(ID)를 공급받을 수 있다. 발광 다이오드(LED)의 캐소드는 공통 전압(ELVSS)(제2 전원 전압 또는 저전위 전원 전압이라고도 함)을 인가받을 수 있다.
화소(PX)의 회로 구조에서 트랜지스터의 개수와 축전기의 개수, 그리고 이들 간의 연결은 다양하게 변형될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 패널 110: 기판
179: 연결 부재 180: 평탄화층
181: 패시베이션층 182: 제1 평탄화층
183: 제2 평탄화층 190: 도전 물질층
191: 화소 전극 200: 격벽
201: 제1 격벽 202: 제2 격벽
205: 스페이서 AL: 반도체층
DE: 제2 전극 E1: 화소 전극
E2: 공통 전극 EL: 발광층
ET: 연장부 GE: 게이트 전극
H: 접촉 구멍 LED: 발광 다이오드
OP1: 제1 개구 OP2: 제2 개구
SE: 제1 전극 TR: 트랜지스터

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 트랜지스터 위에 위치하는 절연층,
    상기 절연층 위에 위치하며 상기 트랜지스터와 전기적으로 연결된 화소 전극, 그리고
    상기 절연층 위에 위치하며 화소 전극과 중첩하는 개구를 가진 격벽
    을 포함하며,
    상기 격벽은 상기 화소 전극의 가장자리의 측면과 접하는 제1 격벽, 그리고 상기 화소 전극의 가장자리의 상면과 접하는 제2 격벽을 포함하는 발광 표시 장치.
  2. 제1항에서,
    상기 제1 격벽 및 상기 화소 전극은 상기 절연층과 접하고, 상기 제2 격벽은 상기 절연층과 접하지 않는 발광 표시 장치.
  3. 제1항에서,
    상기 제2 격벽의 하면의 일부는 상기 화소 전극과 접하고, 상기 제2 격벽의 하면의 일부는 상기 제1 격벽과 접하는 발광 표시 장치.
  4. 제1항에서,
    상기 제2 격벽은 상기 화소 전극의 가장자리보다 측방으로 돌출되어 있는 발광 표시 장치.
  5. 제1항에서,
    상기 개구는 상기 제1 격벽에 의해 정의되는 제1 개구 및 상기 제2 격벽에 의해 정의되는 제2 개구를 포함하고,
    상기 제1 개구 및 상기 제2 개구는 실질적으로 동일한 평면 형상을 갖는 발광 표시 장치.
  6. 제5항에서,
    상기 제1 개구를 정의하는 상기 제1 격벽의 측면과 상기 제2 개구를 정의하는 상기 제2 격벽의 측면이 실질적으로 연속적인 발광 표시 장치.
  7. 제5항에서,
    상기 제1 격벽은 상기 제2 개구를 정의하는 상기 제2 격벽의 측면의 적어도 일부를 덮고 있는 발광 표시 장치.
  8. 제5항에서,
    상기 제1 격벽은 상기 제2 개구를 정의하는 상기 제2 격벽의 측면 전체를 덮으면서 상기 화소 전극의 상면과 접하는 발광 표시 장치.
  9. 제1항에서,
    상기 화소 전극 위에 위치하는 발광층을 더 포함하며,
    상기 제2 격벽의 두께는 상기 발광층의 두께보다 두꺼운 발광 표시 장치.
  10. 제9항에서,
    상기 발광층 위에 위치하는 공통 전극을 더 포함하며,
    상기 제2 격벽의 두께는 상기 발광층 두께 및 상기 공통 전극의 두께의 합보다 두꺼운 발광 표시 장치.
  11. 제1항에서,
    상기 제1 격벽은 블록 안료 또는 블랙 염료를 포함하는 블랙 격벽이고, 상기 제2 격벽은 투명 격벽인 발광 표시 장치.
  12. 제1항에서,
    상기 화소 전극으로부터 연장하며 상기 트랜지스터 또는 상기 트랜지스터와 연결된 연장부를 더 포함하며,
    상기 제1 격벽은 상기 연장부의 측면과 접하고, 상기 제2 격벽은 상기 연장부의 상면과 접하는 발광 표시 장치.
  13. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 트랜지스터 위에 위치하는 절연층,
    상기 절연층 위에 위치하고 상기 절연층과 접하며 상기 트랜지스터와 전기적으로 연결된 화소 전극,
    상기 절연층 위에 위치하고 상기 화소 전극과 중첩하는 개구를 가지며, 상기 화소 전극의 가장자리를 덮는 격벽,
    상기 화소 전극 위에 위치하며 상기 개구와 중첩하는 발광층, 그리고
    상기 발광층 위에 위치하는 공통 전극
    을 포함하며,
    상기 격벽은 상기 절연층과 접하고 상기 화소 전극의 상면과 접하지 않는 제1 격벽, 그리고 상기 화소 전극의 상면과 접하고 상기 절연층과 접하지 않는 제2 격벽을 포함하는 발광 표시 장치.
  14. 제13항에서,
    상기 제1 격벽은 상기 화소 전극의 측면과 접하고, 상기 제2 격벽은 상기 화소 전극의 측면과 접하지 않는 발광 표시 장치.
  15. 제13항에서,
    상기 제2 격벽은 상기 화소 전극의 두께만큼 상기 절연층으로부터 이격되어 있는 발광 표시 장치.
  16. 제15항에서,
    상기 제2 격벽과 상기 절연층 사이의 공간을 상기 제1 격벽이 채우고 있는 발광 표시 장치.
  17. 제13항에서,
    상기 격벽과 상기 공통 전극 사이에 위치하는 스페이서를 더 포함하며,
    상기 스페이서는 상기 제1 격벽과 접하고 상기 제2 격벽과 접하지 않는 발광 표시 장치.
  18. 제13항에서,
    상기 화소 전극으로부터 연장하며 상기 절연층에 형성된 접촉 구멍을 통해 상기 트랜지스터 또는 상기 트랜지스터와 연결된 연장부를 더 포함하며,
    상기 제1 격벽은 상기 연장부의 측면과 접하고, 상기 제2 격벽은 상기 연장부의 상면과 접하는 발광 표시 장치.
  19. 제13항에서,
    상기 제2 격벽의 두께는 상기 발광층 두께 및 상기 공통 전극의 두께의 합보다 두꺼운 발광 표시 장치.
  20. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 트랜지스터 위에 위치하는 절연층,
    상기 절연층 위에 위치하며 상기 트랜지스터와 전기적으로 연결된 화소 전극, 그리고
    상기 절연층 위에 위치하며 화소 전극과 중첩하는 개구를 가진 격벽
    을 포함하며,
    상기 격벽은 제1 격벽 및 상기 제1 격벽에 의해 적어도 일부가 덮이는 제2 격벽을 포함하고,
    상기 제2 격벽의 상면 및 측면이 상기 제1 격벽과 접하고, 상기 제2 격벽의 하면이 상기 화소 전극 및 상기 제1 격벽과 접하는 발광 표시 장치.
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