KR20230154361A - 발광 표시 장치 - Google Patents

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KR20230154361A
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김형학
김현영
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Abstract

일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 화소 회로, 상기 기판 위에 위치하는 리페어선, 상기 리페어선과 중첩하는 연결 전극, 상기 화소 회로 및 상기 연결 전극 위에 위치하는 절연층, 상기 절연층 위에 위치하며 상기 절연층에 형성된 제1 접촉 구멍을 통해 상기 화소 회로와 연결된 제1 전극부 및 상기 절연층에 형성된 제2 접촉 구멍을 통해 상기 연결 전극과 연결된 제2 전극부를 포함하는 화소 전극, 그리고 상기 절연층 위에 위치하며 상기 제1 전극부와 상기 제2 전극부를 전기적으로 연결하는 연결부를 포함한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 구체적으로 발광 다이오드들을 포함하는 발광 표시 장치에 관한 것이다.
발광 표시 장치는 화소들에 대응하는 발광 소자들(light emitting elements)을 포함하고, 각각의 발광 소자의 밝기를 제어하여 영상을 표시할 수 있다. 발광 표시 장치는 액정 표시 장치와 같은 수광형 표시 장치와 달리 백라이트(backlight)와 같은 광원을 요하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 높은 휘도, 높은 명암비, 높은 색재현, 높은 반응 속도 등의 특성이 있어, 고품질의 영상을 표시할 수 있다.
이러한 장점으로 인해, 발광 표시 장치는 스마트폰, 태블릿, 노트북 컴퓨터와 같은 모바일 장치, 모니터, 텔레비전 등의 다양한 전자 장치에 적용되고 있고, 자동차용 표시 장치로서 각광받고 있다.
실시예들은 화소의 불량을 리페어(repair)할 수 있는 발광 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 화소 회로, 상기 기판 위에 위치하는 리페어선, 상기 리페어선과 중첩하는 연결 전극, 상기 화소 회로 및 상기 연결 전극 위에 위치하는 절연층, 상기 절연층 위에 위치하며 상기 절연층에 형성된 제1 접촉 구멍을 통해 상기 화소 회로와 연결된 제1 전극부 및 상기 절연층에 형성된 제2 접촉 구멍을 통해 상기 연결 전극과 연결된 제2 전극부를 포함하는 화소 전극, 그리고 상기 절연층 위에 위치하며 상기 제1 전극부와 상기 제2 전극부를 전기적으로 연결하는 연결부를 포함한다.
상기 연결 전극의 폭이 상기 리페어선의 폭보다 넓을 수 있다.
상기 발광 표시 장치는 상기 절연층 위에 위치하며 상기 제1 전극부 및 상기 제2 전극부와 각각 중첩하는 제1 개구 및 제2 개구를 가진 화소 정의층을 더 포함할 수 있다. 상기 화소 정의층은 상기 연결부를 덮고 있을 수 있다.
상기 발광 표시 장치는 상기 제1 전극부 및 상기 제2 전극부 위에 각각 위치하며 서로 분리되어 있는 제1 부분 및 제2 부분을 포함하는 발광층을 더 포함할 수 있다.
상기 화소 회로는 트랜지스터를 포함할 수 있고, 상기 제1 전극부는 상기 트랜지스터의 한 전극과 연결될 수 있다. 상기 연결 전극은 상기 트랜지스터의 상기 한 전극과 동일 공정에서 동일 재료로 형성되어 있을 수 있다.
상기 화소 회로는 커패시터를 포함할 수 있다. 상기 리페어선은 상기 커패시터의 한 전극과 동일 공정에서 동일 재료로 형성되어 있을 수 있다.
상기 화소 전극은 상기 제1 전극부와 상기 제2 전극부 사이에 상기 화소 전극을 두께 방향으로 관통하는 개구를 가질 수 있다.
상기 발광 표시 장치는 상기 기판 위에 위치하며 상기 리페어선과 연결된 더미 화소 회로를 더 포함할 수 있다. 상기 기판은 영상을 표시하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함할 수 있다. 상기 화소 회로는 상기 표시 영역에 위치할 수 있고, 상기 더미 화소 회로는 상기 비표시 영역에 위치할 수 있다.
상기 발광 표시 장치는 상기 화소 회로와 연결되어 있으며 데이터 전압을 전달하는 데이터선, 그리고 상기 화소 회로와 연결되어 있으며 게이트 신호를 전달하는 게이트선을 더 포함할 수 있다. 상기 리페어선은 상기 데이터선 또는 상기 게이트선이 연장하는 방향과 동일 방향으로 연장할 수 있다.
상기 연결부는 상기 제1 전극부 및 상기 제2 전극부와 상기 화소 전극 사이에 위치할 수 있다.
상기 연결부는 티타늄을 포함할 수 있다.
상기 발광 표시 장치는 복수의 패드를 포함하는 패드부를 더 포함할 수 있다. 각각의 패드는 복수의 전극층을 포함할 수 있고, 상기 복수의 전극층 중 최상부층은 상기 연결부와 동일 공정에서 동일 재료로 형성되어 있을 수 있다.
상기 최상부층은 상기 복수의 전극층 중 상기 최상부층 바로 아래에 위치하는 전극층을 완전히 덮고 있을 수 있다.
상기 발광 표시 장치는 상기 제1 전극부 위에 위치하는 제1 부분, 제2 전극부 위에 위치하는 제2 부분, 그리고 상기 연결부 위에 위치하는 제3 부분을 포함하는 발광층을 더 포함할 수 있다. 상기 제1 부분, 상기 제2 부분 및 상기 제3 부분은 일체로 형성될 수 있다.
상기 연결부의 길이가 4.5 ㎛ 이상일 수 있다.
일 실시예에 따른 발광 표시 장치는 기판, 상기 기판 위에 위치하는 화소 회로 및 더미 화소 회로, 상기 더미 화소 회로와 연결되어 있는 리페어선, 상기 리페어선과 중첩하며 상기 리페어선과 연결되어 있는 연결 전극, 상기 화소 회로와 연결된 제1 전극부 및 상기 연결 전극과 연결된 제2 전극부를 포함하며, 상기 제1 전극부 및 상기 제2 전극부는 서로 분리되어 있는 화소 전극, 그리고 상기 제1 전극부 위에 위치하는 제1 부분 및 상기 제2 전극부 위에 위치하는 제2 부분을 포함하는 발광층을 포함한다.
상기 발광 표시 장치는 상기 화소 전극 위에 위치하며 상기 제1 전극부 및 상기 제2 전극부와 각각 중첩하는 제1 개구 및 제2 개구를 가진 화소 정의층을 더 포함할 수 있다. 상기 제1 개구와 상기 제2 개구는 서로 분리되어 있을 수 있다.
상기 화소 회로는 커패시터를 포함할 수 있다. 상기 리페어선은 상기 커패시터의 한 전극과 동일 공정에서 동일 재료로 형성되어 있을 수 있다.
상기 발광 표시 장치는 상기 리페어선과 상기 연결 전극 사이에 위치하는 절연층을 더 포함할 수 있다. 상기 리페어선은 상기 절연층을 통해 상기 연결 전극과 레이저 웰딩되어 있을 수 있다.
상기 발광 표시 장치는 상기 연결 전극과 상기 화소 전극 사이에 위치하는 절연층, 그리고 상기 절연층과 상기 제1 전극부 및 상기 제2 전극부 사이에 위치하며 상기 절연층, 상기 1 전극부 및 상기 제2 전극부와 접하는 도전층을 더 포함할 수 있다.
실시예들에 따르면, 발광 표시 장치의 불량 화소를 리페어할 수 있고, 불량 화소 전체가 암점화되는 것을 방지할 수 있다. 또한, 실시예들에 따르면, 명세서 전반에 걸쳐 인식될 수 있는 유리한 효과가 있다.
도 1은 일 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 사시도이다.
도 2 및 도 3은 각각 일 실시예에 따른 화소를 개략적으로 나타낸 도면이다.
도 4 및 도 5는 각각 일 실시예에 따른 불량 화소의 리페어 방법을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 발광 표시 장치의 한 화소의 회로도이다.
도 7은 일 실시예에 따른 발광 표시 장치의 더미 화소 회로의 회로도이다.
도 8은 일 실시예에 따른 발광 표시 장치에서 표시 영역에 배치되는 화소들의 개략적인 평면도이다.
도 9는 도 8에서 A-A'선을 따라 취한 일 실시예의 개략적인 단면도이다.
도 10은 도 9에서 B-B'선을 따라 취한 일 실시예의 개략적인 단면도이다.
도 11 및 도 12는 화소의 리페어를 설명하기 위한 개략적인 단면도이다.
도 13은 도 8에서 B-B'선을 따라 취한 일 실시예의 개략적인 단면도이다.
도 14는 화소의 리페어를 설명하기 위한 개략적인 단면도이다.
도 15는 일 실시예에 따른 발광 표시 장치에서 표시 영역에 배치되는 화소들의 개략적인 평면도이다.
도 16은 도 15에서 C-C'선을 따라 취한 일 실시예의 개략적인 단면도이다.
도 17 및 도 18은 화소의 리페어를 설명하기 위한 개략적인 단면도이다.
도 19 및 도 20은 각각 일 실시예에 따른 발광 표시 장치에서 패드부의 개략적인 단면도이다.
첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 구성 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 구성이 있는 경우도 포함한다. 반대로 어떤 구성이 다른 구성 "바로 위에" 있다고 할 때에는 중간에 다른 구성이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다는 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "연결"된다는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우뿐만 아니라, 위치나 기능에 따라 상이한 명칭으로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 경우를 포함할 수 있다.
도면에서, 방향을 나타내는데 부호 "x", "y" 및 "z"가 사용되고, 여기서 "x"는 제1 방향이고, "y"는 제1 방향과 수직인 제2 방향이고, "z"는 제1 방향 및 제2 방향과 수직인 제3 방향이다.
도 1은 일 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 사시도이다.
도 1을 참고하면, 발광 표시 장치(이하, 간단하게 "표시 장치"라고도 함)는 표시 패널(10), 표시 패널(10)에 접합되어 있는 연성 인쇄 회로막(20), 그리고 집적회로 칩(30) 등을 포함하는 구동 장치를 포함할 수 있다.
표시 패널(10)은 영상이 표시되는 화면에 해당하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 회로들 및/또는 신호선들이 배치되어 있는 비표시 영역(non-display area)(NA)을 포함할 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 둘러쌀 수 있다. 도 1에서 점선 사각형 내측과 외측이 각각 표시 영역(DA)과 비표시 영역(NA)에 해당할 수 있다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 행렬로 배치될 수 있다. 또한, 표시 영역(DA)에는 게이트선(gate line), 데이터선(data line), 구동 전압선(driving voltage line)과 같은 신호선들이 배치될 수 있다. 게이트선은 대략 제1 방향(x)으로 연장할 수 있고, 데이터선 및 구동 전압선은 대략 제2 방향(y)으로 연장할 수 있다. 각각의 화소(PX)에는 게이트선, 데이터선, 구동 전압선 등이 연결되어, 각각의 화소(PX)는 이들 신호선으로부터 게이트 신호, 데이터 전압, 구동 전압 등을 인가받을 수 있다. 화소(PX)는 발광 다이오드와 같은 발광 소자로 구현될 수 있다.
표시 영역(DA)에는 사용자의 접촉 및/또는 비접촉 터치를 감지하기 위한 터치 센서가 배치될 수 있다. 대체로 사각형인 표시 영역(DA)이 도시되어 있지만, 표시 영역(DA)은 사각형 외의 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)의 외부로부터 신호들을 전달받기 위한 패드들이 배열되어 있는 패드부(pad portion)(PP)가 위치할 수 있다. 패드부(PP)는 표시 패널(10)의 한 가장자리를 따라 제1 방향(x)으로 길게 위치할 수 있다. 패드부(PP)에는 연성 인쇄 회로막(20)이 접합(bonding)될 수 있고, 연성 인쇄 회로막(20)의 패드들은 패드부(PP)의 패드들에 전기적으로 연결될 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치(driving unit)가 위치할 수 있다. 구동 장치는 데이터선들에 데이터 전압을 인가하는 데이터 구동부(data driver), 게이트선들에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부 및 게이트 구동부를 제어하는 신호 제어부(signal controller)를 포함할 수 있다. 화소들(PX)은 게이트 구동부에서 생성되는 게이트 신호에 따라 소정 타이밍에 데이터 전압을 인가받을 수 있다. 게이트 구동부는 표시 패널(10)에 집적될 수 있고, 표시 영역(DA)의 적어도 일측에 위치할 수 있다. 데이터 구동부 및 신호 제어부는 집적회로 칩(구동 IC 칩이라고도 함)(30)으로 제공될 수 있고, 집적회로 칩(30)은 표시 패널(10)의 비표시 영역(NA)에 실장될 수 있다. 집적회로 칩(30)은 연성 인쇄 회로막(20) 등에 실장되어 표시 패널(10)에 전기적으로 연결될 수도 있다.
도 2 및 도 3은 각각 일 실시예에 따른 화소를 개략적으로 나타낸 도면이다.
도 2 및 도 3을 참고하면, 하나의 화소(PX)는 화소 회로(PC) 및 이와 연결된 발광 소자(LD)를 포함할 수 있다. 화소 회로(PC)에는 게이트선(GL) 및 데이터선(DL)이 연결될 수 있다. 게이트선(GL)은 게이트 구동부와 연결될 수 있고 대략 제1 방향(x)으로 연장할 수 있다. 데이터선(DL)은 데이터 구동부와 연결될 수 있고 대략 제2 방향(y)으로 연장할 수 있다. 화소 회로(PC)는 게이트선(GL), 데이터선(DL) 등의 신호선들을 통해 인가되는 신호들에 기초하여 구동 전류(ID)를 생성하여 발광 소자(LD)에 인가할 수 있다.
발광 소자(LD)는 서로 연결된 제1 발광부(LDa) 및 제2 발광부(LDb)를 포함할 수 있다. 즉, 하나의 발광 소자(LD)는 제1 발광부(LDa)와 제2 발광부(LDb)로 분할될 수 있다. 제1 발광부(LDa)는 화소 회로(PC)와 연결될 수 있고, 제2 발광부(LDb)는 제1 발광부(LDa)를 통해 화소 회로(PC)와 연결될 수 있다. 제1 발광부(LDa)와 제2 발광부(LDb)는 동일한 구동 전류(ID)를 인가받을 수 있다.
화소(PX) 주위에는 리페어선(repair line)(RL)이 위치할 수 있다. 리페어선(RL)은 더미 화소 회로(dummy pixel circuit)(DPC)와 연결될 수 있다. 리페어선(RL)은 도 2에 도시된 바와 같이, 대략 제1 방향(x)으로 연장하거나, 도 3에 도시된 바와 같이, 대략 제2 방향(y)으로 연장할 수 있다. 더미 화소 회로(DPC)는 비표시 영역(NA)에 위치할 수 있다. 예컨대, 더미 화소 회로(DPC)는 게이트 구동부와 표시 영역(DA) 사이에 위치할 수 있다. 더미 화소 회로(DPC)는 데이터 구동부로부터 데이터 전압을 인가받아 구동 전류(ID')를 생성할 수 있다. 더미 화소 회로(DPC)가 비표시 영역(NA)에 위치함에 따라, 이와 연결된 리페어선(RL)은 비표시 영역(NA)과 표시 영역(DA)에 걸쳐 연장할 수 있다. 리페어선(RL)은 제1 발광부(LDa)의 불량 시 제2 발광부(LDb)에 연결되어 제2 발광부(LDb)에 구동 전류(ID')를 인가할 수 있다.
도 4 및 도 5는 각각 일 실시예에 따른 불량 화소의 리페어 방법을 설명하기 위한 도면이다.
도 4 및 도 5를 참고하면, 제1 발광부(LDa)에서 불량 발생 시 제1 발광부(LDa)와 연결된 제2 발광부(LDb) 또한 정상적으로 동작하지 않을 수 있다. 제2 발광부(LDb)를 제1 발광부(LDa)로부터 분리하기 위해, 제2 발광부(LDb)를 제1 발광부(LDa)로부터 단절시킬 수 있다. 예컨대, 제1 발광부(LDa)와 제2 발광부(LDb)의 연결부를 절단할 수 있다. 제2 발광부(LDb)는 제1 발광부(LDa)를 통해, 구동 전류(ID)를 인가받을 수 있으므로, 제2 발광부(LDb)를 제1 발광부(LDa)로부터 단절시키면 제2 발광부(LDb)는 구동 전류(ID)를 인가받을 수 없게 된다. 따라서 제2 발광부(LDb)를 리페어선(RL)을 연결하여 리페어선(RL)을 통해 구동 전류(ID')를 제2 발광부(LDb)에 인가할 수 있다. 구동 전류(ID')의 세기는 구동 전류(ID)의 세기와 동일할 수 있지만, 그보다 클 수 있다. 예컨대, 제1 발광부(LDa)의 불량 시 제2 발광부(LDb)가 발광하더라도 발광 면적이 줄어들기 때문에 화소(PX)의 휘도가 줄어들 수 있다. 제2 발광부(LDb)에 더욱 높은 구동 전류(ID)를 인가하면 제2 발광부(LDb)가 더욱 밝게 발광할 수 있으므로, 제1 발광부(LDa)의 불량으로 인한 휘도 저하를 개선할 수 있다.
한편, 제1 발광부(LDa)의 불량 시 화소 회로(PC)와 제1 발광부(LDa)의 연결을 유지할 수 있고 단절시킬 수도 있다. 다만, 화소 회로(PC)의 불량으로 인해 제1 발광부(LDa)가 명점화 등이 발생한 경우에는 화소 회로(PC)와 제1 발광부(LDa)를 단절시킬 수 있다.
제2 발광부(LDb)의 불량 발생 시에도 제2 발광부(LDb)를 제1 발광부(LDa)로부터 단절시킬 수 있다. 제1 발광부(LDa)는 화소 회로(PC)와 연결되어 구동 전류(ID)를 인가받을 수 있으므로, 제1 발광부(LDa)에 리페어선(RL)을 연결할 필요가 없다. 즉, 제2 발광부(LDb)의 불량 발생 시에는 단지 제1 발광부(LDa)와 제2 발광부(LDb)의 연결부를 절단하는 것으로 제1 발광부(LDa)를 정상적으로 동작시킬 수 있다. 구동 전류(ID)의 세기는 제2 발광부(LDb)의 정상 동작 시 인가되는 것과 동일할 수 있지만, 제2 발광부(LDb)의 불량에 의한 휘도 저하를 보상하기 위해 그보다 클 수 있다.
위와 같이, 발광 소자(LD)를 제1 발광부(LDa) 및 제2 발광부(LDb)로 분할하고, 이들 발광부(LDa, LDb) 중 어느 하나에서 불량 발생 시, 제1 발광부(LDa)와 제2 발광부(LDb)를 단절시키고 다른 하나를 정상적으로 동작시킴으로써 화소(PX)가 암점으로 나타나는 것을 방지할 수 있다.
도 6은 일 실시예에 따른 발광 표시 장치의 한 화소의 회로도이고, 도 7은 일 실시예에 따른 발광 표시 장치의 더미 화소 회로의 회로도이다.
도 6을 참고하면, 화소(PX)는 신호선들(GL1, GL2, GL3, GL4, DL, PL, IVL)에 연결되어 있는 트랜지스터들(T1-T7), 스토리지 커패시터(CST), 그리고 발광 다이오드(LED)를 포함할 수 있다. 도 6에 도시된 화소(PX)에서, 발광 다이오드(LED)는 발광 소자(LD)를 구성할 수 있고, 발광 소자(LD)를 제외한 구성들은 화소 회로(PC)를 구성할 수 있다.
트랜지스터들(T1-T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6) 및 바이패스 트랜지스터(T7)를 포함할 수 있다.
신호선들(GL1, GL2, GL3, GL4, DL, PL, IVL)은 스캔선(GL1), 초기화 제어선(GL2), 발광 제어선(GL3), 바이패스 제어선(GL4), 데이터선(DL), 구동 전압선(PL), 그리고 초기화 전압선(IVL)을 포함할 수 있다. 도 2 내지 도 5에서 게이트선(GL)으로 간략하게 도시된 배선은 스캔선(GL1), 초기화 제어선(GL2), 발광 제어선(GL3) 및 바이패스 제어선(GL4)으로 구분될 수 있다.
스캔선(GL1)은 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)에 스캔 신호(GW)를 전달할 수 있다. 초기화 제어선(GL2)은 초기화 트랜지스터(T4)에 초기화 제어 신호(GI)를 전달할 수 있다. 발광 제어선(GL3)은 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)에 발광 제어 신호(EM)를 전달할 수 있다. 바이패스 제어선(GL4)은 바이패스 트랜지스터(T7)에 바이패스 신호(GB)를 전달할 수 있다. 바이패스 제어선(GL4)은 초기화 제어선(GL2)과 연결될 수도 있다.
데이터선(DL)은 데이터 전압(VDAT)을 인가받을 수 있고, 구동 전압선(PL) 및 초기화 전압선(IVL)은 각각 구동 전압(ELVDD) 및 초기화 전압(VINT)을 인가받을 수 있다. 초기화 전압(VINT)은 구동 트랜지스터(T1)를 초기화할 수 있다.
각각의 트랜지스터(T1-T7)는 게이트 전극(G1-G7), 제1 전극(S1-S7) 및 제2 전극(D1-D7)을 포함할 수 있고, 스토리지 커패시터(CST)는 스토리지 커패시터일 수 있고, 제1 전극(C1) 및 제2 전극(C2)을 포함할 수 있다. 이들 트랜지스터(T1-T7) 및 스토리지 커패시터(CST)의 전극들은 도 6에 도시된 것과 같이 연결되어 있을 수 있다. 발광 다이오드(LED)의 애노드는 발광 제어 트랜지스터(T6)를 통해 구동 트랜지스터(T1)의 제2 전극(D1)과 연결될 수 있고, 구동 전류(ID)를 공급받을 수 있다. 발광 다이오드(LED)의 캐소드는 공통 전압(ELVSS)을 인가받을 수 있다.
화소(PX)의 회로 구조에서 트랜지스터의 타입, 트랜지스터의 개수, 커패시터의 개수, 그리고 이들 간의 연결은 다양하게 변형될 수 있다. 예컨대, 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 및/또는 바이패스 트랜지스터(T7)는 N형 트랜지스터일 수 있다.
더미 화소 회로(DPC)는 화소 회로(PC)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 예컨대, 도 7을 참고하면, 더미 화소 회로(DPC)는 화소 회로(PC)가 포함하는 트랜지스터들(T1-T6) 및 스토리지 커패시터(CST)를 포함할 수 있고, 트랜지스터들(T8, T9) 및 펌핑 커패시터(pumping capacitor)(Cpp)를 포함할 수 있다. 좀더 구체적으로, 화소 회로(PC)와 비교하여, 더미 화소 회로(DPC)는 바이패스 트랜지스터(T7)를 포함하지 않을 수 있고, 제1 펌핑 트랜지스터(T8), 제2 펌핑 트랜지스터(T9) 및 펌핑 커패시터(Cpp)를 더 포함할 수 있다. 리페어선(RL)은 발광 제어 트랜지스터(T6)와 제1 펌핑 트랜지스터(T8)가 연결되는 접점(node)에 연결될 수 있다. 리페어선(RL)은 더미 화소 회로(DPC)에서 생성되는 구동 전류(ID')를 전달할 수 있다.
제1 펌핑 트랜지스터(T8)의 게이트 전극은 발광 제어 신호(EM)를 인가받을 수 있다. 제1 펌핑 트랜지스터(T8)의 제1 전극은 발광 제어 트랜지스터(T6)의 제2 전극과 연결될 수 있고, 제1 펌핑 트랜지스터(T8)의 제2 전극은 제2 펌핑 트랜지스터(T9)의 제1 전극과 연결될 수 있다. 제2 펌핑 트랜지스터(T9)의 게이트 전극은 초기화 제어 신호(GI)를 인가받을 수 있다. 제2 펌핑 트랜지스터(T9)의 제2 전극은 초기화 전압(VINT)을 인가받을 수 있다. 펌핑 커패시터(Cpp)의 제1 전극은 제1 펌핑 트랜지스터(T8)와 제2 펌핑 트랜지스터(T9)가 연결되는 접점에 연결될 수 있고, 펌핑 커패시터(Cpp)의 제2 전극에는 구동 전압(ELVDD)이 인가될 수 있다. 발광 제어 신호(EM)에 따라 제1 펌핑 트랜지스터(T8)가 턴온되면 리페어선(RL)과 펌핑 커패시터(Cpp)가 연결될 수 있고, 리페어선(RL)의 기생 커패시터와 펌핑 커패시터(Cpp)가 병렬로 연결되어 리페어선(RL)의 기생 커패시터에 의해 충전되는 전하량이 줄어들 수 있다. 이에 따라, 리페어선(RL)의 기생 커패시터로 인해 발생할 수 있는 휘도 변화와 같은 화질 저하를 방지할 수 있다. 제2 펌핑 트랜지스터(T9)는 초기화 제어 신호(GI)에 따라 펌핑 트랜지스터(Cpp)의 제1 전극을 초기화 전압(VINT)으로 초기화할 수 있다. 더미 화소 회로(DPC)는 리페어선(RL) 등으로 인한 전기적 특성 변화를 보상할 수 있는 회로 구조를 포함하도록 다양하게 변경될 수 있다.
도 8은 일 실시예에 따른 발광 표시 장치에서 표시 영역에 배치되는 화소들의 개략적인 평면도이고, 도 9는 도 8에서 A-A'선을 따라 취한 일 실시예의 개략적인 단면도이고, 도 10은 도 8에서 B-B'선을 따라 취한 일 실시예의 개략적인 단면도이다. 도면의 복잡화를 피하기 위해, 도 7을 참고하여 설명한 구성들 중 실시예의 특징들을 나타내기 위한 구성들 위주로 도시하였다.
도 8은 표시 패널(10)의 표시 영역(DA)에 배치되는 화소들(PX1, PX2, PX3)을 나타낸다. 3개의 화소가 도시되어 있지만, 표시 영역(DA)에는 화소들(PX1, PX2, PX3)이 행렬 방향으로 규칙적으로 배치될 수 있다. 화소들(PX1, PX2, PX3)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 서로 다른 색을 표시할 수 있고, 각각 기본색들 중 하나를 표시할 수 있다. 예컨대, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 중 하나는 적색을 표시하고, 다른 하나는 녹색을 표시하고, 나머지 하나는 청색을 표시할 수 있다. 일례로, 제1 화소(PX1)는 적색을 표시할 수 있고, 제2 화소(PX2)는 녹색을 표시할 수 있고, 제3 화소(PX3)는 청색을 표시할 수 있다. 제3 화소(PX3)의 영역은 제1 화소(PX1) 및/또는 제2 화소(PX2)의 영역보다 넓을 수 있다.
제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 고르게 분포하도록 배치될 수 있다. 예컨대, 제1 화소(PX1)와 제2 화소(PX2)는 제1 방향(x)을 따라 교대로 및 반복적으로 배치될 수 있다. 제1 및 제2 화소들(PX1, PX2)과 제3 화소(PX3)는 제2 방향(y)을 따라 교대로 및 반복적으로 배치될 수 있다. 화소들(PX1, PX2, PX3)의 배치는 다양하게 변경될 수 있다.
화소들(PX1, PX2, PX3)은 각각 화소 전극(E1)을 포함할 수 있다. 화소 전극(E1)은 제1 전극부(E1a) 및 제2 전극부(E1b)를 포함할 수 있다. 제1 전극부(E1a)와 제2 전극부(E1b)는 서로 분리될 수 있다. 화소들(PX1, PX2, PX3)은 각각 제1 전극부(E1a) 및 제2 전극부(E1b)에 연결된 연결부(E1c)를 포함할 수 있다. 연결부(E1c)는 제1 전극부(E1a)와 제2 전극부(E1b) 사이에 위치하여 제1 전극부(E1a)와 제2 전극부(E1b)를 전기적으로 연결할 수 있다. 연결부(E1c)는 화소 전극(E1)의 일측에 위치하거나 양측에 위치할 수 있다. 연결부(E1c)의 위치는 다양하게 변경될 수 있다.
도 8, 도 9 및 도 10을 참고하면, 표시 패널(10)은 기판(SB) 및 기판(SB) 위에 위치하는 층들 및 소자들을 포함할 수 있다.
기판(SB)은 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 등의 고분자 수지를 포함하는 플렉서블 기판일 수 있다. 기판(SB)은 다중층일 수 있고, 예컨대 고분자 수지를 포함하는 베이스층(base layer)과 무기층인 배리어층(barrier layer)이 번갈아 가며 적층될 수 있다. 기판(SB)은 글라스 기판일 수도 있다.
기판(SB) 위에는 버퍼층(BF)이 위치할 수 있다. 버퍼층(BF)은 반도체층의 형성 시 기판(SB)으로부터 불순물을 차단하여 반도체층의 특성을 향상시키고, 기판(SB)의 표면을 평탄화하여 반도체층의 응력을 완화할 수 있다. 버퍼층(BF)은 규소 질화물(SiNx), 규소 산화물(SiOx), 규소 질산화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 버퍼층(BF)은 비정질 규소(Si)를 포함할 수도 있다.
버퍼층(BF) 위에는 반도체층(AL)이 위치할 수 있다. 반도체층(AL)은 액티브층(active layer)으로 불릴 수 있다. 반도체층(AL)은 제1 영역, 제2 영역 및 이들 영역 사이의 채널 영역을 포함할 수 있다. 반도체층(AL)은 비정질 규소, 다결정 규소 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 일례로, 반도체층(AL)은 저온다결정규소(LTPS)를 포함하거나, 아연(Zn),　인듐(In), 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함하는 산화물 반도체 물질을 포함할 수 있다. 일례로, 반도체층(AL)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
반도체층(AL) 위에는 제1 게이트 절연층(GI1)이 위치할 수 있다. 제1 게이트 절연층(GI1)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 제1 게이트 절연층(GI1)은 제1 무기 절연층으로 불릴 수 있다.
제1 게이트 절연층(GI1) 위에는 게이트 전극(GE), 제1 전극(C1) 등을 포함할 수 있는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 스캔선(GL1), 초기화 제어선(GL2), 발광 제어선(GL3) 및 바이패스 제어선(GL4), 중 적어도 하나를 포함할 수 있다. 제1 게이트 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 예컨대, 제1 게이트 절연층(GI1) 위에 도전층을 증착하고 패터닝하여 게이트 전극(GE), 제1 전극(C1) 등을 형성할 수 있다. 게이트 전극(GE)은 반도체층(AL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE) 및 반도체층(AL)과 함께 트랜지스터를 구성할 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등의 금속을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제1 게이트 도전층 위에는 제2 게이트 절연층(GI2)이 위치할 수 있다. 제2 게이트 절연층(GI2)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 제2 게이트 절연층(GI2)은 제2 무기 절연층으로 불릴 수 있다.
제2 게이트 절연층(GI2) 위에는 제2 전극(C2), 상부 전극(AE), 리페어선(RL) 등을 포함할 수 있는 제2 게이트 도전층이 위치할 수 있다. 제2 게이트 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있다. 제2 전극(C2)은 제1 전극(C1)과 중첩하여 스토리지 커패시터(CST)를 구성할 수 있다. 제2 전극(C2)과 상부 전극(AE)은 하나의 도전 패턴의 서로 다른 부분일 수 있다. 제2 전극(C2)과 상부 전극(AE)은 전기적으로 연결될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등의 금속을 포함할 수 있고, 단일층 또는 다중층일 수 있다.
제2 게이트 절연층(GI2) 및 제2 게이트 도전층 위에는 층간 절연층(ILD)이 위치할 수 있다. 층간 절연층(ILD)은 규소 질화물, 규소 산화물, 규소 질산화물 등의 무기 절연 물질을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 층간 절연층(ILD)은 제3 무기 절연층으로 불릴 수 있다.
층간 절연층(ILD) 위에는 제1 전극(SE), 제2 전극(DE), 연결 전극(CE) 등을 포함할 수 있는 데이터 도전층이 위치할 수 있다. 데이터 도전층은 데이터선(DL), 구동 전압선(PL) 및 초기화 전압선(IVL) 중 적어도 하나를 더 포함할 수 있다. 데이터 도전층이 포함하는 구성요소들은 동일 공정에서 동일 재료로 형성될 수 있고, 동일층으로 형성될 수 있다. 제1 전극(SE) 및 제2 전극(DE)은 절연층들(GI1, GI2, ILD)에 형성된 접촉 구멍들을 통해 반도체층(AL)의 제1 영역 및 제2 영역에 각각 연결될 수 있다. 제1 전극(SE) 및 제2 전극(DE) 중 하나는 소스 전극이고 다른 하나는 드레인 전극을 수 있다. 트랜지스터는 게이트 전극(GE) 및 반도체층(AL)과 함께 제1 전극(SE) 및/또는 제2 전극(DE)을 포함할 수도 있다. 연결 전극(CE)은 리페어선(RL)과 중첩할 수 있다. 연결 전극(CE)은 리페어선(RL)보다 넓은 폭을 가질 수 있다. 이에 따라, 연결 전극(CE)과 리페어선(RL)은 복수의 지점에서 레이저 웰딩(laser welding)될 수 있다.
데이터 도전층은 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 탄탈럼(Ta) 등의 금속을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 예컨대, 데이터 도전층은 티타늄층-구리층, 티타늄층-알루미늄층과 같은 이중층일 수 있다. 데이터 도전층은 티타늄층-알루미늄층-티타늄층과 같은 삼중층일 수도 있다.
데이터 도전층 위에는 유기 절연층(VIA)이 위치할 수 있다. 유기 절연층(VIA)은 폴리메틸메타크릴레이트(poly(methyl methacrylate)), 폴리스티렌(polystyrene)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자(예컨대, 폴리이미드), 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다. 유기 절연층(VIA)은 평탄화층으로 불릴 수도 있다.
유기 절연층(VIA) 위에는 화소 전극(E1), 연결부(E1c) 등을 포함할 수 있는 화소 도전층이 위치할 수 있다. 화소 전극(E1)은 각 화소(PX1, PX2, PX3)를 구성하는 발광 소자(LD)의 애노드일 수 있다. 화소 전극(E1)은 서로 분리되어 있는 제1 전극부(E1a) 및 제2 전극부(E1b)를 포함할 수 있다. 연결부(E1c)는 제1 전극부(E1a)와 제2 전극부(E1b)를 전기적으로 연결할 수 있다. 제1 전극부(E1a)는 유기 절연층(VIA)에 형성된 제1 접촉 구멍(Ha)을 통해 트랜지스터의 제2 전극(DE)과 연결될 수 있다. 제1 전극부(E1a)는 발광 소자(LD)의 밝기를 제어하는 구동 전류(ID)를 인가받을 수 있다. 제1 전극부(E1a)가 연결되는 트랜지스터는 구동 트랜지스터(T1)와 연결된 발광 제어 트랜지스터(T6)일 수 있다. 제2 전극부(E1b)는 유기 절연층(VIA)에 형성된 제2 접촉 구멍(Hb)을 통해 연결 전극(CE)과 연결될 수 있다. 제1 전극부(E1a), 제2 전극부(E1b) 및 연결부(E1c)는 일체로 형성될 수 있다. 연결부(E1c)는 제1 전극부(E1a) 및 제2 전극부(E1b)와 동일 공정에서 동일 재료로 형성될 수 있다. 화소 도전층은 반사성 도전 물질 또는 반투과성 도전 물질로 형성될 수 있고, 투명한 도전 물질로 형성될 수도 있다. 화소 도전층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO)과 같은 투명 도전 물질을 포함할 수 있다. 화소 도전층은 리튬(Li), 칼슘(Ca), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au)과 같은 금속을 포함할 수 있다. 화소 도전층은 다중층일 수 있고, 예컨대 ITO층-은(Ag)층-ITO층과 같은 삼중층 구조를 가질 수 있다.
화소 전극(E1)이 제1 전극부(E1a)와 제2 전극부(E1b)로 분리됨에 따라, 화소 전극(E1)은 제1 전극부(E1a)와 제2 전극부(E1b) 사이에 화소 전극(E1)을 두께 방향(제3 방향(z)에 대응)으로 관통하는 개구(OP)가 형성될 수 있다. 개구(OP)는 슬릿(slit) 형상일 수 있다. 개구(OP)는 유기 절연층(VIA)에서 발생하는 가스를 방출시킬 수 있다. 유기 절연층(VIA)은 유기 용매, 개시제, 바인더 등을 포함하는 유기 절연 물질을 코팅하고 경화시켜 형성될 수 있다. 유기 절연층(VIA)을 형성한 후 후속 공정에서 및/또는 표시 장치의 사용 중에 유기 절연층(VIA) 내에 잔존하는 물질 또는 분해된 물질이 가스로 배출될 수 있다. 이러한 현상을 아웃개싱(outgasing)이라고 한다. (특히, 표시 패널의 제조 후) 배출된 가스는 화소들(PX1, PX2, PX3)로 전파되어 화소들(PX1, PX2, PX3)의 발광층(EL) 및/또는 공통 전극(E2)을 변성시키거나 열화시켜 화소들(PX1, PX2, PX3)의 발광 영역을 축소시키는 쉬링키지(shrinkage)를 일으킬 수 있다. 화소 전극(E1)에 개구(OP)를 형성함으로써, 즉 화소 전극(E1)을 제1 전극부(E1a)와 제2 전극부(E1b)로 분리함으로써 개구(OP)를 통해 가스 배출을 원활하게 할 수 있고, 아웃개싱에 의한 쉬링키지를 억제할 수 있다.
유기 절연층(VIA) 및 화소 전극(E1) 위에는 화소 정의층(PDL)이 위치할 수 있다. 화소 정의층(PDL)은 제1 전극부(E1a)와 중첩하는 제1 개구(OPa) 및 제2 전극부(E1b)와 중첩하는 제2 개구(OPb)를 가질 수 있다. 제1 개구(OPa)는 제1 발광부(LDa)와 실질적으로 동일한 평면 형상을 가질 수 있고, 제2 개구(OPb)는 제2 발광부(LDb)와 실질적으로 동일한 평면 형상을 가질 수 있다. 제1 개구(OPa)와 제2 개구(OPb)는 서로 분리되어 있을 수 있다. 화소 정의층(PDL)은 제1 전극부(E1a) 및 제2 전극부(E1b) 각각의 가장자리를 덮을 수 있다. 화소 정의층(PDL)은 연결부(E1c)를 덮을 수 있다. 화소 정의층(PDL)은 폴리메틸메타크릴레이트, 폴리스티렌과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 실록산계 고분자 등의 유기 절연 물질을 포함할 수 있다.
화소 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 각각의 화소(PX1, PX2, PX3)는 발광층(EL)을 포함할 수 있다. 발광층(EL)은 제1 전극부(E1a)에 대응하는 제1 부분(ELa)과 제2 전극부(E1b)에 대응하는 제2 부분(ELb)을 포함할 수 있다. 제1 부분(ELa)은 제1 발광부(LDa)에 대응할 수 있고, 제2 부분(ELb)은 제2 발광부(LDb)에 대응할 수 있다. 제1 부분(ELa)은 제1 전극부(E1a)와 중첩할 수 있고, 제2 부분(ELb)은 제2 전극부(E1b)와 중첩할 수 있다. 제1 부분(ELa)은 화소 정의층(PDL)의 제1 개구(OPa) 내에 위치할 수 있고, 제2 부분(ELb)은 화소 정의층(PDL)의 제2 개구(OPb) 내에 위치할 수 있다. 제1 부분(ELa)은 제1 발광부(LDa)와 실질적으로 동일한 평면 형상을 가질 수 있고, 제2 부분(ELb)은 제2 발광부(LDb)와 실질적으로 동일한 평면 형상을 가질 수 있다. 제1 부분(ELa)과 제2 부분(ELb)은 서로 분리되어 있을 수 있다. 발광층(EL)이 제1 부분(ELa) 및 제2 부분(ELb)으로 분리되어 있더라도, 제1 부분(ELa) 및 제2 부분(ELb)은 동일한 데이터 전압에 기초한 동일한 구동 전류(ID)를 인가받는 하나의 화소 전극(E1) 위에 위치하여, 단위면적당 실질적으로 동일한 밝기로 발광할 수 있다.
화소 정의층(PDL) 및 발광층(EL) 위에는 공통 전극(E2)이 위치할 수 있다. 공통 전극(E2)은 발광 다이오드(LED)의 캐소드일 수 있다. 각 화소(PX1, PX2, PX3)에서 서로 중첩하는 화소 전극(E1), 발광층(EL) 및 공통 전극(E2)은 발광 다이오드(LED)일 수 있는 발광 소자(LD)를 구성할 수 있다. 또한, 서로 중첩하는 제1 전극부(E1a), 제1 부분(ELa) 및 공통 전극(E2)은 제1 발광부(LDa)를 구성할 수 있고, 서로 중첩하는 제2 전극부(E1b), 제2 부분(ELb) 및 공통 전극(E2)은 제2 발광부(LDb)를 구성할 수 있다.
공통 전극(E2) 위에는 캐핑층(도시되지 않음)이 위치할 수 있고, 캐핑층 위에는 봉지층(도시되지 않음)이 위치할 수 있다.
도 11 및 도 12는 화소의 리페어를 설명하기 위한 개략적인 단면도이다. 도 11 및 도 12는 각각 도 9 및 도 10에 대응할 수 있다.
도 11 및 도 12를 참고하면, 제1 발광부(LDa)에서 제1 전극부(E1a)와 공통 전극(E2)의 단락 등으로 인한 불량 발생 시 제2 발광부(LDb)는 암점화될 수 있다. 제2 발광부(LDb)의 제2 전극부(E1b)는 연결부(E1c)에 의해 제1 전극부(E1a)와 전기적으로 연결되어 있으므로, 제1 발광부(LDa)의 단락 시 제2 발광부(LDb)도 단락되어 제2 발광부(LDb)는 암점화될 수 있다. 제2 발광부(LDb)의 암점화를 방지하기 위해, 도 11에 도시된 바와 같이, 연결부(E1c)에 레이저를 조사하여 연결부(E1c)를 절단함으로써 제1 전극부(E1a)와 제2 전극부(E1b)를 전기적으로 분리할 수 있다. 또한, 연결 전극(CE)에 레이저를 조사하여 리페어선(RL)과 연결 전극(CE)을 레이저 웰딩할 수 있다. 레이저 웰딩에 의해 리페어선(RL)과 연결 전극(CE) 사이에 위치하는 층간 절연층(ILD)이 파괴될 수 있고, 연결 전극(CE)과 리페어선(RL)이 물리적으로 및 전기적으로 연결될 수 있다. 제2 전극부(E1b)는 연결 전극(CE)과 전기적으로 연결되어 있으므로, 제2 전극부(E1b)는 리페어선(RL)과 전기적으로 연결될 수 있다. 이에 따라 제2 전극부(E1b)는 리페어선(RL)을 통해 전달될 수 있는 구동 전류(ID')를 인가받을 수 있고, 구동 전류(ID')의 세기에 대응하는 밝기로 정상적으로 발광할 수 있다. 연결 전극(CE)이 리페어선(RL)보다 넓은 폭을 가짐으로써, 복수의 지점, 예컨대 도시된 것과 같이 2개의 지점에서 레이저 웰딩될 수 있다. 이에 따라 리페어선(RL)과 연결 전극(CE)의 단락 성공률이 증가할 수 있다.
한편, 제2 발광부(LDb)의 불량 발생 시에는 연결부(E1c)를 절단함으로써 제1 전극부(E1a)와 제2 전극부(E1b)를 전기적으로 분리할 수 있다. 이에 따라 제2 전극부(E1b)는 전기적으로 플로팅(floating) 상태가 될 수 있고, 제1 발광부(LDa)는 정상적으로 발광할 수 있다.
위와 같이, 제1 발광부(LDa) 또는 제2 발광부(LDb)의 불량 발생 시 제1 전극부(E1a)와 제2 전극부(E1b)를 연결하는 연결부(E1c)를 절단함으로써 불량이 발생한 발광부에 의해 다른 발광부가 함께 불량이 되는 것을 방지할 수 있다. 또한, 화소 회로(PC)와 연결된 제1 발광부(LDa)의 불량 시에는 제2 전극부(E1b)를 리페어선(RL)에 전기적으로 연결함으로써 제2 발광부(LDb)를 정상적으로 동작시킬 수 있다. 제1 발광부(LDa)와 제2 발광부(LDb) 중 불량이 발생하지 않은 발광부를 용이하게 리페어할 수 있고, 화소(PX)가 암점화되는 것을 방지할 수 있다. 연결부(E1c)의 절단 용이성을 위해, 연결부(E1c)의 길이는 약 4.5 ㎛ 이상일 수 있다.
리페어선(RL)이 제2 게이트 도전층에 포함되는 예를 설명하였으나, 리페어선(RL)은 제1 게이트 도전층, 데이터 도전층, 화소 도전층, 도핑된 반도체층 같은 다른 도전층에 포함될 수도 있다. 예컨대, 리페어선(RL)은 게이트 전극(GE)을 포함하는 제1 게이트 도전층에 포함될 수 있고, 이 경우 레이저 웰딩 시 연결 전극(CE)과 리페어선(RL) 사이의 절연층들(ILD, GI2)이 파괴되어 리페어선(RL)이 연결 전극(CE)과 연결될 수 있다. 각 화소(PX1, PX2, PX3)가 서로 분리된 제1 발광부(LDa) 및 제2 발광부(LDb)를 포함하는 예를 설명하였으나, 일부(예컨대 면적이 큰 제3 화소(PX3))만 분할된 발광부들을 포함할 수도 있다.
도 13은 도 8에서 B-B'선을 따라 취한 일 실시예의 개략적인 단면도이고, 도 14는 화소의 리페어를 설명하기 위한 개략적인 단면도이다.
도 13을 참고하면, 도 10에 도시된 발광 표시 장치와 화소 전극(E1) 및 연결부(E1c)의 구성에 있어 차이가 있다. 구체적으로, 화소 전극(E1)은 서로 분리되어 있는 제1 전극부(E1a) 및 제2 전극부(E1b)를 포함할 수 있다. 제1 전극부(E1a)와 제2 전극부(E1b)는 연결부(E1c)에 의해 전기적으로 연결될 수 있다. 연결부(E1c)는 제1 전극부(E1a) 및 제2 전극부(E1b)와 유기 절연층(VIA) 사이에 위치할 수 있다. 연결부(E1c)의 상면은 제1 전극부(E1a) 및 제2 전극부(E1b)와 접할 수 있고, 연결부(E1c)의 하면은 유기 절연층(VIA)과 접할 수 있다. 제1 전극부(E1a) 및 제2 전극부(E1b)의 평탄화를 위해, 연결부(E1c)는 제1 전극부(E1a) 및 제2 전극부(E1b)와 중첩하도록 형성될 수 있다. 연결부(E1c)는 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 크롬(Cr) 등의 금속을 포함하는 도전층일 수 있다. 일례로, 연결부(E1c)는 티타늄층일 수 있다. 연결부(E1c)를 화소 전극(E1)과 다른 도전층으로 형성하면, 화소 전극(E1)의 재료보다 레이저 에너지를 더 잘 흡수하거나 레이저에 의해 절단되기 쉬운 재료로 형성할 수 있으므로, 연결부(E1c)를 절단하기가 좀더 용이할 수 있다. 도 13에 도시된 바와 같이, 표시 패널(10)에서 레이저를 조사하여 연결부(E1c)를 절단할 수 있고, 제1 전극부(E1a)와 제2 전극부(E1b)를 전기적으로 분리할 수 있다.
도 15는 일 실시예에 따른 발광 표시 장치에서 표시 영역에 배치되는 화소들의 개략적인 평면도이고, 도 16은 도 15에서 C-C'선을 따라 취한 일 실시예의 개략적인 단면도이다. 도 17 및 도 18은 화소의 리페어를 설명하기 위한 개략적인 단면도이다.
도 15 및 도 16을 참고하면, 각 화소(PX1, PX2, PX3)의 발광 소자(LD)는 제1 발광부(LDa), 제2 발광부(LDb) 및 제3 발광부(LDc)를 포함할 수 있다. 제3 발광부(LDc)는 제1 발광부(LDa)와 제2 발광부(LDb) 사이에 위치하여, 제1 발광부(LDa)와 제2 발광부(LDb)를 연결하는 것과 같이 형성될 수 있다. 제1 발광부(LDa), 제2 발광부(LDb) 및 제3 발광부(LDc)는 대략 "Π"자형의 발광 영역을 형성할 수 있다.
화소 전극(E1)은 제1 전극부(E1a), 제2 전극부(E1b) 및 연결부(E1c)를 포함할 수 있다. 제1 전극부(E1a), 제2 전극부(E1b) 및 연결부(E1c)는 일체로 형성될 수 있다. 발광층(EL)은 제1 전극부(E1a) 위에 위치하는 제1 부분(ELa), 제2 전극부(E1b) 위에 위치하는 제2 부분(ELb), 그리고 연결부(E1c) 위에 위치하는 제3 부분(ELc)을 포함할 수 있다. 제1 부분(ELa), 제2 부분(ELb) 및 제3 부분(ELc)은 일체로 형성될 수 있다. 전술한 실시예들과 달리, 연결부(E1c)가 제3 전극부로서 화소 전극(E1)에 포함되고, 연결부(E1c) 위에도 발광층(EL)이 위치하여, 연결부(E1c)가 위치하는 영역이 제3 발광부(LDc)가 될 수 있다.
이와 같은 화소 구조에서도, 제1 발광부(LDa) 또는 제2 발광부(LDb)의 불량 발생 시, 도 17에 도시된 바와 같이, 연결부(E1c)에 레이저를 조사하여 연결부(E1c)를 절단함으로써 제1 전극부(E1a)와 제2 전극부(E1b)를 전기적으로 분리할 수 있고, 불량이 발생한 발광부에 의해 다른 발광부가 함께 불량이 되는 것을 방지할 수 있다. 또한, 화소 회로(PC)와 연결된 제1 발광부(LDa)의 불량 시에는, 도 18에 도시된 바와 같이, 제2 전극부(E1b)를 리페어선(RL)에 전기적으로 연결함으로써 제2 발광부(LDb)를 정상적으로 동작시킬 수 있다. 제1 발광부(LDa)와 제2 발광부(LDb) 중 불량이 발생하지 않은 발광부를 용이하게 리페어할 수 있고, 화소(PX) 전체가 암점화되는 것을 방지할 수 있다.
도 19 및 도 20은 각각 일 실시예에 따른 발광 표시 장치에서 패드부의 개략적인 단면도이다.
도 19를 참고하면, 표시 패널(10)의 패드부(PP)에 위치하는 패드들 중 인접하는 제1 패드(P1) 및 제2 패드(P2)의 단면 구조가 도시된다. 각 패드(P1, P2)는 기판(SB) 위에 위치하는 제1 전극층(L1), 제2 전극층(L2) 및 제3 전극층(L3)을 포함할 수 있다. 제3 전극층(L3)은 각 패드(P1, P2)의 최상층일 수 있다.
제1 패드(P1)의 제1 전극층(L1)은 제1 게이트 도전층에 포함될 수 있고, 제2 패드(P2)의 제1 전극층(L1)은 제2 게이트 도전층에 포함될 수 있다. 도시된 것과 달리, 제1 패드(P1)의 제1 전극층(L1)과 제2 패드(P2)의 제1 전극층(L1)은 모두 제1 게이트 도전층에 포함되거나, 제2 게이트 도전층에 포함될 수 있다. 제1 전극층(L1)은 데이터선 같은 신호선과 패드(P1, P2)의 전기적 연결을 위한 배선과 연결될 수 있거나, 그러한 배선의 확장부일 수 있다. 제1 전극층(L1)의 가장자리는 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)에 의해, 또는 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)에 의해 클래딩(cladding)될 수 있다.
제1 패드(P1)의 제2 전극층(L2)은 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)에 형성된 접촉 구멍을 통해 제1 전극층(L1)과 접촉할 수 있다. 제2 패드(P2)의 제2 전극층(L2)은 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)에 형성된 접촉 구멍을 통해 제1 전극층(L1)과 접촉할 수 있다. 제2 전극층(L2)은 데이터 도전층에 포함될 수 있다.
각 패드(P1, P2)의 제3 전극층(L3)은 제2 전극층(L2) 위에 위치할 수 있다. 제3 전극층(L3)은 제2 전극층(L2)을 완전히 덮는 캐핑층일 수 있다. 제3 전극층(L3)은 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 크롬(Cr) 등의 내부식성 금속을 포함할 수 있다. 제3 전극층(L3)은 제2 전극층(L2)을 포함하는 데이터 도전층을 형성한 후 화소 전극(E1)을 형성하기 위한 식각 공정에서 제2 전극층(L2)이 손상되는 것을 방지할 수 있다. 또한, 식각액 내에 생성된 은 이온(Ag+)와 제2 전극층(L2) 간의 갈바닉 효과로 인해, 제2 전극층(L2) 위에 은(Ag) 입자들이 석출되는 것을 방지하거나 개선할 수 있다. 제3 전극층(L3)은 도 12에 도시되는 실시예에 따른 연결부(E1c)와 동일 공정에서 동일 재료로 형성될 수 있다. 이 경우, 제3 전극층(L3)을 형성하기 위한 추가적인 공정 단계나 마스크의 사용을 요하지 않을 수 있다.
도 20을 참고하면, 각각의 패드(P1, P2)는 제1 전극층(L1), 제2 전극층(L2), 제3 전극층(L3) 및 제4 전극층(L4)을 포함할 수 있다. 제4 전극층(L4)은 각 패드(P1, P2)의 최상층일 수 있다. 제1 전극층(L1) 및 제2 전극층(L2)의 구성은 도 16에 도시된 실시예와 실질적으로 동일할 수 있다.
제3 전극층(L3)은 제2 전극층(L2)을 덮을 수 있다. 제3 전극층(L3)은 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 탄탈럼(Ta) 등의 금속을 포함할 수 있고, 단일층 또는 다중층일 수 있다. 표시 영역(DA)에서 신호선들(GL1, GL2, GL3, GL4, DL, PL, IVL) 중 하나 이상이 제3 전극층(L3)과 동일 공정에서 동일 재료로 형성될 수 있고, 유기 절연층(VIA)과 화소 전극(E1) 사이에 위치할 수 있다.
제4 전극층(L4)은 제3 전극층(L3)을 완전히 덮는 캐핑층일 수 있다. 제4 전극층(L4)은 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 크롬(Cr) 등의 내부식성 금속을 포함할 수 있다. 제4 전극층(L4)은 제3 전극층(L3)을 포함하는 도전층을 형성한 후 화소 전극(E1)을 형성하기 위한 식각 공정에서 제3 전극층(L3)이 손상되는 것을 방지할 수 있고, 제3 전극층(L3) 위에 은(Ag) 입자들이 석출되는 것을 방지하거나 개선할 수 있다. 제4 전극층(L4)은 도 12에 도시되는 실시예에 따른 연결부(E1c)와 동일 공정에서 동일 재료로 형성될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
CE: 연결 전극 DA: 표시 영역
DPC: 더미 화소 회로 E1: 화소 전극
E1a: 제1 전극부 E1b: 제2 전극부
E1c: 연결부 E2: 공통 전극
EL: 발광층 ELa: 제1 부분
ELb: 제2 부분 ELc: 제3 부분
GI1: 제1 게이트 절연층 GI2: 제2 게이트 절연층
Ha, Hb: 접촉 구멍 ILD: 층간 절연층
LD: 발광 소자 LDa: 제1 발광부
LDb: 제2 발광부 LDc: 제3 발광부
NA: 비표시 영역 OP: 개구
OPa: 제1 개구 OPb: 제2 개구
P1, P2: 패드 PC: 화소 회로
PDL: 화소 정의층 PX, PX1, PX2, PX3: 화소
RL: 리페어선 SB: 기판
VIA: 유기 절연층

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 화소 회로,
    상기 기판 위에 위치하는 리페어선,
    상기 리페어선과 중첩하는 연결 전극,
    상기 화소 회로 및 상기 연결 전극 위에 위치하는 절연층,
    상기 절연층 위에 위치하며, 상기 절연층에 형성된 제1 접촉 구멍을 통해 상기 화소 회로와 연결된 제1 전극부 및 상기 절연층에 형성된 제2 접촉 구멍을 통해 상기 연결 전극과 연결된 제2 전극부를 포함하는 화소 전극, 그리고
    상기 절연층 위에 위치하며 상기 제1 전극부와 상기 제2 전극부를 전기적으로 연결하는 연결부
    를 포함하는 발광 표시 장치.
  2. 제1항에서,
    상기 연결 전극의 폭이 상기 리페어선의 폭보다 넓은 발광 표시 장치.
  3. 제1항에서,
    상기 절연층 위에 위치하며 상기 제1 전극부 및 상기 제2 전극부와 각각 중첩하는 제1 개구 및 제2 개구를 가진 화소 정의층을 더 포함하며,
    상기 화소 정의층은 상기 연결부를 덮고 있는 발광 표시 장치.
  4. 제1항에서,
    상기 제1 전극부 및 상기 제2 전극부 위에 각각 위치하며 서로 분리되어 있는 제1 부분 및 제2 부분을 포함하는 발광층을 더 포함하는 발광 표시 장치.
  5. 제1항에서,
    상기 화소 회로는 트랜지스터를 포함하고,
    상기 제1 전극부는 상기 트랜지스터의 한 전극과 연결되어 있고,
    상기 연결 전극은 상기 트랜지스터의 상기 한 전극과 동일 공정에서 동일 재료로 형성되어 있는 발광 표시 장치.
  6. 제1항에서,
    상기 화소 회로는 커패시터를 포함하고,
    상기 리페어선은 상기 커패시터의 한 전극과 동일 공정에서 동일 재료로 형성되어 있는 발광 표시 장치.
  7. 제1항에서,
    상기 화소 전극은 상기 제1 전극부와 상기 제2 전극부 사이에 상기 화소 전극을 두께 방향으로 관통하는 개구를 가진 발광 표시 장치.
  8. 제1항에서,
    상기 기판 위에 위치하며 상기 리페어선과 연결된 더미 화소 회로를 더 포함하며,
    상기 기판은 영상을 표시하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 화소 회로는 상기 표시 영역에 위치하고, 상기 더미 화소 회로는 상기 비표시 영역에 위치하는 발광 표시 장치.
  9. 제1항에서,
    상기 화소 회로와 연결되어 있으며 데이터 전압을 전달하는 데이터선, 그리고
    상기 화소 회로와 연결되어 있으며 게이트 신호를 전달하는 게이트선
    을 더 포함하며,
    상기 리페어선은 상기 데이터선 또는 상기 게이트선이 연장하는 방향과 동일 방향으로 연장하는 발광 표시 장치.
  10. 제1항에서,
    상기 연결부는 상기 제1 전극부 및 상기 제2 전극부와 상기 절연층 사이에 위치하는 발광 표시 장치.
  11. 제10항에서,
    상기 연결부는 티타늄을 포함하는 발광 표시 장치.
  12. 제10항에서,
    복수의 패드를 포함하는 패드부를 더 포함하며,
    각각의 패드는 복수의 전극층을 포함하고, 상기 복수의 전극층 중 최상부층은 상기 연결부와 동일 공정에서 동일 재료로 형성된 발광 표시 장치.
  13. 제12항에서,
    상기 최상부층은 상기 복수의 전극층 중 상기 최상부층 바로 아래에 위치하는 전극층을 완전히 덮고 있는 발광 표시 장치.
  14. 제1항에서,
    상기 제1 전극부 위에 위치하는 제1 부분, 제2 전극부 위에 위치하는 제2 부분, 그리고 상기 연결부 위에 위치하는 제3 부분을 포함하는 발광층을 더 포함하며,
    상기 제1 부분, 상기 제2 부분 및 상기 제3 부분은 일체로 형성되어 있는 발광 표시 장치.
  15. 제1항에서,
    상기 연결부의 길이가 4.5 ㎛ 이상인 발광 표시 장치.
  16. 기판,
    상기 기판 위에 위치하는 화소 회로 및 더미 화소 회로,
    상기 더미 화소 회로와 연결되어 있는 리페어선,
    상기 리페어선과 중첩하며 상기 리페어선과 연결되어 있는 연결 전극,
    상기 화소 회로와 연결된 제1 전극부 및 상기 연결 전극과 연결된 제2 전극부를 포함하며, 상기 제1 전극부 및 상기 제2 전극부는 서로 분리되어 있는 화소 전극, 그리고
    상기 제1 전극부 위에 위치하는 제1 부분 및 상기 제2 전극부 위에 위치하는 제2 부분을 포함하는 발광층
    을 포함하는 발광 표시 장치.
  17. 제16항에서,
    상기 화소 전극 위에 위치하며 상기 제1 전극부 및 상기 제2 전극부와 각각 중첩하는 제1 개구 및 제2 개구를 가진 화소 정의층을 더 포함하며,
    상기 제1 개구와 상기 제2 개구는 서로 분리되어 있는 발광 표시 장치.
  18. 제16항에서,
    상기 화소 회로는 커패시터를 포함하고,
    상기 리페어선은 상기 커패시터의 한 전극과 동일 공정에서 동일 재료로 형성되어 있는 발광 표시 장치.
  19. 제16항에서,
    상기 리페어선과 상기 연결 전극 사이에 위치하는 절연층을 더 포함하며,
    상기 리페어선은 상기 절연층을 통해 상기 연결 전극과 레이저 웰딩되어 있는 발광 표시 장치.
  20. 제16항에서,
    상기 연결 전극과 상기 화소 전극 사이에 위치하는 절연층, 그리고
    상기 절연층과 상기 제1 전극부 및 상기 제2 전극부 사이에 위치하며 상기 절연층, 상기 1 전극부 및 상기 제2 전극부와 접하는 도전층
    을 더 포함하는 발광 표시 장치.
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