KR102100927B1 - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 Download PDF

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Abstract

트랜지스터, 이러한 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자가 개시된다. 개시된 트랜지스터는 직렬 연결된 제1 전계효과 트랜지스터와 제2 전계효과 트랜지스터를 포함하며, 상기 제1 전계효과 트랜지스터의 제1 게이트 절연막과 상기 제2 전계효과 트랜지스터의 제2 게이트 절연막은 누설 전류(leakage current) 또는 게이트 전계(electric field) 특성이 서로 다르게 형성된다.

Description

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자{High electron mobility transistor, method of manufacturing the same and electronic device including transistor}
본 개시는 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터가 스위칭 소자로 사용될 때, 전류의 온/오프를 위해 게이트 전극의 전압을 Von, Voff 의 두 값으로 조절하게 된다. 통상, n형 반도체 물질을 채널층으로 사용하는 박막 트랜지스터의 경우, Von은 양의 값을 가지며, Voff는 음의 값을 갖는다. 그런데, 이러한 전압 바이어스 하에서, 문턱 전압의 변화가 야기된다. 예를 들어, 음의 게이트 전압 하에서, 양의 전하를 갖는 홀(hole)이 게이트 전극의 전계에 의해 게이트 절연막 쪽으로 이동하여 계면 부근에서 트랩(trap)되며, 결과적으로 문턱 전압이 감소한다. 문턱전압의 감소는 구동 전압하에서 누설 전류의 증가를 동반하기 때문에, 디스플레이의 화질 저하를 유발한다. 즉, 스위칭 소자로 사용되는 트랜지스터의 문턱 전압 안정성은 디스플레이의 화질, 수명에 직접적으로 관련된다.
문턱 전압 안정성이 향상된 트랜지스터, 이러한 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 제공한다.
일 유형에 따르면, 트랜지스터는 직렬 연결된 제1 전계효과 트랜지스터와 제2 전계효과 트랜지스터를 포함하며, 상기 제1 전계효과 트랜지스터의 제1 게이트 절연막과 상기 제2 전계효과 트랜지스터의 제2 게이트 절연막은 누설 전류(leakage current) 또는 게이트 전계(electric field) 특성이 서로 다르게 형성된다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 누설 전류가 많이 발생하도록 형성될 수 있다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 절연성이 낮게 형성될수 있다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 다공성(porosity) 이 크게 형성될 수 있다.
상기 제2 전계효과 트랜지스터는 상기 제1 전계효과 트랜지스터의 누설 전류에 의한 오프 전류 증가를 보상하도록 제2 게이트 절연막이 형성될 수 있다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 낮은 온도에서 증착 형성될 수 있다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 게이트 전계가 작게 형성될 수 있다.
상기 제1 전계효과 트랜지스터는 상기 제2 전계효과 트랜지스터에 비해 작은게이트 커패시턴스를 가질 수 있다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두께가 두꺼울 수 있다.
상기 제1 게이트 절연막의 유전율은 상기 제2 게이트 절연막의 유전율 보다 작을 수 있다.
상기 제2 전계효과 트랜지스터는 상기 제1 게이트 절연막에 의한 서브문턱 기울기(subthreshold slope) 감소를 보상하도록 제2 게이트 절연막이 형성될 수 있다.
상기 제1 전계효과 트랜지스터와 제2 전계효과 트랜지스터는 하나의 채널층을 영역을 나누어 사용할 수 있다.
상기 제1 전계효과 트랜지스터와 제2 전계효과 트랜지스터 중 하나는 탑 게이트 구조, 다른 하나는 바텀 게이트 구조로 형성될 수 있다.
또한, 일 유형에 따른 트랜지스터는 바텀 게이트 전극; 상기 바텀 게이트 전극을 덮는 절연층; 상기 절연층 상에 형성된 채널층; 상기 채널층의 상부에 형성되고, 상기 채널층 상에 서로 이격된 복수의 영역을 노출하는 형태로 패턴된 보호층; 상기 복수의 영역 중 양쪽 끝에 위치한 두 영역에 각각 접하는 드레인 전극과 소스 전극; 상기 복수의 영역 중 중간에 위치한 영역에 접하는 중간 전극; 상기 드레인 전극과 상기 중간 전극 사이의 상기 보호층 상부에 형성된 탑 게이트 전극;을 포함하며, 상기 절연층과 상기 보호층은 각각 상기 바텀 게이트 전극과 상기 탑 게이트 전극에 대해 누설 전류(leakage current) 또는 게이트 전계(electric field) 특성이 서로 다른 게이트 절연막의 역할을 하도록 구성된다.
상기 보호층은 상기 절연층에 비해 절연성이 낮을 수 있다.
상기 보호층은 상기 채널층과 접하는 제1보호층과, 상기 제1보호층, 상기 소스 전극, 중간 전극, 드레인 전극을 덮는 형태로 형성된 제2보호층으로 이루어질 수 있다.
상기 보호층의 두께는 상기 절연층의 두께보다 두꺼울 수 있다.
상기 보호층의 유전율은 상기 절연층의 유전율보다 작을 수 있다.
상기 채널층은 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 또는, 질화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 In2O3, Ga2O3, ZnO, TiO2, Ta2O3, ZrO2, HfO2, SnO2 중 적어도 하나를 포함할 수 있다.
상기 질화물 반도체는 Zn3N2를 함유하는 ZnON, ZnONF, Ga-ZnON, In-ZnON, Al-ZnON, Ga-ZnONF, In-ZnONF, 또는 Al-ZnONF를 포함할 수 있다.
상기 탑 게이트 전극은 투명 전극 재질로 이루어질 수 있다.
또한, 일 유형에 따른 전자소자는 상술한 어느 하나의 트랜지스터를 포함할 수 있다.
상기 전자소자는 상기 트랜지스터를 구동소자 또는 스위칭 소자로 사용하는 디스플레이 소자일 수 있다.
또한, 일 유형에 따른 유기발광 디스플레이 소자는 상술한 어느 하나의 트랜지스터; 상기 트랜지스터의 드레인 전극과 연결된 화소 전극; 상기 화소 전극과 이격된 공통 전극; 상기 화소 전극과 공통 전극 사이에 배치된 유기발광층;을 포함한다.
또한, 일 유형에 따른 액정 디스플레이 소자는 상술한 어느 하나의 트랜지스터; 상기 트랜지스터의 드레인 전극과 연결된 화소 전극; 상기 화소 전극과 이격된 공통 전극; 상기 화소 전극과 공통 전극 사이에 배치된 액정층;을 포함한다.
또한, 일 유형에 따른 트랜지스터 제조방법은 기판 상에 바텀 게이트 전극을 형성하는 단계; 상기 바텀 게이트 전극을 덮는 절연층을 형성하는 단계; 상기 절연층 상에 채널층을 형성하는 단계; 서로 이격된 상기 채널층 상의 복수의 영역을 노출하는 형태로 패턴된 보호층을 상기 채널층 상에 형성하는 단계; 상기 복수의 영역에 각각 접하는 드레인 전극, 중간전극, 소스전극을 형성하는 단계; 상기 드레인 전극과 상기 중간 전극 사이의 상기 보호층 상부에 탑 게이트 전극을 형성하는 단계;를 포함하며, 상기 보호층과 상기 절연층은 서로 다른 누설 전류 특성을 나타내도록 서로 다른 증착 조건하에서 형성될 수 있다.
상기 보호층을 형성하는 단계는 상기 채널층과 접하는 제1보호층을 형성하는 단계; 상기 드레인 전극, 중간전극, 소스전극을 형성한 후, 상기 제1보호층, 상기 소스 전극, 중간 전극, 드레인 전극을 덮는 형태로 제2보호층을 형성하는 단계;를 포함할 수 있다.
상기 보호층을 형성할 때의 증착 온도는 상기 절연층을 형성할 때의 증착 온도보다 낮을 수 있다.
상기 절연층을 형성할 때의 증착 온도는 200℃ ~ 500℃ 일 수 있다.
상기 보호층을 형성할 때의 증착 온도는 150℃ ~ 400℃ 일 수 있다.
상기 탑 게이트 전극은 투명 전극 재질로 형성될 수 있다.
상기 트랜지스터는 게이트 절연층의 구조가 상이한 두 트랜지스터를 포함하여, 안정된 문턱 전압을 갖는다.
상기 트랜지스터 제조방법에 따르면, 게이트 절연층의 절연성을 조절하는 제조방법이 제공되며, 이에 따라, 문턱 전압 안정성이 향상된 트랜지스터를 제조할 수 있다.
문턱 전압 안정성이 향상된 트랜지스터는 다양한 전자소자의 스위칭 소자, 구동소자로 사용될 수 있으며, 예를 들어, 디스플레이 소자에 채용되어 화상 품질이 양호하고, 또한, 수명이 연장된 디스플레이를 구현할 수 있다.
도 1은 실시예들에 따른 트랜지스터를 도출한 개념을 설명하기 위한 등가 회로를 보인다.
도 2는 트랜지스터가 스위칭 소자로 사용될 때 게이트 전압과 인가 시간 관계를 보인 그래프이다.
도 3은 실시예에 따른 트랜지스터의 개략적인 구조를 보인 단면도이다.
도 4는 실시예에 따른 트랜지스터에서 문턱전압 변화가 감소하는 원리를 설명하기 위한 개념도이다.
도 5는 실시예에 따른 트랜지스터에서, 제1FET의 반복 측정시 문턱 전압의 변화를 보인 그래프이다.
도 6은 실시예에 따른 트랜지스터에서, 제2FET의 반복 측정시 문턱 전압의 변화를 보인 그래프이다.
도 7은 실시예에 따른 트랜지스터가 제1FET와 제2FET 각각에 비해 오프 전류가 감소함을 보인 그래프이다.
도 8은 실시예에 따른 트랜지스터가 스트레스에 의한 문턱 전압 변화가 적음을 보인 그래프이다.
도 9는 실시예에 따른 트랜지스터의 스트레스 하에서의 문턱 전압 변화를 비교예와 비교하여 보인 그래프이다.
도 10은 다른 실시예에 따른 트랜지스터의 개략적인 구조를 보인 단면도이다.
도 11은 게이트 전계가 작을수록 문턱 전압 변화가 작음을 설명하기 위한 그래프이다.
도 12a 내지 도 12i는 실시예에 따른 트랜지스터 제조방법을 설명하기 위한보여단면도들이다.
도 13은 실시예에 따른 트랜지스터를 채용한 액정 디스플레이 소자의 개략적인 구성을 보인 단면도이다.
도 14는 실시예에 따른 트랜지스터를 채용한 유기 발광 디스플레이 소자의 개략적인 구성을 보인 단면도이다.
이하, 본 발명의 실시예에 따른 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 실시예들에 따른 트랜지스터의 구조를 도출한 개념을 설명하기 위한 등가 회로를 보이며, 도 2는 트랜지스터가 스위칭 소자로 사용될 때 게이트 전압과 인가 시간 관계를 보인 그래프이다.
실시예에 따른 트랜지스터는 두 개의 전계효과 트랜지스터(field effect transistor, FET)가 직렬 연결된 구조를 갖는다. 도 1에 도시된 바와 같이, 제1FET(T1)와 제2FET(T2)가 직렬 연결되며, 제1FET(T1)와 제2FET(T2)는 게이트 절연막 특성이 서로 다르게 구성되어 있다. 제1FET(T1)의 제1 게이트 절연막(GI)과 제2FET(T2)의 제2 게이트 절연막(GI)은 누설 전류(leakage current) 또는 게이트 전계(electric field) 특성이 서로 다르도록 구성된다.
이와 같은 구조는 문턱 전압의 불안정성을 개선하기 위한 것이다.
예를 들어, 트랜지스터가 스위칭 소자로 사용될 때, 게이트 전극에 소정의 바이어스 전압이 인가되며 이것이 문턱 전압의 불안정성을 야기할 수 있다. 스위칭 소자는 전류의 온(on), 오프(off)를 게이트 전극의 전압을 도 1과 같이 달리함으로써 조절하는 역할을 한다.
비정질 실리콘, 산화물 반도체 또는 ZnON과 같은 질화물 반도체는 전류전달 캐리어로 전자를 사용하는 n형 반도체를 주로 사용하고, 다결정 실리콘 박막트랜지스터는 공정 단순화 이점 등의 이유로 홀을 캐리어로 사용하는 p형 반도체를 주로 사용한다. 도 1은 n형 반도체를 사용한 경우의 인가 전압 특성을 예시적으로 보이고 있으며, 도시된 바와 같이, 온 상태의 게이트 전압(Von)은 양의 값을 갖고, 오프 상태의 게이트 전압(Voff)은 음의 값을 갖는다. 음의 게이트 전압이 인가된 상태에서는 채널을 형성하고 있는 반도체로부터 양의 전하를 갖는 홀(Hole)이 게이트 전극의 전계(electric field)에 의해 게이트 절연막 쪽으로 이동하고, 절연막 계면에서 계면 트랩 사이트(Interface Trap Site)에 의해서 trapping된다. 반대로, 양의 게이트 전압하에서는 전자(electron)가 게이트 절연막 쪽으로 이동하여 계면부근에서 trap된다. 양전하인 홀(Hole)의 트랩(trap)은 문턱 전압을 감소시키며, 반대로 음전하인 전자의 트랩(trap)은 문턱 전압을 증가시킨다. 스위칭 소자의 구동시, 온, 오프 전압이 인가되는 각각의 시간, 즉, 도 2에서 Von이 인가되는 시간 tON 과 Voff가 인가되는 시간 tOFF이 동일하지 않기 때문에, 또한, 트래핑(trapping)에 관여하는 계면 트랩(interface trap)의 밀도와 특징(character)에 의해서 문턱 전압은 일정 시간 구동시 특정 방향으로 이동한다. 구체적으로는 ZnON를 기반으로 하는 박막 트랜지스터의 경우, 음의 게이트 전압 인가에 의한 문턱전압의 감소가 두드러진다. 이와 같은 사항은 직류 바이어스 스트레스(DC Bias Stress) 평가 실험을 통해 확인될 수 있다. 또한, 통상적인 스위칭 소자는 짧은 tON에서 캐패시터를 충전하고, 특정 시간 동안 충전된 전압을 유지하는 방식을 사용하기 때문에, 일반적으로 tOFF가 tON에 비해 더 길다. 따라서, 음전압 하에서의 문턱 전압 변화가 더욱 두드러진다.
실시예에 따른 트랜지스터는 문턱 전압 변화를 감소시키는데 직접적으로 기여하는 제1FET(T1)와, 이에 의해 야기되는 다른 특성 저하, 예를 들어 오프 전류(off current) 증가나 서브 문턱 전압 기울기(subthreshold slope) 감소를 보상하기 위한 제2FET(T2)를 포함한다.
문턱 전압 변화를 감소시키기 위해, 제1FET(T1)는 통상적인 경우보다 누설 전류가 많이 발생하는 구조로 형성되며, 이를 위하여, 제1 게이트 절연막(GI1)은 제2 게이트 절연막(GI2)에 비해 절연성이 낮게 구성될 수 있다. 예를 들어, 제1 게이트 절연막(GI1)은 상기 제2 게이트 절연막(GI2)에 비해 다공성(porosity)이 크게 형성될 수 있다. 이와 같은 성질은, 제조 방법의 설명에서 후술하겠지만, 절연막을 제조시의 증착 공정 조건을 조절하여 조절할 수 있다.
제2FET(T2)는 제1FET(T1)의 누설 전류에 의한 오프 전류 증가를 보상하는 역할을 하며, 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1)보다 고품질의 절연막으로 구성된다.
또는, 문턱 전압 변화를 감소시키기 위해, 제1 게이트 절연막(GI1)은 제2 게이트 절연막(GI2)에 비해 게이트 전계가 작게 형성되도록 구성된다. 예를 들어, 제1FET(T1)는 제2FET(T2)에 비해 작은 게이트 커패시턴스를 가질 수 있다. 이를 위해, 제1 게이트 절연막(GI1)은 제2 게이트 절연막(GI2)보다 두께가 두꺼울 수 있고, 또는, 제1 게이트 절연막(GI1)의 유전율은 상기 제2 게이트 절연막(GI2)의 유전율 보다 작을 수 있다.
제2FET(T2)는 상기한 특징의 제1 게이트 절연막(GI1)에 의한 서브문턱 기울기(subthreshold slope) 감소를 보상하도록 제2 게이트 절연막(GI2)이 구성될 수 있다.
이상, 설명한 개념을 구현하는 예들을 구체적인 구조와 함께 살펴보기로 한다.
도 3은 실시예에 따른 트랜지스터(100)의 개략적인 구조를 보인 단면도이다.
트랜지스터(100)는 기판(110) 상에 형성된 바텀 게이트 전극(120), 바텀 게이트 전극(120)을 덮는 절연층(130), 절연층(130) 상에 형성된 채널층(140), 채널층(140)의 상부에 형성되고, 채널층(140) 상에 서로 이격된 복수의 영역을 노출하는 형태로 패턴된 보호층(160), 상기 복수의 영역 중 양쪽 끝에 위치한 두 영역에 각각 접하는 드레인 전극(172)과 소스 전극(176), 상기 복수의 영역 중 중간에 위치한 영역에 접하는 중간 전극(174), 드레인 전극(172)과 중간 전극(174) 사이의 보호층(160) 상부에 형성된 탑 게이트 전극(180)을 포함한다.
절연층(130)과 보호층(160)은 각각 상기 바텀 게이트 전극(120)과 탑 게이트 전극(180)에 대해 누설 전류(leakage current) 특성이 서로 다른 게이트 절연막의 역할을 하도록 구성된다. 즉, 탑 게이트 전극(180), 보호층(160), 드레인 전극(172), 중간 전극(174), 채널층(140)은 제1 FET(T1)을 구성하고, 바텀 게이트 전극(120), 절연층(130), 채널층(140), 중간 전극(174), 소스 전극(176)은 제2FET(T2)를 구성한다. 제1FET(T1)와 제2FET(T2)는 하나의 채널층(140)을 영역을 나누어 사용하고 있으며, 다만, 이에 한정되는 것은 아니다.
기판(110)으로는 글래스 기판 또는 투명 플라스틱 기판이 사용될 수 있으며, 이에 한정되지는 않는다.
바텀 게이트 전극(120)은 전기 전도성이 높은 금속 재질, 예를 들어, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu등의 재료로 이루어질 수 있다.
절연층(130)은 절연 물질로서, 실리콘 산화물 또는 실리콘 질화물을 사용할 수 있다. 예를 들어, SiO2, HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다.
채널층(140)은 반도체 물질로 이루어지며, 예를 들어, 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 또는, 질화물 반도체를 포함할 수 있다. 상기 산화물 반도체는, In2O3, Ga2O3, ZnO, TiO2, Ta2O3, ZrO2, HfO2, SnO2 중 적어도 하나를 포함할 수 있다. 상기 질화물 반도체는 Zn3N2를 함유하는 ZnON, ZnONF, Ga-ZnON, In-ZnON, Al-ZnON, Ga-ZnONF, In-ZnONF, 또는 Al-ZnONF를 포함할 수 있다.
보호층(160)은 채널층(140)과 접하는 제1보호층(161)과, 제1보호층(161), 소스 전극(176), 중간 전극(174), 드레인 전극(172)을 덮는 형태로 형성된 제2보호층(162)으로 이루어질 수 있다.
제1보호층(161)은 식각 정지층(etch stop layer)의 역할을 위해 마련되는 것으로, 예를 들어, 소스, 드레인 전극을 형성하기 위해 메탈층을 식각할 때 채널층(140)을 보호하기 위한 것이다. 제1보호층(161)은 절연층(130)보다 절연성이 낮게 형성된다. 또한, 식각 정지층으로 사용되는 제1보호층(161)은 일반적으로 채널인 반도체에 미치는 영향을 최소화하기 위하여, 통상적인 절연막 형성시 보다는 낮은 온도에서 증착된다. 즉, 제1보호층(161)을 절연층(130)과 같은 재질로 형성하더라도 공정 조건을 달리하여, 예를 들어, 증착 온도를 낮게 하여 절연특성을 절연층(130)보다 상대적으로 떨어지게 할 수 있다. 또는, 제1보호층(161)은 절연층(130)의 재질보다 절연성이 낮은, 다른 재질로 이루어질 수도 있다.
제2보호층(162)은 드레인 전극(172), 소스 전극(176), 중간 전극(174)을 덮는 형태로 형성되며, 제2보호층(162)도 절연층(130)보다 절연성이 낮게 형성된다. 제1보호층(162)의 형성시에도, 통상, 하부의 채널층(140)에 미치는 영향을 최소화하기 위해, 300℃ 미만의 저온에서 빠른 증착 속도로 형성되기 때문에, 절연특성은 절연층(130)보다 떨어진다. 즉, 제2보호층(162)을 절연층(130)과 같은 재질로 형성하더라도 공정 조건을 달리하여, 예를 들어, 증착 온도를 낮게 하여 절연특성을 절연층(130)보다 상대적으로 떨어지게 할 수 있다. 또는, 제2보호층(162)은 절연층(130)의 재질보다 절연성이 낮은 재질로, 예를 들어, 유기 절연막 등이 사용될 수 있다. 다른 재질로 이루어질 수도 있다.
탑 게이트 전극(180)은 전기 전도성이 높은 금속 재질, 예를 들어, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu등의 재료로 이루어질 수 있다. 또는, 탑 게이트 전극(180)은 예컨대, 디스플레이 소자에 적용될 때, 화소 전극을 형성하는 단계에서 함께 제조될 수 있으므로, 이 경우, 화소 전극과 동일하게 투명 전극 재질로 이루어질 수 있다. 예를 들어, 투명 전도성 산화물(TCO, transparent conductive oxide)로 이루어질 수 있으며, 구체적으로, ITO(ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, Ga2O3 등으로 이루어질 수 있다.
도 4는 실시예에 따른 트랜지스터(100)에서 문턱전압 변화가 감소하는 원리를 설명하기 위한 개념도이다.
도 4는 게이트(gate) 전극에 음의 전압이 인가된 경우를 가정한 것으로, 게이트 전압에 의해 반도체 물질(semiconductor)로 이루어진 채널로부터 절연막(insulator)쪽으로 양전하인 홀(hole)이 이동하여 계면에 트랩된다. 또한, 실시예에 따른 게이트 절연막 특성에 따라 게이트 누설 전류가 발생하며, 즉, 게이트 전극으로부터 절연막을 통과하여 전자들이 이동한다. 이동한 전자들은 계면에 트랩된다. 즉, 계면에 트랩된 전하량 전체는 채널로부터 트랩된 전하량 대비 감소하며, 따라서, 문턱 전압의 변화가 감소한다. 이와 같은 현상은 계면 근처에서 트랩된 전하들은 서로 반대 방향의 문턱 전압 이동을 유도하기 때문에, 문턱 전압 변화가 감소하는 것으로도 설명될 수 있다.
도 5는 음의 게이트 전압은 예시하여 설명하였으나, 양의 게이트 전압이 인가된 경우에도 유사한 원리로 문턱 전압의 불안정성이 개선될 수 있다. 즉, 양의 게이트 전압이 인가됨에 따라 채널로부터 절연막쪽으로 전자들이 이동하여 트랩되며, 또한, 누설 전류의 방향에 따라 이번에는 게이트 전극으로부터 절연막을 통과하여 양전하인 홀(hole)이 이동한다. 계면에 트랩되는 전체 전하량은 채널로부터 이동한 전하량에 비해 감소하기 때문에, 문턱 전압 변화가 감소되고, 즉, 문턱 전압의 불안정성이 개선된다.
도 5는 실시예에 따른 트랜지스터(100)에서, 제1FET(T1)의 반복 측정시 문턱 전압의 변화를 보인 그래프이고, 도 6은 실시예에 따른 트랜지스터(100)에서, 반복 측정시 문턱 전압의 변화를 보인 그래프이다. 그래프들은 첫번째 측정 및 다섯번째 측정의 경우를 도시하고 있다.
제1FET(T1), 제2FET(T2)에서 각각의 게이트 절연막은 SiO2를 이용하여 250℃ 증착 조건, 350℃ 증착 조건으로 형성되었다.
도면들을 참조하면, 도 4를 참조하여 설명한 바와 같이, 제1FET(T1)은 게이트 누설 전류가 발생하도록 구성되었고, 이에 따라, 반복 측정하에서 문턱 전압 변화가 거의 나타나지 않는다. 반면, 제2FET(T2)의 경우, 우수한 품질의 절연막을 사용하여 게이트 누설 전류는 매우 적게 나타나지만, 반복 측정에 따른 문턱 전압 변화는 크게 나타나고 있다. 한편, 게이트 누설 전류가 많은 제1FET(T1)의 경우 오프 전류레벨이 보다 높게 나타나고 있다.
도 7은 실시예에 따른 트랜지스터(100)가 제1FET(T1)와 제2FET(T2) 각각에 비해 오프 전류가 감소함을 보인 그래프이다.
제1FET(T1)와 제2FET(T2)가 직렬 연결되고, 동일한 게이트 전압이 동시에 인가되는 실시예의 트랜지스터(100)의 경우, 각각의 오프 전류보다 낮은 오프 전류 특성을 갖는다.
도 8은 실시예에 따른 트랜지스터(100)가 스트레스에 의한 문턱 전압 변화가 적음을 보인 그래프이고, 도 9는 실시예에 따른 트랜지스터의 스트레스 하에서 시간에 따른 문턱 전압 변화를 비교예와 비교하여 보인 그래프이다.
여기서, 스트레스 조건은 게이트 전극에 -20V를 인가하고, 소스와 드레인 전극에는 0V를 인가한 상태에서 온도를 60℃ 로 설정한 경우이다.
도 9에서 비교예는 일반적인 게이트 절연막으로 사용되는 고품질의 절연막을 이용한 트랜지스터를 나타낸다.
그래프들을 참조하면, 실시예에 따른 트랜지스터(100)는 문턱전압 변화(ΔVT)가 약 -0.5V로 비교예의 -2.3V에 비해 매우 작음을 알 수 있다.
도 10은 다른 실시예에 따른 트랜지스터(200)의 개략적인 구조를 보인 단면도이고, 도 11은 게이트 전계가 작을수록 문턱 전압 변화가 작음을 설명하기 위한 그래프이다.
본 실시예에 따른 트랜지스터(200)는 제1FET(T1)의 게이트 절연막은 제2FET(T2)의 게이트 절연막에 비해 게이트 전계(electric field)가 작게 형성되도록 구성된다.
이론적으로, 또한, 실험적으로, 게이트 전계가 작을수록 문턱 전압 변화가 적음이 예측된다.
도 11의 그래프는 게이트 전압 -20V, -25V, -30V, -40V인 경우에 대해 시간에 따른 문턱 전압 변화(ΔVT)를 나타내고 있으며, 게이트 전압 크기가 작을수록, 즉, 게이트 전계가 작게 형성될수록 문턱 전압 변화(ΔVT)가 작음을 보인다.
또한, 다음 표는 게이트 전계에 따라 스트레스 온도하에서 문턱 전압 변화를 수치로 보이고 있다.
Gate Electric Field [MV/cm] 60℃ 80℃ 100℃
0.25 0.9 1.1 0.9
0.5 4.8 5 5.4
0.63 8.7 9 9.3
0.75 12.7 13.1 13.7
1 　 21.6 　
상기 표를 참조하면, 게이트 전계가 작을수록, 각 온도에서 문턱 전압 변화도 작고, 또한 온도에 따른 변화도 작음을 알 수 있다.
게이트 전계는 게이트 커패시턴스 특성으로 표현될 수 있으며, 즉, 게이트 절연막이 두께가 클수록, 또는 유전율이 작을수록 작은 게이트 커패시턴스를 갖게 된다.
따라서, 실시예에 따른 트랜지스터(200)는, 탑 게이트 전극(180)에 대해 게이트 절연막의 기능을 하는 보호층(165)의 두께 t1은 바텀 게이트 전극(120)에 대해 게이트 절연막의 기능을 하는 절연층(135)의 두께(t2)에 비해 큰 값을 가질 수 있다. 보호층(165)은 공정 단계에 따라, 제1보호층(166), 제2보호층(167)으로 이루어질 수 있다. 보호층(165)의 두께 t1은 약 50nm~5um 일 수 있고, 절연층(130)의 두께는 약 100nm ~ 1um 일 수 있다.
또한, 보호층(165)의 유전율이 절연층(135)의 유전율보다 작게 형성될 수 있으며, 예를 들어, 보호층(165)은 유기 절연막으로 형성될 수 있고, 절연층(135)은 무기 절연막으로 형성될 수 있다. 또는, 보호층(165)은 실리콘 산화막으로 형성될 수 있고, 절연층(135)은 실리콘 질화막을 포함할 수 있다.
본 실시예에서 제1FET(T1)는 보호층(165)의 두께를 크게 하여 문턱 전압 안정성을 도모하고 있으나, 한편, 보호층(165)의 두께가 커지는 경우, 서브문턱 기울기(subthreshold slope)의 열화와 문턱 전압 감소가 나타난다. 이의 보상은 제2FET(T2)에 의해 이루어지며, 이를 위하여, 절연층(135)의 두께 t2는 보호층(165)의 두께 t1보다 작은 값으로 적절히 정할 수 있다.
도 12a 내지 도 12i는 실시예에 따른 트랜지스터 제조방법을 설명하기 위한단면도들이다.
도 12a를 참조하면, 기판(110) 상에 바텀 게이트 전극(120)을 형성한다.
기판(110)은 유리 기판, 투명 플라스틱 기판일 수 있으며, 이에 한정되지 않으며, 폴리머 기판, 플렉서블 기판 등일 수도 있다.
바텀 게이트 전극(120)은 전기 전도성이 높은 금속 재질, 예를 들어, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu등의 재료로 이루어질 수 있으며, 도금, 증착 등의 방법으로 형성될 수 있다.
도 12b를 참조하면, 바텀 게이트 전극(120)을 덮는 절연층(130)을 형성한다.
절연층(130)은 실리콘 산화물 또는 실리콘 질화물을 사용할 수 있다. 예를 들어, SiO2, HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 증착하여 형성할 수 있다. PECVD와 같은 화학적 기상 증착 방법이나, 스퍼터(Sputter), 증발기(Evaporator)와 같은 물리적 기상 증착법을 사용할 수 있다. 절연층(130)은 게이트 절연막으로 기능하기에 적합한 품질의 절연성을 가지도록 형성되며, 약, 200℃ ~ 500℃의 온도에서 증착될 수 있다.
도 12c를 참조하면, 절연층(130) 상에 채널층(140)을 형성한다.
채널층(140)은 반도체 물질로 이루어지며, 예를 들어, 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 또는, 질화물 반도체를 포함할 수 있다. 상기 산화물 반도체는, In2O3, Ga2O3, ZnO, TiO2, Ta2O3, ZrO2, HfO2, SnO2 중 적어도 하나를 포함할 수 있다. 상기 질화물 반도체는 Zn3N2를 함유하는 ZnON, ZnONF, Ga-ZnON, In-ZnON, Al-ZnON, Ga-ZnONF, In-ZnONF, 또는 Al-ZnONF를 포함할 수 있다.
도 12d를 참조하면, 채널층(140)을 덮는 제1보호층(161)을 형성하고, 도 12e를 참조하면, 채널층(140) 상의 영역 일부를 오픈하도록 제1보호층(161)을 패터닝한다. 오픈된 영역은 네 영역으로 도시되었으나 이는 예시적인 것이고, 드레인 전극, 중간전극, 소스전극과 접할 세 영역이 오픈되는 형태일 수도 있다.
제1보호층(161)은 식각 정지층(etch stop layer)의 역할을 위해 마련되는 것으로, 예를 들어, 소스, 드레인 전극을 형성하기 위해 메탈층을 식각할 때 채널층(140)을 보호하기 위한 것이다. 제1보호층(161)은 절연층(130)보다 절연성이 낮게 형성될 수 있고, 또는 다공성(porosity)을 갖도록 형성될 수 있다. 또한, 식각 정지층으로 사용되는 제1보호층(161)은 일반적으로 채널인 반도체에 미치는 영향을 최소화하기 위하여, 통상적인 절연막 형성시 보다는 낮은 온도에서 증착된다. 구체적으로, 절연층(130) 형성시보다 낮은 온도에서 증착될 수 있고, 예를 들어, 150℃~300℃의 범위의 온도에서 증착될 수 있다. 통상적으로 다공성의(Porous) 박막을 얻기 위해서는, 플라즈마 밀도가 낮은 증착조건을 사용하며, 증착 장비 내에서의 전극간격, 온도, 압력, 유량비, 파워등을 조절하여 다공성의 정도를 변화시킬 수 있다.
다음, 도 12f와 같이 메탈층(M)을 형성한다. 메탈층(M)은 전기 전도성이 높은 금속 재질, 예를 들어, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu등의 재료로 이루어질 수 있으며, 도금, 증착 등의 방법으로 형성될 수 있다.
다음, 도 12g와 같이 드레인 전극(172), 소스 전극(176), 중간 전극(174)의 형태로 메탈층(M)을 패터닝한다.
다음, 도 12h와 같이 제2보호층(162)을 형성한다. 제2보호층(162)은 드레인 전극(172), 소스 전극(176), 중간 전극(174)을 덮는 형태로 형성되며, 제2보호층(162)도 절연층(130)보다 절연성이 낮게 형성된다. 제2보호층(162)의 형성시에도, 통상, 하부의 채널층(140)에 미치는 영향을 최소화하기 위해, 300℃ 미만의 저온에서 빠른 증착 속도로 형성되기 때문에, 절연특성은 절연층(130)보다 떨어진다. 150℃~400℃의 범위의 온도에서 증착될 수 있다.
다음, 도 12i와 같이 제2보호층(162) 상에, 드레인 전극(172)과 중간 전극(174) 사이의 상부에 탑 게이트 전극(180)을 형성한다.
탑 게이트 전극(180)은 전기 전도성이 높은 금속 재질, 예를 들어, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu등의 재료로 이루어질 수 있다. 또는, 탑 게이트 전극(180)은 예컨대, 디스플레이 소자에 적용될 때, 화소 전극을 형성하는 단계에서 함께 제조될 수 있으므로, 이 경우, 화소 전극과 동일하게 투명 전극 재질로 이루어질 수 있다. 예를 들어, 투명 전도성 산화물(TCO, transparent conductive oxide)로 이루어질 수 있으며, 구체적으로, ITO(ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, Ga2O3 등으로 이루어질 수 있다.
상술한 제조방법은 도 3의 트랜지스터(100)를 예시하여 설명하였으나, 절연층(130), 보호층(160)의 두께를 조절하여 도 10의 트랜지스터(200)를 제조하는 방법으로 응용될 수 있다.
상술한 트랜지스터는 다양한 전자 소자의 스위칭 소자 또는 구동 소자로 채용될 수 있다.
이하에서는 디스플레이 소자에 적용된 예를 살펴보기로 한다.
도 13은 실시예에 따른 트랜지스터를 채용한 액정 디스플레이 소자(1000)의 개략적인 구성을 보인 단면도이다.
액정 디스플레이 소자(1000)는 트랜지스터의 드레인 전극(172)과 연결된 화소 전극(1260), 화소 전극(1260)과 이격된 공통 전극(1350), 화소 전극(1260)과 공통 전극(1350) 사이에 배치된 액정층(1320)을 포함한다.
도시된 트랜지스터는 도 3의 트랜지스터로 도시하고 있으나 이는 예시적인 것이고, 도 10의 트랜지스터가 채용될 수도 있다. 또한, 도면에서는 하나의 화소만을 도시하고 있다.
보다 상세한 구조를 간략히 살펴보면 다음과 같다.
액정 디스플레이 소자(1000)는 서로 마주하여 배치된 투명한 배면 기판(1100)과 투명한 전면 기판(1500)을 포함하며, 배면 기판(1100)과 전면 기판(1500) 사이에 액정층(1320)이 마련된다. 배면기판(1100)과 전면기판(1500)의 바깥쪽에는 각각 제1편광판(1200), 제2편광판(1600)이 배치된다. 또한, 액정층(1320)의 하부, 상부에는 액정층(1320)의 계면 특성 및 배향 특성을 향상시키기 위하여 각각 제1배향막(1290), 제2배향막(1350)이 배치된다. 또한, 전면 기판(570)의 하면에는 순차적으로, 컬러 필터(1440), 패시베이션층(1380), 및 공통전극(1350)이 형성되어 있다.
화상 정보에 따라 제어되는 트랜지스터의 출력에 따라 화소 전극(1260)이 온, 오프되며, 화상이 형성된다.
도 14는 실시예에 따른 트랜지스터를 채용한 유기 발광 디스플레이 소자의 개략적인 구성을 보인 단면도이다.
유기 발광 디스플레이 소자(2000)는 트랜지스터의 드레인 전극(172)과 연결된 화소 전극(2300), 화소 전극(2300)과 이격된 공통 전극(2600), 화소 전극(2300)과 공통 전극(2600) 사이에 배치된 유기발광층(2500)을 포함한다.
유기 발광층(2500)은 저분자 유기물이나 고분자 유기물로 구비될 수 있으며, 소정 컬러의 광, 예를 들어, 적색, 녹색, 또는 청색의 광을 발현할 수 있는 두께, 재질로 형성된다. 도면에는 하나의 화소만을 도시한 것이다. 유기 발광층(2500)은 단층으로 도시되었으나 이는 편의를 위한 것이고, 정공 주입층(Hole injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emissive layer, EML), 전자 수송층(Electron transport layer, ETL), 전자 주입층(Electron injection layer, EIL) 등을 포함하는 복수의 층으로 이루어질 수 있다.
또한, 탑 게이트 전극(180)을 덮는 패시베이션층(2400)이 마련되고, 공통 전극(2600) 상부에 캡핑층(2700)이 구비된다. 캡핑층(2700)은 디스플레이 방향에 따라, 즉, 유기발광층(2500)에서 생성되는 광을 방출하고자 하는 방향에 따라, 반사 금속, 또는 투명 절연 물질로 형성될 수 있다.
화상 정보에 따라 제어되는 트랜지스터의 출력에 따라 화소 전극(2300)이 온, 오프되며 화상이 형성된다.
상술한 액정 디스플레이 소자(1000), 유기발광 디스플레이 소자(2000)는 문턱 전압 안정성이 우수한 트랜지스터를 채용하여, 긴 수명, 양호한 화상 품질을 구현할 수 있다.
이러한 본원 발명인 트랜지스터, 이의 제조방법 및 트랜지스터를 채용한 전자소자는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100, 200 : 트랜지스터
110 : 기판 120 : 바텀 게이트 전극
130, 135 : 절연층 140 : 채널층
160, 165 : 보호층 161, 166 : 제1 보호층
162, 167 : 제2 보호층 172 : 드레인 전극
174 : 중간 전극 176 : 소스 전극
180 : 탑 게이트 전극

Claims (34)

  1. 제1 게이트 전극, 제1 게이트 절연막, 채널층, 상기 채널층의 제1 영역에 접촉하는 드레인 전극 및 상기 채널층의 제2영역에 접하는 중간 전극을 포함하는 제1 전계효과 트랜지스터;
    상기 제1 전계효과 트랜지스터와 직렬 연결된 것으로,
    제2 게이트 전극, 제2 게이트 절연막, 상기 채널층, 상기 중간 전극 및 상기 채널층의 제3영역에 접하는 소스 전극을 포함하는 제2 전계효과 트랜지스터;를 포함하며,
    상기 제1 전계효과 트랜지스터의 상기 제1 게이트 절연막과 상기 제2 전계효과 트랜지스터의 상기 제2 게이트 절연막은 누설 전류(leakage current) 또는 게이트 전계(electric field) 특성이 서로 다른 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 누설 전류가 많이 발생하도록 형성된 트랜지스터.
  3. 제2항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 절연성이 낮은 트랜지스터.
  4. 제2항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 다공성(porosity) 이 큰 트랜지스터.
  5. 제2항에 있어서,
    상기 제2 전계효과 트랜지스터는 상기 제1 전계효과 트랜지스터의 누설 전류에 의한 오프 전류 증가를 보상하도록 상기 제2 게이트 절연막이 형성된 트랜지스터.
  6. 제2항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 낮은 온도에서 증착 형성된 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막에 비해 게이트 전계가 작게 형성되는 트랜지스터.
  8. 제7항에 있어서,
    상기 제1 전계효과 트랜지스터는 상기 제2 전계효과 트랜지스터에 비해 작은게이트 커패시턴스를 가지는 트랜지스터.
  9. 제7항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두께가 두꺼운 트랜지스터.
  10. 제7항에 있어서,
    상기 제1 게이트 절연막의 유전율은 상기 제2 게이트 절연막의 유전율 보다 작은 트랜지스터.
  11. 제7항에 있어서,
    상기 제2 전계효과 트랜지스터는 상기 제1 게이트 절연막에 의한 서브문턱 기울기(subthreshold slope) 열화와 문턱 전압 감소를 보상하도록 제2 게이트 절연막이 형성된 트랜지스터.
  12. 제11항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두께가 얇은 트랜지스터.
  13. 제11항에 있어서,
    상기 제2 게이트 절연막의 유전율은 상기 제1 게이트 절연막의 유전율 보다 큰 트랜지스터.
  14. 삭제
  15. 제1항에 있어서,
    상기 제1 전계효과 트랜지스터와 제2 전계효과 트랜지스터 중 하나는 탑 게이트 구조, 다른 하나는 바텀 게이트 구조로 형성된 트랜지스터.
  16. 바텀 게이트 전극;
    상기 바텀 게이트 전극을 덮는 절연층;
    상기 절연층 상에 형성된 채널층;
    상기 채널층의 상부에 형성되고, 상기 채널층 상에 서로 이격된 복수의 영역을 노출하는 형태로 패턴된 보호층;
    상기 복수의 영역 중 양쪽 끝에 위치한 두 영역에 각각 접하는 드레인 전극과 소스 전극;
    상기 복수의 영역 중 중간에 위치한 영역에 접하는 중간 전극;
    상기 드레인 전극과 상기 중간 전극 사이의 상기 보호층 상부에 형성된 탑 게이트 전극;을 포함하며,
    상기 절연층과 상기 보호층은 각각 상기 바텀 게이트 전극과 상기 탑 게이트 전극에 대해 누설 전류(leakage current) 또는 게이트 전계(electric field) 특성이 서로 다른 게이트 절연막의 역할을 하는 트랜지스터.
  17. 제16항에 있어서,
    상기 보호층은 상기 절연층에 비해 절연성이 낮은 트랜지스터.
  18. 제16항에 있어서,
    상기 보호층은
    상기 채널층과 접하는 제1보호층과,
    상기 제1보호층, 상기 소스 전극, 중간 전극, 드레인 전극을 덮는 형태로 형성된 제2보호층으로 이루어진 트랜지스터.
  19. 제16항에 있어서,
    상기 보호층의 두께는 상기 절연층의 두께보다 두꺼운 트랜지스터.
  20. 제16항에 있어서,
    상기 보호층의 유전율은 상기 절연층의 유전율보다 작은 트랜지스터.
  21. 제16항에 있어서,
    상기 채널층은 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 또는, 질화물 반도체를 포함하는 트랜지스터.
  22. 제21항에 있어서,
    상기 산화물 반도체는 In2O3, Ga2O3, ZnO, TiO2, Ta2O3, ZrO2, HfO2, SnO2 중 적어도 하나를 포함하는 트랜지스터.
  23. 제21항에 있어서,
    상기 질화물 반도체는 Zn3N2를 함유하는 ZnON, ZnONF, Ga-ZnON, In-ZnON, Al-ZnON, Ga-ZnONF, In-ZnONF, 또는 Al-ZnONF를 포함하는 트랜지스터.
  24. 제21항에 있어서,
    상기 탑 게이트 전극은 투명 전극 재질로 이루어진 트랜지스터.
  25. 제1항 내지 제13항, 제15항 내지 제24항 중 어느 한 항의 트랜지스터를 포함하는 전자 소자.
  26. 제25항에 있어서,
    상기 전자소자는 상기 트랜지스터를 구동소자 또는 스위칭 소자로 사용하는 디스플레이 소자인 전자 소자.
  27. 제16항 내지 제24항 중 어느 한 항의 트랜지스터;
    상기 트랜지스터의 드레인 전극과 연결된 화소 전극;
    상기 화소 전극과 이격된 공통 전극;
    상기 화소 전극과 공통 전극 사이에 배치된 유기발광층;을 포함하는 유기발광 디스플레이 소자.
  28. 제16항 내지 제24항 중 어느 한 항의 트랜지스터;
    상기 트랜지스터의 드레인 전극과 연결된 화소 전극;
    상기 화소 전극과 이격된 공통 전극;
    상기 화소 전극과 공통 전극 사이에 배치된 액정층;을 포함하는 액정 디스플레이 소자.
  29. 기판 상에 바텀 게이트 전극을 형성하는 단계;
    상기 바텀 게이트 전극을 덮는 절연층을 형성하는 단계;
    상기 절연층 상에 채널층을 형성하는 단계;
    서로 이격된 상기 채널층 상의 복수의 영역을 노출하는 형태로 패턴된 보호층을 상기 채널층 상에 형성하는 단계;
    상기 복수의 영역에 각각 접하는 드레인 전극, 중간전극, 소스전극을 형성하는 단계;
    상기 드레인 전극과 상기 중간 전극 사이의 상기 보호층 상부에 탑 게이트 전극을 형성하는 단계;를 포함하며,
    상기 보호층과 상기 절연층은 서로 다른 누설 전류 특성을 나타내도록 서로 다른 증착 조건하에서 형성되는 트랜지스터 제조방법.
  30. 제29항에 있어서,
    상기 보호층을 형성하는 단계는
    상기 채널층과 접하는 제1보호층을 형성하는 단계;,
    상기 드레인 전극, 중간전극, 소스전극을 형성한 후, 상기 제1보호층, 상기 소스 전극, 중간 전극, 드레인 전극을 덮는 형태로 제2보호층을 형성하는 단계;를 포함하는 트랜지스터 제조방법.
  31. 제29항에 있어서,
    상기 보호층을 형성할 때의 증착 온도는 상기 절연층을 형성할 때의 증착 온도보다 낮은 트랜지스터 제조방법.
  32. 제29항에 있어서,
    상기 절연층을 형성할 때의 증착 온도는 200℃ ~ 500℃ 인 트랜지스터 제조방법.
  33. 제29항에 있어서,
    상기 보호층을 형성할 때의 증착 온도는 150℃ ~ 400℃ 인 트랜지스터 제조방법.
  34. 제29항에 있어서,
    상기 탑 게이트 전극은 투명 전극 재질로 형성되는 트랜지스터 제조방법.
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