KR20150060034A - 이중 게이트 전극을 가진 박막 트랜지스터 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 43
- AKJVMGQSGCSQBU-UHFFFAOYSA-N zinc azanidylidenezinc Chemical compound [Zn++].[N-]=[Zn].[N-]=[Zn] AKJVMGQSGCSQBU-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 229910052715 tantalum Inorganic materials 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 229910052785 arsenic Inorganic materials 0.000 claims description 9
- 229910052697 platinum Inorganic materials 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 5
- 229910052787 antimony Inorganic materials 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 229910052794 bromium Inorganic materials 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 229910052801 chlorine Inorganic materials 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 229910052742 iron Inorganic materials 0.000 claims description 5
- 229910052749 magnesium Inorganic materials 0.000 claims description 5
- 229910052748 manganese Inorganic materials 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 229910052711 selenium Inorganic materials 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 229910052708 sodium Inorganic materials 0.000 claims description 5
- 229910052717 sulfur Inorganic materials 0.000 claims description 5
- 229910052720 vanadium Inorganic materials 0.000 claims description 5
- 229910052725 zinc Inorganic materials 0.000 claims description 5
- 239000011701 zinc Substances 0.000 claims description 5
- 229910052726 zirconium Inorganic materials 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 5
- 230000009977 dual effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052789 astatine Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
이중 게이트 전극을 가진 박막 트랜지스터가 개시된다. 개시된 박막 트랜지스터는, 기판 상의 제1 게이트 전극과, 상기 제1 게이트를 덮는 제1 게이트 절연층과, 상기 제1 게이트 절연층 상의 징크 나이트라이드 채널과, 상기 채널의 양단과 각각 연결된 소스 전극 및 드레인 전극과, 상기 제1 게이트 절연층 상에서 상기 채널을 덮는 제2 게이트 절연층과, 상기 제2 게이트 절연층 상의 제2 게이트 전극을 포함한다.
Description
스위칭 소자로 사용되는 박막 트랜지스터의 전류 이득과 서브 쓰레솔드 슬로프(subthreshold slope)를 개선하여 구동전압 범위를 개선한 이중 게이트 전극을 가진 박막 트랜지스터에 관한 것이다.
스위칭 소자는 전류의 온/오프를 게이트 전압으로 조절하는 장치다. 스위칭 소자를 사용하는 디스플레이 장치의 해상도는 Full HD(high definition)에서 UD(ultra definition)급 이상으로 증가하고 있으며, 구동 주파수도 종래의 60Hz에서 120Hz, 240Hz, 480Hz로 점차 증가하고 있다. 이러한 해상도와 구동 주파수의 증가로 인해, 스위칭 소자가 신호를 전달하기 위한 충전 시간은 점차 감소하고 있다.
뿐만 아니라, 디스플레이 장치가 점차 대형화 되면서, RC Delay에 의한 신호 왜곡을 포함하면, 실질적인 충전시간(effective charging time)은 더욱 더 감소한다.
따라서, 짧은 충전시간 동안 데이터 전압을 인가하여 스토리지 캐패시터를 충전하기 위해서는 높은 이동도를 갖는 박막트랜지스터가 필요하다. 스위칭 소자의 고이동도 반도체 물질로 IGZO(Indium gallium zinc oxide) 산화물 반도체와 징크 나이트라이드(ZnN) 반도체가 주목 받고 있다. 징크 나이트라이드 반도체 박막트랜지스터의 경우 30cm2/Vs 이상의 높은 이동도를 보이는 장점이 있으나, 낮은 턴온 전압과 낮은 subthreshold slope 특성으로 인해 스위칭시 높은 게이트 전압이 필요하게 된다. 이는 징크 나이트라이드막의 높은 전자농도와 높은 결함밀도에서 비롯된 것으로, 이로 인해 스위칭 소자에 인가되는 구동전압이 증가한다.
또한, 턴오프 전압의 구동 마진을 증가시켜서 박막 트랜지스터의 제조공정상 마진을 확보할 박막 트랜지스터가 요구된다.
턴온 전압과 subthreshold slope을 개선하기 위해 징크 나이트라이드계 박막을 채널로 사용한 이중 게이트 전극을 가진 박막 트랜지스터를 제공한다.
또한, 소스 전극 및 드레인 전극이 실질적인 채널 상에 오버랩되도록한 이중 게이트 전극을 가진 박막 트랜지스터를 제공한다.
일 실시예에 따른 박막 트랜지스터는:
기판 상의 제1 게이트 전극;
상기 제1 게이트를 덮는 제1 게이트 절연층;
상기 제1 게이트 절연층 상의 채널;
상기 채널 상에서 상기 채널의 양단을 노출시키는 식각 정지층;
상기 제1 게이트 절연층 상에서 상기 노출된 채널의 양단과 연결된 소스 전극 및 드레인 전극;
상기 제1 게이트 절연층 상에서 상기 식각정지층을 덮는 제2 게이트 절연층; 및
상기 제2 게이트 절연층 상의 제2 게이트 전극을 구비하며,
상기 소스 전극 및 상기 드레인 전극은 평면도로 볼 때, 상기 소스 전극 및 상기 드레인 전극 사이의 전류가 실제로 흐르는 채널 길이 상에서 상기 식각 정지층과 겹치는 길이는 채널 길이의 90% 이하이다.
일 국면에 따르면, 상기 식각 정지층은 상기 채널 상에만 형성되며, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 정치층의 대응되는 단을 덮을 수 있다.
다른 국면에 따르면, 상기 식각 정지층은 상기 제1 게이트 절연층 상에서 상기 채널을 덮도록 형성되며, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 정치층에 형성된 비아를 통해서 상기 채널의 양단과 각각 연결될 수 있다.
상기 제2 게이트 전극은 평면도로 볼 때, 상기 소스 전극 및 상기 드레인 전극 사이의 갭을 커버하도록 형성될 수 있다.
상기 채널은 징크 나이트라이드로 이루어질 수 있다.
상기 채널은 징크 나이트라이드에 Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 선택된 적어도 하나를 포함할 수 있다.
상기 채널은 징크 옥시 나이트라이드로 이루어질 수 있다.
일 국면에 따르면, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동기되어 제어될 수 있다.
다른 국면에 따르면, 상기 제2 게이트 전극에는 상기 제1 게이트 전극과 다른 게이트 전압을 인가하는 전원을 포함할 수 있다.
상기 제2 게이트 전극은 투명전극으로 이루어질 수 있다.
다른 실시예에 따른 박막 트랜지스터는:
기판 상의 제1 게이트 전극;
상기 제1 게이트를 덮는 제1 게이트 절연층;
상기 제1 게이트 절연층 상의 징크 나이트라이드 채널;
상기 채널의 양단과 각각 연결된 소스 전극 및 드레인 전극;
상기 제1 게이트 절연층 상에서 상기 채널을 덮는 제2 게이트 절연층; 및
상기 제2 게이트 절연층 상의 제2 게이트 전극을 구비할 수 있다.
일 실시예에 따른 박막 트랜지스터는 고이동도 징크 나이트라이드 채널을 채용하면서도 이중 게이트 전극의 적용으로 서브쓰레솔드 슬로프가 개선되어 구동전압이 감소된다.
또한, 두개의 게이트 전극 중 하나에 다른 게이트 전극과 다른 전압을 인가하여 문턱전압을 조절할 수 있으며, 이에 따라 구동전압이 감소될 수 있다.
다른 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터는 소스 전극 및 드레인 전극이 채널에서 전류가 흐르는 유효 채널 길이에 오버랩되어서 턴오프 전압의 마진이 증가하여 박막 트랜지스터의 제조시 공정 오차에도 불구하고 턴오프 전압을 I-V 특성곡선의 경사가 낮은 부분에 인가할 수 있으므로, 누설전류를 제어하기가 용이해진다.
도 1은 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 2 및 도 3은 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 특성을 보여주는 그래프다.
도 4는 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 I-V 특성을 보여주는 그래프다.
도 5는 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 식각 정지층과 소스 전극 및 드레인 전극의 오버랩된 길이에 따른 I-V 특성을 보여주는 그래프다.
도 2 및 도 3은 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 특성을 보여주는 그래프다.
도 4는 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 I-V 특성을 보여주는 그래프다.
도 5는 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 식각 정지층과 소스 전극 및 드레인 전극의 오버랩된 길이에 따른 I-V 특성을 보여주는 그래프다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터(100)의 구조를 개략적으로 보여주는 단면도다.
도 1을 참조하면, 이중 게이트 전극을 가진 박막 트랜지스터(100)는 기판(110) 상의 제1 게이트 전극(120)과, 기판(110) 상에서 제1 게이트 전극(120)을 덮는 제1 게이트 절연층(130)을 포함한다. 제1 게이트 절연층(130) 상에는 게이트 전극(120)과 대응되게 채널(140)이 형성된다. 채널(140) 상에는 식각 정지층(150)이 형성될 수도 있다. 식각 정지층(150)은 채널(140)의 패터닝 과정에서 채널(140)을 보호하기 위한 막이다. 채널(140)은 식각 정지층(150)에 의해 그 양단이 노출될 수 있다. 다른 실시예에 따르면, 식각 정지층(150)은 생략될 수도 있다.
제1 게이트 절연층(130) 상에는 채널(140)의 양단과 노출된 식각 정지층(150)의 양단과 각각 연결되게 소스 전극(161)과 드레인 전극(162)이 형성될 수 있다. 소스 전극(161) 및 드레인 전극(162)은 평면도로 볼 때 식각 정지층(150)의 양단을 덮게 형성될 수 있다. 도 1에서 도면 부호 OV1은 소스 전극(161) 및 식각 정지층(150)의 오버랩된 부분의 길이를 나타내며, 도면 부호 OV2은 드레인 전극(162) 및 식각 정지층(150)의 오버랩된 부분의 길이를 나타낸다. 채널(140)에서 실제 전류가 흐르는 채널길이(CHL)는 식각 정지층(150)의 길이와 동일할 수 있다. 따라서, 소스 전극(161) 및 드레인 전극(162)이 식각 정지층(150)의 양단을 덮는 것은 채널길이(CHL)과 중첩되는 것을 의미한다.
제1 게이트 절연층(130) 상에는 소스 전극(161) 및 드레인 전극(162)을 덮는 제2 게이트 절연층(170)이 형성될 수 있다. 제2 게이트 절연층(170)은 제1 게이트 절연층(130)과 동일한 물질로 형성될 수 있다.
제2 게이트 절연층(170) 상에는 제2 게이트 전극(180)이 형성된다. 제2 게이트 전극(180)은 평면도 시각으로 볼 때(when viewed from a plan view) 소스 전극(161) 및 드레인 전극(162) 사이의 갭(G)을 덮도록 형성될 수 있다.
제2 게이트 전극(180)은 제1 게이트 전극(120)과 전기적으로 연결되게 형성될 수 있다. 예컨대, 제2 게이트 전극(180)과 제1 게이트 전극(120)이 그 들 사이의 물질층에 형성된 관통홀(미도시)을 채운 도전성 물질로 전기적으로 연결될 수 있다. 또한, 제2 게이트 전극(180)과 제1 게이트 전극(120)은 미도시된 와이어에 의해서 연결될 수도 있다.
기판(110)은 일반적인 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예를 들어 유리, 플라스틱 또는 실리콘으로 이루어질 수 있다. 기판(110)이 실리콘으로 이루어진 경우, 기판(110)의 상면에 실리콘 옥사이드층과 같은 절연층을 형성한 후, 그 위에 제1 게이트 전극(120)을 형성할 수 있다.
제1 게이트 전극(120)은 도전성 물질을 사용하여 형성된 것일 수 있다. 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(indium zinc oxide), ITO(indium tin oxide) 또는 AZO(aluminum zinc oxide)와 같은 도전성 산화물로 형성될 수 있다.
제1 게이트 절연층(130) 및 제2 게이트 절연층(170)은 일반적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성된 것일 수 있다. 구체적으로, 실리콘 옥사이드 또는 실리콘 옥사이드 보다 유전율이 높은 High-K 물질인 하프늄 옥사이드(HfO2), 알루미나(Al2O3), 실리콘 나이트라이드 또는 이들의 혼합물을 사용할 수 있다. 또한, 제1 게이트 절연층(130)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. 제1 게이트 절연층(130) 및 제2 게이트 절연층(170)은 300℃ 이상의 고온에서 PECVD 증착방법으로 형성될 수 있다.
채널(140)은 징크 나이트라이드로 이루어질 수 있다. 또한, 채널(140)은 징크 나이트라이드에 Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 적어도 하나의 불순물을 포함하여 형성될 수도 있다. 채널(140)은 산소를 더 포함한 징크 옥시나이트라이드로 이루어질 수 있다. 채널(140)은 스퍼터링 방법으로 형성될 수 있다.
소스 전극(161) 및 드레인 전극(162)은 도전성 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 또는 IZO(indium zinc oxide), ITO(indium tin oxide) 또는 AZO(aluminum zinc oxide)와 같은 도전성 산화물로 형성될 수 있다.
제2 게이트 전극(180)은 박막 트랜지스터(100)가 디스플레이 장치의 스위칭 장치로 이용되는 경우, 제1 게이트 전극(120)과 다른 물질로 이루어질 수 있다. 예컨대, 제2 게이트 전극(180)은 디스플레이 장치의 픽셀전극과 함께 투명전극으로 형성될 수 있다.
도 2 및 도 3은 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터(100)의 특성을 보여주는 그래프다. 종래의 하나의 게이트 전극을 가진 박막 트랜지스터의 특성 커브는 C1 이며, 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터의 특성 커브는 C2 다. 싱글 게이트 전극과, 제1 게이트 전극 및 제2 게이트 전극에 20V 전압을 인가하였으며, 드레인 전압으로 0.1V 전압을 인가하였다.
도 2 및 도 3에 적용된 박막 트랜지스터의 구조에서, 제1 게이트 전극과 제2 게이트 전극은 각각 1000Å 몰리브덴으로 이루어지고, 제1 게이트 절연층은 3500 Å SiN/500 Å SiO2로 이루어지며, 징크 나이트라이드 채널은 400 Å ZnN로 이루어지고, 식각 정지층은 1000 Å SiO2로 이루어지고, 소스 전극 및 드레인 전극은 1000 Å 몰리브덴으로 이루어지고, 제2 게이트 절연층은 2000 Å SiO2로 이루어졌다. 소스 전극 및 드레인 전극의 마주보는 단부는 12㎛ 이격되었다.
도 2는 징크 나이트라이드 채널에서 수평 거리에 따른 전자 농도를 보여주는 그래프다. 종래의 싱글 게이트 전극에 게이트 전압을 인가함에 따라 전자 농도가 증가되었다. 제2 게이트 전압의 인가로 제2 게이트 전압의 전계가 작용하는 소스 전극 및 드레인 전극 사이의 갭(도 1의 G, 도 2의 8~20㎛ 위치 참조)에서 전자 농도가 증가되는 것을 알 수 있다.
도 3은 징크 나이트라이드 채널에서 수직 깊이에 따른 전자 농도를 보여주는 그래프다. 가로축의 0.01㎛ 위치는 징크 나이트라이드 채널의 상부 표면을 가리키며, 0.05㎛ 위치는 징크 나이트라이드 채널의 하부 표면을 가리킨다. 제1 게이트 전극(또는 싱글 게이트 전극)에 게이트 전압이 인가됨에 따라 커브 C1에서 보듯이 전자가 징크 나이트라이드 채널의 하부에 집중되는 것을 알 수 있다. 반면에 제2 게이트 전극에 게이트 전압이 인가됨에 따라 전자가 상부면에서도 전자 농도가 높은 것을 알 수 있다. 이는 이중 게이트 전극을 가진 박막 트랜지스터(100)는 징크 나이트라이드 채널의 상하 영역에서 전류가 흐르며, 이에 따라 턴온 전류가 증가하는 것을 보여준다. 따라서, 이중 게이트 전극을 가진 박막 트랜지스터(100)는 구동전압이 감소될 수 있다.
도 4는 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터(100)의 I-V 특성을 보여주는 그래프다. 도 4는 도 2 및 도 3의 특성 결과를 보여주는 그래프다.
표 1은 도 4의 특성 결과를 보여준다.
도 2 내지 도 4와 표 1을 참조하면, 전류가 흐르는 턴온시, 징크 나이트라이드 채널의 상/하 계면 뿐만 아니라 중간 영역도 전류 흐름에 활용하기 때문에 전류 흐름을 최대화할 수 있다. 도 2 및 도 3은 턴온시 채널(140)에서의 전자 농도 분포를 도시한 것이다. 또한, 표 1을 참조하면, 종래의 싱글 게이트 전극 구조와 비교하여 본 개시의 이중 게이트 구조는 턴온 전류(ION), 이동도, 서브쓰레솔드 슬로프가 개선되는 것을 볼 수 있다.
전류가 흐르지 않는 박막 트랜지스터의 턴오프시, 동일한 네거티브 게이트 전압을 인가하면, 종래의 싱글 게이트 전극을 가진 구조에서는 부분 공핍(partially depletion) 상태라 하더라도, 이중 게이트 구조에서는 완전 공핍(fully depletion) 상태가 가능하기 때문에, 더 낮은 게이트 전압에서 전류 흐름이 차단될 수 있다. 표 1에서 보듯이 이중 게이트 트랜지스터의 턴-온 전압(VON)이 감소된다(절대값이 감소된다). 이에 따라, 파워 소비가 감소될 수 있다.
한편, 제2 게이트 전극(180)이 제1 게이트 전극(120)과 전기적으로 연결되지 않고, 제2 게이트 전극(180)에 별도의 전원이 연결되는 경우, 제1 게이트 전극(120)에 포지티브 전압을 인가한 상태에서, 제2 게이트 전극(180)에 네거티브 전압을 인가할수록 턴온 전압은 포지티브 방향(도 4에서 우측 방향)으로 이동한다. 따라서, 본 개시의 또 다른 활용은 제2 게이트 전극(180)에 제1 게이트 전극(120)과 독립적인 전압을 인가함으로써 박막 트랜지스터의 턴-온 전압을 조절하는데 사용할 수 있다.
이러한 턴-온 전압의 증가와 전류 이득의 최대화로 subthreshold slope는 개선될 수 있다.
도 5는 일 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터(100)의 식각 정지층과 소스 전극 및 드레인 전극의 오버랩된 길이에 따른 I-V 특성을 보여주는 그래프다. 채널 길이(도 1의 CHL 참조)는 30㎛ 이었으며, 각 오버랩된 길이(도 1의 OV1, OV2 참조)가 각각 3, 7, 10㎛ 이었으며, 다른 조건은 도 2 및 도 3에서의 조건과 동일하였다. 도 5에서 C3, C7, C10으로 표시된 곡선은 각각 오버랩된 길이(도 1의 OV1, OV2 참조)가 각각 3, 7, 10㎛ 인 경우의 특성 곡선이다.
도 5를 참조하면, 각 오버랩 길이가 3㎛에서 10㎛로 증가함에 따라 턴오프 전압의 마진이 증가되는 것을 알 수 있다. 즉, 오버랩 길이가 3㎛인 경우, 리크 전류가 2pA 이하가 되는 오프전압 범위가 2.5V 인 데 비해, 오버랩 길이가 7㎛인 경우 3.4V, 오버랩 길이가 10㎛인 경우 4.6V로 증가하는 것을 알 수 있다.
소스 전극 및 드레인 전극의 오버랩 길이의 합은 1㎛ 이상이며, 채널 길이(CHL)의 90% 이하여야 한다.
턴오프 전압의 마진이 작은 경우 박막 트랜지스터의 제조시 공정 오차에 의해 턴오프 전압이 누설전류가 높은 영역에 인가될 수 있으며, 이에 따라 누설전류가 크게 증가할 수 있다. 반면에, 턴오프 전압의 마진이 큰 경우 박막 트랜지스터의 제조시 공정 오차에도 불구하고 턴오프 전압을 I-V 특성곡선의 경사가 낮은 부분에 인가될 수 있으므로, 누설전류를 제어하기가 용이해진다.
도 6은 다른 실시예에 따른 이중 게이트 전극을 가진 박막 트랜지스터(200)의 구조를 개략적으로 보여주는 단면도다.
도 6을 참조하면, 이중 게이트 전극을 가진 박막 트랜지스터(200)는 기판(210) 상의 제1 게이트 전극(220)과, 기판(210) 상에서 제1 게이트 전극(220)을 덮는 제1 게이트 절연층(230)을 포함한다. 제1 게이트 절연층(230) 상에는 게이트 전극(220)과 대응되게 채널(240)이 형성된다. 채널(240) 상에는 식각 정지층(250)이 형성될 수도 있다. 채널(240)은 식각 정지층(250)에 형성된 비아(252)에 의해 그 양단이 노출될 수 있다. 다른 실시예에 따르면, 식각 정지층(250)은 생략될 수도 있다.
식각 정지층(250) 상에는 비아(252)를 통해서 노출된 채널(240)의 양단과 각각 연결되게 소스 전극(261)과 드레인 전극(262)이 형성될 수 있다. 소스 전극(261) 및 드레인 전극(262)은 평면도로 볼 때 채널(240)에서 실제 전류가 흐르는 채널길이(CHL) 상에서 식각 정지층(250)과 겹치는 길이는 채널 길이(CHL)의 90% 이하일 수 있다. 도 6에서 도면 부호 OV1은 소스 전극(261) 및 채널 길이(CHL)의 오버랩된 부분의 길이를 나타내며, 도면 부호 OV2는 드레인 전극(262) 및 채널 길이(CHL)의 오버랩된 부분의 길이를 나타낸다.
제1 게이트 절연층(230) 상에는 소스 전극(261) 및 드레인 전극(262)을 덮는 제2 게이트 절연층(270)이 형성될 수 있다. 제2 게이트 절연층(270)은 제1 게이트 절연층(230)과 동일한 물질로 형성될 수 있다.
제2 게이트 절연층(270) 상에는 제2 게이트 전극(280)이 형성된다. 제2 게이트 전극(280)은 평면도 시각으로 볼 때(when viewed from a plan view) 소스 전극(261) 및 드레인 전극(262) 사이의 갭(G)을 덮도록 형성될 수 있다.
제2 게이트 전극(280)은 제1 게이트 전극(220)과 전기적으로 연결되게 형성될 수 있다. 예컨대, 제2 게이트 전극(280)과 제1 게이트 전극(220)이 그 들 사이의 물질층에 형성된 관통홀(미도시)을 채운 도전성 물질로 전기적으로 연결될 수 있다. 또한, 제2 게이트 전극(280)과 제1 게이트 전극(220)은 미도시된 와이어에 의해서 연결될 수도 있다.
기판(210)은 일반적인 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예를 들어 유리, 플라스틱 또는 실리콘으로 이루어질 수 있다. 기판(210)이 실리콘으로 이루어진 경우, 기판(210)의 상면에 실리콘 옥사이드층과 같은 절연층을 형성한 후, 그 위에 제1 게이트 전극(220)을 형성할 수 있다.
제1 게이트 전극(220)은 도전성 물질을 사용하여 형성된 것일 수 있다. 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(indium zinc oxide), ITO(indium tin oxide) 또는 AZO(aluminum zinc oxide)와 같은 도전성 산화물로 형성될 수 있다.
제1 게이트 절연층(230) 및 제2 게이트 절연층(270)은 일반적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성된 것일 수 있다. 구체적으로, 실리콘 옥사이드 또는 실리콘 옥사이드 보다 유전율이 높은 High-K 물질인 하프늄 옥사이드(HfO2), 알루미나(Al2O3), 실리콘 나이트라이드 또는 이들의 혼합물을 사용할 수 있다. 또한, 제1 게이트 절연층(230)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. 제1 게이트 절연층(230) 및 제2 게이트 절연층(270)은 300℃ 이상의 고온에서 PECVD 증착방법으로 형성될 수 있다.
채널(240)은 징크 나이트라이드로 이루어질 수 있다. 또한, 채널(240)은 징크 나이트라이드에 Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 적어도 하나의 불순물을 포함하여 형성될 수도 있다. 채널(240)은 산소를 더 포함한 징크 옥시나이트라이드로 이루어질 수 있다. 채널(240)은 스퍼터링 방법으로 형성될 수 있다.
채널(240)에서 소스 전극(261) 및 드레인 전극(262)과 접촉하는 영역에는 도전성 증가를 위해 상술한 불순물의 농도가 증가될 수 있다.
소스 전극(261) 및 드레인 전극(262)은 도전성 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 또는 IZO(indium zinc oxide), ITO(indium tin oxide) 또는 AZO(aluminum zinc oxide)와 같은 도전성 산화물로 형성될 수 있다.
제2 게이트 전극(280)은 박막 트랜지스터(200)가 디스플레이 장치의 스위칭 장치로 이용되는 경우, 제1 게이트 전극(220)과 다른 물질로 이루어질 수 있다. 예컨대, 제2 게이트 전극(280)은 디스플레이 장치의 픽셀전극과 함께 투명전극으로 형성될 수 있다. 이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 이중 게이트 전극을 가진 박막 트랜지스터
110: 기판 120: 게이트 전극
130: 제1 게이트 절연층 140: 징크 나이트라이드 채널
150: 식각 정지층 161: 소스 전극
162: 드레인 전극 170: 제2 게이트 절연층
180: 게이트 전극
110: 기판 120: 게이트 전극
130: 제1 게이트 절연층 140: 징크 나이트라이드 채널
150: 식각 정지층 161: 소스 전극
162: 드레인 전극 170: 제2 게이트 절연층
180: 게이트 전극
Claims (20)
- 기판 상의 제1 게이트 전극;
상기 제1 게이트를 덮는 제1 게이트 절연층;
상기 제1 게이트 절연층 상의 채널;
상기 채널 상에서 상기 채널의 양단을 노출시키는 식각 정지층;
상기 제1 게이트 절연층 상에서 상기 노출된 채널의 양단과 연결된 소스 전극 및 드레인 전극;
상기 제1 게이트 절연층 상에서 상기 식각정지층을 덮는 제2 게이트 절연층; 및
상기 제2 게이트 절연층 상의 제2 게이트 전극을 구비하며,
상기 소스 전극 및 상기 드레인 전극은 평면도로 볼 때, 상기 소스 전극 및 상기 드레인 전극 사이의 전류가 실제로 흐르는 채널 길이 상에서 상기 식각 정지층과 겹치는 길이는 상기 채널 길이의 90% 이하인 이중 게이트 전극을 가진 박막 트랜지스터. - 제 1 항에 있어서,
상기 식각 정지층은 상기 채널 상에만 형성되며, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 정치층의 대응되는 단을 덮는 박막 트랜지스터. - 제 1 항에 있어서,
상기 식각 정지층은 상기 제1 게이트 절연층 상에서 상기 채널을 덮도록 형성되며, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 정치층에 형성된 비아를 통해서 상기 채널의 양단과 각각 연결되는 박막 트랜지스터. - 제 1 항에 있어서,
상기 제2 게이트 전극은 평면도로 볼 때, 상기 소스 전극 및 상기 드레인 전극 사이의 갭을 커버하도록 형성된 상기 박막 트랜지스터 - 제 1 항에 있어서,
상기 채널은 징크 나이트라이드로 이루어진 박막 트랜지스터. - 제 5 항에 있어서,
상기 징크 나이트라이드 채널은 징크 나이트라이드에 Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 선택된 적어도 하나를 포함하는 징크 나이트라이드계 박막인 박막 트랜지스터. - 제 6 항에 있어서,
상기 채널은 징크 옥시 나이트라이드로 이루어진 박막 트랜지스터. - 제 1 항에 있어서,
상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동기되어 제어되는 박막 트랜지스터. - 제 1 항에 있어서,
상기 제1 게이트 전극과 상기 제2 게이트 전극에는 서로 다른 게이트 전압이 인가되는 박막 트랜지스터. - 제 1 항에 있어서,
상기 제2 게이트 전극은 투명전극으로 이루어진 박막 트랜지스터. - 기판 상의 제1 게이트 전극;
상기 제1 게이트를 덮는 제1 게이트 절연층;
상기 제1 게이트 절연층 상의 징크 나이트라이드 채널;
상기 채널의 양단과 각각 연결된 소스 전극 및 드레인 전극;
상기 제1 게이트 절연층 상에서 상기 채널을 덮는 제2 게이트 절연층; 및
상기 제2 게이트 절연층 상의 제2 게이트 전극을 구비하는 이중 게이트 전극을 가진 박막 트랜지스터. - 제 11 항에 있어서,
상기 제2 게이트 전극은 평면도로 볼 때, 상기 소스 전극 및 상기 드레인 전극 사이의 갭을 커버하도록 형성된 상기 박막 트랜지스터. - 제 11 항에 있어서,
상기 징크 나이트라이드 채널은 징크 나이트라이드에 Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 선택된 적어도 하나를 포함하는 징크 나이트라이드계 박막인 박막 트랜지스터. - 제 11 항에 있어서,
상기 채널은 징크 옥시 나이트라이드로 이루어진 박막 트랜지스터. - 제 11 항에 있어서,
상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동기되어 제어되는 박막 트랜지스터. - 제 11 항에 있어서,
상기 채널과 상기 제2 게이트 절연층 사이에 형성된 식각 정지층을 더 포함하며, 상기 소스 전극 및 상기 드레인 전극 각각은 상기 식각 정지층에 노출된 상기 채널의 양단과 연결된 박막 트랜지스터. - 제 16 항에 있어서,
상기 식각 정지층은 상기 채널 상에만 형성되며, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 정치층의 대응되는 단을 덮는 박막 트랜지스터. - 제 16 항에 있어서,
상기 식각 정지층은 상기 제1 게이트 절연층 상에서 상기 채널을 덮도록 형성되며, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 정치층에 형성된 비아를 통해서 상기 채널의 양단과 각각 연결되는 박막 트랜지스터. - 제 16 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 평면도로 볼 때, 상기 소스 전극 및 상기 드레인 전극 사이의 전류가 실제로 흐르는 채널 길이 상에서 상기 식각 정지층과 겹치는 길이는 상기 채널 길이의 90% 이하인 박막 트랜지스터. - 제 11 항에 있어서,
상기 제2 게이트 전극은 투명전극으로 이루어진 박막 트랜지스터.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150060034A true KR20150060034A (ko) | 2015-06-03 |
Family
ID=53504739
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| KR (1) | KR20150060034A (ko) |
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|---|---|---|---|---|
| WO2017034373A1 (ko) * | 2015-08-26 | 2017-03-02 | 실리콘 디스플레이 (주) | 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법 |
| CN107104138A (zh) * | 2016-02-19 | 2017-08-29 | 硅显示技术有限公司 | 氧化物半导体晶体管 |
| KR20170124672A (ko) | 2016-05-02 | 2017-11-13 | 삼성디스플레이 주식회사 | 반도체소자 및 이를 채용하는 표시장치 |
-
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- 2013-11-25 KR KR1020130143938A patent/KR20150060034A/ko not_active Application Discontinuation
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| US10424672B2 (en) | 2016-02-19 | 2019-09-24 | Silicon Display Technology | Oxide semiconductor transistor |
| KR20170124672A (ko) | 2016-05-02 | 2017-11-13 | 삼성디스플레이 주식회사 | 반도체소자 및 이를 채용하는 표시장치 |
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| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |