KR102192083B1 - 높은 온/오프 전류비를 가진 박막 트랜지스터 - Google Patents
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Abstract
높은 온/오프 전류비를 가진 박막 트랜지스터가 개시된다. 개시된 박막 트랜지스터는, 기판 상의 게이트 전극과, 상기 게이트 전극 상방의 제1 채널과, 상기 제1 채널의 양단에 각각 연결된 소스 전극 및 드레인 전극과, 상기 제1 채널 상에서 상기 게이트 전극과 마주보게 상기 제1 채널의 상면에 접촉하며 상기 제1 채널 보다 전기 전도도가 높은 제2 채널을 포함한다. 상기 제2 채널은 상기 소스 전극 및 드레인 전극과 이격되며, 상기 게이트 전극은 평면도로 볼 때 상기 소스 전극 및 상기 드레인 전극과 오버랩되지 않게 상기 소스 전극 및 상기 드레인 전극 사이에 형성된다.
Description
리크 전류가 낮으면서도 구동전류가 높은 박막 트랜지스터에 관한 것이다.
박막 트랜지스터는 전자 기기 분야에서 스위칭소자(switching devie)나 구동 소자(driving device)로 널리 사용된다. 예를 들어, 박막 트랜지스터는 디스플레이의 화소에 스위칭 소자로 사용될 수 있다.
종래의 박막 트랜지스터의 경우, 박막 트랜지스터가 턴오프(turn-off) 상태일 때에도 누설 전류(off-current)가 흐른다. 일반적으로 디스플레이에 사용되는 박막 트랜지스터는 누설 전류가 1 x E-12 피코암페어(pA)이하로 유지되어야만 한다. 누설 전류가 이보다 높을 경우, 누설 전류로 인해 제품의 동작에 이상이 발생하고, 누설 파워가 커지게 된다. 누설 전류를 줄이기 위해 오프셋(offset) 구조를 가진 박막 트랜지스터가 사용될 수 있다.
그러나, 오프셋 박막 트랜지스터는 누설 전류가 낮으나, 구동 전류(on-current) 또한 같이 감소하게 된다. 감소한 구동 전류를 보상하기 위해서는 구동 전압을 높이거나 박막 트랜지스터 사이즈를 크게 만들어야 하므로 파워 소모가 커진다.
오프셋 구조를 가지면서도 동시에 구동 전류가 증가된 높은 온/오프 전류비를 가진 박막 트랜지스터를 제공한다.
일 실시예에 따른 박막 트랜지스터는:
기판 상의 게이트 전극;
상기 게이트 전극 상방의 제1 채널;
상기 제1 채널의 양단에 각각 연결된 소스 전극 및 드레인 전극;
상기 제1 채널 상에서 상기 게이트 전극과 마주보게 상기 제1 채널의 상면에 접촉하며 상기 제1 채널 보다 전기 전도도가 높은 제2 채널을 구비하며,
상기 제2 채널은 상기 소스 전극 및 드레인 전극과 이격되며,
상기 게이트 전극은 평면도로 볼 때 상기 소스 전극 및 상기 드레인 전극과 오버랩되지 않게 상기 소스 전극 및 상기 드레인 전극 사이에 형성된다.
상기 소스 전극과 상기 드레인 전극 사이에서, 상기 제2 채널은 상기 게이트 전극 보다 짧은 길이를 가질 수 있다.
상기 제1 채널의 상면과 접촉하는 상기 제2 채널의 부분은 평면도로 볼 때, 상기 게이트 전극의 가장자리로부터 내측으로 이격되게 형성될 수 있다.
상기 제1 채널은 산화물 반도체, 질화물 반도체, 질산화물 반도체, 유기 반도체 중 어느 하나로 형성될 수 있다.
상기 제2 채널은 도전성 채널일 수 있다.
상기 제2 채널은 금속, 합금, 금속 산화물, 금속간 화합물, 분순물이 도핑된 반도체, 탄소나노튜브, 그래핀 중 어느 하나로 이루어질 수 있다.
상기 제2 채널은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어질 수 있다.
상기 제1 채널 상에 형성된 식각 정지층을 더 포함하며, 상기 식각 정지층에는 상기 제1 채널의 상면을 노출시키는 관통홀이 형성되며, 상기 제2 채널은 상기 관통홀을 채울 수 있다.
상기 소스 전극과 상기 드레인 전극은 상기 식각 정지층 상으로 연장되며,
상기 게이트 전극은 평면도로 볼 때 상기 식각 정지층의 외주와 접촉하는 상기 소스 전극의 제1 위치와, 상기 식각 정지층의 외주와 접촉하는 상기 드레인 전극의 제2 위치 사이에 배치될 수 있다.
상기 게이트 전극 및 상기 제1 채널 사이에 형성된 게이트 절연층과, 상기 게이트 절연층 상에서 상기 식각 정지층을 덮는 패시베이션층을 더 포함할 수 있다.
다른 실시예에 따른 높은 온/오프 전류비를 가진 박막 트랜지스터는:
기판 상의 게이트 전극;
상기 게이트 전극 상방의 제1 채널;
상기 제1 채널의 양단에 각각 연결된 소스 전극 및 드레인 전극;
상기 제1 채널 상에서 상기 소스 전극 및 상기 드레인 전극을 덮되 상기 게이트 전극과 마주보는 상기 제1 채널의 상면을 노출시키는 패시베이션층; 및
상기 노출된 상기 제1 채널 상면에 접촉되며 상기 게이트 전극과 마주보게 형성되며 상기 제1 채널 보다 캐리어 이동도가 높은 제2 채널을 구비하며,
상기 게이트 전극은 평면도로 볼 때 상기 소스 전극 및 상기 드레인 전극과 오버랩되지 않게 상기 소스 전극 및 상기 드레인 전극 사이에 형성된다.
실시예에 따른 박막 트랜지스터는 박막 트랜지스터의 턴오프시, 오프셋 구조에 의해 게이트 전극과 소스전극/드레인 전극 사이에 높은 전계가 형성되는 것이 방지되므로 오프 전류가 감소되며, 턴온시, 전류가 도전성 채널을 통과시 전기 전도도가 증가되므로 높은 구동전류가 흐르게 된다. 따라서, 온/오프 전류비가 증가하며, 따라서 박막 트랜지스터의 파워 소모가 감소될 수 있다.
또한, 소스 전극 및 드레인 전극 사이에 패시베이션층을 사용하여 제1 채널을 노출시킨 후, 노출된 영역에 제2 채널을 형성하는 경우, 박막 트랜지스터의 크기를 줄일 수 있으며, 디스플레이 장치에 적용시 개구율을 증가시킬 수 있다.
도 1은 일 실시예에 따른 높은 온/오프 전류비를 가진 박막 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 2는 종래의 박막 트랜지스터와 일 실시예에 따른 박막 트랜지스터의 I-V 특성을 도시한 그래프다.
도 3은 다른 실시예에 따른 높은 온/오프 전류비를 가진 박막 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 2는 종래의 박막 트랜지스터와 일 실시예에 따른 박막 트랜지스터의 I-V 특성을 도시한 그래프다.
도 3은 다른 실시예에 따른 높은 온/오프 전류비를 가진 박막 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 높은 온/오프 전류비를 가진 박막 트랜지스터(100)의 구조를 개략적으로 보여주는 단면도다.
도 1을 참조하면, 높은 온/오프 전류비를 가진 박막 트랜지스터(100)는 기판(110) 상의 게이트 전극(120)과, 기판(110) 상에서 게이트 전극(120)을 덮는 게이트 절연층(130)을 포함한다. 게이트 절연층(130) 상에는 게이트 전극(120)과 대응되게 제1 채널(140)이 형성된다. 제1 채널(140) 상에는 식각 정지층(150)이 형성된다. 식각 정지층(150)에는 관통홀(150a)이 형성될 수 있으며, 제1 채널(140)은 관통홀(150a)에 의해 노출될 수 있다. 실시예는 이에 한정되지 않는다. 예컨대, 식각 정지층(150)은 서로 이격된 2개의 식각 정지층(150)을 포함할 수도 있다. 2개의 식각 정지층(150) 사이로 제1 채널(140)의 상면의 일부가 노출될 수도 있다.
게이트 절연층(130) 상에는 제1 채널(140)의 양단과 각각 연결되게 소스 전극(161)과 드레인 전극(162)이 형성된다. 그리고, 제1 채널(140) 상에는 관통홀(150a)을 채우면서 제1 채널(140)과 접촉하는 도전성 채널(170)이 형성될 수 있다. 도전성 채널(170)은 이하에서는 제2 채널로도 칭한다.
도전성 채널(170)은 식각 정지층(150) 상으로 연장되게 형성될 수 있다. 소스 전극(161)과 마주보는 게이트 전극(120)의 일측은 식각 정지층(150)의 외주와 접촉하는 소스 전극(161)의 제1 위치(P1)로부터 평면도 시각으로 볼 때(when viewed from a plan view) 소정 거리(d1) 이격되게 형성된다. 또한, 드레인 전극(162)과 마주보는 게이트 전극(120)의 타측은 식각 정지층(150)의 외주와 접촉하는 드레인 전극(162)의 제2 위치(P2)로부터 평면도 시각으로 볼 때(when viewed from a plan view) 소정 거리(d2) 이격되게 형성된다. 즉, 게이트 전극(120)은 오프셋 구조를 가진다.
제1 채널(140)의 상면과 접촉하는 도전성 채널(170)의 부분의 길이(d3)는 게이트 전극(120)의 길이 보다 짧다. 게이트 전극(120)의 양측은 각각 식각 정지층(150)의 내측으로부터 소정 거리(d3, d4) 이격되게 배치된다. 제1 채널(140)의 상면과 접촉하는 도전성 채널(170)의 부분은 평면도 시각으로 볼 때, 게이트 전극(120)의 양측으로부터 중앙쪽으로 이격되게 형성될 수 있다.
게이트 절연층(130) 상에는 소스 전극(161), 드레인 전극(162) 및 도전성 채널(170)을 덮는 패시베이션층(180)이 더 형성될 수 있다. 패시베이션층(180)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
기판(110)은 일반적인 반도체 소자에 사용되는 기판(110)을 사용할 수 있으며, 예를 들어 유리 또는 플라스틱으로 이루어질 수 있다.
게이트 전극(120)은 도전성 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO), AZO(AlZnO), ITO(indium tin oxide)와 같은 도전성 산화물일 수 있다.
게이트 절연층(130)은 일반적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성된 것일 수 있다. 구체적으로, 실리콘 옥사이드 또는 실리콘 옥사이드 보다 유전율이 높은 High-K 물질인 하프늄 옥사이드(HfO2), 알루미나(Al2O3), 실리콘 나이트라이드 또는 이들의 혼합물을 사용할 수 있다. 또한, 제1 게이트 절연층(130)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다.
제1 채널(140)은 일반적인 반도체 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 산화물 반도체, 유기 반도체, C, Si, Ge, SiGe, GaN, GaAs, InSb, InP, CdS 등의 3족, 4족, 5족 반도체 및 그 화합물 등을 사용하여 형성할 수 있다.
소스 전극(161) 및 드레인 전극(162)은 도전성 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(indium zinc oxide), ITO(indium tin oxide) 또는 AZO(aluminum zinc oxide)와 같은 도전성 산화물로 형성될 수 있다.
도전성 채널(170)은 제1 채널(140) 보다 저항이 낮으며, 전기 전도도가 높은 물질로 형성된다. 도전성 채널(170)은 일반적인 도전성 물질을 사용하여 형성된 것일 수 있고, 소스 전극(161) 및 드레인 전극(162)과 동일 물질로 형성될 수 있다. 도전성 채널(170)이 소스 전극(161) 및 드레인 전극(162)과 동일한 물질로 형성되는 경우, 한 번의 패터닝 공정으로 도전성 채널(170), 소스 전극(161) 및 드레인 전극(162)을 형성할 수 있어 공정이 간단해진다.
도전성 채널(170)은 예를 들어, 금속 및 금속의 합금(alloy), 금속 산화물(metallic oxide: ITO, IZO 등), 금속간 화합물(intermetallic compound), 도전성 고분자, 불순물이 도핑된 반도체, 탄소나노튜브 또는 그라핀 등을 사용할 수 있다. 도전성 채널(170)의 양측이 소스 전극(161) 및 드레인 전극(162)과 이격되게 형성된다.
소스 전극(161)으로 주입된 캐리어는 제1 채널(140)로 주입된 후, 저항이 낮은 도전성 채널(170)을 통과한 후 제1 채널(140)을 거쳐서 드레인 전극(162)로 들어간다. 이 때, 전기 전도도가 높은 영역인 도전성 채널(170)을 경유하므로, 따라서, 구동전류가 증가된다.
도 2는 종래의 박막 트랜지스터와 일 실시예에 따른 박막 트랜지스터(100)의 I-V 특성을 도시한 그래프다. 제1 커브(C1)는 일 실시예에 따른 I-V 특성 곡선이며, 제2 커브(C2)는 일반적인 박막 트랜지스터의 I-V 특성 곡선이며, 제3 커브(C3)는 도전성 채널(170)이 없는 오프셋 구조를 가진 박막 트랜지스터의 I-V 특성 곡선이다.
도 2의 제2 커브(C2)를 보면, 게이트 전극이 소스 전극 및 드레인 전극에 전계를 미쳐서 박막 트랜지스터가 턴오프된 상태에서도 오프 전류가 상대적으로 높다. 디스플레이에 사용되는 박막 트랜지스터는 누설 전류가 1 x E-12 피코암페어(pA) 이하로 유지되어야 하는 데, 제3 커브의 특성을 가진 종래의 박막 트랜지스터는 누설 전류가 대략 1 x E-11 피코암페어(pA)로 높다.
한편, 오프셋 구조를 가진 박막 트랜지스터는 제3 커브(C3)를 참조하면, 게이트 전극과 소스전극/드레인 전극 사이에 높은 전계가 형성되는 것이 방지되므로, 오프 전류가 감소되나, 박막 트랜지스터의 턴온시 게이트 전극에 의한 채널에 대한 전계가 감소하며, 따라서, 구동전류도 감소된 것을 볼 수 있다. 구동전류를 증가시키기 위해서는 구동 전압을 높이거나 박막 트랜지스터의 사이즈를 크게 하여야 하기 때문에 파워 소모가 증가하며, 디스플레이용 트랜지스터로 사용시 개구율이 감소한다.
일 실시예에 따른 박막 트랜지스터(100)는 제1 커브(C1)를 참조하면, 오프 전류가 감소하면서도, 구동전류가 증가된 것을 볼 수 있다. 이는 박막 트랜지스터(100)의 턴오프시, 게이트 전극과 소스전극/드레인 전극 사이에 높은 전계가 형성되는 것이 방지되므로 오프 전류가 감소되며, 턴온시, 전류가 도전성 채널을 통과시 전기 전도도가 증가되므로 높은 구동전류가 흐르게 된다. 따라서, 온/오프 전류비가 종래 기술과 비교하여 증가될 수 있다. 결과적으로 파워소모가 감소된다.
도 1에서는 식각 정지층을 도시하였으나 본 발명은 이에 한정되지 않는다. 예컨대, 도 1에서 식각 정지층을 제외한 구조를 가져도 된다.
도 3은 일 실시예에 따른 높은 온/오프 전류비를 가진 박막 트랜지스터(200)의 구조를 개략적으로 보여주는 단면도다. 도 1의 박막 트랜지스터(100)와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 3을 참조하면, 높은 온/오프 전류비를 가진 박막 트랜지스터(100)는 기판(110) 상의 게이트 전극(120)과, 기판(110) 상에서 게이트 전극(120)을 덮는 게이트 절연층(130)을 포함한다. 게이트 절연층(130) 상에는 게이트 전극(120)과 대응되게 제1 채널(140)이 형성된다. 제1 채널(140) 상에는 식각 정지층(150)이 형성된다. 식각 정지층(150)에는 관통홀(150a)이 형성될 수 있으며, 제1 채널(140)은 관통홀(150a)에 의해 노출될 수 있다.
게이트 절연층(130) 상에는 제1 채널(140)의 양단과 각각 연결되게 소스 전극(161)과 드레인 전극(162)이 형성된다. 게이트 절연층(130) 상에는 소스 전극(161) 및 드레인 전극(162)와 식각 정지층(140)을 덮는 패시베이션층(280)이 형성된다. 패시베이션층(280)은 관통홀(150a)의 내측을 덮도록 형성될 수 있다.
제1 채널(130) 상에는 관통홀(150a)을 채우면서 제1 채널(140)과 접촉하는 도전성 채널(270)이 형성될 수 있다. 도전성 채널(270)은 이하에서는 제2 채널로도 칭한다.
도전성 채널(270)은 식각 정지층(150) 상으로 연장되게 형성될 수 있다. 소스 전극(161)과 마주보는 게이트 전극(120)의 일측은 식각 정지층(150)의 외주와 접촉하는 소스 전극(161)의 제1 위치(P1)로부터 평면도 시각으로 볼 때(when viewed from a plan view) 소정 거리(d1) 이격되게 형성된다. 또한, 드레인 전극(162)과 마주보는 게이트 전극(120)의 타측은 식각 정지층(150)의 외주와 접촉하는 드레인 전극(162)의 제2 위치(P2)로부터 평면도 시각으로 볼 때(when viewed from a plan view) 소정 거리(d2) 이격되게 형성된다. 즉, 게이트 전극(120)은 오프셋 구조를 가진다.
제1 채널(140)의 상면과 접촉하는 도전성 채널(270)의 부분의 길이(d3)는 게이트 전극(120)의 길이 보다 짧다. 게이트 전극(120)의 양측은 각각 식각 정지층(150)의 내측으로부터 소정 거리(d3, d4) 이격되게 배치된다. 제1 채널(140)의 상면과 접촉하는 도전성 채널(270)의 부분은 평면도 시각으로 볼 때, 게이트 전극(120)의 양측으로부터 중앙쪽으로 이격되게 형성될 수 있다.
도전성 채널(270)은 제1 채널(140) 보다 저항이 낮으며, 캐리어 이동도가 높은 물질로 형성된다. 도전성 채널(270)은 일반적인 도전성 물질을 사용하여 형성될 수 있다.
도전성 채널(270)은 예를 들어, 금속 및 금속의 합금(alloy), 금속 산화물(metallic oxide: ITO, IZO 등), 금속간 화합물(intermetallic compound), 도전성 고분자, 불순물이 도핑된 반도체, 탄소나노튜브 또는 그라핀 등을 사용할 수 있다. 도전성 채널(270)의 양측이 소스 전극(161) 및 드레인 전극(162)과 이격되게 형성된다.
다른 실시예에 따른 박막 트랜지스터(200)의 작용은 박막 트랜지스터(100)의 작용으로부터 잘 알 수 있으므로, 상세한 설명은 생략한다.
다른 실시예에 따른 박막 트랜지스터(200)는 제1 채널(140)의 상면과 접촉하는 도전성 채널(270)의 부분의 길이(d3)가 박막 트랜지스터(100)의 길이(도 1의 d3) 보다 짧게 형성될 수 있으므로 박막 트랜지스터의 크기를 작게 할 수 있다. 디스플레이용 트랜지스터로 사용시 개구율이 감소될 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 높은 온/오프 전류비를 가진 박막 트랜지스터
110: 기판 120: 게이트 전극
130: 게이트 절연층 140: 제1 채널
150: 식각 정지층 150a: 관통홀
161: 소스 전극 162: 드레인 전극
170: 도전성 채널(제2 채널) 180: 패시베이션층
110: 기판 120: 게이트 전극
130: 게이트 절연층 140: 제1 채널
150: 식각 정지층 150a: 관통홀
161: 소스 전극 162: 드레인 전극
170: 도전성 채널(제2 채널) 180: 패시베이션층
Claims (18)
- 기판 상의 게이트 전극;
상기 게이트 전극 상방의 제1 채널;
상기 제1 채널 상에 형성되며 상기 제1채널의 상면을 부분적으로 노출시키는 식각 정지층;
상기 제1 채널의 양단에 각각 연결된 소스 전극 및 드레인 전극; 및
상기 식각 정지층 상에서 상기 게이트 전극과 마주보게 상기 제1 채널의 노출된 상기 상면에 접촉하며 상기 제1 채널 보다 전기 전도도가 높은 제2 채널을 구비하며,
상기 제2 채널은 상기 소스 전극 및 드레인 전극과 이격되며,
상기 게이트 전극은 평면도로 볼 때 상기 소스 전극 및 상기 드레인 전극과 오버랩되지 않게 상기 소스 전극 및 상기 드레인 전극 사이에 형성된 높은 온/오프 전류비를 가진 박막 트랜지스터. - 제 1 항에 있어서,
상기 소스 전극과 상기 드레인 전극 사이에서, 상기 제2 채널은 상기 게이트 전극 보다 짧은 길이를 가진 박막 트랜지스터. - 제 2 항에 있어서,
상기 제1 채널의 상면과 접촉하는 상기 제2 채널의 부분은 평면도로 볼 때, 상기 게이트 전극의 가장자리로부터 내측으로 이격되게 형성된 박막 트랜지스터. - 제 1 항에 있어서,
상기 제1 채널은 산화물 반도체, 질화물 반도체, 질산화물 반도체, 유기 반도체 중 어느 하나로 형성된 박막 트랜지스터. - 제 1 항에 있어서,
상기 제2 채널은 도전성 채널인 박막 트랜지스터. - 제 5 항에 있어서,
상기 제2 채널은 금속, 합금, 금속 산화물, 금속간 화합물, 분순물이 도핑된 반도체, 탄소나노튜브, 그래핀 중 어느 하나로 이루어진 박막 트랜지스터. - 제 5 항에 있어서,
상기 제2 채널은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어진 박막 트랜지스터. - 제 1 항에 있어서,
상기 식각 정지층에는 상기 제1 채널의 상면을 노출시키는 관통홀이 형성되며,
상기 제2 채널은 상기 관통홀을 채운 박막 트랜지스터. - 제 8 항에 있어서,
상기 소스 전극과 상기 드레인 전극은 상기 식각 정지층 상으로 연장되며,
상기 게이트 전극은 평면도로 볼 때 상기 식각 정지층의 외주와 접촉하는 상기 소스 전극의 제1 위치와, 상기 식각 정지층의 외주와 접촉하는 상기 드레인 전극의 제2 위치 사이에 배치된 박막 트랜지스터. - 제 8 항에 있어서,
상기 게이트 전극 및 상기 제1 채널 사이에 형성된 게이트 절연층과, 상기 게이트 절연층 상에서 상기 식각 정지층을 덮는 패시베이션층을 더 포함하는 박막 트랜지스터. - 기판 상의 게이트 전극;
상기 게이트 전극 상방의 제1 채널;
상기 제1 채널 상에 형성되며 상기 제1채널의 상면을 부분적으로 노출시키는 식각 정지층;
상기 제1 채널의 양단에 각각 연결된 소스 전극 및 드레인 전극;
상기 제1 채널 상에서 상기 소스 전극 및 상기 드레인 전극을 덮되 상기 게이트 전극과 마주보는 상기 제1 채널의 상기 상면을 노출시키는 패시베이션층; 및
상기 노출된 상기 제1 채널 상면에 접촉되며 상기 게이트 전극과 마주보게 형성되며 상기 제1 채널 보다 전기 전도도가 높은 제2 채널을 구비하며,
상기 게이트 전극은 평면도로 볼 때 상기 소스 전극 및 상기 드레인 전극과 오버랩되지 않게 상기 소스 전극 및 상기 드레인 전극 사이에 형성된 높은 온/오프 전류비를 가진 박막 트랜지스터. - 제 11 항에 있어서,
상기 소스 전극과 상기 드레인 전극 사이에서, 상기 제2 채널은 상기 게이트 전극 보다 짧은 길이를 가진 박막 트랜지스터. - 제 12 항에 있어서,
상기 제1 채널의 상면과 접촉하는 상기 제2 채널의 부분은 평면도로 볼 때, 상기 게이트 전극의 가장자리로부터 내측으로 이격되게 형성된 박막 트랜지스터. - 제 11 항에 있어서,
상기 제1 채널은 산화물 반도체, 질화물 반도체, 질산화물 반도체, 유기 반도체 중 어느 하나로 형성된 박막 트랜지스터. - 제 11 항에 있어서,
상기 제2 채널은 도전성 채널인 박막 트랜지스터. - 제 15 항에 있어서,
상기 제2 채널은 금속, 합금, 금속 산화물, 금속간 화합물, 분순물이 도핑된 반도체, 탄소나노튜브, 그래핀 중 어느 하나로 이루어진 박막 트랜지스터. - 제 11 항에 있어서,
상기 식각 정지층에는 상기 제1 채널의 상면을 노출시키는 관통홀이 형성되며,
상기 제2 채널은 상기 관통홀을 채운 박막 트랜지스터. - 제 17 항에 있어서,
상기 소스 전극과 상기 드레인 전극은 상기 식각 정지층 상으로 연장되며,
상기 게이트 전극은 평면도로 볼 때 상기 식각 정지층의 외주와 접촉하는 상기 소스 전극의 제1 위치와, 상기 식각 정지층의 외주와 접촉하는 상기 드레인 전극의 제2 위치 사이에 배치된 박막 트랜지스터.
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130137889A KR102192083B1 (ko) | 2013-11-13 | 2013-11-13 | 높은 온/오프 전류비를 가진 박막 트랜지스터 |
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|---|---|---|---|
| KR1020130137889A KR102192083B1 (ko) | 2013-11-13 | 2013-11-13 | 높은 온/오프 전류비를 가진 박막 트랜지스터 |
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-
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