KR101638977B1 - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
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Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 제1방향으로 조성이 변하는 산화물 반도체층을 채널층으로 포함할 수 있다. 상기 채널층은 금속원소인 제1 및 제2원소와 Zn 을 포함하는 산화물층일 수 있다. 상기 채널층의 적층 방향으로 상기 제1 및 제2원소와 Zn 중 적어도 하나의 함량이 변화될 수 있다. 상기 제1원소는 Hf, Y, Ta, Zr, Ga 및 Al 중 어느 하나일 수 있다. 상기 제2원소는 In 일 수 있다. 상기 채널층은 서로 다른 조성을 갖는 적어도 두 층을 포함할 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
그러나 산화물층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 산화물 채널층이 광에 민감하기 때문에, 광에 의해 트랜지스터의 특성이 쉽게 변화되는 문제가 있다.
광에 의한 특성 변화가 억제된 트랜지스터 및 그 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 금속원소인 제1원소와 In 및 Zn 을 포함하는 산화물로 형성되고, 적층 방향으로 상기 제1원소, In 및 Zn 중 적어도 하나의 함량이 변하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하는 트랜지스터가 제공된다.
상기 제1원소는 Hf, Y, Ta, Zr, Ga 및 Al 중 어느 하나일 수 있다.
상기 산화물은, 예컨대, HfInZnO 일 수 있다.
상기 채널층에서 상기 제1원소의 함량은 상기 게이트에 가까울수록 증가할 수 있다.
상기 채널층에서 In 의 함량은 상기 게이트에 가까울수록 감소할 수 있다.
상기 채널층에서 Zn 의 함량은 상기 게이트에 가까울수록 증가할 수 있다.
상기 게이트는 상기 채널층 아래에 구비될 수 있다. 이 경우, 상기 소오스 및 드레인은 상기 채널층의 상면에 접촉될 수 있다.
상기 게이트는 상기 채널층 위에 구비될 수 있다. 이 경우, 상기 소오스 및 드레인은 상기 채널층의 하면에 접촉될 수 있다.
본 발명의 다른 측면에 따르면, 금속원소인 제1원소와 In 및 Zn 을 포함하는 산화물로 형성된 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고, 상기 채널층은 상기 제1원소, In 및 Zn 중 적어도 하나의 함량이 서로 다른 제1 및 제2층을 포함하는 다층 구조를 갖고, 상기 제1층은 상기 제2층보다 상기 게이트에 가깝게 배치되고, 상기 제2층은 상기 소오스 및 드레인에 접촉된 트랜지스터가 제공된다.
상기 제1원소는 Hf, Y, Ta, Zr, Ga 및 Al 중 어느 하나일 수 있다.
상기 산화물은, 예컨대, HfInZnO 일 수 있다.
상기 제1원소는 상기 제2층보다 상기 제1층에 더 많이 함유될 수 있다.
상기 In 은 상기 제1층보다 상기 제2층에 더 많이 함유될 수 있다.
상기 Zn 은 상기 제2층보다 상기 제1층에 더 많이 함유될 수 있다.
상기 제1층은 1∼30nm 정도의 두께를 가질 수 있다.
상기 제2층은 30∼100nm 정도의 두께를 가질 수 있다.
상기 게이트는 상기 채널층 아래에 구비될 수 있다. 이 경우, 상기 소오스 및 드레인은 상기 채널층의 상면에 접촉될 수 있다.
상기 게이트는 상기 채널층 위에 구비될 수 있다. 이 경우, 상기 소오스 및 드레인은 상기 채널층의 하면에 접촉될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다.
상기 평판표시장치는 액정표시장치 또는 유기발광표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
광에 의한 특성 변화가 억제된 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층이나 실리콘 질화물층일 수 있으나, 그 밖의 다른 물 질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다.
게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있다. 채널층(C1)은 그 적층 방향(즉, Z축 방향)으로 조성이 달라지는 산화물층일 수 있다. 채널층(C1)을 구성하는 상기 산화물층은 ZnO 계열의 물질층일 수 있다. 예를 들어, 채널층(C1)은 제1원소(A)와 제2원소(B)를 포함하는 ZnO 계열의 산화물, 즉, A-B-Zn-O 로 형성될 수 있다. 상기 제1원소(A)와 제2원소(B)는 금속원소일 수 있다. 상기 제1원소(A)는 Hf, Y, Ta 및 Zr 과 같은 전이금속 중 어느 하나이거나, Ga 및 Al 과 같은 3족 원소 중 어느 하나일 수 있다. 상기 제2원소(B)는, 예컨대, In 일 수 있다.
채널층(C1)의 조성은 단계적 또는 점진적으로 변할 수 있다. 채널층(C1)의 조성이 단계적으로 변하는 경우, 채널층(C1)은 조성이 다른 복수의 산화물층(또는 영역)으로 구성될 수 있다. 일례로, 채널층(C1)은 도 1에 도시된 바와 같이 순차 적층된 제1층(10) 및 제2층(20)을 갖는 이중층 구조의 산화물층일 수 있다. 제1층(10)과 제2층(20)에서 상기 제1원소(A)의 함량이 다를 수 있다. 제1층(10)의 제1원소(A) 함량이 제2층(20)의 제1원소(A) 함량보다 클 수 있다. 만약, 채널층(C1)이 Hf-In-Zn-O 로 형성된 경우, 제1층(10)의 제1원소(A) 함량, 즉, Hf 함량이 제2층(20)의 Hf 함량보다 클 수 있다. 여기서, Hf 함량(at%)은 [Hf/(Hf+In+Zn)]×100 일 수 있다. 상기 제2원소(B)의 함량도 제1층(10)과 제2층(20)에서 다를 수 있다. 상기 제2원소(B), 예컨대, In 은 제1층(10)보다 제2층(20)에 상대적으로 더 많이 함유될 수 있다. Zn 의 함량도 제1층(10)과 제2층(20)에서 다를 수 있다. Zn 은 제2층(20)보다 제1층(10)에 상대적으로 더 많이 함유될 수 있다. 따라서, Zn 에 대한 상기 제2원소(B)의 함량비, 예컨대, In/Zn 함량비는 제2층(20)보다 제1층(10)에서 낮을 수 있다. 제1층(10)과 제2층(20)은 상기 제1원소(A), 제2원소(B) 및 Zn 중 적어도 하나의 함량이 다른 층이라 할 수 있다. 채널층(C1)은 도 1에 도시된 바와 같은 이중층 구조에 한정되지 않고, 다양하게 변형될 수 있다. 예컨대, 채널층(C1)은 삼중층 이상의 다층 구조를 가질 수 있고, 경우에 따라서는, 복수의 층으로 구분되지 않고 조성이 점진적으로 변화되는 층일 수도 있다. 그러므로, 채널층(C1)은 그 적층 방향(즉, Z축 방향)으로 상기 제1원소(A), 제2원소(B) 및 Zn 중 적어도 하나의 함량이 단계적 또는 점직적으로 변하는 층이라 할 수 있다. 채널층(C1)에서 상기 제1원소(A)의 함량은 게이트절연층(GI1)(또는, 게이트(G1))에 가까울수록 증가할 수 있고, 상기 제2원소(B)의 함량은 게이트절연층(GI1)(또는, 게이트(G1))에 가까울수록 감소할 수 있으며, Zn 의 함량은 게이트절연층(GI1)(또는, 게이트(G1))에 가까울수록 증가할 수 있다. 이와 같이 채널층(C1)의 조성을 변화시킴으로써, 광에 의한 특성(예컨대, 문턱전압) 변화가 억제되고 우수한 특징(예컨대, 이동도)을 갖는 트랜지스터를 구현할 수 있다. 이에 대해서는, 추후에 보다 상세히 설명한다.
채널층(C1)이 도 1에 도시된 바와 같이 이중층 구조를 갖는 경우, 제1층(10)은, 넓게는, 1∼30nm 정도의 두께, 좁게는, 4∼20nm 정도의 두께를 가질 수 있다. 제2층(20)은, 예컨대, 30∼100nm 정도의 두께를 가질 수 있다.
게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층일 수 있다. 소오스전극(S1) 및 및 드레인전극(D1)은 게이트(G1)과 동일한 금속층일 수 있으나, 다른 금속층일 수도 있다. 게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 형성될 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 게이트(G1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm 및 10∼200nm 정도일 수 있다.
채널층(C1)에서 제1층(10)이 제2층(20)보다 상대적으로 게이트(G1)에 가깝게 배치되어 있고, 제2층(20) 상에 소오스전극(S1) 및 드레인전극(D1)이 구비되어 있다. 그러므로 게이트절연층(GI1)은 제1층(10)에 접촉될 수 있고, 소오스전극(S1) 및 드레인전극(D1)은 제2층(20)의 상면에 접촉될 수 있다.
트랜지스터의 이동도(mobility)는 게이트절연층(GI1)에 접촉된 제1층(10)보다 소오스전극(S1) 및 드레인전극(D1)에 접촉된 제2층(20)에 의해 좌우될 수 있다. 한편, 트랜지스터의 광에 대한 민감성은 제2층(20)보다 제1층(10)에 의해 제어될 수 있다. 따라서, 본 실시예에서는 채널층(C1)의 게이트절연층(GI1)에 접촉되는 부분에는 광에 의한 트랜지스터의 특성 변화를 억제할 수 있는 제1조성을 갖는 제1산화물층(또는 영역), 예컨대, 제1층(10)을 배치하고, 소오스전극(S1) 및 드레인전 극(D1)에 접촉되는 부분에는 높은 이동도(트랜지스터의 이동도)를 얻을 수 있는 제2조성을 갖는 제2산화물층(또는 영역), 예컨대, 제2층(20)을 배치한다. 따라서, 제2층(20)으로 원하는 수준의 높은 이동도를 얻을 수 있고, 제1층(10)으로는 광에 의한 트랜지스터의 특성 변화를 억제 또는 방지할 수 있다. 따라서 본 실시예에 따르면, 높은 이동도를 가지면서도 광에 의한 특성 변화가 억제된 산화물 트랜지스터를 구현할 수 있다.
부가적으로, 광에 의한 트랜지스터의 특성 변화가 제1층(10)에 의해 어떻게 억제될 수 있는지에 대해 간략히 설명하면 다음과 같다. 채널층(C1)에 광이 조사되면, 채널층(C1)에서 잉여 전하가 발생할 수 있고, 그에 따라, 트랜지스터의 특성이 변화될 수 있다. 제1층(10)은 게이트절연층(GI1)과 제2층(20) 사이에서 상기 잉여 전하, 즉, 전자 또는 정공과 같은 캐리어(carrier)의 트랩 사이트(trap site) 형성을 방지하여 트랜지스터의 특성 변화를 억제 또는 방지하는 역할을 하는 것으로 추정된다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 2를 참조하면, 기판(SUB2) 상에 서로 이격된 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 소오스전극(S2) 및 드레인전극(D2)에 접촉된 채널층(C2)이 구비될 수 있다. 채널층(C2)의 일단 및 타단의 하면은 각각 소오스전극(S2) 및 드레인전극(D2)에 접촉될 수 있다. 채널층(C2)은 도 1의 채널층(C1)이 위·아래로 뒤집힌 구조와 유사할 수 있다. 예컨대, 채널층(C2)은 제2층(20')과 제1층(10')이 순차로 적층된 이중층 구조를 가질 수 있다. 여기서, 제2층(20')은 도 1의 제2층(20)과 등가할 수 있고, 제1층(10')은 도 1의 제1층(10)과 등가할 수 있다. 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 제1층(10')이 게이트절연층(GI2)에 접촉되고, 제2층(20')이 소오스전극(S2) 및 드레인전극(D2)에 접촉되어 있다. 이는 도 1에서 제1층(10)이 게이트절연층(GI1)에 접촉되고, 제2층(20)이 소오스전극(S1) 및 드레인전극(D1)에 접촉된 것과 유사하다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)이 구비될 수 있다. 도 2의 기판(SUB2), 소오스전극(S2), 드레인전극(D2), 제1층(10'), 제2층(20'), 게이트절연층(GI2), 게이트(G2) 및 보호층(P2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 소오스전극(S1), 드레인전극(D1), 제1층(10), 제2층(20), 게이트절연층(GI1), 게이트(G1) 및 보호층(P1) 각각의 그것들과 동일할 수 있다. 도 2의 구조에서도 제1층(10')으로 광에 의한 트랜지스터의 특성 변화를 억제할 수 있고, 제2층(20')으로는 높은 이동도(트랜지스터의 이동도)를 얻을 수 있다.
도 3 내지 도 5는 각각 제1 내지 제3비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여준다. 상기 제1 내지 제3비교예에 따른 트랜지스터는 도 1의 구조를 갖되, Hf-In-Zn-O 단일층(두께 : 약 50nm)을 채널층으로 적용한 트랜지스터이다. 상기 제1비교예에 따른 트랜지스터(도 3에 대응)의 채널층에서 Hf 함량이 7.5 at% 정도이고, 상기 제2비교예에 따른 트랜지스터(도 4에 대응)의 채널층에서 Hf 함량이 9.2 at% 정도이며, 상기 제3비교예에 따른 트랜지스터(도 5에 대응)의 채널층에서 Hf 함량이 12.1 at% 정도였다. 상기 제1 내지 제3비교예에 따른 트랜지스터 각각의 채널층(Hf-In-Zn-O 단일층)에서 Hf, In 및 Zn 의 함량(at%)은 아래의 표 1에 정리하였다. 이러한 비교예들에 따른 트랜지스터에 20000 nit 정도의 광을 조사하고, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가하면서, 시간 경과에 따른 각 트랜지스터의 특성 변화를 측정하였다.
| Hf 함량 (at%) | In 함량 (at%) | Zn 함량 (at%) | |
| 제1비교예의 채널층 | 7.5 | 51.5 | 41.0 |
| 제2비교예의 채널층 | 9.2 | 54.3 | 36.6 |
| 제3비교예의 채널층 | 12.1 | 52.4 | 35.5 |
도 3 내지 도 5를 참조하면, 광조사 시간이 증가함에 따라 그래프가 왼쪽으로 이동하였다. 이는 광조사에 의해 트랜지스터의 특성(문턱전압 등)이 변화됨을 의미한다. 도 3에서 그래프의 변화 폭이 가장 크게 나타났고, 도 5에서 그래프의 변화 폭이 상대적으로 매우 작게 나타났다. 이는 Hf-In-Zn-O 단일층을 채널층으로 적용한 경우, Hf 함량이 증가할수록 광에 의한 트랜지스터의 특성 변화가 작아질 수 있음을 의미한다. 그러나 Hf 함량이 증가할수록 트랜지스터의 이동도(mobility)는 낮아질 수 있다.
도 6은 상기 제1 내지 제3비교예에 따른 트랜지스터의 이동도 및 광에 대한 민감도("ΔV_1nA")를 보여주는 그래프이다. "ΔV_1nA" 는 광조사 전과 후의 'V_1nA'의 차이, 즉, [V_1nA(후)-V_1nA(전)]이다. 여기서, 'V_1nA'는 소오스/드레인전극간 1nA 의 전류가 흐르게 하는 게이트전압을 나타낸다. 도 6의 "ΔV_1nA" 는 20000 nit 정도의 광을 약 11000 sec 동안 조사한 후 측정하였다. 상기 광을 조사하면서, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가하였다. "ΔV_1nA" 의 절대값이 클수록 광에 의한 트랜지스터의 특성 변화가 크다는 것이다.
도 6을 참조하면, 상기 비교예들에 따른 트랜지스터, 즉, Hf-In-Zn-O 단일층을 채널층으로 적용한 트랜지스터의 경우, 채널층에서 Hf 함량이 커질수록 "ΔV_1nA" 의 절대값이 감소하는 것을 알 수 있다. 이는 Hf 함량이 커질수록 트랜지스터의 광전 신뢰성이 좋아진다는 것이다. 한편, Hf 함량이 커질수록 트랜지스터의 이동도는 감소하였다. Hf 함량이 낮은 Hf-In-Zn-O 단일층을 채널층으로 갖는 상기 제1비교예에 따른 트랜지스터의 경우, 이동도는 높지만 광전 신뢰성은 좋지 않다. 상기 제3비교예의 경우, Hf 함량이 높은 Hf-In-Zn-O 단일층을 채널층으로 갖는 상기 제3비교예에 따른 트랜지스터의 경우, 광전 신뢰성은 좋지만, 이동도는 낮았다. 이러한 결과로부터, Hf-In-Zn-O 단일층을 채널층으로 적용할 경우, 이동도가 높으면서 광전 신뢰성이 우수한 트랜지스터를 구현하기 어려운 것을 알 수 있다.
도 7은 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여준다. 도 7의 결과를 얻는데 사용된 트랜지스터는 도 1의 구조를 갖는다. 이때, 채널층(C1)은 Hf-In-Zn-O 로 형성하되, 제1층(10)의 Hf 함량은 12.1 at% 였고, 제2층(20)의 Hf 함량은 7.5 at% 였다. 제1층(10)의 조성은 상기 제3비교예의 채널층의 조성(표 1 참조)과 동일하였고, 제2층(20)의 조성은 상기 제1비교예의 채널층의 조성(표 1 참조)과 동일하였다. 즉, 광전 신뢰성 개선에 유리한 조성(상기 제3비교예의 채널층의 조성)을 제1층(10)에 적용하고, 이동도 개선에 유리한 조성(상기 제1비교예의 채널층의 조성)을 제2층(20)에 적용하였다. 제1층(10)의 두께는 10nm 정도였고, 제2층(20)의 두께는 40nm 정도였다. 광조사 및 전압 스트레스 조건은 도 3 내지 도 5의 그것과 동일하였다.
도 7을 참조하면, 광에 의한 트랜지스터의 특성 변화가 적은 것을 알 수 있다. 이는 상기 제3비교예에 대응하는 결과인 도 5와 유사하다. 한편, 본 실시예에 따른 트랜지스터의 이동도는 10 ㎠/Vs 정도로 비교적 높게 나타났다. 따라서 본 실시예에 따르면, 높은 이동도를 가지면서 광전 신뢰성이 우수한 트랜지스터를 구현할 수 있다.
도 3 내지 도 5의 결과와 도 7의 결과를 종합하면, 도 8과 같은 그래프를 얻을 수 있다. 즉, 도 8은 상기 제1 내지 제3비교예 및 실시예에 따른 트랜지스터의 전압 스트레스 하에서 광조사에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다. "ΔV_1nA" 의 의미는 도 6을 참조하여 설명한 바와 동일하다.
도 8을 참조하면, 상기 제1비교예에 따른 트랜지스터의 경우, 전압 스트레스 하에서 광을 조사한지 약 1 시간(3600초)이 지나면 ΔV_1nA는 -6.0V 정도로 낮아지고, 상기 제2비교예의 따른 트랜지스터의 경우, 전압 스트레스 하에서 광을 조사한지 약 1 시간(3600초)이 지나면 ΔV_1nA는 -3.5V 정도로 낮아진다. 이는 상기 제1비교예에 따른 트랜지스터는 광을 조사한지 약 1 시간이 지나면 문턱전압이 6.0V 정도 변화되고, 상기 제2비교예에 따른 트랜지스터는 광을 조사한지 약 1 시간이 지나면 문턱전압이 3.5V 정도 변화되는 것을 의미한다. 반면, 본 발명의 실시예에 따른 트랜지스터의 경우, 상기 제3비교예에 따른 트랜지스터의 경우와 유사하게, V_1nA의 변화가 상대적으로 적은 것을 알 수 있다. 이는 본 발명의 실시예에 따른 트랜지스터의 경우, 전압 스트레스 하에서도 광조사에 의한 특성 변화가 적다는 것을 의미한다. 즉, 상기 본 발명의 실시예에 따른 트랜지스터는 상기 제3비교예에 따른 트랜지스터와 거의 유사한 수준의 우수한 광전 신뢰성 특성을 갖는 것을 알 수 있다.
도 9는 상기 제1 내지 제3비교예 및 실시예(도 7에 대응하는 실시예)에 따른 트랜지스터의 이동도를 종합하여 도시한 그래프이다. 상기 제1 내지 제3비교예에 대한 결과는 도 6의 결과와 중복된다.
도 9를 참조하면, 본 발명의 실시예에 따른 트랜지스터의 경우, 상기 제1비교예에 따른 트랜지스터와 유사한 수준의 높은 이동도를 갖는 것을 알 수 있다.
이상의 결과들로부터, 본 발명의 실시예에 따르면, 높은 이동도를 가지면서도 광에 의한 특성 변화가 억제된 산화물 트랜지스터를 얻을 수 있음을 확인할 수 있다.
도 10 내지 도 12는 각각 제4 내지 제6비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여준다. 상기 제4 내지 제6비교예에 따른 트랜지스터는 도 1의 구조를 갖되, Hf-In-Zn-O 단일층(두께 : 약 50nm)을 채널층으로 적용한 트랜지스터이다. 상기 제4 내지 제6비교예에 따른 트랜지스터의 채널층에서 Zn 에 대한 In 의 함량비(즉, In/Zn 함량비)는 각각 52/38, 45/45 및 34/56 이었다. Hf의 함량은 10 at% 로 동일하였다. 상기 제4 내지 제6비교예에 따른 트랜지스터 각각의 채널층(Hf-In-Zn-O 단일층)에서 Hf, In 및 Zn 의 함량(at%)은 아래의 표 2에 정리하였다. 이러한 비교예들에 따른 트랜지스터에 20000 nit 정도의 광을 조사하고, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가하면서, 시간 경과에 따른 각 트랜지스터의 특성 변화를 측정하였다.
| Hf 함량 (at%) | In 함량 (at%) | Zn 함량 (at%) | |
| 제4비교예의 채널층 | 10 | 52 | 38 |
| 제5비교예의 채널층 | 10 | 45 | 45 |
| 제6비교예의 채널층 | 10 | 34 | 56 |
도 10 내지 도 12를 참조하면, 광조사 시간이 증가함에 따라 그래프가 왼쪽으로 이동하였다. 도 10에서 그래프의 변화 폭이 가장 크게 나타났고, 도 12에서 그래프의 변화 폭이 상대적으로 작게 나타났다. 이는 Hf-In-Zn-O 단일층을 채널층으로 적용한 경우, In/Zn 함량비가 감소할수록 광에 의한 트랜지스터의 특성 변화가 작아지는 것을 의미한다.
도 10 내지 도 12의 결과를 종합하면, 도 13과 같은 그래프를 얻을 수 있다. 즉, 도 13은 상기 제4 내지 제6비교예에 따른 트랜지스터의 전압 스트레스 하에서 광조사에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다.
도 13을 참조하면, 상기 제6비교예의 따른 트랜지스터의 경우, 상기 제4 및 제5비교예에 따른 트랜지스터보다 V_1nA의 변화가 상대적으로 적은 것을 알 수 있다. 이는 상기 제6비교예에 따른 트랜지스터의 광전 신뢰성 특성이 우수하다는 것을 의미한다. 즉, Zn 에 대한 In 의 함량비(In/Zn 함량비)가 낮은 채널층(Hf-In-Zn-O)을 사용하는 것이 광전 신뢰성 측면에서는 유리할 수 있다. 그러나 In/Zn 함량비가 낮은 Hf-In-Zn-O 단일층을 채널층으로 적용할 경우, 트랜지스터의 이동도는 낮을 수 있다.
도 14는 상기 제4 내지 제6비교예에 따른 트랜지스터의 이동도를 보여준다.
도 14를 참조하면, 상기 제4비교예에서 상기 제6비교예로 갈수록 이동도가 감소하는 것을 알 수 있다. 즉, In/Zn 함량비가 감소할수록(다시 말해, In 함량이 감소하고 Zn 함량이 증가할수록), 트랜지스터의 이동도는 감소하였다. 따라서 이동도 측면에서는 In/Zn 함량비가 높은 상기 제4비교예의 채널층을 사용하는 것이 바람직할 수 있다. 도 14의 결과는 채널층(Hf-In-Zn-O 단일층)들의 Hf 함량이 10 at% 일때의 결과이다. 만약, Hf 함량이 달라지면, 도 14의 이동도 수치는 달라질 수 있다. 예컨대, Hf 함량이 7 at% 정도로 감소하면, 도 14의 이동도 수치는 두 배 이상 증가할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 채널층을 이중층으로 구성하되, 상기 제6비교예의 채널층과 같이 광전 신뢰성 개선에 유리한 조성을 갖는 물질층을 제1층(도 1 및 도 2의 제1층(10, 10'))으로 사용하고, 상기 제4비교예의 채널층과 같이 이동도 개선에 유리한 조성을 갖는 물질층을 제2층(도 1 및 도 2의 제2층(20, 20'))으로 사용할 수 있다. 이렇게 하면, 이동도가 높으면서도 광전 신뢰성이 우수한 트랜지스터를 얻을 수 있다. 즉, 채널층에서 Hf 의 조성을 고정하고, In 및/또는 Zn 의 조성을 변화시키더라도, 이동도가 높으면서도 광전 신뢰성이 우수한 트랜지스터를 얻을 수 있음을 알 수 있다.
이하에서는, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명한다.
도 15a 내지 도 15c는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1과 도 15a 내지 도 15c에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 15a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성하고, 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다.
도 15b를 참조하면, 게이트절연층(GI1) 상에 그 적층 방향, 즉, 밑면에서 윗면 방향으로 가면서 조성이 변하는 채널층(C1)을 형성할 수 있다. 채널층(C1)은 순차 적층된 복수의 층, 예컨대, 제1층(10) 및 제2층(20)을 포함하는 구조로 형성할 수 있다. 이때, 제1층(10)과 제2층(20)은 서로 다른 조성을 가질 수 있다. 제1층(10) 및 제2층(20)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 증착될 수 있고, 동일한 마스크층을 이용해서 패터닝된 층들일 수 있다. 제1층(10)은 1∼30nm 정도의 두께, 예컨대, 4∼20nm 정도의 두께로 형성할 수 있고, 제2층(20)은, 예컨대, 30∼100nm 정도의 두께로 형성할 수 있다. 채널층(C1)의 물질 및 조성 변화는 도 1의 채널층(C1)의 그것과 동일할 수 있으므로, 그에 대한 자세한 설명은 생략한다.
도 15c를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉하고 채널층(C1)의 상부면 일부를 노출시키는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층으로 형성할 수 있다. 다음, 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(P1)을 형성할 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 할 수 있다.
도 16a 내지 도 16c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 탑(top) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 2와 도 16a 내지 도 16c에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 16a를 참조하면, 기판(SUB2) 상에 서로 이격된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다.
도 16b를 참조하면, 기판(SUB2), 소오스전극(S2) 및 드레인전극(D2) 상에 적층 방향으로, 즉, 밑면에서 윗면 방향으로 가면서 조성이 변하는 채널층(C2)을 형성할 수 있다. 채널층(C2)은 도 15b의 채널층(C1)을 위·아래로 뒤집은 구조와 유사할 수 있다. 예컨대, 채널층(C2)은 제2층(20')과 그 위에 형성된 제1층(10')을 포함하는 이중층 구조로 형성할 수 있다. 제1 및 제2층(10', 20')은 각각 도 15b의 제1 및 제2층(10, 20)과 동일한 층일 수 있다. 따라서, 제1 및 제2층(10', 20')의 물질, 형성방법 및 두께 등은 도 15b의 제1 및 제2층(10, 20)의 그것과 동일할 수 있다.
도 16c를 참조하면, 채널층(C2)과 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)을 형성할 수 있다. 게이트절연층(GI2)은 도 15a의 게이트절연층(GI1)과 동일한 층일 수 있다. 다음, 게이트절연층(GI2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 형성할 수 있다. 게이트(G2)는 소오스전극(S2) 및 드레인전극(D2)과 동일한 금속 또는 다른 금속으로 형성할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)을 덮도록 보호층(P2)을 형성할 수 있다. 보호층(P2)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다. 보호층(P2)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링될 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 2의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1 내지 도 2의 트랜지스터는 더블 게이트 구조를 가질 수 있고, 채널층은 3층 이상의 다층 구조를 가질 수 있다. 채널층이 3층 이상의 다층 구조를 갖는 경우, 그 적층 방향으로 제1원소(Hf, Ga 등), 제2원소(In 등) 및 Zn 중 적어도 하나의 함량이 변화될 수 있다. 또한, 채널층은 굴곡진 형태가 아닌 평탄한 구조를 가질 수 있다. 도 15a 내지 도 15c 및 도 16a 내지 도 16c의 제조방법도 다양하게 변화될 수 있다. 부가해서, 당업자라면 본 발명의 사상(idea)은 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 및 도 2는 본 발명의 실시예에 따른 트랜지스터의 단면도이다.
도 3 내지 도 5는 제1 내지 제3비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 6은 상기 제1 내지 제3비교예에 따른 트랜지스터의 이동도 및 광에 대한 민감도("ΔV_1nA")를 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 8은 상기 제1 내지 제3비교예 및 본 발명의 실시예에 따른 트랜지스터의 전압 스트레스 하에서 광조사에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다.
도 9는 상기 제1 내지 제3비교예 및 본 발명의 실시예에 따른 트랜지스터의 이동도를 보여주는 그래프이다.
도 10 내지 도 12는 제4 내지 제6비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 13은 상기 제4 내지 제6비교예에 따른 트랜지스터의 전압 스트레스 하에서 광조사에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다.
도 14는 상기 제4 내지 제6비교예에 따른 트랜지스터의 이동도를 보여주는 그래프이다.
도 15a 내지 도 15c는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 16a 내지 도 16c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2 : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
P1, P2 : 보호층 S1, S2 : 소오스전극
SUB1, SUB2 : 기판 10, 10' : 제1층
20, 20' : 제2층
Claims (25)
- 금속원소인 Hf, In 및 Zn 을 포함하는 산화물인 HfInZnO로 형성되고, 적층 방향으로 Hf, In 및 Zn 중 적어도 하나의 함량이 변하는 채널층;상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;상기 채널층에 대응하는 게이트; 및상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고,상기 채널층에서 Hf 의 함량은 상기 게이트에 가까울수록 증가한다는 조건 및 상기 채널층에서 In/Zn 함량비는 상기 게이트에 가까울수록 감소한다는 조건 중 적어도 하나를 만족하고,상기 채널층에서 상기 게이트에 가까운 제1영역보다 상기 게이트에서 멀리 배치된 제2영역에 의해 이동도(mobility)가 증가하고, 상기 제2영역보다 상기 제1영역에 의해 광전 신뢰성이 증가된 트랜지스터.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 채널층에서 In 의 함량은 상기 게이트에 가까울수록 감소하는 트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 채널층에서 Zn 의 함량은 상기 게이트에 가까울수록 증가하는 트랜지스터.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 게이트는 상기 채널층 아래에 구비되고,상기 소오스 및 드레인은 상기 채널층의 상면에 접촉된 트랜지스터.
- 제 1 항에 있어서,상기 게이트는 상기 채널층 위에 구비되고,상기 소오스 및 드레인은 상기 채널층의 하면에 접촉된 트랜지스터.
- 청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치.
- 금속원소인 Hf, In 및 Zn 을 포함하는 산화물인 HfInZnO로 형성된 채널층;상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;상기 채널층에 대응하는 게이트; 및상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고,상기 채널층은 Hf, In 및 Zn 중 적어도 하나의 함량이 서로 다른 제1 및 제2층을 포함하는 다층 구조를 갖고,상기 제1층은 상기 제2층보다 상기 게이트에 가깝게 배치되고, 상기 제2층은 상기 소오스 및 드레인에 접촉되며,상기 채널층에서 Hf 은 상기 제2층보다 상기 제1층에 더 많이 함유된다는 조건 및 상기 채널층에서 In/Zn 함량비는 상기 제2층보다 상기 제1층에서 더 낮다는 조건 중 적어도 하나를 만족하고,상기 채널층에서 상기 제1층보다 상기 제2층에 의해 이동도(mobility)가 증가하고, 상기 제2층보다 상기 제1층에 의해 광전 신뢰성이 증가된 트랜지스터.
- 삭제
- 삭제
- 제 12 항에 있어서,상기 In 은 상기 제1층보다 상기 제2층에 더 많이 함유된 트랜지스터.
- 삭제
- 제 12 항에 있어서,상기 Zn 은 상기 제2층보다 상기 제1층에 더 많이 함유된 트랜지스터.
- 삭제
- 삭제
- 제 12 항에 있어서,상기 제1층은 1∼30nm 의 두께를 갖는 트랜지스터.
- 제 12 항 또는 제 20 항에 있어서,상기 제2층은 30∼100nm 의 두께를 갖는 트랜지스터.
- 제 12 항에 있어서,상기 게이트는 상기 채널층 아래에 구비되고,상기 소오스 및 드레인은 상기 채널층의 상면에 접촉된 트랜지스터.
- 제 12 항에 있어서,상기 게이트는 상기 채널층 위에 구비되고,상기 소오스 및 드레인은 상기 채널층의 하면에 접촉된 트랜지스터.
- 청구항 12에 기재된 트랜지스터를 포함하는 평판표시장치.
- 삭제
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