KR101270172B1 - 산화물 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 산화물 박막 트랜지스터에 있어서, 게이트; 상기 게이트에 대응되는 위치에 연속적으로 형성된 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층; 상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및 상기 캐핑층의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하는 산화물 박막 트랜지스터를 제공한다.
Description
본 발명은 산화물 박막 트랜지스터에 관한 것으로, 보다 상세하게는 채널 영역 상에 캐핑층을 형성하여 전기적인 특성을 향상시킨 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다.
현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광 디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. TV용 디스플레이 기술 개발은 시장에서 요구하는 바를 충족시키는 방향으로 발전하고 있다. 시장에서 요구하는 사항으로는 대형화된 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력) 등이 있다. 이와 같은 요구 사항에 대응하기 위해서는 유리 등의 기판의 대형화와 함께, 우수한 성능을 갖는 디스플레이의 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 요구된다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다. 특히 p-Si TFT 는 대형 기판에 적용시 균일도가 감소하는 큰 단점을 가지고 있다. 따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적인 단점이 있다. 그리고 p-Si TFT의 경우, 제조 장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1 m가 넘는 대형기판을 이용한 제조공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어렵다.
이에 따라 a-Si TFT의 장점과 poly-Si TFT의 장점을 모두 지닌 새로운 TFT기 술에 대한 요구되었다. 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 박막 트랜지스터이다.
최근 각광을 받는 산화물 박막 트랜지스터로 Ga-In-Zn 산화물(GIZO) 등의 Zn산화물계 박막 트랜지스터가 있다. ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, ZnO 계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다. 현재, 이동도(mobility)가 높은 산화물 반도체 물질층, 즉 ZnO 계열(based) 물질층을 박막 트랜지스터의 채널 영역에 사용하기 위한 연구가 진행되고 있다.
본 발명에서 이루고자 하는 기술적 과제는 캡핑층을 포함하는 채널을 포함하여 우수한 전기적 특성을 지닌 산화물 박막 트랜지스터를 제공하는데 있다.
또한, 본 발명의 기술적 과제는 캡핑층을 포함하는 채널을 지닌 산화막 박막 트랜지스터의 제조 방법을 제공함에 있다.
본 발명에서는 상기 목적을 달성하기 위하여,
산화물 박막 트랜지스터에 있어서,
게이트;
상기 게이트에 대응되는 위치에 연속적으로 형성된 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층;
상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및
상기 캐핑층의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하는 산화물 박막 트랜지스터를 제공한다.
본 발명에 있어서, 상기 채널은 In-Zn 산화물에 Ni를 도핑한 물질로 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 채널은 Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소를 도핑한 물질로 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 1족 전이 원소는 Cu, Ag 또는 Au이며, 상기 2족 전 이 원소는 Pd, Pt 또는 Ds이며, 상기 3족 전이원소는 Co, Ir 또는 Mt인 것을 특징으로 한다.
본 발명에 있어서, 상기 캐핑층은 Ga-In-Zn 산화물인 것을 특징으로 한다.
본 발명에 있어서, 상기 캐핑층은 Ga-In-Zn 산화물에 1족 또는 2족 원소가 더 도핑된 것을 특징으로 한다.
또한, 본 발명에서는 산화물 박막 트랜지스터의 제조 방법에 있어서,
기판 상에 게이트를 형성하고, 상기 기판 및 상기 게이트 상에 게이트 절연층을 형성하는 단계;
상기 게이트에 대응되는 게이트 절연층 상에 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층을 형성하는 단계; 및
상기 캐핑층의 양측부에 소스 및 드레인을 형성하는 단계;를 포함하는 산화물 박막 트랜지스터의 제조 방법을 제공한다.
본 발명에 있어서, 상기 채널은 In-Zn 산화물에 Ni를 도핑하여 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 채널은 Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소를 도핑하여 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 캐핑층은 Ga-In-Zn 산화물로 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 캐핑층은 Ga-In-Zn 산화물에 1족 또는 2족 원소를 더 도핑하여 형성하는 것 특징으로 한다.
또한, 본 발명에서는 산화물 박막 트랜지스터의 제조 방법에 있어서,
기판 상의 일영역에 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층을 형성하는 단계;
상기 캐핑층의 양측부에 소스 및 드레인을 형성하고 상기 캐핑층을 노출시키는 단계; 및
상기 캐핑층, 소스 및 드레인 상에 게이트 절연층을 형성하고, 상기 캐핑층에 대응되는 상기 게이트 절연층 상에 게이트를 형성하는 단계;를 포함하는 산화물 박막 트랜지스터의 제조 방법을 제공한다.
본 발명에 따르면, 다음과 같은 효과가 있다.
첫째, 산화물 박막 트랜지스터의 활성 영역을 채널 및 상기 채널보다 높은 일함수를 지닌 물질로 형성된 캐핑층의 다층 구조로 형성하여 새로운 구조 및 새로운 물질을 채널로 적용한 산화물 박막 트랜지스터를 제공한다.
둘째, 새로운 물질을 사용하여 On/Off 전류 특성 및 S.S 특성이 우수한 산화물 박막 트랜지스터를 제공할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 산화물 반도체 및 그 제조 방법에 대해 상세히 설명하고자 한다. 참고로, 도면에 도시된 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 표현되었음을 명심하여야 한다.
도 1a 및 도 1b는 본 발명의 실시예에 의한 산화물 박막 트랜지스터를 나타 낸 도면이다. 도 1a는 바텀 게이트(bottom gate)형 산화물 박막 트랜지스터 구조를 나타낸 것이며, 도 1b는 탑게이트(top gate)형 산화물 박막 트랜지스터 구조를 나타낸 도면이다.
본 발명의 실시예에 의한 산화물 박막 트랜지스터는 게이트; 상기 게이트에 대응되는 위치에 연속적으로 형성된 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층; 상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및 상기 캐핑층의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함한다. 이를 바텀 게이트 및 탑 게이트 구조로 각각 나누어 설명하면 다음과 같다.
도 1a를 참조하면, 기판(11)의 일영역 상에 게이트(12)가 형성되어 있으며, 기판(11) 및 게이트(12) 상에는 게이트 절연층(13)이 형성되어 있다. 기판(11)이 실리콘인 경우 그 표면에 산화층을 포함할 수 있다. 게이트(12)에 대응되는 게이트 절연층(13) 상에는 활성 영역에 해당하는 채널(14) 및 캡핑층(15)(capping layer)이 형성되어 있다. 그리고, 캐핑층(15)의 양측부 및 게이트 절연층(13) 상에는 소스(16a) 및 드레인(16b)이 형성되어 있으며, 캐핑층(15), 소스(16a) 및 드레인(16b) 상에는 패시베이션층(17)이 형성되어 있다.
도 1b를 참조하면, 기판(111)의 일영역 상에 활성 영역에 해당하는 채널(112) 및 캐핑층(113)이 형성되어 있다. 캐핑층(113)의 양측부에는 소스(114a) 및 드레인(114b)이 형성되어 있으며, 캐핑층(113), 소스(114a) 및 드레인(114b) 상에는 게이트 절연층(115)이 형성되어 있다. 캐핑층(113)에 대응되는 게이트 절연층(115) 상에는 게이트(116)가 형성되어 있으며, 게이트(116) 및 게이트 절연 층(115) 상에는 패시베이션층(117)이 형성되어 있다.
본 발명의 실시예에 의한 산화물 박막 트랜지스터는 활성 영역으로 채널 및 채널의 일면에 적어도 한 층 이상의 캐핑층을 지닌 것을 특징으로 한다. 여기서, 캐핑층은 채널보다 높은 일함수를 지닌 물질로 형성된 것을 특징으로 한다.
본 발명의 실시예에 의한 산화물 박막 트랜지스터를 형성하는 각 층의 물질에 대해 설명하면 다음과 같다. 기판(11, 111)은 통상적인 반도체 소자의 기판으로 사용되는 물질로 형성할 수 있으며, 예를 들어 Si, glass 또는 유기물 재료를 사용할 수 있다. 게이트(12, 116)는 전도성 물질을 사용할 수 있으며, 예를 들어 금속 또는 금속 산화물일 수 있다. 게이트 절연층(13, 115)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성할 수 있으며, 실리콘 산화물 또는 질화물을 이용할 수 있다. 예를 들면, SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4를또는 이들의 혼합물을 사용할 수 있다. 소스(16a, 114a) 및 드레인(16b, 114b)은 전도성 물질을 사용하여 형성할 수 있으며, 예를 들어 Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물을 이용할 수 있다.
본 발명의 실시예에 의한 산화물 박막 트랜지스터의 캐핑층(15, 113)은 채널(14, 112)보다 높은 일함수(work function)을 지닌 물질로 형성된 것을 특징으로 한다. 구체적으로 채널(14, 112) 및 캐핑층(15, 113)을 형성하는 물질을 예를 들면 다음과 같다. 채널(14, 112)은 In-Zn 산화물(IZO)에 Ni를 도핑한 물질, NIZO를 사 용할 수 있다. 그리고, Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소을 더 도핑하여 사용할 수 있다. 1족 전이 원소는 Cu, Ag 또는 Au 등을 사용할 수 있다. 2족 전이 원소는 Pd, Pt 또는 Ds 등을 사용할 수 있다. 3족 전이 원소는 Co, Ir 또는 Mt 등을 사용할 수 있다. 캐핑층(15, 113)은 채널(14, 112)보다 일함수가 큰 물질로 형성하며, Ga-In-Zn 산화물(GIZO) 또는 Ga-In-Zn 산화물에 Cu 또는 Ni 등의 1족 또는 2족 원소가 도핑된 물질을 사용할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2h는 도 1a에 나타낸 본 발명의 실시예에 의한 바텀 게이트 구조의 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 2a를 참조하면, 기판(11)을 마련한다. 기판(11)은 Si, glass 또는 유기물 재료를 사용할 수 있다. Si 기판을 사용하는 경우, 열산화 공정에 의해 표면에 절연층을 형성할 수 있다. 기판(11) 상에 게이트 전극(12)을 형성하기 위하여 금속 또는 전도성 금속 산화물 등의 전도성 물질을 도포하여 한다. 그리고, 도 2b에 난타낸 바와 같이, 전도성 물질을 패터닝함으로써 게이트(12)를 형성한다.
도 2c를 참조하면, 기판(11) 및 게이트(12) 상에 절연 물질을 도포하여 게이트 절연층(13)을 형성한다.
도 2d를 참조하면, 게이트(12)에 대응되는 게이트 절연층(13) 상에 채널 물질 및 캐핑층 물질을 PVD, CVD 또는 ALD 등의 공정으로 도포한다. 그리고, 도 2e에 나타낸 바와 같이, 패터닝 공정을 실시하여 채널(14) 및 캐핑층(15)을 형성한다.
도 2f를 참조하면, 게이트 절연층(13) 및 캐핑층(15) 상에 금속 또는 전도성 금속 산화물 등을 도포하여 전도성 물질층(16)을 형성한다. 그리고, 도 2g를 참조하면, 전도성 물질층(16)을 식각하여 소스(16a) 및 드레인(16b)을 형성하고, 캐핑층(15)을 노출시킨다.
마지막으로 도 2h를 참조하면, 캐핑층(15) 상에 절연물질을 도포하여 패시베이션층(17)을 형성한다.
도 3a 내지 도 3g는 도 1b에 나타낸 본 발명의 실시예에 의한 탑 게이트 구조의 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3a를 참조하면, 기판(111)을 마련한다. 기판(111)은 Si, glass 또는 유기물 재료를 사용할 수 있다. 그리고, 기판(111) 상에 채널 물질 및 캐핑층 물질을 PVD, CVD 또는 ALD 등의 공정으로 도포한다. 그리고, 도 3b에 나타낸 바와 같이, 패터닝 공정을 실시하여 채널(112) 및 캐핑층(113)을 형성한다.
도 3c를 참조하면, 기판(111) 및 캐핑층(113) 상에 금속 또는 전도성 금속 산화물 등을 도포하여 전도성 물질층(114)을 형성한다. 그리고, 도 3d를 참조하면, 전도성 물질층(114)을 식각하여 소스(114a) 및 드레인(114b)을 형성하고, 캐핑층(113)을 노출시킨다.
도 3e를 참조하면, 캐핑층(113), 소스(114a) 및 드레인(114b) 상에 절연 물질을 도포하여 게이트 절연층(115))을 형성한다. 도 3f를 참조하면, 게이트 절연층(115) 상에 금속 또는 전도성 금속 산화물 등의 전도성 물질을 도포한 뒤, 이를 패터닝하여 게이트(116)를 형성한다.
도 3g를 참조하면, 게이트 절연층(115) 및 게이트(116) 상에 절연 물질을 도포하여 패시베이션층(117)을 형성한다.
상술한 방법으로 본 발명의 실시예에 의한 산화물 박막 트랜지스터를 형성한 후, 400℃ 이하, 예를 들어 300℃의 온도에서 퍼니스, RTA(rapid thermal annealing), 레이저 또는 핫플레이트에 등을 이용하여 열처리 공정을 더 실시할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 전기적인 특성에 대해 설명하고자 한다.
도 4는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 전기적 특성을 나타낸 그래프이며, 도 5는 종래 기술에 의한 산화물 박막 트랜지스터의 전기적 특성을 나타낸 그래프이다.
도 4는 활성 영역으로 NIZO 채널층과 Cu를 도핑한 GIZO로 형성한 캐핑층을 포함하는 산화물 박막 트랜지스터에 대해 소스-드레인 전압(Vd)을 0.1, 5.1, 10.1V로 각각 고정한 상태에서 게이트 전압(VGS)-드레인 전류(IDS) 값의 변화를 나타낸 그래프이다. 도 4를 참조하면, 소스-드레인 전압이 10.1V인 경우, On 전류 값이 약 10-4 A이고, Off 전류 값이 10-12A 이하이며, On/Off 전류 비는 108 이상인 것을 알 수 있다. 그리고, Subthreshold swing(S.S)은 약 0.83V/dec이었다.
도 5는 활성 영역으로 NIZO 채널층만을 형성한 산화물 박막 트랜지스터에 대해 소스-드레인 전압(Vd)을 0.1, 5.1, 10.1V로 각각 고정한 상태에서 게이트 전 압(VGS)-드레인 전류(IDS) 값의 변화를 나타낸 그래프이다. 도 5를 참조하면, 소스-드레인 전압이 10.1V인 경우, On/Off 전류 비는 105 정도이며, Subthreshold swing(S.S)은 약 4.90V/dec이었다.
도 6에서는 도 4 및 도 5의 소스-드레인 전압(Vd)이 0.1V이 경우를 비교한 그래프이다. 도 6을 참조하면, 활성 영역에 채널 및 채널의 일면에 채널보다 높은 일함수를 지닌 캐핑층을 형성함으로써, on/off 전류비를 크게 향상시킬 수 있으며, S.S 특성도 향상되는 것을 확인할 수 있다.
도 7은 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 캡핑층의 두께에 따른 전기적 특성을 나타낸 그래프이다. 도 7은 활성 영역으로 NIZO 채널층과 Cu를 도핑한 GIZO로 형성한 캐핑층을 포함하는 산화물 박막 트랜지스터에서 캐핑층의 두께를 각각 350Å 및 250Å으로 형성한 시편을 마련하여 전기적 특성을 조서한 그래프이다. 도 7을 참조하면, 캐핑층이 두꺼워짐에 따라 Ioff가 감소하며, S.S 특성은 향상되는 것을 알 수 있다. 그러나 캐핑층의 두께에 따라 Ion의 변화는 크지 않은 것을 알 수 있다.
상기와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 산화물 박막 트랜지스터를 이용하여 디스플레이 또는 크로스 포인트형 메모리 소자 등의 다양한 전자 소자를 제조할 수 있을 것이다.
결과적으로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니 고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1a는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 바텀 게이트 구조를 나타낸 도면이다.
도 1b는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 탑 게이트 구조를 나타낸 도면이다.
도 2a 내지 도 2h는 도 1a에 나타낸 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 바텀 게이트 구조의 제조 방법을 나타낸 도면이다.
도 3a 내지 도 3g는 도 1b에 나타낸 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 탑 게이트 구조의 제조 방법을 나타낸 도면이다.
도 4는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 전기적 특성을 나타낸 그래프이다.
도 5는 종래 기술에 의한 산화물 박막 트랜지스터의 전기적 특성을 나타낸 그래프이다.
도 6은 본 발명의 종래 기술에 의한 산화물 박막 트랜지스터의 전기적 특성을 비교한 그래프이다.
도 7은 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 캡핑층의 두께에 따른 전기적 특성을 나타낸 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 111... 기판 12, 116... 게이트
13, 115... 게이트 절연층 14, 112... 채널
15, 113... 캐핑층 16a, 114a... 소스
16b, 114b... 드레인 17, 117... 패시베이션층
Claims (16)
- 산화물 박막 트랜지스터에 있어서,게이트;상기 게이트에 대응되는 위치에 연속적으로 형성된 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층;상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및상기 캐핑층의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터.
- 제 1항에 있어서,상기 채널은 In-Zn 산화물에 Ni를 도핑한 물질로 형성된 것을 특징으로 하는 산화물 박막 트랜지스터.
- 제 1항에 있어서,상기 채널은 Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소를 도핑한 물질로 형성된 것을 특징으로 하는 산화물 박막 트랜지스터.
- 제 3항에 있어서,상기 1족 전이 원소는 Cu, Ag 또는 Au이며, 상기 2족 전이 원소는 Pd, Pt 또는 Ds이며, 상기 3족 전이원소는 Co, Ir 또는 Mt인 것을 특징으로 하는 산화물 박막 트랜지스터.
- 제 2항에 있어서,상기 캐핑층은 Ga-In-Zn 산화물인 것을 특징으로 하는 산화물 박막 트랜지스터.
- 제 5항에 있어서,상기 캐핑층은 Ga-In-Zn 산화물에 1족 또는 2족 원소가 더 도핑된 것을 특징으로 하는 산화물 박막 트랜지스터.
- 산화물 박막 트랜지스터의 제조 방법에 있어서,기판 상에 게이트를 형성하고, 상기 기판 및 상기 게이트 상에 게이트 절연층을 형성하는 단계;상기 게이트에 대응되는 게이트 절연층 상에 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층을 형성하는 단계;상기 캐핑층의 양측부에 소스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 채널은 In-Zn 산화물에 Ni를 도핑하여 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 채널은 Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소를 도핑하여 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 캐핑층은 Ga-In-Zn 산화물로 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 10항에 있어서,상기 캐핑층은 Ga-In-Zn 산화물에 1족 또는 2족 원소를 더 도핑하여 형성하는 것 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 산화물 박막 트랜지스터의 제조 방법에 있어서,기판 상의 일영역에 채널 및 상기 채널보다 높은 일함수를 지닌 캐핑층을 형성하는 단계;상기 캐핑층의 양측부에 소스 및 드레인을 형성하고 상기 캐핑층을 노출시키는 단계; 및상기 캐핑층, 소스 및 드레인 상에 게이트 절연층을 형성하고, 상기 캐핑층에 대응되는 상기 게이트 절연층 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 12항에 있어서,상기 채널은 In-Zn 산화물에 Ni를 도핑하여 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 12항에 있어서,상기 채널은 Ni-In-Zn 산화물에 1족, 2족 또는 3족 전이 원소를 도핑하여 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 12항에 있어서,상기 캐핑층은 Ga-In-Zn 산화물로 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
- 제 15항에 있어서,상기 캐핑층은 Ga-In-Zn 산화물에 1족 또는 2족 원소를 더 도핑하여 형성하는 것 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
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