KR101963225B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title abstract description 35
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 11
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 6
- 239000002041 carbon nanotube Substances 0.000 claims description 4
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 4
- 229920001940 conductive polymer Polymers 0.000 claims description 3
- 229910021389 graphene Inorganic materials 0.000 claims description 3
- 229910000765 intermetallic Inorganic materials 0.000 claims description 3
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920000307 polymer substrate Polymers 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
박막 트랜지스터 및 그 제조방법이 개시된다. 개시된 박막 트랜지스터는 채널 표면에 소스 및 드레인과 이격되게 형성된 플로팅 채널을 포함할 수 있으며, 프로팅 채널 상에 소스 또는 드레인과의 간격을 제어하기 위한 절연층을 더 포함할 수 있다.
Description
개시된 실시예는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 또한 a-Si TFT는 통상적으로 300℃ 정도의 고온의 환경에서 공정을 수행해야 하는 제한이 있어서, 플렉서블 디스플레이(flexible display)를 구현하기 위한 폴리머 기판(polymer substrate)등에는 적용하기 힘들다는 문제점이 있었다
따라서 a-Si TFT를 대체할 수 있는 다양한 박막 트랜지스터에 대한 개발이 이루어 지고 있다.
다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, 제조 장비의 한계나 균일도 불량과 같은 기술적인 문제로 대형화가 어렵다.
산화물 반도체는 비정질 상이기 때문에 대면적화가 용이하면서, a-Si TFT 보다 높은 이동도를 갖기 때문에 a-Si TFT를 대체하는 차세대 TFT로 주목 받고 있다. 그러나, 산화물 반도체는 플라즈마에 의한 손상(damage)이나 수분이나 산소의 흡착 등과 같은 외부 환경에 의한 물질의 전기적 특성 변화가 발생할 수 있다. 유기박막 트랜지스터(Organic Thin Film Transistor: OTFT)는 기존의 실리콘 박막 트랜지스터와 비교할 때, 플라즈마를 이용한 화학증착(PECVD)이 아닌 상압의 습식 공정(wet process)에 의한 반도체층의 형성이 가능하고, 필요에 따라서는 전체 공정이 플라스틱 기판을 이용한 연속공정(roll to roll)에 의해 달성될 수 있어서, 저가의 트랜지스터를 구현할 수 있다는 큰 장점이 있다. 하지만 아직까지 실리콘 트랜지스터 대비 전하 이동도가 낮고 누설 전류 값이 크다.
본 발명의 일 실시예에서는 박막 트랜지스터 및 그 제조 방법을 제공한다.
예시적인 실시예에 따른 박막 트랜지스터는, 소스 및 드레인; 상기 소스 및 상기 드레인 사이에 형성된 채널; 상기 채널 상에 형성되는 것으로, 상기 소스 및 상기 드레인과 이격되게 형성된 플로팅 채널; 및 상기 플로팅 채널 상에 형성되고, 상기 소스 및 상기 드레인의 아래에 형성되는 절연층;을 포함하고, 상기 채널과 상기 플로팅 채널은 서로 다른 물질로 형성되고, 상기 플로팅 채널의 저항은 상기 채널의 온(on) 상태의 저항보다 작으며, 상기 플로팅 채널은 상기 채널과 직접적으로 접촉되어 형성될 수 있다.
상기 채널에 대응되게 기판 상에 형성된 게이트를 더 포함할 수 있다.
상기 게이트와 상기 채널 사이에 형성된 게이트 절연층을 더 포함할 수 있다.
상기 소스 또는 상기 드레인 중 적어도 하나는 상기 절연층과 상기 채널의 끝 부분과 접촉할 수 있다.
상시 플로팅 채널 과 상기 소스 또는 상기 드레인 사이의 이격 간격은 상기 절연층의 두께와 대응될 수 있다.
상기 채널은 산화물을 포함할 수 있다.
상기 플로팅 채널, 상기 소스 와 상기 드레인은 동일한 전도성 물질로 형성될 수 있다.
상기 플로팅 채널은 금속, 금속 합금, 금속 산화물, 금속간 화합물, 전도성 고분자, 불순물이 도핑된 반도체, 탄소나노튜브 및 그라핀으로 이루어진 그룹에서 선택된 어느 하나 또는 둘 이상의 조합으로 형성되는 물질로 형성될 수 있다.
예시적인 실시예에 따른 박막 트랜지스터는, 소스 및 드레인; 상기 소스 및 상기 드레인 사이에 형성된 채널; 상기 채널에 대응되게 기판 상에 형성된 게이트; 상기 게이트 와 상기 채널 사이에 형성된 게이트 절연층; 상기 채널 상에 형성되는 것으로, 상기 소스 및 상기 드레인과 이격되게 형성된 플로팅 채널; 및 상기 플로팅 채널 상에 형성되고, 상기 소스 및 상기 드레인의 아래에 형성되는 절연층;을 포함하고,
상기 채널과 상기 플로팅 채널은 서로 다른 물질로 형성되고, 상기 플로팅 채널의 저항은 상기 채널의 온(on) 상태의 저항보다 작으며,
상기 플로팅 채널은 상기 채널과 직접적으로 접촉되어 형성되고,
상기 플로팅 채널은 캐리어의 이동을 원활히 하여 효율적인 트래지스터 구현을 가능하게 할 수 있다.
예시적인 실시예에 따른 박막 트랜지스터 제조 방법은,
기판 상에 게이트 및 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 채널을 형성하는 단계;
상기 채널 상에 도전 물질을 도포하는 단계;
상기 도전 물질을 패터닝하여 플로팅 채널을 형성하는 단계;
상기 플로팅 채널 상에 절연 물질을 도포하고 절연층을 형성하는 단계;
상기 게이트 절연층, 채널 및 절연층 상에 도전층을 형성하는 단계;
상기 도전층을 패터닝하여 소스 및 드레인을 형성하는 단계를 포함하고,
상기 플로팅 채널은 상기 소스 및 상기 드레인과 이격되게 형성되며,
상기 채널과 상기 플로팅 채널은 서로 다른 물질로 형성되고, 상기 플로팅 채널의 저항은 상기 채널의 온(on) 상태의 저항보다 작으며,
상기 플로팅 채널은 상기 채널과 직접적으로 접촉되어 형성될 수 있다.
상기 플로팅 채널, 상기 소스와 상기 드레인은 동일한 전도성 물질로 형성되어 동일한 패터닝 프로세스를 통해 형성될 수 있다.
개시된 실시예에 따르면, 박막 트랜지스터의 전체 채널의 길이를 증가 또는 유지하여 양의 문턱전압을 얻을 수 있으면서 동시에 유효 채널의 길이를 감소시켜 높은 전류 값을 얻을 수 있는 고이동도 산화물 박막 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 실시예에 의한 산화물 박막 트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 의한 산화물 박막 트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 의한 산화물 박막 트랜지스터를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 의한 박막 트랜지스터의 구조를 개략적으로 표시한 단면도이다. 도 1에서는 바텀 게이트(bottom gate)형 박막 트랜지스터를 나타내었으나, 본 발명의 실시예에 의한 박막 트랜지스터는 바텀 게이트형 박막 트랜지스터에 적용될 수 있다.
도 1을 참조하면, 본 발명의 실시예에 의한 박막 트랜지스터는 기판(11)의 일영역 상에 형성된 게이트(13), 기판(11) 및 게이트(13) 상에 형성된 게이트 절연층(14)을 포함할 수 있다. 기판(11)이 Si로 형성된 경우 Si 표면에 열산화 공정에 의한 산화층(12)을 더 포함할 수 있다. 그리고, 게이트(13)에 대응되는 게이트 절연층(14) 상에는 채널(15)이 형성되어 있으며, 채널(15)의 양측부 및 게이트 절연층(14) 상에는 소스(16a) 및 드레인(16b)이 형성될 수 있다. 그리고 상기 채널(15)의 표면에는 상기 소스(16a) 및 드레인(16b)과 이격되게 플로팅 채널(17)이 형성될 수 있다.
상기 기판(11)은 일반적인 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예를 들어 실리콘, 유리 또는 유기물 재료를 사용할 수 있다. 기판(11) 표면에 형성된 산화층(12)은 예를 들어 실리콘 기판을 열산화하여 형성된 SiO2 일 수 있다.
게이트(13)는 전도성 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 Ti, Pt, Ru,Au,Ag, Mo, Al, W 또는 Cu와같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물일 수 있다. 게이트 절연층(14)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성된 것일 수 있다. 구체적으로 SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다.
채널(15)은 일반적인 반도체 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 산화물 반도체, 유기 반도체, C, Si, Ge, SiGe, GaN, GaAs, InSb, InP, CdS 등의 3족, 4족, 5족 반도체 및 그 화합물, 탄소나노튜브(carbon nano tube),그라핀(graphene) 등을 사용하여 형성할 수 있다.
소스(16a) 및 드레인(16b)은 전도성 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 Ti, Pt, Ru,Au,Ag, Mo, Al, W 또는 Cu와같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등을 사용할 수 있다.
플로팅 채널(17)은 일반적인 전도성 물질을 사용하여 형성된 것일 수 있고, 소스(16a) 및 드레인(16b)과 동일 물질로 형성된 것일 수 있다. 예를 들어, 금속 및 금속의 합금(alloy), 금속 산화물(metallic oxide : ITO, IZO 등), 금속간 화합물(intermetallic compound), 전도성 고분자, 불순물이 도핑된 반도체, 탄소나노튜브 또는 그라핀 등을 사용할 수 있다. 채널(15)의 양측부가 소스(16a) 및 드레인(16b)과 인접해 있는 것과 달리 플로팅 채널(17)은 양측부가 소스(16a) 및 드레인(16b)과 이격되게 형성된다. 따라서, 플로팅 채널은 off 상태를 별도로 조절할 필요가 없다.
본 실시예에서, 상기 플로팅 채널(17)의 저항은 채널(15)의 온(on) 상태의 저항 보다 작을 수 있다. 이 경우, 캐리어의 이동이 저항이 낮은 플로팅 채널(17)을 통하여 주로 이루어지므로 채널(15)만을 사용하였을 때 보다 효율적인 트랜지스터 구현이 가능하다. 예를 들면, 채널을 산화물로 형성한 경우, 산화물 반도체의 특성 때문에, 채널의 길이가 감소할수록 소스와 드레인 사이의 전계(Electric Field)가 증가하여 박막 트랜지스터의 문턱전압(Threshold Voltage, Vth)이 음의 방향으로 이동하여, 일반적인 박막 트랜지스터 구동의 범위를 넘어서는 문제가 발생한다. 이를 막기 위해서는 박막 트랜지스터의 채널의 길이(length)를 증가시켜야 하지만, 그렇게 되면 박막 트랜지스터의 전류(On Current,Ion)가 감소하는 문제가 발생한다. 그러나 본 발명의 실시예와 같이 온(on) 상태의 채널보다 저항이 작은 플로팅 채널(17)을 형성하면 플로팅 채널(17)은 저항이 낮기 때문에 박막 트랜지스터 길이가 증가하더라도 전류가 감소하지 않는다. 따라서, 박막 트랜지스터의 채널의 길이를 증가 또는 유지시켜 양의 문턱전압을 얻을 수 있으면서 동시에 유효 채널의 길이를 감소시켜 높은 전류 값 및 고이동도를 얻을 수 있다. 참고로, 여기서 채널의 길이라 함은 소스(16a) 및 드레인(16b) 사이의 거리를 의미한다.
또한 유기물을 채널로 사용하는 경우, 일반적으로 프린팅 공정을 통해 유기반도체 층을 형성할 수 있다. 이때 프린팅 공정의 레졸루션(resolution) 한계 때문에 채널의 길이(Length)를 줄일 수 없으므로, 박막 트랜지스터의 전류(On Current,Ion)가 감소하는 문제가 발생한다. 본 발명의 실시예와 같이 플로팅 채널(17)을 형성하게 되면, 플로팅 채널(17)은 저항이 낮기 때문에 박막 트랜지스터의 채널의 길이가 증가하더라도 전류가 감소하지 않고 높은 전류 값을 얻을 수 있다.
이하, 도 2a 내지 도 2e를 참조하여 본 발명의 일 실시예에 의한 산화물 박막 트랜지스터의 제조 방법에 대해 설명하고자 한다.
도 2a를 참조하면, 먼저 기판(11)을 마련한다. 기판(11)은 실리콘, 유리 또는 플라스틱 등을 주로 사용할 수 있으며, 이에 한정되는 것은 아니다. 실리콘을 기판(11)으로 사용하는 경우, 열산화 공정에 의해 기판(11) 표면에 절연층(12), 예를 들어 SiO2를 형성할 수 있다. 그리고, 기판(11) 상에 금속 또는 전도성 금속 산화물 등의 전도성 물질(13a)을 도포한다.
도 2b를 참조하면, 전도성 물질(13a)을 패터닝함으로써 게이트(13)를 형성한다. 도 2c를 참조하면, 게이트(13) 상부에 절연 물질을 도포하고 패터닝하여 게이트 절연층(14)을 형성한다. 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 하프늄(Hf) 산화물, 알루미늄 산화물 또는 하프늄 산화물 및 알루미늄산화물의 혼합물로 형성할 수 있다.
도 2d를 참조하면, 게이트 절연층(14) 상에 채널 물질을 패터닝 함으로써 채널(15)을 형성한다. 채널을 형성하는 방법은 채널 물질을 PVD, CVD 또는 ALD 등의 공정으로 도포한 뒤, 게이트(13)에 대응되는 게이트 절연층(14) 상에 채널 물질들이 잔류하도록 패터닝하거나, 프린팅 등을 통하여 해당 위치에 채널을 직접 형성 할 수 있다.
도 2e를 참조하면, 금속 또는 전도성 금속 산화물 등의 물질을 채널(15) 및 게이트 절연층(14) 상에 도포한 뒤, 패터닝함으로써 소스(16a) 및 드레인(16b)과 플로팅 채널(17)을 형성한다. 여기서, 플로팅 채널(17)을 소스(16a) 및 드레인(16b)과 동일한 물질로 형성하는 경우, 플로팅 채널(17)을 소스(16a) 및 드레인(16b)을 함께 동일한 패터닝 프로세스를 통해 형성할 수 있다.
마지막으로, 섭씨 400도 이하, 예를 들어 섭씨 약 300도의 온도에서 일반적인 퍼니스(furnace), RTA(rapid thermal annealing), 레이저 또는 핫플레이트에 등을 이용하여 열처리 공정을 실시하여 산화물 박막 트랜지스터를 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 의한 산화물 박막 트랜지스터를 나타낸 단면도이다. 여기서는 바텀 게이트 구조의 박막 트랜지스터를 나타내었다.
도 3을 참조하면, 기판(31)의 일영역 상에 게이트(33), 기판(31) 및 게이트(33) 상에는 게이트 절연층(34)이 형성될 수 있다. 기판(31)이 실리콘으로 형성된 경우 실리콘 표면에 열산화 공정에 의해 형성된 실리콘 산화층(32)을 더 포함할 수 있다. 게이트 절연층(34) 상의 일영역, 예를 들어 게이트(33)에 대응되는 게이트 절연층(34) 상에는 채널(35)이 형성될 수 있으며, 채널(35)의 양측부에는 소스(36a) 및 드레인(36b)이 형성될 수 있다. 채널(35) 표면에는 플로팅 채널(37)이 더 형성될 수 있는데, 여기서 플로팅 채널(37)은 채널(35)보다 좁은 폭을 지니도록 형성될 수 있으며, 소스(36a) 및 드레인(36b)과 일정 간격(d)만큼 이격되도록 형성될 수 있다.
플로팅 채널(37)과 소스(36a) 또는 플로팅 채널(37)과 드레인(36b) 사이의 간격(d)은 수 나노미터 내지 수백 나노미터 간격으로 조절할 수 있으며, 특히 짧은 간격을 확보하기 위하여 플로팅 채널(37) 상에 절연층(38)을 더 형성할 수 있다. 소스(36a) 또는 드레인(36b) 중 적어도 하나는 절연층(38)과 채널(35)의 끝 부분과 접촉하도록 형성할 수 있다. 도 3에 나타낸 바와 같이, 플로팅 채널(37)과 소스(36a) 또는 드레인(36b) 사이의 간격(d)은 실질적으로 절연층(38)의 두께에 대응되는 것을 알 수 있다.
절연층(38)을 수나노미터 내지 수백나노미터의 두께로 형성함으로써 플로팅 채널(37)과 소스(36b) 또는 드레인(36b) 사이의 간격을 제어할 수 있으며, 도 1에 나타낸 실시예에 비해 채널의 길이를 더욱 짧게 형성할 수 있어 on 전류(on current)및 채널 이동도(mobility)를 향상시킬 수 있다.
도 3에 나타낸 기판(31), 산화층(32), 게이트(33), 게이트 절연층(34), 채널(35), 소스(36a), 드레인(36b) 및 플로팅 채널(37)은 상기 도 1의 설명에 나타낸 동일한 명칭을 지닌 구성 요소의 재료를 동일하게 사용할 수 있다. 그리고 절연층(38)은 일반적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성된 것일 수 있으며, 예를 들어 실리콘 산화물, 실리콘 질화물, high-k 물질 또는 혼합물 등을 제한없이 사용할 수 있다.
도 3에 나타낸 산화물 박막 트랜지스터를 제조하는 공정은 도 2a 내지 도 2d의 제조 방법을 그대로 적용할 수 있으며, 채널(35)을 형성한 후, 채널(37) 상에 금속 또는 전도성 금속 산화물 등의 물질을 도포한 후 패터닝하여 플로팅 채널(37)을 먼저 형성한다. 그리고, 플로팅 채널(37) 상에 수 나노미터 내지 수백 나노미터 두께의 절연 물질을 상기 플로팅 채널(37)을 둘러싸도록 도포하여 절연층(38)을 형성한다. 그리고, 게이트 절연층(34), 채널(35) 및 절연층(38) 상에 금속 또는 전도성 금속 산화물 등의 물질을 도포한 뒤 패터닝하여 소스(36a) 및 드레인(36b)을 형성할 수 있다.
상술한 바와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 LCD, OLED 등 평판 디스플레이의 구동 트랜지스터, 메모리 소자의 주변회로 구성을 위한 트랜지스터 등의 다양한 전자 소자를 제조할 수 있을 것이다. 본 발명의 실시예에 의한 박막 트랜지스터는 바텀 게이트형으로 사용될 수 있다. 결과적으로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
11, 31: 기판 12, 32: 산화층
13, 33: 게이트 14, 34: 게이트 절연층
15, 35: 채널 16a, 36a: 소스
16b, 36b: 드레인 17, 37: 플로팅 채널
38: 절연층
13, 33: 게이트 14, 34: 게이트 절연층
15, 35: 채널 16a, 36a: 소스
16b, 36b: 드레인 17, 37: 플로팅 채널
38: 절연층
Claims (15)
- 소스 및 드레인;
상기 소스 및 상기 드레인 사이에 형성된 채널;
상기 채널 상에 형성되는 것으로, 상기 소스 및 상기 드레인과 이격되게 형성된 플로팅 채널; 및
상기 플로팅 채널 상에 형성되고, 상기 소스 및 상기 드레인의 아래에 형성되는 절연층;
상기 채널의 하부에 구비된 기판; 및
상기 채널과 기판 사이에 상기 채널에 대응되게 형성된 게이트;를 포함하고,
상기 채널과 상기 플로팅 채널은 서로 다른 물질로 형성되고, 상기 플로팅 채널의 저항은 상기 채널의 온(on) 상태의 저항보다 작으며,
상기 플로팅 채널은 상기 채널과 직접적으로 접촉되어 형성되는 박막 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 게이트와 상기 채널 사이에 형성된 게이트 절연층을 더 포함하는 박막 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 플로팅 채널 과 상기 소스 또는 상기 드레인 사이의 이격 간격은 상기 절연층의 두께와 대응되는 것을 특징으로 하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 채널은 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 플로팅 채널, 상기 소스 와 상기 드레인은 동일한 전도성 물질로 형성된 것을 특징으로 하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 플로팅 채널은 금속, 금속 합금, 금속 산화물, 금속간 화합물, 전도성 고분자, 불순물이 도핑된 반도체, 탄소나노튜브 및 그라핀으로 이루어진 그룹에서 선택된 어느 하나 또는 둘 이상의 조합으로 형성되는 물질로 형성된 것을 특징으로 하는 박막 트랜지스터. - 소스 및 드레인;
상기 소스 및 상기 드레인 사이에 형성된 채널;
상기 채널 하부에 구비된 기판;
상기 채널에 대응되게 상기 기판과 채널 사이에 형성된 게이트;
상기 게이트와 상기 채널 사이에 형성된 게이트 절연층;
상기 채널 상에 형성되는 것으로, 상기 소스 및 상기 드레인과 이격되게 형성된 플로팅 채널; 및
상기 플로팅 채널 상에 형성되고, 상기 소스 및 상기 드레인의 아래에 형성되는 절연층;을 포함하고,
상기 채널과 상기 플로팅 채널은 서로 다른 물질로 형성되고, 상기 플로팅 채널의 저항은 상기 채널의 온(on) 상태의 저항보다 작으며,
상기 플로팅 채널은 상기 채널과 직접적으로 접촉되어 형성되고,
상기 플로팅 채널은 캐리어의 이동을 원활히 하여 효율적인 트랜지스터 구현을 가능하게 하는 것을 특징으로 하는 박막 트랜지스터. - 삭제
- 제 9 항에 있어서,
상기 플로팅 채널과 상기 소스 또는 상기 드레인 사이의 이격 간격은 상기 절연층의 두께와 대응 되는 것을 특징으로 하는 박막 트랜지스터. - 제 9 항에 있어서,
상기 채널은 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제 9 항에 있어서,
상기 플로팅 채널, 상기 소스와 상기 드레인은 동일한 전도성 물질로 형성된 것을 특징으로 하는 박막 트랜지스터. - 기판 상에 게이트 및 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 채널을 형성하는 단계;
상기 채널 상에 도전 물질을 도포하는 단계;
상기 도전 물질을 패터닝하여 플로팅 채널을 형성하는 단계;
상기 플로팅 채널 상에 절연 물질을 도포하고 절연층을 형성하는 단계;
상기 게이트 절연층, 채널 및 절연층 상에 도전층을 형성하는 단계;
상기 도전층을 패터닝하여 소스 및 드레인을 형성하는 단계를 포함하고,
상기 플로팅 채널은 상기 소스 및 상기 드레인과 이격되게 형성되며,
상기 채널과 상기 플로팅 채널은 서로 다른 물질로 형성되고, 상기 플로팅 채널의 저항은 상기 채널의 온(on) 상태의 저항보다 작으며,
상기 플로팅 채널은 상기 채널과 직접적으로 접촉되어 형성되는 박막 트랜지스터 제조 방법. - 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20100007078 | 2010-01-26 | ||
| KR1020100007078 | 2010-01-26 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110004535A Division KR20110088390A (ko) | 2010-01-26 | 2011-01-17 | 박막 트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180020200A KR20180020200A (ko) | 2018-02-27 |
| KR101963225B1 true KR101963225B1 (ko) | 2019-07-31 |
Family
ID=44926982
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110004535A KR20110088390A (ko) | 2010-01-26 | 2011-01-17 | 박막 트랜지스터 및 그 제조 방법 |
| KR1020180019527A KR101963225B1 (ko) | 2010-01-26 | 2018-02-19 | 박막 트랜지스터 및 그 제조 방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110004535A KR20110088390A (ko) | 2010-01-26 | 2011-01-17 | 박막 트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR20110088390A (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101457762B1 (ko) * | 2012-07-09 | 2014-11-03 | 청주대학교 산학협력단 | 금속 박막 트랜지스터 및 그 제조방법 |
| KR101532310B1 (ko) * | 2013-02-18 | 2015-06-29 | 삼성전자주식회사 | 2차원 소재 적층 플렉서블 광센서 |
| KR101503011B1 (ko) * | 2013-10-04 | 2015-03-18 | 한국화학연구원 | 박막 트랜지스터와 이의 제조방법 |
| KR102192083B1 (ko) * | 2013-11-13 | 2020-12-16 | 삼성전자주식회사 | 높은 온/오프 전류비를 가진 박막 트랜지스터 |
| WO2019083899A1 (en) * | 2017-10-23 | 2019-05-02 | Printed Energy Pty Ltd | THIN FILM AUTOCOMMUTATION DEVICE |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258223A (ja) | 2006-03-20 | 2007-10-04 | Canon Inc | 薄膜トランジスタ及び表示装置 |
| JP2008140984A (ja) | 2006-12-01 | 2008-06-19 | Sharp Corp | 半導体素子、半導体素子の製造方法、及び表示装置 |
| JP5487421B2 (ja) | 2006-01-09 | 2014-05-07 | テクニオン リサーチ アンド ディベロップメント ファウンデーション リミティド | トランジスタの構造及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190857A (ja) * | 1992-01-10 | 1993-07-30 | Toshiba Corp | 薄膜トランジスタ |
-
2011
- 2011-01-17 KR KR1020110004535A patent/KR20110088390A/ko active Application Filing
-
2018
- 2018-02-19 KR KR1020180019527A patent/KR101963225B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5487421B2 (ja) | 2006-01-09 | 2014-05-07 | テクニオン リサーチ アンド ディベロップメント ファウンデーション リミティド | トランジスタの構造及びその製造方法 |
| JP2007258223A (ja) | 2006-03-20 | 2007-10-04 | Canon Inc | 薄膜トランジスタ及び表示装置 |
| JP2008140984A (ja) | 2006-12-01 | 2008-06-19 | Sharp Corp | 半導体素子、半導体素子の製造方法、及び表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110088390A (ko) | 2011-08-03 |
| KR20180020200A (ko) | 2018-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |