KR101457762B1 - 금속 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 금속 박막 트랜지스터는 서로 이격된 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극과 접촉하는 반도체 재질의 채널층, 및 상기 소스 전극 및 드레인 전극과 접촉하지 않도록 상기 채널층과 접촉하는 금속 재질의 금속층을 포함하는 것을 특징으로 한다.
상기와 같이 구성되는 본 발명에 따른 금속 박막 트랜지스터 및 그 제조방법은 소스 전극 및 드레인 전극과 접촉하는 반도체 재질의 채널층에 상기 전극들과 접촉하지 않고 상기 채널층과 접촉하는 금속 재질의 금속층을 형성함으로써 게이트 전압이 인가될 경우 상기 금속층을 통하여 높은 수준의 전자 이동도를 구현할 수 있는 장점이 있다.
상기와 같이 구성되는 본 발명에 따른 금속 박막 트랜지스터 및 그 제조방법은 소스 전극 및 드레인 전극과 접촉하는 반도체 재질의 채널층에 상기 전극들과 접촉하지 않고 상기 채널층과 접촉하는 금속 재질의 금속층을 형성함으로써 게이트 전압이 인가될 경우 상기 금속층을 통하여 높은 수준의 전자 이동도를 구현할 수 있는 장점이 있다.
Description
본 발명은 금속 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 소스 전극과 드레인 전극 사이에 이들 전극과 접촉하는 반도체 재질의 채널층과 이들 금속과 접촉하지 않는 금속 재질의 금속층을 형성함으로써 상기 채널층에 의하여 박막 트랜지스터 고유의 턴오프(turn-off) 특성은 유지하면서도 턴온시에는 상기 금속층에 의하여 높은 전자 이동도와 신뢰성을 가지는 고성능 금속 박막 트랜지스터 및 그 제조방법을 제공하기 위한 것이다.
일반적으로 유기 발광 다이오드(OLED)나 액정 표시장치(LCD) 등과 같은 디스플레이 장치들은 스위칭 소자 또는 구동 소자로서 박막 트랜지스터(TFT)를 사용하고 있는데, 상기 박막 트랜지스터의 경우 소스 전극과 드레인 전극을 연결하는 채널층을 주로 비정질 실리콘(a-Si)으로 구성하였다.
상기 비정질 실리콘을 사용한 박막 트랜지스터의 경우 비용이 저렴하다는 장점은 있으나, 전자 이동도(mobility)가 0.5 내지 1 ㎠/V-s 수준으로 낮기 때문에 대면적 및 고해상도가 요구되는 AMOLED와 같은 차세대 디스플레이에 적용하기 곤란하다는 문제점이 있었다.
이러한 문제점을 해결하기 위하여 최근에는 엑시머 레이저 열처리(excimer laser annealing, ELA) 방법으로 상기 채널층을 전자 이동도가 높은 다결정 실리콘(poly-Si)으로 구성함으로써 박막 트랜지스터의 전자 이동도를 개선하려는 기술들이 개발되었는데, 이러한 다결정 실리콘을 이용한 박막 트랜지스터에 관한 내용은 하기 [문헌 1] 등에 상세히 개시되어 있다.
그러나, 상기 다결정 실리콘을 이용하는 방법의 경우에도 전자 이동도가 우수하다는 장점은 있으나 제조 공정이 어렵고 제조 비용이 크게 증가하는 문제점이 있기 때문에, 저가의 비용으로 전자 이동도 및 신뢰성이 우수한 박막 트랜지스터를 제조할 수 있는 새로운 기술이 절실히 요구되고 있다.
[문헌 1] 한국공개특허 제2011-59229호(2011. 6. 2. 공개)
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 박막 트랜지스터의 소스 전극과 드레인 전극 사이에 상기 전극들과 접촉하도록 형성되는 반도체 재질의 채널층과 상기 채널층과 접촉하되 상기 전극들과는 접촉하지 않도록 형성되는 금속층이 포함되도록 구성함으로써 상기 채널층에 의하여 박막 트랜지스터 고유의 턴오프 특성은 유지하면서도 상기 금속층에 의하여 전자 이동도를 크게 향상시킬 수 있는 금속 박막 트랜지스터 및 그 제조방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 상기 금속층이 채널층상에 형성되어 상기 채널층을 보호하는 패시베이션(passivation) 박막의 기능도 동시에 수행하도록 구성함으로써 박막 트랜지스터의 신뢰성을 제고할 수 있는 금속 박막 트랜지스터 및 그 제조방법을 제공하기 위한 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 금속 박막 트랜지스터는 서로 이격된 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극과 접촉하는 반도체 재질의 채널층, 및 상기 소스 전극 및 드레인 전극과 접촉하지 않도록 상기 채널층과 접촉하는 금속 재질의 금속층을 포함하는 것을 특징으로 한다.
또한, 상기 소스 전극, 드레인 전극, 채널층 및 금속층과 접촉하는 게이트 절연막과, 상기 게이트 절연막과 접촉하는 게이트 전극을 더 포함하는 것을 특징으로 한다.
또한, 상기 소스 전극, 드레인 전극 및 채널층과 접촉하는 게이트 절연막과, 상기 게이트 절연막과 접촉하는 게이트 전극을 더 포함하는 것을 특징으로 한다.
또한, 상기 채널층과 접촉하는 게이트 절연막과, 상기 게이트 절연막과 접촉하는 게이트 전극을 더 포함하는 것을 특징으로 한다.
또한, 상기 금속 재질은 산화 아연-인듐(In-ZnO), 산화 주석(SnO2), 산화 아연-주석(Zn-SnO), 산화 주석-인듐(In-SnO), 니켈(Ni), 구리(Cu), 인듐(In), 마그네슘(Mg), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질로 이루어지는 것을 특징으로 한다.
또한, 상기 금속층은 스퍼터링법(sputtering), 열 증착법(thermal deposition), 전자빔 증착법(electron beam deposition), 화학 기상 증착법(chemical vapor deposition), 졸-겔법(sol-gel), 또는 이온 플레이팅법(ion plating) 중 어느 하나의 방법으로 형성된 것을 특징으로 한다.
또한, 상기 반도체 재질은 단원소 반도체, 화합물 반도체, 유기물 반도체, 또는 산화물 반도체 중 어느 하나인 것을 특징으로 한다.
또한, 상기 산화물 반도체는, 실리콘(Si), 게르마늄(Ge), 인듐(In), 주석(Sn), 티타늄(Ti), 갈륨(Ga), 붕산염(B), 하프늄(Hf), 지르코늄(Zr) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체인 것을 특징으로 한다.
또한, 본 발명에 따른 금속 박막 트랜지스터의 제조방법은 게이트 전극상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 접촉하지 않는 금속 재질의 금속층을 형성하는 단계, 및 상기 게이트 절연막상에 상기 소스 전극, 드레인 전극 및 금속층과 접촉하는 반도체 재질의 채널층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 금속 박막 트랜지스터의 제조방법은 게이트 전극상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 반도체 재질의 채널층을 형성하는 단계, 및 상기 채널층상에 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 접촉하지 않는 금속 재질의 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 금속 박막 트랜지스터의 제조방법은 게이트 전극상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 접촉하는 반도체 재질의 채널층을 형성하는 단계, 및 상기 채널층상에 상기 소스 전극 및 드레인 전극과 접촉하지 않는 금속 재질의 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 금속 박막 트랜지스터의 제조방법은 기판상에 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 접촉하지 않는 금속 재질의 금속층을 형성하는 단계, 상기 기판상에 상기 소스 전극, 드레인 전극, 및 금속층과 접촉하는 반도체 재질의 채널층을 형성하는 단계, 상기 채널층상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 금속 박막 트랜지스터의 제조방법은 기판상에 금속 재질의 금속층을 형성하는 단계, 상기 금속층상에 반도체 재질의 채널층을 형성하는 단계, 상기 채널층상에 서로 이격되고 상기 금속층과 접촉하지 않는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 채널층상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 금속 박막 트랜지스터의 제조방법은 기판상에 반도체 재질의 채널층을 형성하는 단계, 상기 채널층상에 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 접촉하지 않는 금속 재질의 금속층을 형성하는 단계, 상기 채널층상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 금속 박막 트랜지스터 및 그 제조방법은 소스 전극 및 드레인 전극과 접촉하는 반도체 재질의 채널층에 상기 전극들과 접촉하지 않고 상기 채널층과 접촉하는 금속 재질의 금속층을 형성함으로써 게이트 전압이 인가될 경우 상기 금속층을 통하여 높은 수준의 전자 이동도를 구현할 수 있는 장점이 있다.
또한, 본 발명에 따른 금속 박막 트랜지스터 및 그 제조방법은 상기 금속층이 채널층상에 형성될 경우 상기 채널층으로 침투하는 빛, 산소, 수분 또는 불순물 등을 차단하는 패시베이션막의 기능도 동시에 수행하기 때문에 박막 트랜지스터의 신뢰성을 크게 향상시키게 되는 장점이 있다.
도1은 본 발명의 제1실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도,
도2는 도1에 도시한 박막 트랜지스터에서 금속층을 구비하지 않은 경우와 금속층을 구비한 경우의 전압-전류 특성을 나타낸 그래프,
도3a 내지 도3d는 각각 본 발명의 제2실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도, 및
도4a와 도4b는 각각 본 발명의 제3실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도이다.
도2는 도1에 도시한 박막 트랜지스터에서 금속층을 구비하지 않은 경우와 금속층을 구비한 경우의 전압-전류 특성을 나타낸 그래프,
도3a 내지 도3d는 각각 본 발명의 제2실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도, 및
도4a와 도4b는 각각 본 발명의 제3실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도이다.
이하에서는 본 발명의 바람직한 실시예를 첨부한 도면을 이용하여 상세히 설명하기로 한다. 또한, 첨부한 도면들에 도시된 금속 박막 트랜지스터의 구조 및 각 구성요소들의 형상은 본 발명의 실시예를 설명하기 위한 예시에 불과하며 본 발명의 요지를 벗어나지 않는 범위 내에서는 각각의 실시예에서 설명하는 형상과 상이한 여러 가지 다양한 형상으로 구성될 수 있다.
(
제1실시예
)
도1은 본 발명의 제1실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도이고, 도2는 도1에 도시한 박막 트랜지스터에서 금속층을 구비하지 않은 경우와 금속층을 구비한 경우의 전압-전류 특성을 나타낸 그래프이다.
본 발명의 제1실시예에 따른 금속 박막 트랜지스터는 게이트 전극이 하부에 위치하는 하부 게이트(bottom gate) 방식의 금속 박막 트랜지스터를 나타내는 것으로서, 게이트 전극(11), 상기 게이트 전극(11)의 상부에 형성된 게이트 절연막(12), 상기 게이트 절연막(12)의 상부에 서로 이격되어 형성된 소스 전극(14a)과 드레인 전극(14b)을 포함하여 구성된다.
또한, 본 실시예에 따른 금속 박막 트랜지스터는 상기 게이트 절연막(12)의 상부에 상기 소스 전극(14a) 및 드레인 전극(14b)과 비접촉 상태로 형성된 금속층(15)을 더 포함하여 구성되는데, 상기 금속층(15)은 소스 전극(14a)과 드레인 전극(14b) 사이에 형성된다.
또한, 본 실시예에 따른 금속 박막 트랜지스터는 상기 게이트 절연막(12)의 상부에 상기 소스 전극(14a) 및 드레인 전극(14b)과 상기 금속층(15) 사이에 형성된 반도체 재질의 채널층(13)을 더 포함하여 구성된다.
이때, 상기 게이트 전극(11)은 금속 또는 다른 전도성 재질로 구성될 수 있는데, 일예로서 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐(In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
또한, 상기 게이트 전극(11)은 실리콘, 유리, 플라스틱 또는 적정한 다른 재질로 구성되는 기판(미도시) 상에 위치할 수도 있는데, 이 경우에는 전술한 전도성 재질의 박막을 기판상에 증착하여 구성하거나 상기 증착된 박막을 광노광(photolithography) 공정, 인쇄(printing) 공정 및/또는 리프트오프(lift-off) 공정 등으로 부분적으로 제거하여 필요한 형상으로 구성할 수도 있다.
또한, 상기 게이트 절연막(12)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
또한, 상기 소스 전극(14a) 및 드레인 전극(14b)은, 게이트 전극(11)과 마찬가지로 금속 또는 다른 적당한 도전 물질을 포함하여 이루어질 수 있다. 예컨대, 소스 전극(14a) 및 드레인 전극(14b)은 ITO, GZO, IGZO, IGO, IZO, SIZO (Si-In-Zn-O) 및 In2O3로 이루어지는 그룹으로부터 선택되는 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
한편, 종래의 박막 트랜지스터의 경우 채널층(13)은 소스 전극과 드레인 전극 사이에 전자가 이동하는 채널을 형성하기 위하여 구성되는데, 본 발명에서는 상기 채널층(13)에 상술한 바와 같이 금속층(15)이 더 형성되는 것을 특징으로 한다.
상기와 같은 구성에 의하여 본 발명에 따른 금속 박막 트랜지스터는 게이트 전압이 인가되지 않을 경우에는 상기 채널층(13)이 소스 전극(14a)과 드레인 전극(14b) 사이의 통전을 방지하는 오프 채널로서 기능하게 된다.
반면에, 게이트 전압이 인가될 경우에는 상기 채널층(13)과 이와 접촉하는 금속층(15)이 소스 전극(14a)과 드레인 전극(14b) 사이를 통전시키는 온 채널로서 기능하게 되는데, 이 경우 전기 전도도가 우수한 금속층(15)을 통해 전하가 이동되기 때문에 박막 트랜지스터의 전자 이동도가 종래 기술과 대비할 때 현저히 향상될 수 있다.
이때, 상기 채널층(13)은 소스 전극(14a)과 드레인 전극(14b) 사이에 형성되어 박막 트랜지스터의 턴오프 특성을 나타내는 반도체 재질로 구성될 수 있는데, 본 명세서에서 반도체 재질이라 함은 반도체 특성을 나타내는 모든 종류의 재질을 포함하는 개념이다.
일예로서, 상기 반도체 재질은 Si(비정질 실리콘, 다결정 실리콘 등), Ge 등과 같은 단원소 반도체, SiC, GaAs, InP, GaN 등과 같은 화합물 반도체, 유기물 반도체(펜타센, PI 등) 또는 산화물 반도체 중 어느 하나의 재질 또는 이들의 조합으로 구성될 수 있다.
또한, 상기 반도체 재질이 산화물 반도체일 경우 일예로서 실리콘(Si), 게르마늄(Ge), 인듐(In), 주석(Sn), 티타늄(Ti), 갈륨(Ga), 붕산염(B), 하프늄(Hf), 지르코늄(Zr) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체(즉, 실리콘 이온이 포함된 실리콘 산화인듐아연(Si-InZnO;SIZO), ZnSnO(ZTO), InGaZnO(IGZO) 등)일 수 있으나, 이에 한정되지 아니하며 전술한 바와 같은 기능을 수행하는 범위내에서는 공지된 산화물 반도체 중 어느 하나일 수 있다.
또한, 상기 금속층(15)은 채널층(13)보다 전기 전도도가 우수한 금속을 포함하는 전도성 재질로 구성될 수 있으며, 일예로서 상기 금속층(15)은 산화 아연-인듐(In-ZnO), 산화 주석(SnO2), 산화 아연-주석(Zn-SnO), 산화 주석-인듐(In-SnO), 니켈(Ni), 구리(Cu), 인듐(In), 마그네슘(Mg), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질로 이루어질 수 있다.
다음으로, 상술한 바와 같이 구성되는 본 실시예에 따른 금속 박막 트랜지스터의 제조방법을 설명하기로 한다.
먼저, 게이트 전극(11)의 상부에 게이트 절연막(12)을 형성하게 되는데, 상기 상기 게이트 절연막(12)은 스퍼터링(sputtering) 공정, 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수 있는데, 상기 게이트 전극(11)을 완전히 덮는 형상으로 형성될 수 있다.
그 후, 상기 게이트 절연막(12)의 상부에 소스 전극(14a), 드레인 전극(14b) 및 금속층(15)을 형성하는데, 상기 소스 전극(14a)과 드레인 전극(14b)은 게이트 절연막(12)의 상부면 양측에 서로 이격되어 설치되고 상기 금속층(15)은 전술한 바와 같이 게이트 절연막(12)의 상부에서 상기 전극들(14a,14b)과 비접촉 상태가 되도록 상기 전극들(14a,14b) 사이에 형성된다.
또한, 상기 소스 전극(14a), 드레인 전극(14b), 및 금속층(15)은 게이트 절연막(12)의 상부면에 증착한 후 광노광 공정 또는 리프트오프 공정에 의해 이를 부분적으로 제거함으로써 형성될 수 있다.
이때, 상기 소스 전극(14a), 드레인 전극(14b), 및 금속층(15)은 스퍼터링법(sputtering), 열 증착법(thermal deposition), 전자빔 증착법(electron beam deposition), 화학 기상 증착법(chemical vapor deposition), 졸-겔법(sol-gel), 이온 플레이팅법(ion plating), 인쇄(printing) 공정, 습식 용액(wet solution) 공정 등을 이용하여 형성될 수 있다.
예를 들어, 상기 소스 전극(14a) 및 드레인 전극(14b)과, 상기 금속층(15)은 각각 금(Au) 및 티타늄(Ti)을 약 50nm 및 약 10nm의 두께로 이온빔 증착법과 열 증착법을 이용하여 증착할 수 있다.
상술한 바와 같이 증착이 완료되면 상기 티타늄(Ti) 박막을 리프트-오프 방식을 이용하여 소스 전극(14a) 및 드레인 전극(14b)과 분리시킴으로써 상기 금속층(15)을 형성할 수 있다.
이와 같이 소스 전극(14a), 드레인 전극(14b) 및 금속층(15)의 형성이 완료되면 소스 전극(14a)과 금속층(15)의 사이와 드레인 전극(14b)과 금속층(15)의 사이에 채널층(13)을 상기 게이트 절연막(12)상에 형성한다.
이때, 상기 소스 전극(14a)과 금속층(15)의 사이에 형성된 채널층(13)은 소스 전극(14a) 및 금속층(15)과 게이트 절연막(12)의 상부면에 접촉하고, 상기 드레인 전극(14b)과 금속층(15)의 사이에 형성된 채널층(13)은 드레인 전극(14b) 및 금속층(15)과 게이트 절연막(12)의 상부면에 접촉하도록 구성된다.
또한, 상기 채널층(13)은 증발법, PLD 공정, 스퍼터링 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있는데, 본 실시예에서는 일예로서 스퍼터링 공정을 사용하여 상기 채널층(13)으로 SIZO 박막을 형성하는 과정을 설명한다.
게이트 절연막(12)으로서 산화실리콘(SiO2)이 증착 되어 있는 p+-Si기판상에 실리콘이 약 1 wt% 포함된 타겟을 사용하여 SIZO 박막을 상온에서 증착할 수 있다. 예를 들어, SIZO 박막의 형성은 약 10℃ 내지 약 400℃의 공정온도에서 수행될 수도 있다.
스퍼터링 증착기 챔버 내의 타겟 홀더에 타겟을 장착하고, 타겟 표면으로부터 수직한 방향으로 약 8cm 떨어진 곳에 p+-Si 기판을 위치시킬 수 있다. SIZO 박막의 증착은 질소(N2) 및/또는 아르곤(Ar) 분위기에서 약 10% 이하의 산소를 주입하며 약 500mTorr의 진공도에서 진행될 수 있으며, 약 50W의 전력이 타겟에 인가되면 타겟의 구성 물질이 기판상에 박막 형태로 증착될 수 있다. 증착시 박막 두께를 균일하게 하기 위해 기판을 회전시킬 수도 있다.
다음으로 증착된 SIZO 박막을, 광노광 공정 등을 이용하여 패터닝(patterning) 함으로써 상기 채널층(13)을 형성할 수 있다.
본 실시예에 따른 금속 박막 트랜지스터의 제조 방법에서는, 게이트 전극(11), 게이트 절연막(12), 채널층(13), 소스 전극(14a), 드레인 전극(14b) 및 금속층(15) 중 어느 하나 이상의 제조 공정에 스퍼터링을 사용할 수 있으므로 제조가 용이할 수 있으나, 제조 공정이 이에 한정되는 것은 아니다.
또한, 이상과 같이 제조된 금속 박막 트랜지스터에 열처리 공정이 추가적으로 수행될 수도 있는데, 일예로서 상기 금속 박막 트랜지스터는 약 150℃ 이하의 질소 및 산소 분위기에서 약 1시간 간의 열처리 공정을 거칠 수 있다.
이와 같은 열처리 공정에 의하여 채널층, 금속층 및/또는 전극의 접촉 특성이 개선되므로, 고품위 트랜지스터의 성능을 구현하는 것이 가능하다.
상기과 같이 구성된 본 실시예에 따른 금속 박막 트랜지스터에 대한 전압-전류 특성을 금속층이 포함되지 않은 종래 기술에 따른 박막 트랜지스터와 비교하기 위한 시험을 하였으며, 그 결과를 도2에 도시하였다.
도2의 그래프에서 알 수 있는 바와 같이 본 실시예에 따른 금속 박막 트랜지스터의 경우 종래 기술에 따른 박막 트랜지스터와 대비할 때 전자 이동도(mobility), 온전류(Ion) 및 온오프 전류비(On/Off)는 현저히 증가되고 그외 문턱전압(Vth), 오프전류(Ioff) 및 S.S(Subthreshold Slope 또는 Swing)값은 상대적으로 감소하는 것으로 나타나 본 실시예에 따른 금속 박막 트랜지스터의 동작 특성이 상대적으로 매우 우수함을 시험적으로 확인할 수 있었다.
(
제2실시예
)
도3a 내지 도3d는 각각 본 발명의 제2실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도로서, 제1실시예와 마찬가지로 게이트 전극이 하부에 위치하는 하부 게이트(bottom gate) 방식의 금속 박막 트랜지스터를 나타낸다.
본 실시예에 따른 금속 박막 트랜지스터의 경우 각 구성요소의 재질 및 형성 방법은 전술한 제1실시예와 동일하기 때문에, 이하에서는 동일한 구성요소에 대하여 동일한 도면부호를 부여하고 중복되는 설명은 제외하기로 한다.
먼저, 도3a와 도3c에 도시한 금속 박막 트랜지스터의 경우 게이트 절연막(12)의 상부면에 양측으로 이격되어 형성된 소스 전극(14a)과 드레인 전극(14b)이 채널층(13)에 의하여 연결되고, 상기 채널층(13)의 상부면에 금속층(15)이 형성되는 것을 특징으로 한다.
이때, 상기 채널층(13)은 게이트 절연막(12)의 상부면과 소스 전극(14a) 및 드레인 전극(14b)과 접촉되도록 형성되고, 상기 금속층(15)은 상기 소스 전극(14a) 및 드레인 전극(14b)과 비접촉 상태로 형성된다.
이 경우 상기 금속층(15)은 제1실시예에서 설명한 바와 같이 게이트 전압 인가시 전하의 이동경로를 제공할 수 있음은 물론, 상기 채널층(13)으로 침투하는 빛, 산소, 수분 또는 불순물 등을 차단하는 패시베이션막의 기능도 동시에 수행하게 된다.
따라서, 상기와 같은 구성에 의하여 본 실시예에 따른 금속 박막 트랜지스터는 제1실시예에서 설명한 것과 동일한 효과(즉, 동작 특성의 향상)를 얻을 수 있음과 동시에 박막 트랜지스터의 신뢰성도 크게 향상시킬 수 있게 된다.
다음으로, 상술한 바와 같이 구성되는 본 실시예에 따른 금속 박막 트랜지스터의 제조방법을 설명하기로 한다.
먼저, 제1실시예에서 설명한 바와 동일한 방식에 의하여 게이트 전극(11)의 상부에 게이트 절연막(12)을 형성하고, 그 상부에 전술한 제1실시예와 동일한 방식에 의하여 채널층(13), 소스 전극(14a), 및 드레인 전극(14b)을 형성한다.
이 경우 상기 채널층(13)을 먼저 형성한 후 소스 전극(14a) 및 드레인 전극(14b)을 형성할 수도 있고, 필요에 따라서는 소스 전극(14a) 및 드레인 전극(14b)을 먼저 형성한 후 채널층(13)을 형성할 수도 있다.
그 후, 상기 채널층(13)의 상부면에 전술한 제1실시예와 동일한 방식으로 금속층(15)을 형성하게 되는데, 본 실시예에서는 일예로서 상기 금속층(15)을 티타늄(Ti)을 이용하여 스퍼터링 공정으로 형성하는 경우를 설명한다.
p+-Si기판상에 증착된 산화실리콘(SiO2) 재질의 게이트 절연막(12)의 상부면에 IGZO 계의 산화물이 채널층(13)으로 형성되고, 소스 전극(14a)과 드레인 전극(14b)이 형성된 트랜지스터 구조 위에 전술한 금속 재질(예를 들어, 티타늄)의 소스 및 타겟을 이용하여 금속층 박막(즉, Ti 박막)을 상온에서 증착할 수 있다.
예를 들어, 소스/드레인 전극과 분리된 형태의 리프트-오프 방식의 포토레지스트 혹은 메탈로 이루어진 패시베이션 패턴이 적용된 전극이 형성된 트랜지스터에 티타늄(Ti) 박막의 형성은 약 10 내지 약 500℃의 공정 온도에서 수행될 수 있다.
이온빔 증착 장비의 도가니(Crucible)에 티타늄(Ti) 소스를 준비 후 저진공분위기에서 이온 빔에 의해 생선된 티타늄 플라즈마에 의해 구성 물질이 채널층(13)상에 박막 형태로 증착될 수 있다. 증착시 박막 두께를 균일하게 하기 위해 기판을 회전시킬 수도 있다.
한편, 도3d에 도시한 금속 박막 트랜지스터는 전술한 제1실시예의 변형예로서 게이트 절연막(12)상에 소스 전극(14a)과 드레인 전극(14b) 사이에 형성된 금속층(13)의 상부에 상기 채널층(13)이 금속층(15)의 외면을 둘러싸는 형태로 형성된 경우이며, 그 제조방법은 전술한 제1실시예와 유사하다.
다만, 이 경우 전술한 패시베이션막의 기능을 수행하는 별도의 금속층(미도시)을 상기 채널층(13)의 상부에 더 형성할 수도 있다.
(
제3실시예
)
도4a와 도4b는 각각 본 발명의 제3실시예에 따른 금속 박막 트랜지스터의 구성을 나타낸 단면도로서, 게이트 전극이 상부에 위치하는 상부 게이트(top gate) 방식의 금속 박막 트랜지스터를 나타낸다.
본 실시예에 따른 금속 박막 트랜지스터의 경우 각 구성요소의 재질 및 형성 방법은 전술한 제1,2실시예와 동일하기 때문에, 이하에서는 동일한 구성요소에 대하여 동일한 도면부호를 부여하고 중복되는 설명은 제외하기로 한다.
먼저, 도4a에 따른 금속 박막 트랜지스터의 경우 기판(S)상에 서로 이격된 소스 전극(14a) 및 드레인 전극(14b)과, 상기 전극들과 접촉하지 않는 금속층(15)을 형성한 후, 상기 기판(S)상에 채널층(13)을 형성하는 방식으로 제조될 수 있다.
이 경우, 상기 소스 전극(14a)과 금속층(15)의 사이에 형성된 채널층(13)은 소스 전극(14a) 및 금속층(15)과 기판(S)의 상부면에 접촉하고, 상기 드레인 전극(14b)과 금속층(15)의 사이에 형성된 채널층(13)은 드레인 전극(14b) 및 금속층(15)과 기판(S)의 상부면에 접촉하도록 구성된다.
이와 같이 채널층(13)이 형성되면 그 상부에 게이트 절연막(12)을 상기 채널층(13), 소스 전극(14a), 드레인 전극(14b) 및 금속층(15)과 접촉되도록 형성하고, 그 상부에는 게이트 전극(11)을 형성하게 된다.
한편, 도4b에 도시한 금속 박막 트랜지스터의 경우 기판(S)상에 형성된 금속층(15)의 상부에 채널층(13)을 형성하고, 상기 채널층(13)상에 소스 전극(14a) 및 드레인 전극(14b)을 서로 이격되도록 형성될 수 있다.
또한, 소스 전극(14a) 및 드레인 전극(14b)이 형성된 채널층(13)상에 게이트 절연막(12)이 위치할 수 있으며, 상기 게이트 절연막(12)상에 게이트 전극(11)이 위치할 수 있다.
이때, 상기 게이트 절연막(12)은 소스 전극(14a)과 드레인 전극(14b) 사이의 영역을 덮으면서, 채널층(13), 소스 전극(14a) 및 드레인 전극(14b)과 접촉하여 위치할 수 있다.
다음으로, 상술한 바와 같이 구성되는 본 실시예에 따른 금속 박막 트랜지스터의 제조방법을 설명하기로 한다.
먼저, 앞서 설명한 바와 동일한 방식에 의하여 금속층(15)의 상부에 채널층(13)을 형성하고, 그 상부에 게이트 절연막(12), 소스 전극(14a), 및 드레인 전극(14b)을 형성한다.
이 경우 상기 게이트 절연막(12)을 먼저 형성한 후 소스 전극(14a) 및 드레인 전극(14b)을 형성할 수도 있고, 필요에 따라서는 소스 전극(14a) 및 드레인 전극(14b)을 먼저 형성한 후 상기 게이트 절연막(12)을 형성할 수도 있다.
그 후, 상기 게이트 절연막(12)의 상부면에 전술한 바와 동일한 방식으로 게이트 전극(11)을 형성하게 된다.
본 실시예에서는 일예로서 상기 채널층(13)의 하부에 금속층(15)이 형성된 경우를 일예로서 설명하였으나, 필요에 따라서는 채널층(13)의 상부면에 금속층(15)을 형성하거나 채널층(13)의 상부면과 하부면 중 적어도 어느 하나의 면에 형성될 수도 있다.
일예로서, 상기 채널층(13)의 상부면에만 금속층(15)을 형성하는 경우에는 기판(S)상에 채널층(13)을 형성한 후, 그 상부에 소스 전극(14a), 드레인 전극(14b) 및 금속층(15)을 형성한다.
그 다음으로, 상기 채널층(13)상에 소스 전극(14a), 드레인 전극(14b) 및 금속층(15)과 접촉하는 게이트 절연막(12)을 형성하고, 그 상부에 게이트 전극(11)을 형성하게 된다.
이상에서 설명한 본 발명에 따른 금속 박막 트랜지스터의 경우 채널층(13)의 상부 또는 하부에 게이트 절연막(12) 및 게이트 전극(11)이 형성되는 경우를 일예로서 설명하였으나 이에 한정되지 아니하며, 필요에 따라서는 채널층(13)의 상하부에 게이트 절연막(12) 및 게이트 전극(11)이 형성되거나 게이트 절연막 및 게이트 전극(11)의 상하부에 전술한 채널층(13), 소스 전극(14a), 드레인 전극(14b) 및 금속층(15)이 형성될 수도 있음은 물론이다.
또한, 전술한 본 발명에 따른 금속 박막 트랜지스터의 경우 채널층(13)의 상부 또는 하부에 금속층(15)이 형성되는 경우를 일예로서 설명하였으나(도3a 내지 도3d, 도4b) 이에 한정되지 아니하며 채널층(13)의 상하부에 금속층(15)이 형성될 수도 있다.
또한, 상기 금속층(15)은 필요에 따라 여러 가지 다양한 형태로 패턴화되어 구성될 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다.
그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
11 : 게이트 전극 12 : 게이트 절연막
13 : 채널층 14a : 소스 전극
14b : 드레인 전극 15 : 금속층
13 : 채널층 14a : 소스 전극
14b : 드레인 전극 15 : 금속층
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- 게이트 전극상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막상에 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 접촉하지 않는 금속 재질의 금속층을 형성하는 단계; 및
상기 게이트 절연막상에 상기 소스 전극, 드레인 전극 및 금속층과 각각 접촉하도록 상기 소스 전극과 상기 금속층 사이와 상기 드레인 전극과 상기 금속층 사이에 반도체 재질의 채널층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 박막 트랜지스터의 제조방법. - 삭제
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