KR101088366B1 - 매설층을 갖는 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
박막 트랜지스터는, 서로 이격된 소스 전극 및 드레인 전극; 제1 층, 및 상기 제1 층을 적어도 부분적으로 둘러싸고 상기 소스 전극 및 상기 드레인 전극과 접촉하는 제2 층을 포함하는 채널층; 상기 채널층, 상기 소스 전극 및 상기 드레인 전극과 접촉하는 게이트 절연막; 및 상기 게이트 절연막과 접촉하는 게이트 전극을 포함할 수 있다. 이때 상기 제1 층의 저항은 상기 제2 층의 저항 이하일 수 있다. 또한, 상기 제1 층의 캐리어 농도는 상기 제2 층의 캐리어 농도 이상일 수 있다. 이와 같이 구성된 박막 트랜지스터는 향상된 구동 특성을 가지며, 제조 과정에서 추가적인 열처리 공정을 필요로 하지 않으므로 저온 공정이 용이하다.
박막 트랜지스터, 매설층, 이중 채널, 이중층, 2단 채널층, 갈륨 도핑, 갈륨아연산화물, 산화물 반도체
Description
실시예들은 매설층을 갖는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode; OLED) 또는 액정 표시 장치(Liquid Crystal Display; LCD) 등과 같은 표시 장치는 스위칭 소자로서 박막 트랜지스터를 구비할 수 있다.
종래의 박막 트랜지스터에 있어서, 채널층은 비정질 실리콘 또는 다결정 실리콘으로 이루어질 수 있다. 채널층으로 비정질 실리콘을 이용하는 경우 전자 이동도(mobility)가 1cm2/Vs 이하로 낮아 능동형 유기 발광 다이오드(Active Matrix OLED; AMOLED) 등에 적용하기 어렵다는 단점이 있다. 채널층으로 다결정 실리콘(poly-Si)을 이용하는 경우에는 전자 이동도가 우수하나 제조 공정이 어렵고 제조 단가가 높은 문제점이 있다.
한편, 트랜지스터의 게이트 전극의 길이가 짧아짐에 따라 소스 전극과 드레인 전극이 너무 근접하여 발생하는 단채널 효과(short channel effect)가 해결해야 할 당면 과제로 부상하고 있다. 단채널 효과에는, 전압 인가시 드레인 전극 영역과 소스 전극 영역에 발생되는 공핍층(depletion region)이 합쳐지면서 문턱 전압 이하 기울기(sub-threshold swing)가 증가하고, 오프 전류(off-current)의 증가로 인해 턴오프(turn-off) 특성이 나빠지는 펀치 스루(punch-through) 현상 등이 있다.
전술한 단채널 효과 및 펀치 스루 현상의 감소를 위해 여러 번의 마스크 작업과 이온 주입 작업을 통해 이중 도핑된 드레인(double doped drain) 구조의 소스/드레인 접합을 형성하는 방법이 있다. 그러나 공정의 복잡성 및 장치의 계속적인 고집적화 추세로 인하여 이러한 방법은 한계에 이르고 있으며, 또한 제조 단가가 높은 문제점이 있다.
본 발명의 일 측면에 따르면, 단채널 효과(short channel effect)를 억제 및/또는 방지하고 드레인 전극과 소스 전극 사이의 펀치 스루(punch-through) 현상을 개선하여 구동 특성이 향상된, 매설층(buried layer)을 갖는 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다.
일 실시예에 따른 박막 트랜지스터는, 서로 이격된 소스 전극 및 드레인 전극; 제1 층, 및 상기 제1 층을 적어도 부분적으로 둘러싸고 상기 소스 전극 및 상기 드레인 전극과 접촉하는 제2 층을 포함하는 채널층; 상기 채널층, 상기 소스 전극 및 상기 드레인 전극과 접촉하는 게이트 절연막; 및 상기 게이트 절연막과 접촉하는 게이트 전극을 포함할 수 있다. 이때, 상기 제1 층의 저항은 상기 제2 층의 저항 이하일 수 있다. 또한, 상기 제1 층의 캐리어 농도는 상기 제2 층의 캐리어 농도 이상일 수 있다.
일 실시예에 따른 박막 트랜지스터의 제조 방법은, 게이트 전극을 형성하는 단계; 상기 게이트 전극상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 제1 층을 형성하고, 상기 제1 층을 적어도 부분적으로 둘러싸는 제2 층을 형성함으로써 채널층을 형성하는 단계; 및 상기 게이트 절연막상에, 상기 제2 층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
또한 다른 실시예에 따른 박막 트랜지스터의 제조 방법은, 제1 층을 형성하고, 상기 제1 층을 적어도 부분적으로 둘러싸는 제2 층을 형성함으로써 채널층을 형성하는 단계; 상기 채널층상에, 상기 제2 층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계; 상기 채널층상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함할 수 있다.
전술한 박막 트랜지스터의 제조 방법들에 있어서, 상기 제1 층의 저항은 상기 제2 층의 저항 이하일 수 있다. 또한 상기 제1 층의 캐리어 농도는 상기 제2 층의 캐리어 농도 이상일 수 있다.
본 발명의 일 측면에 따르면, 종래의 박막 트랜지스터의 채널층에는 사용되지 않았던 물질 및/또는 종래에 사용되던 물질과 도핑(doping) 농도가 상이한 물질로 이루어질 수 있는 매설층(buried layer) 구조를 채널층에 적용한 박막 트랜지스터를 제공할 수 있다.
상기 박막 트랜지스터에서는, 매설층에 의해 채널을 통한 전자 이동도(mobility)를 개선하고 전자 통로(carrier path)의 형성을 용이하게 함으로써 박막 트랜지스터의 구동 특성을 향상시킬 수 있다. 또한, 단채널 효과(short channel effect)를 억제 및/또는 방지하고 드레인 전극과 소스 전극 사이의 펀치 스루(punch-through) 현상을 개선할 수 있다.
또한, 상기 박막 트랜지스터에서 매설층이 포함된 채널층은 상온에서 증착될 수 있으며, 어닐링(annealing) 등 추가적인 열처리 공정 없이도 박막 트랜지스터의 성능을 향상시킬 수 있어 저온 공정이 용이한 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 몇몇 실시예들에 대하여 상세히 설명한다.
도 1은 일 실시예에 따른 박막 트랜지스터를 도시한 사시도이다. 도 1은 게이트 전극(11)이 하부에 위치하는 하부 게이트(bottom gate) 방식의 박막 트랜지스터를 도시한다.
도 1을 참조하면, 박막 트랜지스터는 게이트 전극(11), 게이트 절연막(12), 제1 층(13a) 및 제2 층(13b)으로 이루어지는 채널층(13), 소스 전극(14a) 및 드레인 전극(14b)을 포함할 수 있다. 도 1에 도시된 각 구성요소의 형상은 예시적인 것으로서, 다른 실시예에서 박막 트랜지스터의 각 구성요소는 도 1에 도시된 것과 상이한 형상일 수도 있다.
게이트 전극(11)은 기판(100)상에 위치할 수 있다. 기판(100)은 실리콘(Si), 유리, 플라스틱 또는 다른 적당한 물질을 포함하여 이루어질 수 있다. 또한 게이트 전극(11)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다. 예컨대, 게이트 전극(11)은, 인듐주석산화물(Indium Tin Oxide; ITO), 갈륨아연산화물(Gallium Zinc Oxide; GZO), 인듐갈륨아연산화물(Indium Gallium Zinc Oxide; IGZO), 인듐갈륨산화물(Indium Gallium Oxide; IGO), 인듐아연산화물(Indium Zinc Oxide; IZO) 및 산화인듐(In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함할 수도 있다.
다른 실시예에서는 별도의 게이트 전극(11)을 사용하지 않고 기판(100)이 백 게이트(back gate)로서 게이트 전극의 역할을 할 수도 있다. 이 경우 기판(100)은 도핑된 실리콘(Si) 또는 실리콘 화합물로 이루어질 수 있다. 예컨대, 기판(100)은 폴리 실리콘(poly-silicon) 계열의 물질로 이루어질 수도 있다.
게이트 전극(11)상에는 게이트 절연막(12)이 위치할 수 있다. 게이트 절연막(12)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O), 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O) 및 다른 적당한 물질로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함할 수도 있다.
게이트 절연막(12)상에는 채널층(13)이 위치할 수 있다. 채널층(13)은 소스 전극(14a)과 드레인 전극(14b) 사이에 전자가 이동하는 채널을 형성하기 위한 층이다. 채널층(13)은 게이트 절연막(12)상에 위치하는 제1 층(13a) 및 제1 층(13a)상에 제1 층(13a)을 적어도 부분적으로 둘러싸도록 위치하는 제2 층(13b)을 포함할 수 있다.
제1 층(13a)은 상부의 제2 층(13b)과 접촉하는 한편, 제2 층(13b)에 의해 둘러싸여 있으므로 소스 전극(14a) 및 드레인 전극(14b)과는 접촉하지 않는 매설층(buried layer)이다. 반면 제2 층(13b)은 제1 층(13a)의 상부에 위치하며 양단의 소스 전극(14a) 및 드레인 전극(14b)에 접촉될 수 있다.
도 1에서 제2 층(13b)은 제1 층(13a)의 상부 표면을 완전히 둘러싸는 형태로 도시되나, 이는 예시적인 것으로서, 제2 층(13b)은 제1 층(13a)과 소스 전극(14a) 및 드레인 전극(14b)의 접촉을 차단할 수 있는 한 제1 층(13a)을 부분적으로 둘러싸도록 위치할 수도 있다.
제1 층(13a)은 저항이 제2 층(13b)의 저항 이하인 물질로 이루어질 수 있다. 또한, 제1 층(13a)은 캐리어 농도(carrier concentration)가 제2 층(13b)의 캐리어 농도 이상인 물질로 이루어질 수도 있다. 상대적으로 저항이 낮고 캐리어 농도가 높은 제1 층(13a)이 제2 층(13b) 내에 매설되어 채널층(13)이 형성되므로, 채널층(13)을 통한 전자 이동도(mobility)가 개선되어 박막 트랜지스터에 전압이 인가될 경우 용이하게 전자 경로(carrier path)가 형성될 수 있다.
일 실시예에서, 제1 층(13a)은 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함할 수 있다. 또한 제2 층(13b)은, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함할 수 있다.
제1 층(13a) 및 제2 층(13b)은 이상에서 나열한 물질을 포함하는 산화물로 이루어질 수 있으며, 산화물 반도체로 이루어질 수도 있다. 산화물 반도체는 비정 질일 경우에도 약 10 cm2/Vs이상의 상대적으로 높은 전자 이동도를 가질 수 있다. 예컨대, 제1 층(13a) 및 제2 층(13b)은 ZnO, IZO, IGO, GZO, IGZO, 티타늄아연산화물(TiZnO), 알루미늄아연산화물(AlZnO), 또는 붕소아연산화물(BZnO) 등과 같은 혼합 산화물을 포함하여 이루어질 수 있다.
일 예로, 제1 층(13a)은 GZO로 이루어지며 제2 층(13b)은 IGZO로 이루어질 수 있다. 이 경우, 상대적으로 고가의 물질인 인듐(In)의 사용량이 제1 층(13a)의 부피만큼 감소하게 되므로 생산 단가를 낮출 수 있다. 또한, 제2 층(13b)에 포함된 인듐(In)이 제1 층(13a)에 확산 반응하여 전자 경로의 형성이 용이하게 된다. 그 결과, 박막 트랜지스터의 구동 특성이 향상될 수 있으며, 어닐링(annealing) 등 추가적인 열처리를 필요로 하지 않으므로 저온 공정이 가능하다.
이상과 같이 구성된 채널층(13)의 양쪽에는 서로 이격된 소스 전극(14a) 및 드레인 전극(14b)이 각각 제2 층(13b)과 접촉하여 위치할 수 있다. 전술한 바와 같이, 제1 층(13a)은 제2 층(13b)에 의해 소스 전극(14a) 및 드레인 전극(14b)으로부터 차단된다. 한편, 소스 전극(14a), 제1 층(13a), 제2 층(13b) 및 드레인 전극(14b)은 적어도 부분적으로 게이트 절연막(12)과 접촉하여 위치할 수 있다.
소스 전극(14a) 및 드레인 전극(14b)은, 게이트 전극(11)과 마찬가지로 금속 또는 다른 적당한 도전 물질을 포함하여 이루어질 수 있다. 예컨대, 소스 전극(14a) 및 드레인 전극(14b)은, ITO, GZO, IGZO, IGO, IZO 및 In2O3로 이루어지는 그룹으로부터 선택되는 하나 또는 이들의 2 이상의 조합을 포함할 수도 있다. 박막 트랜지스터에 전력이 인가되면, 채널층(13)을 통하여 소스 전극(14a) 및 드레인 전극(14b) 사이에 전류가 흐를 수 있다.
이상에서 살펴본 실시예에 따른 박막 트랜지스터에서는 상대적으로 저항이 낮고 캐리어 농도가 높은 제1 층(13a)을 제2 층(13b) 내에 매설하여 채널층(13)을 구성함으로써, 채널 형성을 용이하게 할 수 있다.
또한, 상기 박막 트랜지스터는 제1 층(13a)이 제2 층(13b) 내에 매설층으로 형성되는 점에서도 이점이 있다. 제1 층(13a)의 구성 물질을 소스 전극(14a) 및 드레인 전극(14b)에 바로 접촉시켜 단일층 또는 다중층으로 채널층(13)을 구성하면, 낮은 저항 및 높은 캐리어 농도로 인하여 박막 트랜지스터를 제어하는 것이 용이하지 않을 수 있으며, 그 결과 구동 특성이 열화될 수 있다.
그러나 상기 실시예에 따른 박막 트랜지스터에서는 제1 층(13a)이 소스 전극(14a) 및 드레인 전극(14b)과 직접 접촉하지 않고 제2 층(13b) 내에 매설되어 위치하므로, 박막 트랜지스터의 턴오프(turn-off) 특성은 실질적으로 제2 층(13b)에 의해 결정되어 안정적인 구동 특성을 얻을 수 있다.
즉, 일 실시예에 따른 박막 트랜지스터는, 채널층이 제1 층(13a) 및 제2 층(13b)의 구성 물질 중 어느 하나의 물질로 된 단일층으로 이루어지거나, 또는 다중층이라도 각 층의 구성 물질이 모두 소스 전극(14a) 및 드레인 전극(14b)과 접촉하는 형태의 박막 트랜지스터와 비교하여 향상된 구동 특성을 갖는다.
도 2a 내지 도 2e는 일 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단 계를 도시한 사시도이다.
도 2a를 참조하면, 기판(100)상에 게이트 전극(11)을 형성할 수 있다. 예를 들어, 게이트 전극(11)은, 전도성 물질로 이루어진 박막을 기판(100)상에 증착하고 포토리소그래피(photolithography) 공정 또는 리프트오프(lift-off) 공정을 이용하여 이를 부분적으로 제거함으로써 형성될 수도 있다. 한편 다른 실시예에서는, 별도의 게이트 전극(11) 없이 기판(100) 자체가 백 게이트로서 동작할 수도 있다.
도 2b를 참조하면, 게이트 전극(11)이 형성된 기판(100)상에 게이트 절연막(12)을 형성할 수 있다. 예를 들어, 게이트 절연막(12)은 스퍼터링(sputtering)에 의하여 형성될 수도 있다. 게이트 절연막(12)은 게이트 전극(11)을 완전히 덮는 형태로 위치할 수도 있다.
도 2c를 참조하면, 게이트 절연막(12)상에 제1 층(13a)을 형성할 수 있다. 제1 층(13a)은 추후 형성될 소스 전극 및 드레인 전극 사이에 전자가 이동하는 채널 영역을 형성하기 위한 층이다. 제1 층(13a)은 RF 스퍼터(RF-sputter), 펄스 레이저 증착법(pulsed laser deposition) 등과 같은 물리 기상 증착법(physical vapor deposition), 열화학 기상 증착법(thermal chemical vapor deposition) 등과 같은 화학 기상 증착법, 또는 다른 적당한 방법에 의하여 형성될 수 있다.
도 2d를 참조하면, 제1 층(13a)이 형성된 게이트 절연막(12)상에 제1 층(13a)을 적어도 부분적으로 둘러싸도록 제2 층(13b)을 형성할 수 있다. 제1 층(13a)과 마찬가지로, 제2 층(13b)은 물리 기상 증착법, 화학 기상 증착법, 또는 다른 적당한 방법에 의하여 형성될 수 있다. 도 2d에서 제2 층(13b)은 제1 층(13a) 의 상부 표면 전체를 둘러싸도록 형성되나, 이는 예시적인 것으로서, 제2 층(13b)은 제1 층(13a)을 부분적으로 둘러싸도록 위치할 수도 있다.
도 2c 및 2d를 참조하여 전술한 단계에서 생성된 제1 층(13a) 및 제2 층(13b)이 일 실시예에 따른 박막 트랜지스터의 채널층에 해당한다. 이때 제2 층(13b)은 추후 형성될 소스 전극 및 드레인 전극과 접촉하게 된다. 반면, 제1 층(13a)은 제2 층(13b)에 의하여 둘러싸여 소스 전극 및 드레인 전극으로부터 차단되는 매설층에 해당된다.
제1 층(13a)은 제2 층(13b)의 저항 이하의 저항을 갖는 물질로 이루어질 수 있다. 또한, 제1 층(13a)은 제2 층(13b)의 캐리어 농도 이상의 캐리어 농도를 갖는 물질로 이루어질 수도 있다. 상대적으로 저항이 낮고 캐리어 농도가 높은 제1 층(13a)이 제2 층(13b)에 매설되어 있으므로, 박막 트랜지스터에 전력이 인가될 경우 제1 층(13a)을 통하여 용이하게 전자 경로가 형성될 수 있다. 그 결과, 박막 트랜지스터의 구동 특성이 향상될 수 있다.
도 2e를 참조하면, 게이트 전극(11), 게이트 절연막(12), 제1 층(13a) 및 제2 층(13b)이 형성된 기판(100)상에 서로 이격된 소스 전극(14a) 및 드레인 전극(14b)을 형성할 수 있다. 예를 들어, 소스 전극(14a) 및 드레인 전극(14b)은 전도성 물질로 이루어진 박막을 기판(100) 전면에 형성하고 포토리소그래피 공정 또는 리프트오프 공정에 의해 이를 부분적으로 제거함으로써 형성될 수 있다.
소스 전극(14a) 및 드레인 전극(14b)은 제2 층(13b)과 접촉하여 제2 층(13b)의 양쪽에 각각 위치할 수 있다. 반면, 소스 전극(14a) 및 드레인 전극(14b)은 제2 층(13b)으로 인해 제1 층(13a)과는 접촉하지 않을 수 있다. 게이트 전극(12)에 전력이 인가되면, 제2 층(13b) 및 매설된 제1 층(13a)을 통하여 소스 전극(14a) 및 드레인 전극(14b) 사이에 전류가 흐를 수 있다.
이상에서 살펴본 박막 트랜지스터의 제조 방법에 있어서, 게이트 전극(11), 게이트 절연막(12), 제1 층(13a), 제2 층(13b), 소스 전극(14a) 및 드레인 전극(14b) 중 하나 이상은 스퍼터링에 의하여 형성될 수도 있다. 그러나, 이는 예시적인 것으로서 제조 공정이 스퍼터링으로 한정되는 것은 아니며, 다른 적절한 물리 기상 증착법 또는 화학 기상 증착법 등이 이용될 수 있다.
또한 이상에서 살펴본 박막 트랜지스터의 제조 방법에 있어서, 게이트 전극(11), 게이트 절연막(12), 채널층의 제1 층(13a)과 제2 층(13b), 소스 전극(14a) 및 드레인 전극(14b) 각각을 구성하는 구성 물질은, 도 1을 참조하여 전술한 실시예에 따른 박막 트랜지스터에서 대응되는 구성요소의 구성 물질과 동일할 수 있으므로 자세한 설명을 생략한다.
도 3은 다른 실시예에 따른 박막 트랜지스터를 도시한 사시도이다. 도 3은 게이트 전극(24)이 상부에 위치하는 상부 게이트(top gate) 방식의 박막 트랜지스터를 도시한다.
도 3을 참조하면, 박막 트랜지스터는 제1 층(21a) 및 제2 층(21b)으로 이루어지는 채널층(21), 소스 전극(22a), 드레인 전극(22b), 게이트 절연막(23) 및 게이트 전극(24)을 포함할 수 있다. 도 3에 도시된 각 구성요소의 형상은 예시적인 것으로서, 다른 실시예에서 박막 트랜지스터의 각 구성요소는 도 3에 도시된 것과 상이한 형상일 수도 있다.
채널층(21)은 기판(200)상에 위치할 수 있다. 기판(200)은 실리콘(Si), 유리, 플라스틱 또는 다른 적당한 물질을 포함하여 이루어질 수 있다. 채널층(21)은 소스 전극(22a)과 드레인 전극(22b) 사이에 전자가 이동하는 채널을 형성하기 위한 층이다. 채널층(21)은 기판(200)상에 위치하는 제1 층(21a) 및 제1 층(21a)상에 제1 층(21a)을 적어도 부분적으로 둘러싸도록 위치하는 제2 층(21b)을 포함할 수 있다.
제1 층(21a)은 상부의 제2 층(21b)과 접촉하는 한편, 제2 층(21b)에 의해 둘러싸여 있으므로 소스 전극(22a) 및 드레인 전극(22b)과는 접촉하지 않는 매설층이다. 반면 제2 층(21b)은 제1 층(21a)의 상부에 위치하며 소스 전극(22a) 및 드레인 전극(22b)에 접촉될 수 있다.
도 3에서 제2 층(21b)은 제1 층(21a)의 상부 표면을 완전히 둘러싸는 형태로 도시되나, 이는 예시적인 것으로서, 제2 층(21b)은 제1 층(21a)과 소스 전극(22a) 및 드레인 전극(22b)의 접촉을 차단할 수 있는 한 제1 층(21a)을 부분적으로 둘러싸도록 위치할 수도 있다.
제1 층(21a)은 저항이 제2 층(21b)의 저항 이하인 물질로 이루어질 수 있다. 또한, 제1 층(21a)은 캐리어 농도가 제2 층(21b)의 캐리어 농도 이상인 물질로 이루어질 수도 있다. 상대적으로 저항이 낮고 캐리어 농도가 높은 제1 층(21a)이 제2 층(21b)에 매설되어 있으므로, 박막 트랜지스터에 전압이 인가될 경우 제1 층(21a) 을 통하여 용이하게 전자 경로가 형성될 수 있다.
일 실시예에서, 제1 층(21a)은 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함할 수 있다. 또한 제2 층(21b)은, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함할 수 있다.
제1 층(21a) 및 제2 층(21b)은 이상에서 나열한 물질을 포함하는 산화물로 이루어질 수 있으며, 산화물 반도체로 이루어질 수도 있다. 예컨대, 제1 층(21a) 및 제2 층(21b)은 ZnO, IZO, IGO, GZO, IGZO, TiZnO, AlZnO, 또는 BZnO 등과 같은 혼합 산화물을 포함하여 이루어질 수 있다.
소스 전극(22a) 및 드레인 전극(22b)은 제2 층(21b)상에 서로 이격하여 위치할 수 있다. 소스 전극(22a) 및 드레인 전극(22b)이 형성된 채널층(21b)상에 게이트 절연막(23)이 위치할 수 있다. 게이트 절연막(23)은 소스 전극(22a)과 드레인 전극(22b) 사이의 영역을 덮으면서, 제2 층(21b), 소스 전극(22a) 및 드레인 전극(22b)과 접촉하여 위치할 수 있다. 게이트 절연막(23)상에는 게이트 전극(24)이 위치할 수 있다.
도 3에 도시된 실시예에서, 소스 전극(22a), 드레인 전극(22b), 게이트 절연막(23) 및 게이트 전극(24) 각각을 구성하는 구성 물질은, 도 1을 참조하여 전술한 실시예에 따른 박막 트랜지스터에서 대응되는 구성요소의 구성 물질과 동일할 수 있으므로 자세한 설명을 생략한다.
도 4a 내지 도 4e는 다른 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 4a를 참조하면, 기판(200)상에 제1 층(21a)을 형성할 수 있다. 제1 층(21a)은 추후 형성될 소스 전극 및 드레인 전극 사이의 채널 영역을 형성하기 위한 층이다. 제1 층(21a)은 RF 스퍼터, 펄스 레이저 증착법 등과 같은 물리 기상 증착법, 열화학 기상 증착법 등과 같은 화학 기상 증착법, 또는 다른 적당한 방법에 의하여 형성될 수 있다.
도 4b를 참조하면, 제1 층(21a)상에 제1 층(21a)을 적어도 부분적으로 둘러싸도록 제2 층(21b)을 형성할 수 있다. 제1 층(21a)과 마찬가지로, 제2 층(21b)은 물리 기상 증착법, 화학 기상 증착법, 또는 다른 적당한 방법에 의하여 형성될 수 있다. 도 4b에서 제2 층(21b)은 제1 층(21a)의 상부 표면 전체를 둘러싸도록 형성되나, 이는 예시적인 것으로서, 제2 층(21b)은 제1 층(21a)을 부분적으로 둘러싸도록 위치할 수도 있다.
도 4a 및 4b를 참조하여 전술한 단계에서 생성된 제1 층(21a) 및 제2 층(21b)이 일 실시예에 따른 박막 트랜지스터의 채널층에 해당한다. 이때 제2 층(21b)은 추후 형성될 소스 전극 및 드레인 전극과 접촉하게 된다. 반면, 제1 층(21a)은 제2 층(21b)에 의하여 둘러싸여 소스 전극 및 드레인 전극으로부터 차단되는 매설층에 해당된다.
한편, 제1 층(21a)은 제2 층(21b)의 저항 이하의 저항을 갖는 물질로 이루어질 수 있다. 또한, 제1 층(21a)은 제2 층(21b)의 캐리어 농도 이상의 캐리어 농도를 갖는 물질로 이루어질 수도 있다. 상대적으로 저항이 낮고 캐리어 농도가 높은 제1 층(21a)이 제2 층(21b) 내에 매설되어 있으므로, 박막 트랜지스터에 전압이 인가될 경우 제1 층(21a)을 통하여 용이하게 전자 경로가 형성될 수 있다.
도 4c를 참조하면, 제2 층(21b)상에 서로 이격된 소스 전극(22a) 및 드레인 전극(22b)을 형성할 수 있다. 예를 들어, 소스 전극(22a) 및 드레인 전극(22b)은 전도성 물질로 이루어진 박막을 채널층(21b)상에 형성하고 포토리소그래피 공정 또는 리프트오프 공정에 의해 이를 부분적으로 제거함으로써 형성될 수도 있다.
도 4d를 참조하면, 소스 전극(22a) 및 드레인 전극(22b)이 형성된 제2 층(21b)상에 게이트 절연막(23)을 형성할 수 있다. 예를 들어, 게이트 절연막(23)은 스퍼터링에 의하여 형성될 수 있다. 게이트 절연막(23)은 소스 전극(22a)과 드레인 전극(22b) 사이의 영역을 덮으면서, 채널층의 제2 층(21b), 소스 전극(22a) 및 드레인 전극(22b)과 접촉하도록 위치할 수 있다.
도 4e를 참조하면, 게이트 절연막(23)상에 게이트 전극(24)을 형성할 수 있다. 예를 들어, 게이트 전극(24)은, 전도성 물질로 이루어진 박막을 게이트 절연막(23)상에 증착하고 포토리소그래피 공정 또는 리프트오프 공정에 의하여 이를 부분적으로 제거함으로써 형성될 수도 있다.
이상에서 살펴본 박막 트랜지스터의 제조 방법에 있어서, 제1 층(21a), 제2 층(21b), 소스 전극(22a), 드레인 전극(22b), 게이트 절연막(23) 및 게이트 전 극(24) 중 하나 이상은 스퍼터링을 이용하여 형성될 수도 있다. 그러나, 이는 예시적인 것으로서 제조 공정이 스퍼터링으로 한정되는 것은 아니며, 다른 적절한 물리 기상 증착법 또는 화학 기상 증착법 등이 이용될 수 있다.
또한 이상에서 살펴본 박막 트랜지스터의 제조 방법에 있어서, 제1 층(21a), 제2 층(21b), 소스 전극(22a), 드레인 전극(22b), 게이트 절연막(23) 및 게이트 전극(24) 각각을 구성하는 물질은, 도 3을 참조하여 전술한 실시예에 따른 박막 트랜지스터의 대응되는 구성요소의 구성 물질과 동일할 수 있으므로 자세한 설명을 생략한다.
이상에서 살펴본 실시예들은 상부 게이트 방식 또는 하부 게이트 방식 중 어느 하나에 따른 박막 트랜지스터에 의해 설명되었으나, 이는 예시적인 것으로서, 실시예들에 따른 박막 트랜지스터 및 이의 제조 방법은 박막 트랜지스터의 특정 형태 및/또는 방식에 제한되지 않는다.
또한 본 명세서에 첨부된 도면들에 도시된 박막 트랜지스터의 구성요소들의 형상 및/또는 이들 사이의 상대적인 크기는 단지 본 발명의 이해를 위하여 예시적으로 도시된 것으로서, 실시예들에 따른 박막 트랜지스터의 구성요소들의 형상 및/또는 이들 사이의 상대적인 크기는 도면들에 도시된 것과 상이할 수 있다.
도 5a는 일 실시예에 따른 박막 트랜지스터에서 게이트 전압에 따른 전류 특성을 종래 기술에 따른 박막 트랜지스터와 비교하여 나타낸 그래프이다.
도 5a를 참조하면, 그래프(503)는 종래 기술에 따라 비정질 IGZO의 단일층으 로 이루어진 채널층을 갖는 박막 트랜지스터의 전류 특성을 나타낸다. 또한 그래프(502)는 또 다른 종래 기술에 따라 비정질 IGZO로 이루어진 채널층을 어닐링한 박막 트랜지스터의 전류 특성을 나타낸다. 한편 그래프(501)는 일 실시예에 따라 GZO로 이루어지는 제1 층이 IGZO로 이루어지는 제2 층 내에 매설된 2단의 채널층을 갖는 박막 트랜지스터의 전류 특성을 나타낸다.
도 5a로부터 확인되는 바와 같이, 일 실시예에 따른 박막 트랜지스터는 종래 기술에 따른 박막 트랜지스터들에 비하여 우수한 전류-전압 특성을 갖는다. 예컨대, 그래프(501)에서 게이트 전압이 음수인 경우 전류 크기가 종래 기술에 의한 그래프(502, 503)에 비해 작으며, 이는 박막 트랜지스터가 우수한 턴오프(turn-off) 특성을 갖는 것을 나타낸다.
도 5b는 일 실시예에 따른 박막 트랜지스터의 채널층에서 드레인 전압에 따른 채널 전류를 종래 기술에 따른 박막 트랜지스터와 비교하여 나타낸 그래프이다.
도 5b를 참조하면, 좌측의 그래프(511, 512, 513, 514, 515, 516)는 종래 기술에 따른 박막 트랜지스터에서 게이트 전압이 각각 0, 8, 16, 24, 32 및 40 V인 경우, 드레인 전압(x축)에 따른 채널의 전류(y축)를 나타낸다. 참고로 도 5b에서 전류 크기가 상대적으로 작은 몇몇 그래프(511, 512, 513)는 하나의 선에 가깝게 도시되었다.
도 5b의 우측의 그래프(521, 522, 523, 524, 525, 526)는 일 실시예에 따른 박막 트랜지스터에서 게이트 전압이 각각 0, 8, 16, 24, 32 및 40 V인 경우 드레인 전압에 따른 채널의 전류를 나타낸다. 종래 기술의 경우와 비교하면, 일 실시예에 따른 박막 트랜지스터의 채널층에서의 전류 크기가 상대적으로 크며, 또한 박막 트랜지스터의 구동 특성이 향상되었음을 확인할 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
도 1은 일 실시예에 따른 박막 트랜지스터의 사시도이다.
도 2a 내지 도 2e는 일 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 3은 다른 실시예에 따른 박막 트랜지스터의 사시도이다.
도 4a 내지 도 4e는 다른 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 5a는 일 실시예에 따른 박막 트랜지스터에서 게이트 전압에 따른 전류 특성을 종래 기술에 따른 박막 트랜지스터와 비교하여 나타낸 그래프이다.
도 5b는 일 실시예에 따른 박막 트랜지스터의 채널층에서 드레인 전압에 따른 채널 전류를 종래 기술에 따른 박막 트랜지스터와 비교하여 나타낸 그래프이다.
Claims (9)
- 서로 이격된 소스 전극 및 드레인 전극;제1 층, 및 상기 제1 층을 적어도 부분적으로 둘러싸고 상기 소스 전극 및 상기 드레인 전극과 접촉하는 제2 층을 포함하되, 상기 제1 층은 상기 소스 전극 및 상기 드레인 전극과 접촉하지 않는 채널층;상기 채널층, 상기 소스 전극 및 상기 드레인 전극과 접촉하는 게이트 절연막; 및상기 게이트 절연막과 접촉하는 게이트 전극을 포함하되,상기 제1 층의 저항은 상기 제2 층의 저항 이하이며, 상기 제1 층의 캐리어 농도는 상기 제2 층의 캐리어 농도 이상인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 제1 층은,알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함하는 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 제2 층은,알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함하는 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 게이트 전극을 형성하는 단계;상기 게이트 전극상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 제1 층을 형성하고, 상기 제1 층을 적어도 부분적으로 둘러싸는 제2 층을 형성함으로써 채널층을 형성하는 단계; 및상기 게이트 절연막상에, 상기 제2 층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계로서, 상기 소스 전극 및 상기 드레인 전극이 상기 제1 층과 접촉하지 않도록 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하되,상기 제1 층의 저항은 상기 제2 층의 저항 이하이며, 상기 제1 층의 캐리어 농도는 상기 제2 층의 캐리어 농도 이상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1 층을 형성하고, 상기 제1 층을 적어도 부분적으로 둘러싸는 제2 층을 형성함으로써 채널층을 형성하는 단계;상기 채널층상에, 상기 제2 층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계로서, 상기 소스 전극 및 상기 드레인 전극이 상기 제1 층과 접촉하지 않도록 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계;상기 채널층상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하되,상기 제1 층의 저항은 상기 제2 층의 저항 이하이며, 상기 제1 층의 캐리어 농도는 상기 제2 층의 캐리어 농도 이상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 5항 또는 제 6항에 있어서,상기 채널층을 형성하는 단계는,물리 기상 증착법 또는 화학 기상 증착법에 의해 상기 제1 층 및 상기 제2 층 중 하나 이상을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 5항 또는 제 6항에 있어서,상기 제1 층은,알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함하는 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 5항 또는 제 6항에 있어서,상기 제2 층은,알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 불소(F)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합과 아연(Zn)을 포함하는 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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| KR1020090105417A KR101088366B1 (ko) | 2009-11-03 | 2009-11-03 | 매설층을 갖는 박막 트랜지스터 및 그 제조 방법 |
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Cited By (2)
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|---|---|---|---|---|
| KR20130105165A (ko) * | 2012-03-16 | 2013-09-25 | 한국전자통신연구원 | 박막 트랜지스터 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11177094A (ja) | 1997-12-08 | 1999-07-02 | Advanced Display Inc | 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板 |
-
2009
- 2009-11-03 KR KR1020090105417A patent/KR101088366B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH11177094A (ja) | 1997-12-08 | 1999-07-02 | Advanced Display Inc | 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板 |
Cited By (3)
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|---|---|---|---|---|
| KR20130105165A (ko) * | 2012-03-16 | 2013-09-25 | 한국전자통신연구원 | 박막 트랜지스터 |
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