KR101249091B1 - 향상된 전하 이동도를 가지는 박막 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
향상된 전하 이동도를 가지는 박막 트랜지스터 및 이의 제조방법이 개시된다. 본 발명에 의한 향상된 전하 이동도를 가지는 박막 트랜지스터는 캐리어 농도가 작은 보조 활성층의 하단 일부에 상기 보조 활성층의 캐리어 농도보다 큰 주 활성층을 포함하되, 상기 주 활성층의 길이는 채널 길이보다 짧은 값을 가짐으로써, 활성층 내에 형성되는 채널 영역의 주요부가 주 활성층 내에 형성되어 효율적으로 전하 이동도가 향상된다. 또한, 본 발명에 의한 향상된 전하 이동도를 가지는 박막 트랜지스터의 제조방법은, 게이트 절연막 상의 일부에 주 활성층을 형성하는 단계, 상기 게이트 절연막과 접촉하며, 상기 주 활성층의 전면을 감싸도록 보조 활성층을 형성하는 단계를 포함함으로써, 활성층을 매립 구조로 형성하여 안정적인 구동 특성을 확보할 수 있다.
Description
본 발명은 향상된 전하 이동도를 가지는 박막 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 보조 활성층의 하단 일부에 매립되는 주 활성층을 포함하여 향상된 전하 이동도를 가지는 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
박막 트랜지스터(Thin film transistor)는 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자로 널리 사용된다. 박막 트랜지스터의 성능은 캐리어(carrier)가 이동하는 경로인 채널층의 구성물질 또는 형태, 위치 등의 특성에 큰 영향을 받는다.
한편, 박막 트랜지스터의 전하 이동도(charge carrier mobility)는 전계 효과 전하 이동도(field-effect charge carrier mobility)로 지칭되기도 하며, 채널 길이(channel length)에 해당하는 구간에서 얼마나 빠른 속도로 캐리어가 이동하는가를 나타내는 개념이며, 이는 박막 트랜지스터의 성능을 평가하는 하나의 요소이다.
현재 상용화된 액정표시장치의 경우, 박막 트랜지스터의 채널층으로서 비정질 실리콘층이 주로 이용된다. 그러나, 상기와 같이 비정질 실리콘층을 채널로 이용하는 경우, 박막 트랜지스터의 전하 이동도는 약 0.5m2/Vs로서 매우 낮으므로, 액정표시장치의 동작 속도를 증가시키는 데 한계가 있어 박막 트랜지스터의 성능 향상에도 제약이 있었다.
이를 해결하기 위하여, 즉, 박막 트랜지스터의 전하 이동도 특성을 향상시키기 위해 금속 산화물 계열의 물질을 박막 트랜지스터의 채널층으로 사용하는 다양한 연구가 진행되고 있다. 대한민국 공개특허 제10-2008-0074515호에서는, ZnO 계열의 물질층, 예컨대, Ga-In-Zn-O(GIZO) 물질을 채널층으로 사용하되, 상기 채널층은 이중층 구조로 형성되는 박막 트랜지스터에 대해 개시하고 있다. 그러나, 상기 박막 트랜지스터는 이중층을 동일한 길이로 형성하므로, 이중층이 모두 소스 전극 및 드레인 전극과 접촉하게 되어 양자 모두 턴-오프(turn-off) 제어에 관여하게 됨으로써 안정적인 구동 특성을 확보할 수 없는 문제점이 있다. 더욱이, 이중층에서 동일한 산화물 반도체 물질을 사용하되, 원소의 구성비만을 다르게 하므로, 박막 트랜지스터의 전하 이동도 향상에 한계가 있다.
이에 본 발명의 제1 목적은, 보조 활성층의 하단 일부에 매립되는 주 활성층을 포함하여 안정적인 구동 특성이 확보된 박막 트랜지스터를 제공하는 데 있다.
또한, 본 발명의 제2 목적은, 캐리어 농도가 낮은 보조 활성층의 하단 일부에 상기 보조 활성층의 캐리어 농도보다 큰 캐리어 농도를 가지는 주 활성층을 포함하되, 상기 주 활성층의 길이는 채널 길이보다 짧게 형성하여 전하 이동도가 향상된 박막 트랜지스터의 제조방법을 제공하는 데 있다.
상기의 제1 목적을 달성하기 위한 본 발명의 일 실시예는, 박막 트랜지스터를 제공한다. 상기 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상의 일부에 형성되는 주 활성층, 상기 게이트 절연막 상에 형성되며, 상기 주 활성층의 전면을 감싸도록 형성된 보조 활성층 및 상기 보조 활성층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하고, 상기 주 활성층의 캐리어 농도는 상기 보조 활성층의 캐리어 농도보다 크고, 주 활성층의 길이는 채널 길이보다 짧다.
또한, 상기의 제2 목적을 달성하기 위한 본 발명의 다른 실시예는, 박막 트랜지스터의 제조방법을 제공한다. 상기 제조방법은, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상의 일부에 주 활성층을 형성하는 단계, 상기 게이트 절연막과 접촉하며, 상기 주 활성층의 전면을 감싸도록 보조 활성층을 형성하는 단계 및 상기 보조 활성층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,상기 주 활성층은 상기 보조 활성층의 캐리어 농도보다 큰 물질로 형성되며, 상기 주 활성층의 길이는 채널 길이보다 짧게 형성된다.
본 발명에 의한 향상된 전하 이동도를 가지는 박막 트랜지스터는 보조 활성층의 하단 일부에 매립된 주 활성층을 포함함으로써 안정적인 구동 특성이 확보되는 효과가 있다.
또한, 캐리어 농도가 낮은 보조 활성층의 하단 일부에 상기 보조 활성층의 캐리어 농도보다 큰 주 활성층을 포함하되, 상기 주 활성층의 길이를 채널 길이보다 짧게 형성함으로써 채널 영역의 주요부가 상기 주 활성층 내에 형성되어 박막 트랜지스터의 전하 이동도가 현저히 향상되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 제조방법을 나타내는 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터에서, 주 활성층의 길이에 따른 게이트 전압과 드레인 전류와의 관계를 나타내는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 제조방법을 나타내는 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터에서, 주 활성층의 길이에 따른 게이트 전압과 드레인 전류와의 관계를 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층들 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 구성요소에 대해 유사한 참조부호를 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함하여 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상의 일부에 형성된 주 활성층, 상기 게이트 절연막 상에 형성되며, 주 활성층의 전면을 감싸도록 형성된 보조 활성층 및 상기 보조 활성층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 포함한다.
상기 게이트 전극(200)은 기판(100) 상에 형성될 수 있다. 상기 기판(100)은 실리콘 기판, 유리 기판, 플라스틱 기판 등일 수 있으나, 이에 한정되는 것은 아니며, 일반적으로 통용되는 다양한 종류의 기판을 사용할 수 있다.
상기 기판(100) 상에 형성되는 게이트 전극(200)은 도전 물질일 수 있다. 상기 도전 물질은 저저항을 가지는 금속 또는 투명 금속 산화물일 수 있다. 예컨대, 저저항을 가지는 금속은 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt) 및 탄탈륨(Ta) 중에서 선택될 수 있다. 또한, 투명 금속 산화물은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)일 수 있다.
상기 게이트 전극(200) 상에 형성되는 게이트 절연막(300)은 기판(100) 상에 형성된 게이트 전극(200)의 전면을 덮도록 형성될 수 있다. 예컨대, 상기 게이트 절연막(300)은 무기절연막 또는 고유전율 산화막일 수 있다. 예컨대, 무기절연막은 실리콘질화막(SiNx) 또는 실리콘산화막(SiO2)일 수 있으며, 고유전율 산화막은 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 지르코늄 옥사이드(ZrO2) 또는 티타늄 옥사이드(TiO2)일 수 있다.
상기 게이트 절연막(300) 상에 형성되는 활성층(400)은 상기 게이트 절연막(300)의 일부에 형성되는 주 활성층(400a)과, 상기 주 활성층(400a)의 전면을 덮도록 형성되는 보조 활성층(400b)을 포함한다. 이 때, 상기 주 활성층(400a)의 캐리어 농도는 상기 보조 활성층의 캐리어 농도(400b)보다 크다. 즉, 보다 큰 캐리어 농도를 가지는 상기 주 활성층(400a)은 보다 작은 캐리어 농도를 가지는 상기 보조 활성층(400b) 내에 완전히 매립되는 구조를 나타낸다. 따라서, 상기 보조 활성층(400b)만이 후술하는 소스 전극(500) 및 드레인 전극(600)과 접촉하며, 이를 통해 턴-오프(turn-off) 제어는 상대적으로 작은 캐리어 농도를 가지는 보조 활성층(400b)에 의해 결정되어 안정적인 구동 특성을 확보할 수 있는 이점이 있다.
박막 트랜지스터가 턴-온(turn-on)되는 경우, 상기 활성층(400) 내에는 소스 전극(500) 및 드레인 전극(600) 사이에서 전하가 이동하는 경로, 즉 채널 영역이 형성된다. 이 때, 상기 보조 활성층(400b)의 하단 일부에 매립되는 상기 주 활성층(400a)의 길이는 채널 길이(channel length,ℓ)보다 작은 값을 가질 수 있다. 상기 채널 길이는 예컨대, 바텀 게이트형(bottom gate type)의 박막 트랜지스터의 경우, 서로 이격 형성된 소스 전극과 드레인 전극 사이의 구간에 해당하는 채널 영역의 길이로 정의한다. 즉, 형성된 채널 영역에서, 소스 전극과 드레인 전극의 사이에 해당하는 구간의 길이만이 전하 이동도를 결정하는 데 유효하다.
상기 주 활성층(400a)은 도전 물질로 이루어질 수 있다. 예컨대, 상기 도전 물질은 금속 또는 금속 산화물일 수 있다. 상기 금속은 Mo, Ni 및 Al 중에서 선택되는 적어도 하나를 포함할 수 있다. 또한, 금속 산화물은 ITO를 포함할 수 있다.
또한, 상기 보조 활성층(400b)은 산화물 반도체로 이루어질 수 있다. 예컨대, 상기 보조 활성층(400b)은 인듐, 갈륨 및 아연 중 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함할 수 있다. 일례로, 상기 보조 활성층(400b)은 ZnO, IZO, IGO, GZO 또는 IGZO 등을 포함할 수 있다.
따라서, 박막 트랜지스터가 턴-온(turn-on)되는 경우, 채널 영역의 주요부는, 캐리어 농도가 높은 물질로 이루어져 전하가 고속으로 이동할 수 있는 상기 주 활성층(400a)내에 형성되므로, 전하 이동도가 향상되는 이점이 있다.
소스 전극(500) 및 드레인 전극(600)은 상기 보조 활성층(400b)의 양단과 각각 접촉할 수 있으며, 일례로, 서로 이격되어 상기 보조 활성층(400b) 상부를 부분적으로 감싸는 구조를 나타낼 수 있다. 상기 소스 전극(500) 및 드레인 전극(600)의 이격 거리는 채널 길이(ℓ)를 결정한다.
예컨대, 상기 소스 전극(500) 및 드레인 전극(600)은 도전 물질일 수 있다. 상기 도전 물질은 저저항을 가지는 금속 또는 투명 금속 산화물일 수 있다. 예컨대, 저저항을 가지는 금속은 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt) 및 탄탈륨(Ta) 중에서 선택될 수 있다. 또한, 투명 금속 산화물은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 평면도이다.
도 2를 참조하면, 보조 활성층(400b)을 기준으로, 상기 보조 활성층(400b)의 하단 일부에 주 활성층(400a)이 형성되며, 그 상부에 소스 전극(500) 및 드레인 전극(600)이 형성되는 바, 배치구조 및 크기의 동일 평면에서의 비교를 위해 평면도로 도시하였으며, 상기 보조 활성층(400b)의 하부에 위치하는 주 활성층(400a)은 점선으로 도시하였다.
박막 트랜지스터가 턴-온(turn-on)되는 경우, 활성층(400) 내에는 소스 전극(500) 및 드레인 전극(600) 사이에서 전하가 이동하는 경로인 채널 영역이 형성되며,상기 주 활성층(400a)은 채널 길이(ℓ)보다 짧은 길이를 가질 수 있다. 이 때, 상기 주 활성층(400a)은 소스 전극(500) 및 드레인 전극(600)으로부터 동일 간격을 두고 형성될 수 있다.
예컨대, 채널 길이(ℓ)가 80m인 경우, 상기 주 활성층의 길이(ℓa)는 20μm 내지 60μm일 수 있다. 이 때, 상기 주 활성층의 길이(ℓa)가 20μm인 경우, 소스 전극(500) 또는 드레인 전극(600)과의 간격(ℓb, ℓc)은 30μm일 수 있으며, 상기 주 활성층의 길이(ℓa)가 40μm인 경우 소스 전극(500) 또는 드레인 전극(600)과의 간격(ℓb,ℓc)은 20μm, 상기 주 활성층의 길이(ℓa)가 60μm인 경우, 소스 전극(500) 또는 드레인 전극(600)과의 간격(ℓb, ℓc)은 10μm일 수 있다. 다만, 보다 향상된 전하 이동도를 가지기 위해서는, 전하가 이동하는 경로인 채널 영역의 주요부가 상기 주 활성층 내에 형성되는 것이 바람직하므로, 주 활성층의 길이(ℓa)는 소스 전극(500) 또는 드레인 전극(600)과의 간격, 즉, ℓb 및 ℓc의 합보다 큰 값을 가지는 것이 바람직하다.
따라서, 상기 채널 영역의 주요부는 상기 주 활성층(400a)내에 형성되므로, 상기 주 활성층(400a) 내의 채널 영역에서 전하가 고속으로 이동하여 박막 트랜지스터의 전하 이동도가 향상될 수 있는 이점이 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 제조방법을 나타내는 단면도들이다. 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상의 일부에 주 활성층을 형성하는 단계, 상기 게이트 절연막과 접촉하며, 상기 주 활성층의 전면을 감싸도록 보조 활성층을 형성하는 단계 및 상기 보조 활성층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
도 3a를 참조하면, 기판(100) 상에 게이트 전극(200)을 형성한다. 게이트 전극(200)의 형성 전, 기판의 불순물 제거를 위해 기판을 세척하는 공정을 거치는 것이 바람직하다. 상기 세척은 초음파 세척기를 이용하여 달성될 수 있다.
상기 기판(100)은 실리콘 기판, 유리 기판, 플라스틱 기판 등일 수 있으나, 이에 한정되는 것은 아니며, 일반적으로 통용되는 다양한 종류의 기판을 사용할 수 있다. 상기 기판(100) 상에 형성되는 게이트 전극(200)은 일례로, 도전물질을 상기 기판(100)의 전면에 증착한 후, 리소그래피 공정을 통해 선택적으로 패터닝하여 형성할 수 있다. 상기 증착은 RF 또는 DC 스퍼터를 이용하여 달성될 수 있다. 이를 통해 기판(100)의 일부에 게이트 전극(200)이 형성될 수 있다.
상기 기판(100) 상에 형성되는 게이트 전극(200)은 도전 물질일 수 있다. 예컨대, 상기 도전 물질은 저저항을 가지는 금속 또는 투명 금속 산화물일 수 있다.
도 3b를 참조하면, 게이트 전극(200) 상에 게이트 절연막(300)을 형성한다. 상기 게이트 절연막(300)은 기판(100) 상에 형성된 게이트 전극(200)의 전면을 덮도록 형성될 수 있다. 상기 게이트 절연막(300)은 무기절연막 또는 고유전율 산화막을 포함할 수 있다. 상기 게이트 절연막(300)은 스퍼터링법(sputtering), 화학기상증착법(CVD) 또는 플라즈마 화학기상증착법(PECVD)으로 형성할 수 있으나, 이에 한정되는 것은 아니며, 일반적으로 통용되는 다양한 방법으로 형성할 수 있다.
도 3c 및 도 3d를 참조하면, 게이트 절연막(300) 상의 일부에 주 활성층(400a)을 형성하고, 상기 게이트 절연막(300)과 접촉하며, 상기 주 활성층(400a)의 전면을 감싸도록 보조 활성층(400b)을 형성한다.
일례로, 게이트 절연막(300) 상에 금속성 물질을 증착한 후, 패터닝하여 주 활성층(400a)을 형성하며, 상기 주 활성층(400a)의 전면에 산화물 반도체 물질을 증착한 후, 패터닝하여 보조 활성층(400b)을 형성할 수 있다. 상기 증착은 RF 또는 DC 스퍼터를 이용하여 상온에서 달성될 수 있다. 상기 주 활성층(400a)은 상기 보조 활성층(400b) 내에 완전히 매립되는 구조를 나타내고, 상기 보조 활성층(400b)만이 후술하는 소스 전극(500) 및 드레인 전극(600)과 접촉한다.
이 때, 상기 주 활성층(400a)의 캐리어 농도는 보조 활성층(400b)의 캐리어 농도보다 높은 물질로 형성될 수 있다. 이를 통해 턴-오프(turn-off) 제어는 상대적으로 작은 캐리어 농도를 가지는 보조 활성층(400b)에 의해 결정되어 안정적인 구동 특성을 확보할 수 있는 이점이 있다.
상기 주 활성층(400a)은 도전 물질로 형성될 수 있다. 상기 도전 물질은 금속 또는 금속 산화물일 수 있다. 또한, 상기 보조 활성층(400b)은 산화물 반도체로 형성될 수 있다. 이를 통해 산화물 반도체 물질로 이루어지는 보조 활성층(400b)의 하단 일부에 도전 물질로 이루어지는 주 활성층(400a)이 위치하여 채널 영역의 주요부가 상기 주 활성층(400a) 내에 형성되므로, 박막 트랜지스터의 전하 이동도가 향상된다.
상기 보조 활성층(400b)의 하단 일부에 형성되는 상기 주 활성층(400a)의 길이는 채널 길이(channel length,ℓ)보다 작은 값을 가질 수 있다. 전하 이동도는 채널 길이(ℓ)에 해당하는 구간에서 전하가 이동하는 속도를 나타내는 개념이며, 채널 길이(ℓ)는 서로 이격 형성되는 소스 전극(500)과 드레인 전극(600) 사이의 구간에 해당하는 활성층(400)의 길이로 정의한다. 즉, 형성된 활성층(400)에서, 그 상부를 일부 감싸도록 이격 형성되는 소스 전극(500)과 드레인 전극(600) 사이에 해당하는 구간의 길이만이 전하 이동도를 결정하는 데 유효하다.
따라서, 본 발명에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터는, 턴-온(turn-on)되는 경우, 활성층 내에 형성되는 채널 영역 중 상기 주 활성층(400a) 내에 형성되는 영역이 채널 영역의 주요부를 이루며, 상기 보조 활성층(400b)에 비해 고속으로 전하가 이동하는 경로가 되어 전하 이동도가 향상되는 이점이 있다. 또한, 캐리어 농도가 큰 도전 물질로 형성되는 주 활성층(400a)이 채널 길이(ℓ)보다 작은 길이를 가지도록 형성되어 박막 트랜지스터의 턴-온(turn-on)/턴-오프(turn-off) 특성에 악영향을 주지 않고, 전하의 이동도가 현저히 증가되는 이점이 있다.
도 3e를 참조하면, 보조 활성층(400b)의 양단과 각각 접촉하는 소스 전극(500) 및 드레인 전극(600)을 형성한다. 일례로, 상기 소스 전극(500) 및 드레인 전극(600)은 상기 보조 활성층(400b) 상부를 부분적으로 감싸는 형태로 형성되어 상기 보조 활성층(400b)의 상부면 일부를 노출시킬 수 있다.
예컨대, 상기 소스 전극(500) 및 드레인 전극(600)은 저항이 낮은 금속성의 도전물질을 사용할 수 있다. 또한, 투명한 금속 산화물 재질의 도전물질을 사용할 수 있다. 일례로, 상기 소스 전극(500) 및 드레인 전극(600)은 상기 도전물질을 기판(100)의 전면에 형성하고, 리소그래피 공정을 통해 이를 선택적으로 패터닝하여 형성할 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
실험예
초음파 세척기에 탈이온수(DI water), 아세톤과 메탄올을 이용하여 각각 10분간 유리(glass) 기판을 세척한 후, 세척된 유리 기판 상에 DC 스퍼터를 이용하여 Mo 100nm를 증착하고 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극 상에 PECVD법을 이용하여 300℃에서 SiNx를 100nm 두께로 증착하여 게이트 절연막을 형성하였다. 이후, RF 스퍼터를 이용하여 상기 SiNx 상에 5nm 두께를 가지는 ITO층을 증착하고, 패터닝하여 주 활성층을 형성하고, 상기 주 활성층 상에 RF 스퍼터를 이용하여 IGZO 50nm를 증착하고, 패터닝하여 상기 주 활성층의 전면을 덮도록 보조 활성층을 형성하였다. 이후, DC 스퍼터를 이용하여 100nm의 Mo를 증착한 후, 리프트-오프(lift-off)하여 보조 활성층의 양단과 각각 접촉하며, 상기 보조 활성층 상부를 부분적으로 감싸도록 서로 이격된 소스 전극 및 드레인 전극을 형성하였다.
| 주 활성층의 길이 (μm) |
포화 이동도 (cm2/Vsec) |
Subthreshold Slope (V/dec) |
| 0 | 12.8 | 0.66 |
| 20 | 15.7 | 0.53 |
| 40 | 19.2 | 0.51 |
| 60 | 28.3 | 0.52 |
표 1은 본 발명의 일 실시예에 의해, 주 활성층의 길이에 따른 박막 트랜지스터의 전기적 특성을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 향상된 전하 이동도를 가지는 박막 트랜지스터에서, 주 활성층의 길이에 따른 게이트 전압과 드레인 전류와의 관계를 나타내는 그래프이다.
표 1 및 도 4를 참조하면, 주 활성층을 형성하지 않은 경우와, 주 활성층으로서 ITO층을 형성하고, 그 길이를 20μm, 40μm 및 60μm으로 변화시킨 경우, 주 활성층의 길이가 증가함에 따라 포화 이동도(Saturation Mobility)가 현저하게 증가하였음을 확인할 수 있다. 이를 통해 박막 트랜지스터가 턴-온(turn-on)되는 경우 형성되는 채널 영역의 주요부는, 캐리어 농도가 높은 도전 물질로 이루어진 주 활성층 내에 형성되고, 상기 영역에서 고속으로 전하가 이동할 수 있어 박막 트랜지스터의 전하 이동도가 크게 향상됨을 알 수 있다.
이외에도, 표 1은 본 발명의 일 실시예에 의한 박막 트랜지스터의 성능을 평가하기 위해 SS(Subthreshold Slope) 수치를 측정하였는 바, SS는 문턱전압 이하 영역에서 전류를 10배 변화시키는데 필요한 전압량으로, 작을수록 바랍직한 특성을 가진다.
측정한 수치는 주 활성층의 길이에 따라 일관된 변화를 보이지는 않으나, 주 활성층을 형성하지 않은 경우보다 작은 값을 가지는 것을 확인할 수 있다. 따라서, 본 발명에 의한 박막 트랜지스터는 보조 활성층의 하단 일부에 채널 길이보다 작은 길이를 가지는 주 활성층을 형성함으로써 전하 이동도, SS 등 박막 트랜지스터의 성능이 향상되는 것을 알 수 있다.
100: 기판 200: 게이트 전극
300: 게이트 절연막 400: 활성층
400a: 주 활성층 400b: 보조 활성층
500: 소스 전극 600: 드레인 전극
300: 게이트 절연막 400: 활성층
400a: 주 활성층 400b: 보조 활성층
500: 소스 전극 600: 드레인 전극
Claims (10)
- 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상의 일부에 형성되는 주 활성층;
상기 게이트 절연막 상에 형성되며, 상기 주 활성층의 전면을 감싸도록 형성된 보조 활성층; 및
상기 보조 활성층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하고,
상기 주 활성층의 캐리어 농도는 상기 보조 활성층의 캐리어 농도보다 크고, 주 활성층의 길이는 채널 길이보다 짧은 박막 트랜지스터. - 제1항에 있어서,
상기 주 활성층은 도전 물질인 것을 특징으로 하는 박막 트랜지스터. - 제2항에 있어서,
상기 주 활성층은 금속 또는 금속 산화물인 것을 특징으로 하는 박막 트랜지스터. - 제3항에 있어서,
상기 금속은 Mo, Ni 및 Al 중에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제3항에 있어서,
상기 금속 산화물은 ITO를 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 보조 활성층은 산화물 반도체인 것을 특징으로 하는 박막 트랜지스터. - 제6항에 있어서,
상기 보조 활성층은 인듐, 갈륨 및 아연 중 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상의 일부에 주 활성층을 형성하는 단계;
상기 게이트 절연막과 접촉하며, 상기 주 활성층의 전면을 감싸도록 보조 활성층을 형성하는 단계; 및
상기 보조 활성층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
상기 주 활성층은 상기 보조 활성층의 캐리어 농도보다 큰 물질로 형성되며, 상기 주 활성층의 길이는 채널 길이보다 짧게 형성되는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 주 활성층은 도전 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 보조 활성층은 산화물 반도체로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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|---|---|---|---|
| KR1020120020328A KR101249091B1 (ko) | 2012-02-28 | 2012-02-28 | 향상된 전하 이동도를 가지는 박막 트랜지스터 및 이의 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101457762B1 (ko) * | 2012-07-09 | 2014-11-03 | 청주대학교 산학협력단 | 금속 박막 트랜지스터 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100007703A (ko) * | 2008-07-14 | 2010-01-22 | 삼성전자주식회사 | 채널층 및 그를 포함하는 트랜지스터 |
| JP2010027808A (ja) | 2008-07-17 | 2010-02-04 | Ricoh Co Ltd | 電界効果型トランジスタ及びその製造方法 |
-
2012
- 2012-02-28 KR KR1020120020328A patent/KR101249091B1/ko active IP Right Grant
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| JP2010027808A (ja) | 2008-07-17 | 2010-02-04 | Ricoh Co Ltd | 電界効果型トランジスタ及びその製造方法 |
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| KR101457762B1 (ko) * | 2012-07-09 | 2014-11-03 | 청주대학교 산학협력단 | 금속 박막 트랜지스터 및 그 제조방법 |
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