KR102521257B1 - 반도체 소자, 표시 패널, 및 그들을 포함하는 표시 장치 - Google Patents

반도체 소자, 표시 패널, 및 그들을 포함하는 표시 장치 Download PDF

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Abstract

본 발명은 반도체 소자, 표시 패널, 및 그들을 포함하는 표시 장치를 개시한다. 그의 소자는 기판의 일측 상의 하부 전극과, 상기 기판의 타측 상의 스페이서와, 상기 스페이서 상의 중부 전극과, 상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층과, 상기 하부 채널 층 상의 하부 게이트 절연 층과, 상기 게이트 절연 층 상의 공통 게이트 전극과, 상기 공통 게이트 전극 상의 상부 게이트 절연 층과, 상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극과, 상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층과, 상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함한다.

Description

반도체 소자, 표시 패널, 및 그들을 포함하는 표시 장치{Semiconductor device, display panel, and display device including the same}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 생산성을 증가시킬 수 있는 반도체 소자를 제공하는데 있다.
최근 다양한 종료의 표시 장치가 개발되고 있다. 표시 장치는 크게 액정표시장치 및 유기발광표시장치를 포함할 수 있다. 그 중에 유기발광표시장치는 능동 발광 소자일 수 있다. 유기발광표시장치는 최신 기술의 AR/VR, 라이트필드 디스플레이, 및 홀로그램에 채용되고 있는 실정이다. 이와 같이, 유기발광표시장치는 초고집적 해상도를 구현할 수 있다.
본 발명이 해결하고자 하는 과제는 구동 회로의 면적을 감소시킬 수 있는 반도체 소자를 제공하는 데 있다.
본 발명은 반도체 소자를 개시한다. 그의 소자는 기판의 일측 상의 하부 전극; 상기 하부 전극의 일부 및 상기 기판의 타측 상의 스페이서; 상기 스페이서 상의 중부 전극; 상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층; 상기 하부 채널 층 상의 하부 게이트 절연 층; 상기 하부 채널 층에 대응되는 상기 게이트 절연 층 상의 공통 게이트 전극; 상기 공통 게이트 전극 상의 상부 게이트 절연 층; 상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극; 상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및 상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함한다.
일 예에 따르면, 상기 하부 채널 층, 상기 하부 게이트 절연 층, 및 상기 공통 게이트 전극은 n형 박막 트랜지스터일 수 있다.
일 예에 따르면, 상기 상부 채널 층, 상기 상부 게이트 절연 층, 및 상기 공통 게이트 전극은 p형 박막 트랜지스터일 수 있다.
일 예에 따르면, 상기 하부 게이트 절연 층은 상기 상부 게이트 절연 층보다 두꺼울 수 있다.
일 예에 따르면, 상기 중부 전극은 상기 하부 전극 및 상기 상부 전극의 두께와 다른 두께를 가질 수 있다.
일 예에 따르면, 상기 중부 전극은 상기 하부 전극 및 상기 상부 전극보다 두꺼울 수 있다.
일 예에 따르면, 상기 중부 전극과 상기 하부 게이트 절연막 사이에 제공되는 상부 스페이서; 및 상기 상부 스페이서와 상기 하부 게이트 절연막 사이의 추가 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 공통 게이트 전극은 상기 하부 채널 층 및 상기 상부 채널 층보다 넓을 수 있다.
일 예에 따르면, 상기 스페이서의 측벽과 상기 하부 채널 층 사이의 하부 버퍼 스페이서; 및 상기 상부 채널 층의 측벽 상의 상부 버퍼 스페이서를 더 포함할 수 있다.
일 예에 따르면, 상기 스페이서는 상기 하부 전극보다 두꺼울 수 있다.
본 발명의 일 예에 따른 표시 패널은, 기판의 일측 상의 데이터 라인; 상기 기판의 타측 상의 전원 전극; 상기 데이터 라인 및 상기 전원 전극 사이의 상기 기판 상의 스페이서; 상기 스페이서 상의 중부 전극; 상기 스페이서의 일측 측벽을 따라 상기 중부 전극 및 상기 데이터 라인을 연결하는 하부 채널 층; 상기 하부 채널 층, 상기 중부 전극, 상기 데이터 라인, 및 상기 전원 전극 상의 하부 게이트 절연 층; 상기 스페이서의 일측 측벽의 상기 하부 게이트 절연 층 상의 스캔 라인; 상기 스페이서의 타측 측벽의 상기 하부 게이트 절연 층 상의 구동 게이트 전극; 상기 스캔 라인 및 상기 구동 게이트 전극 상의 상부 게이트 절연 층; 상기 스페이서의 상기 상부 게이트 절연 층 상의 상부 전극; 상기 상부 전극에 연결되고, 상기 스페이서의 타측 측벽의 상기 상부 게이트 절연 층 상에 배치되는 상부 채널 층; 상기 상부 채널 층에 연결되고, 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 전원 전극에 연결되는 콘택 전극; 상기 콘택 전극, 상기 상부 채널 층, 상기 상부 게이트 절연 층 상의 제 1 층간 절연 층; 상기 제 1 층간 절연 층 상에 제공되고, 상기 평탄 층을 관통하여 상기 상부 전극에 연결되는 애노드; 상기 애노드의 양측 가장자리 및 상기 제 1 층간 절연 층 상의 제 2 층간 절연 층; 상기 애노드 및 상기 제 2 층간 절연 층 상의 발광 층; 및 상기 발광 층 상의 캐소드를 포함한다.
일 예에 따르면, 상기 스캔 라인은 상기 하부 채널 층의 길이보다 긴 길이를 가질 수 있다.
일 예에 따르면, 상기 상부 채널 층은 상기 구동 게이트 전극의 길이 보다 짧은 길이를 가질 수 있다.
일 예에 따르면, 상기 구동 게이트 전극은 상기 하부 게이트 절연 층을 관통하여 상기 중부 전극에 연결될 수 있다.
일 예에 따르면, 상기 캐소드 상의 보호 층을 더 포함할 수 있다.
본 발명의 일 예에 따른 표시 장치는 표시 패널; 및 상기 표시 패널 가장자리에 연결되어 상기 표시 패널을 제어하는 스캔 신호 및 데이터 신호를 제공하는 반도체 소자를 구비한 구동 회로를 포함한다. 여기서, 상기 반도체 소자는: 제 1 기판의 일측 상의 하부 전극; 상기 제 1 기판의 타측 상의 스페이서; 상기 스페이서 상의 중부 전극; 상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층; 상기 하부 채널 층 상의 하부 게이트 절연 층; 상기 하부 채널 층에 대응되는 상기 게이트 절연 층 상의 공통 게이트 전극;
상기 공통 게이트 전극 상의 상부 게이트 절연 층; 상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극; 상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및 상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함할 수 있다.
일 예에 따르면, 상기 반도체 소자는 인버터 회로를 포함할 수 있다.
일 예에 따르면, 상기 표시 패널은: 제 2 기판 상에 일 방향으로 연장하는 데이터 라인; 및 상기 데이터 라인에 교차하는 스캔 라인을 포함할 수 있다. 상기 반도체 소자는 상기 스캔 라인에 연결될 수 있다.
일 예에 따르면, 상기 구동 회로는: 상기 표시 패널의 일측 가장자리에 연결되는 스캔 구동 회로; 및 상기 스캔 구동 회로와 교차하여 배열되는 데이터 구동 회로를 포함할 수 있다.
일 예에 따르면, 상기 스캔 구동 회로는 상기 반도체 소자를 포함하는 표시 장치.
본 발명의 개념에 따른 반도체 소자는 스페이서 측벽에 기판과 수직방향으로 형성되는 하부 채널 층 및 상부 채널과 두 채널 층 사이의 공통 게이트 전극을 이용하여 회로의 면적을 감소시킬 수 있다.
도 1은 본 발명의 개념에 따른 표시 장치의 일 예를 보여주는 블록 다이아 그램이다.
도 2는 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 3은 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 4는 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 5는 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 6은 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 7은 도 1의 반도체 소자의 일 예를 보여주는 단면도이다.
도 8은 도 1의 픽셀의 일 예를 보여주는 회로도이다.
도 9는 도 1의 픽셀의 일 예를 보여주는 회로도이다.
도 10은 도 1의 표시 패널의 일 예를 보여주는 단면도이다.
도 11은 도 8의 구동 트랜지스터들의 제 2 상부 채널 층들 및 제 2 상부 전극의 일 예를 보여주는 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 접합, 접착, 및 레이저는 표시 소자 또는 반도체 소자 분야에서 널리 공개된 기술들일 수 있다 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 개념에 따른 표시 장치(100)의 일 예를 보여준다.
도 1을 참조하면, 본 발명의 표시 장치(100)는 유기발광다이오드(OLED)를 포함할 수 있다. 이와 달리, 표시 장치(100)는 액정표시장치를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 일 예에 따르면, 본 발명의 표시 장치(100)는 표시 패널(10), 스캔 구동 회로(20), 및 데이터 구동 회로(30)를 포함할 수 있다.
표시 패널(10)은 스캔 구동 회로(20) 및 데이터 구동 회로(30)에 연결될 수 있다. 일 예에 따르면, 표시 패널(10)은 스캔 라인(12), 데이터 라인(14), 및 픽셀들(16)을 포함할 수 있다. 스캔 라인(12)은 일 방향으로 연장할 수 있다. 데이터 라인(14)은 스캔 라인(12)과 교차할 수 있다. 픽셀들(16)은 스캔 라인(12) 및 데이터 라인(14)에 의해 정의될 수 있다. 픽셀들(16)은 데이터 라인(14)의 데이터 신호 및 스캔 라인(12)의 스캔 신호를 이용하여 영상을 표시할 수 있다.
스캔 구동 회로(20)는 표시 패널(10)의 일측 측면에 제공될 수 있다. 스캔 구동 회로(20)는 표시 패널(10)의 스캔 라인(12)에 연결될 수 있다. 스캔 구동 회로(20)는 스캔 라인(12)에 스캔 신호를 제공할 수 있다. 일 예에 따르면, 스캔 구동 회로(20)는 인버터 회로의 반도체 소자(22)를 포함할 수 있다.
데이터 구동 회로(30)는 스캔 구동 회로(20)와 다른 방향으로 배열될 수 있다. 데이터 구동 회로(30)는 표시 패널(10)의 상부 측면에 제공될 수 있다. 데이터 구동 회로(30)는 데이터 라인(14)에 연결될 수 있다. 데이터 구동 회로(30)는 데이터 라인(14)에 데이터 신호를 제공할 수 있다. 도시되지는 않았지만, 데이터 구동 회로(30)는 스트링 저항들을 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.
도 2는 도 1의 반도체 소자(22)의 일 예를 보여준다.
도 2를 참조하면, 반도체 소자(22)는 인버터 회로를 포함할 수 있다. 일 예에 따르면, 반도체 소자(22)는 제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)을 포함할 수 있다.
제 1 기판(220)은 평탄한 베이스 기판을 포함할 수 있다. 제 1 기판(220)은 글래스, 폴리이미드, 실리콘, 사파이어를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.
제 1 하부 전극(222)은 제 1 기판(220)의 일측 상에 제공될 수 있다. 제 1 하부 전극(222)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)등의 금속 산화물을 포함할 수 있다. 대안으로, 제 1 하부 전극(222)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함할 수 있다. 제 1 하부 전극(222)은 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 1 스페이서(224)는 제 1 하부 전극(222)의 일부 및 제 1 기판(220)의 타측 상에 제공될 수 있다. 제 1 스페이서(224)는 제 1 하부 전극(222)보다 두꺼울 수 있다. 예를 들어, 제 1 스페이서(224)는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안으로, 제 1 스페이서(224)는 실리콘 질화물(SiNx), 실리콘질화산화물(SiOXNY), 및 알루미늄 산화물(Al2O3)을 포함할 수 있다. 또한, 제 1 스페이서(224)는 탄소함유 실리콘산화막(SiOC, or SiOCH) 및 실록산폴리머를 포함할 수 있다. 탄소함유 실리콘산화막(SiOC, or SiOCH) 및 실록산폴리머는 실리콘 산화물의 유전 상수 보다 작은 유전 상수를 갖고, 제 1 하부 전극(222)과 제 1 상부 전극(240) 사이의 오버랩 커패시턴스를 감소시킬 수 있다. 제 1 스페이서(224)는 플라즈마화학기상증착(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 원자층증착방법(ALD; Atomic Layer Deposition), 또는 용액 공정 절연막(Spin-on-dielectric)의 박막 형성 공정을 통해 형성될 수 있다.
제 1 중부 전극(232)은 제 1 스페이서(224) 상에 제공될 수 있다. 제 1 중부 전극(232)은 제 1 하부 전극(222)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 중부 전극(232)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속, 또는 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 1 하부 채널 층(226)은 제 1 하부 전극(222) 및 제 1 중부 전극(232) 사이에 연결될 수 있다. 제 1 하부 채널 층(226)은 제 1 스페이서(224)의 일측 측벽 상에 제공될 수 있다. 제 1 하부 채널 층(226)은 비정질 실리콘 (a-Si), 저온 다결정 실리콘 (LTPS; Low Temperature Poly-silicon), 또는 n형 산화물 반도체를 포함할 수 있다. 그 중에 n형 산화물 반도체는 인듐 갈륨 아연 산화물 (IGZO), 인듐 주석 아연 산화물 (ITZO), 인듐 아연 산화물 (IZO), 인듐 산화물 (InOx), 아연 주석 산화물 (ZTO), 인듐 갈륨 주석 산화물 (IGTO), 인듐 갈륨 아연 주석 산화물(IGZTO)을 포함할 수 있다. 제 1 하부 채널 층(226)은 스퍼터링 (sputtering), 플라즈마 화학 기상 증착 (PECVD), 또는 원자층 증착법 (ALD)에 의해 형성될 수 있다.
제 1 하부 게이트 절연 층(228)은 제 1 하부 채널 층(226), 제 1 중부 전극(232), 제 1 하부 전극(222), 및 제 1 기판(220) 상에 형성될 수 있다. 제 1 예를 들어, 하부 게이트 절연 층(228)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY) 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 1 하부 게이트 절연 층(228)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.
공통 게이트 전극(234)은 제 1 하부 게이트 절연 층(228) 상에 제공될 수 있다. 공통 게이트 전극(234)은 제 1 하부 전극(222), 제 1 중부 전극(232), 및 제 1 하부 채널 층(226)의 상부에 제공될 수 있다. 공통 게이트 전극(234)은 수직적 관점에서 제 1 하부 채널 층(226)의 길이보다 긴 길이를 가질 수 있다. 공통 게이트 전극(234)은 제 1 하부 전극(222) 및 제 1 중부 전극(232)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 공통 게이트 전극(234)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다. 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234)은 탑 게이트 박막트랜지스터 또는 n형 박막 트랜지스터일 수 있다.
제 1 상부 게이트 절연 층(236)은 공통 게이트 전극(234) 및 제 1 하부 게이트 절연 층(228) 상에 제공될 수 있다. 제 1 상부 게이트 절연 층(236)은 제 1 하부 게이트 절연 층(228)의 두께와 동일한 두께를 가질 수 있다. 제 1 상부 게이트 절연 층(236)은 제 1 하부 게이트 절연 층(228)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 상부 게이트 절연 층(236)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 1 상부 게이트 절연 층(236)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.
제 1 상부 채널 층(238)은 제 1 상부 게이트 절연 층(236)의 일측 측벽 상에 제공될 수 있다. 제 1 상부 채널 층(238)은 공통 게이트 전극(234)의 상부에 제공될 수 있다. 제 1 상부 채널 층(238)은 제 1 상부 전극(240) 및 제 1 콘택 전극(230) 사이에 연결될 수 있다. 제 1 상부 채널 층(238)은 수직적 관점에서 제 1 하부 채널 층(226)의 길이와 유사한 길이를 가질 수 있다. 제 1 상부 채널 층(238)의 길이는 공통 게이트 전극(234)의 길이보다 짧을 수 있다. 제 1 상부 채널 층(238)은 제 1 하부 채널 층(226)의 도전성과 다른 도전성을 가질 수 있다. 일 예에 따르면, 제 1 상부 채널 층(238)은 p형 산화물 반도체를 포함할 수 있다. P형 산화물 반도체는 구리 산화물 (CuO) 및 주석 산화물 (SnO)을 포함할 수 있다. 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 및 제 1 상부 채널 층(238)은 바텀 게이트 박막 트랜지스터 또는 p형 박막 트랜지스터일 수 있다.
제 1 상부 전극(240)은 제 1 스페이서(224)의 제 1 상부 게이트 절연 층(236) 및 제 1 상부 채널 층(238)의 일부 상에 제공될 수 있다. 제 1 상부 전극(240)은 제 1 상부 채널 층(238)의 일측에 연결될 수 있다. 제 1 상부 전극(240)은 제 1 하부 전극, 제 1 중부 전극(232), 및 공통 게이트 전극(234)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 상부 전극(240)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 1 콘택 전극(230)은 제 1 하부 전극(222)의 제 1 상부 게이트 절연 층(236) 및 제 1 상부 채널 층(238)의 일부 상에 제공될 수 있다. 제 1 콘택 전극(230)은 제 1 상부 게이트 절연 층(236) 및 제 1 하부 게이트 절연 층(228)을 관통하여 제 1 하부 전극(222)에 연결될 수 있다. 제 1 콘택 전극(230)은 제 1 상부 채널 층(238)의 타측에 연결될 수 있다. 제 1 콘택 전극(230)은 제 1 상부 전극(240)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 1 콘택 전극(230)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 1 보호 층(242)은 제 1 콘택 전극(230), 제 1 상부 채널 층(238), 및 제 1 상부 전극(240) 상에 제공될 수 있다. 제 1 보호 층(242)은 평탄한 상부면을 가질 수 있다. 제 1 보호 층(242)은 실리콘 산화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.
한편, 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 및 공통 게이트 전극(234)은 n 형의 박막트랜지스터를 구현하고, 제 1 상부 채널 층(238), 제 1 상부 게이트 절연 층(236), 및 공통 게이트 전극(234)은 p형의 박막트랜지스터를 구현할 수 있다. n형 및 p형의 박막트랜지스터들은 적층 구조를 가질 수 있다. 따라서, 본 발명의 반도체 소자(22)는 제 1 하부 채널 층(226) 및 제 1 상부 채널 층(238) 사이의 공통 게이트 전극(234)을 이용하여 평면적 관점에서 소자의 면적을 감소시킬 수 있다. 또한, 본 발명의 반도체 소자(22)는 입체적인 구조를 갖기 때문에 소자의 면적을 최소화할 수 있다.
도 3은 도 1의 반도체 소자(22)의 일 예를 보여준다.
도 3을 참조하면, 제 1 하부 게이트 절연 층(228)은 제 1 상부 게이트 절연 층(236)의 두께와 다른 두께를 가질 수 있다. 제 1 하부 게이트 절연 층(228)은 제 1 상부 게이트 절연 층(236) 보다 두꺼울 수 있다. 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 및 공통 게이트 전극(234)의 n 형의 박막트랜지스터의 문턱 전압은 제 1 상부 채널 층(238), 제 1 상부 게이트 절연 층(236), 및 공통 게이트 전극(234)의 p형의 박막트랜지스터의 문턱 전압과 다를 수 있다.
제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 공통 게이트 전극(234), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다.
도 4는 도 1의 반도체 소자(22)의 일 예를 보여준다.
도 4를 참조하면, 제 1 중부 전극(232)은 제 1 하부 전극(222), 및 제 1 상부 전극(240) 보다 두꺼울 수 있다. 제 1 하부 채널 층(226)의 공핍 영역(depletion region)의 길이는 감소할 수 있다. n 형의 박막트랜지스터와 p형의 박막트랜지스터의 문턱 전압들은 서로 다를 수 있다.
제 1 기판(220), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다.
도 5는 도 1의 반도체 소자(22)의 일 예를 보여준다.
도 5를 참조하면, 본 발명의 반도체 소자(22)는 상부 스페이서(231) 및 추가 전극(233)을 더 포함할 수 있다.
상부 스페이서(231)는 제 1 중부 전극(232) 상에 제공될 수 있다. 상부 스페이서(231)는 제 1 하부 채널 층(226)의 길이를 증가시킬 수 있다. 상부 스페이서(231)는 제 1 스페이서(224)의 재질과 동일한 재질을 가질 수 있다. 예를 들어, 상부 스페이서(231)는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안으로, 상부 스페이서(231)는 실리콘 질화물(SiNx), 실리콘질화산화물(SiOXNY), 및 알루미늄 산화물(Al2O3), 탄소함유 실리콘산화막(SiOC, or SiOCH), 및 실록산폴리머를 포함할 수 있다.
추가 전극(233)은 상부 스페이서(231) 상에 제공될 수 있다. 추가 전극(233)은 상부 스페이서(231) 및 제 1 하부 채널 층(226) 사이에 제공될 수 있다. 추가 전극(233)은 제 1 하부 채널 층(226)의 말단에 연결될 수 있다. 추가 전극(233)은 제 1 하부 전극(222) 및 제 1 상부 전극(240)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 추가 전극(233)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속, 또는 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다.
도 6은 도 1의 반도체 소자(22)의 일 예를 보여준다.
도 6을 참조하면, 제 1 상부 채널 층(238)은 제 1 상부 전극(240) 및 제 1 콘택 전극(230) 상에 제공될 수 있다. 제 1 상부 전극(240) 및 제 1 콘택 전극(230)의 형성 전에, 제 1 상부 채널 층(238)은 제 1 보호 층(242)과 순차적으로 증착 및 패터닝될 수 있다. 제 1 상부 채널 층(238)의 식각 손상은 감소할 수 있다. 따라서, 제 1 상부 채널 층(238)의 손상을 감소하거나 최소화될 수 있다.
제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다.
도 7은 도 1의 반도체 소자(22)의 일 예를 보여준다.
도 7을 참조하면, 본 발명의 반도체 소자(22)는 하부 버퍼 스페이서(225), 및 상부 버퍼 스페이서(237)를 더 포함할 수 있다.
하부 버퍼 스페이서(225)는 제 1 스페이서(224) 및 제 1 중부 전극(232)의 측벽 상에 제공될 수 있다. 하부 버퍼 스페이서(225)는 제 1 스페이서(224) 및 제 1 중부 전극(232)의 상부 모서리를 완만하게 덮을 수 있다. 따라서, 하부 버퍼 스페이서(225) 상의 제 1 하부 채널 층(226)의 모서리는 꺽임 없이 라운드질 수 있다. 하부 버퍼 스페이서(225)는 자기정렬방법으로 형성될 수 있다. 하부 버퍼 스페이서(225)는 화학기상증착방법 또는 원자층증착방법으로 형성된 SiO2, Al2O3, 또는 SiNx를 포함할 수 있다.
상부 버퍼 스페이서(237)는 제 1 상부 채널 층(238)의 측벽 상에 제공될 수 있다. 상부 버퍼 스페이서(237)는 제 1 상부 채널 층(238)을 보호할 수 있다. 상부 버퍼 스페이서(237)는 하부 버퍼 스페이서(225) 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 상부 버퍼 스페이서(237)는 화학기상증착방법 또는 원자층증착방법으로 형성된 SiO2, Al2O3, 또는 SiNx를 포함할 수 있다.
제 1 기판(220), 제 1 하부 전극(222), 제 1 스페이서(224), 제 1 중부 전극(232), 제 1 하부 채널 층(226), 제 1 하부 게이트 절연 층(228), 공통 게이트 전극(234), 제 1 상부 게이트 절연 층(236), 제 1 상부 채널 층(238), 제 1 상부 전극(240), 제 1 콘택 전극(230), 및 제 1 보호 층(242)은 도 2와 동일하게 구성될 수 있다.
도 8은 도 1의 픽셀(16)의 일 예를 보여준다.
도 8을 참조하면, 픽셀(16)은 선택 트랜지스터(ST), 구동 트랜지스터들(DT), 커패시터(C), 및 발광 다이오드(D)를 포함할 수 있다.
선택 트랜지스터(ST)는 스캔 라인(12) 및 데이터 라인(14)에 연결될 수 있다. 선택 트랜지스터(ST)는 스캔 라인(12)의 스캔 신호에 의해 턴온되어 데이터 라인(14)의 데이터 신호를 구동 트랜지스터들(DT)에 제공할 수 있다.
구동 트랜지스터들(DT)은 선택 트랜지스터(ST)에 연결될 수 있다. 구동 트랜지스터들(DT)은 전원 라인(17)에 연결될 수 있다. 구동 트랜지스터들(DT)은 직렬로 연결될 수 있다. 구동 트랜지스터들(DT)은 데이터 신호에 응답하여 발광 다이오드(D)에 전력을 제공할 수 있다.
커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극 및 소스 전극에 연결될 수 있다. 커패시터(C)는 구동 트랜지스터(DT)의 소스 전극 및 선택 트랜지스터(ST)의 드레인 전극에 연결될 수 있다. 커패시터(C)는 구동 트랜지스터(DT)를 다이오드로서 동작시킬 수 있다.
발광 다이오드(D)는 구동 트랜지스터들(DT)의 드레인 전극에 연결될 수 있다. 발광 다이오드(D)는 접지될 수 있다. 발광 다이오드(D)는 스캔 신호 및 데이터 신호에 응답하여 발광할 수 있다.
도 9는 도 1의 픽셀(16)의 일 예를 보여준다.
도 9를 참조하면, 픽셀(16)은 전원 전극(17)을 더 포함할 수 있다. 전원 전극(17)은 커패시터(C) 및 구동 트랜지스터(DT)에 연결될 수 있다. 선택 트랜지스터(ST)가 턴온되면, 전원 전극(17)은 구동 트랜지스터(DT) 및 발광 다이오드(D)에 파워를 제공하여 발광시킬 수 있다.
스캔 라인(12), 데이터 라인(14), 선택 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C), 및 발광 다이오드(D)는 도 8과 동일하게 구성될 수 있다.
도 10은 도 1의 표시 패널(10)의 일 예를 보여준다.
도 9 및 도 10을 참조하면, 표시 패널(10)은 제 2 기판(162), 데이터 라인(14), 전원 전극(17), 제 2 스페이서(168), 제 2 중부 전극(178), 제 2 하부 채널 층(170), 제 2 하부 게이트 절연 층(172), 스캔 라인(12), 구동 게이트 전극(180), 제 2 상부 게이트 절연 층(182), 제 2 상부 전극(186), 제 2 상부 채널 층(184), 제 2 콘택 전극(176), 제 1 층간 절연 층(188), 애노드(190), 제 2 층간 절연 층(196), 발광 층(192), 캐소드(194), 및 제 2 보호 층(198)을 포함할 수 있다.
제 2 기판(162)은 평탄할 수 있다. 제 2 기판(162)은 글래스, 또는 폴리이미드를 포함할 수 있다.
데이터 라인(14)은 제 2 기판(162)의 일측 상에 제공될 수 있다. 데이터 라인(14)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)등의 금속 산화물을 포함할 수 있다. 대안으로, 데이터 라인(14)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함할 수 있다. 데이터 라인(14)은 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
전원 전극(17)은 제 2 기판(162)의 타측 상에 제공될 수 있다. 전원 전극(17)은 데이터 라인(14)의 재질과 동일한 재질을 포함할 수 있다. 전원 전극(17)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)등의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 2 스페이서(168)는 데이터 라인(14) 및 전원 전극(17) 사이의 제 2 기판(162) 상에 제공될 수 있다. 제 2 스페이서(168)는 데이터 라인(14)의 일부 상에 제공될 수 있다. 제 2 스페이서(168)는 데이터 라인(14) 및 전원 전극(17) 보다 두꺼울 수 있다. 제 2 스페이서(168)는 제 1 스페이서(224)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 스페이서(168)는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안으로, 제 2 스페이서(168)는 실리콘 질화물(SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물(Al2O3), 탄소함유 실리콘산화막(SiOC, or SiOCH), 및 실록산폴리머를 포함할 수 있다.
제 2 중부 전극(178)은 제 2 스페이서(168) 상에 제공될 수 있다. 제 2 중부 전극(178)은 제 1 중부 전극(232)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 중부 전극(178)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속, 또는 Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 2 하부 채널 층(170)은 데이터 라인(14) 및 제 2 중부 전극(178) 사이에 연결될 수 있다. 제 2 하부 채널 층(170)은 제 2 스페이서(168)의 일측 측벽, 데이터 라인(14), 및 제 2 중부 전극(178) 상에 제공될 수 있다. 제 2 하부 채널 층(170)은 제 1 하부 채널 층(226)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 하부 채널 층(170)은 비정질 실리콘 (a-Si), 저온 다결정 실리콘 (LTPS; Low Temperature Poly-silicon), 또는 n형 산화물 반도체를 포함할 수 있다. n형 산화물 반도체는 인듐 갈륨 아연 산화물 (IGZO), 인듐 주석 아연 산화물 (ITZO), 인듐 아연 산화물 (IZO), 인듐 산화물 (InOx), 아연 주석 산화물 (ZTO), 인듐 갈륨 주석 산화물 (IGTO), 인듐 갈륨 아연 주석 산화물(IGZTO)을 포함할 수 있다. 제 2 하부 채널 층(170)은 스퍼터링 (sputtering), 플라즈마 화학 기상 증착 (PECVD), 또는 원자층 증착법 (ALD)에 의해 형성될 수 있다.
제 2 하부 게이트 절연 층(172)은 데이터 라인(14), 제 2 하부 채널 층(170), 제 2 중부 전극(178), 전원 전극(17), 및 제 2 기판(162) 상에 제공될 수 있다. 제 2 하부 게이트 절연 층(172)은 제 1 하부 게이트 절연 층(228)의 재질과 동일한 재질을 포함할 수 있다. 제 2 하부 게이트 절연 층(172)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 2 하부 게이트 절연 층(172)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.
스캔 라인(12)은 제 2 하부 채널 층(170)의 제 2 하부 게이트 절연 층(172) 상에 제공될 수 있다. 스캔 라인(12)은 제 2 스페이서(168)의 일측 측벽 상부에 제공될 수 있다. 스캔 라인(12)은 수직적 관점에서 제 2 하부 채널 층(170) 보다 길 수 있다. 제 2 하부 채널 층(170), 제 2 하부 게이트 절연 층(172), 및 스캔 라인(12)은 탑 게이트 트랜지스터 또는 n형 박막트랜지스터로서 기능할 수 있다. 즉, 제 2 하부 채널 층(170), 제 2 하부 게이트 절연 층(172), 및 스캔 라인(12)은 도 9의 선택 트랜지스터(ST)일 수 있다.
구동 게이트 전극(180)은 제 2 스페이서(168) 타측 측벽의 제 2 하부 게이트 절연 층(172) 상에 제공될 수 있다. 구동 게이트 전극(180)은 제 2 하부 게이트 절연 층(172)을 관통하여 제 2 중부 전극(178)에 연결될 수 있다. 구동 게이트 전극(180)은 수직적 관점에서 제 2 상부 채널 층(18) 보다 길 수 있다. 스캔 라인(12) 및 구동 게이트 전극(180)은 공통 게이트 전극(234)의 재질과 동일한 재질을 포함할 수 있다. 스캔 라인(12) 및 구동 게이트 전극(180)의 각각은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 2 상부 게이트 절연 층(182)은 스캔 라인(12), 구동 게이트 전극(180), 및 제 2 하부 게이트 절연 층(172) 상에 제공될 수 있다. 제 2 상부 게이트 절연 층(182)은 제 2 하부 게이트 절연 층(172)의 재질과 동일한 재질을 포함할 수 있다. 제 2 상부 게이트 절연 층(182)은 실리콘 산화물 (SiO2), 실리콘 질화물 (SiNx), 실리콘질화산화물(SiOXNY), 알루미늄 산화물 (Al2O3), 하프늄 산화물 (HfOx), 및 지르코늄 산화물 (ZrOx)을 포함할 수 있다. 제 2 상부 게이트 절연 층(182)은 플라즈마 화학 기상 증착 (PECVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.
제 2 상부 채널 층(184)은 제 2 상부 게이트 절연 층(182)의 일측 측벽 상에 제공될 수 있다. 제 2 상부 채널 층(184)은 구동 게이트 전극(180)과 제 2 상부 전극(186) 사이에 제공될 수 있다. 제 2 상부 채널 층(184)은 제 2 콘택 전극(176)과 구동 게이트 전극(180) 사이에 제공될 수 있다. 제 2 상부 채널 층(184)은 구동 게이트 전극(180)의 길이보다 짧은 길이를 가질 수 있다. 제 2 상부 채널 층(184)는 제 1 상부 채널 층(238)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 상부 채널 층(184)는 p형 산화물 반도체를 포함할 수 있다. P형 산화물 반도체는 구리 산화물 (CuO) 및 주석 산화물 (SnO)을 포함할 수 있다. 구동 게이트 전극(180), 제 2 상부 게이트 절연 층(182), 및 제 2 상부 채널 층(184)은 바텀 게이트 트랜지스터 또는 p형 트랜지스터로서 기능할 수 있다. 즉, 구동 게이트 전극(180), 제 2 상부 게이트 절연 층(182), 및 제 2 상부 채널 층(184)은 도 9의 구동 트랜지스터(DT)일 수 있다.
제 2 상부 전극(186)은 제 2 중부 전극(178), 제 2 상부 채널 층(184) 및 제 2 상부 게이트 절연 층(182)의 일부 상에 제공될 수 있다. 제 2 상부 전극(186)은 제 2 상부 채널 층(184)을 애노드(190)에 연결시킬 수 있다. 제 2 상부 전극(186)은 제 1 상부 전극(240)의 재질과 동일한 재질을 포함할 수 있다. 예를 들어, 제 2 상부 전극(186)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 2 콘택 전극(176)은 전원 전극(17) 상부에 제공될 수 있다. 제 2 콘택 전극(176)은 제 2 하부 게이트 절연 층(172) 및 제 2 상부 게이트 절연 층(182)을 관통하여 전원 전극(17)에 연결될 수 있다. 제 2 콘택 전극(176)은 제 2 상부 채널 층(184)의 일부 상에 제공될 수 있다. 제 2 콘택 전극(176)은 제 2 상부 채널 층(184)을 전원 전극(17)에 연결할 수 있다. 제 2 콘택 전극(176)은 제 1 콘택 전극(230)의 재질과 동일한 재질을 포함할 수 있다. 제 2 콘택 전극(176)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다.
제 1 층간 절연 층(188)은 제 2 콘택 전극(176), 제 2 상부 전극(186), 제 2 상부 채널 층(184) 상에 제공될 수 있다. 제 1 층간 절연 층(188)은 평탄한 상부 면을 가질 수 있다. 제 1 층간 절연 층(188)은 실리콘 산화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.
애노드(190)는 제 2 상부 전극(186) 및 제 1 층간 절연 층(188) 상에 제공될 수 있다. 애노드(190)는 제 1 층간 절연 층(188)을 관통하여 제 2 상부 전극(186)에 연결될 수 있다. 애노드(190)는 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함하거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 텅스텐티타늄(TiW), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 및 은(Ag)의 금속을 포함하거나, Mo-Al-Mo, Mo-ITO, ITO-Ag-ITO, 및 AZO-Ag-AZO의 다층구조를 포함할 수 있다. 제 2 층간 절연 층(196)은 애노드(190)의 양측 가장자리 및 제 1 층간 절연 층(188) 상에 제공될 수 있다. 제 2 층간 절연 층(196)은 애노드(190)의 중심을 부분적으로 노출할 수 있다. 제 2 층간 절연 층(196)은 실리콘 산화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 제 2 층간 절연 층(196)은 발광 층(192)이 픽셀간에 간섭하지 않도록 구분해 줄 수 있다.
발광 층(192)은 애노드(190)의 중심 및 제 2 층간 절연 층(196)의 일부 상에 제공될 수 있다. 발광 층(192)은 유기 고분자를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 발광 층(192)은 전원 전극(17)에 제공되는 전원(power)를 이용하여 발광할 수 있다.
캐소드(194)는 발광 층(192) 상에 제공될 수 있다. 캐소드(194)는 투명 전극을 포함할 수 있다. 예를 들어, 캐소드(194)은 주석산화물(Indium Tin Oxide), 인듐아연산화물(Indium Zinc Oxide), 및 알루미늄아연산화물(Aluminum Zinc Oxide)의 금속 산화물을 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.
제 2 보호 층(198)은 캐소드(194) 및 제 2 층간 절연 층(196) 상에 제공될 수 있다. 제 2 보호 층(198)은 투명 유기물을 포함할 수 있다. 제 2 보호 층(198)은 실리콘 산화물을 포함할 수 있다. 대안으로, 제 2 보호 층(198)은 실리콘 질화물 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.
도 11은 도 8의 구동 트랜지스터들(DT)의 제 2 상부 채널 층들(184) 및 제 2 상부 전극(186)의 일 예를 보여준다.
도 11을 참조하면, 제 2 상부 채널 층들(184) 및 제 2 상부 전극(186)은 구동 트랜지스터들(DT)의 개수에 비례하여 제 2 스페이서(168)의 측벽을 따라 연결될 수 있다. 구동 트랜지스터들(DT)의 유효 채널길이는 상기 구동 트랜지스터들(DT)의 개수에 비례하여 증가할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판의 일측 상의 하부 전극;
    상기 하부 전극의 일부 및 상기 기판의 타측 상의 스페이서;
    상기 스페이서 상의 중부 전극;
    상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층;
    상기 하부 채널 층 상의 하부 게이트 절연 층;
    상기 하부 채널 층에 대응되는 상기 하부 게이트 절연 층 상의 공통 게이트 전극;
    상기 스페이서 및 상기 하부 전극 상부의 상기 하부 게이트 절연 층 상에 제공되고, 상기 공통 게이트 전극 상에 제공되는 상부 게이트 절연 층;
    상기 스페이서 상부의 상기 상부 게이트 절연 층 상에 제공되는 상부 전극;
    상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및
    상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 채널 층, 상기 하부 게이트 절연 층, 및 상기 공통 게이트 전극은 n형 박막 트랜지스터인 반도체 소자.
  3. 제 1 항에 있어서,
    상기 상부 채널 층, 상기 상부 게이트 절연 층, 및 상기 공통 게이트 전극은 p형 박막 트랜지스터인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 하부 게이트 절연 층은 상기 상부 게이트 절연 층보다 두꺼운 반도체 소자.
  5. 제 1 항에 있어서,
    상기 중부 전극은 상기 하부 전극 및 상기 상부 전극의 두께와 다른 두께를 갖는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 중부 전극은 상기 하부 전극 및 상기 상부 전극보다 두꺼운 반도체 소자.
  7. 제 1 항에 있어서,
    상기 중부 전극과 상기 하부 게이트 절연 층 사이에 제공되는 상부 스페이서; 및
    상기 상부 스페이서와 상기 하부 게이트 절연 층 사이의 추가 전극을 더 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 공통 게이트 전극은 상기 하부 채널 층 및 상기 상부 채널 층보다 넓은 반도체 소자.
  9. 제 1 항에 있어서,
    상기 스페이서의 측벽과 상기 하부 채널 층 사이의 하부 버퍼 스페이서; 및
    상기 상부 채널 층의 측벽 상의 상부 버퍼 스페이서를 더 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 스페이서는 상기 하부 전극보다 두꺼운 반도체 소자.
  11. 기판의 일측 상의 데이터 라인;
    상기 기판의 타측 상의 전원 전극;
    상기 데이터 라인 및 상기 전원 전극 사이의 상기 기판 상의 스페이서;
    상기 스페이서 상의 중부 전극;
    상기 스페이서의 일측 측벽을 따라 상기 중부 전극 및 상기 데이터 라인을 연결하는 하부 채널 층;
    상기 하부 채널 층, 상기 중부 전극, 상기 데이터 라인, 및 상기 전원 전극 상의 하부 게이트 절연 층;
    상기 스페이서의 일측 측벽의 상기 하부 게이트 절연 층 상의 스캔 라인;
    상기 스페이서의 타측 측벽의 상기 하부 게이트 절연 층 상의 구동 게이트 전극;
    상기 스캔 라인 및 상기 구동 게이트 전극 상의 상부 게이트 절연 층;
    상기 스페이서의 상기 상부 게이트 절연 층 상의 상부 전극;
    상기 상부 전극에 연결되고, 상기 스페이서의 타측 측벽의 상기 상부 게이트 절연 층 상에 배치되는 상부 채널 층;
    상기 상부 채널 층에 연결되고, 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 전원 전극에 연결되는 콘택 전극;
    상기 콘택 전극, 상기 상부 채널 층, 상기 상부 게이트 절연 층 상의 제 1 층간 절연 층;
    상기 제 1 층간 절연 층 상에 제공되고, 상기 제 1 층간 절연 층을 관통하여 상기 상부 전극에 연결되는 애노드;
    상기 애노드의 양측 가장자리 및 상기 제 1 층간 절연 층 상의 제 2 층간 절연 층;
    상기 애노드 및 상기 제 2 층간 절연 층 상의 발광 층; 및
    상기 발광 층 상의 캐소드를 포함하는 표시 패널.
  12. 제 11 항에 있어서,
    상기 스캔 라인은 상기 하부 채널 층의 길이보다 긴 길이를 갖는 표시 패널.
  13. 제 11 항에 있어서,
    상기 상부 채널 층은 상기 구동 게이트 전극의 길이 보다 짧은 길이를 갖는 표시 패널.
  14. 제 11 항에 있어서,
    상기 구동 게이트 전극은 상기 하부 게이트 절연 층을 관통하여 상기 중부 전극에 연결되는 표시 패널.
  15. 제 11 항에 있어서,
    상기 캐소드 상의 보호 층을 더 포함하는 표시 패널.
  16. 표시 패널; 및
    상기 표시 패널 가장자리에 연결되어 상기 표시 패널을 제어하는 스캔 신호 및 데이터 신호를 제공하는 반도체 소자를 구비한 구동 회로를 포함하되,
    상기 반도체 소자는:
    제 1 기판의 일측 상의 하부 전극;
    상기 하부 전극의 일부 및 상기 제 1 기판의 타측 상의 스페이서;
    상기 스페이서 상의 중부 전극;
    상기 스페이서의 측벽, 상기 중부 전극, 및 상기 하부 전극의 일부 상의 하부 채널 층;
    상기 하부 채널 층 상의 하부 게이트 절연 층;
    상기 하부 채널 층에 대응되는 상기 하부 게이트 절연 층 상의 공통 게이트 전극;
    상기 공통 게이트 전극 상의 상부 게이트 절연 층;
    상기 스페이서 및 상기 중부 전극의 상기 상부 게이트 절연 층 상의 상부 전극;
    상기 상부 전극에 연결되고, 상기 상부 게이트 절연 층의 측벽 상에 배치된 상부 채널 층; 및
    상기 상부 채널 층의 일부에 연결되고, 상기 공통 게이트 전극 외곽의 상기 하부 게이트 절연 층 및 상기 상부 게이트 절연 층을 관통하여 상기 하부 전극에 연결되는 콘택 전극을 포함하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 반도체 소자는 인버터 회로를 포함하는 표시 장치.
  18. 제 16 항에 있어서,
    상기 표시 패널은:
    제 2 기판 상에 일 방향으로 연장하는 데이터 라인; 및
    상기 데이터 라인에 교차하는 스캔 라인을 포함하되,
    상기 반도체 소자는 상기 스캔 라인에 연결되는 표시 장치.
  19. 제 16 항에 있어서,
    상기 구동 회로는:
    상기 표시 패널의 일측 가장자리에 연결되는 스캔 구동 회로; 및
    상기 스캔 구동 회로와 교차하여 배열되는 데이터 구동 회로를 포함하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 스캔 구동 회로는 상기 반도체 소자를 포함하는 표시 장치.
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