KR102623624B1 - 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 게이트 전극, 상기 게이트 전극과 중첩하는 반도체, 상기 반도체 위에 위치하는 상부 전극, 상기 상부 전극과 동일한 층에 위치하며 상기 반도체와 각각 연결되는 소스 연결 부재 및 드레인 연결 부재, 상기 소스 연결 부재 및 상기 상부 전극과 연결되는 소스 전극, 그리고 상기 드레인 연결 부재와 연결되는 드레인 전극을 포함한다.

Description

트랜지스터 표시판 및 그 제조 방법{TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 개시는 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함된 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함한다. 트랜지스터는 표시 장치에서 스위칭 소자, 구동 소자 등으로 사용된다.
반도체는 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 최근에는, 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 트랜지스터에 대한 연구가 진행되고 있다.
일 실시예는 트랜지스터의 특성을 향상시킬 수 있는 트랜지스터 표시판 및 그 제조 방법을 제공하고자 한다.
일 실시예에 따른 트랜지스터 표시판은 기판, 기판 위에 위치하는 게이트 전극, 상기 게이트 전극과 중첩하는 반도체, 상기 반도체 위에 위치하는 상부 전극, 상기 상부 전극과 동일한 층에 위치하며 상기 반도체와 각각 연결되는 소스 연결 부재 및 드레인 연결 부재, 상기 소스 연결 부재 및 상기 상부 전극과 연결되는 소스 전극, 그리고 상기 드레인 연결 부재와 연결되는 드레인 전극을 포함한다.
상기 상부 전극은 상기 반도체와 중첩할 수 있다.
상기 게이트 전극과 상기 반도체 사이에 위치하는 제1 절연층, 및 상기 반도체와 상기 상부 전극 사이에 위치하는 제2 절연층을 더 포함할 수 있다.
상기 제2 절연층은 상기 반도체와 중첩하며 서로 이격되는 제1 개구부 및 제2 개구부를 가지며, 상기 소스 연결 부재 및 상기 드레인 연결 부재는 각각 제1 개구부 및 제2 개구부를 통해 상기 반도체와 연결될 수 있다.
상기 상부 전극, 상기 드레인 연결 부재 및 상기 소스 연결 부재를 덮는 제3 절연층을 더 포함할 수 있다.
상기 제3 절연층은 상기 소스 연결 부재 및 상기 드레인 연결 부재와 각각 중첩하는 제1 접촉 구멍 및 제2 접촉 구멍, 상기 상부 전극과 중첩하는 제3 접촉 구멍을 가지며, 상기 소스 전극은 상기 제1 접촉 구멍 및 상기 제3 접촉 구멍을 통해 각각 상기 소스 연결 부재 및 상부 전극과 연결되고, 상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 드레인 연결 부재와 연결될 수 있다.
상기 소스 전극과 전기적으로 연결되는 화소 전극을 더 포함할 수 있다.
상기 반도체는 산화물 반도체를 포함할 수 있다.
또한, 일 실시예에 따른 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극과 중첩하는 반도체를 형성하는 단계, 상기 반도체와 중첩하는 상부 전극, 상기 반도체와 연결되는 소스 연결 부재 및 드레인 연결 부재를 형성하는 단계, 상기 상부 전극 및 상기 소스 연결 부재와 연결되는 소스 전극, 그리고 상기 드레인 연결 부재와 연결되는 드레인 전극을 형성하는 단계를 포함한다.
상기 상부 전극은 상기 반도체 위에 형성할 수 있다.
상기 게이트 전극을 덮는 제1 절연층을 형성하는 단계, 상기 반도체를 덮는 제2 절연층을 형성하는 단계, 그리고 상기 제2 절연층에 상기 반도체와 중첩하는 제1 개구부 및 제2 개구부를 형성하는 단계를 더 포함하고, 상기 소스 연결 부재 및 상기 드레인 연결 부재는 각각 제1 개구부 및 제2 개구부를 통해 상기 반도체와 연결될 수 있다.
상기 상부 전극, 상기 드레인 연결 부재 및 상기 소스 연결 부재를 덮는 제3 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 제3 절연층에 상기 소스 연결 부재 및 상기 드레인 연결 부재와 각각 중첩하는 제1 접촉 구멍 및 제2 접촉 구멍, 상기 상부 전극과 중첩하는 제3 접촉 구멍을 형성하는 단계를 더 포함하고, 상기 소스 전극은 상기 제1 접촉 구멍 및 상기 제3 접촉 구멍을 통해 각각 상기 소스 연결 부재 및 상기 상부 전극과 연결되고, 상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 드레인 연결 부재와 연결될 수 있다.
일 실시예에 따르면, 접촉 구멍 형성 시 반도체의 손상을 최소화시킬 수 있다.
또한, 출력 포화 특성 같은 트랜지스터의 특성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 2는 일 실시예에 따른 트랜지스터 표시판의 제조 방법의 일 단계를 나타내는 평면도이다.
도 3은 도 2의 III-III선을 따라 자른 단면도이다.
도 4는 도 2의 다음 단계의 평면도이다.
도 5는 도 4의 V-V선을 따라 자른 단면도이다.
도 6은 도 4의 다음 단계의 평면도이다.
도 7은 도 6의 VII-VII선을 따라 자른 단면도이다.
도 8은 도 6의 다음 단계의 평면도이다.
도 9는 도 8의 IX-IX선을 따라 자른 단면도이다.
도 10은 도 8의 다음 단계의 평면도이다.
도 11은 도 10의 XI-XI선을 따라 자른 단면도이다.
도 12는 도 10의 다음 단계의 평면도이다.
도 13은 도 12의 XIII-XIII선을 따라 자른 단면도이다.
도 14는 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 등가 회로도이다.
도 15는 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 평면도이다.
도 16은 도 15의 XV-XV선을 따라 자른 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 1을 참조하면, 일 실시예에 따른 트랜지스터 표시판은 플라스틱, 유리 등의 절연 물질을 포함하는 기판(110) 및 기판(110) 위에 위치하는 트랜지스터(TR)를 포함한다.
트랜지스터(TR)는 게이트 전극(124), 반도체(130), 상부 전극(125), 드레인 연결 부재(155) 및 소스 연결 부재(153), 소스 전극(173) 및 드레인 전극(175)을 포함한다.
게이트 전극(124)과 반도체(130) 사이에는 제1 절연층(111)이 위치하고, 반도체(130)와 상부 전극(125) 사이에는 제2 절연층(140)이 위치한다.
여기서 반도체(130)는 게이트 전극(124)과 중첩하는 채널(channel)(131), 채널(131)의 양 옆에 위치하는 소스 영역(133)과 드레인 영역(135)을 포함한다. 소스 영역(133)과 드레인 영역(135)은 게이트 전극(124)에 게이트 온 전압 인가 시 반도체(130)의 채널(131)을 통해 흐르는 캐리어(carrier)의 방향에 의해 정해질 수 있으며, 캐리어는 소스 영역(133)에서 드레인 영역(135)으로 흐르게 된다. 따라서 트랜지스터(TR)의 동작 시, n형 트랜지스터에서는 전자(electron)가 소스 영역(133)에서 드레인 영역(135)으로 흐르고, p형 트랜지스터에서는 정공(hole)이 소스 영역(133)에서 드레인 영역(135)으로 흐른다.
기판(110) 위에 트랜지스터(TR)의 게이트 전극(124)이 위치한다. 게이트 전극(124)은 금속 등의 도전성 물질로 만들어질 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 게이트 전극(124)은 광차단막으로서 기능할 수 있다. 즉, 게이트 전극(124)은 반도체(130)에 외부 광이 도달하는 것을 막아 반도체(130)의 특성 저하를 막고 트랜지스터(TR)의 누설 전류를 제어할 수 있다.
게이트 전극(124) 위로 기판(110)과 반도체(130) 사이에는 제1 절연층(111)이 위치한다. 제1 절연층(111)은 기판(110)으로부터 반도체(130)로 불순물이 유입되는 것을 방지하여 반도체(130)를 보호하고 반도체(130)의 특성을 향상시킬 수 있으며, 따라서 버퍼층으로 불릴 수 있다.
제1 절연층(111)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다. 제1 절연층(111)은 단일막 또는 다중막일 수 있다. 예컨대, 제1 절연층(111)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다.
제1 절연층(111) 위에는 반도체(130)가 위치한다. 소스 영역(133) 및 드레인 영역(135)은 채널(131)을 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 소스 영역(133) 및 드레인 영역(135)은 반도체(130)와 동일한 층에 위치하며 각각 반도체(130)와 직접 연결되어 있다.
채널(131), 소스 영역(133) 및 드레인 영역(135)은 서로 동일한 물질을 포함할 수 있다. 예컨대, 채널(131), 소스 영역(133) 및 드레인 영역(135)은 서로 동일한 산화물을 포함할 수 있다. 그러한 산화물의 예로, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 좀더 구체적으로, 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다. 채널(131), 소스 영역(133) 및 드레인 영역(135)은 다결정 규소 같은 반도체 물질을 포함할 수도 있다.
도전체인 소스 영역(133) 및 드레인 영역(135)의 캐리어 농도는 채널(131)의 캐리어 농도와 다르다. 예컨대, 채널(131)의 캐리어 농도가 예를 들어 1018 개/cm3 미만일 때, 소스 영역(133) 및 드레인 영역(135)의 캐리어 농도는 1018 개/cm3 이상일 수 있다. 소스 영역(133)과 채널(131) 사이의 경계 또는 드레인 영역(135)과 채널(131) 사이의 경계에는 캐리어 농도가 점차 변하는 구배(gradient) 영역이 위치할 수 있다.
소스 영역(133) 및 드레인 영역(135)은 반도체(130)가 포함하는 산화물 반도체가 환원된 물질을 포함할 수 있다. 예를 들어, 소스 영역(133) 및 드레인 영역(135)은 반도체(130)가 포함하는 산화물 반도체와 함께 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 더 포함할 수 있다. 소스 영역(133) 및 드레인 영역(135)이 포함하는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도는 예를 들어 1015 개/cm3 이상일 수 있다. 소스 영역(133) 및 드레인 영역(135)과 채널(131) 사이의 경계에서는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도가 점차 변하는 구배 영역이 존재할 수 있다. 이러한 소스 영역(133) 및 드레인 영역(135)은 반도체(130)를 이루는 산화물 반도체를 플라즈마 처리 등의 방법으로 도체화하여 형성할 수 있다. 예를 들어, 산화물 반도체를 수소 가스 분위기에서 플라즈마 처리하여 산화물 반도체에 수소를 확산시켜 도체화함으로써 소스 영역(133) 및 드레인 영역(135)을 형성할 수 있다.
반도체(130) 위에는 제2 절연층(140)이 위치한다. 제2 절연층(140)은 단일막 또는 다중막일 수 있다. 제2 절연층(140)이 단일막인 경우 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다. 제2 절연층(140)이 다중막일 경우, 반도체(130)와 접하는 하부막은 산화 규소(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 반도체(130)의 계면 특성을 향상시키고 반도체(130)에 불순물이 침투하는 것을 막을 수 있고, 그 상부에 위치하는 적어도 하나의 막은 질화 규소(SiNx), 산화 규소(SiOx) 등의 다양한 절연 물질을 포함할 수 있다.
제2 절연층(140)은 소스 영역(133)과 중첩하는 제1 개구부(143), 드레인 영역(135)과 중첩하는 제2 개구부(145)를 포함할 수 있다.
제2 절연층(140) 위에는 상부 전극(125), 소스 연결 부재(153) 및 드레인 연결 부재(155)가 위치한다. 상부 전극(125), 소스 연결 부재(153) 및 드레인 연결 부재(155)는 서로 이격되어 있으며, 상부 전극(125)을 기준으로 양측에 소스 연결 부재(153)와 드레인 연결 부재(155)가 위치하고 있다.
소스 연결 부재(153)는 제1 개구부(143)을 통해 소스 영역(133)과 연결되어 있으며, 드레인 연결 부재(155)는 제2 개구부(145)를 통해 드레인 영역(135)과 연결되어 있다.
상부 전극(125), 소스 연결 부재(153) 및 드레인 연결 부재(155)는 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다. 상부 전극(125), 소스 연결 부재(153) 및 드레인 연결 부재(155)는 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
게이트선(121), 상부 전극(125), 소스 연결 부재(153) 및 드레인 연결 부재(155)를 게이트 도전체라 부를 수 있고, 제2 절연층(140)을 게이트 절연층으로 부를 수 있다.
반도체(130)는 제2 절연층(140)를 사이에 두고 상부 전극(125)과 중첩한다. 제2 절연층(140)은 반도체(130)의 대부분을 덮을 수 있다.
상부 전극(125), 소스 연결 부재(153) 및 드레인 연결 부재(155) 위에는 제3 절연층(160)이 위치한다. 제3 절연층(160)은 층간 절연층이라고도 한다. 제3 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다. 제3 절연층(160)은 단일막 또는 다중막일 수 있다. 제3 절연층(160)이 단일막인 경우 제3 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있으며, 특히 소스 영역(133)과 드레인 영역(135)에 수소(H)를 유입시켜 소스 영역(133)과 드레인 영역(135)의 저항을 낮출 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있다. 제3 절연층(160)이 다중막인 경우에는 가장 하부막은 소스 영역(133)과 드레인 영역(135)에 수소(H)를 유입시킬 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있고, 하부막 위에는 예컨대 산화 규소(SiOx)를 포함하는 중간막 또는 상부막이 위치할 수 있다. 제3 절연층(160)이 다중막인 경우, 산화 규소(SiOx)를 포함하는 중간막 위에는 질화 규소(SiNx) 또는 질산화 규소(SiON) 등의 물질을 포함하는 또 다른 막이 더 위치할 수도 있다.
소스 영역(133)과 드레인 영역(135)은 기판(110) 위에 산화물 반도체 물질을 적층한 후 별도의 플라즈마 처리 등을 통해 도체화되어 형성될 수도 있지만, 제3 절연층(160)의 성막 공정 중 사용되는 실란(SiH4), 암모니아(NH3) 등의 가스가 포함하는 수소와 같은 성분이 반도체로 도핑되어 저저항을 가질 수도 있고, 제3 절연층(160)의 성막 후에도 제3 절연층(160)이 포함하는 수소와 같은 성분이 확산되어 저저항을 가질 수도 있다.
제3 절연층(160)은 소스 연결 부재(153)와 중첩하는 제1 접촉 구멍(163), 드레인 연결 부재(155)와 중첩하는 제2 접촉 구멍(165) 및 상부 전극(125)과 중첩하는 제3 접촉 구멍(166)을 가질 수 있다.
제3 절연층(160) 위에는 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 도전체가 위치한다. 소스 전극(173)은 제3 절연층(160)의 제1 접촉 구멍(163)을 통해 소스 연결 부재(153)과 연결되어 있고, 제3 절연층(160)의 제3 접촉 구멍(166)을 통해 상부 전극(125)과 연결되어 있다. 드레인 전극(175)은 제3 절연층(160)의 제2 접촉 구멍(165)을 통해 드레인 연결 부재(155)와 연결되어 있다. 이에 의해, 상부 전극(125)은 소스 영역(133)과 전기적으로 연결되어 있다.
데이터 도전체는 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 금(Au), 백금(Pt), 팔라듐(Pd), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 등의 금속이나 금속 합금으로 이루어질 수 있다. 데이터 도전체는 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
본 실시예에 따르면, 트랜지스터(TR)의 상부 전극(125)이 소스 전극(173) 및 소스 연결 부재(153)를 경유하여 소스 영역(133)에 전기적으로 연결되어 있으므로, 소스 영역(133)의 전압인 소스 전압이 상부 전극(125)에 인가될 수 있다. 이와 같이, 상부 전극(125)에 소스 전압을 인가하면, 트랜지스터(TR)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 트랜지스터(TR)의 출력 포화(output saturation) 특성을 향상시킬 수 있다. 출력 포화 특성이 우수하면 예컨대 트랜지스터(TR)에 연결된 발광 소자 같은 소자들의 열화에 의한 소스 영역(133)의 전압 변동에 의해 트랜지스터(TR)가 둔감해져 트랜지스터(TR)의 출력 전류가 덜 영향을 받을 수 있다. 따라서 본 실시예에 따른 트랜지스터(TR)는 유기 발광 표시 장치 같은 표시 장치의 구동 트랜지스터로서 유리할 수 있고, 외부 전류 센싱 회로를 구성하는데도 유리할 수 있다.
또한, 본 실시예에 따르면, 소스 전극(173)과 드레인 전극(175)이 서로 중첩되지 않으므로, 소스 전극(173)과 드레인 전극(175)간에 발생할 수 있는 기생 커패시터를 최소화할 수 있다.
또한, 본 실시예에 따르면, 제2 절연층(140)이 가지는 제1 개구부(143) 및 제2 개구부(145)를 통해 반도체(130)와 소스 전극(173) 및 드레인 전극(175)을 각각 연결하는 소스 연결 부재(153) 및 드레인 연결 부재(155)를 형성함으로써, 반도체(130)의 손상을 최소화할 수 있어 트랜지스터의 신뢰성을 향상시킬 수 있다. 자세한 설명은 이하의 제조 방법에서 도면을 참고로 상세히 설명한다.
한편, 상부 전극(125)은 소스 영역(133)에 전기적으로 연결되지 않고 바이어스를 인가받을 수 있도록 구성될 수도 있다. 이에 의해 반도체(130)의 상부에 고정된 바이어스를 인가함으로써 트랜지스터(TR)의 출력 포화 특성을 향상시킬 수 있으며, 예컨대 트랜지스터(TR)의 포화 영역에서 출력 전류가 소스 전압이나 드레인 전압의 변동에 의한 영향을 덜 받을 수 있다. 상부 전극(125)은 소스 영역(133)에 전기적으로 연결되거나 바이어스를 인가받지 않고, 전기적으로 플로팅 상태일 수도 있다.
이제 도 2 내지 13을 참고하여, 도 1에 도시된 트랜지스터 표시판의 제조 방법의 일 실시예에 대해 설명한다.
도 2는 일 실시예에 따른 트랜지스터 표시판의 제조 방법의 일 단계를 나타내는 평면도이고, 도 3은 도 2의 III-III선을 따라 자른 단면도이며, 도 4는 도 2의 다음 단계의 평면도이고, 도 5는 도 4의 V-V선을 따라 자른 단면도이다. 도 6은 도 4의 다음 단계의 평면도이고, 도 7은 도 6의 VII-VII선을 따라 자른 단면도이며, 도 8은 도 6의 다음 단계의 평면도이고, 도 9는 도 8의 IX-IX선을 따라 자른 단면도이다. 도 10은 도 8의 다음 단계의 평면도이고, 도 11은 도 10의 XI-XI선을 따라 자른 단면도이며, 도 12는 도 10의 다음 단계의 평면도이고, 도 13은 도 12의 XIII-XIII선을 따라 자른 단면도이다.
도면에서, 제1 방향(D1) 및 제2 방향(D2)은 기판(110)의 면에 수직인 방향에서 봤을 때 보이는 면에 평행한 방향으로서 서로 수직이고, 제3 방향(D3)은 제1 및 제2 방향(D1, D2)에 수직인 방향으로 대체로 기판(110)의 면에 수직인 방향이다. 제3 방향(D3)은 주로 단면 구조에서 표시될 수 있으며 단면 방향이라고도 한다. 제1 방향(D1) 및 제2 방향(D2)에 평행한 면을 관찰할 때 보여지는 구조를 평면 구조라 한다. 단면 구조에서 어떤 구성 요소의 위에 다른 구성 요소가 위치한다고 하면 두 구성 요소가 제3 방향(D3)으로 배열되어 있는 것을 의미하며, 두 구성 요소 사이에는 다른 구성 요소가 위치할 수도 있다.
우선, 도 2 및 도 3에 도시한 바와 같이, 기판(110) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 포토레지스트(photoresist) 등의 감광성 물질 및 제1 마스크를 사용하여 패터닝하여, 게이트 전극(124)을 형성한다. 게이트 전극(124)은 광차단막으로서 또한 기능할 수 있다.
다음으로, 도 4 및 도 5에 도시한 바와 같이, 게이트 전극(124)이 형성된 기판(110) 위에, 화학 기상 증착(CVD) 등을 통해 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 적층하여 제1 절연층(111)을 형성한다. 제1 절연층(111)은 버퍼층로서 기능할 수 있다.
이어서 제1 절연층(111) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 화학 기상 증착 등을 통해 적층하고 제2 마스크를 사용하여 패터닝하여, 반도체(130)를 형성한다. 이 때, 스위칭 반도체(137)도 동시에 형성한다. 스위칭 반도체(137)에 관한 자세한 설명은 후술한다.
다음으로, 도 6 및 도 7에 도시한 바와 같이, 반도체(130)가 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 제2 절연층(140)을 형성한다. 이어서 제2 절연층(140)을 제3 마스크를 사용하여 패터닝하여 소스 영역(133)과 중첩하는 제1 개구부(143), 및 드레인 영역(135)과 중첩하는 제2 개구부(145)를 형성한다.
이 때, 제2 절연층(140)만을 식각하여 소스 영역(133)과 드레인 영역(135)을 각각 드러내는 제1 개구부(143)와 제2 개구부(145)를 형성할 수 있으므로, 소스 영역(133)과 드레인 영역(135)이 과도하게 식각되는 것을 방지할 수 있다. 따라서, 트랜지스터의 특성을 향상시킬 수 있다.
다음으로, 도 8 및 도 9에 도시한 바와 같이, 제2 절연층(140) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하여 게이트 도전층을 형성한다. 이어서, 게이트 도전층 위에 감광성 물질을 적층하고 제4 마스크를 사용하여 게이트 도전층을 식각하여 상부 전극(125), 소스 연결 부재(153), 드레인 연결 부재(155) 및 게이트선(121)을 형성한다. 게이트선(121)은 게이트 신호(Sn)를 전달하며, 상세한 설명은 후술한다. 이때 습식 식각 또는 건식 식각을 이용하여 게이트 도전층을 식각할 수 있다. 이어서, 수소 가스 분위기에서 플라즈마 처리하여 반도체(130)에 수소를 확산시켜 도체화함으로써 소스 영역(133) 및 드레인 영역(135)을 형성하고, 상부 전극(125)에 의해 차단되어 도체화되지 않은 영역은 채널(131)로 형성할 수 있다.
다음으로, 도 10 및 도 11에 도시한 바와 같이, 상부 전극(125), 소스 연결 부재(153), 드레인 연결 부재(155)가 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 단일막 또는 다중막 구조의 제3 절연층(160)을 형성한다.
이어서 제3 절연층(160)을 제5 마스크를 사용하여 패터닝하여 소스 연결 부재(153)와 중첩하는 제1 접촉 구멍(163), 드레인 연결 부재(155)와 중첩하는 제2 접촉 구멍(165), 그리고 상부 전극(125)과 중첩하는 제3 접촉 구멍(166)을 형성한다. 이때, 도 10에 도시한 바와 같이, 제5 마스크를 사용하는 동일한 패터닝 공정에서 게이트 전극(124)과 중첩하는 제4 접촉 구멍(168)을 형성하고, 연결 전극(178)과 중첩하는 제5 접촉 구멍(169)을 형성한다.
다음으로, 도 12 및 도 13에 도시한 바와 같이, 제3 절연층(160) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 제6 마스크를 사용하여 패터닝하여 소스 전극(173), 드레인 전극(175), 연결 전극(178)을 포함하는 데이터 도전체를 형성한다. 이때, 소스 전극(173)은 제1 접촉 구멍(163)을 통해 소스 연결 부재(153)와 연결되며, 제3 접촉 구멍(166)을 통해 상부 전극(125)과도 서로 연결된다. 이에 의해 상부 전극(125)이 소스 전극(173) 및 소스 연결 부재(153)를 경유하여 소스 영역(133)에 전기적으로 연결될 수 있다. 연결 전극(178)은 제4 접촉 구멍(168)을 통해 게이트 전극(124)의 일단부와 전기적으로 연결된다. 또한, 연결 전극(178)의 타단부는 스위칭 반도체(137)와 제5 접촉 구멍(169)를 통해 연결된다. 따라서, 연결 전극(178)은 스위칭 반도체(137)를 통해 인가되는 신호를 게이트 전극(124)에 전달한다.
이제 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치에 대하여 도 14, 도 15 및 도 16을 참고하여 설명하기로 한다.
도 14는 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 등가 회로도이고, 도 15는 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 평면도이고, 도 16은 도 15의 XV-XV선을 따라 자른 단면도이다.
본 실시예에 따른 표시 장치는 유기 발광 표시 장치이며, 전술한 실시예에 따른 트랜지스터 표시판을 포함할 수 있다.
도 14에 도시한 바와 같이, 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 하나의 화소(PX)는 복수개의 신호선(121, 171, 172), 복수개의 신호선(121, 171, 172)에 연결되어 있는 복수개의 트랜지스터(Qs, Qd), 스토리지 커패시터(storage capacitor, Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
트랜지스터(Qs, Qd)는 스위칭 트랜지스터(switching transistor)(Qs), 구동 트랜지스터(driving transistor)(Qd)을 포함한다.
신호선(121, 171, 172)은 게이트 신호(Sn)를 전달하는 복수개의 게이트선(121), 데이터 신호(Dm)를 전달하는 복수개의 데이터선(171), 그리고 구동 전압(ELVDD)을 전달하는 복수개의 구동 전압선(172)을 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)에 인가되는 게이트 신호(Sn)에 응답하여 데이터선(171)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(OLED)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 흘린다.
스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(Qd)의 구동 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET) 또는 p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(Qs, Qd), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)의 연결 관계는 바뀔 수 있다.
도 14에 도시한 트랜지스터 표시판을 포함하는 표시 장치에 대해 이하에서 도 15 및 도 16을 참고하여 상세히 설명한다. 이 때, 앞에서 설명한 구성 요소에 대한 설명은 생략한다.
도 15 및 도 16에 도시한 바와 같이, 제3 절연층(160)과 데이터 도전체 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 보호막(180)의 윗면은 실질적으로 평탄할 수 있다. 보호막(180)은 소스 전극(173)과 중첩하는 화소 접촉 구멍(181)을 포함한다.
보호막(180) 위에는 화소 전극(191)이 위치한다. 화소 전극(191)은 화소 접촉 구멍(181)을 통해 소스 전극(173)과 전기적으로 연결되어 있다. 이에 따라 화소 전극(191)은 소스 영역(133)과 전기적으로 연결되어, 예컨대 데이터 전압을 인가받을 수 있다. 화소 전극(191)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등과 같이 투명한 도전 물질을 포함할 수 있다.
보호막(180)과 화소 전극(191) 위에는 화소 정의막(360)이 위치한다. 화소 정의막(360)은 화소 전극(191)과 중첩하는 개구부를 포함한다. 화소 정의막(360)은 폴리아크릴계(polyacrylics), 폴리이미드계(polyimides) 등의 수지, 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(360)의 개구부에는 화소 전극(191) 위로 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 유기 발광 다이오드(OLED)를 구성한다. 화소 전극(191)은 유기 발광 다이오드(OLED)의 애노드(anode)일 수 있고, 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드(cathode)일 수 있다.
발광층(370)에서 나오는 빛은 직접 또는 몇 번의 반사를 거친 후 기판(110)을 통과해 기판(110)의 아래쪽으로 출광될 수도 있고 기판(110)을 통하지 않고 기판(110)의 위쪽 방향으로 출광될 수도 있다.
공통 전극(270)의 위에는 유기 발광 다이오드(OLED)를 보호하는 봉지 층(encapsulation layer)(도시되지 않음)이 위치할 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
110: 기판 111: 제1 절연층
124: 게이트 전극 125: 상부 전극
130: 반도체 131: 채널
133: 소스 영역 135: 드레인 영역
140: 제2 절연층 143: 제1 개구부
145: 제2 개구부 153: 소스 연결 부재
155: 드레인 연결 부재 160: 제3 절연층
163: 제1 접촉 구멍 165: 제2 접촉 구멍
166: 제3 접촉 구멍 173: 소스 전극
175: 드레인 전극 180: 보호막

Claims (13)

  1. 기판, 및
    상기 기판 상에 배치되는 트랜지스터를 포함하고,
    상기 트랜지스터는,
    상기 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극과 중첩하는 반도체,
    상기 반도체 위에 위치하고, 상기 게이트 전극 및 상기 반도체와 중첩하는 상부 전극,
    상기 상부 전극과 동일한 층에 위치하며 상기 반도체와 각각 연결되는 소스 연결 부재 및 드레인 연결 부재,
    상기 소스 연결 부재 및 상기 상부 전극과 연결되는 소스 전극,
    상기 드레인 연결 부재와 연결되는 드레인 전극, 그리고
    상기 상부 전극, 상기 드레인 연결 부재 및 상기 소스 연결 부재를 덮는제3 절연층을 포함하고,
    상기 소스 연결 부재는 상기 반도체의 소스 영역과 연결되어, 상기 상부 전극에는 상기 소스 영역의 전압이 인가되고,
    상기 제3 절연층은 상기 소스 연결 부재 및 상기 상부 전극과 각각 중첩하는 제1 접촉 구멍 및 제3 접촉 구멍을 가지며,
    상기 소스 전극은 상기 제1 접촉 구멍 및 상기 제3 접촉 구멍을 통해 각각 상기 소스 연결 부재 및 상부 전극과 연결되고, 상기 드레인 연결 부재 및 상기 게이트 전극과는 연결되지 않는 트랜지스터 표시판.
  2. 삭제
  3. 제1항에서,
    상기 게이트 전극과 상기 반도체 사이에 위치하는 제1 절연층, 및
    상기 반도체와 상기 상부 전극 사이에 위치하는 제2 절연층을 더 포함하는 트랜지스터 표시판.
  4. 제3항에서,
    상기 제2 절연층은 상기 반도체와 중첩하며 서로 이격되는 제1 개구부 및 제2 개구부를 가지며,
    상기 소스 연결 부재 및 상기 드레인 연결 부재는 각각 제1 개구부 및 제2 개구부를 통해 상기 반도체와 연결되는 트랜지스터 표시판.
  5. 삭제
  6. 제1항에서,
    상기 제3 절연층은 상기 드레인 연결 부재와 중첩하는 제2 접촉 구멍을 더 가지며,
    상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 드레인 연결 부재와 연결되는 트랜지스터 표시판.
  7. 제1항에서,
    상기 소스 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 트랜지스터 표시판.
  8. 제1항에서,
    상기 반도체는 산화물 반도체를 포함하는 트랜지스터 표시판.
  9. 기판 위에 트랜지스터를 형성하는 단계를 포함하는 트랜지스터의 제조 방법으로서,
    상기 트랜지스터를 형성하는 단계는,
    상기 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극과 중첩하는 반도체를 형성하는 단계,
    상기 반도체 및 상기 게이트 전극과 중첩하는 상부 전극, 상기 반도체와 연결되는 소스 연결 부재 및 드레인 연결 부재를 형성하는 단계,
    상기 상부 전극, 상기 드레인 연결 부재, 및 상기 소스 연결 부재를 덮는 제3 절연층을 형성하는 단계, 및
    상기 상부 전극 및 상기 소스 연결 부재와 연결되는 소스 전극, 그리고 상기 드레인 연결 부재와 연결되는 드레인 전극을 형성하는 단계
    를 포함하고,
    상기 소스 연결 부재는 상기 반도체의 소스 영역과 연결되어, 상기 상부 전극에는 상기 소스 영역의 전압이 인가되고,
    상기 제3 절연층에 상기 소스 연결 부재와 중첩하는 제1 접촉 구멍, 상기 상부 전극과 중첩하는 제3 접촉 구멍을 형성하는 단계를 더 포함하고,
    상기 소스 전극은 상기 제1 접촉 구멍 및 상기 제3 접촉 구멍을 통해 각각 상기 소스 연결 부재 및 상부 전극과 연결되고, 상기 드레인 연결 부재 및 상기 게이트 전극과는 연결되지 않는 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 상부 전극은 상기 반도체 위에 형성하는 트랜지스터의 제조 방법.
  11. 제10항에서,
    상기 게이트 전극을 덮는 제1 절연층을 형성하는 단계,
    상기 반도체를 덮는 제2 절연층을 형성하는 단계, 그리고
    상기 제2 절연층에 상기 반도체와 중첩하는 제1 개구부 및 제2 개구부를 형성하는 단계
    를 더 포함하고,
    상기 소스 연결 부재 및 상기 드레인 연결 부재는 각각 제1 개구부 및 제2 개구부를 통해 상기 반도체와 연결되는 트랜지스터 표시판의 제조 방법.
  12. 삭제
  13. 제9항에서,
    상기 제3 절연층에 상기 소스 연결 부재와 중첩하는 제1 접촉 구멍, 상기 상부 전극과 중첩하는 제3 접촉 구멍을 형성하는 단계는,
    상기 제3 절연층에 상기 드레인 연결 부재와 중첩하는 제2 접촉 구멍을 형성하는 단계를 더 포함하고,
    상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 드레인 연결 부재와 연결되는 트랜지스터 표시판의 제조 방법.
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