KR102576995B1 - 디스플레이 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예는, 기판; 상기 기판 상에 배치된 제1반도체층, 및 상기 제1반도체층 상에 배치되며 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극을 덮는 유기(organic) 층간절연층; 상기 유기 층간절연막에 배치된 제1도전층; 상기 유기 층간절연막 및 상기 제1게이트절연층을 관통하여 상기 제1반도체층의 상부를 노출하는 제1콘택홀; 및 상기 제1콘택홀과 대응되도록 상기 기판과 상기 제1반도체층 사이에서 상기 기판의 상면으로부터 돌출되어 배치된 제1돌출부;을 포함하며, 상기 제1도전층은 상기 제1콘택홀을 통해서 상기 제1반도체층과 접촉하는, 디스플레이 장치를 개시한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and Method for manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 그 제조방법에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 디스플레이 장치는 표시영역과 비표시영역으로 구획된 기판을 포함한다. 상기 표시영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성되고, 상기 게이트 라인 및 상기 데이터 라인이 교차하여 상기 표시영역에 다수의 화소 영역이 정의된다. 또한, 상기 표시영역에는 상기 화소 영역들 각각에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비된다. 또한, 상기 표시영역에는 상기 화소 영역들에 공통으로 구비되는 대향전극이 구비된다. 비표시영역에는 디스플레이영역에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
이러한 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치가 다양하게 활용됨에 따라 디스플레이 장치의 형태를 설계하는데 있어서, 집적도를 향상시킬 수 있는 설계까 다양해지고 있다.
본 발명의 실시예들은 집적도를 향상시키고, 고품질의 이미지를 제공하는 디스플레이 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 실시예는, 기판; 상기 기판 상에 배치된 제1반도체층, 및 상기 제1반도체층 상에 배치되며 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극을 덮는 유기(organic) 층간절연층; 상기 유기 층간절연막에 배치된 제1도전층; 상기 유기 층간절연막 및 상기 제1게이트절연층을 관통하여 상기 제1반도체층의 상부를 노출하는 제1콘택홀; 및 상기 제1콘택홀과 대응되도록 상기 기판과 상기 제1반도체층 사이에서 상기 기판의 상면으로부터 돌출되어 배치된 제1돌출부;을 포함하며, 상기 제1도전층은 상기 제1콘택홀을 통해서 상기 제1반도체층과 접촉하는, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제1게이트전극과 동일층에 이격되어 배치된 하부전극, 및 상기 하부전극과 중첩 배치되며, 상기 하부전극과 제2게이트절연층에 의해서 절연된 상부전극을 포함하는 스토리지 커패시터; 상기 유기 층간절연막 및 상기 제2게이트절연층을 관통하여 상기 하부전극의 상부를 노출하는 제2콘택홀; 상기 유기 층간절연층 상에 배치되며 상기 제2콘택홀을 통해 상기 하부전극과 접촉하는 제2도전층; 및 상기 제2콘택홀과 대응되도록 상기 기판과 상기 제1반도체층 사이에서 상기 기판의 상면으롤부터 돌출되어 배치된 제2돌출부;를 포함할 수 있다.
일 실시예에 있어서, 상기 상부전극은 상기 제2콘택홀에 매립되는 상기 제2도전층이 통과하는 스토리지 개구부를 구비하며, 상기 제1도전층 및 상기 제2도전층은 상기 유기 층간절연막 상에서 연결될 수 있다.
일 실시예에 있어서, 상기 스토리지 커패시터와 중첩배치되는 제2박막트랜지스터;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 돌출부는 유기물질로 구비되며, 상기 돌출부 상부의 형상이 굴곡지게 형성될 수 있다.
일 실시예에 있어서, 상기 돌출부는 무기절연물질 및 금속 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 유기 층간절연막의 상부는 평탄하게 구비될 수 있다.
일 실시예에 있어서, 상기 유기 층간절연막은 감광성 유기막으로 구비될 수 있다.
일 실시예에 있어서, 상기 기판 상에 배치된 버퍼층;을 더 포함하며, 상기 돌출부는 상기 버퍼층과 상기 반도체층 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 기판은 제1수지층, 제1배리어층, 제2수지층, 제2배리어층이 적층되어 구비되며, 상기 제1수지층 및 상기 제2수지층은 유기물질로 구비되고, 상기 제1배리어층 및 상기 제2배리어층은 무기물질로 구비될 수 있다.
본 발명의 다른 실시예는, 기판; 상기 기판 상에 배치되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터; 상기 기판 상에 배치된 스토리지 커패시터; 상기 게이트전극 및 스토리지 커패시터를 덮는 유기 층간절연막; 상기 유기 층간절연막 상에 배치된 도전층; 상기 유기 층간절연막을 관통하며, 상기 반도체층 또는 스토지리 커패시터의 한 전극을 노출하는 콘택홀; 및 상기 콘택홀에 대응하도록 상기 기판과 상기 유기 층간절연막 사이에 배치된 돌출부;를 포함하며, 상기 도전층의 일부는 상기 콘택홀에 매립되어 상기 반도체층 또는 상기 스토리지 커패시터와 접속하는, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 유기 층간절연막의 상부면은 평탄하게 구비될 수 있다.
일 실시예에 있어서, 상기 유기 층간절연막은 감광성 유기물질로 구비될 수 있다.
일 실시예에 있어서, 상기 돌출부는 유기물질로 구비되며, 상기 돌출부 상부의 형상이 굴곡지게 형성될 수 있다.
일 실시예에 있어서, 상기 돌출부는 무기절연물질 및 금속 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예는, 반도체층과 게이트전극을 포함하는 박막트랜지스터를 구비한 디스플레이 장치의 제조방법에 있어서, 기판 상에 미리 정해진 위치에 적어도 하나의 돌출부를 형성하는 단계; 상기 돌출부 상에 적어도 일부 배치되도록 상기 반도체층을 형성하는 단계; 상기 기판 상에서 상기 반도체층을 덮도록 구비된 제1게이트절연층; 상기 제1게이트절연층 상에 배치되며, 상기 반도체층과 중첩되도록 상기 게이트전극을 형성하는 단계; 상기 기판 상에서 상기 게이트전극을 덮도록 유기 층간절연막을 형성하는 단계; 및 상기 돌출부와 대응되도록 상기 유기 층간절연막을 관통하는 유기콘택홀을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조방법을 개시한다.
일 실시예에 있어서, 상기 유기 층간절연막은 감광성 유기물질로 구비되며, 상기 유기콘택홀은 상기 유기 층간절연막에 노광공정 및 현상공정을 통해서 형성될 수 있다.
일 실시예에 있어서, 상기 유기 층간절연막 하부에 배치되고, 상기 게이트전극을 덮는 제2게이트절연층을 형성하는 단계; 및 상기 유기 층간절연막을 차단부재로 하여 상기 제2게이트절연층 상에 상기 유기콘택홀과 연통되는 무기콘택홀을 형성하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 돌출부는 유기물질로 구비되며, 상기 돌출부 상부의 형상이 굴곡지게 형성될 수 있다.
일 실시예에 있어서, 상기 돌출부는 무기절연물질 및 금속 중 적어도 하나를 포함할 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 장치는 콘택홀 하부에 돌출부를 구비하여 작은 사이즈의 콘택홀을 구비할 수 있고, 상부가 평탄한 유기 층간절연층을 도입하여 그 상부에 배치된 도전층의 패터닝이 균일할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예예 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도들이다.
도 3은 본 발명의 일 실시예에 따른 화소 회로에 포함된 복수의 박막트랜지스터들, 및 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 4는 도 3을 I-I' 및 II-II'으로 자른 단면도에 유기발광소자가 포함된 구조를 도시한다.
도 5는 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
디스플레이 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 디스플레이 장치는 표시영역(DA) 및 비표시영역인 주변영역(PA)을 포함한다. 표시영역(DA)에는 디스플레이 소자를 구비한 화소(PX)들이 배치되어, 소정의 이미지를 제공한다.
각 화소(PX)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기발광소자(organic light emitting diode)를 포함할 수 있다. 또한, 각 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
본 명세서에서의 화소(PX)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 부화소를 나타낸다.
주변영역(PA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)의 화소(PX)들에 인가할 전기적 신호를 제공하는 스캔 구동부 및 데이터 구동부 등, 및 구동전압 및 공통전압과 같은 전원을 제공하는 전원선들을 포함한다.
도 2a 및 도 2b는 본 발명의 일 실시예예 따른 표시 장치의 어느 하나의 화소의 등가회로도들이다.
도 2a를 참조하면, 각 화소(PX)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광소자(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 화소회로(PC)는 구동 및 스위칭 박막트랜지스터(T1, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 2b에서는, 각 화소(PX) 마다 신호선들(SLn, SLn-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SLn, SLn-1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광소자(OLED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 스캔선(SL)과 연결되고, 소스전극은 데이터선(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 스캔선(SLn)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔선(SLn-1, 이전 스캔선)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 소스전극은 구동전압선(PL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 드레인전극은 유기발광소자(OLED)의 화소전극과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 제1전원전압(ELVDD)이 유기발광소자(OLED)에 전달되며, 유기발광소자(OLED)에 구동 전류가 흐르게 된다.
제2초기화 박막트랜지스터(T7)의 게이트전극은 이전 스캔선(SLn-1)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 소스전극은 유기발광소자(OLED)의 화소전극과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 유기발광소자(OLED)의 화소전극을 초기화시킬 수 있다.
도 2b에서는, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 이전 스캔선(SLn-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SLn-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 해당 스캔선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및, 제1초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
유기발광소자(OLED)의 대향전극(예컨대, 캐소드)은 제2전원전압(ELVSS, 또는 공통전원전압)을 제공받는다. 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
화소회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 3은 본 발명의 일 실시예에 따른 화소 회로에 포함된 복수의 박막트랜지스터들, 및 커패시터의 위치를 개략적으로 나타낸 배치도이고, 도 4는 도 3을 I-I' 및 II-II'으로 자른 단면도에 유기발광소자(OLED)가 포함된 구조를 도시한다.
우선, 도 3을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치의 화소는 제1방향을 따라 연장된 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 초기화 전압선(131)을 포함하고, 상기 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 초기화전압선(131)과 교차되도록 제2방향을 따라 연장된 데이터선(151) 및 구동전압선(152)를 포함할 수 있다.
또한, 화소에는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
반도체층은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 박막트랜지스터(T1)는 구동 반도체층 및 구동 게이트 전극(G1)을 포함한다. 구동 반도체층은 굴곡된 형상을 가져, 구동 채널영역은 다른 채널영역보다 길게 형성될 수 있다. 예컨대, 구동 반도체층이 오메가 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역이 길게 형성되므로, 구동 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 구동 게이트전극은 아일랜드 타입으로, 상기 구동 채널영역과 제1게이트절연층(112, 도4 참조)을 사이에 두고 중첩되도록 구비될 수 있다.
스토리지 커패시터(Cst)는 상기 구동 박막트랜지스터(T1)와 중첩되도록 배치된다. 스토리지 커패시터(Cst)는 하부전극(C1) 및 상부전극(C2)를 포함한다. 상기 구동 게이트전극은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 하부전극(C1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극과 하부전극(C1)은 일체(一體)인 것으로 이해될 수 있다. 스토리지 커패시터(Cst)의 상부전극(C2)은 상기 하부전극(C1)과 제2게이트절연층(113, 도 4참조)을 사이에 두고 중첩되도록 구비된다.
스토리지 커패시터(Cst)의 상부전극(C2)은 하부전극(C1)과 중첩되도록 배치되며, 스토리지 개구부(SOP, storage opening)를 구비한다. 스토리지 개구부(SOP)는 상부전극(C2)의 일부가 제거되어 형성된 것으로, 단일 폐곡선(closed curve) 형태를 가질 수 있다. 여기서 단일폐곡선이란, 다각형, 원 등과 같이 직선이나 곡선 위에 한 점을 찍었을 때 시작점과 끝점이 같은 닫힌 도형을 의미한다. 이러한, 스토리지 개구부(SOP)을 구비한 상부전극(C2)는 도넛 형태를 가진다고 할 수 있다. 스토리지 개구부(SOP)에는 구동 게이트 전극(G1)과 제1노드연결선(153)을 연결하기 위한 콘택홀(CNT1)이 배치될 수 있다.
스캔선(121), 이전 스캔선(122), 발광제어선(123), 초기화전압선(131)의 일부 또는 돌출된 부분은 박막트랜지스터(T2 내지 T7)의 게이트전극에 해당한다. 스캔선(121), 이전 스캔선(122), 발광제어선(123), 초기화전압선(131)은 동일층, 예컨대, 제1게이트절연층(112) 상에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예컨대, 초기화전압선(131)은 반도체층과 동일층에 배치되거나, 상부전극(G2)과 동일층에 배치될 수 있는 등 다양한 변형이 가능하다.
스위칭 박막트랜지스터(T2)는 스위칭 반도체층 및 스위칭 게이트전극을 포함한다. 스위칭 반도체층의 일측은 콘택홀(CNT8)을 통해 데이터선(151)과 연결되며, 스위칭 반도체층의 타측은 구동 반도체층과 연결된다. 스위칭 게이트전극은 스캔선(121)의 일부로 구비된다.
보상 박막트랜지스터(T3)는 보상 반도체층 및 보상 게이트전극을 포함한다. 보상 반도체층의 일측은 제1노드연결선(153)과 콘택홀(CNT1)을 통해 연결될 수 있다. 보상 반도체층의 타측은 구동 반도체층 및 발광제어 반도체층과 연결될 수 있다. 보상 게이트전극은 스캔선(121)의 일부로 구비된다.
제1초기화 박막트랜지스터(T4)는 제1초기화 반도체층 및 제1초기화 게이트전극을 포함한다. 제1초기화 반도체층의 일측은 콘택홀(CNT4, CNT5) 및 제2노드연결선(154)을 통해 초기화전압선(131)과 연결될 수 있으며, 제1초기화 반도체층의 타측은 제1노드연결선(153)을 통해서 구동 게이트 전극(G1)과 브릿지 연결될 수 있다. 제1초기화 게이트전극은 이전 스캔선(122)의 일부로 구비된다.
동작제어 박막트랜지스터(T5)는 동작제어 반도체층 및 동작제어 게이트전극을 포함한다. 동작제어 반도체층의 일측은 구동전압선(152)과 콘택홀(CNT6)을 통해 연결되며, 동작제어 반도체층의 타측은 구동 반도체층과 연결될 수 있다. 동작제어 게이트전극은 발광제어선(123)의 일부로 구비된다.
발광제어 박막트랜지스터(T6)은 발광제어 반도체층 및 발광제어 게이트전극을 포함한다. 발광제어 반도체층의 일측은 구동 반도체층과 연결되며, 발광제어 반도체층의 타측은 콘택홀(CNT3)을 통해 연결전극(155)과 연결될 수 있다. 연결전극(155)은 유기발광소자(OLED)의 화소전극(310, 도 4 참조)과 연결될 수 있다. 발광제어 게이트전극은 발광제어선(123)의 일부로 구비된다.
제2초기화 박막트랜지스터(T7)는 제2초기화 반도체층 및 제2초기화 게이트전극을 포함한다. 제2초기화 반도체층의 일측은 콘택홀(CNT4, CNT5) 및 제2노드연결선(154)을 통해 초기화전압선(131)과 연결될 수 있으며, 제2초기화 반도체층의 타측은 발광제어 반도체층과 연결될 수 있다. 제2초기화 게이트전극은 이전 스캔선(122)의 일부로 구비된다.
데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 연결전극(155)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 연결전극(155)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다.
데이터선(151)은 유기 층간절연층(114, 도 4 참조), 제2게이트절연층(113, 도 5 참조), 및 제1게이트절연층(112, 도 5 참조)을 관통하는 콘택홀(CNT8)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역과 연결될 수 있다. 데이터선(151)은 제2방향으로 나열된 복수의 화소들을 연결할 수 있다.
구동전압선(152)은 층간절연층(114), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT6)을 통해 동작제어 박막트랜지스터(T5)의 동작제어 소스영역과 연결된다.
또한, 구동전압선(152)은 층간절연층(114)을 관통하는 콘택홀(CNT7)을 통해 스토리지 커패시터(Cst)의 상부전극(C2)과 연결된다. 구동전압선(152)은 제2방향으로 나열된 복수의 화소들을 연결할 수 있다.
제1노드연결선(153)은 콘택홀(CNT1, CNT2)을 통해 구동 게이트 전극(G1)과 보상 박막트랜지스터(T3)의 보상 드레인영역을 연결한다. 제1노드연결선(153)에 의해 아일랜드 타입의 구동 게이트 전극(G1)은 보상 박막트랜지스터(T3)와 전기적으로 연결될 수 있다. 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 하부전극(C1)의 역할을 하는 바, 제1노드연결선(153)은 하부전극(C1)과 연결된다고 말할 수 있다.
제1노드연결선(153)의 일단과 하부전극(C1)은 콘택홀(CNT2)을 통해 연결된다. 상기 콘택홀(CNT2)은 상부전극(C2)의 스토리지 개구부(SOP) 내에 배치되어 제1노드연결선(153)의 일단과 하부전극(C1)을 연결할 수 있다. 상기 개구부(SOP)의 크기는 상기 콘택홀(CNT2)의 크기보다 크게 구비되어 상기 콘택홀(CNT2)은 상부전극(C2)과 접촉하지 않을 수 있다.
제1노드연결선(153)의 타단과 보상 박막트랜지스터(T3)은 콘택홀(CNT1)를 통해서 연결된다. 콘택홀(CNT1)은 층간절연층(114), 제2게이트절연층(113), 제1게이트절연층(112)를 관통하도록 형성되어, 제1노드연결선(153)의 타단은 보상 박막트랜지스터(T3)의 드레인영역와 연결될 수 있다.
제2노드연결선(154)은 구동 박막트랜지스터(T1) 및 화소전극(210)을 초기화하는 초기화전압(Vint)을 전달한다. 제2노드연결선(154)은 유기 층간절연층(114), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT5)을 통해 제1 및 제2초기화 박막트랜지스터(T4, T7)에 연결되고, 유기 층간절연층(114)을 관통하는 콘택홀(CNT4)을 통해 초기화전압선(131)에 연결된다.
연결전극(155)은 유기 층간절연층(114), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT3)을 통해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역과 연결될 수 있다. 연결전극(155)은 화소전극(210)과 연결되어, 발광제어 박막트랜지스터(T6)를 통해 인가되는 신호를 화소전극(210)에 전달할 수 있다.
본 실시예에 따른 디스플레이 장치는 상기 콘택홀(CNT1 ~ 8)과 대응되도록 배치된 돌출부(120)를 구비하고 있다. 상기 돌출부(120)는 각 콘택홀(CNT1 내지 8) 중 적어도 하나에 대응되도록 구비될 수 있다. 따라서, 상기 돌출부(120)은 하나 또는 복수로 구비될 수 있다.
이러한 돌출부(120)는 콘택홀(CNT1 내지 8)을 통해서 하부의 반도체층과 상부의 도전층, 또는 하부의 도전층과 상부의 도전층이 연결되는 면적을 증가시킬 수 있다. 또한, 돌출부(120)에 의해서 콘택홀(CNT1 내지 8)의 깊이가 줄어들 수 있게된다. 따라서, 상기 돌출부(120)에 의해서 컨택 저항이 낮아질 수 있고, 콘택홀(CNT1 내지 8)의 사이즈를 줄일 수 있다.
이하, 도 4를 참조하여, 본 발명의 일 실시예에 따른 디스플레이 장치의 적층 구조를 살펴보도록 한다.
기판(110)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(110)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(110) 상에는 콘택홀(CNT1, 2, 3)과 대응되도록 적어도 하나의 돌출부(120)가 배치된다. 돌출부(120)는 기판(110)의 상면으로부터 돌출되어 형성될 수 있다. 돌출부(120)는 콘택홀(CNT1, 2, 3) 중 어느 하나에만 대응되도록 배치되거나, 콘택홀(CNT1, 2, 3) 중 몇에만 대응되거나, 모든 콘택홀(CNT1, 2, 3)에 대응되도록 배치될 수 있다.
돌출부(120)는 유기물로 구비될 수 있다. 이 경우, 돌출부(120)은 폴리이미드(polyimide)계 수지, 포토레지스트, 폴리아크릴계 수지, BCB(Benzocyclobutene), 및/또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다. 돌출부(120)는 상기 유기물에 TPO(2,4,6-Trimethylbenzoyl-diphenyl-phosphineoxide)와 같은 광개시제가 더 포함될 수 있다. 그러나, 이에 한정되지 않는다. 돌출부(120)는 무기절연물 또는 금속으로 형성될 수 있는 등 다양한 변형이 가능하다.
버퍼층(111)은 상기 돌출부(120)을 덮으며, 상기 기판(110)의 상면 전체에 형성될 수 있다. 버퍼층(111)은 돌출부(120)가 배치되지 않은 부분의 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있다.
기판(110)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(110) 등으로부터의 불순물이 반도체층(A1, A3, A6)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
도면에서는 기판(110)과 버퍼층(111) 사이에 돌출부(120)가 배치되고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 돌출부(120)는 버퍼층(111) 상에 배치될 수 있다.
상기 버퍼층(111) 상에는 반도체층(A1, A3, A6)이 배치될 수 있다. 반도체층(A1, A3, A6)은 비정질 실리콘을 포함하거나, 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A1, A3, A6)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 반도체층(A1, A3, A6)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층(A1, A3, A6) 상에는 제1게이트절연층(112)을 사이에 두고 게이트전극(G1, G3, G6)이 배치된다. 게이트전극(G1, G3, G6)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G3, G6)은 Mo의 단층일 수 있다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
게이트전극(G1, G3, G6)을 덮도록 제2게이트절연층(113)이 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
스토리지 커패시터(Cst)의 상부전극(C2)은 제2게이트절연층(113)을 사이에 두고 하부전극(C1)과 중첩한다. 이 경우, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 상부전극(C2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 상부전극(C2) Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.
유기 층간절연층(114)은 상기 상부전극(C2)을 덮도록 기판(110)의 상면 전체에 형성된다. 유기 층간절연층(114)은 감광성 유기막인 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
유기 층간절연층(114)은 공정의 단순화 및 평탄한 상면을 제공하기 위해서 도입된 것일 수 있다. 유기 층간절연층(114)은 액상의 유기물을 도포하고 경화하는 단계로 형성될 수 있다. 이러한, 유기물의 특성상 평탄한 상면을 제공하는 바, 유기 층간절연층(114) 상부에 배치되는 도전층, 예컨대, 제1노드연결선(153), 연결전극(155), 데이터선(151, 도 3 참조), 구동전압선(152, 도 3 참조) 등이 평평하게 구비될 수 있다. 따라서, 제1노드연결선(153), 연결전극(155), 데이터선(151, 도 3 참조), 구동전압선(152, 도 3 참조) 등을 패터닝할 때 불량률을 감소시킬 수 있다.
한편, 유기 층간절연층(114) 대신 무기 층간절연층을 사용할 경우, 무기물을 두껍게 형성한 후, 화학적기계적 폴리싱과 같은 후속 공정을 진행하여 상면을 평탄하게 하는 방안이 고려될 수 있다. 그러나, 그와 같이 공정을 하는 경우, 무기물의 특성상 두께를 두껍게 형성하는 데 공정시간이 많이 소요될 뿐만 아니라, 추가적인 공정을 해야하는 데 걸리는 시간 및 비용이 상당할 수 있다. 본 실시예에서는, 유기 층간절연층(114)을 도입하여 공정의 단순화 및 비용 절감을 실현할 수 있다.
유기 층간절연층(114) 상에는 제1노드연결선(153), 연결전극(155), 데이터선(151, 도 3 참조), 구동전압선(152, 도 3 참조)이 배치될 수 있다. 이러한, 제1노드연결선(153), 연결전극(155), 데이터선(151, 도 3 참조), 구동전압선(152, 도 3 참조)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1노드연결선(153), 연결전극(155), 데이터선(151, 도 3 참조), 구동전압선(152, 도 3 참조)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
한편, 제1노드연결선(153)의 일단은 유기 층간절연층(114), 제2게이트절연층(113), 제1게이트절연층(112)을 관통하는 제1콘택홀(CNT1)을 통해서 보상 반도체층(A3)과 연결될 수 있다. 제1콘택홀(CNT1)은 유기 층간절연층(114)에 정의된 제1유기콘택홀(ONT1) 및 상기 유기콘택홀(ONT1)과 연통되도록 제2게이트절연층(113) 및 제1게이트절연층(112)을 관통하는 제1무기콘택홀(NNT1)을 포함할 수 있다
제1콘택홀(CNT1)은 보상 반도체층(A3)의 일부를 노출할 수 있다. 본 실시예에서, 상기 제1콘택홀(CNT1)에 대응되도록 상기 기판(110)과 보상 반도체층(A3) 사이에 제1돌출부(121)이 구비되고 있다. 이에 따라, 제1돌출부(121)의 상부에 배치된 보상 반도체층(A3)은 상기 제1콘택홀(CNT1)의 내부에서 제1돌출부(121)의 상부 형상에 따라 곡률을 갖고 돌출되어 형성될 수 있다. 즉, 보상 반도체층(A3)과 제1콘택홀(CNT1) 내부에 인입되는 제1노드연결선(153)의 접촉면적이 증가하게 되어 낮은 접촉 저항이 형성될 수 있다. 또한, 상기 제1돌출부(121)는 상기 제1콘택홀(CNT1)을 형성하기 위한 얼라인 마크의 역할을 할 수 있어, 공정상의 오차를 줄일 수 있다.
제1노드연결선(153)의 타단은 유기 층간절연층(114) 및 제2게이트절연층(113)을 관통하는 제2콘택홀(CNT2)을 통해서 스토리지 커패시터의 하부전극(C1), 또는 구동 박막트랜지스터의 구동 게이트 전극(G1)과 연결될 수 있다. 제2콘택홀(CNT2)은 유기 층간절연층(114)에 정의된 제2유기콘택홀(ONT2) 및 상기 유기콘택홀(ONT2)과 연통되도록 제2게이트절연층(113)을 관통하는 제2무기콘택홀(NNT2)을 포함할 수 있다.
연결전극(155)은 유기 층간절연층(114), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 제3콘택홀(CNT3)을 통해서 발광제어 반도체층(A6)과 연결될 수 있다. 제3콘택홀(CNT3)은 유기 층간절연층(114)에 정의된 제3유기콘택홀(ONT3) 및 상기 유기콘택홀(ONT3)과 연통되도록 제2게이트절연층(113) 및 제1게이트절연층(112)을 관통하는 제3무기콘택홀(NNT3)을 포함할 수 있다.
제1노드연결선(153), 및 연결전극(155) 상에는 평탄화층(116)이 위치한다. 평탄화층(116)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 평탄화층(116)은 무기물을 포함할 수 있다. 평탄화층(116)은 박막트랜지스터들(T1 내지 T7)을 덮는 보호막 상부를 대체로 평탄화하는 역할을 할 수 있다. 평탄화층(116)은 단층 또는 다층으로 구비될 수 있다.
평탄화층(116) 상에는 화소전극(210), 대향전극(230) 및 그 사이에 개재되며 발광층을 포함하는 중간층(220)을 갖는 유기발광소자(OLED)가 위치할 수 있다.
화소전극(210)은 평탄화층(116)에 정의된 콘택홀을 통해 연결전극(155)에 연결되며, 연결전극(155)에 의해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)에 연결된다.
평탄화층(116) 상부에는 화소정의막(117)이 배치될 수 있다. 이 화소정의막(117)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(117)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)과의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(117)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자(OLED)의 중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(220)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(220)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(220)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(220)은 복수개의 화소전극(210)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(210)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(230)은 디스플레이영역(DA) 상부에 배치되는데, 도 10에 도시된 것과 같이 디스플레이영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(230)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(210)들에 대응할 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(300)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 봉지층(300)은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 이러한 봉지층(300)은 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함할 수 있다.
제1무기봉지층(310)은 대향전극(230)을 덮으며, 세라믹, 금속산화물, 금속질화물, 금속탄화물, 금속산질화물, 인듐산화물(In2O3), 주석 산화물(SnO2), 인듐 주석 산화물(ITO), 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 물론 필요에 따라 제1무기봉지층(310)과 대향전극(230) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 이러한 제1무기봉지층(310)은 그 하부의 구조물을 따라 형성되기에, 제1무기봉지층(310)의 상면이 평탄하지 않게 된다.
유기봉지층(320)은 이러한 제1무기봉지층(310)을 덮는데, 제1무기봉지층(310)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(320)은 디스플레이영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 이러한 유기봉지층(320)은 아크릴, 메타아크릴(metacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
제2무기봉지층(330)은 유기봉지층(320)을 덮으며, 세라믹, 금속산화물, 금속질화물, 금속탄화물, 금속산질화물, 인듐산화물(In2O3), 주석 산화물(SnO2), 인듐 주석 산화물(ITO), 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다.
이와 같이 봉지층(300)은 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함하는바, 이와 같은 다층 구조를 통해 봉지층(300) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(310)과 유기봉지층(320) 사이에서 또는 유기봉지층(320)과 제2무기봉지층(330) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 디스플레이영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
도시되지는 않았으나, 화소정의막(117) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 봉지층(300) 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 5에 있어서, 도 4와 동일한 참조부호는 동일부재를 나타내는 바, 중복 설명은 생략하도록 한다.
도 5를 참조하면, 본 실시예에 따른 디스플레이 장치는 기판(110), 기판 상에 배치된 반도체층(A1, A3, A6) 및 게이트전극(G1, G3, G6)을 포함하는 박막트랜지스터(T1, T3, T6), 상기 게이트전극(G1, G3, G6)을 덮는 유기 층간절연층(114), 유기 층간절연층 상에 배치된 도전층(154, 155)을 포함한다. 도전층(154, 155)는 콘택홀(CNT1, CNT2, CNT3)을 통해서 구동 게이트 전극(G1) 또는 반도체층(A3, A6)과 접속된다.
또한, 본 실시예에 따른 디스플레이 장치는 상기 콘택홀(CNT1, CNT2, CNT3)에 대응되는 돌출부(120)를 포함한다. 돌출부(121, 122, 123)는 기판(110)과 반도체층(A1, A3, A6) 사이에 배치될 수 있다. 돌출부(121, 122, 123)는 기판(110)으로 부터 돌출되어 형성되는 바, 콘택홀(CNT1, CNT2, CNT3)의 깊이는 돌출부(120)가 구비되지 않을 때보다 낮게 형성될 수 있어 공정상 이점이 있다. 또한, 돌출부(120)는 콘택홀(CNT1, CNT2, CNT3)을 형성하기 위한 마스크에 대한 얼라인 마크로 기능할 수 있다.
본 실시예에서, 돌출부(120)는 금속 또는 무기절연물질로 형성될 수 있다. 예컨댄, 돌출부(120)는 몰리브덴(Mo) 및/또는 티타늄(Ti)을 포함하는 단층 또는 다층구조로 형성될 수 있다. 또는 돌출부(120)는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함하는 단층 또는 다층구조로 형성될 수 있다. 또한, 돌출부(120)는 버퍼층(111)의 상부에 형성될 수 있다. 이에 따라, 돌출부(120) 상부에는 반도체층(A1, A3, A6)이 직접 형성될 수 있다.
도전층(154, 155)는 제1노드연결선(154) 및 연결전극(155)을 포함할 수 있다. 제1노드연결선(154)의 일단은 제1콘택홀(CNT1)을 통해서 보상 반도체층(A3)와 접속될 수 있다. 제1노드연결선(154)의 타단은 제2콘택홀(CNT2)을 통해서 스토리지 커패시터(Cst)의 하부전극(C1) 또는 구동 게이트 전극(G1)과 접속될 수 있다. 연결전극(155)은 제3콘택홀(CNT3)을 통해서 발광제어 반도체층(A6)와 접속될 수 있다.
제1콘택홀(CNT1)은 유기 층간절연층(114)을 관통하는 제1유기콘택홀(ONT1), 및 제2게이트절연층(113)과 제1게이트절연층(112)을 관통하는 제1무기 콘택홀(NNT1)이 연통되어 형성될 수 있다. 제1콘택홀(CNT1)은 보상 반도체층(A3)의 상면을 노출할 수 있다.
제2콘택홀(CNT2)은 유기 층간절연층(114)을 관통하는 제2유기콘택홀(ONT2), 및 제2게이트절연층(113)을 관통하는 제2무기 콘택홀(NNT2)이 연통되어 형성될 수 있다. 제2콘택홀(CNT2)은 하부전극(C1) 또는 구동 게이트 전극(G1)의 상면을 노출할 수 있다.
제3콘택홀(CNT3)은 유기 층간절연층(114)을 관통하는 제3유기콘택홀(ONT3), 및 제2게이트절연층(113)과 제1게이트절연층(112)을 관통하는 제3무기 콘택홀(NNT3)이 연통되어 형성될 수 있다. 제3콘택홀(CNT3)은 발광제어 반도체층(A6)의 상면을 노출할 수 있다.
도 6는 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 6에 있어서, 도 4와 동일한 참조부호는 동일부재를 나타내는 바, 중복 설명은 생략하도록 한다.
도 6을 참조하면, 본 실시예에 따른 디스플레이 장치는 기판(110), 기판 상에 배치된 반도체층(A1, A3, A6) 및 게이트전극(G1, G3, G6)을 포함하는 박막트랜지스터(T1, T3, T6), 상기 게이트전극(G1, G3, G6)을 덮는 유기 층간절연층(114), 유기 층간절연층 상에 배치된 도전층(154, 155)을 포함한다. 도전층(154, 155)는 콘택홀(CNT1, CNT2, CNT3)을 통해서 구동 게이트 전극(G1) 또는 반도체층(A3, A6)과 접속된다.
또한, 본 실시예에 따른 디스플레이 장치는 상기 콘택홀(CNT1, CNT2, CNT3)에 대응되는 돌출부(120)를 포함한다. 돌출부(121, 122, 123)는 기판(110)과 반도체층(A1, A3, A6) 사이에 배치될 수 있다. 돌출부(121, 122, 123)는 기판(110)으로 부터 돌출되어 형성되는 바, 콘택홀(CNT1, CNT2, CNT3)의 깊이는 돌출부(120)가 구비되지 않을 때보다 낮게 형성될 수 있어 공정상 이점이 있다. 또한, 돌출부(120)는 콘택홀(CNT1, CNT2, CNT3)을 형성하기 위한 마스크에 대한 얼라인 마크로 기능할 수 있다.
돌출부(120) 상부의 형상이 곡면으로 굴곡지게 형성되는 경우, 그 상부에 배치되는 반도체층(A1, A3, A6) 또는 구동 게이트 전극(G1) 또한 굴곡지게 형성되는 바, 반도체층(A1, A3, A6) 또는 구동 게이트 전극(G1)과 콘택홀(CNT1, CNT2, CNT3)을 통해 연결되는 도전층의 접촉 면적이 증가하여 접촉 저항이 낮아질 수 있다. 이에 따라, 콘택홀(CNT1, CNT2, CNT3)의 사이즈를 축소하는 설계가 가능할 수 있다.
본 실시예에서, 기판(110)은 다층 구조로 구비될 수 있다. 기판(110)은 제1수지층(101), 제1배리어층(102), 중간층(103), 제2수지층(104), 및 제2배리어층(105)이 적층된 구조를 포함할 수 있다.
제1수지층(101) 및 제2수지층(104)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지로 이루어질 수 있다.
수분이나 산소의 투과를 방지하기 위하여, 제1수지층(101)과 제2수지층(104) 사이에 제1배리어층(102)이, 제2수지층(104) 상부에 제2배리어층(105)이 개재될 수 있다. 제1배리어층(102) 및 제2배리어층(105)은 금속 산화물, 실리콘나이트라이드 , 실리콘옥사이드, 실리콘옥시나이트라이드 등과 같은 무기 재료로 형성될 수 있다. 제1배리어층(102) 및 제2배리어층(105)은 단층막으로 형성되거나 다층막으로 적층될 수 있다.
제1배리어층(102)과 제2수지층(104) 사이에는 제1배리어층(102)과 제2수지층(104) 사이의 접착력을 강화하기 위하여 중간층(103)이 개재될 수 있다. 중간층(103)은 비정질 실리콘과 같은 비정질 물질, 인듐틴옥사이드(Indium Tin Oxide: ITO), 알루미늄(Aluminium: Al, 티타늄(Ti), 및/또는 몰리브덴(Mo)을 포함할 수 있다. 그러나, 이에 한정되지 않고, 중간층(103)은 제1배리어층(102)과 제2수지층(104)의 접착력을 향상시키는 물질이라면 본 발명에 적용될 수 있다. 또한, 기판(100)은 필요에 따라 수지층과 배리어층, 중간층을 더 적층할 수 있다.
이와 같이, 기판(110)이 다층 구조를 형성하고 있는 경우, 단층 구조인 경우에 비해서 수분이나 산소가 투과되는 경로를 효율적으로 차단하여 디스플레이소자 등의 불량을 방지하거나 최소화할 수 있다. 또한, 본 발명의 실시예에 따른 기판(110)은 중간층(103)을 채용하고 있어, 제1배리어층(102)와 제2수지층(104)의 박리 현상을 방지할 수 있다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법을 순차적으로 나타낸 단면도이다. 도시하진 않았지만, 도 7a 내지 도 7f의 단계들은 캐리어 기판(미도시) 상에 배치된 기판(110) 상에서 수행될 수 있으며, 캐리어 기판은 도 7f의 단계를 수행한 후 제거될 수 있다.
도 7a를 참조하면, 기판(110) 상에 돌출부(120)을 형성한다. 돌출부(120)는 추후에 콘택홀이 형성될 위치에 형성될 수 있다. 돌출부(120)는 유기물질, 무기절연물질, 금속 등으로 형성될 수 있다. 돌출부(120)는, 돌출부(120)를 형성하는 물질을 기판(110) 전면(全面)에 도포 또는 증착한 후, 마스크 공정을 통해서 형성될 수 있다. 일 실시예에서, 돌출부(120)는 감광성 유기막으로 형성될 수 있다. 이 경우, 돌출부(120)는 마스크 공정에 의한 노광 공정 후, 현상 공정(Developing porcess)만으로 형성될 수 있다. 그러나, 이에 한정되지 않는다. 돌출부(120)가 유기물질로 형성되는 경우, 잉크젯 프린팅법 등 다양한 공정을 통해서 형성될 수 있다.
돌출부(120)가 무기절연물질 또는 금속으로 형성되는 경우에는, 돌출부(120)는 기판(110) 전면에 돌출부(120)를 형성할 물질을 전체적으로 증착한 후, 그 상부에 포토레지스트를 형성하고, 마스크에 의한 노광 공정 및 에칭 공정을 통해서 형성할 수 있다.
그 다음, 도 7b를 참조하면, 상기 기판(110) 전면에 상기 돌출부(120)를 덮도록 버퍼층(111) 및 반도체층(A1, A3, A6)을 형성한다.
버퍼층(111)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함하며, 단층 또는 다층일 수 있다. 버퍼층(111)은 화학적 기상법, 스퍼터링 법 등 다양한 증착 방법에 의해서 형성될 수 있다.
반도체층(A1, A3, A6)은 실리콘 반도체 또는 산화물 반도체일 수 있다. 일 실시예에서, 반도체층(A1, A3, A6)은 다결정 실리콘으로 형성될 수 있다. 이 경우, 비결정 실리콘을 기판(110) 상의 전면(全面)에 형성한 후, 이를 어닐링(annealing)함으로써 다결정 실리콘을 형성할 수 있다. 그 다음, 이를 마스크 공정을 이용하여 패터닝함으로써 형성할 수 있다.
도 7c를 참조하면, 버퍼층(111) 상에 반도체층(A1, A3, A6)을 덮도록 제1게이트절연층(112)을 형성한 후, 제1게이트절연층(112) 상에 게이트전극(G1, G3, G6)을 형성할 수 있다.
제1게이트절연층(112)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물로 구비되며, 화학적 기상법 등 다양한 증착 방법에 의해서 형성될 수 있다.
게이트전극(G1, G3, G6)은 제1게이트절연층(112) 상에 도전물질을 도포한 후, 이를 마스크를 이용하여 패터닝함으로써 형성할 수 있다. 예컨대, 상기 도전물질은 몰리브덴(Mo), 구리(Cu), 및/또는 티타늄(Ti) 을 포함할 수 있다.
게이트전극(G1, G3, G6)을 형성한 후, 게이트전극(G1, G3, G6)을 차단수단으로 이용하여 반도체층(A1, A3, A6)에 불순물을 도핑함으로써, 반도체층(A1, A3, A6)의 양단에 불순물이 도핑되어 도전성을 갖는 소스영역 및 드레인영역을 형성할 수 있다.
도 7d를 참조하면, 제1게이트절연층(112) 상에 게이트전극(G1, G3, G6)을 덮도록 제2게이트절연층(113)을 형성하고, 그 상부에 상부전극(C2)을 형성할 수 있다. 그 다음, 제2게이트절연층(113) 상에 상부전극(C2)을 덮도록 유기 층간절연층(114)를 형성할 수 있다.
제2게이트절연층(113)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물로 구비되며, 화학적 기상법 등 다양한 증착 방법에 의해서 형성될 수 있다.
상부전극(C2)은 상기 제2게이트절연층(113) 상에 도전물질을 도포한 후, 이를 마스크 공정(포토레지스트 도포, 노광, 및 에칭 공정)을 이용하여 패터닝함으로써 형성할 수 있다. 예컨대, 상기 도전물질은 몰리브덴(Mo), 구리(Cu), 및/또는 티타늄(Ti) 을 포함할 수 있다.
유기 층간절연층(114)은 상기 제2게이트절연층(113) 상에 유기물질을 도포함으로써 형성될 수 있다. 유기 층간절연층(114)은 유기물질로 형성되는 바, 유기물질의 특성상 그 상부면이 평탄하게 형성될 수 있다.
그 후, 마스크 공정을 통해서 유기 층간절연층(114)을 관통하는 유기콘택홀(ONT1, ONT2, ONT3)을 형성할 수 있다. 일 실시예에서, 유기 층간절연층(114)은 감광석 유기물을 포함할 수 있다. 이 경우, 마스크 공정에 의한 노광 공정 후, 현상 공정(Developing porcess)만으로 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 유기콘택홀(ONT1, ONT2, ONT3)은 유기 층간절연층(114) 상부에 포토레지스트를 도포하고, 마스크에 의한 노광 공정, 현상 공정, 및 에칭 공정을 통해서 형성될 수 있음은 물론이다.
도 7e를 참조하면, 유기 층간절연층(114)을 차단부재로 이용하여, 무기콘택홀(NNT1, NNT2, NNT3)을 형성할 수 있다. 즉, 유기 층간절연층(114)의 유기콘택홀(ONT1, ONT2, ONT3)에 의해 노출된 영역을 에칭함으로써, 무기콘택홀(NNT1, NNT2, NNT3)을 형성할 수 있다. 유기콘택홀(ONT1, ONT2, ONT3)은 무기콘택홀(NNT1, NNT2, NNT3)과 연통되여 콘택홀(CNT1, CNT2, CNT3)를 형성한다.
본 실시예에서, 유기 층간절연층(114)은 콘택홀(CNT1, CNT2, CNT3)을 형성하는 기존의 포토레지스트의 역할을 하는 바, 공정의 단순화를 도모할 수 있다.
도 7f를 참조하면, 유기 층간절연층(114) 상에 도전층인 제1노드연결선(153) 및 연결전극(155)을 형성할 수 있다. 제1노드연결선(153) 및 연결전극(155)은 유기 층간절연층(114) 상에 도전물질을 형성한 후 마스크 공정을 이용하여 도전물질을 패터닝함으로써 동시에 형성될 수 있다. 제1노드연결선(153) 및 연결전극(155)의 일부는 상기 콘택홀(CNT1, CNT2, CNT3) 내부에 인입됨으로써, 콘택홀(CNT1, CNT2, CNT3)에 의해 노출된 반도체층(A1, A3, A6) 또는 구동 게이트 전극(G1)과 연결될 수 있다.
도 7g를 참조하면, 유기 층간절연층(114) 상에 제1노드연결선(153), 및 연결전극(155)을 덮도록 평탄화층(116)을 형성할 수 있다. 평탄화층(116)은 연결전극(155)을 노출하는 비아홀(VIA)을 포함한다. 평탄화층(116)은 제1노드연결선(153), 및 연결전극(155)을 모두 덮도록 유기물질을 형성한 후, 이를 마스크 공정을 이용하여 비아홀(VIA)을 패터닝함으로써 형성될 수 있다. 예컨대, 상기 유기물질은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다.
그 다음, 평탄화층(116) 상에 화소전극(210)을 형성한 후, 마스크 공정을 이용하여 화소전극(210)의 일부를 노출하는 개구를 포함하는 화소정의막(120)을 형성할 수 있다. 화소전극(210)은 비아홀(VIA)에 매립되어 연결전극(155)과 접할 수 있다. 그 후, 화소전극(210) 상에 유기발광층을 포함하는 중간층(220)을 형성하고, 중간층(220) 상에 대향전극(230)을 형성함으로써 유기발광소자(OLED)를 형성할 수 있다.
그 후, 유기발광소자(OLED) 상부에 박막봉지층(300, 도 4 참조), 다양한 기능층 등을 더 형성할 수 있다.
본 발명의 실시예들에 의한 디스플레이 장치는 콘택홀과 대응되도록 기판과 반도체층 사이에 돌출부를 구비하고, 상부가 평탄한 유기 층간절연층을 도입하고 있어 , 집적도가 높을 수 있고, 공정적으로 유리할 수 있다.
이상에서는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
DA: 표시영역 PA: 주변영역
T1 ~ T7: 박막트랜지스터
Cst : 스토리지 커패시터
C1: 하부전극
C2: 상부전극
110: 기판
111: 버퍼층 112: 제1게이트절연층
113: 제2게이트절연층
114: 층간절연층 117: 화소정의막
300: 봉지층
120: 돌출부

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1반도체층, 및 상기 제1반도체층 상에 배치되며 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 제1게이트전극과 이격되어 동일한 층에 배치된 하부전극;
    상기 하부전극과 중첩 배치되며, 상기 하부전극과 제2게이트절연층에 의해서 절연된 상부전극을 포함하는 스토리지 커패시터;
    상기 제1게이트전극 및 상기 하부전극을 덮는 유기(organic) 층간절연층;
    상기 유기 층간절연층 상에 배치된 제1도전층;
    상기 유기 층간절연층 및 상기 제1게이트절연층을 관통하여 상기 제1반도체층의 상부를 노출하는 제1콘택홀;
    상기 유기 층간절연층 및 상기 제2게이트절연층을 관통하여 상기 하부전극의 상부를 노출하는 제2콘택홀;
    상기 유기 층간절연층 상에 배치되며 상기 제2콘택홀을 통해 상기 하부전극과 접촉하는 제2도전층;
    상기 제1콘택홀과 대응되도록 상기 기판과 상기 제1반도체층 사이에서 상기 기판의 상면으로부터 돌출되어 배치된 제1돌출부; 및
    상기 제2콘택홀과 대응되도록 상기 기판과 상기 제1반도체층 사이에서 상기 기판의 상면으로부터 돌출되어 배치된 제2돌출부;를 포함하며,
    상기 제1도전층은 상기 제1콘택홀을 통해서 상기 제1반도체층과 접촉하는, 디스플레이 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 상부전극은 상기 제2콘택홀에 매립되는 상기 제2도전층이 통과하는 스토리지 개구부를 구비하며,
    상기 제1도전층 및 상기 제2도전층은 상기 유기 층간절연층 상에서 연결된, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 스토리지 커패시터와 중첩배치되는 제2박막트랜지스터;를 더 포함하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1돌출부 및 제2돌출부는 유기물질로 구비되며, 상기 제1돌출부 및 상기 제2돌출부의 상부의 형상이 굴곡지게 형성되는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1돌출부 및 상기 제2돌출부는 무기절연물질 및 금속 중 적어도 하나를 포함하는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 유기 층간절연층의 상부는 평탄하게 구비된, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 유기 층간절연층은 감광성 유기막으로 구비된, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 기판 상에 배치된 버퍼층;을 더 포함하며,
    상기 제1돌출부 및 상기 제2돌출부는 상기 버퍼층과 상기 제1반도체층 사이에 배치된, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 기판은 제1수지층, 제1배리어층, 제2수지층, 제2배리어층이 적층되어 구비되며, 상기 제1수지층 및 상기 제2수지층은 유기물질로 구비되고, 상기 제1배리어층 및 상기 제2배리어층은 무기물질로 구비된, 디스플레이 장치.
  11. 기판;
    상기 기판 상에 배치되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터;
    상기 기판 상에 배치된 스토리지 커패시터;
    상기 게이트전극 및 스토리지 커패시터를 덮는 유기 층간절연층;
    상기 유기 층간절연층 상에 배치된 도전층;
    상기 유기 층간절연층을 관통하며, 상기 반도체층 및 스토리지 커패시터의 한 전극을 각각 노출하는 제1콘택홀 및 제2콘택홀; 및
    상기 제1콘택홀 및 상기 제2콘택홀에 각각 대응하도록 상기 기판과 상기 유기 층간절연층 사이에 배치된 제1돌출부 및 제2돌출부;를 포함하며,
    상기 도전층의 일부는 상기 제1콘택홀 및 상기 제2콘택홀에 매립되어 상기 반도체층과 상기 스토리지 커패시터에 접속하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 유기 층간절연층의 상부면은 평탄하게 구비된, 디스플레이 장치.
  13. 제11항에 있어서,
    상기 유기 층간절연층은 감광성 유기물질로 구비된, 디스플레이 장치.
  14. 제11항에 있어서,
    상기 제1돌출부 및 상기 제2돌출부는 유기물질로 구비되며, 상기 제1돌출부 및 상기 제2돌출부 상부의 형상이 굴곡지게 형성되는, 디스플레이 장치.
  15. 제11항에 있어서,
    상기 제1돌출부 및 상기 제2돌출부는 무기절연물질 및 금속 중 적어도 하나를 포함하는, 디스플레이 장치.
  16. 반도체층과 게이트전극을 포함하는 박막트랜지스터 및 스토리지 커패시터를 구비한 디스플레이 장치의 제조방법에 있어서,
    기판 상에 미리 정해진 위치에 제1돌출부 및 제2돌출부를 형성하는 단계;
    상기 제1돌출부 상에 적어도 일부 배치되도록 상기 반도체층을 형성하는 단계;
    상기 기판 상에서 상기 반도체층을 덮도록 제1게이트절연층을 형성하는 단계;
    상기 제1게이트절연층 상에 배치되며, 상기 반도체층과 중첩되는 상기 게이트전극 및 상기 스토리지 커패시터의 하부전극을 형성하는 단계;
    상기 기판 상에서 상기 게이트전극 및 상기 하부전극을 덮는 유기 층간절연층을 형성하는 단계; 및
    상기 제1돌출부 및 상기 제2돌출부와 대응되도록 상기 유기 층간절연층을 각각 관통하는 제1유기콘택홀 및 제2유기콘택홀을 형성하는 단계;를 포함하며,
    상기 제2돌출부는 상기 하부전극과 중첩된, 디스플레이 장치의 제조방법.
  17. 제16항에 있어서,
    상기 유기 층간절연층은 감광성 유기물질로 구비되며,
    상기 제1유기콘택홀 및 상기 제2유기콘택홀은 상기 유기 층간절연층에 노광공정 및 현상공정을 통해서 형성된, 디스플레이 장치의 제조방법.
  18. 제16항에 있어서,
    상기 유기 층간절연층 하부에 배치되고, 상기 게이트전극을 덮는 제2게이트절연층을 형성하는 단계; 및
    상기 유기 층간절연층을 차단부재로 하여 상기 제2게이트절연층에 상기 제1유기콘택홀 및 상기 제2유기콘택홀과 각각 연통되는 제1무기콘택홀 및 제2무기콘택홀을 형성하는 단계;를 더 포함하는, 디스플레이 장치의 제조방법.
  19. 제16항에 있어서,
    상기 제1돌출부 및 상기 제2돌출부는 유기물질로 구비되며, 상기 제1돌출부 및 상기 제2돌출부의 상부의 형상이 굴곡지게 형성되는, 디스플레이 장치의 제조방법.
  20. 제16항에 있어서,
    상기 제1돌출부 및 상기 제2돌출부는 무기절연물질 및 금속 중 적어도 하나를 포함하는, 디스플레이 장치의 제조방법.
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