KR101113394B1 - 액정표시장치의 어레이 기판 - Google Patents
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Abstract
액정표시장치의 어레이 기판에서, 어레이 기판은 제 1영역 및 제1 영역과 떨어진 제 2영역을 갖는 기판, 기판 상에 위치하는 블로킹층, 제 2영역의 블로킹층 상에 위치하는 제 1전극, 제 1전극을 덮도록 블로킹층 상에 위치하는 절연막 및 제 1전극과 중첩하도록 절연막 상에 위치하는 제 2전극, 기판과 블로킹층의 사이에 제 1전극과 중첩하는 제 3전극을 포함한다. 따라서 동일 면적 대비 스토리지 커패시턴스의 크기를 늘릴 수 있는 구조 및 제조 방법을 제공함으로써 화소영역 내의 스토리지 커패시터가 차지하는 면적을 줄이고, 화소영역의 개구율을 높여 고휘도를 구현할 수 있다.
Description
본 발명의 실시예들은 액정표시장치에 관한 것이다. 보다 구체적으로 본 발명의 실시예들은 문자 또는 화상 등의 이미지를 구현할 수 있는 액정표시장치의 어레이 기판에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이와 같은 액정표시장치는 박막트랜지스터가 형성된 어레이 기판으로서의 하부기판과 컬러필터가 형성된 상부기판에 서로 대향하게 배치된 화소전극과 공통전극 사이의 전계를 제어하여 액정을 구동한다.
이를 위해, 액정표시장치는 서로 대향되게 합착된 하부기판 및 상부기판과, 하부기판 및 상부기판 사이에서 셀갭을 일정하게 유지하기 위한 스페이서와, 셀갭에 채워진 액정을 구비한다.
여기서, 상기 박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층과, 채널 영역 상부에 형성되며 절연막에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함한다.
이와 같이 이루어진 박막트랜지스터의 반도체층은 대개 비정질 실리 콘(Amorphous Silicon)이나 폴리 실리콘(Poly-Silicon)과 같은 반도체층으로 형성한다.
이 때, 상기 반도체층을 비정질 실리콘으로 형성하면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다는 단점이 있다.
반면, 반도체층을 폴리 실리콘으로 형성하면 이동도는 높지만 다결정성(polycrystalline nature)에 기인하여 문턱전압(threshold voltage)이 불균일해지는 단점이 있다.
한편, 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 반도체층으로 이용할 경우 높은 이동도와 안정적인 DC stability의 장점을 갖고 있어 최근 들어 상기 LTPS 박막트랜지스터를 적용하는 예가 늘고 있다.
또한, 상기 액정표시장치의 상부기판은 컬러 구현을 위한 컬러필터, 빛샘 방지를 위한 블랙 매트릭스 및 전계를 제어하기 위한 공통전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 하부기판은 다수의 신호배선들 및 박막 트랜지스터와, 박막 트랜지스터와 접속된 화소전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 또한, 하부기판은 화소전극에 충전된 화소전압 신호가 다음 전압신호가 충전될 때까지 안정적으로 유지되도록 하는 스토리지 커패시터를 더 구비한다.
스토리지 커패시터는 절연막을 사이에 두고 스토리지 하부전극 및 스토리지 상부전극이 중첩됨으로써 형성된다. 여기서, 스토리지 커패시터는 화소전압 신호를 안정적으로 유지함과 동시에 고해상도에 적용 가능하도록 큰 용량값이 요구된다. 하지만, 스토리지 커패시터의 용량값을 키우기 위해 스토리지 상/하부전극의 중첩면적을 넓히게 되면 상/하부전극이 차지하는 면적만큼 개구율이 저하되는 문제점이 있다.
본 발명의 실시예들은 제한된 면적에서 원하는 커패시턴스를 용이하게 얻을 수 있는 액정표시장치의 어레이 기판을 제공한다.
본 발명의 실시예들에 따르면, 액정표시장치의 어레이 기판은 제 1영역 및 상기 제1 영역과 떨어진 제 2영역을 갖는 기판, 기판 상에 위치하는 블로킹층, 제 2영역의 블로킹층 상에 위치하는 제 1전극, 제 1전극을 덮도록 블로킹층 상에 위치하는 절연막, 제 1전극과 중첩하도록 절연막 상에 위치하는 제 2전극, 및 기판과 블로킹층의 사이에 제 1전극과 중첩하는 제 3전극을 포함한다.
본 발명의 실시예들에 따르면, 액정표시장치의 어레이 기판은 제 1영역 및 제1 영역과 떨어진 제 2영역을 갖는 기판, 기판 상에 위치하는 블로킹층, 제 2영역의 블로킹층 상에 위치하는 제 1전극, 제 1전극을 덮도록 블로킹층 상에 위치하는 절연막, 제 1전극과 중첩하도록 절연막 상에 위치하는 제 2전극, 제 2전극 상에 위치하는 층간 절연막, 및 층간 절연막 상에 제 2전극과 중첩하도록 위치하는 제 4전극을 포함한다.
본 발명의 실시예들에 따르면, 액정표시장치의 어레이 기판은 제 1영역 및 제1 영역과 떨어진 제 2영역을 갖는 기판, 기판 상에 위치하는 블로킹층, 제 2영역의 블로킹층 상에 위치하는 제 1전극, 제 1전극을 덮도록 블로킹층 상에 위치하는 절연막, 제 1전극과 중첩하도록 절연막 상에 위치하는 제 2전극, 기판과 블로킹층 의 사이에 제 1전극과 중첩하는 제 3전극, 제 2전극 상에 위치하는 층간 절연막, 및 층간 절연막 상에 제 2전극과 중첩하도록 위치하는 제 4전극을 포함한다.
본 발명의 실시예들에 따르면, 액정표시장치의 어레이 기판은 제 1영역 및 제1 영역과 떨어진 제 2영역을 갖는 기판, 기판 상에 위치하는 블로킹층, 제 2영역의 블로킹층 상에 위치하는 제 1전극, 제 1전극을 덮도록 블로킹층 상에 위치하는 절연막, 제 1전극과 중첩하도록 절연막 상에 위치하는 제 2전극, 및 제 1영역에 위치하는 트랜지스터를 포함한다. 트랜지스터는 채널 영역, 채널 영역과 연결되는 소스 영역, 채널 영역과 연결되고 소스 영역과 떨어진 드레인 영역 및 게이트 전극을 포함한다. 절연막은 채널 영역, 소스 영역 및 드레인 영역과 게이트 전극을 절연시킨다.
본 발명의 실시예들에 따르면, 액정표시장치의 어레이 기판은 제 1영역 및 제1 영역과 떨어진 제 2영역을 갖는 기판, 기판 상에 위치하는 블로킹층, 제 2영역의 블로킹층 상에 위치하는 제 1전극, 제 1전극을 덮도록 블로킹층 상에 위치하는 절연막, 제 1전극과 중첩하도록 절연막 상에 위치하는 제 2전극, 제 1영역에 위치하는 트랜지스터, 및 기판과 블로킹층 사이에 트랜지스터와 중첩되게 위치하는 광차단층을 포함한다.
본 발명의 실시예들에 따르면, 제 1영역 및 제1 영역과 떨어진 제 2영역을 갖는 기판, 기판 상에 위치하는 블로킹층, 제 1영역에 위치하며, 반도체층과 반도체층과 중첩되는 영역에 형성되는 게이트 전극 및 반도체층과 게이트 전극을 절연시키는 절연막을 포함하는 트랜지스터, 기판과 블로킹층 사이에 트랜지스터와 중첩 되게 위치하는 광차단층, 제 2영역의 절연막 상에 위치하고 스토리지 상부전극으로 사용되는 제2 전극, 및 스토리지 상부전극과 중첩되며, 제 2영역의 블로킹층 하부에 위치하고 스토리지 하부전극으로 사용되는 제3 전극을 포함한다.
본 발명의 실시예들에 의하면, 폴리 실리콘을 이용한 액정표시장치의 어레이 기판에 있어서, 동일 면적 대비 스토리지 커패시턴스의 크기를 늘릴 수 있는 구조 및 제조 방법을 제공함으로써 화소영역 내의 스토리지 커패시터가 차지하는 면적을 줄이고, 화소영역의 개구율을 높여 고휘도를 구현할 수 있다.
이하, 첨부된 도면들을 참조하여 액정표시장치의 어레이 기판의 실시예들을 설명한다.
여기서 i) 첨부된 도면들에 도시된 형상, 크기, 비율, 각도, 개수 등은 개략적인 것으로 다소 변경될 수 있다. ii) 도면은 관찰자의 시선으로 도시되기 때문에 도면을 설명하는 방향이나 위치는 관찰자의 위치에 따라 다양하게 변경될 수 있다. iii) 도면 번호가 다르더라도 동일한 부분에 대해서는 동일한 도면 부호가 사용될 수 있다. iv) '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. v) 단수로 설명되는 경우 다수로도 해석될 수 있다. vi) 형상, 크기의 비교, 위치 관계 등이 '약', '실질적' 등으로 설명되지 않아도 통상의 오차 범위가 포함되도록 해석된다. vii) '~후', '~전', '이어서', '그리고', '여기서', '후속하여', '이 때' 등의 용어가 사용되더라도 시 간적 위치를 한정하는 의미로 사용되지는 않는다. viii) '제1', '제2', '제3' 등의 용어는 단순히 구분의 편의를 위해 선택적, 교환적 또는 반복적으로 사용되며 한정적 의미로 해석되지 않는다. ix) '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우 '바로'가 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 개재될 수도 있다. x)부분들이 '~또는'으로 연결되는 경우 부분들 단독뿐만 아니라 조합도 포함되게 해석되나 '~또는 ~중 하나'로 연결되는 경우 부분들 단독으로만 해석된다.
도 1은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도이다. 도 1에서는 설명의 편의를 위해 특정 화소의 박막트랜지스터 및 스토리지 캐패시터 영역에 대해서만 도시한다.
도 1을 참조하면, 기판(100)상에 블로킹층(110)이 형성되어 있으며, 블로킹층(110) 상에 폴리 실리콘(Poly-Si)으로 형성된 제 1 및 제 2 반도체층(130, 135)이 박막트랜지스터(TFT) 영역과 스토리지 캐패시터(Cst) 영역에 각각 형성되어 있다.
블로킹층(110)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 형성되는 것으로, 블로킹층(110)은 반도체층(130, 135)이 비정질 실리콘을 폴리 실리콘으로 재결정화할 경우, 레이저 조사 또는 열처리에 의해 발생되는 열로 인해 기판 내부에 존재하는 알칼리 이온 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생될 수 있는데, 이러한 알칼리 이온에 의해 상기 폴리 실리콘으로 이루어진 반도 체층의 막 특성이 저하됨을 방지하기 위해 형성된다.
즉, 상기 폴리 실리콘으로 이루어진 반도체층(130, 135)은 비정질 실리콘층을 증착한 후 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법 또는 SLS(Sequential lateral Solidification) 결정화법 또는 열처리법 또는 MILC(metal induced lateral crystallization)법 등의 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리실리콘층으로 결정화한다.
상기 박막트랜지스터(TFT) 영역의 제 1 반도체층(130)은 중앙의 순수 폴리 실리콘을 포함하는 액티브 영역(132)과 액티브 영역(132) 양측으로 도핑된 소스/ 드레인 영역(132a, 132b)을 갖는다.
또한, 제 2반도체층(135)은 소스/드레인 영역(132a, 132b)이 도핑됨과 함께 도핑되어 도전체화 됨으로써 스토리지 캐패시터의 제 1전극(135)으로서 역할을 수행하게 된다. 이와 다르게 제 2반도체층(135)은 소스/드레인 영역(132a, 132b)의 도핑시 도핑되지 않을 수도 있다.
또한, 제 1 및 제 2 반도체층(130, 135)이 서로 연결된 일체형 구조로 도시하였으나 이와 다르게 제 1 및 제 2 반도체층(130, 135)은 서로 이격된 구조일 수도 있다. 즉, 제 1 및 제 2 반도체층(130, 135)의 연결 부위가 절단된 구조일 수 있다.
본 발명의 일 실시예에 따르면, 제 1반도체층(130) 내에 소스/드레인 영역(132a, 132b)을 형성하기 위한 이온 주입 공정에 의해서 제 2반도체층(135)의 도전성이 다양하게 변경될 수 있다.
일 예로, 이온 주입 공정에서 소스/드레인 영역(132a, 132b)에만 선택적으로 불순물이 주입될 수 있다. 이 경우라면, 제 2반도체층(135)은 언도프트 폴리실리콘을 포함한다.
다른 예로, 이온 주입 공정에서 소스/드레인 영역(132a, 132b) 뿐만 아니라 제 2반도체층(135)에도 불순물이 주입된다. 이 경우, 제 2 반도체층(135)은 도프트 폴리 실리콘을 포함한다.
또 다른 예로, 제 1 및 제 2 반도체층(130, 135)이 서로 연결된 일체형 구조를 가질 때 제 1 및 제 2 반도체층(130, 135)의 중간 연결 부위에만 선택적으로 불순물이 주입되지 않을 수도 있다.
그리고, 제 1 및 제 2 반도체층(130, 135) 위로 절연막(120)이 전면에 형성된다. 이 때, 액티브 영역(132)과 중첩되는 절연막(120) 상에는 게이트 전극(150)이 형성되며, 제 1전극(135)과 중첩되도록 절연막(120) 상에 제 2전극(155)이 형성된다.
여기서, 절연막(120)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기 절연물질로 형성된다.
또한, 제 2전극(155)은 게이트 전극(150)과 동일한 층에 형성될 수 있으며, 이에 제 1, 2전극(135, 155)과 그 사이에 위치하여 유전체 역할을 수행하는 절연막(120)을 통해 제 1스토리지 캐패시터(Cst1)가 형성된다.
제 2전극(155)은 투명 도전성 물질을 포함할 수 있다. 이와 다르게, 제 2전극(155)은 불투명 도전성 물질을 포함할 수도 있다. 그리고 제 2전극(155)은 게이 트 전극(150)과 동일한 물질을 포함할 수 있다.
또한, 게이트 전극(150) 및 제 2전극(155)이 형성된 절연막(120) 상에 층간 절연막(140)이 전면에 형성되고, 상기 제 1반도체층의 소스/드레인 영역(132a, 132b)과 중첩되는 영역에 콘택홀이 형성되며, 상기 콘택홀을 통해 층간 절연막(140) 상에 형성되는 소스 전극(152) 및 드레인 전극(154)이 각각 소스 영역(132a) 및 드레인 영역(132b)과 전기적으로 접촉된다.
여기서, 층간 절연막(140)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기 절연물질 또는 벤조사이클로부텐(BCB), 포토아크릴(photo acryl)과 같은 유기 절연물질로 형성된다.
이와 같이 제 1반도체층(130), 게이트 전극(150), 소스/ 드레인 전극(152, 154)이 형성됨으로써, 탑 게이트 구조의 박막트랜지스터가 구현된다.
또한, 소스/ 드레인 전극(152, 154)이 형성된 층간 절연막(140) 상에는 보호층(160)이 전면에 형성되고, 드레인 전극(154)의 일부와 중첩되는 영역에 콘택홀이 형성되며, 상기 콘택홀을 통해 화소 전극(170)이 형성된다.
여기서, 보호층(160)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기 절연물질 또는 벤조사이클로부텐(BCB), 포토아크릴(photo acryl)과 같은 유기 절연물질로 형성된다.
그러나, 이와 같은 탑 게이트 구조의 박막트랜지스터는 이후 백라이트(미도시)에서 조사되는 빛이 상기 박막트랜지스터의 액티브 영역(132)에 직접 유입되어 광 누설 전류(photo leakage current)가 발생될 수 있다.
상기 광 누설 전류는 박막트랜지스터의 온-오프 특성을 저하시키는 원인이 되며, 이는 결과적으로 액정표시장치의 화질 불량을 유발하게 된다.
이에 본 실시예의 경우 도시된 바와 같이 제 1반도체층(130)과 중첩되도록 블로킹층(110) 하부에 광차단 역할을 수행하는 광차단층(112)이 형성됨을 특징으로 한다. 이 때, 광 차단층(112)은 빛을 투과시키지 않은 불투명 금속으로 구현될 수 있다. 이 경우, 상기 박막트랜지스터에 광이 유입되어 발생되는 문제를 극복할 수 있다.
또한, 본 실시예에서는 제 1전극(135)과 중첩되도록 블로킹층(110) 하부 즉, 광차단층(112)과 동일한 층에 제 3전극(114)이 추가로 더 구비될 수 있다.
도 1에 도시된 실시예의 경우 제 3전극(114)은 광차단층(112)과 동일한 층에 형성될 수 있으며, 광차단층(112) 형성 공정 시 제 3전극(114)을 형성할 수 있고, 이에 제 3전극(114) 및 제 1전극(135)과 그 사이에 위치하여 유전체 역할을 수행하는 블로킹층(110)을 통해 제 2스토리지 캐패시터(Cst2)가 형성된다.
제 3전극(114)은 투명 도전성 물질을 포함할 수 있다. 이와 다르게 제 3전극(114)은 불투명 도전성 물질을 포함할 수 있다. 그리고 제 3전극(114)은 광차단층(112)와 동일한 물질을 포함할 수 있다.
본 실시예에 따르면 상기 스토리지 캐패시터를 제 1 및 제 2스토리지 캐패시터를 사용함으로써, 요구되는 스토리지 캐패시턴스를 용이하게 얻을 수 있으며, 이를 통해 화소영역 내의 스토리지 커패시터가 차지하는 면적을 줄이고, 화소영역의 개구율을 높여 고휘도를 구현할 수 있게 된다.
구체적으로 도시되지 않았으나, 제 2전극(155)과, 제 3전극(114)은 전기적으로 연결될 수 있다. 이와 다르게, 제 2전극(155)과 제 3전극(114)이 각각 스토리지 캐패시터의 상부 전극 및 하부 전극으로 사용되며 제 1전극(135)은 제 2전극(155)과 제 3전극(114) 사이에서 플로팅(floating) 타입으로 위치할 수 있다.
도 2는 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도이다. 도 2에 도시된 실시예는 도 1에 도시된 실시예와 비교할 때 스토리지 캐패시턴스를 더 증가시키기 위해 제 2전극(155)과 중첩되는 상기 층간 절연층 상부에 제 4전극(180)이 더 형성되는 점을 제외하고 실질적으로 동일하다. 따라서, 도 1에 도시된 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 반복되는 설명은 생략한다.
도 2를 참조하면, 제 2전극(155)과 중첩되는 층간 절연막(140) 상에 제 4전극(180)이 형성된다.
단, 제 4전극(180)은 도시된 바와 같이 드레인 전극(154)과 일체형으로 형성될 수 있는 것으로, 드레인 전극(154)이 제 2전극(155)과 중첩되는 영역까지 길게 연장되어 구현된다. 이와 다르게 제 4전극(180)은 드레인 전극(154)과는 다른 독립된 도전성 구조물로서 드레인 전극(154)에 물리적으로 연결됨으로써 드레인 전극(154)과 도통될 수 있다.
제 4전극(180)은 투명 도전성 물질을 포함할 수 있다. 이와 다르게 제 4전극(180)은 불투명 도전성 물질을 포함할 수 있다. 그리고 제 4전극(180)은 드레인 전극(154)와 동일한 물질을 포함할 수 있다.
이와 같이 제 4전극(180)은 제 2전극(155) 및 그 사이에 위치하여 유전체 역할을 수행하는 층간 절연막(140)을 통해 제 3스토리지 캐패시터(Cst3)가 형성된다.
따라서, 도 2에 도시된 실시예에 의할 경우, 각 화소에 구비되는 스토리지 캐패시터를 제 1 내지 제 3스토리지 캐패시터들로 구현함으로써, 요구되는 스토리지 캐패시턴스를 용이하게 얻을 수 있으며, 이를 통해 화소영역 내의 스토리지 커패시터가 차지하는 면적을 줄이고, 화소영역의 개구율을 높여 고휘도를 구현할 수 있게 된다.
여기서, 제 1전극(135)은 도핑될 수도 있으며 도핑되지 않을 수도 있다.
구체적으로 도시하지는 않았으나, 제 2전극(155)과, 제 3전극(114)은 전기적으로 연결되고, 제 1전극(135) 및 제 4전극(180)은 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 제 1전극(135) 및 제 4전극(180)은 전기적으로 연결되고, 제 2전극(155) 및 제 3전극(144)은 제 1전극(135) 및 제 4전극(180) 사이에서 플로팅(floating)된 구조일 수 있다.
보다 구체적으로 설명하면, 본 발명의 실시예들은 제 1전극(135) 및 제 2전극(155) 이외에 제 3전극(114)만을 포함하거나, 제 4전극(180)만을 포함하거나, 제 3전극(114) 및 제 4전극(180) 모두를 포함할 수 있다.
제 3전극(114)만 포함하는 경우, 제 2전극(155)이 제 3전극(114)와 전기적으로 연결될 수 있다. 제 4전극(180)만 포함하는 경우, 제 1전극(135)이 제4 전극(180)과 연결될 수 있다. 제 3전극(114)과 제 4전극(180)을 모두 포함하는 경우, 제 2전극(155)이 제 3전극(114)와 전기적으로 연결되고 제 1전극(135)이 제4 전 극(180)과 연결될 수 있다.
도 1 및 도 2를 통해 설명한 본원발명의 실시예들에 의하면, 스토리지 캐패시터를 구현하는 각 전극이 불투명 금속 재질로 구현됨으로써, 백라이트(미도시)로부터 각 화소로 입사되는 빛을 차단하여 개구율을 저하될 수 있다.
이에 하기의 도 3 및 도 4에 도시된 실시예들은 상기 스토리지 캐패시터를 구현하는 각 전극을 투명 도전성 물질로 구현하여 개구율을 증가시킬 수 있다.
도 3은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도이다.
단, 도 3에 도시된 실시예는 도 1에 도시된 실시예와 비교할 때 개구율 향상을 위해 스토리지 캐패시터의 제 2전극(155') 및 스토리지 캐패시터의 제 3전극(114')을 투명 도전성 물질로 형성하는 점을 제외하고 실질적으로 동일하다. 따라서, 도 1에 도시된 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 그에 대한 상세한 설명은 생략하도록 한다.
도 3를 참조하면, 본 실시예는 게이트 전극(150)과 동일층에 형성되는 제 2전극(155') 및 광차단층(112)과 동일층에 형성되는 제 3전극(114')을 중 적어도 하나를 투명 도전성 물질로 형성한다. 일 예로 제 2전극(155')만이 투명 도전성 물질로 형성될 수 있다. 다른 예로 제 3전극(114')만이 투명 도전성 물질로 형성될 수 있다. 또 다른 예로 제 2전극(155')와 제 3전극(114') 모두 투명 도전성 물질로 형성될 수 있다.
상기 투명 도전성 물질의 예는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
또한, 제 1전극(135)은 앞서 설명한 바와 같이 도핑된 폴리 실리콘으로 구현되는 반도체층으로서 이는 빛을 투과시키는 재질이다.
따라서, 도 3에 도시된 실시예의 경우 제 1, 2스토리지 캐패시터를 사용하여요구되는 스토리지 캐패시턴스를 용이하게 얻음과 아울러 백라이트에서 조사되는 빛을 투과시키므로 개구율 또한 향상시킬 수 있게 된다.
도 4은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도이다.
단, 도 4에 도시된 실시예는 도 2에 도시된 실시예와 비교할 때 개구율 향상을 위해 상기 스토리지 캐패시터의 제 2전극, 스토리지 캐패시터의 제 3전극 및 스토리지 캐패시터의 제 4전극을 투명 도전성 물질로 형성하는 점을 제외하고 실질적으로 동일하다. 따라서, 도 2에 도시된 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 그에 대한 상세한 설명은 생략하도록 한다.
도 4를 참조하면, 본 실시예는 게이트 전극(150)과 동일층에 형성되는 제 2전극(155') 및 광차단층(112)과 동일층에 형성되는 제 3전극(114')을 각각 투명 도전성 물질로 형성한다.
또한, 도 2의 실시예에서 드레인 전극(154)과 일체형으로 구현되는 제 4전극(180')이 드레인 전극(154)과 분리되어 형성되고, 도 4에 도시된 바와 같이 드레인 전극(154)의 끝단과 일부 중첩되는 투명 도전성 물질로 형성된다.
이 때, 상기 투명 도전성 물질의 예는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.
또한, 제 1전극(135)은 앞서 설명한 바와 같이 도핑된 폴리 실리콘으로 구현되는 반도체층으로서 이는 빛을 투과시키는 재질이다.
따라서, 도 4에 도시된 실시예의 경우 제 1, 2, 3스토리지 캐패시터를 사용하여 요구되는 스토리지 캐패시턴스를 용이하게 얻음과 아울러 백라이트에서 조사되는 빛을 투과시키므로 개구율 또한 향상 시킬 수 있게 된다.
단, 도 3 및 도 4의 실시예의 경우 광차단층(112) 및 이와 동일층에 형성되는 제 3전극(114')이 서로 다른 물질로 형성됨으로써, 이를 형성하기 위해서는 마스크 공정이 추가될 수 있다.
즉, 상기 광차단층(112)는 몰리브덴(Mo) 등과 같은 불투명 도전성 재질로 형성되고, 상기 제 3전극(114')은 인듐주석산화물(ITO) 등과 같은 투명 도전성 재질로 형성되기 때문에 동일한 마스크를 사용하는 것이 공정상 어려우며, 이에 따라 마스크 공정 추가에 따른 제조 비용이 상승하거나 공정 시간이 증가될 수 있다.
이에 하기된 실시예에서는 상기 광차단층(112)과 제 3전극(114')를 형성함에 있어 하프톤 마스크 공정을 사용하여 마스크가 추가됨 없이 상기 광차단층(112)과 제 3전극(114')가 동시에 구현되는 구조를 설명한다.
도 5는 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도이다.
단, 도 5에 도시된 실시예는 도 3에 도시된 실시예와 비교할 때 광차단층(113)이 이중층으로 구현되는 점을 제외하고 실질적으로 동일하다. 따라서, 도 3에 도시된 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 그에 대한 상세한 설명은 생략하도록 한다.
도 5를 참조하면, 본 실시예의 경우 광차단층(113)이 투명 도전성 물질의 제 1광차단층(113')과, 불투명 금속 재질의 제 2광차단층(113")의 적층 구조로 구현되며, 이에 상기 광차단층과 동일층에 형성된 제 3전극(114')은 상기 제 1광차단층(113')와 동일한 투명 도전성 물질로 구현된다.
이는 상기 광차단층(113)과 제 3전극(114')를 형성함에 있어서, 하프톤 마스크 공정을 이용함에 의한 것이다.
구체적으로, 기판 상에 투명 도전성 물질 및 불투명 금속을 순차적으로 증착한 뒤, 포토 공정을 진행함에 있어 제 3전극(114')이 형성될 영역 상에 위치하는 포토레지스터(PR)의 두께를 광차단층이 형성될 영역 상에 위치하는 포토레지스터의 두께보다 얇게 함으로써, 추후 노광 및 식각 공정 진행 시 상기 광차단층(113)은 투명 도전성 물질로 구현되는 제 1광차단층(113')과, 불투명 도전성 물질로 구현되는 제 2광차단층(113")로 이루어지나, 상기 제 3전극(114')는 상부에 위치한 불투명 도전성 물질이 모두 제거되므로 결과적으로는 도시된 바와 같이 투명 도전성 물질로만 구현되는 것이다.
이를 통해 마스크 공정이 추가되지 아니하고도 상기 광차단층(113)과 제 3전극(114')를 동시에 형성할 수 있게 된다.
여기서, 상기 투명 도전성 물질의 예는 인듐주석산화물(Indium Tin Oxide; ITO), 주석산화물(Tin Oxide; TO), 인듐아연산화물(Indium Zinc Oxide; IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide; ITZO) 등을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
또한, 불투명 도전성 물질의 예는 몰리브덴(Mo), 알루미늄(Al), 알루미늄니오븀(AlNd), 티타늄(Ti) 등을 포함할 수 있으며, 이들은 단독 또는 혼합되어 사용되거나 적층 구조로 사용될 수 있다.
도 6은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도이다.
단, 도 6에 도시된 실시예는 도 5에 도시된 실시예와 비교할 때 스토리지 캐패시터의 제 1전극으로 사용되는 반도체층(135)이 제거되는 점을 제외하고 실질적으로 동일하다. 따라서, 도 5에 도시된 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 그에 대한 상세한 설명은 생략하도록 한다.
앞서 설명한 스토리지 캐패시터의 제 1전극으로 사용하는 반도체층(135)은 도핑된 폴리 실리콘으로 구현되어 도전성을 가지며, 빛을 투과시킨다. 이에 따라 스토리지 캐패시터의 전극으로서 역할을 수행할 수 있다.
그러나, 상기 반도체층(135)은 투명 도전성 물질로 구현되는 제 2, 3전극(114', 155')에 비해 그 투과율이 상대적으로 저하될 수 있다.
따라서, 도 6에 도시된 실시예에서는 투과율을 향상시키기 위해 스토리지 캐패시터의 제 1전극으로 사용되는 반도체층(135)를 제거한다.
또한, 상기 반도체층(135)을 제거함에 의해 스토리지 캐패시터의 전극으로 사용되는 제 2전극(114') 및 제 3전극(155')이 모두 투명 도전성 물질로 구현되므로, 이는 화소의 투과영역(P)에 해당되는 화소전극(170)과 중첩되도록 상기 화소의 투과영역 전체에 대응되는 넓이로 형성될 수 있다.
즉, 도 6에 도시된 바와 같이 상기 제 2전극(114') 및 제 3전극(155')는 화소의 투과영역(P) 전체에 대응되는 넓이를 갖도록 형성되며, 이를 통해 투과율이 저하됨을 줄이면서 충분한 정전 용량을 확보할 수 있게 된다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만 실시예들은단순한 "예"들로서 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도.
도 2는 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도.
도 3은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도.
도 4는 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도.
도 5는 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도.
도 6은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 110: 블로킹층
112, 113: 광차단층 114, 114': 제 3전극
120: 절연막 130: 제 1반도체층
135: 제 2반도체층 150: 게이트 전극
155, 155': 제 2전극 180: 제 4전극
Claims (25)
- 제 1영역 및 상기 제1 영역과 떨어진 제 2영역을 갖는 기판;상기 기판 상에 위치하는 블로킹층;상기 제 2영역의 상기 블로킹층 상에 위치하는 제 1전극;상기 제 1전극을 덮도록 상기 블로킹층 상에 위치하는 절연막;상기 제 1전극과 중첩하도록 상기 절연막 상에 위치하는 제 2전극; 및상기 기판과 상기 블로킹층의 사이에 상기 제 1전극과 중첩하는 제 3전극을 포함하며,상기 제 1전극은 빛을 투과시키는 도핑된 폴리 실리콘으로 구현되는 반도체층이고,상기 제 2 및 제 3전극은 투명 도전성 물질로 형성됨을 특징으로 하는 액정표시장치의 어레이 기판.
- 삭제
- 삭제
- 제 1항에 있어서, 상기 제 2전극 및 상기 제 3전극은 전기적으로 연결된 액정표시장치의 어레이 기판.
- 제 1영역 및 상기 제1 영역과 떨어진 제 2영역을 갖는 기판;상기 기판 상에 위치하는 블로킹층;상기 제 2영역의 상기 블로킹층 상에 위치하는 제 1전극;상기 제 1전극을 덮도록 상기 블로킹층 상에 위치하는 절연막;상기 제 1전극과 중첩하도록 상기 절연막 상에 위치하는 제 2전극;상기 제 2전극 상에 위치하는 층간 절연막; 및상기 층간 절연막 상에 상기 제 2전극과 중첩하도록 위치하는 제 4전극을 포함하며,상기 제 1전극은 빛을 투과시키는 도핑된 폴리 실리콘으로 구현되는 반도체층이고,상기 제 2 및 제 4전극은 투명 도전성 물질로 형성됨을 특징으로 하는 액정표시장치의 어레이 기판.
- 삭제
- 삭제
- 제 5항에 있어서, 상기 제 1전극 및 상기 제4 전극이 전기적으로 연결된 액정표시장치의 어레이 기판.
- 제 1영역 및 상기 제1 영역과 떨어진 제 2영역을 갖는 기판;상기 기판 상에 위치하는 블로킹층;상기 제 2영역의 상기 블로킹층 상에 위치하는 제 1전극;상기 제 1전극을 덮도록 상기 블로킹층 상에 위치하는 절연막;상기 제 1전극과 중첩하도록 상기 절연막 상에 위치하는 제 2전극;상기 기판과 상기 블로킹층의 사이에 상기 제 1전극과 중첩하는 제 3전극;상기 제 2전극 상에 위치하는 층간 절연막; 및상기 층간 절연막 상에 상기 제 2전극과 중첩하도록 위치하는 제 4전극을 포함하며,상기 제 1전극은 빛을 투과시키는 도핑된 폴리 실리콘으로 구현되는 반도체층이고,상기 제 2 내지 제 4전극은 투명 도전성 물질로 형성됨을 특징으로 하는 액정표시장치의 어레이 기판.
- 제 9항에 있어서, 상기 제 1전극 및 상기 제4 전극이 전기적으로 연결되고, 상기 제 2전극 및 상기 제 3전극이 전기적으로 연결된 액정표시장치의 어레이 기판.
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- 제 1영역 및 상기 제1 영역과 떨어진 제 2영역을 갖는 기판;상기 기판 상에 위치하는 블로킹층;상기 제 2영역의 상기 블로킹층 상에 위치하는 제 1전극;상기 제 1전극을 덮도록 상기 블로킹층 상에 위치하는 절연막;상기 제 1전극과 중첩하도록 상기 절연막 상에 위치하는 제 2전극;상기 기판과 상기 블로킹층 사이에 상기 제 1전극과 중첩하는 제 3전극'상기 제 1영역에 위치하는 트랜지스터; 및상기 기판과 상기 블로킹층 사이에 상기 트랜지스터와 중첩되게 위치하는 광차단층을 포함하며,상기 제 1전극은 빛을 투과시키는 도핑된 폴리 실리콘으로 구현되는 반도체층이고,상기 제 2 및 제 3전극은 투명 도전성 물질로 형성됨을 특징으로 하는 액정표시장치의 어레이 기판.
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- 삭제
- 제 13항에 있어서, 상기 트랜지스터와 상기 제 2전극을 덮는 층간 절연막; 및상기 층간 절연막 상에 상기 제 2전극과 중첩하게 위치하는 제 4전극을 더 포함하는 액정표시장치의 어레이 기판.
- 삭제
- 제 13항에 있어서, 상기 광차단층은 서로 다른 물질의 적층 구조로 구현되는 액정표시장치의 어레이 기판.
- 제 19항에 있어서, 상기 광차단층은 투명 도전성 물질과 불투명 도전성 물질의 적층 구조로 구현되는 액정표시장치의 어레이 기판.
- 제 1영역 및 상기 제1 영역과 떨어진 제 2영역을 갖는 기판;상기 기판 상에 위치하는 블로킹층;상기 제 1영역에 위치하며, 반도체층과 상기 반도체층과 중첩되는 영역에 형성되는 게이트 전극 및 상기 반도체층과 게이트 전극을 절연시키는 절연막을 포함하는 트랜지스터;상기 기판과 상기 블로킹층 사이에 상기 트랜지스터와 중첩되게 위치하는 광차단층;상기 제 2영역의 절연막 상에 위치하고 스토리지 상부전극으로 사용되는 제2 전극; 및상기 스토리지 상부전극과 중첩되며, 상기 제 2영역의 블로킹층 하부에 위치하고 스토리지 하부전극으로 사용되는 제3 전극을 포함하며,상기 제 1전극은 빛을 투과시키는 도핑된 폴리 실리콘으로 구현되는 반도체층이고,상기 제 2 및 제 3전극은 각 화소의 투과영역 전체에 대응되는 넓이를 가지며, 투명 도전성 물질로 형성됨을 특징으로 하는 액정표시장치의 어레이 기판.
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- 삭제
- 제 21항에 있어서, 상기 광차단층은 서로 다른 물질의 적층 구조로 구현되는 액정표시장치의 어레이 기판.
- 제 24항에 있어서, 상기 광차단층은 투명 도전성 물질과 불투명 도전성 물질의 적층 구조로 구현되는 액정표시장치의 어레이 기판.
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