TWI581416B - 製造畫素結構的方法及畫素結構 - Google Patents

Description

製造畫素結構的方法及畫素結構

本發明係有關於一種製造畫素結構的方法及畫素結構。

電子紙為一種像紙一樣超薄輕便、可彎曲及低耗電的顯示技術，目前以電泳顯示技術(electrophoretic display；EPD)及膽固醇液晶顯示技術的研究為主。其中電泳式顯示技術最被廣為採用，在2009年，全球90%以上電子紙均採用電泳顯示技術。

電子紙顯示器(或稱電子墨水顯示器)通常包含第一透明基板、共通電極層、電子墨水層、畫素陣列以及第二透明基板。畫素陣列包含多個畫素結構。每個畫素結構包含至少一薄膜電晶體。薄膜電晶體包含閘極、閘介電層、半導體層、源極及汲極。

依據薄膜電晶體的閘極的位置，可分為底閘型薄膜電晶體及頂閘型薄膜電晶體。但一般而言，若畫素結構 要具有良好的器件特性，例如具有足夠的電容值，包含其中一種型態(例如底閘型)薄膜電晶體的畫素結構及其週邊線路的電路佈局無法直接套用在包含另一種型態(例如頂閘型)薄膜電晶體的畫素結構及其週邊線路。如此一來，在開發包含其中一種型態薄膜電晶體的畫素結構及其週邊線路的電路佈局之後，需再耗費時間設計包含另一種型態薄膜電晶體的畫素結構及其週邊線路的電路佈局。

本發明的目的在於提供一種製造畫素結構的方法，在不更動週邊線路的情況下，可用以製造包含底閘型薄膜電晶體的畫素結構或包含頂閘型薄膜電晶體的畫素結構，且所形成的這兩種畫素結構皆具有足夠的電容。如此一來，在開發包含其中一種型態薄膜電晶體的畫素結構及其週邊線路的電路佈局之後，就不需再耗費時間設計包含另一種型態薄膜電晶體的畫素結構及其週邊線路的電路佈局。

本發明提供一種製造畫素結構的方法，包含：形成源極、汲極及第一電容電極；形成半導體層接觸源極之一部分及汲極之一部分；形成閘極及第二電容電極，第二電容電極大致對準第一電容電極；形成位於半導體層、源極、汲極及第一電容電極，與閘極及第二電容電極之間之閘介電層；形成保護層於源極、汲極、第一電容電極、半導體層、閘極及第二電容電極的上方；以及形成畫素電極於保護層上方，畫素電極大致對準第一電容電極。

根據本發明一實施例，第二電容電極與畫素電極等電位。

根據本發明一實施例，形成位於半導體層、源極、汲極及第一電容電極，與閘極及第二電容電極之間之閘介電層步驟係於形成源極、汲極及第一電容電極步驟之後進行，方法更包含形成第一開口貫穿閘介電層，且形成閘極及第二電容電極步驟包含形成第二電容電極於第一開口內。

根據本發明一實施例，方法更包含形成第二開口貫穿保護層，第二開口大致對準第一開口，且形成畫素電極步驟包含形成畫素電極於第二開口內，並接觸第二電容電極。

根據本發明一實施例，方法更包含形成第三開口貫穿汲極且大致對準第一開口，且形成閘極及第二電容電極步驟包含形成第二電容電極於第三開口內。

本發明另提供一種畫素結構，包含：源極、汲極及第一電容電極，其中第一電容電極具有共通電壓電位；半導體層，接觸源極之一部分及汲極之一部分；閘極及第二電容電極，閘極位於半導體層、源極及汲極上，第二電容電極位於第一電容電極上，第二電容電極大致對準第一電容電極；閘介電層，位於半導體層、源極、汲極及第一電容電極，與閘極及第二電容電極之間；保護層，位於源極、汲極、第一電容電極、半導體層、閘極及第二電容電極的上方；以及畫素電極，位於保護層上方。

根據本發明一實施例，第二電容電極與畫素電 極等電位。

根據本發明一實施例，閘介電層具有第一開口，第二電容電極位於第一開口內。

根據本發明一實施例，保護層具有第二開口位於第一開口上方並大致對準第一開口，畫素電極位於第二開口內，並接觸第二電容電極。

根據本發明一實施例，汲極具有第三開口位於第一開口下方並大致對準第一開口，第二電容電極位於第三開口內。

110‧‧‧基板

120‧‧‧閘介電層

130‧‧‧保護層

C1‧‧‧第一電容電極

C2‧‧‧第二電容電極

D‧‧‧汲極

G‧‧‧閘極

S‧‧‧源極

SE‧‧‧半導體層

PE‧‧‧畫素電極

O1‧‧‧第一開口

O2‧‧‧第二開口

O3‧‧‧第三開口

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A-1F圖繪示根據本發明一實施例之製造畫素結構的方法於各製程階段的剖面示意圖。

第2A-2F圖繪示根據本發明另一實施例之製造畫素結構的方法於各製程階段的剖面示意圖。

為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。

本發明提供一種製造畫素結構的方法。第1A-1F圖繪示根據本發明一實施例之製造畫素結構的方法於各製程階段的剖面示意圖。如第1A圖所示，提供基板110。基板110可為單層或多層結構，其材料可為玻璃、石英、透明高分子材料或其他合適的材質。

請繼續參照第1A圖。形成源極S、汲極D及第一電容電極C1於基板110上，源極S、汲極D及第一電容電極C1彼此分離。在一實施例中，先毯覆式形成導電層(未繪示)於基板110上。例如可利用濺鍍、蒸鍍製程或其他薄膜沉積技術形成導電層於基板110上。導電層可為單層或多層結構，其可包含金屬或合金，例如鉬、鉻、鋁、釹、鈦、銅、銀、金、鋅、銦、鎵、其他合適的金屬或上述的組合。在一實施例中，使用第一光罩，對導電層進行第一微影及蝕刻製程，以形成源極S、汲極D及第一電容電極C1。在一實施例中，於形成源極S、汲極D及第一電容電極C1時，同時形成資料線(未繪示)及共通電極線(未繪示)於基板110上，源極S、汲極D、第一電容電極C1、資料線及共通電極線屬於同一圖案化導電層。在一實施例中，第一電容電極C1耦接或連接共通電極線，所以第一電容電極C1可具有共通電壓電位。因此在本實施例中，第一電容電極C1又可稱共通電容電極。

接著，如第1B圖所示，形成半導體層SE於源極S及汲極D的上方，接觸源極S之一部分及汲極D之一部分。在一實施例中，先毯覆式形成半導體材料層(未繪示)於源極 S、汲極D及第一電容電極C1上。例如可利用真空鍍膜(例如物理氣相沉積法或化學氣相沉積法)或液態塗佈(例如旋轉塗佈或狹縫塗佈)形成半導體材料層。半導體材料層可包含非晶矽、多晶矽、微晶矽、單晶矽、有機半導體、氧化物半導體或其他合適的材料。在一實施例中，半導體層SE包含金屬氧化物或合金氧化物，例如氧化銦、氧化銦鎵鋅、氧化銦鎵、氧化銦鋅、氧化鋅、氧化鋅錫、氧化鉻錫、氧化鎵錫、氧化鈦錫、氧化銅鋁、氧化鍶銅、硫氧化鑭銅、其他適合的材料或上述之組合。在一實施例中，使用第二光罩，對半導體材料層進行第二微影及蝕刻製程，以形成半導體層SE。在其他實施例中，先形成半導體層，然後再形成源極、汲極及第一電容電極。

如第1C圖所示，形成閘介電層120於半導體層SE、源極S、汲極D及第一電容電極C1的上方。在一實施例中，毯覆式形成閘介電層120於半導體層SE、源極S、汲極D及第一電容電極C1上。例如可利用化學氣相沉積法或其他合適的薄膜沉積技術形成閘介電層120。閘介電層120可為單層或多層結構，其可包含有機介電材、無機介電材或上述之組合。有機介電材料例如為聚亞醯胺(Polyimide,PI)、其他適合的材料或上述之組合；無機介電材料例如為氧化矽、氮化矽、氮氧化矽、其他適合的材料或上述之組合。

如第1D圖所示，使用第三光罩，對閘介電層120進行第三微影及蝕刻製程，以形成貫穿閘介電層120的第一開口O1及貫穿汲極D的第三開口O3。第三開口O3大致對準 第一開口O1。在此所述的「大致對準」是指一元件對基板110的垂直投影與另一元件對基板110的垂直投影完全重疊或部分重疊。也就是說，第三開口O3對基板110的垂直投影與第一開口O1對基板110的垂直投影完全重疊或部分重疊。如第1D圖所示，第三開口O3對基板110的垂直投影位於第一開口O1對基板110的垂直投影內。

請繼續參照第1D圖。在形成第一開口O1及第三開口O3之後，形成閘極G及第二電容電極C2於閘介電層120上，第二電容電極C2大致對準第一電容電極C1。閘極G及第二電容電極C2彼此分離。閘介電層120位於半導體層SE、源極S、汲極D及第一電容電極C1，與閘極G及第二電容電極C2之間。在一實施例中，先毯覆式形成導電層(未繪示)於閘介電層120上。例如可利用濺鍍、蒸鍍製程或其他薄膜沉積技術形成導電層於閘介電層120上。導電層可為單層或多層結構，其可包含金屬或合金，例如鉬、鉻、鋁、釹、鈦、銅、銀、金、鋅、銦、鎵、其他合適的金屬或上述的組合。然後，在一實施例中，使用第四光罩，對導電層進行第四微影及蝕刻製程，以形成閘極G及第二電容電極C2於閘介電層120上。在一實施例中，於形成閘極G及第二電容電極C2於閘介電層120上時，同時形成掃描線(未繪示)於基板110上，閘極G、第二電容電極C2及掃描線屬於同一圖案化導電層。在一實施例中，如第1D圖所示，閘極G形成在半導體層SE上方，並大致對準半導體層SE。第二電容電極C2除了形成在第一電容電極C1上方之外，還形成在第一開口 O1及第三開口O3內。

然後，如第1E圖所示，形成保護層130於源極S、汲極D、第一電容電極C1、半導體層SE、閘極G及第二電容電極C2的上方。在一實施例中，先毯覆式形成保護層130於源極S、汲極D、第一電容電極C1、半導體層SE、閘極G及第二電容電極C2上。例如可利用化學氣相沉積法或其他薄膜沉積技術形成保護層130。保護層130可為單層或多層結構，其可包含有機介電材、無機介電材或上述之組合。然後，在一實施例中，使用第三光罩，對保護層130進行第五微影及蝕刻製程，以形成貫穿保護層130的第二開口O2，暴露出第二電容電極C2。第二開口O2大致對準第一開口O1。

如第1F圖所示，形成畫素電極PE於保護層130上方，畫素電極PE大致對準第一電容電極C1及第二電容電極C2。在一實施例中，先毯覆式形成畫素電極材料層(未繪示)於保護層130上。例如可利用濺鍍製程或其他薄膜沉積技術形成畫素電極材料層於保護層130上。畫素電極材料層可為單層或多層結構，其材料可為透明導電材料，例如氧化銦錫、氧化鉿、氧化鋁鋅、氧化鋁錫、氧化鎵鋅、氧化銦鈦、氧化銦鉬或其他透明導電材料。然後，在一實施例中，使用第五光罩，對畫素電極材料層進行第六微影及蝕刻製程，以形成畫素電極PE。在一實施例中，如第1F圖所示，畫素電極PE除了形成在第一電容電極C1及第二電容電極C2的上方之外，還形成在第二開口O2內，並接觸第二電容電極 C2。如此一來，畫素電極PE透過第二電容電極C2耦接汲極D，第二電容電極C2與畫素電極PE為等電位。

如第1F圖所示，所製成之包含頂閘型薄膜電晶體的畫素結構具有一個電容，由具有共通電壓電位的第一電容電極C1、閘介電層120以及與畫素電極PE等電位的第二電容電極C2所構成。此包含頂閘型薄膜電晶體的畫素結構具有足夠的電容值。

第2A-2F圖繪示根據本發明另一實施例之製造畫素結構的方法於各製程階段的剖面示意圖。如第2A圖所示，提供基板110。然後，形成閘極G及第二電容電極C2於基板110上。在一實施例中，先毯覆式形成導電層(未繪示)於基板110上，再使用第一光罩，對導電層進行第一微影及蝕刻製程，以形成閘極G及第二電容電極C2。

如第2B圖所示，形成閘介電層120於閘極G及第二電容電極C2的上方。在一實施例中，毯覆式形成閘介電層120覆蓋閘極G及第二電容電極C2。

如第2C圖所示，形成半導體層SE於閘極G的上方。在一實施例中，先毯覆式形成半導體材料層(未繪示)於源極S、汲極D及第一電容電極C1上，再使用第二光罩，對半導體材料層進行第二微影及蝕刻製程，以形成半導體層SE。

如第2D圖所示，形成源極S、汲極D於半導體層SE上，以及形成第一電容電極C1於第二電容電極C2上。半導體層SE接觸源極S之一部分及汲極D之一部分。在一實 施例中，先毯覆式形成導電層(未繪示)於半導體層SE及閘介電層120上，再使用第三光罩，對導電層進行第三微影及蝕刻製程，以形成源極S、汲極D及第一電容電極C1。在一實施例中，於形成源極S、汲極D及第一電容電極C1時，同時形成資料線(未繪示)及共通電極線(未繪示)，源極S、汲極D、第一電容電極C1、資料線及共通電極線屬於同一圖案化導電層。在一實施例中，第一電容電極C1耦接或連接共通電極線，所以第一電容電極C1可具有共通電壓電位。

如第2E圖所示，形成保護層130於閘極G、第二電容電極C2、半導體層SE、源極S、汲極D及第一電容電極C1的上方。在一實施例中，先毯覆式形成保護層130於閘極G、第二電容電極C2、半導體層SE、源極S、汲極D及第一電容電極C1上。在一實施例中，使用第四光罩，對保護層130進行第四微影及蝕刻製程，以形成貫穿保護層130的第二開口O2、貫穿汲極D的第三開口O3及貫穿閘介電層120的第一開口O1。第二開口O2大致對準第三開口O3，第三開口O3大致對準第一開口O1。

如第2F圖所示，形成畫素電極PE於保護層130上方，畫素電極PE大致對準第一電容電極C1。在一實施例中，先毯覆式形成畫素電極材料層(未繪示)於保護層130上，再使用第五光罩，對畫素電極材料層進行第五微影及蝕刻製程，以形成畫素電極PE。在一實施例中，如第2F圖所示，畫素電極PE除了形成在第一電容電極C1及第二電容電極C2的上方之外，還形成在第二開口O2、第三開口O3及第 一開口O1內，並接觸第二電容電極C2及汲極D，使第二電容電極C2與畫素電極PE為等電位。

如第2F圖所示，所製成之包含底閘型薄膜電晶體的畫素結構具有二個電容，由與畫素電極PE等電位的第二電容電極C2、閘介電層120、具有共通電壓電位的第一電容電極C1、保護層130以及畫素電極PE所構成。此包含底閘型薄膜電晶體的畫素結構具有足夠的電容值。

假使根據第2F圖之包含底閘型薄膜電晶體的畫素結構，要設計具有二個電容之包含頂閘型薄膜電晶體的畫素結構，則需使第1F圖的第二電容電極C2具有共通電壓電位，第一電容電極C1不具有共通電壓電位。如此一來，必須大幅修改週邊線路。因此，本發明提供上述製造畫素結構的方法，在不更動週邊線路的情況下，可製造包含頂閘型薄膜電晶體的畫素結構(參照第1A-1F圖)或包含底閘型薄膜電晶體的畫素結構(參照第2A-2F圖)，且這兩種畫素結構皆具有足夠的電容。換言之，第1A-1F圖的實施例與第2A-2F圖的實施例中的各構成元件的佈局是相同的，可使用同一組光罩製造，而兩者的差異僅在於形成各構成元件的順序不同。如此一來，開發包含其中一種型態薄膜電晶體的畫素結構及其週邊線路的電路佈局之後，就不需再耗費時間設計包含另一種型態薄膜電晶體的畫素結構及其週邊線路的電路佈局。

本發明另提供一種畫素結構。第1F圖繪示根據本發明一實施例之畫素結構的剖面示意圖。如第1F圖所 示，畫素結構包含：源極S、汲極D及第一電容電極C1，位於基板110上，其中第一電容電極C1具有共通電壓電位；半導體層SE，接觸源極S之一部分及汲極D之一部分；閘極G及第二電容電極C2，閘極G位於半導體層SE、源極S及汲極D上，第二電容電極C2位於第一電容電極C1上，第二電容電極C2大致對準第一電容電極C1；閘介電層120，位於半導體層SE、源極S、汲極D及第一電容電極C1，與閘極G及第二電容電極C2之間；保護層130，位於源極S、汲極D、第一電容電極C1、半導體層SE、閘極G及第二電容電極C2的上方；以及畫素電極PE，位於保護層130上方。

在一實施例中，第二電容電極C2與畫素電極PE等電位。在一實施例中，閘介電層120具有第一開口O1貫穿閘介電層120，第二電容電極C2位於第一開口O1內。在一實施例中，保護層130具有第二開口O2貫穿保護層130，第二開口O2位於第一開口O1上方並大致對準第一開口O1。畫素電極PE位於第二開口O2內，並接觸第二電容電極C2。在一實施例中，汲極D具有第三開口O3貫穿汲極D，第三開口O3位於第一開口O1下方並大致對準第一開口O1。第二電容電極C2位於第三開口O3內。畫素電極PE透過第二電容電極C2與汲極D連接。

第2F圖繪示根據本發明另一實施例之畫素結構的剖面示意圖。如第2F圖所示，畫素結構包含：閘極G及第二電容電極C2，位於基板110上；閘介電層120，位於閘極G及第二電容電極C2上；半導體層SE，位於閘介電層 120及閘極G上方；源極S、汲極D及第一電容電極C1，源極S及汲極D位於閘極G上，半導體層SE接觸源極S之一部分及汲極D之一部分，第一電容電極C1位於第二電容電極C2上，第一電容電極C1大致對準第二電容電極C2，第一電容電極C1具有共通電壓電位；保護層130，位於源極S、汲極D、第一電容電極C1、半導體層SE、閘極G及第二電容電極C2的上方；以及畫素電極PE，位於保護層130上方。

在一實施例中，第二電容電極C2與畫素電極PE等電位。在一實施例中，保護層130具有第二開口O2貫穿保護層130，畫素電極PE位於第二開口O2內，並接觸第二電容電極C2。在一實施例中，汲極D具有第三開口O3貫穿汲極D，第三開口O3位於第二開口O2下方並大致對準第二開口O2。畫素電極PE位於第二開口O2及第三開口O3內。在一實施例中，閘介電層120具有第一開口O1貫穿閘介電層120，第一開口O1位於第三開口O3下方並大致對準第三開口O3。畫素電極PE位於第一開口O1內。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110‧‧‧基板

120‧‧‧閘介電層

130‧‧‧保護層

C1‧‧‧第一電容電極

C2‧‧‧第二電容電極

D‧‧‧汲極

G‧‧‧閘極

S‧‧‧源極

SE‧‧‧半導體層

PE‧‧‧畫素電極

O1‧‧‧第一開口

O2‧‧‧第二開口

O3‧‧‧第三開口

Claims (8)

1. 一種製造畫素結構的方法，包含：形成一源極、一汲極及一第一電容電極；形成一半導體層接觸該源極之一部分及該汲極之一部分；形成一閘極及一第二電容電極，該第二電容電極大致對準該第一電容電極；形成位於該半導體層、該源極、該汲極及該第一電容電極，與該閘極及該第二電容電極之間之一閘介電層；形成一保護層於該源極、該汲極、該第一電容電極、該半導體層、該閘極及該第二電容電極的上方；以及形成一畫素電極於該保護層上方，該畫素電極大致對準該第一電容電極，其中該第二電容電極與該畫素電極等電位。
2. 如請求項第1項所述之製造畫素結構的方法，其中形成位於該半導體層、該源極、該汲極及該第一電容電極，與該閘極及該第二電容電極之間之該閘介電層步驟係於形成該源極、該汲極及該第一電容電極步驟之後進行，該方法更包含形成一第一開口貫穿該閘介電層，且形成該閘極及該第二電容電極步驟包含形成該第二電容電極於該第一開口內。
3. 如請求項第2項所述之製造畫素結構的方 法，更包含形成一第二開口貫穿該保護層，該第二開口大致對準該第一開口，且形成該畫素電極步驟包含形成該畫素電極於該第二開口內，並接觸該第二電容電極。
4. 如請求項第2項所述之製造畫素結構的方法，更包含形成一第三開口貫穿該汲極且大致對準該第一開口，且形成該閘極及該第二電容電極步驟包含形成該第二電容電極於該第三開口內。
5. 一種畫素結構，包含：一源極、一汲極及一第一電容電極，其中該第一電容電極具有一共通電壓電位；一半導體層，接觸該源極之一部分及該汲極之一部分；一閘極及一第二電容電極，該閘極位於該半導體層、該源極及該汲極上，該第二電容電極位於該第一電容電極上，該第二電容電極大致對準該第一電容電極；一閘介電層，位於該半導體層、該源極、該汲極及該第一電容電極，與該閘極及該第二電容電極之間；一保護層，位於該源極、該汲極、該第一電容電極、該半導體層、該閘極及該第二電容電極的上方；以及一畫素電極，位於該保護層上方，其中該第二電容電極與該畫素電極等電位。
6. 如請求項第5項所述之畫素結構，其中該 閘介電層具有一第一開口，該第二電容電極位於該第一開口內。
7. 如請求項第6項所述之畫素結構，其中該保護層具有一第二開口位於該第一開口上方並大致對準該第一開口，該畫素電極位於該第二開口內，並接觸該第二電容電極。
8. 如請求項第6項所述之畫素結構，其中該汲極具有一第三開口位於該第一開口下方並大致對準該第一開口，該第二電容電極位於該第三開口內。