KR20090011704A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
액정 표시 장치의 고해상도 및 대형화가 가능하며 제조 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에서, 상기 박막트랜지스터 기판은 기판, 기판 상에 형성된 제1 배선 패턴, 제1 배선 패턴이 형성된 기판 상에 형성된 제1 절연막, 제1 절연막 상에 형성된 반도체막 패턴, 반도체막 패턴이 형성된 제1 절연막 상에 형성된 제2 절연막 및 제2 절연막 상에 형성된 제2 배선 패턴을 포함한다. 제2 배선 패턴의 일부는 제2 절연막에 형성된 접속홀을 통해 반도체막 패턴과 접속되어 있다.
Description
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 표시 장치의 고해상도 및 대형화가 가능하며 제조 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 광학 이방성 및 유전율 이방성을 갖는 액정 분자에 전계를 가하여 투과광의 위상차를 조절함으로써 화상을 표시한다. 이를 위하여, 액정 표시 장치는 각 단위 화소마다 영상 신호를 인가하기 위해 박막 트랜지스터들이 액티브 매트릭스 형태로 배열된 액정 표시 패널(이하, 액정 패널)과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 표시 패널은 액정을 사이에 두고 실링재에 의해 합착된 칼라 필터 기판과 박막 트랜지스터 기판을 구비한다.
칼라 필터 기판은 상부 절연 기판 상에 적층된 블랙 매트릭스 및 칼라 필터와 공통 전극을 구비한다.
박막 트랜지스터 기판은 하부 절연 기판 상에 서로 교차하는 방향으로 형성 된 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 박막 트랜지스터와 접속된 화소 전극을 구비한다. 박막 트랜지스터는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터의 데이터 신호를 화소 전극으로 공급한다.
이러한 박막 트랜지스터 기판을 형성하기 위한 일반적인 제조 방법은 다음과 같다.
먼저, 게이트 라인을 포함하는 게이트 배선을 형성하기 위해 게이트 배선용 물질을 증착한 후 포토리소그래피 공정을 통해 게이트 배선 패턴을 형성한다.
다음에 게이트 절연막 물질, 반도체막 물질을 차례로 증착하여 게이트 절연막 및 반도체막을 형성한 후, 포토리소그래피 공정을 통해 반도체막 패턴을 형성한다.
그 후, 데이터 라인을 포함하는 데이터 배선을 형성하기 위해 데이터 배선용 물질을 증착한 후 포토리소그래피 공정을 통해 데이터 배선 패턴을 형성한다. 이 때, 데이터 배선 패턴의 일부로서 형성된 각 박막 트랜지스터의 소스 및 드레인 전극들을 이용해서 상기 반도체막 패턴의 상부 일부를 식각해서 채널 영역을 형성한다.
다음에 패시베이션막을 도포한 후 포토리소그래피 공정을 통해 접속홀을 형성한다. 접속홀은 이후 형성될 화소 전극 일부와 게이트 배선 또는 데이터 배선 일부와의 전기적 접속을 위함이다.
그 후, 화소 전극을 포함하는 화소 전극 패턴을 형성하기 위해 화소 전극 패 턴용 물질을 증착한 후 포토리소그래피 공정을 통해 화소 전극 패턴을 형성한다.
한편, 박막 트랜지스터의 반도체막으로 아몰퍼스-실리콘, 폴리-실리콘, 산화 아연 계열의 산화물이 이용된다. 아몰퍼스-실리콘을 이용한 박막 트랜지스터는 저온 공정에서 제작할 수 있지만, 이동도가 작고, 정전류 조건을 만족하지 않는다. 그리고, 폴리-실리콘을 이용한 박막 트랜지스터는 높은 이동도, 정전류 조건을 만족하지만, 균일성이 좋지 않아 대면적화가 어렵고 고온 공정이 필요하다. 반면에 산화 아연 계열의 산화물 반도체를 이용한 박막 트랜지스터는 저온 공정에서 증착 가능하며, 높은 수준의 이동도와 정전류 조건 또한 만족한다.
그러나, 산화물 반도체를 이용해서 반도체막을 형성하는 경우, 반도체막 패턴형성 시 기본적으로 건식 식각이 매우 어렵기 때문에 습식 식각을 적용하게 된다.
한편, 앞서 설명한 바와 같은 종래의 박막트랜지스터 기판 형성 과정에서, 데이터 배선 패턴을 형성할 때 일반적으로 습식 식각을 적용하게 되는데, 이 습식 식각 과정에서, 소스 및 드레인 전극들 바로 아래의 반도체막 패턴이 식각액에 의한 영향을 받게 된다. 이에 따라 반도체막 패턴이 유실되거나 박막 트랜지스터 동작 특성에 악영향을 끼치게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 배선 식각 공정 중에 반도체막 패턴이 손상되는 것을 방지할 수 있는 구조를 갖는 박막트랜지스터 기판을 제공하는 것이다.
본 발명의 또 다른 기술적 과제는 상기 박막트랜지스터 기판을 제조하는 데 특히 적합한 박막트랜지스터 기판의 제조 방법을 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 박막트랜지스터 기판은 기판, 제1 배선 패턴, 제1 절연막, 반도체막 패턴, 제2 절연막 및 제2 배선 패턴을 포함한다. 상기 제1 배선 패턴은 상기 기판 상에 형성된다. 상기 제1 절연막은 상기 제1 배선 패턴이 형성된 상기 기판 상에 상기 제1 배선 패턴을 덮도록 형성된다. 상기 반도체막 패턴은 상기 제1 절연막 상에 형성된다. 상기 제2 절연막은 상기 반도체막 패턴이 형성된 상기 제1 절연막 상에 형성되고, 상기 반도체막 패턴의 일부를 노출시키는 접속홀을 갖는다. 상기 제2 배선 패턴은 상기 제2 절연막 상에 형성되고, 일부가 상기 제2 절연막의 상기 접속홀을 통해 상기 반도체막 패턴과 접속된다.
상기 반도체막 패턴은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 산화 아연을 포함할 수 있다. 또한, 상기 산화물 반도체 물질은 인듐 및 갈륨 중 적어도 하나를 더 포함할 수 있다.
상기 제2 배선 패턴은 제1 도전 패턴 및 상기 제1 도전 패턴 위에 형성된 제2 도전 패턴을 포함할 수 있다. 이때, 상기 제1 도전 패턴과 상기 제2 도전 패턴은 서로 다른 물질을 포함할 수 있다. 상기 제1 도전 패턴은 도전성 산화물을 포함할 수 있다. 상기 도전성 산화물은 인듐-주석 산화물 또는 인듐-아연 산화물을 포함할 수 있다.
상기 제1 배선 패턴은 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함할 수 있다. 상기 제2 배선 패턴은 데이터 라인, 상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함할 수 있다. 상기 소스 전극 및 상기 드레인 전극은 상기 제2 절연막의 상기 접속홀을 통해 상기 반도체막 패턴에 각각 접속된다.
상기 제1 배선 패턴은 상기 게이트 라인과 연결된 제1 게이트 패드 전극을 더 포함할 수 있다. 상기 제1 도전 패턴은 상기 제1 절연막에 형성된 접속홀을 통해 상기 제1 게이트 패드 전극과 접속되는 제2 게이트 패드 전극을 포함할 수 있다. 상기 제2 도전 패턴은 상기 제2 게이트 패드 전극 위에 형성된 제3 게이트 패드 전극을 포함할 수 있다.
상기 제1 도전 패턴은 상기 데이터 라인과 연결된 제1 데이터 패드 전극을 포함할 수 있다. 상기 제2 도전 패턴은 상기 제1 데이터 패드 전극 위에 형성된 제2 데이터 패드 전극을 포함할 수 있다.
상기 제1 도전 패턴은 상기 드레인 전극과 연결된 화소 전극을 할 수 있다.
본 발명의 다른 실시예에 따른 박막트랜지스터 기판의 제조 방법에 따르면, 기판 상에 제1 배선 패턴을 형성한다. 이후, 상기 제1 배선 패턴이 형성된 상기 기판 상에 제1 절연막을 형성한 후, 상기 제1 절연막 상에 반도체막 패턴을 형성한다. 상기 반도체막 패턴이 형성된 상기 제1 절연막 상에 제2 절연막을 도포하고, 상기 제2 절연막 내에 상기 반도체막 패턴의 일부를 노출시키는 접속홀을 형성한다. 상기 제2 절연막 상에 일부가 상기 접속홀을 통해 상기 반도체막 패턴과 접속되도록 제2 배선 패턴을 형성한다.
상기 제2 배선 패턴을 형성하기 위하여, 상기 제2 절연막 상에 제1 도전층을 형성하고, 상기 제1 도전층 상에 상기 제1 도전층과 다른 물질을 포함하는 제2 도전층을 형성한다. 이후, 제1 도전층 및 상기 제2 도전층을 제1 식각하여 상기 제1 도전층으로부터의 제1 도전 패턴을 형성한다. 이후, 상기 제1 식각된 제2 도전층을 제2 식각하여 상기 제2 도전층으로부터의 제2 도전 패턴을 형성한다.
이와 같이, 본 발명에 따르면 배선 식각 공정 중에 그 식각액에 의해 반도체막 패턴이 손상되어 반도체막 패턴이 유실되거나 박막 트랜지스터 동작 특성에 악영향을 끼치게 되는 것이 방지 될 수 있다.
상기 기술적 과제 외에 본 발명의 기술적 과제 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 이하, 첨부한 도면들을 참조하여 바람직한 실시 예에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막트랜지스터 기판 중 일부를 도시한 평면도이고, 도 2a, 2b 및 2c는 도 1의 Ⅰ-Ⅰ´, Ⅱ-Ⅱ´, 및 Ⅲ-Ⅲ´를 따라 절취한 단면도들이다.
도 1, 및 도 2a 내지 도 2c를 참조하면, 박막 트랜지스터 기판은 기판(101), 제1 배선 패턴(180), 제1 절연막(108), 반도체막 패턴(123), 제2 절연막(110) 및 제2 배선 패턴(190)을 포함한다.
제1 배선 패턴(180)은 기판(101) 상에 형성된다. 제1 배선 패턴(180)은 게이트 라인(104) 및 게이트 라인(104)과 연결된 게이트 전극(102)을 포함한다. 또한, 제1 배선 패턴(180)은 화소 전극(122) 일부와 중첩되어 유지 용량을 위한 커패시터를 형성하는 유지 전극(106) 및 게이트 패드(150)를 형성하기 위한 제1 게이트 패드 전극(152)을 더 포함할 수 있다.
제1 절연막(108)은 상기 제1 배선 패턴이 형성된 기판(101) 상에 제1 배선 패턴(180)을 덮도록 형성된다.
반도체막 패턴(123)은 제1 절연막(108) 상에 게이트 전극(102)과 중첩되도록 형성된다.
제2 절연막(110)은 반도체막 패턴(123)이 형성된 제1 절연막(108) 상에 형성된다. 제2 절연막(110)에는 반도체막 패턴(123)의 일부를 노출시키는 접속홀들(132, 134)이 형성되어 있다.
제2 배선 패턴(190)은 제2 절연막(110) 상에 형성된다. 제2 배선 패턴(190)은 일부가 제2 절연막(110)에 형성된 접속홀들(132, 134)을 통해 반도체막 패턴(123)과 접속된다. 구체적으로, 제2 배선 패턴(190)은 데이터 라인(124), 상기 데이터 라인(124)과 연결된 소스 전극(126) 및 소스 전극(126)과 이격된 드레인 전극(128)을 포함한다. 소스 전극(126) 및 드레인 전극(128)은 제2 절연막(110)에 형성된 접속홀들(132, 134)을 통해 반도체막 패턴(123)에 각각 접속된다.
게이트 라인(104)과 접속된 게이트 전극(102), 데이터 라인(128)과 접속된 소스 전극(126), 소스 전극(126)과 마주하도록 이격된 드레인 전극(128) 및 반도체막 패턴(123)이 모여 박막 트랜지스터(130)를 구성한다. 반도체막 패턴(123)은 제1 절연막(108)을 사이에 두고 게이트 전극(102)과 중첩되며, 소스 전극(126)과 드레인 전극(128) 사이에 채널을 형성한다. 이때, 반도체막 패턴(123)은 예를 들어 산화 아연(ZnO) 계열 물질로, 산화 아연(ZnO)을 포함하는 산화물 반도체 물질로 이루어진다. 또한, 반도체막 패턴(123)은 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga) 등을 더 포함할 수도 있다. 예를 들면, 산화물 반도체 물질은 InZnO 또는 GaInZnO를 포함할 수 있다. 여기서, Ga, In, Zn는 1:1:1의 비율로 포함될 수 있고, 2:2:1의 비율로 포함될 수도 있다. 박막 트랜지스터(130)는 게이트 라인(104)의 스캔 신호에 응답하여 데이터 라인(124)을 통해 공급되는 화상 신호를 화소 전극(122)에 전송한다.
게이트 라인(104)은 게이트 패드(150)를 통해 공급되는 스캔 신호를 박막 트랜지스터(130)의 게이트 전극(102)에 공급한다. 게이트 라인(104)과 게이트 전극(102)은 유지 전극(106)과 함께 기판(101) 위에 금속층으로 형성된다. 이에 사용되는 금속층으로는 구리(Cu)층, 몰리브덴(Mo)층, 알루미늄(Al)층, 구리 합금층, 몰리브덴 합금층, 알루미늄 합금층 등을 들 수 있다. 이들은 단독 또는 2층 이상 조합하여 사용될 수 있다.
데이터 라인(124)은 제1 절연막(108)을 사이에 두고 게이트 라인(104)과 교차하는 방향으로 형성된다. 데이터 라인(124)은 데이터 패드(160)를 통해 공급되는 화상 신호를 박막 트랜지스터(130)의 소스 전극(126)에 공급한다.
한편, 데이터 라인(124)과, 박막 트랜지스터(130)의 소스 및 드레인 전극들(126, 128)을 포함하는 제2 배선 패턴(190)은 투명 도전층을 포함한 적어도 2층 이상의 복층 구조로 형성된다. 예를 들면, 제2 배선 패턴(190)은 투명 도전층을 이용한 제1 도전 패턴(105)과, 저저항 금속을 이용한 제2 도전 패턴(107)이 적층된 2층 구조로 형성된다. 제1 도전 패턴(105)으로는 인듐-주석 산화물(Indum Tin Oxide : ITO) 또는 인듐-아연 산화물(Indum Zinc Oxide : IZO) 등이 사용될 수 있으며, 제2 도전 패턴(107)으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, 구리 합금, 몰리브덴 합금, 알루미늄 합금 등이 사용될 수 있다.
제1 도전 패턴(105)은 데이터 라인(124)을 형성하는 제1 데이터 라인부(105a), 소스 전극(126)을 형성하는 제1 소스 전극부(105b) 및 드레인 전극(128)을 형성하는 제1 드레인 전극부(105c)를 포함한다. 또한, 제1 도전 패턴(105)은 게이트 패드(150)를 형성하기 위한 제2 게이트 패드 전극(156) 및 데이터 패드(160)를 형성하기 위한 제1 데이터 패드 전극(166)을 더 포함할 수 있다.
제2 도전 패턴(107)은 데이터 라인(124)을 형성하는 제2 데이터 라인부(107a), 소스 전극(126)을 형성하는 제2 소스 전극부(107b) 및 드레인 전극(128) 을 형성하는 제2 드레인 전극부(107c)를 포함한다. 또한, 제2 도전 패턴(107)은 게이트 패드(150)를 형성하기 위한 제3 게이트 패드 전극(158) 및 데이터 패드(160)를 형성하기 위한 제2 데이터 패드 전극(168)을 더 포함할 수 있다.
이때, 제1 소스 전극부(105b) 및 제1 드레인 전극부(105c)는 산화물 반도체 물질로 형성된 반도체막 패턴(123) 사이에 접촉이 잘 형성될 수 있게 해주며, 소스 및 드레인 전극들(126, 128)을 금속층으로만 형성하는 구조 대비 얇은 두께로 형성되기 때문에, 대면적시 저항이 커지는 것을 방지할 수 있다. 또한, 제2 도전 패턴(107)은 저저항 금속을 사용함으로써 화상 신호의 지연을 방지할 수 있다.
제1 도전 패턴(105)은 드레인 전극(128)과 연결된 화소 전극(122)을 포함한다. 화소 전극(122)은 제2 절연막(110) 상에 드레인 전극(128)의 제1 드레인 전극부(105c)로부터 연장되어 형성된다. 이러한 화소 전극(122)은 박막 트랜지스터(130)를 통해 화상 신호가 공급되면, 공통 전압이 공급된 공통 전극과 전계를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에 배열된 액정 분자들이 유전율 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
박막트랜지스터 기판은 게이트 라인(104)의 끝단에 연결된 게이트 패드(150) 및 데이터 라인(124)의 끝단에 연결된 데이터 패드(160)를 더 포함할 수 있다.
게이트 패드(150)는 게이트 드라이버(미도시)와 접속되어 그 게이트 드라이버로부터의 스캔 신호를 게이트 라인(104)에 공급한다. 이를 위해, 게이트 패드(150)는 도 2b에 도시된 바와 같이, 게이트 라인(104)으로부터 연장된 제1 게이 트 패드 전극(152)과, 제1 절연막(108)을 관통하는 컨택홀(154)을 통해 제1 게이트 패드 전극(152)과 접속된 제2 게이트 패드 전극(156) 및 제2 게이트 패드 전극(156) 위에 형성된 제3 게이트 패드 전극(158)으로 구성된다. 이때, 제1 게이트 패드 전극(152)은 상기 제1 배선 패턴과 동일 층으로부터 형성되며, 제2 게이트 패드 전극(156)은 제1 도전 패턴(105)과 동일 층으로부터 형성되며, 제3 게이트 패드 전극(158)은 제2 도전 패턴(107)과 동일 층으로부터 형성된다.
데이터 패드(160)는 데이터 드라이버(미도시)와 접속되어 그 데이터 드라이버로부터의 화소 신호를 데이터 라인(124)에 공급한다. 이를 위해, 데이터 패드(160)는 도 2c에 도시된 바와 같이, 제1 절연막(108) 위에 데이터 라인(124)의 제1 데이터 라인부(105a)로부터 연장된 제1 데이터 패드 전극(166)과, 제2 데이터 라인부(107a)로부터 연장되어 제1 데이터 패드 전극(166) 위에 형성되는 제2 데이터 패드 전극(168)으로 구성된다. 제1 데이터 패드 전극(166)은 제1 도전 패턴(105)과 동일 층으로부터 형성되며, 제2 데이터 패드 전극(168)은 제2 도전 패턴(107)과 동일 층으로부터 형성된다.
도 3a 내지 도 7c를 참조하여 도 1 및 도 2에 도시된 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 3a 내지 도 7c는 도 2a 내지 도 2c의 각 단면에 대응하는 부분에 대해 공정 순서별로 도시한 단면도들이다. 보다 상세하게, 도 3a, 4a, 5a, 6a 및 7a는 도 2a의 공정 순서별로 도시한 단면도들이고, 도 3b, 4b, 5b, 6b 및 7b는 도 2b의 공정 순서별로 도시한 단면도들이고, 도 3c, 4c, 5c, 6c 및 7c는 도 2c의 공정 순서별로 도시한 단면도들이다.
도 1, 도 3a 내지 도 3c를 참조하면, 기판(101) 상에 게이트 라인(104), 게이트 전극(102), 제1 게이트 패드 전극(152), 및 유지 전극(106)을 포함하는 제1 배선 패턴(180)을 형성한다.
구체적으로, 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층을 적층한다. 이후, 상기 게이트 금속층을 포토리소그래피 공정과 식각 공정을 통해 패터닝하여, 게이트 라인(104), 게이트 전극(102), 제1 게이트 패드 전극(152) 및 유지 전극(106)을 포함하는 제1 배선 패턴(180)을 형성한다. 여기서, 게이트 금속층에 사용할 수 있는 금속으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 구리 합금, 몰리브덴 합금, 알루미늄 합금 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
도 4a 내지 도 4c를 참조하면, 제1 배선 패턴(180)이 형성된 기판(101) 전면에 CVD 공정 등에 의해 실리콘 질화물 등의 절연 물질로 이루어진 제1 절연막(108)을 형성한다. 이후, 통상의 포토리소그래피 방법을 통해 제1 게이트 패드 전극(152) 상에 접속홀(154)을 형성한다. 상기 접속홀(154)은 이후 형성될 제2 게이트 패드 전극(156)과의 전기적 접속을 위함이다.
도 5a 내지 도 5c를 참조하면, 제1 절연막(108)이 형성된 기판(101) 상에 반도체막 패턴(123)을 형성한다. 구체적으로, MOCVD(Metal Organic Chemical Vapor Deposition) 법이나 스퍼터링 방법 등의 증착 방법을 통해 산화 아연 계열의 산화물 반도체 물질을 증착하여 반도체막을 형성한 후, 상기 반도체막을 포토리소그래피법 등에 의해 패터닝하여 반도체막 패턴(123)을 형성한다.
도 1, 도 6a 내지 도 6c를 참조하면, 반도체막 패턴(123)이 형성된 제1 절연막(108) 상에 제2 절연막(110)을 형성한다. 구체적으로, 아크릴계 유기 물질 등을 슬릿 코팅 등의 방법으로 기판(101) 상에 도포하여 유기물질막을 형성한 후, 상기 유기물질막을 포토리소그래피 방법에 의해 패터닝하여 반도체막 패턴(123)의 일부를 노출시키는 접속홀들(132, 134)을 형성한다. 이때, 제2 절연막(110) 내에 형성된 접촉홀들(132, 134)은 소스 및 드레인 전극들(126, 128)과 반도체막 패턴(123)의 전기적 접속을 위해 마련된다. 한편, 제2 절연막(110)은 도 6b 및 도 6c에 도시된 바와 같이, 게이트 패드(150) 영역 및 데이터 패드(160) 영역에는 형성되지 않는다.
도 1, 도 7a 내지 도 7c를 참조하면, 제2 절연막(110)이 형성된 기판(101) 상에 제1 도전층(115) 및 제2 도전층(117)을 순차적으로 형성한다. 제1 도전층(115)에 사용되는 물질로는 ITO(Indum Tin Oxide) 또는 IZO(Indum Zinc Oxide)와 같은 투명 도전성 재료가 이용된다. 제2 도전층(117)에 사용되는 물질로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티탄(Ti), 알루미늄-니켈(Al-Ni) 합금, 구리 합금, 몰리드덴 합금, 알루미늄 합금 등과 같은 저저항 금속 물질이 이용된다.
다음에, 제1 및 제2 도전층(115, 117) 상에 스핀리스 또는 스핀 코팅 등의 코팅 방법을 통해 포토레지스트를 전면 도포하여 포토레지스트막을 형성한 후, 마스크(170)를 이용한 포토 공정을 통해 포토레지스트막을 노광한 후, 현상 공정을 진행하여 제1 포토레지스트 패턴(P1) 및 제2 포토레지스트 패턴(P2)을 형성한다.
구체적으로, 마스크(170)는 석영 기판(171) 상에 차단층(172)이 형성된 차단 영역(M1)과, 석영 기판(171) 상에 다수개의 슬릿 차단층(173)이 형성된 슬릿 영역(M2)과, 석영 기판(171)만 존재하는 투과 영역(M3)을 포함한다. 차단 영역(M1)은 소스 및 드레인 전극들(126, 128)이 형성될 영역에서 노광 공정 시 광을 차단함으로써, 포토레지스트막의 현상 공정 후 제1 포토레지스트 패턴(P1)이 남게 된다. 슬릿 영역(M2)은 화소 전극(122)이 형성될 영역에 노광 공정시 광을 회절시킴으로써, 포토레지스트막의 현상 공정 후 제1 포토레지스트 패턴(P1) 보다 두께가 얇은 제2 포토레지스트 패턴(P2)이 남게 된다. 그리고, 투과 영역(M3)은 광을 모두 투과시킴으로써, 포토레지스트막의 현상 후 포토레지스트막이 제거된다.
이후, 제1 및 제2 포토레지스트 패턴(P1, P2)을 마스크로 이용한 제1 식각 공정을 통해 노출된 제1 및 제2 도전층(105, 107)을 식각한다. 이에 따라, 제1 도전층(115)으로부터 제1 도전 패턴(105)이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 포토레지스트 패턴(P1)의 두께는 얇아지게 되고, 제2 포토레지스트 패턴(P2)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(P1)을 마스크로 이용한 제2 식각 공정을 통해 노출된 제2 도전층(117)을 식각한다. 이에 따라, 제2 도전층(117)으로부터 제2 도전 패턴(107)이 형성된다.
이와 같이, 제1 및 제2 도전층(115, 117)의 제1 및 제2 식각 공정을 통해, 도 2a 내지 도 2c에 도시된 바와 같이, 제1 및 제2 도전 패턴(105, 107)으로 이루어진 소스 및 드레인 전극(126, 128)과, 제2 및 제3 게이트 패드 전극(156, 158)과, 제1 및 제2 데이터 패드 전극(166, 168)이 형성되고, 제1 도전층(115)으로부터 화소 전극(122)이 형성된다.
본 발명의 박막트랜지스터 기판 구조에서는, 반도체막 패턴(123)의 형성 후, 그리고 소스 및 드레인 전극(126, 128)의 형성 전에 제2 절연막(110)이 형성된다. 이에 따라, 소스 및 드레인 전극(126, 128)을 형성하기 위한 식각 공정 시, 하부에 존재하는 반도체막 패턴(123)에 대한 손상이 방지되어, 양호한 박막 트랜지스터 특성이 유지될 수 있게 된다. 특히, 반도체막 패턴(123)에 산화 아연 계열과 같은 산화물 반도체 물질이 사용된 경우, 반도체막 패턴(123) 형성 시 건식 식각 공정 적용이 어렵고 습식 식각 공정에 의해 패턴이 형성되기 때문에, 이후 공정에서 상기 반도체막 패턴(123)이 습식 식각액에 노출될 경우 손상될 우려가 크지만, 본 발명의 박막트랜지스터 제조 방법 및 구조에 따르면 반도체막 패턴(123)과 소스 및 드레인 전극(126, 128) 사이에 제2 절연막(110)이 존재하기 때문에, 반도체막 패턴(123)의 손상이 확실히 방지되어, 양호한 박막 트랜지스터 특성을 유지할 수 있게 된다.
이하, 도 8 내지 도 10c를 참조하여, 본 발명의 다른 실시예에 따른 박막트랜지스터 구조 및 그 제조 방법을 설명한다. 도 8 내지 도 10c에서 도시된 박막 트랜지스터 기판은 도 1 내지 7c에서 도시된 박막 트랜지스터 기판과 게이트 패드 및 데이터 패드를 제외하고는 동일하다. 따라서, 동일 또는 유사한 구성요소는 동일 참조부호를 사용하고, 그에 대한 설명은 생략한다.
도 8은 본 발명의 다른 실시예에 따른 박막트랜지스터 기판 중 일부를 도시한 평면도이며, 도 9a, 9b 및 9c는 각각 도 8의 Ⅰ-Ⅰ´, Ⅱ-Ⅱ´, Ⅲ-Ⅲ´를 따라 절취한 단면도이고, 도 10a, 10b 및 10c는 각각 도 9a, 9b 및 9c의 각 단면에 대응하는 부분에 대해 주요 공정 단계를 도시한 단면도이다.
도 8 및 도 9a 내지 9c를 참조하면, 게이트 패드(250)는 게이트 라인(104)으로부터 연장된 제1 게이트 패드 전극(152)과, 제1 절연막(108)을 관통하는 컨택홀(154)을 통해 제1 게이트 패드 전극(152)과 접속된 제2 게이트 패드 전극(156)으로 구성된다. 제2 게이트 패드 전극(156)은 제1 도전 패턴(105)을 형성하기 위한 도전층으로부터 형성된다.
데이터 패드(260)는 데이터 드라이버(미도시)와 접속되어 그 데이터 드라이버로부터의 화소 신호를 데이터 라인(124)에 공급한다. 이를 위해, 데이터 패드(260)는 제1 절연막(108) 위에 제1 데이터 라인부(105a)로부터 연장된 데이터 패드 전극(166)을 포함한다. 데이터 패드 전극(166)은 제1 도전 패턴(105)을 형성하기 위한 도전층으로부터 형성된다.
도 10a 내지 도 10c를 참조하여 본 실시예의 박막트랜지스터 기판 제작 방법을 설명한다.
도 1 및 도 2에 나타낸 실시예와 마찬가지로, 도 3a 내지 도 6c와 함께 설명된 공정을 거쳐 제1 배선 패턴(180), 제1 절연막(108), 반도체막 패턴(123) 및 제2 절연막(110)을 형성한다.
이후, 제1 절연막(110)이 형성된 기판(101) 상에 제1 도전층(115) 및 제2 도전층(117)을 순차적으로 형성한다. 이후, 제1 및 제2 도전층(115, 117) 상에 포토레지스트막을 형성한 후, 도 10에 도시된 바와 같은 마스크(270)를 이용한 노광 및 현상 공정을 진행하여 제1 및 제2 포토레지스트 패턴(P1, P2)을 형성한다. 도 7의 경우와는 달리, 게이트 패드(250) 및 데이터 패드(260) 상의 제2 포토레지스트 패턴(P2)은 슬릿 노광이 적용된다. 따라서, 화소 전극(122)이 형성되는 부분과 마찬가지로, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 포토레지스트 패턴(P1)의 두께는 얇아지게 되고, 제2 포토레지스트 패턴(P2)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(P1)을 마스크로 이용한 식각 공정으로 노출된 제2 도전층(117)을 제거한다. 따라서, 제2 게이트 패드 전극(156)은 제1 도전층(115)으로부터 형성되며, 데이터 패드 전극(166)는 제1 절연막(108) 위에 데이터 라인(124)의 제1 데이터 라인부(105a)로부터 연장된 제1 도전층(115)으로만 이루어진다.
본 실시예의 구조에서는, 제2 게이트 패드 전극(156) 및 데이터 패드 전극(166)이 제1 도전 패턴(105)을 형성하기 위한 제1 도전층(115)으로만 이루어진다. 전술한 바와 같이, 제1 도전층(115)은 화소 전극(122)과 마찬가지로 ITO 또는 IZO 등의 도전성 산화물로 이루어 지기 때문에, 이후 실장되는 게이트 드라이버 및 데이터 드라이버 IC와 보다 안정적인 접속을 이룰 수 있게 된다.
본 실시예의 게이트 패드(250) 및 데이터 패드(260) 구조는 화소 전극(122)과 동일한 단계에서 형성되기 때문에 별도의 추가 공정이 필요 없다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 한 실시예에 따른 박막트랜지스터 기판 일부를 도시한 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ´를 따라 절취한 단면도이다.
도 2b는 도 1의 Ⅱ-Ⅱ´를 따라 절취한 단면도이다.
도 2c는 도 1의 Ⅲ-Ⅲ´를 따라 절취한 단면도이다.
도 3a 내지 도 7c는 도 2a 내지 도 2c에 각각 대응하는 부분을 공정 순서별로 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 박막트랜지스터 기판 일부를 도시한 평면도이다.
도 9a는 도 8의 Ⅰ-Ⅰ´를 따라 절취한 단면도이다.
도 9b는 도 8의 Ⅱ-Ⅱ´를 따라 절취한 단면도이다.
도 9c는 도 8의 Ⅲ-Ⅲ´를 따라 절취한 단면도이다.
도 10a 내지 도 10c는 도 9a 내지 도 9c에 각각 대응하는 부분의 주요 공정 단계를 도시한 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
101: 기판 104: 게이트 라인
105: 제1 도전 패턴 106: 유지 전극
107: 제2 도전 패턴 108: 제1 절연막
110 : 제2 절연막 122 : 화소 전극
123: 반도체막 패턴 124 : 데이터 라인
126: 소스 전극 128 : 드레인 전극
130: 박막 트랜지스터 150 : 게이트 패드
152: 제1 게이트 패드 전극 156: 제2 게이트 패드 전극
158: 제3 게이트 패드 전극 160 : 데이터 패드
166: 제1 데이터 패드 전극 168: 제2 데이터 패드 전극
Claims (20)
- 기판;상기 기판 상에 형성된 제1 배선 패턴;상기 제1 배선 패턴이 형성된 상기 기판 상에 상기 제1 배선 패턴을 덮도록형성된 제1 절연막;상기 제1 절연막 상에 형성된 반도체막 패턴;상기 반도체막 패턴이 형성된 상기 제1 절연막 상에 형성되고, 상기 반도체막 패턴의 일부를 노출시키는 접속홀을 갖는 제2 절연막; 및상기 제2 절연막 상에 형성되고, 일부가 상기 제2 절연막의 상기 접속홀을 통해 상기 반도체막 패턴과 접속되는 제2 배선 패턴을 포함하는 박막트랜지스터 기판.
- 제1항에 있어서,상기 반도체막 패턴은 산화물 반도체 물질을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제2항에 있어서,상기 산화물 반도체 물질은 산화 아연을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제3항에 있어서,상기 산화물 반도체 물질은 인듐 및 갈륨 중 적어도 하나를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제1항에 있어서,상기 제2 배선 패턴은 제1 도전 패턴 및 상기 제1 도전 패턴 위에 형성된 제2 도전 패턴을 포함하고, 상기 제1 도전 패턴과 상기 제2 도전 패턴은 서로 다른 물질을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제5항에 있어서,상기 제1 도전 패턴은 도전성 산화물을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제6항에 있어서,상기 도전성 산화물은 인듐-주석 산화물 또는 인듐-아연 산화물을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제5항에 있어서,상기 제1 배선 패턴은 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전 극을 포함하고,상기 제2 배선 패턴은 데이터 라인, 상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하며,상기 소스 전극 및 상기 드레인 전극은 상기 제2 절연막의 상기 접속홀을 통해 상기 반도체막 패턴에 각각 접속된 것을 특징으로 하는 박막트랜지스터 기판.
- 제8항에 있어서,상기 제1 배선 패턴은 상기 게이트 라인과 연결된 제1 게이트 패드 전극을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제9항에 있어서,상기 제1 도전 패턴은 상기 제1 절연막에 형성된 접속홀을 통해 상기 제1 게이트 패드 전극과 접속되는 제2 게이트 패드 전극을 포함하는 박막트랜지스터 기판.
- 제10항에 있어서,상기 제2 도전 패턴은 상기 제2 게이트 패드 전극 위에 형성된 제3 게이트 패드 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제8항에 있어서,상기 제1 도전 패턴은 상기 데이터 라인과 연결된 제1 데이터 패드 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제12항에 있어서,상기 제2 도전 패턴은 상기 제1 데이터 패드 전극 위에 형성된 제2 데이터 패드 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제8항에 있어서,상기 제1 도전 패턴은 상기 드레인 전극과 연결된 화소 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 기판 상에 제1 배선 패턴을 형성하는 단계;상기 제1 배선 패턴이 형성된 상기 기판 상에 상기 제1 배선 패턴을 덮도록제1 절연막을 형성하는 단계;상기 제1 절연막 상에 반도체막 패턴을 형성하는 단계;상기 반도체막 패턴이 형성된 상기 제1 절연막 상에 제2 절연막을 도포하는 단계;상기 제2 절연막 내에 상기 반도체막 패턴의 일부를 노출시키는 접속홀을 형성하는 단계; 및상기 제2 절연막 상에 일부가 상기 접속홀을 통해 상기 반도체막 패턴과 접 속되도록 제2 배선 패턴을 형성하는 단계를 포함하는 박막트랜지스터 기판의 제조 방법.
- 제15항에 있어서,상기 제2 배선 패턴을 형성하는 단계는,상기 제2 절연막 상에 제1 도전층을 형성하는 단계;상기 제1 도전층 상에 상기 제1 도전층과 다른 물질을 포함하는 제2 도전층을 형성하는 단계; 및상기 제1 도전층 및 상기 제2 도전층을 식각하여 상기 제1 도전층으로부터의 제1 도전 패턴 및 상기 제2 도전층으로부터의 제2 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
- 제16항에 있어서,상기 제1 및 제2 도전 패턴들을 형성하는 단계는,상기 제1 도전층 및 상기 제2 도전층을 제1 식각하여 상기 제1 도전층으로부터의 제1 도전 패턴을 형성하는 단계; 및상기 제1 식각된 제2 도전층을 제2 식각하여 상기 제2 도전층으로부터의 제2 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
- 제17항에 있어서,상기 제1 식각을 통해, 상기 제1 도전층으로부터 제1 게이트 패드 전극 및 제1 데이터 패드 전극을 형성하고, 상기 제2 도전층으로부터 제2 게이트 패드 전극 및 제2 데이터 패드 전극을 형성하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
- 제18항에 있어서,상기 제2 식각을 통해, 상기 제2 게이트 패드 전극 및 상기 제2 데이터 패드 전극을 제거하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
- 제15항에 있어서,상기 반도체막 패턴은 산화물 반도체 물질을 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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