KR20160084537A - 박막 트랜지스터 기판 - Google Patents

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최영주
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Abstract

박막 트랜지스터 기판이 제공된다. 일 실시예에 따른 박막 트랜지스터 기판은 상기 반도체층을 덮고 있는 식각 방지막; 상기 식각 방지막을 관통하는 제1 및 제2 콘택홀; 상기 식각 방지막 상에 배치되고, 상기 제1 콘택홀을 통해 상기 반도체층과 전기적으로 연결된 소스 전극; 상기 식각 방지막 상에서 상기 소스 전극과 이격 배치되고, 상기 제2 콘택홀을 통해 상기 반도체층과 전기적으로 연결되며, 투명 전도성 산화물층과 금속층을 포함하는 드레인 전극; 및 상기 식각 방지막 상에 배치되고 상기 투명 전도성 산화물층으로 구성된 화소 전극;을 포함하는 제1 영역을 포함한다.

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE COMPRISING THE SAME}
본 발명은 박막 트랜지스터 기판에 관한 것이다.
일반적으로 액정표시장치나 유기발광표시장치 등의 평판표시장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정표시장치의 경우 전기광학 활성층으로 액정층을 포함하고, 유기발광표시장치의 경우 전기광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기광학 활성층은 이 전기 신호를 광학 신호를 변환함으로써 영상이 표시된다.
평판표시장치에서는 스위칭 소자로서 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line) 등의 신호선이 평판표시장치에 구비된다.
본 발명이 해결하고자 하는 과제는, 신뢰성, 공정성이 개선된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 반도체층; 상기 반도체층을 덮고 있는 제1 식각 방지막; 상기 제1 식각 방지막을 관통하는 제1 및 제2 콘택홀; 상기 제1 식각 방지막 상에 배치되고, 상기 제1 콘택홀을 통해 상기 반도체층과 전기적으로 연결된 소스 전극; 상기 제1 식각 방지막 상에서 상기 소스 전극과 이격 배치되고, 상기 제2 콘택홀을 통해 상기 반도체층과 전기적으로 연결되며, 투명 전도성 산화물층과 금속층을 포함하는 드레인 전극; 및 상기 제1 식각 방지막 상에 배치되고 상기 투명 전도성 산화물층으로 구성된 화소 전극;을 포함하는 제1 영역을 포함한다.
상기 제1 및 제2 콘택홀은 상기 반도체층과 중첩되는 영역에 형성될 수 있다.
상기 제1 영역은, 게이트 배선; 상기 게이트 배선을 덮고 있는 제1 게이트 절연막; 상기 제1 게이트 절연막을 관통하여 상기 게이트 배선의 일부를 노출시키는 제1 관통홀; 상기 제1 게이트 절연막 상에서 상기 제1 관통홀을 사이에 두고 서로 이격 배치된 공통 전극; 및 상기 공통 전극, 상기 제1 게이트 절연막 및 상기 제1 관통홀을 통해 노출된 상기 게이트 배선을 덮고 있는 제2 게이트 절연막;을 더 포함할 수 있다.
상기 제1 영역은, 상기 소스 전극과 상기 드레인 전극을 덮고 있는 패시베이션(passivation)막; 및 상기 패시베이션 막을 관통하는 제2 관통홀을 더 포함할 수 있고, 상기 화소 전극은 상기 제2 관통홀 내에 배치될 수 있다.
상기 화소 전극은 절개 패턴을 포함할 수 있다.
한편, 상기 박막 트랜지스터 기판은, 제2 영역을 더 포함할 수 있다. 상기 제2 영역은 게이트 배선; 상기 게이트 배선을 덮고 있는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 배치되고 서로 이격 배치된 공통 전극; 상기 제1 게이트 절연막 상에 배치되고 상기 공통 전극을 덮고 있는 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 배치된 제2 식각 방지막; 상기 제1 및 제2 게이트 절연막과 상기 제2 식각 방지막을 관통하는 제3 콘택홀; 상기 제3 콘택홀을 통해 상기 게이트 배선과 전기적으로 연결되고, 상기 제2 게이트 절연막에 의해 상기 공통 전극과 절연된 데이터 배선; 및 상기 데이터 배선을 덮고 있는 패시베이션 막;을 포함하는 제2 영역을 더 포함할 수 있다.
또한, 상기 박막 트랜지스터 기판은 제3 영역을 더 포함할 수 있다. 상기 제3 영역은, 게이트 배선; 상기 게이트 배선을 덮고 있는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 배치되고 서로 이격 배치된 공통 전극; 상기 제1 게이트 절연막 상에 배치된 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 배치된 제3 식각 방지막; 상기 제1 및 제2 게이트 절연막과 상기 제3 식각 방지막을 관통하는 제4 콘택홀; 상기 제4 콘택홀을 통해 상기 게이트 배선 및 상기 공통 전극과 전기적으로 연결된 데이터 배선; 및 상기 데이터 배선을 덮고 있는 패시베이션 막;을 포함하는 제3 영역을 더 포함할 수 있다.
상기 데이터 배선은 투명 전도성 산화물층과 상기 투명 전도성 산화물층 상에 배치된 금속층을 포함할 수 있고, 상기 투명 전도성 산화물층은 상기 제3 콘택홀을 통해 상기 게이트 배선과 접촉될 수 있으며, 상기 공통 전극과는 상기 제2 게이트 절연막에 의해 절연될 수 있다.
한편, 상기 데이터 배선은 투명 전도성 산화물층과 상기 투명 전도성 산화물 층 상에 배치된 금속층을 포함할 수 있고, 상기 투명 전도성 산화물층은 상기 제4 콘택홀을 통해 상기 게이트 배선 및 상기 공통 전극과 접촉될 수 있다.
상기 제1 식각 방지막은 제1 높이부와 상기 제1 높이부에 비해 작은 높이 값의 제2 높이부를 포함할 수 있고, 상기 제2 높이부는 상기 반도체층과 중첩되는 영역에 배치될 수 있으며, 상기 제1 높이부에 비해 상기 제1 및 제2 콘택홀에 인접하게 배치될 수 있다.
상기 제2 식각 방지막은 상기 제2 높이보다 큰 제1-1 높이의 제1-1 높이부로 구성될 수 있다.
상기 제3 식각 방지막은 상기 제2 높이보다 큰 제1-2 높이의 제1-2 높이부로 구성될 수 있다.
상기 제1 영역은 상기 제1 게이트 절연막이 제3 높이부와 상기 제3 높이부에 비해 작은 높이 값의 제4 높이부를 포함할 수 있고, 상기 제4 높이부는 상기 제3 높이부에 비해 상기 제1 관통홀에 인접하게 배치될 수 있다.
상기 제1 영역은 상기 제2 게이트 절연막이 제5 높이부와 상기 제5 높이부에 비해 큰 높이 값의 제6 높이부를 포함할 수 있고, 상기 제5 높이부는 상기 공통 전극과 중첩되는 영역에 배치될 수 있으며, 상기 제6 높이부는 상기 제5 높이부에 비해 상기 제1 관통홀에 인접하게 배치될 수 있다.
상기 제2 영역은 상기 제1 게이트 절연막이 제3-1 높이부와 상기 제3-1 높이부에 비해 작은 높이 값의 제4-1 높이부를 포함할 수 있고, 상기 제4-1 높이부는 상기 제3-1 높이부에 비해 상기 제3 콘택홀에 인접하게 배치될 수 있다. 상기 제2 영역은 상기 제2 게이트 절연막이 제5-1 높이부와 상기 제5-1 높이부에 비해 큰 높이 값의 제6-1 높이부를 포함할 수 있고, 상기 제5-1 높이부는 상기 공통 전극과 중첩되는 영역에 배치되며, 상기 제6-1 높이부는 상기 제5-1 높이부에 비해 상기 제3 콘택홀에 인접하게 배치될 수 있다.
상기 제3 영역은 상기 제1 게이트 절연막이 제3-2 높이부와 상기 제3-2 높이부에 비해 작은 높이 값의 제4-2 높이부를 포함할 수 있고, 상기 제4-2 높이부는 상기 제3-2 높이부에 비해 상기 제4 콘택홀에 인접하게 배치될 수 있다. 상기 제3 영역은 상기 제2 게이트 절연막이 제5-2 높이부로 구성될 수 있다.
상기한 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판은 반도체층; 상기 반도체층을 덮고 있는 식각 방지막; 상기 식각 방지막을 관통하는 상기 1 내지 4 콘택홀; 제1 높이의 제1 식각 방지막과 상기 제1 높이에 비해 작은 제2 높이의 제1 식각 방지막을 포함하고, 상기 제2 높이의 제1 식각 방지막이 상기 반도체층과 중첩되는 영역에 배치되며, 상기 제1 높이의 제1 식각 방지막에 비해 상기 제1 및 제2 콘택홀에 인접하게 배치된 제1 영역; 및 상기 제2 높이이 비헤 높은 제1-1 높이의 제2 식각 방지막을 포함하는 제2 영역; 을 포함한다.
상기 박막 트랜지스터 기판은 상기 제2 높이에 비해 높은 제1-2 높이의 제3 식각 방지막을 포함하는 제3 영역;을 더 포함할 수 있다.
상기 박막 트랜지스터 기판은 데이터 배선을 더 포함할 수 있고, 상기 제1 영역은 상기 데이터 배선이 상기 제1 및 제2 콘택홀을 통해 상기 반도체층과 전기적으로 연결될 수 있다.
상기 제2 영역은 상기 데이터 배선이 상기 공통 전극과는 절연될 수 있고, 상기 제3 콘택홀을 통해 상기 게이트 배선과 전기적으로 연결될 수 있다.
상기 박막 트랜지스터 기판은 상기 데이터 배선이 상기 제4 콘택홀을 통해서 상기 게이트 배선 및 상기 데이터 배선과 전기적으로 연결된 제3 영역을 더 포함할 수 있다.
상기 박막 트랜지스터 기판은 게이트 배선과 상기 공통 전극을 더 포함할 수 있고, 상기 공통 전극은 상기 반도체층과 상기 게이트 배선의 사이에 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
식각 방지막의 사용으로 박막 트랜지스터의 신뢰성 및 공정 안정성을 개선할 수 있다.
총 6 마스크 공정으로 진행되어 박막 트랜지스터의 공정성, 생산성을 개선할 수 있다.
소스/드레인 전극 형성 시 화소 전극 패턴을 형성할 수 있다.
소스/드레인 전극, 화소 전극 패턴 간의 간격 정렬도(alignment)가 균일해질 수 있다.
제1 게이트 절연막의 두께만큼 게이트 절연막의 두께가 증가하여 게이트 커패시턴스의 감소로 소비 전력을 감소시킬 수 있고, 게이트 배선과 오버랩되는 제1 게이트 절연막의 일부를 제거하여 박막 트랜지스터의 전기적 특성의 저하를 방지할 수 있다.
반도체층 형성 이후에 건식 식각 공정을 적용하여 공통 전극과 화소 전극 사이에 개재되는 중간층의 두께를 감소시키는 것이 용이하며, 공통 전극과 데이터 배선 사이에 개재되는 중간층의 두께를 증가시킴으로써 공통 전극에서의 리플(ripple) 현상을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제1 영역의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제2 영역의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제3 영역의 개략적인 단면도이다.
도 4 내지 도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정별 단면도이다.
도 22는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제1 영역의 개략적인 제조 공정 단면도이다.
도 23은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제1 영역의 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참고하여 본 발명의 실시예들에 대하여 설명한다.
도 1 은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제1 영역(R1)의 개략적인 단면도이다.
도 1을 참고하면, 제1 영역(R1)은 절연기판(ST), 게이트 배선(G), 제1 게이트 절연막(GI1), 공통 전극(C), 제2 게이트 절연막(GI2), 반도체층(ACT), 제1 식각 방지막(ES1), 데이터 배선(DA), 패시베이션 막(P) 및 화소 전극(PX)을 포함할 수 있다.
반도체층(ACT)은 제2 게이트 절연막(GI2) 상에 배치될 수 있다. 반도체층(ACT)은 게이트 배선(G)과 중첩되는 영역에 배치될 수 있다. 반도체층(ACT)은 산화물 반도체층(ACT) 등일 수 있고, 비제한적인 일레에서, 반도체층(ACT)은 아연(Zn), 티타늄(Ti), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함할 수 있다. 또 다른 비제한적인 일례에서, 반도체층(ACT)은 인듐-갈륨-아연 산화물(IGZO), 인듐-티탄-아연 산화물(ITZO) 등일 수 있다.
제1 식각 방지막(ES1)은 반도체층(ACT)의 일부를 덮고 있을 수 있다. 제1 식각 방지막(ES1)은 질화규소(SiNx) 또는 질화규소(SiNx)/산화규소(SiOx)의 이중층 등으로 이루어질 수 있다. 제1 식각 방지막(ES1)은 제1 높이(W1)의 제1 높이부와 제1 높이(W1)에 비해 낮은 제2 높이(W2)의 제2 높이부를 포함할 수 있다. 제2 높이부는 반도체층(ACT)과 중첩되는 영역에 형성될 수 있다.
제1 식각 방지막(ES1)에는 제1 콘택홀(CT1)과 제2 콘택홀(CT2)이 형성될 수 있다. 제1 콘택홀(CT1)과 제2 콘택홀(CT2)은 제1 식각 방지막(ES1)을 관통하여 형성될 수 있다. 제1 콘택홀(CT1)과 제2 콘택홀(CT2)은 반도체층(ACT)과 중첩되는 영역 형성될 수 있고, 비제한적인 일례에서, 제1 콘택홀(CT1)과 제2 콘택홀(CT2)은 제2 높이부를 관통하여 형성될 수 있다. 제1 콘택홀(CT1)과 제2 콘택홀(CT2)을 통해 반도체층(ACT)의 일부는 제1 식각 방지막(ES1) 사이에서 노출될 수 있다. 제1 콘택홀(CT1)과 제2 콘택홀(CT2)을 통해서 반도체층(ACT)은 데이터 배선(DA)에 전기적으로 연결될 수 있다.
데이터 배선(DA)은 금속층(M)과 투명 전도성 산화물층(TCO)을 포함할 수 있다. 데이터 배선(DA)은 제1 식각 방지막(ES1) 상에 배치될 수 있다. 데이터 배선(DA)은 소스 전극(S)과 드레인 전극(D)을 포함할 수 있다. 소스 전극(S)은 제1 관통홀(CT1)을 통해 반도체층(ACT)과 전기적으로 연결될 수 있고, 드레인 전극(D)은 제2 콘택홀(CT2)을 통해 반도체층(ACT)과 전기적으로 연결될 수 있다. 소스 전극(S)은 반도체층(ACT) 및 제1 식각 방지막(ES1) 상에 배치될 수 있고, 드레인 전극(D)은 반도체층(ACT) 및 제1 식각 방지막(ES1) 상에 배치될 수 있다. 소스 전극(S)과 드레인 전극(D)은 제1 식각 방지막(ES1) 상에서, 제1 식각 방지막(ES1)의 제2 높이부를 사이에 두고 서로 이격 배치될 수 있다. 소스 전극(S)과 드레인 전극(D)의 사이에서 제2 높이부가 노출될 수 있다. 소스 전(S)극과 드레인 전극(D)의 사이에서 노출된 제2 높이부는 후술하는 패시베이션 막(P)에 의해 덮혀있을 수 있다.
투명 전도성 산화물층(TCO)은 제1 식각 방지막(ES1) 및 반도체층(ACT) 상에 배치될 수 있고, 제1 식각 방지막(ES1)의 일부와 반도체층(ACT)의 일부에 접촉되어 있을 수 있다. 투명 전도성 산화물층(TCO)은 금속층(M)을 구성하는 금속 이온이 반도체층(ACT)으로 확산되는 것을 방지할 수 있다. 다시 말하면, 투명 전도성 산화물층(TCO)은 금속 이온의 확산 방지막으로서 역할을 할 수 있다.
투명 전도성 산화물층(TCO)은, 비제한적인 일례에서, 순수 아연 산화물(bare ZnO), 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 등으로 이루어질 수 있다.
구체적으로, 갈륨-아연 산화물(GZO)층은 77.2 중량% 이상 내지 94.4 중량% 이하의 아연 산화물(ZnO)과 5.6 중량% 이상 내지 22.8 중량% 이하의 갈륨(Ga)을 포함할 수 있다. 상기한 함량 범위의 갈륨(Ga) 또는 갈륨 산화물(Ga2O3)은 언더 컷(under cut)을 방지하여 투명 전도성 산화물층(TCO)이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 투명 전도성 산화물층(TCO)에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(ACT)과의 경계에서 쇼트(short)를 방지할 수 있다.
알루미늄-아연 산화물(AZO)층은 50 mol% 이상 내지 97.5 mol% 이하의 아연 산화물(ZnO)과 2.5 mol% 이상 내지 50 mol% 이하의 알루미늄(Al)을 포함할 수 있다. 상기한 함량 범위의 알루미늄(Al) 또는 알루미늄 산화물(Al2O-3)은 언더 컷을 방지하여 투명 전도성 산화물층(TCO)이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 투명 전도성 산화물층(TCO)에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(ACT)과의 경계에서 쇼트(short)를 방지할 수 있다.
인듐-아연 산화물(IZO)층은 10 중량% 이상 내지 97.5 중량% 이하의 아연 산화물(ZnO)과 2.5 중량% 이상 내지 90 중량% 이하의 인듐(In)을 포함할 수 있다. 상기 인듐-아연 산화물(IZO)층은 60 중량% 이상 내지 80 중량% 이하의 아연 산화물(ZnO)과 20 중량% 이상 내지 40 중량% 이하의 인듐(In)을 포함할 수 있다. 상기한 함량 범위의 인듐(In) 또는 인듐 산화물(In2O3)은 언더컷을 방지하여 투명 전도성 산화물층(TCO)이 확산 방지막으로 기능할 수 있도록 할 수 있고, 식각 공정 시 투명 전도성 산화물층(TCO)에서 발생할 수 있는 테일링(tailing) 을 방지할 수 있으며, 반도체층(ACT)과의 경계에서 쇼트(short)를 방지할 수 있다.
금속층(M)은 데이터 신호를 전달하는 주 배선층으로서의 역할을 할 수 있다. 금속층(M)은 투명 전도성 산화물층(TCO)과 접촉되어 있을 수 있다. 비제한적인 일례에서, 금속층(M)은 니켈(Ni), 코발트(Co), 티타늄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오븀(Nb), 금(Au), 철(Fe) 등으로 이루어질 수 있다.
도시하지는 않았지만, 투명 전도성 산화물층(TCO)은 금속층(M)의 상부에 더 배치될 수 있다. 이 때, 투명 전도성 산화물층(TCO)은 금속층(M)의 산화를 방지하는 캡핑층으로서 역할을 할 수 있다. 투명 전도성 산화물층(TCO)은 전술한 바와 같이, 순수 아연 산화물(bare ZnO), 갈륨-아연 산화물(GZO)층, 알루미늄-아연 산화물(AZO)층, 인듐-아연 산화물(IZO)층 등으로 이루어질 수 있다. 다만, 캡핑층으로서의 투명 전도성 산화물층(TCO)은 확산 방지막으로서의 투명 전도성 산화물층(TCO)에 비해 식각률이 높을 수 있다.
비제한적인 일례에서, 캡핑층으로서의 갈륨-아연 산화물(GZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 갈륨(Ga)을 포함할 수 있다. 캡핑층으로서의 알루미늄-아연 산화물(AZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 알루미늄(Al)을 포함할 수 있다. 캡핑층으로서의 인듐-아연 산화물(IZO)층은 70 중량% 이상 내지 85 중량% 이하의 아연 산화물(ZnO)과 15 중량% 이상 내지 30 중량% 이하의 인듐(In)을 포함할 수 있다.
패시베이션 막(P)은 제1 식각 방지막(ES1), 소스 전극(S) 및 드레인 전극(D)을 덮고 있을 수 있다. 패시베이션 막(P)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등의 무기 절연물, 유기 절연물, 저유전율 절연물 등으로 이루어질 수 있다. 패시베이션 막(P)은 제1 패시베이션 막(미도시)과 제2 패시베이션 막 (미도시)을 포함할 수 있다. 비제한적인 일례에서, 제1 패시베이션 막(미도시)은 산화 규소로 이루어질 수 있고, 제2 패시베이션 막(미도시)은 질화 규소로 이루어질 수 있다. 패시베이션 막(P)에는 제2 관통홀(H2)이 형성될 수 있다. 제2 관통홀(H2)을 통해서 제1 식각 방지막(ES1)의 일부가 노출될 수 있고, 제2 관통홀(H2)을 통해 노출된 제1 식각 방지막(ES1)에는 화소 전극(PX)이 배치될 수 있다.
화소 전극(PX)은 데이터 배선(DA)을 구성하는 투명 전도성 산화물층(TCO)으로 구성될 수 있다. 화소 전극(PX)은 드레인 전극(D)으로부터 데이터 전압을 인가 받는다. 화소 전극(PX)은 제1 식각 방지막(ES1) 상 배치될 수 있다. 화소 전극(PX)은 제1 식각 방지막(ES1) 상에서 투명 전도성 산화물층(TCO)들이 서로 이격 배치된 절개 패턴을 가질 수 있다. 도시하지는 않았지만, 화소 전극(PX)은 게이트 배선(G)과 데이터 배선(DA)이 서로 교차하여 정의되는 화소 영역 내에 배치될 수 있다. 화소 영역은 매트릭스 형태로 배치될 수 있고, 화소 영역 사이에는 데이터 배선(DA) 또는 게이트 배선(G)이 또는 데이터 배선(DA)과 데이터 배선(DA)의 교차 영역이 배치될 수 있다.
이하에서는, 절연기판(ST), 게이트 배선(G), 제1 게이트 절연막(GI1), 공통 전극(C), 제2 게이트 절연막(GI2)에 대해 순서대로 설명하기로 한다.
절연기판(ST)은, 투명한 유리 또는 합성 수지 등일 수 있다.
게이트 배선(G)은 게이트 신호를 전달할 수 있다. 게이트 배선(G)은 절연기판(ST) 상에서 배치될 수 있다. 도시하지는 않았지만, 게이트 배선(G)은 절연기판(ST) 상에서 데이터 배선(DA)과 수직인 방향으로 배열된 게이트 선과 게이트 선으로부터 화소 전극(PX) 측으로 돌출된 게이트 전극을 포함할 수 있다. 도 1의 게이트 배선(G)은 게이트 전극일 수 있다. 게이트 배선(G)은 반도체층(ACT)과 중첩되는 영역에 형성될 수 있다.
게이트 배선(G)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 다만, 이들로 제한되는 것은 아니다. 비제한적인 일례에서, 게이트 배선(G)은 Ti/Cu 이중층일 수 있다.
절연기판(ST) 및 게이트 배선(G)상에는 제1 게이트 절연막(GI1)이 배치될 수 있다. 제1 게이트 절연막(GI1)은 질화규소(SiNx) 또는 질화규소(SiNx)/산화 규소(SiOx)의 이중막 등일 수 있다. 제1 게이트 절연막(GI1)은 제3 높이(W3)의 제3 높이부와 제3 높이(W3)에 비해 큰 제4 높이(W4)의 제4 높이부를 포함할 수 있다. 제4 높이부는 게이트 배선(G)과 중첩되는 영역 내에 배치될 수 있다.
제1 게이트 절연막(GI1)은 게이트 배선(G)의 일부를 덮고 있을 수 있다. 제1 게이트 절연막(GI1)에는 제1 관통홀(H1)이 형성될 수 있다. 제4 높이부는 제3 높이부에 비해 제1 관통홀(H1)에 인접하게 배치될 수 있다. 제1 관통홀(H1)은 제1 게이트 절연막(GI1)을 관통하여 형성될 수 있다. 제1 관통홀(H1)은 제4 높이부에 형성될 수 있고, 게이트 배선(G)은 제1 관통홀(H1)을 통해 일부가 노출될 수 있다. 제1 관통홀(H1)을 통해 게이트 배선(G)의 일부는 후술하는 제2 게이트 절연막(GI2)으로 보호될 수 있다. 제1 관통홀(H1)에는 제2 게이트 절연막(GI2)을 구성하는 재료가 채워질 수 있다.
제1 게이트 절연막(GI1) 상에는 공통 전극(C)이 배치될 수 있다. 비제한적인 일례로, 공통 전극(C)은 제1 게이트 절연막(GI1)의 제3 높이부 상에 주로 배치될 수 있다. 공통 전극(C)은 제1 관통홀(H1)을 사이에 두고 서로 이격 배치될 수 있다. 공통 전극(C)은 화소 전극(PX)과 중첩되는 영역 내에 배치될 수 있다. 화소 전극(PX)과 중첩되는 영역의 공통 전극(C)은 판상형으로 구성될 수 있다. 공통 전극(C)은 화소 전극(PX)과 프린지 필드를 형성하여 수직 및 수평 전계를 형성할 수 있다. 비제한적인 일례에서, 공통 전극(C)은 ITO 또는 IZO 등의 투명 도전성 산화물로 이루어질 수 있다.
공통 전극(C)은 제2 게이트 절연막(GI2)으로 덮혀일 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1)의 일부 및 게이트 배선(G)의 일부를 덮고 있을 수 있다. 제2 게이트 절연막(GI2)은 질화규소(SiNx) 또는 질화규소(SiNx)/산화 규소(SiOx)의 이중막 등일 수 있다. 제2 게이트 절연막(GI2)은 제5 높이(W5)의 제5 높이부와 제5 높이(W5)에 비해 큰 제6 높이(W6)의 제6 높이부를 포함할 수 있다. 제5 높이부는 공통 전극(C)과 중첩되는 영역에 배치될 수 있고, 제6 높이부는 제5 높이부에 비해 제1 관통홀(H1)에 인접하게 배치될 수 있다. 제6 높이부는 제1 관통홀(H1)에 채워져 있을 수 있다. 제2 게이트 절연막(GI2) 상에는 반도체층(ACT)이 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제2 영역(R2)의 개략적인 단면도이다.
도 2를 참고하면, 제2 영역(R2)은 절연기판(ST), 게이트 배선(G), 제1 게이트 절연막(GI1), 공통 전극(C), 제2 게이트 절연막(GI2), 반도체층(ACT), 제1 식각 방지막(ES1), 데이터 배선(DA) 및 패시베이션 막(P)을 포함할 수 있다.
이하에서는, 제1 영역(R1)과 상이한 제2 영역(R2)의 각각의 구성 및 구조에 대해서만 구체적으로 설명하기로 한다.
제2 영역(R2)은 제2 식각 방지막(ES2) 상에 화소 전극(PX)이 배치되지 않는 점에서 도 1의 제1 영역(R1)과 상이하다. 패시베이션 막(P)에 화소 전극(PX)을 수용하는 제2 관통홀(H2)이 형성되지 않는 점에서 제2 영역(R2)은 도 1의 제1 영역(R1)과 상이하다. 제2 식각 방지막(ES2) 상에는 반도체층(ACT)이 배치되지 않으므로, 제2 식각 방지막(ES2)는 제1-1 높이(W1-1)의 제1-1 높이부로만 구성되는 점에서 제1 높이부와 제2 높이부를 포함하는 도 1의 제1 식각 방지막(ES1)과 상이하다.
또한, 제2 영역(R2)은 제3 콘택홀(CT3)이 제2 식각 방지막(ES2), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 모두 관통하여 형성되는 점에서, 제1 게이트 절연막(GI1) 만을 관통하는 도 1의 제1 관통홀(H1)과 상이하다. 공통 전극(C)은 제3 콘택홀(CT3)을 사이에 두고 서로 이격 배치되는 점에서 제1 관통홀(H1)을 사이에 두고 서로 이격 배치되는 도 1의 공통 전극(C)과 상이하다.
또한, 제2 영역(R2)은 제3 콘택홀(CT3)을 통해 게이트 배선(G)과 데이터 배선(DA)이 서로 전기적으로 연결되는 점에서, 제1 관통홀(H1)에 제2 게이트 절연막(GI2)이 채워져 있고, 제1 및 제2 콘택홀(CT1, CT2)을 통해 데이터 배선(DA)이 반도체층(ACT)과 전기적으로 연결되는 도 1의 제1 영역(R1)과 상이하다.
도 2를 참고하면, 절연기판(ST) 및 게이트 배선(G)상에는 제1 게이트 절연막(GI1)이 배치될 수 있다. 제2 영역(R2)의 제1 게이트 절연막(GI1)은 제3-1 높이(W3-1)의 제3-1 높이부와 제3-1 높이(W3-1)에 비해 큰 제4-1 높이(W4-1)의 제4-1 높이부를 포함할 수 있다. 제4-1 높이부는 게이트 배선(G)과 중첩되는 영역 내에 배치될 수 있다. 제4-1 높이부는 제3-1 높이부에 비해 제3 콘택홀(CT3)에 인접하게 배치될 수 있다. 제2 영역(R2)의 제2 게이트 절연막(GI2)은 제5-1 높이(W5-1)의 제5-1 높이부와 제5-1 높이(W5-1)에 비해 낮은 제6-1 높이(W6-1)의 제6-1 높이부를 포함할 수 있다. 제6-1 높이부는 제5-1 높이부에 비해 제3 콘택홀(CT3)에 인접하게 배치될 수 있다.
게이트 배선(G)은 절연기판(ST) 상에 판상형의 게이트 배선 재료층(미도시)을 형성한 후 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)의 게이트 배선 재료층(미도시)을 각각 패터닝(patterning)하는 과정을 통해 형성되고, 이후에, 절연기판(ST) 및 게이트 배선(G)을 모두 덮도록 제1 게이트 절연막(GI1)을 형성하므로, 도 1의 제3 높이부와 도 2의 제3-1 높이부는 높이(W3, W3-1)가 실질적으로 동일 내지 유사할 수 있다. 또한, 도 1의 제4 높이부와 도 2의 제4-1 높이부는 높이(W4, W4-1)가 실질적으로 동일 내지 유사할 수 있다. 또한, 도 1의 제5 높이부와 도 2의 제5-1 높이부는 높이(W5, W5-1)가 실질적으로 동일 내지 유사할 수 있다. 또한, 도 1의 제6 높이부와 도 2의 제6-1 높이부는 높이(W6, W6-1)가 실질적으로 동일 내지 유사할 수 있다. 다만, 이로 제한되는 것은 아니다.
마찬가지로, 제2 영역(R2)의 공통 전극(C), 제2 게이트 절연막(GI2), 제2 식각 방지막(ES2) 및 패시베이션 막(P)은 제1 영역(R1) 공통 전극(C), 제2 게이트 절연막(GI2), 제1 식각 방지막(ES1) 및 패시베이션 막(P)과 동일 공정 하에서 형성되므로, 도 2의 제1-1 높이부의 높이(W1-1)은 도 1의 제1 높이부(W1)과 실질적으로 동일 내지 유사할 수 있다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제3 영역(R3)의 개략적인 단면도이다.
도 3을 참고하면, 제3 영역(R3)은 절연기판(ST), 게이트 배선(G), 제1 게이트 절연막(GI1), 공통 전극(C), 제2 게이트 절연막(GI2), 반도체층(ACT), 제1 식각 방지막(ES1), 데이터 배선(DA) 및 패시베이션 막(P)을 포함할 수 있다.
이하에서는, 제1 영역(R1)과 상이한 제3 영역(R3)의 각각의 구성 및 구조에 대해서만 구체적으로 설명하기로 한다.
제3 영역(R3)은 제3 식각 방지막(ES3) 상에 화소 전극(PX)이 배치되지 않는 점에서 도 1의 제1 영역(R1)과 상이하다. 패시베이션 막(P)에 화소 전극(PX)을 수용하는 제2 관통홀(H2)이 형성되지 않는 점에서 제3 영역(R3)은 도 1의 제1 영역(R1)과 상이하다. 제3 식각 방지막(ES3) 상에는 반도체층(ACT)이 배치되지 않으므로, 제3 식각 방지막(ES3)은 제1-2 높이(W1-2)의 제1-2 높이부로만 구성되는 점에서 제1 높이부와 제2 높이부를 포함하는 도 1의 제1 식각 방지막(ES1)과 상이하다.
또한, 제3 영역(R3)은 제4 콘택홀(CT4)이 제3 식각 방지막(ES3), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 모두 관통하여 형성되는 점에서, 제1 게이트 절연막(GI1) 만을 관통하는 도 1의 제1 관통홀(H1)과 상이하다. 공통 전극(C)은 제4 콘택홀(CT4)을 사이에 두고 서로 이격 배치되는 점에서 제1 관통홀(H1)을 사이에 두고 서로 이격 배치되는 도 1의 공통 전극(C)과 상이하다.
또한, 제3 영역(R2)은 제4 콘택홀(CT4)을 통해 게이트 배선(G)과 데이터 배선(DA)이 서로 전기적으로 연결되는 점에서, 제1 관통홀(H1)에 제2 게이트 절연막(GI2)이 채워져 있고, 제1 및 제2 콘택홀(CT1, CT2)을 통해 데이터 배선(DA)이 반도체층(ACT)과 전기적으로 연결되는 도 1의 제1 영역(R1)과 상이하다.
이하에서는, 제2 영역(R2)과 상이한 제3 영역(R3)의 구성 및 구조에 대해서만 구체적으로 설명하기로 한다.
제3 영역(R3)은 제2 게이트 절연막(GI2)가 공통 전극(C)의 일부를 덮고 있는 점에서, 제2 게이트 절연막(GI2)가 공통 전극(C)의 전부를 덮고 있는 제2 영역(R2)과 상이하다. 제3 영역(R3)은 데이터 배선(DA)이 공통 전극(C) 및 게이트 배선(G)에 모두 전기적으로 연결된 점에서, 데이터 배선(DA)이 게이트 배선(G)에만 전기적으로 연결되고, 공통 전극(C)과는 제2 게이트 절연막(GI2)를 이용하여 절연된 도 2의 제2 영역(R2)과 상이하다.
도 3을 참고하면, 절연기판(ST) 및 게이트 배선(G)상에는 제1 게이트 절연막(GI1)이 배치될 수 있다. 제3 영역(R3)의 제1 게이트 절연막(GI1)은 제3-2 높이(W3-2)의 제3-2 높이부와 제3-2 높이(W3-2)에 비해 큰 제4-2 높이(W4-2)의 제4-2 높이부를 포함할 수 있다. 제4-2 높이부는 게이트 배선(G)과 중첩되는 영역 내에 배치될 수 있다. 제4-2 높이부는 제3-2 높이부에 비해 제4 콘택홀(CT4)에 인접하게 배치될 수 있다. 제3 영역(R3)의 제2 게이트 절연막(GI2)은 제5-2 높이(W5-2)의 제5-2 높이부로 구성될 수 있다.
도 2의 제3-1 높이부와 도 3의 제3-2 높이부는 높이(W3-1, W3-2)가 실질적으로 동일 내지 유사할 수 있다. 또한, 도 2의 제4-1 높이부와 도 3의 제4-2 높이부는 높이(W4-1, W4-2)가 실질적으로 동일 내지 유사할 수 있다. 또한, 도 2의 제5-1 높이부와 도 3의 제5-2 높이부는 높이(W5-1, W5-2)가 실질적으로 동일 내지 유사할 수 있다. 다만, 이로 제한되는 것은 아니다. 도 3의 제1-2 높이부의 높이(W1-2)는 도 2의 제1-1 높이부(W1-1)와 실질적으로 동일 내지 유사할 수 있다.
도 4 내지 도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정별 단면도이다.
도 4 내지 도 6을 참고하면, 제1 내지 제3 영역(R1, R2, R3)에는 각각 게이트 배선(G)이 절연기판(ST) 상에 형성될 수 있다. 전술한 바와 같이, 게이트 배선(G)은 절연기판(ST) 상에 판상형의 게이트 배선 재료층(미도시)을 형성한 후 마스크를 이용하여 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)의 게이트 배선 재료층(미도시)을 각각 패터닝(patterning)하는 과정을 통해 형성될 수 있다.
제1 내지 제3 영역(R1, R2, R3)에는 각각 제1 게이트 절연막(GI1)이 게이트 배선(G)과 절연기판(ST)을 덮도록 형성될 수 있다. 다시 말하면, 제1 게이트 절연막(GI1)은 게이트 배선(G)과 절연기판(ST) 상에 형성될 수 있다. 제1 게이트 절연막(GI1)은 평탄화막일 수 있다. 제1 게이트 절연막(GI1) 상에는 공통 전극 재료층(CL)이 형성될 수 있다. 공통 전극 재료층(CL)은 판상형으로 형성될 수 있고, 제1 게이트 절연막(GI1)의 전부를 덮을 수 있다.
도 7 내지 도 9를 참고하면, 제1 내지 제3 영역(R1, R2, R3)에는 각각 공통 전극(C)이 제1 게이트 절연막(GI1) 상에서 관통홀들(H1, HL1, HL2)을 사이에 두고 서로 이격 배치된 상태로 형성될 수 있다. 공통 전극(C)은 포토리소그래피법을 이용하여 공통 전극 재료층(도 4 내지 6의 CL)의 일부를 습식 식각 공정을 이용하여 제거함으로써, 패터닝할 수 있다.
포토레지스트(PR)로 보호되지 않은 영역에서 공통 전극 재료층(도 4 내지 6의 CL)의 일부 및 제1 게이트 절연막(GI1)의 일부가 제거되어 공통 전극(C)이 형성될 수 있고, 제1 게이트 절연막(GI1)의 일부가 노출될 수 있으며, 제1 게이트 절연막(GI1)에는 관통홀들(H1, HL1, HL2)이 형성될 수 있다.
도 10 내지 도 12를 참고하면, 제1 내지 제3 영역(R1, R2, R3)에는 각각 제2 게이트 절연막(GI2)이 게이트 배선(G), 제1 게이트 절연막(GI1)의 일부, 공통 전극(C)을 덮도록 형성될 수 있다. 제2 게이트 절연막(GI2)은 관통홀들(H1, HL1, HL2)에 채워질 수 있다.
도 10을 참고하면, 제1 영역(R1)은 선택적으로 제2 게이트 절연막(GI2) 상에 반도체층(ACT)이 형성될 수 있다. 반도체층(ACT)은 반도체 재료층(미도시)을 제2 게이트 절연막(GI2) 상에 형성한 후, 반도체 재료층의 일부를 습식 식각법을 이용하여 패터닝함으로써 형성할 수 있다.
반면에, 제2 및 제3 영역(R2, R3)의 제2 게이트 절연막(GI2) 상에는 반도체층(ACT)이 형성되지 않는다.
도 13 내지 도 15를 참고하면, 제1 내지 제3 영역(R1, R2, R3)에는 제2 게이트 절연막(GI2) 상에 각각 제1 내지 제3 식각 방지층(ES1, ES2, ES3)이 형성될 수 있다.
제1 내지 제3 식각 방지층(ES1, ES2, ES3)을 제2 게이트 절연막(GI2) 상에 형성하기 이전에, 제2 게이트 절연막(GI2)의 전면을 건식 식각할 수 있다. 이 때, 반도체층(ACT)은 건식 식각되지 않는다. 반면에, 반도체층(ACT)으로 보호되지 않은 제2 게이트 절연막(GI2)은 부분적으로 제거될 수 있고, 반도체층(ACT) 하부의 제2 게이트 절연막(GI2)은 반도체층(ACT)으로 보호되지 않은 제2 게이트 절연막(GI2)에 비해 돌출된 형태로 구성될 수 있다. 즉, 반도체층(ACT)으로 보호되지 않은 제2 게이트 절연막(GI2)과 반도체층(ACT)으로 보호된 제2 게이트 절연막(GI2) 사이에는 단차가 형성될 수 있고, 반도체층(ACT)로 보호된 제2 게이트 절연막(GI2)의 최상면이 반도체층(ACT)으로 보호되지 않은 제2 게이트 절연막(GI2)의 최상면에 비해 높을 수 있다.
도 13을 참고하면, 제1 식각 방지층(ES1)은 반도체층(ACT)과 제2 게이트 절연막(GI2) 상에 형성될 수 있고, 반도체층(ACT)와 중첩되는 영역에는 제1 및 제2 콘택홀(CT1, CT2)이 형성될 수 있다.
도 14를 참고하면, 제2 식각 방지층(ES2)은 제2 게이트 절연막(GI2) 상에 형성될 수 있고, 게이트 배선(G)과 중첩되는 영역에는 제3 콘택홀(CT3)이 형성될 수 있으며, 제3 콘택홀(CT3)은 제2 식각 방지막(ES2), 제2 게이트 절연막(GI2) 및 제1 식각 방지막(GI1)을 관통하여 형성될 수 있다.
도 15를 참고하면, 제3 식각 방지층(ES3)은 제2 게이트 절연막(GI2) 상에 형성될 수 있고, 게이트 배선(G)과 중첩되는 영역에는 제4 콘택홀(CT4)이 형성될 수 있으며, 제4 콘택홀(CT3)은 제2 식각 방지막(ES2), 제2 게이트 절연막(GI2) 및 제1 식각 방지막(GI1)을 관통하여 형성될 수 있다. 제4 콘택홀(CT4)은 공통 전극(C)의 일부를 노출시키도록 형성되는 점에서, 공통 전극(C)이 제2 게이트 절연막(GI2)에 의해 덮힌 상태로 형성되는 제3 콘택홀(CT3)과 상이하다.
도 16 내지 도 18을 참고하면, 제1 내지 제3 영역(R1, R2, R3)에는 각각 식각 방지막(ES1, ES2, ES3) 상에 데이터 배선(DA)이 형성될 수 있다. 데이터 배선(DA)은 제1 내지 제4 콘택홀들(CT1, CT2, CT3, CT4)을 통해 반도체층(ACT), 게이트 배선(G)과 각각 전기적으로 연결될 수 있다. 제1 영역(R1)은 데이터 배선(DA)이 제1 및 제2 콘택홀(CT1, CT2)을 통해 반도체층(ACT)와 전기적으로 연결되는 점에서, 데이터 배선(DA)이 제3 콘택홀(CT3)을 통해서 게이트 배선(G)과 전기적으로 연결되는 제2 영역(R2) 및 데이터 배선(DA)이 제4 콘택홀(CT3)을 통해서 게이트 배선(G) 및 공통 전극(C)에 전기적으로 연결되는 제3 영역(R3)와 상이하다.
도 1, 도 16 및 도 19를 참고하면, 제1 영역(R1)은 데이터 배선(DA)이 제1 식각 방지막(ES1) 상에서 서로 이격 배치되어 형성되어 각각 소스 전극(S), 드레인 전극(D), 화소 전극 형성부를 구성할 수 있고, 화소 전극 형성부는 화소 전극(PX)이 형성되는 위치에서 금속층(M)과 투명 전도성 산화물층(TCO)을 포함하는 데이터 배선(DA)이 서로 이격된 상태로 배치되어 형성될 수 있다.
화소 전극(PX)은 데이터 배선(DA)의 투명 전도성 산화물층(TCO)로 구성될 수 있고, 데이터 배선(DA)의 금속층(M)은 제거될 수 있다.
소스 전극(S)과 드레인 전극(D)은 제1 식각 방지막(ES1)의 제2 높이부를 사이에 두고 서로 이격 배치될 수 있고, 드레인 전극(D)의 외측으로는 공통 전극(C)과 중첩되는 영역에서 서로 이격 배치된 화소 전극(PX)이 배치될 수 있다.
도 17 및 도 18을 참고하면, 제2 및 제3 식각 방지막(ES2, ES3) 상에 형성된 데이터 배선(DA)은 제3 및 제4 콘택홀(CT3, CT4)에 수용될 수 있고, 제2 및 제3 식각 방지막(ES2, ES3)의 일부는 데이터 배선(DA)에 의해 덮혀일 수 있다.
도 19 내지 도 21을 참고하면, 데이터 배선(DA) 및 식각 방지막들(ES1, ES2, ES3) 상에는 패시베이션 막(P)이 형성될 수 있고, 패시베이션 막(P)은 데이터 배선(DA) 및 식각 방지막들(ES1, ES2, ES3)을 덮도록 형성되며, 평탄화막일 수 있다.
도 19에 도시된 제조 공정 이후에, 화소 전극 형성부에 형성된 패시베이션 막(P)과 데이터 배선(DA)의 금속층(M)을 습식 식각법을 이용하여 제거함으로써 제2 관통홀(H2)과 투명 전도성 산화물층(TCO)로 구성된 도 1의 화소 전극(PX)을 형성할 수 있다. 이로써, 박막 트랜지스터 기판의 제1 영역(R1)이 완성될 수 있다.
도 20 및 도 21에 도시된 제조 공정 이후에, 제2 영역(R2) 및 제3 영역(R3)은 공정이 더 이상 진행되지 않는다. 다시 말하면, 도 20 및 도 21에 도시된 제조 공정을 통해 박막 트랜지스터 기판의 제2 영역(R2) 및 제3 영역(R3)이 완성될 수 있다.
도 22는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제1 영역(R1)의 개략적인 제조 공정 단면도이다. 도 23은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제1 영역(R1)의 개략적인 단면도이다.
도 22 를 참고하면, 제1 및 제2 콘택홀(CT1, CT2)이 반도체층(ACT)의 양 단부가 완전히 노출시키도록 형성된 것을 제외하고는 도 13과 동일하다. 비제한적인 일례에서는, 하프-톤 마스크를 이용하여 제1 식각 방지막(ES1)의 일부를 제거함으로써 반도체층(ACT)의 양 단부를 노출시킬 수 있다.
도 23을 참고하면, 소스 전극(S)과 드레인 전극(D)이 제1 및 제2 콘택홀(CT1, CT2)을 통해서 제2 게이트 절연막(GI2) 및 반도체층(ACT) 상에 모두 형성되는 점에서 제1 및 제2 콘택홀(CT1, CT2)를 통해 반도체층(ACT) 상에만 소스 전극(S)과 드레인 전극(D)이 형성된 도 1의 제1 영역(R1)과 상이하다.
이상 첨부된 도면을 참고하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ST: 절연기판
GI1: 제1 게이트 절연막
C: 공통 전극
GI2: 제2 게이트 절연막
ACT: 반도체층
ES: 식각 방지막
ES1: 제1 식각 방지막, ES2: 제2 식각 방지막, ES3: 제3 식각 방지막
DA: 데이터 배선
S: 소스 전극, D: 드레인 전극, M: 금속층, TCO: 투명 전도성 산화물층
P: 패시베이션 막
PX: 화소 전극

Claims (20)

  1. 반도체층;
    상기 반도체층을 덮고 있는 식각 방지막;
    상기 식각 방지막을 관통하는 제1 및 제2 콘택홀;
    상기 식각 방지막 상에 배치되고, 상기 제1 콘택홀을 통해 상기 반도체층과 전기적으로 연결된 소스 전극;
    상기 식각 방지막 상에서 상기 소스 전극과 이격 배치되고, 상기 제2 콘택홀을 통해 상기 반도체층과 전기적으로 연결되며, 투명 전도성 산화물층과 금속층을 포함하는 드레인 전극; 및
    상기 식각 방지막 상에 배치되고 상기 투명 전도성 산화물층으로 구성된 화소 전극;
    을 포함하는 제1 영역을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 제1 영역은,
    게이트 배선;
    상기 게이트 배선을 덮고 있는 제1 게이트 절연막;
    상기 제1 게이트 절연막을 관통하여 상기 게이트 배선의 일부를 노출시키는 관통홀;
    상기 제1 게이트 절연막 상에서 상기 관통홀을 사이에 두고 서로 이격 배치된 공통 전극; 및
    상기 공통 전극, 상기 제1 게이트 절연막 및 상기 관통홀을 통해 노출된 상기 게이트 배선을 덮고 있는 제2 게이트 절연막;
    을 더 포함하는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 제1 영역은,
    상기 소스 전극과 상기 드레인 전극을 덮고 있는 패시베이션(passivation)막; 및
    상기 패시베이션 막을 관통하는 관통홀을 더 포함하고,
    상기 화소 전극은 상기 관통홀 내에 배치되는 박막 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 화소 전극은 절개 패턴을 포함하는 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    게이트 배선;
    상기 게이트 배선을 덮고 있는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고 서로 이격 배치된 공통 전극;
    상기 제1 게이트 절연막 상에 배치되고 상기 공통 전극을 덮고 있는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 배치된 식각 방지막;
    상기 제1 및 제2 게이트 절연막과 상기 식각 방지막을 관통하는 콘택홀;
    상기 관통홀을 통해 상기 게이트 배선과 전기적으로 연결되고, 상기 제2 게이트 절연막에 의해 상기 공통 전극과 절연된 데이터 배선; 및
    상기 데이터 배선을 덮고 있는 패시베이션 막;
    을 포함하는 제2 영역을 더 포함하는 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    게이트 배선;
    상기 게이트 배선을 덮고 있는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고 서로 이격 배치된 공통 전극;
    상기 제1 게이트 절연막 상에 배치된 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 배치된 식각 방지막;
    상기 제1 및 제2 게이트 절연막과 상기 식각 방지막을 관통하는 콘택홀;
    상기 관통홀을 통해 상기 게이트 배선 및 상기 공통 전극과 전기적으로 연결된 데이터 배선; 및
    상기 데이터 배선을 덮고 있는 패시베이션 막;
    을 포함하는 제3 영역을 더 포함하는 박막 트랜지스터 기판.
  7. 제5 항에 있어서,
    상기 데이터 배선은 투명 전도성 산화물층과 상기 투명 전도성 산화물 층 상에 배치된 금속층을 포함하고, 상기 투명 전도성 산화물층은 상기 콘택홀을 통해 게이트 배선과 접촉되며, 상기 공통 전극과는 상기 제2 게이트 절연막에 의해 절연된 박막 트랜지스터 기판.
  8. 제6 항에 있어서,
    상기 데이터 배선은 투명 전도성 산화물층과 상기 투명 전도성 산화물 층 상에 배치된 금속층을 포함하고, 상기 투명 전도성 산화물층은 상기 콘택홀을 통해 게이트 배선 및 상기 공통 전극과 접촉된 박막 트랜지스터 기판.
  9. 제1 항에 있어서,
    제1 및 제2 콘택홀은 상기 반도체층과 중첩되는 영역에 형성된 박막 트랜지스터 기판.
  10. 제1 항에 있어서,
    상기 식각 방지막은 제1 높이부와 상기 제1 높이부에 비해 작은 높이 값의 제2 높이부를 포함하고, 상기 제2 높이부는 상기 반도체층과 중첩되는 영역에 배치되며, 상기 제1 높이부에 비해 상기 콘택홀에 인접하게 배치된 박막 트랜지스터 기판.
  11. 제5 항에 있어서,
    상기 식각 방지막은 제1-1 높이부로 구성된 박막 트랜지스터 기판.
  12. 제6 항에 있어서,
    상기 식각 방지막은 제1-2 높이부로 구성된 박막 트랜지스터 기판.
  13. 제2 항에 있어서,
    상기 제1 게이트 절연막은 제3 높이부와 상기 제3 높이부에 비해 작은 높이 값의 제4 높이부를 포함하고, 상기 제4 높이부는 상기 제3 높이부에 비해 상기 관통홀에 인접하게 배치되며,
    상기 제2 게이트 절연막은 제5 높이부와 상기 제5 높이부에 비해 큰 높이 값의 제6 높이부를 포함하고, 상기 제5 높이부는 상기 공통 전극과 중첩되는 영역에 배치되며, 상기 제6 높이부는 상기 제5 높이부에 비해 상기 관통홀에 인접하게 배치된 박막 트랜지스터 기판.
  14. 제5 항에 있어서,
    상기 제1 게이트 절연막은 제3-1 높이부와 상기 제3-1 높이부에 비해 작은 높이 값의 제4-1 높이부를 포함하고, 상기 제4-1 높이부는 상기 제3-1 높이부에 비해 상기 콘택홀에 인접하게 배치되며,
    상기 제2 게이트 절연막은 제5-1 높이부와 상기 제5-1 높이부에 비해 큰 높이 값의 제6-1 높이부를 포함하고, 상기 제5-1 높이부는 상기 공통 전극과 중첩되는 영역에 배치되며, 상기 제6-1 높이부는 상기 제5-1 높이부에 비해 상기 콘택홀에 인접하게 배치된 박막 트랜지스터 기판.
  15. 제6 항에 있어서,
    상기 제1 게이트 절연막은 제3-2 높이부와 상기 제3-2 높이부에 비해 작은 높이 값의 제4-2 높이부를 포함하고, 상기 제4-2 높이부는 상기 제3-2 높이부에 비해 상기 콘택홀에 인접하게 배치되며,
    상기 제2 게이트 절연막은 제5-2 높이부로 구성된 박막 트랜지스터 기판.
  16. 반도체층;
    상기 반도체층을 덮고 있는 식각 방지막;
    상기 식각 방지막을 관통하는 콘택홀;
    제1 높이의 식각 방지막과 상기 제1 높이에 비해 작은 제2 높이의 식각 방지막을 포함하고, 상기 제2 높이의 식각 방지막이 상기 반도체층과 중첩되는 영역에 배치되며, 상기 제1 높이의 식각 방지막에 비해 상기 콘택홀에 인접하게 배치된 제1 영역; 및
    상기 제2 높이에 비해 높은 제1-1 높이의 식각 방지막을 포함하는 제2 영역;
    을 포함하는 박막 트랜지스터 기판.
  17. 제16 항에 있어서,
    상기 제2 높이에 비해 높은 제1-2 높이의 식각 방지막을 포함하는 제3 영역;
    을 더 포함하는 박막 트랜지스터 기판.
  18. 제16 항에 있어서,
    데이터 배선을 더 포함하고,
    상기 제1 영역은 상기 데이터 배선이 상기 콘택홀을 통해 상기 반도체층과 전기적으로 연결되고,
    상기 제2 영역은 상기 데이터 배선이 공통 전극과는 절연되고, 상기 콘택홀을 통해 게이트 배선과 전기적으로 연결되는 박막 트랜지스터 기판.
  19. 제18 항에 있어서,
    상기 데이터 배선이 상기 콘택홀을 통해서 게이트 배선 및 데이터 배선과 전기적으로 연결된 제3 영역을 더 포함하는 박막 트랜지스터 기판.
  20. 제16 항에 있어서,
    게이트 배선과 공통 전극을 더 포함하고, 상기 공통 전극은 상기 반도체층과 상기 게이트 배선의 사이에 배치되는 박막 트랜지스터 기판.
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