JP6740015B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
薄膜トランジスタは、半導体層に用いる材料によって様々な特性を示す。例えば、低温ポリシリコン半導体を半導体層に用いた場合、信頼性が良好な薄膜トランジスタを得ることができる。また、酸化物半導体を半導体層に用いた場合、オフ電流が小さい薄膜トランジスタを得ることができる。ポリシリコン半導体層を備えた薄膜トランジスタと、酸化物半導体層を備えた薄膜トランジスタとが同一基板に作製された表示装置において、多結晶シリコン半導体層が酸化物半導体層よりも上層に位置する技術が知られている。このような表示装置においては、ポリシリコン半導体層まで貫通したコンタクトホールを形成した後に、ポリシリコン半導体層の表面に形成された自然酸化膜を除去するために、洗浄が施される。このとき、洗浄に用いられるフッ化水素酸（ＨＦ）などの洗浄液により、酸化物半導体層が、エッチングされるおそれがある。
特開２０１０−００３９１０号公報
本実施形態の目的は、信頼性の低下を抑制可能、且つ効率的に生産可能な半導体装置、及び半導体装置の製造方法を提供することにある。
本実施形態によれば、絶縁基板と、前記絶縁基板の上方に位置する第１半導体層と、前記絶縁基板の上方に位置し、前記第１半導体層と異なる物質で形成された第２半導体層と、前記第１半導体層と前記第２半導体層とを覆い、前記第１半導体層まで貫通する第１コンタクトホールと前記第２半導体層まで貫通する第２コンタクトホールとが形成された絶縁層と、前記第１コンタクトホール、又は前記第２コンタクトホール内で前記第１半導体層、及び前記第２半導体層の内のいずれか一方を覆い、導電性を有するバリア層と、前記第１コンタクトホール、又は前記第２コンタクトホール内で前記バリア層に接触する第１導電層と、備えている半導体装置が提供される。
本実施形態によれば、絶縁基板と、前記絶縁基板の上方に位置する第１半導体層と、前記絶縁基板の上方に位置し、前記第１半導体層と異なる物質で形成された第２半導体層と、前記第１半導体層と前記第２半導体層とを覆う絶縁層と、を備える半導体装置の製造方法であって、前記絶縁層を前記第１半導体層まで貫通する第１コンタクトホールを形成し、前記絶縁層と前記第１半導体層との上に導電性のバリア層を成膜し、前記バリア層及び前記絶縁層を前記第２半導体層まで貫通する第２コンタクトホールを形成し、前記第１コンタクトホール内で前記バリア層に接触する第１導電層を形成する、半導体装置の製造方法が提供される。
図１は、第１実施形態に係る半導体装置の構成の一例を示す断面図である。 図２Ａは、第１実施形態に係るコンタクトホールの形成工程を示す断面図である。 図２Ｂは、第１実施形態に係るバリア層の成膜工程を示す断面図である。 図２Ｃは、第１実施形態に係るコンタクトホールの形成工程を示す断面図である。 図２Ｄは、第１実施形態に係る導電層の成膜工程を示す断面図である。 図３は、第２実施形態に係る半導体装置の構成の一例を示す断面図である。 図４Ａは、第２実施形態に係るコンタクトホールの形成工程を示す断面図である。 図４Ｂは、第２実施形態に係るバリア層の成膜工程を示す断面図である。 図４Ｃは、第２実施形態に係るコンタクトホールの形成工程を示す断面図である。 図４Ｄは、第２実施形態に係る導電層の成膜工程を示す断面図である。 図５は、第３実施形態に係る半導体装置の構成の一例を示す断面図である。 図６は、図５のＡ−Ａ線から端子を平面視した場合の平面図である。 図７Ａは、第３実施形態に係るコンタクトホールの形成工程を示す断面図である。 図７Ｂは、第３実施形態に係るバリア層の成膜工程を示す断面図である。 図７Ｃは、第３実施形態に係るコンタクトホールの形成工程を示す断面図である。 図７Ｄは、第３実施形態に係る導電層の成膜工程を示す断面図である。
以下、実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
なお、実施形態の説明において、上（または上方）とは、方向Ｚの矢印の向きに相当し、下（または下方）とは、方向Ｚの矢印とは逆の向きに相当するものとする。
図１は、第１実施形態に係る半導体装置１の構成の一例を示す断面図である。図１に示した半導体装置１は、複数の薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）ＴＲ１及びＴＲ２を備えたＴＦＴ基板である。
半導体装置１は、絶縁基板１０と、アンダーコート層ＵＣと、半導体層ＳＣ１と、絶縁膜１１と、ゲート電極ＭＬ１と、金属層ＳＬと、絶縁膜１２と、絶縁膜１３と、半導体層ＳＣ２と、絶縁膜１４と、ゲート電極ＭＬ２と、絶縁膜１５と、を備えている。以下で、絶縁基板１０上に、積層されたアンダーコート層ＵＣ、絶縁膜１１、絶縁膜１２、絶縁膜１３、絶縁膜１４、及び絶縁膜１５をまとめて絶縁層ＩＬと称する場合もある。また、絶縁層ＩＬにおいて、半導体層ＳＣ１と、半導体層ＳＣ２との間に位置する絶縁膜１１、１２、及び１３を層間絶縁層と称する場合もある。
絶縁基板１０は、例えば、光透過性を有するガラス基板や樹脂基板で形成されている。アンダーコート層ＵＣは、絶縁層であり、絶縁基板１０の上に位置している。アンダーコート層ＵＣは、単層構造であっても良いし、多層構造であっても良い。例えば、アンダーコート層ＵＣは、シリコン窒化物膜とシリコン酸化物膜とを備えている。
半導体層ＳＣ１は、絶縁基板１０の上方に位置し、図示した例ではアンダーコート層ＵＣの上に形成されている。半導体層ＳＣ１は、シリコン系半導体で形成されており、一例では、多結晶シリコン（ポリシリコン）で形成されている。半導体層ＳＣ１は、高抵抗領域ＳＣｃ１と、高抵抗領域ＳＣｃ１よりも電気抵抗の低い低抵抗領域ＳＣａ１、ＳＣｂ１と、を有している。なお、図示しないが、絶縁基板１０と半導体層ＳＣ１との間に遮光膜が配置されても良い。
絶縁膜１１は、半導体層ＳＣ１を覆っている。図示した例では、絶縁膜１１は、アンダーコート層ＵＣの上にも位置している。一例では、絶縁膜１１は、シリコン酸化物で形成されている。
ゲート電極ＭＬ１は、絶縁膜１１の上に位置しており、絶縁膜１１を介して半導体層ＳＣ１に対向している。ゲート電極ＭＬ１は、半導体層ＳＣ１の高抵抗領域ＳＣｃ１に対向している。金属層ＳＬは、絶縁膜１１の上に位置しており、ゲート電極ＭＬ１から離間している。ゲート電極ＭＬ１及び金属層ＳＬは、それぞれ、導電性の金属材料で形成されている。図示した例では、ゲート電極ＭＬ１及び金属層ＳＬは、同一層に位置しているため、同じ材料で一括に形成することもできる。ゲート電極ＭＬ１は、図示しない第１走査線と電気的に接続されている。金属層ＳＬは、半導体層ＳＣ２の直下に位置している。金属層ＳＬは、絶縁基板１０及びアンダーコート層ＵＣを介して入射した光の半導体層ＳＣ２への照射を阻止する遮光膜として機能してもよい。金属層ＳＬは、ゲート電極として機能してもよい。金属層ＳＬは、蓄積容量の電極として機能してもよい。金属層SLは、用途によりパターン面積を変更してもよい。また、金属層ＳＬは、遮光膜として機能する場合には、金属材料以外の物質で形成された層と置換されてもよい。なお、半導体装置１が有機エレクトロルミネッセンス（ＥＬ）表示装置に適用される場合には、金属層ＳＬは、省略しても良い。
絶縁膜１２は、絶縁膜１１の上に位置し、ゲート電極ＭＬ１及び金属層ＳＬを覆っている。一例では、絶縁膜１２は、シリコン窒化物で形成されている。
絶縁膜１３は、絶縁膜１２の上に位置している。図示した例では、絶縁膜１３は、絶縁膜１２と絶縁膜１４との間に位置している。絶縁膜１３は、一例ではシリコン酸化物で形成されている。
半導体層ＳＣ２は、絶縁基板１０に対して、半導体層ＳＣ１よりも上方に位置している。図示した例では、半導体層ＳＣ２は、絶縁膜１３の上に位置しており、絶縁膜１２及び１３を介して金属層ＳＬに対向している。半導体層ＳＣ２は、金属酸化物系の半導体で形成されている。半導体特性の観点から、半導体層ＳＣ２を形成する金属酸化物は、インジウム、ガリウム、亜鉛、錫のうち少なくとも１種類の金属を含んでいることが望ましい。半導体層ＳＣ２は、高抵抗領域ＳＣｃ２と、高抵抗領域ＳＣｃ２よりも電気抵抗の低い低抵抗領域ＳＣａ２及びＳＣｂ２と、を有している。
絶縁膜１４は、絶縁膜１３の上に位置し、半導体層ＳＣ２を覆っている。絶縁膜１４は、一例では、シリコン酸化物で形成されている。
ゲート電極ＭＬ２は、絶縁膜１４の上に位置しており、絶縁膜１４を介して半導体層ＳＣ２に対向している。ゲート電極ＭＬ２は、半導体層ＳＣ２の高抵抗領域ＳＣｃ２に対向している。ゲート電極ＭＬ２は、導電性の金属材料で形成されている。ゲート電極ＭＬ２は、図示しない第２走査線と電気的に接続されている。絶縁膜１５は、ゲート電極ＭＬ２を覆っている。図示した例では、絶縁膜１５は、絶縁膜１４の上にも位置する。絶縁膜１５は、単層構造であっても良いし、多層構造であっても良い。一例では、絶縁膜１５は、シリコン窒化物やシリコン酸化膜で形成されている。
さらに、半導体装置１は、端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、及びＴ３を備えている。端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、及びＴ３は、それぞれ、絶縁膜１５の上に位置している。端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、及びＴ３は、図示を省略した配線等と電気的に接続される。図示した例では、端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、及びＴ３は、それぞれ、バリア層ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２ａ、ＢＣ２ｂ、及びＢＣ３と、導電層ＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａ、ＭＣ２ｂ、及びＭＣ３とを備えている。
バリア層ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２ａ、ＢＣ２ｂ、及びＢＣ３は、同一の導電性の金属材料、合金、又は低抵抗の酸化物で形成されている。さらに、本実施形態において、バリア層ＢＣは、後述する製造方法において、洗浄するための物質、例えば、フッ化水素酸に対する耐性を有することが望ましい。バリア層ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２ａ、ＢＣ２ｂ、及びＢＣ３は、単層構造であっても良いし、多層構造であっても良く、例えば、チタン（Ｔｉ）等で形成されている。
導電層ＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａ、ＭＣ２ｂ、及びＭＣ３は、例えば、導電性の金属材料で形成され、単層構造であっても良いし、多層構造であっても良い。例えば、導電層ＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａ、ＭＣ２ｂ、及びＭＣ３は、チタン／アルミニウム／チタンの多層構造である。
端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、及びＴ３の各々の端部は、平面視した場合、導電層ＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａ、ＭＣ２ｂ、及びＭＣ３と、バリア層ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２ａ、ＢＣ２ｂ、及びＢＣ３とが重なるように形成されている。
端子Ｔ１ａ及びＴ１ｂは、それぞれ、絶縁膜１１、１２、１３、１４、及び１５を貫通したコンタクトホールＣＨ１ａ及びＣＨ１ｂ内を覆い、半導体層ＳＣ１に電気的に接続されている。図示した例では、端子Ｔ１ａ及びＴ１ｂにおいて、バリア層ＢＣ１ａ及びＢＣ１ｂは、それぞれ、絶縁膜１５（又は、絶縁層ＩＬ）の上面に位置し、コンタクトホールＣＨ１ａ及びＣＨ１ｂ内において半導体層ＳＣ１上にはない。導電層ＭＣ１ａ及びＭＣ１ｂは、それぞれ、絶縁膜１５の上面において、バリア層ＢＣ１ａ及びＢＣ１ｂの上に位置し、且つコンタクトホールＣＨ１ａ及びＣＨ１ｂ内で、半導体層ＳＣ１を覆っている。導電層ＭＣ１ａは、コンタクトホールＣＨ１ａにおいて低抵抗領域ＳＣａ１に接触し、導電層ＭＣ１ｂは、コンタクトホールＣＨ１ｂにおいて低抵抗領域ＳＣｂ１に接触している。なお、端子Ｔ１ａ及びＴ１ｂは、それぞれ、絶縁膜１５の上面と、コンタクトホールＣＨ１ａ及びＣＨ１ｂ内とで層の厚みが異なっていてもよい。
端子Ｔ２ａ及びＴ２ｂは、それぞれ、絶縁膜１４及び１５を貫通したコンタクトホールＣＨ２ａ及びコンタクトホールＣＨ２ｂ内を覆い、半導体層ＳＣ２に電気的に接続されている。図示した例では、端子Ｔ２ａ及びＴ２ｂにおいて、バリア層ＢＣ２ａ及びＢＣ２ｂは、それぞれ、絶縁膜１５の上面に位置し、且つコンタクトホールＣＨ２ａ及びＣＨ２ｂ内で、半導体層ＳＣ２を覆っている。導電層ＭＣ２ａ及びＭＣ２ｂは、それぞれ、絶縁膜１５の上面とコンタクトホールＣＨ２ａ及びＣＨ２ｂ内とにおいて、バリア層ＢＣ２ａ及びＢＣ２ｂの上に位置している。バリア層ＢＣ２ａは、コンタクトホールＣＨ２ａにおいて低抵抗領域ＳＣａ２に接触し、導電層ＭＣ２ａは、コンタクトホールＣＨ２ａにおいてバリア層ＢＣ２ａに接触している。バリア層ＢＣ２ｂは、コンタクトホールＣＨ２ｂにおいて低抵抗領域ＳＣｂ２に接触し、導電層ＭＣ２ｂは、コンタクトホールＣＨ２ｂにおいてバリア層ＢＣ２ｂに接触している。
端子Ｔ３は、絶縁膜１２、１３、１４、及び１５を貫通したコンタクトホールＣＨ３内を覆い、金属層ＳＬに電気的に接続されている。図示した例では、端子Ｔ３において、バリア層ＢＣ３は、絶縁膜１５の上面に位置し、コンタクトホールＣＨ３内には存在しない。導電層ＭＣ３は、絶縁膜１５の上面においては、バリア層ＢＣ３の上に位置し、且つコンタクトホールＣＨ３内で、金属層ＳＬを覆っている。なお、端子Ｔ３は、絶縁膜１５の上と、コンタクトホールＣＨ３内とで層の厚みが異なっていてもよい。端子Ｔ３は、例えば、固定電位の電源線や、図示しない走査線と電気的に接続されていても良い。端子Ｔ３が電源線と接続されている場合には、金属層ＳＬを遮光膜や容量電極等として機能させることができる。また、端子Ｔ３が走査線と電気的に接続されている場合には、金属層ＳＬを薄膜トランジスタＴＲ２のゲート電極として機能させることができる。なお、金属層ＳＬは、電気的にフローティングであっても良く、この場合には端子Ｔ３及びコンタクトホールＣＨ３は省略しても良い。
図示した例では、薄膜トランジスタＴＲ１及びＴＲ２は、ゲート電極ＭＬ１及びゲート電極ＭＬ２がそれぞれ半導体層ＳＣ１及びＳＣ２の上方に位置する、いわゆるトップゲート構造のＴＦＴである。ただし、薄膜トランジスタＴＲ１及びＴＲ２の構造は、特に限定されるものではなく、薄膜トランジスタＴＲ１又はＴＲ２は、ボトムゲート構造であってもよい。
次に、図２Ａ、２Ｂ、２Ｃ、及び２Ｄを参照して、本実施形態の半導体装置１の製造方法を説明する。
図２Ａは、本実施形態に係るコンタクトホールＣＨ２ａ及びＣＨ２ｂの形成工程を示す断面図であり、図２Ｂは、本実施形態に係るバリア層ＢＣの成膜工程を示す断面図であり、図２Ｃは、本実施形態に係るコンタクトホールＣＨ１ａ及びＣＨ１ｂの形成工程を示す断面図であり、図２Ｄは、本実施形態に係る導電層ＭＣの成膜工程を示す断面図である。
はじめに、図２Ａに図示するように、絶縁基板１０の上に絶縁層ＩＬ、半導体層ＳＣ１及びＳＣ２、金属層ＳＬ、ゲート電極ＭＬ１及びＭＬ２などが形成された後に、コンタクトホールＣＨ２ａ及びＣＨ２ｂが形成される。より具体的には、絶縁膜１５の上に、フォトリソグラフィプロセスを経てパターニングされたフォトレジストを形成した後に、フォトレジストから露出した領域をエッチングするフォトエッチングプロセス（以下、単にフォトエッチングと称する）により、絶縁層ＩＬを半導体層ＳＣ２まで貫通したコンタクトホールＣＨ２ａ及びＣＨ２ｂが形成される。
次に、図２Ｂに図示するように、バリア層ＢＣが、図２Ａに図示した状態の絶縁層ＩＬの上と、コンタクトホールＣＨ２ａ及びＣＨ２ｂを介して半導体層ＳＣ２の上とに成膜される。バリア層ＢＣは、前述したバリア層ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２ａ、ＢＣ２ｂ、及びＢＣ３に加工する以前の状態の層である。
次に、図２Ｃに図示するように、コンタクトホールＣＨ１ａ及びＣＨ１ｂが、例えば、フォトエッチングにより、バリア層ＢＣ及び絶縁層ＩＬを一括で半導体層ＳＣ１までエッチングすることで形成される。この後、半導体層ＳＣ１の自然酸化膜、例えば、シリコン（Ｓｉ）酸化膜を除去するために、洗浄、例えば、フッ化水素酸（ＨＦ）洗浄が実行される。このとき、半導体層ＳＣ２は、バリア層ＢＣにより、洗浄するための物質であるフッ化水素酸から保護されている。
さらに、図２Ｄに図示するように、導電層ＭＣが、図２Ｃに図示したバリア層ＢＣの上と、コンタクトホールＣＨ１ａ及びＣＨ１ｂを介して半導体層ＳＣ１の上とに成膜される。導電層ＭＣは、前述した導電層ＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａ、ＭＣ２ｂ、及びＭＣ３に加工する以前の状態の層である。最後に、図２Ｄに図示したバリア層ＢＣ及び導電層ＭＣが、例えば、フォトエッチングにより一括にパターニングされ、一例として、図１に図示した半導体装置１の端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、及びＴ３が形成される。
以上のように、本実施形態によれば、コンタクトホールＣＨ２ａ及びＣＨ２ｂ内にバリア層ＢＣを成膜した後に、バリア層ＢＣと絶縁層ＩＬとを一括でエッチングすることで、コンタクトホールＣＨ１ａ及びＣＨ１ｂが形成される。そのため、半導体装置１は、酸化物半導体製の半導体層ＳＣ２を保護した状態で、多結晶シリコン製の半導体層ＳＣ１に形成された自然酸化膜を洗浄により、除去することができる。バリア層ＢＣは、導電性を有しているため、コンタクトホールＣＨ２ａ及びＣＨ２ｂから除去する必要はなく、半導体層ＳＣ２に電気的に接続された端子Ｔ２ａ及びＴ２ｂを形成することができる。さらに、バリア層ＢＣと絶縁層ＩＬとを一括でエッチングすることで、製造工程を削減できる。また、半導体装置１は、薄膜トランジスタＴＲ２がトップゲート構造である場合、半導体層ＳＣａ２やＳＣｂ２の上にコンタクトホール形成時の半導体層突き抜け防止用の導電層、例えば、メタル層等を形成するための工程を必要としない。したがって、半導体装置１は、信頼性の低下を抑制し、且つ効率的な生産を実現可能である。
次に、他の実施形態に係る半導体装置について説明する。以下に説明する他の実施形態において、前述した第１実施形態と同一の部分には、同一の参照符号を付しその詳細な説明を省略し、第１実施形態と異なる部分を中心に詳細に説明する。なお、他の実施形態においても、上記した第１実施形態と同様の効果を得ることができる。
図３は、第２実施形態に係る半導体装置の構成の一例を示す断面図である。第２実施形態の半導体装置１は、第１実施形態の半導体装置１と比較して、バリア層ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２ａ、及びＢＣ２ｂと、導電層ＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａ、及びＭＣ２ｂとの位置が異なる点で相違している。なお、図示した例では、半導体装置１は、コンタクトホールＣＨ３と、端子Ｔ３とを有していない、図１に示した第２実施形態と同様に、これらを有していてもよい。
図示した例では、端子Ｔ１ａ及びＴ１ｂにおいて、バリア層ＢＣ１ａ及びＢＣ１ｂは、それぞれ、絶縁膜１５の上面に位置し、且つコンタクトホールＣＨ１ａ及びＣＨ１ｂ内で、半導体層ＳＣ１を覆っている。導電層ＭＣ１ａ及びＭＣ１ｂは、それぞれ、バリア層ＢＣ１ａ及びＢＣ１ｂの上に位置している。さらに、図示した例では、端子Ｔ２ａ及びＴ２ｂにおいて、バリア層ＢＣ２ａ及びＢＣ２ｂは、それぞれ、絶縁膜１５の上面に位置し、コンタクトホールＣＨ２ａ及びＣＨ２ｂ内には存在しない。導電層ＭＣ２ａ及びＭＣ２ｂは、それぞれ、バリア層ＢＣ２ａ及びＢＣ２ｂの上に位置し、且つコンタクトホールＣＨ２ａ及びＣＨ２ｂ内で、半導体層ＳＣ２を覆っている。
次に、図４Ａ、４Ｂ、４Ｃ、及び４Ｄを参照して、本実施形態に係る半導体装置１の製造方法を説明する。
図４Ａは、本実施形態に係るコンタクトホールＣＨ１ａ及びＣＨ１ｂの形成工程を示す断面図であり、図４Ｂは、本実施形態に係るバリア層ＢＣの成膜工程を示す断面図であり、図４Ｃは、本実施形態に係るコンタクトホールＣＨ２ａ及びＣＨ２ｂの形成工程を示す断面図であり、図４Ｄは、本実施形態に係る導電層ＭＣの成膜工程を示す断面図である。
はじめに、図４Ａに図示するように、フォトエッチング（プロセス）により、絶縁層ＩＬを半導体層ＳＣ１まで貫通したコンタクトホールＣＨ１ａ及びＣＨ１ｂが形成される。この後、半導体層ＳＣ１の自然酸化膜を除去するために、洗浄が実行される。
次に、図４Ｂに図示するように、バリア層ＢＣが、半導体層ＳＣ１の酸化を防止するために、図４Ａに図示した状態の絶縁層ＩＬの上とコンタクトホールＣＨ１ａ及びＣＨ１ｂを介して半導体層ＳＣ１の上とに成膜される。
次に、図４Ｃに図示するように、コンタクトホールＣＨ２ａ及びＣＨ２ｂが、例えば、フォトエッチングにより、バリア層ＢＣ及び絶縁層ＩＬを半導体層ＳＣ２まで一括でエッチングすることで形成される。
さらに、図４Ｄに図示するように、導電層ＭＣが、図４Ｃに図示した状態のバリア層ＢＣの上とコンタクトホールＣＨ１ａ及びＣＨ２ｂを介して半導体層ＳＣ２の上とに成膜される。最後に、図４Ｄに図示したバリア層ＢＣ及び導電層ＭＣが、例えば、フォトエッチングにより一括にパターニングされ、一例として、図３に図示した半導体装置１の端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、及びＴ２ｂが形成される。
このような第２実施形態においても、第１実施形態と同様の効果が得られる。
図５は、第３実施形態に係る半導体装置の構成の一例を示す断面図である。
第３実施形態に係る半導体装置１は、前述の実施形態に係る半導体装置１と比較して、薄膜トランジスタＴＲ１及びＴＲ２の離間距離が前述の実施形態よりも近い点で相違している。
本実施形態に係る半導体装置１は、コンタクトホールＣＨ２ａのエッジの内側にコンタクトホールＣＨ１ｂが形成され、前述の実施形態の端子Ｔ１ｂ及びＴ２ａに換えて、端子Ｔ１２を備える。端子Ｔ１２は、バリア層ＢＣ１２と、導電層ＭＣ１２とを備えている。端子Ｔ１２は、コンタクトホールＣＨ１ｂ及びＣＨ２ａ内を覆い、半導体層ＳＣ１及びＳＣ２に電気的に接続されている。図示した例では、端子Ｔ１２において、バリア層ＢＣ１２は、絶縁膜１５の上に位置し、且つコンタクトホールＣＨ２ａ内で、半導体層ＳＣ２を覆っている。導電層ＭＣ１２は、絶縁膜１５の上面において、バリア層ＢＣ１２の上に位置し、且つコンタクトホールＣＨ２ａのエッジの内側に形成されたコンタクトホールＣＨ１ｂ内で、半導体層ＳＣ１を覆っている。つまり、導電層ＭＣ１２は、半導体層ＳＣ１及びＳＣ２を電気的に接続している。
図６は、図５のＡ−Ａ線から端子Ｔ１２を平面視した場合の平面図である。
図６に図示すように、コンタクトホールＣＨ１ｂ及びＣＨ２ａは、平面視した場合に重なるように形成されている。なお、コンタクトホールＣＨ１ｂ及びＣＨ２ａは、平面視した場合に全領域で重なるように形成する必要はなく、少なくとも一部の領域が重なるように形成されていればよい。また、図６に図示すように、端子Ｔ１２において、バリア層ＢＣ１２と導電層ＭＣ１２との端面は、平面視した場合に重なるように形成されている。
次に、図７Ａ、７Ｂ、７Ｃ、及び７Ｄを参照して、本実施形態に係る半導体装置１の製造方法を説明する。なお、端子Ｔ１ａ及びＴ２ｂの製造方法に関しては、第１実施形態と同等の製造方法が適用できるので、詳細な説明を省略する。
図７Ａは、本実施形態に係るコンタクトホールＣＨ２ａの形成工程を示す断面図であり、図７Ｂは、本実施形態に係るバリア層ＢＣの成膜工程を示す断面図であり、図７Ｃは、本実施形態に係るコンタクトホールＣＨ１ｂの形成工程を示す断面図であり、図７Ｄは、本実施形態に係る導電層ＭＣの成膜工程を示す断面図である。
はじめに、図７Ａに図示するように、フォトエッチング（プロセス）により、絶縁層ＩＬを半導体層ＳＣ２まで貫通したコンタクトホールＣＨ２ａが形成される。図示した例では、コンタクトホールＣＨ２ａは、半導体層ＳＣ２の低抵抗領域ＳＣａ２の上方から半導体層ＳＣ１の上方までの絶縁膜１４及び１５をエッチングして形成され、前述の実施形態のコンタクトホールＣＨ２ａと比較にして幅広に形成されている。
次に、図７Ｂに図示するように、バリア層ＢＣが、図７Ａに図示した状態の絶縁層ＩＬの上と、コンタクトホールＣＨ２ａを介して半導体層ＳＣ２の上とに成膜される。
次に、図７Ｃに図示するように、コンタクトホールＣＨ１ｂが、例えば、フォトエッチングにより、コンタクトホールＣＨ２ａのエッジの内側の底部で、バリア層ＢＣ及び絶縁層ＩＬを半導体層ＳＣ１まで一括でエッチングすることで形成される。この後、半導体層ＳＣ１の自然酸化膜を除去するために、洗浄が実行される。
さらに、図７Ｄに図示するように、導電層ＭＣが、図７Ｃに図示したバリア層ＢＣの上と、コンタクトホールＣＨ１ｂ及びＣＨ２ａを介して半導体層ＳＣ１の上とに成膜される。最後に、図７Ｄに図示したバリア層ＢＣ及び導電層ＭＣが、例えば、フォトエッチングにより一括にパターニングされ、一例として、図５に図示した半導体装置１の端子Ｔ１ａ、Ｔ２ｂ、及びＴ１２が形成される。
第３実施形態によれば、上記の第１実施形態と同様の効果が得られる。さらに、第３実施形態の半導体装置１では、コンタクトホールＣＨ２ａのエッジの内側にコンタクトホールＣＨ１ｂが形成され、コンタクトホールＣＨ２ａ及びＣＨ１ｂに位置する単一の端子Ｔ１２が半導体層ＳＣ１及びＳＣ２を電気的に接続している。したがって、第３実施形態によれば、コンタクトホールＣＨ１ｂ及びＣＨ２ａを別々の位置に形成する場合よりも、小さなスペースにこれらのコンタクトホールを形成し、薄膜トランジスタＴＲ１及びＴＲ２を電気的に接続することができる。これにより、高精細化に有利な構成を提供できる。
以上説明したように、本実施形態によれば、信頼性の低下を抑制可能、且つ効率的に生産可能な半導体装置を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…絶縁基板、ＩＬ…絶縁層、ＭＬ１、ＭＬ２…ゲート電極、ＳＣ１、ＳＣ２…半導体層、ＳＬ…金属層、ＢＣ、ＢＣ１ａ、ＢＣ１ｂ、ＢＣ２ａ、ＢＣ２ｂ、ＢＣ３…バリア層、ＭＣ、ＭＣ１ａ、ＭＣ１ｂ、ＭＣ２ａ、ＭＣ２ｂ、ＭＣ３…導電層。

Claims (11)

  1. 絶縁基板と、
    前記絶縁基板の上方に位置する第１半導体層と、
    前記絶縁基板の上方に位置し、前記第１半導体層と異なる物質で形成された第２半導体層と、
    前記第１半導体層と前記第２半導体層とを覆い、前記第１半導体層まで貫通する第１コンタクトホールと前記第２半導体層まで貫通する第２コンタクトホールとが形成された絶縁層と、
    前記第１コンタクトホール、又は前記第２コンタクトホール内で前記第１半導体層、及び前記第２半導体層の内のいずれか一方を覆い、導電性を有するバリア層と、
    前記第１コンタクトホール、又は前記第２コンタクトホール内で前記バリア層に接触する第１導電層と、
    前記絶縁層の上面に位置するとともに、前記第１コンタクトホール、又は前記第２コンタクトホールの内で前記第１半導体層及び前記第２半導体層の内の前記バリア層で覆われていない一方を覆う第２導電層と、
    前記バリア層と同一材料によって形成され、前記絶縁層の上面において前記第２導電層との間に位置する第３導電層と、備える半導体装置。
  2. 前記第１半導体層に対向する第１ゲート電極と、
    前記第２半導体層に対向する第２ゲート電極と、を備える請求項１に記載の半導体装置。
  3. 前記第１半導体層及び前記第２半導体層の内の少なくとも一方の下方で対向する金属層を備える請求項１又は２に記載の半導体装置。
  4. 前記第１半導体層及び前記第２半導体層の内のいずれか一方は、多結晶シリコンで形成され、他方は、酸化物半導体で形成されている請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記絶縁層は、前記第１半導体層と前記第２半導体層との間に層間絶縁層を備える請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記バリア層と前記第１導電層との端面は、重なっている請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第２導電層と前記第３導電層との端面は、重なっている請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第１コンタクトホール及び前記第２コンタクトホールのいずれか一方は、他方のエッジの内側に形成されている、請求項１乃至７のいずれか１に記載の半導体装置。
  9. 絶縁基板と、前記絶縁基板の上方に位置する第１半導体層と、前記絶縁基板の上方に位置し、前記第１半導体層と異なる物質で形成された第２半導体層と、前記第１半導体層と
    前記第２半導体層とを覆う絶縁層と、を備える半導体装置の製造方法であって、
    前記絶縁層を前記第１半導体層まで貫通する第１コンタクトホールを形成し、
    前記絶縁層と前記第１半導体層との上に導電性のバリア層を成膜し、
    前記バリア層及び前記絶縁層を前記第２半導体層まで貫通する第２コンタクトホールを形成し、
    前記第１コンタクトホール内で前記バリア層に接触する第１導電層を形成する、半導体装置の製造方法。
  10. 前記第１コンタクトホール、又は前記第２コンタクトホールを形成した後に、フッ化水素酸で洗浄する、請求項９に記載の半導体装置の製造方法。
  11. 前記第２コンタクトホールは、前記第１コンタクトホールのエッジの内側に形成する、請求項９、又は１０に記載の半導体装置の製造方法。
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