WO2022176386A1 - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

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明紘 花田
創 渡壁
涼 小野寺
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株式会社ジャパンディスプレイ
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    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • An embodiment of the present invention relates to a semiconductor device including a transistor.
  • An embodiment of the present invention also relates to a method of manufacturing a semiconductor device.
  • oxide semiconductors as semiconductors constituting organic light-emitting diode display devices (OLED display devices).
  • a transistor including an oxide semiconductor for a semiconductor layer (a transistor including an oxide semiconductor layer) has low off-leakage current and can be driven at low frequency; therefore, a display device with low power consumption is possible.
  • a transistor including an oxide semiconductor layer is applied to a self-luminous OLED display device, power consumption is more effectively reduced.
  • Patent Document 1 discloses a top-gate transistor in which an impurity element is added to an oxide semiconductor layer using a gate electrode as a mask to form a low-resistance region in the oxide semiconductor layer.
  • the transistor functions as a transistor even if the oxide semiconductor layer is not provided with the low-resistance region.
  • the negative bias temperature instability of the transistor is conspicuous, and there are problems such as a large shift of the threshold value in the positive direction. Therefore, as described above, the low-resistance region is preferably provided in the oxide semiconductor layer in the top-gate transistor.
  • the gate electrode since the gate electrode is positioned below the oxide semiconductor layer, impurities cannot be added into the oxide semiconductor layer using the gate electrode as a mask. In order to form the low-resistance region in the oxide semiconductor layer of the bottom-gate transistor, a separate patterning of a mask is required, which causes a problem of increased cost and takt time in manufacturing a semiconductor device including the transistor.
  • one object of an embodiment of the present invention is to provide a semiconductor device with reduced cost and takt time and improved reliability, and a manufacturing method thereof.
  • a semiconductor device includes a first conductive layer on an insulating surface, a first insulating layer on the first conductive layer, an oxide semiconductor layer on the first insulating layer, A second conductive layer over the oxide semiconductor layer and a third conductive layer over the oxide semiconductor layer are included, and the oxide semiconductor layer is in contact with the first region and the second conductive layer.
  • a semiconductor device includes a first conductive layer on an insulating surface, a first insulating layer on the first conductive layer, and an oxide semiconductor layer on the first insulating layer. and a second insulating layer over the oxide semiconductor layer, a second conductive layer over the second insulating layer, and a third conductive layer over the second insulating layer, the oxide semiconductor layer includes a first region in contact with the second insulating layer, a second region in contact with the second insulating layer and overlapping with the second conductive layer, and a third conductive layer in contact with the second insulating layer.
  • first impurity region in contact with the second conductive layer and between the first region and the second region; and a third region in contact with the third conductive layer and the first region. and a second impurity region between the third region and the electrical conductivity of each of the first impurity region and the second impurity region is equal to the electrical conductivity of each of the second region and the third region. Greater than conductivity.
  • the first conductive layer and the first connection electrode are formed on the insulating surface, and the first conductive layer and the first connection electrode are formed.
  • a first insulating layer is formed, overlaps with the first conductive layer, an oxide semiconductor layer is formed over the first insulating layer, and a first opening and a second opening overlap with the oxide semiconductor layer.
  • a first impurity region corresponding to the first opening is formed in the oxide semiconductor layer by adding an impurity element to the oxide semiconductor layer using the resist layer as a mask. and a second impurity region corresponding to the second opening, a second conductive layer is formed in contact with the first impurity region, and a third conductive layer is formed in contact with the second impurity region. do.
  • the first conductive layer and the first connection electrode are formed on the insulating surface, and the first conductive layer and the first connection electrode are formed.
  • a first insulating layer is formed, overlaps with the first conductive layer, an oxide semiconductor layer is formed over the first insulating layer, and a second insulating layer is formed over the oxide semiconductor layer and the first insulating layer.
  • forming an insulating layer forming a resist layer including a first opening and a second opening overlapping with the oxide semiconductor layer, and adding an impurity element to the oxide semiconductor layer using the resist layer as a mask;
  • a first impurity region corresponding to the first opening and a second impurity region corresponding to the second opening are formed in the oxide semiconductor layer.
  • FIG. 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • 1A to 1D are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device
  • FIG. 1 is a schematic plan view of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a schematic enlarged cross-sectional view of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a schematic plan view of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a schematic plan view of a semiconductor device according to one embodiment of the present invention
  • FIG. 1 is a schematic diagram showing the configuration of a display device according to an embodiment of the present invention
  • FIG. 1 is a circuit diagram (pixel circuit) of a pixel of a display device according to an embodiment of the present invention
  • FIG. 1 is a cross-sectional view of a pixel of a display device according to an embodiment of the invention
  • ⁇ includes A, B or C
  • ⁇ includes any one of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C
  • ⁇ does not exclude the case where ⁇ includes a plurality of combinations of A to C, unless otherwise specified.
  • these expressions do not exclude the case where ⁇ contains other elements.
  • the terms “upper” or “upper” or “lower” or “lower” are used for explanation. Let the direction toward an object be “up” or “upper”. Conversely, the direction from the structure toward the substrate is defined as “down” or “lower”. Therefore, in the expression of a structure on a substrate, the surface of the structure on the substrate side is the bottom surface, and the surface on the opposite side is the top surface.
  • structure on the substrate merely describes the vertical relationship between the substrate and the structure, and other members may be arranged between the substrate and the structure.
  • the terms “upper” or “upper” or “lower” or “lower” refer to the order of stacking in a structure in which a plurality of layers are stacked, even if they are not in an overlapping positional relationship in plan view. good.
  • these films when one film is processed to form a plurality of films, these films may have different functions and roles. However, these multiple films are derived from films formed as the same layer in the same process and have the same structure or the same material. Therefore, these multiple films are defined as existing in the same layer.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device 10 according to one embodiment of the present invention.
  • semiconductor device 10 includes transistor 100 and connection 200 .
  • Transistor 100 has, for example, a switching function.
  • the connection part 200 electrically connects wirings provided in different layers, for example.
  • the transistor 100 includes a substrate 110 , a first conductive layer 120 , a first insulating layer 130 , an oxide semiconductor layer 140 , a second conductive layer 160 and a third conductive layer 170 .
  • a first conductive layer 120 is provided on the substrate 110 .
  • the first insulating layer 130 is provided on the first conductive layer 120 so as to cover the first conductive layer 120 .
  • the oxide semiconductor layer 140 is provided over the first insulating layer 130 .
  • Each of second conductive layer 160 and third conductive layer 170 is provided on first insulating layer 130 and oxide semiconductor layer 140 .
  • Each of second conductive layer 160 and third conductive layer 170 is electrically connected to oxide semiconductor layer 140 .
  • the substrate 110 has an insulating surface and can support each layer provided on the substrate 110 .
  • a transparent rigid substrate such as a glass substrate, a quartz substrate, or a sapphire substrate can be used.
  • a rigid substrate without translucency such as a silicon substrate can be used.
  • a light-transmitting flexible substrate such as a polyimide resin substrate, an acrylic resin substrate, a siloxane resin substrate, or a fluororesin substrate can be used.
  • impurities may be introduced into the resin substrate.
  • a substrate in which a silicon oxide film or a silicon nitride film is formed over the rigid substrate or flexible substrate described above can also be used as the substrate 110 .
  • the first conductive layer 120 can function as a gate electrode.
  • a material for the first conductive layer 120 for example, metals such as aluminum (Al), titanium (Ti), molybdenum (Mo), copper (Cu), or tungsten (W), or alloys thereof can be used.
  • transparent conductive oxides such as indium tin oxide (ITO) or zinc oxide (ZnO) can also be used as the material of the first conductive layer 120 .
  • the first conductive layer 120 may be a single layer or a laminate.
  • the first insulating layer 130 can function as a gate insulating layer.
  • Examples of materials for the first insulating layer 130 include silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride (SiN x ), silicon nitride oxide (SiN x O y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum oxynitride (AlN x O y ), aluminum nitride (AlN x ), or the like can be used.
  • the first insulating layer 130 may be a single layer or a laminate.
  • silicon oxynitride (SiO x N y ) and aluminum oxynitride (AlO x N y ) are silicon compounds and aluminum compounds containing a smaller amount of nitrogen (N) than oxygen (O).
  • silicon oxynitride (SiN x O y ) and aluminum oxynitride (AlN x O y ) are silicon and aluminum compounds containing less oxygen than nitrogen.
  • the first insulating layer 130 is a stacked layer
  • the first insulating layer 130 is preferably a stacked layer of an oxide layer and a nitride layer, and the oxide layer is in contact with the oxide semiconductor layer 140 .
  • the oxide semiconductor layer 140 can function as a channel formation region.
  • IGZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • IAZO indium aluminum zinc oxide
  • ZnO zinc oxide
  • the oxide semiconductor layer 140 may be a single layer or a stacked layer.
  • the oxide semiconductor layer 140 includes a first region 141 , a second region 142 , a third region 143 , a first impurity region 151 and a second impurity region 152 .
  • First impurity region 151 is located between first region 141 and second region 142 .
  • Second impurity region 152 is located between first region 141 and third region 143 .
  • the first region 141 can function as a channel formation region.
  • Each of second region 142 and third region 143 includes an end portion of oxide semiconductor layer 140 .
  • Each of first impurity region 151 and second impurity region 152 can function as a low resistance region (high concentration impurity region).
  • the low-resistance region means a region having a resistance lower than that of the channel formation region. In other words, the electrical conductivity of the low resistance region is greater than that of the channel forming region.
  • first impurity region 151 and second impurity region 152 contains an impurity element other than the material of oxide semiconductor layer 140 .
  • Impurity elements are, for example, boron (B), phosphorus (P), argon (Ar), hydrogen (H), or nitrogen (N).
  • aluminum (Al) may be included as trace inclusions.
  • the electrical conductivity of each of first impurity region 151 and second impurity region 152 is greater than the electrical conductivity of each of first region 141 , second region 142 and third region 143 .
  • each of the first impurity region 151 and the second impurity region 152 contains an impurity element, and thus has higher electrical conductivity than each of the first region 141 , the second region 142 , and the third region 143 . degree increases.
  • the impurity elements contained in the first impurity region 151 and the second impurity region 152 do not have to generate carriers with respect to the material of the oxide semiconductor layer 140 .
  • the impurity element may generate oxygen vacancies in the material of the oxide semiconductor layer 140 .
  • the concentration of the impurity element is 1 ⁇ 10 15 atoms/cm 3 or more, preferably 1 ⁇ 10 16 atoms/cm 3 or more.
  • the second conductive layer 160 and the third conductive layer 170 can function as a source electrode and a drain electrode, respectively.
  • materials for each of the second conductive layer 160 and the third conductive layer 170 metals such as aluminum (Al), titanium (Ti), molybdenum (Mo), copper (Cu), or tungsten (W), Or these alloys can be used.
  • transparent conductive oxides such as indium tin oxide (ITO) or zinc oxide (ZnO) can also be used as materials for the second conductive layer 160 and the third conductive layer 170 .
  • ITO indium tin oxide
  • ZnO zinc oxide
  • Each of second conductive layer 160 and third conductive layer 170 may be a single layer or a laminate. Note that even when the source electrode and the drain electrode are described in this specification, the function of the source electrode and the function of the drain electrode may be interchanged.
  • the second conductive layer 160 is electrically connected with the second region 142 and the first impurity region 151 .
  • Third conductive layer 170 is electrically connected to third region 143 and second impurity region 152 . Since each of first impurity region 151 and second impurity region 152 can function as a low-resistance region, connection between second conductive layer 160 and first impurity region 151 and third conductive layer The connection between 170 and the second impurity region 152 is ohmic contact.
  • the connection part 200 includes a substrate 110 , a first connection electrode 210 , a first insulating layer 130 and a second connection electrode 220 .
  • a first connection electrode 210 is provided on the substrate 110 .
  • the first insulating layer 130 is provided on the first connection electrode 210 so as to cover the first connection electrode 210 .
  • a second connection electrode 220 is provided on the first insulating layer 130 .
  • the second connection electrode 220 is electrically connected to the first connection electrode 210 through an opening provided in the first insulating layer 130 .
  • first connection electrode 210 and the second connection electrode 220 include metals such as aluminum (Al), titanium (Ti), molybdenum (Mo), copper (Cu), and tungsten (W), or these. can be used. Also, the first connection electrode 210 and the second connection electrode 220 may be a single layer or a laminated layer.
  • the first connection electrode 210 may be the same layer as the first conductive layer 120 . That is, the first connection electrode 210 may be the same material or the same structure as the first conductive layer 120 .
  • the second connection electrode 220 may be the same layer as the second conductive layer 160 and the third conductive layer 170 . That is, the second connection electrode 220 may be the same material or the same structure as the second conductive layer 160 and the third conductive layer 170 .
  • First connection electrode 210 includes a third impurity region 213 .
  • the third impurity region 213 contains impurity elements other than the material of the first connection electrode 210 .
  • Impurity elements are, for example, boron (B), phosphorus (P), argon (Ar), hydrogen (H), or nitrogen (N).
  • aluminum (Al) may be included as trace inclusions.
  • the impurity element contained in the third impurity region 213 may be the same as the impurity element contained in the first impurity region 151 and the second impurity region 152 .
  • the concentration of the impurity element in the third impurity region 213 is not particularly limited.
  • the impurity element concentration is 1 ⁇ 10 15 atoms/cm 3 or more, preferably 1 ⁇ 10 16 atoms/cm 3 or more. It can also be said that the second connection electrode 220 is in contact with the third impurity region 213 and is electrically connected to the third impurity region 213 .
  • the first impurity region 151 and the second impurity region 152 having high electrical conductivity are provided in the oxide semiconductor layer 140 of the transistor 100 .
  • Second conductive layer 4160 and third conductive layer 170 corresponding to the source electrode and drain electrode are electrically connected to first impurity region 151 and second impurity region 152, respectively. Therefore, the connection between the second conductive layer 160 and the first impurity region 151 and the connection between the third conductive layer 170 and the second impurity region 152 are ohmic contacts, and the oxide semiconductor layer 140 and the second impurity region 140 are in ohmic contact.
  • the interface with the conductive layer 160 and the interface between the oxide semiconductor layer 140 and the third conductive layer 170 are stabilized. Therefore, the reliability of transistor 100 is improved. In particular, the negative bias temperature instability of transistor 100 is improved.
  • FIGS. 2A to 2D is a schematic cross-sectional view explaining a method of manufacturing the semiconductor device 10 according to one embodiment of the present invention. In some cases, the description of a process that is usually performed as a method for manufacturing a semiconductor device will be omitted below.
  • a first conductive layer 120, a first insulating layer 130, and an oxide semiconductor layer 140 are sequentially formed on the substrate 110 (see FIG. 2A).
  • Each of the first conductive layer 120, the first insulating layer 130, and the oxide semiconductor layer 140 can be deposited using sputtering, CVD, or the like. Further, the patterns of the first conductive layer 120 and the oxide semiconductor layer 140 can be formed by photolithography.
  • a resist layer 800 including a third opening 830 is formed (see FIG. 2B).
  • the first opening 810, the second opening 820, and the third opening 830 can be formed by a photolithographic patterning process.
  • the first insulating layer 130 is etched (see FIG. 2C).
  • the etching of the first insulating layer 130 can be performed by wet etching or dry etching. preferably done.
  • a gas for such dry etching for example, a fluorine-based gas can be used.
  • sulfur hexafluoride (SF 6 ), carbon tetrafluoride (CF 4 ), trifluoromethane (CHF 3 ), or the like can be used as a dry etching gas.
  • the first insulating layer 130 exposed by the third opening 830 is etched (that is, , an opening is formed in the first insulating layer 130), and the oxide semiconductor layer 140 exposed by the first opening 810 and the second opening 820 is hardly etched. .
  • an impurity element is added into the oxide semiconductor layer 140 (see FIG. 2D).
  • the addition of the impurity element can be performed using an ion implantation method or the like.
  • An impurity element is added to the oxide semiconductor layer 140 through the first opening 810 and the second opening to form the first impurity region 151 and the second impurity region 152 in the oxide semiconductor layer 140. be done.
  • an impurity element is added to the first connection electrode 210 through the third opening 830 to form a third impurity region 213 in the first connection electrode 210 .
  • the semiconductor device 10 shown in FIG. 1 can be manufactured.
  • an impurity element can be added into the oxide semiconductor layer 140 using a mask for forming the opening of the first insulating layer 130 in the connection portion 200 . Therefore, it is not necessary to pattern a mask for adding an impurity element, and the cost and takt time in manufacturing the semiconductor device 10 can be suppressed. Therefore, the semiconductor device 10 can be manufactured at low cost.
  • a semiconductor device 10A which is a modification of the semiconductor device 10 according to one embodiment of the present invention, will be described with reference to FIGS. 3A to 3C.
  • the description of the same configuration as the semiconductor device 10 may be omitted.
  • the modification of the semiconductor device 10 is not limited to the semiconductor device 10A.
  • FIGS. 3A to 3C is a schematic cross-sectional view explaining a method for manufacturing a semiconductor device 10A according to one embodiment of the present invention. In some cases, the description of a process that is usually performed as a method for manufacturing a semiconductor device will be omitted below.
  • an impurity element is added into the oxide semiconductor layer 140 using the resist layer 800 as a mask (see FIG. 3A).
  • An impurity element is added to the oxide semiconductor layer 140 through the first opening 810 and the second opening 820 , and the first impurity region 151 and the second impurity region 152 are formed in the oxide semiconductor layer 140 . It is formed.
  • An impurity element is added to the first insulating layer 130 through the third opening 830 to form a third impurity region 233 in the first insulating layer 130 .
  • the first insulating layer 130 is etched (see FIG. 3B). Dry etching is performed using an etching gas with a high etching selectivity between the first insulating layer 130 and the oxide semiconductor layer 140 . However, the process may be performed by wet etching. As the first insulating layer 130 is etched, the third impurity region 233 is also etched. Therefore, the first insulating layer 130 is etched without the third impurity region 233 serving as an etch stopper (that is, an opening is formed in the first insulating layer 130), and the first connection electrode 210 is formed. part of is exposed.
  • the semiconductor device 10A is manufactured by forming the second conductive layer 160 and the third conductive layer 170 (see FIG. 3C).
  • Semiconductor device 10A includes transistor 100 and connection portion 200A.
  • the connecting portion 200A does not include the third impurity region. That is, the third impurity region is not formed in the first connection electrode 210 in the connection portion 200A.
  • connection portion 200A of the semiconductor device 10A even if a region added with an impurity element is provided on the side surface of the opening of the first insulating layer 130 without completely etching the third impurity region 233, good.
  • an impurity element can be added into the oxide semiconductor layer 140 using a mask for forming the opening of the first insulating layer 130 in the connection portion 200A. Therefore, it is not necessary to pattern a mask for adding an impurity element, and the cost and takt time in manufacturing the semiconductor device 10A can be suppressed. Therefore, the semiconductor device 10A can be manufactured at low cost.
  • FIG. 4 is a schematic cross-sectional view of a semiconductor device 30 according to one embodiment of the invention. As shown in FIG. 4, semiconductor device 10 includes transistor 300 and connection portion 400 .
  • Transistor 300 includes substrate 310 , first conductive layer 320 , first insulating layer 330 , oxide semiconductor layer 340 , second insulating layer 360 , second conductive layer 370 and third conductive layer 380 .
  • a first conductive layer 320 is provided on the substrate 310 .
  • the first insulating layer 330 is provided on the first conductive layer 320 so as to cover the first conductive layer 320 .
  • the oxide semiconductor layer 340 is provided over the first insulating layer 330 .
  • the second insulating layer 360 is provided over the oxide semiconductor layer 340 so as to cover end portions and a central portion of the oxide semiconductor layer 340 . That is, the second insulating layer 360 is provided so as to expose part of the oxide semiconductor layer 340 .
  • Each of second conductive layer 370 and third conductive layer 380 is provided on second insulating layer 360 and oxide semiconductor layer 340 .
  • Each of second conductive layer 370 and third conductive layer 380 is electrically connected to oxide semiconductor layer 340
  • the oxide semiconductor layer 340 includes a first region 341 , a second region 342 , a third region 343 , a first impurity region 351 and a second impurity region 352 .
  • the first impurity region 351 is located between the first region 341 and the second region 342 .
  • a second impurity region 352 is located between the first region 341 and the third region 343 .
  • the first region 341 overlaps with the second insulating layer 360 and can function as a channel formation region.
  • a second region 342 and a third region 343 also overlap the second insulating layer 360 .
  • the second insulating layer 360 can protect the channel forming region of the first region 341 and the edges of the second region 342 and the third region 343 . That is, the second insulating layer 360 can function as a so-called channel protective layer.
  • Examples of materials for the second insulating layer 360 include silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride (SiN x ), silicon nitride oxide (SiN x O y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum oxynitride (AlN x O y ), aluminum nitride (AlN x ), or the like can be used.
  • the second insulating layer 360 may be a single layer or a laminate. When the second insulating layer 360 is a laminate, it is preferable that the second insulating layer 360 is a laminate of an oxide layer and a nitride layer, and the oxide layer is in contact with the oxide semiconductor layer 340 .
  • the second conductive layer 370 is electrically connected to the first impurity region 351 .
  • the third conductive layer 380 is electrically connected to the second impurity region 352 . Since each of first impurity region 351 and second impurity region 352 can function as a low-resistance region, connection between second conductive layer 370 and first impurity region 351 and third conductive layer The connection between 380 and the second impurity region 352 is ohmic contact.
  • the connection part 400 includes a substrate 310 , a first connection electrode 410 , a first insulation layer 330 , a second insulation layer 360 and a second connection electrode 420 .
  • the first insulating layer 330 is provided on the first connection electrode 410 so as to cover the first connection electrode 410 .
  • a second connection electrode 220 is provided on the second insulating layer 360 .
  • Second connection electrode 420 is electrically connected to first connection electrode 410 through openings provided in first insulating layer 330 and second insulating layer 360 .
  • the first connection electrode 410 includes a third impurity region 413 . It can also be said that the second connection electrode 420 is in contact with the third impurity region 413 and is electrically connected to the third impurity region 413 .
  • a first impurity region 351 and a second impurity region 352 having high electrical conductivity are provided in the oxide semiconductor layer 340 of the transistor 300 .
  • a second conductive layer 370 and a third conductive layer 380 corresponding to the source electrode and the drain electrode are electrically connected to the first impurity region 351 and the second impurity region 352, respectively. Therefore, the connection between the second conductive layer 370 and the first impurity region 351 and the connection between the third conductive layer 380 and the second impurity region 352 are ohmic contacts, and the oxide semiconductor layer 340 and the second impurity region 352 are in ohmic contact.
  • the interface with the conductive layer 370 and the interface between the oxide semiconductor layer 340 and the third conductive layer 380 are stabilized. Furthermore, the channel formation region and the edge of the oxide semiconductor layer 340 are protected by the second insulating layer 360 . Therefore, the reliability of transistor 300 is improved. In particular, the negative bias temperature instability of transistor 300 is improved.
  • FIGS. 5A to 5D is a schematic cross-sectional view explaining a method of manufacturing the semiconductor device 30 according to one embodiment of the present invention. In some cases, the description of a process that is usually performed as a method for manufacturing a semiconductor device will be omitted below.
  • a first conductive layer 320, a first insulating layer 330, an oxide semiconductor layer 340, and a second insulating layer 360 are sequentially formed on the substrate 310 (see FIG. 5A).
  • Each of the first conductive layer 320, the first insulating layer 330, the oxide semiconductor layer 340, and the second insulating layer 360 can be deposited using sputtering, CVD, or the like. Further, each pattern of the first conductive layer 320 and the oxide semiconductor layer 340 can be formed using photolithography.
  • a first opening 810 and a second opening 820 overlapping with the first conductive layer 320 and a third opening overlapping with the first connection electrode 410 are formed.
  • a resist layer 800 including 830 is formed (see FIG. 5B).
  • the first opening 810, the second opening 820, and the third opening 830 can be formed by a photolithographic patterning process.
  • the second insulating layer 360 and the first insulating layer 330 are etched (see FIG. 5C).
  • Etching of the second insulating layer 360 and the first insulating layer 330 is dry etching using an etching gas capable of increasing the etching selectivity between the first insulating layer 330 and the oxide semiconductor layer 140 . preferably done.
  • the second insulating layer 360 exposed by the first opening 810, the second opening 820, and the third opening 830 is etched.
  • the first insulating layer 330 exposed by the third opening 830 is etched (ie, openings are formed in the first insulating layer 330 and the second insulating layer 360), and the first insulating layer 330 is etched. A portion of the connection electrode 410 is exposed. Since the etching selectivity between the first insulating layer 330 and the oxide semiconductor layer 340 is high, the oxide semiconductor layer 340 exposed through the first opening 810 and the second opening 820 is hardly etched.
  • an impurity element is added into the oxide semiconductor layer 340 (see FIG. 5D).
  • An impurity element is added to the oxide semiconductor layer 340 through the first opening 810 and the second opening 820 , and a first impurity region 351 and a second impurity region 352 are formed in the oxide semiconductor layer 340 . It is formed.
  • An impurity element is added to the first connection electrode 410 through the third opening 830 to form a third impurity region 413 in the first connection electrode 410 .
  • the semiconductor device 30 shown in FIG. 4 can be manufactured.
  • an impurity element is added to the oxide semiconductor layer 340 using a mask for forming the openings of the first insulating layer 330 and the second insulating layer 360 in the connection portion 400 .
  • a mask for forming the openings of the first insulating layer 330 and the second insulating layer 360 in the connection portion 400 can be added. Therefore, it is not necessary to pattern a mask for adding an impurity element, and the cost and takt time in manufacturing the semiconductor device 30 can be suppressed. Therefore, the semiconductor device 30 can be manufactured at low cost.
  • a semiconductor device 30A which is a modification of the semiconductor device 30 according to one embodiment of the present invention, will be described with reference to FIGS. 6A to 6C.
  • the description of the same configuration as the semiconductor device 30 may be omitted.
  • the modification of the semiconductor device 30 is not limited to the semiconductor device 30A.
  • FIGS. 6A to 6C is a schematic cross-sectional view explaining a method of manufacturing a semiconductor device 30A according to one embodiment of the present invention. In some cases, the description of a process that is usually performed as a method for manufacturing a semiconductor device will be omitted below.
  • an impurity element is added into the oxide semiconductor layer 340 through the second insulating layer 360 using the resist layer 800 as a mask (see FIG. 6A).
  • An impurity element is added to the oxide semiconductor layer 340 through the first opening 810 and the second opening 820 , and a first impurity region 351 and a second impurity region 352 are formed in the oxide semiconductor layer 340 . It is formed.
  • An impurity element is added to the first insulating layer 330 through the third opening 830 to form a third impurity region 433 in the first insulating layer 330 .
  • the second insulating layer 360 and the first insulating layer 330 are etched (see FIG. 6B).
  • Etching of the second insulating layer 360 and the first insulating layer 330 is dry etching using an etching gas capable of increasing the etching selectivity between the first insulating layer 330 and the oxide semiconductor layer 140 . preferably done.
  • the second insulating layer 360 exposed by the first opening 810, the second opening 820, and the third opening 830 is etched.
  • the first insulating layer 330 exposed by the third opening 830 is etched (ie, openings are formed in the first insulating layer 330 and the second insulating layer 360), and the first insulating layer 330 is etched. A portion of the connection electrode 410 is exposed. Since the etching selectivity between the first insulating layer 330 and the oxide semiconductor layer 340 is high, the oxide semiconductor layer 340 exposed through the first opening 810 and the second opening 820 is hardly etched.
  • the semiconductor device 30A is manufactured by forming the second conductive layer 370 and the third conductive layer 380 (see FIG. 6C).
  • Semiconductor device 30A includes transistor 300 and connection portion 400A.
  • the third impurity region 433 is formed in the second insulating layer 360 and is etched, so the connecting portion 400A does not include the third impurity region. That is, the third impurity region is not formed in the first connection electrode 410 in the connection portion 400A.
  • connection portion 400A of the semiconductor device 30A even if a region added with an impurity element is provided on the side surface of the opening of the first insulating layer 330 without completely etching the third impurity region 433, good.
  • impurity elements are added to the oxide semiconductor layer 340 using a mask for forming the openings of the first insulating layer 330 and the second insulating layer 360 in the connection portion 400A. can be added. Therefore, it is not necessary to pattern a mask for adding an impurity element, and the cost and takt time in manufacturing the semiconductor device 30A can be suppressed. Therefore, the semiconductor device 30A can be manufactured at low cost.
  • a semiconductor device 50 according to an embodiment of the present invention will be described with reference to FIGS. 7A to 8.
  • the description of the same configuration as that of the semiconductor device 10 may be omitted.
  • the semiconductor device 50 includes a substrate 510, a first conductive layer 520, a first insulating layer 530, an oxide semiconductor layer 540, a first oxygen absorbing layer 550, a second oxygen absorbing layer 550, and a second oxygen absorbing layer 550. It includes an absorber layer 560 , a second conductive layer 570 and a third conductive layer 580 .
  • a first conductive layer 520 is provided on the substrate 510 .
  • the first insulating layer 530 is provided on the first conductive layer 520 so as to cover the first conductive layer 520 .
  • the oxide semiconductor layer 540 is provided over the first insulating layer 530 .
  • Each of first oxygen absorption layer 550 and second oxygen absorption layer 560 is provided on first insulating layer 530 and oxide semiconductor layer 540 .
  • the second conductive layer 570 is provided over the first insulating layer 530 , the oxide semiconductor layer 540 , and the first oxygen-absorbing layer 550 so as to cover the first oxygen-absorbing layer 550 .
  • the third conductive layer 580 is provided over the first insulating layer 530 , the oxide semiconductor layer 540 , and the second oxygen-absorbing layer 560 so as to cover the second oxygen-absorbing layer 560 .
  • Each of second conductive layer 570 and third conductive layer 580 is electrically connected to oxide semiconductor layer 540 .
  • the first oxygen absorption layer 550 covers at least part of one end of the oxide semiconductor layer 540 and is in contact with at least part of one end of the oxide semiconductor layer 540 .
  • the second conductive layer 570 is provided so as to cover the entire surface of the first oxygen absorption layer 550 .
  • the second oxygen absorption layer 560 covers at least part of the other end of the oxide semiconductor layer 540 and is in contact with at least part of the other end of the oxide semiconductor layer 540 .
  • the third conductive layer 580 is provided so as to cover the entire surface of the second oxygen absorption layer 560 .
  • each of the first oxygen-absorbing layer 550 and the second oxygen-absorbing layer 560 is not limited to a rectangle.
  • the shape of each of the first oxygen-absorbing layer 550 and the second oxygen-absorbing layer 560 may be a shape including not only a straight line but also a curved line.
  • FIG. 8 is a schematic enlarged cross-sectional view of a semiconductor device 50 according to one embodiment of the present invention. Specifically, FIG. 8 is an enlarged cross-sectional view of region A shown in FIG. 7A. Oxygen vacancies are more likely to occur in the oxide semiconductor layer 540 than in the first insulating layer 530 . Therefore, when the first oxygen-absorbing layer 550 is in contact with the oxide semiconductor layer 540 , the first oxygen-absorbing layer 550 absorbs oxygen in the oxide semiconductor layer 540 . As a result, a region in which oxygen vacancies are generated is formed in the oxide semiconductor layer 540 . That is, as shown in FIG.
  • a first oxygen-deficient region 541 in contact with the first oxygen absorption layer 550 is formed in the oxide semiconductor layer 540 . Since not only oxygen in the portion in direct contact with the first oxygen-absorbing layer 550 but also oxygen in the vicinity of the portion in direct contact is absorbed, the first oxygen-deficient region 541 expands to some extent. That is, the surface area of the first oxygen-deficient region 541 is larger than the surface area of the portion of the oxide semiconductor layer 540 that is in direct contact with the first oxygen-absorbing layer 550 .
  • the first oxygen-deficient region 541 Since the first oxygen-deficient region 541 has many oxygen-deficient regions, the first oxygen-deficient region 541 has a large carrier density. That is, the electrical conductivity of the first oxygen-deficient region 541 is higher than that of a region in the oxide semiconductor layer 540 where the first oxygen-deficient region 541 is not formed. Since the first oxygen-deficient region 541 also extends in the vicinity of the portion in direct contact with the first oxygen-absorbing layer 550, the second conductive layer 570 covering the first oxygen-absorbing layer 550 is It is in contact with the oxygen-deficient region 541 . That is, the connection between the second conductive layer 570 and the first oxygen-deficient region 541 is ohmic contact.
  • the electrical conductivity of the second oxygen-deficient region 542 is higher than that of a region in the oxide semiconductor layer 540 where the second oxygen-deficient region 542 is not formed. Also, the connection between the third conductive layer 580 and the second oxygen-deficient region 542 is ohmic contact.
  • Materials for each of the first oxygen absorption layer 550 and the second oxygen absorption layer 560 include, for example, calcium (Ca) or a compound thereof, a metal such as aluminum (Al), silver (Ag), or magnesium (Mg); Or these alloys can be used. Also, as the material of each of the first oxygen absorbing layer and the second oxygen absorbing layer 560, a material containing the above metal or alloy in resin such as polyolefin resin, polyester resin, polyamide resin, or polyvinyl alcohol resin. can also be used.
  • the second conductive layer 570 and the third conductive layer 580 can function as a source electrode and a drain electrode, respectively.
  • the first oxygen-absorbing layer 550 and the second oxygen-absorbing layer 560 that have absorbed oxygen may have electrical conductivity or may have insulating properties.
  • the first oxygen absorption layer 550 may be covered with the second conductive layer 570 at least in a region overlapping with the oxide semiconductor layer 540 . That is, regions of the first oxygen absorption layer 550 that do not overlap with the oxide semiconductor layer 540 do not need to be covered with the second conductive layer 570 .
  • the first oxygen absorption layer 550 can also be used as a wiring layer different from the second conductive layer 570 .
  • the second oxygen absorption layer 560 can also be used as a wiring layer different from the third conductive layer 580 .
  • the first oxygen absorption layer 550 and the second oxygen absorption layer 560 are in contact with the oxide semiconductor layer 540, so that the oxide semiconductor layer 540 has high electrical conductivity.
  • a first oxygen-deficient region 541 and a second oxygen-deficient region 542 are formed.
  • the second conductive layer 570 and the third conductive layer 580 corresponding to the source electrode and the drain electrode of the transistor are electrically connected to the first oxygen-deficient region 541 and the second oxygen-deficient region 542, respectively. ing. Therefore, the connection between the second conductive layer 570 and the first oxygen-deficient region 541 and the connection between the third conductive layer 580 and the second oxygen-deficient region 542 are ohmic contacts. and the second conductive layer 570 and the interface between the oxide semiconductor layer 540 and the third conductive layer 580 are stabilized. Therefore, reliability of the semiconductor device 50 is improved. In particular, the negative bias temperature instability of the semiconductor device 50 is improved.
  • a semiconductor device 50A which is a modification of the semiconductor device 50 according to one embodiment of the present invention, will be described with reference to FIG.
  • the description of the configuration similar to that of the semiconductor device 50 may be omitted.
  • the modification of the semiconductor device 50 is not limited to the semiconductor device 50A.
  • FIG. 9 is a schematic plan view of a semiconductor device 50A according to one embodiment of the present invention.
  • the semiconductor device 50A includes an oxide semiconductor layer 540, a first oxygen absorbing layer 550A, a second oxygen absorbing layer 560A, a second conductive layer 570A, and a third conductive layer 580A. .
  • the first oxygen absorption layer 550A covers at least part of one end of the oxide semiconductor layer 540 and is in contact with at least part of one end of the oxide semiconductor layer 540 .
  • the second conductive layer 570A covers the entire surface of one end of the oxide semiconductor layer 540 .
  • the second oxygen absorption layer 560A covers at least part of the other end of the oxide semiconductor layer 540 and is in contact with at least part of the other end of the oxide semiconductor layer 540 .
  • the third conductive layer 580A covers the entire surface of the other end of the oxide semiconductor layer 540 .
  • the first oxygen absorption layer 550A and the second oxygen absorption layer 560A are in contact with the oxide semiconductor layer 540 and absorb oxygen in the oxide semiconductor layer 540.
  • oxygen-deficient regions are formed in the oxide semiconductor layer 540 .
  • Each of the second conductive layer 570A and the third conductive layer 580A which correspond to the source and drain electrodes of the transistor, are electrically connected to the oxygen-deficient regions by ohmic contacts. Therefore, the interface between the oxide semiconductor layer 540 and the second conductive layer 570A and the interface between the oxide semiconductor layer 540 and the third conductive layer 580A are stabilized. Therefore, reliability of the semiconductor device 50A is improved. In particular, the negative bias temperature instability of the semiconductor device 50A is improved.
  • a semiconductor device 60 according to an embodiment of the present invention will be described with reference to FIGS. 10A and 10B.
  • the description of the configuration similar to that of the semiconductor device 50 may be omitted.
  • FIGS. 10A and 10B are a schematic cross-sectional view and a schematic plan view, respectively, of a semiconductor device 60 according to one embodiment of the present invention.
  • the semiconductor device 60 includes a substrate 610, a first conductive layer 620, a first insulating layer 630, an oxide semiconductor layer 640, a second conductive layer 650, and a third conductive layer. Includes layer 660 .
  • the second conductive layer 650 includes a first non-oxygen absorbing layer 651 , a first oxygen absorbing layer 652 and a second non-oxygen absorbing layer 653 .
  • Third conductive layer 660 includes third non-oxygen absorbing layer 661 , second oxygen absorbing layer 662 , and fourth non-oxygen absorbing layer 663 .
  • Each of the first oxygen absorption layer 652 and the second oxygen absorption layer 662 can absorb oxygen from the oxide semiconductor layer 640 .
  • each of the first non-oxygen-absorbing layer 651, the second non-oxygen-absorbing layer 653, the third non-oxygen-absorbing layer 661, and the fourth non-oxygen-absorbing layer 663 is the first oxygen-absorbing layer 652 and the A layer that absorbs less oxygen than each of the second oxygen-absorbing layers 662 in the oxide semiconductor layer 640 .
  • Materials of each of the first non-oxygen absorbing layer 651, the second non-oxygen absorbing layer 653, the third non-oxygen absorbing layer 661, and the fourth non-oxygen absorbing layer 663 are, for example, titanium (Ti) and molybdenum. (Mo), tantalum (Ta), or tungsten (W), or alloys thereof can be used.
  • the third non-oxygen-absorbing layer 661 and the fourth non-oxygen-absorbing layer 663 can protect the first oxygen-absorbing layer 652 and the second oxygen-absorbing layer 662, respectively, from external influences. Therefore, if the first oxygen-absorbing layer 652 and the second oxygen-absorbing layer 662 are sufficiently stable, the third non-oxygen-absorbing layer 661 and the fourth non-oxygen-absorbing layer 663 may not be provided. .
  • the second conductive layer 650 includes a region B inside, and the third conductive layer 660 includes a region C inside.
  • 10A can also be referred to as a cross-sectional view cut through regions B and C.
  • region B no first non-oxygen absorbing layer 651 is provided.
  • the first non-oxygen-absorbing layer 651 is provided around region B.
  • FIG. That is, within the region B, the first oxygen-absorbing layer 652 and the second non-oxygen-absorbing layer 653 are laminated in order, and around the region B, the first non-oxygen-absorbing layer 651 and the first oxygen-absorbing layer 652 , and a second non-oxygen-absorbing layer 653 are laminated in this order.
  • region C no third non-oxygen absorbing layer 661 is provided.
  • a third non-oxygen absorbing layer 661 is provided around region C. As shown in FIG. That is, within the region C, the second oxygen-absorbing layer 662 and the fourth non-oxygen-absorbing layer 663 are laminated in order, and around the region C, the third non-oxygen-absorbing layer 661 and the second oxygen-absorbing layer 662 , and a fourth non-oxygen-absorbing layer 663 are laminated in this order.
  • the first oxygen absorption layer 652 covers at least part of one end of the oxide semiconductor layer 640 and is in contact with at least part of one end of the oxide semiconductor layer 640 . Therefore, oxygen in the oxide semiconductor layer 640 is absorbed by the first oxygen-absorbing layer 652 , and a first oxygen-deficient region 641 is formed in the oxide semiconductor layer 640 .
  • the second oxygen absorption layer 662 covers at least part of the other end of the oxide semiconductor layer 640 and is in contact with at least part of the other end of the oxide semiconductor layer 640 . Therefore, oxygen in the oxide semiconductor layer 640 is absorbed by the second oxygen-absorbing layer 662 , and a second oxygen-deficient region 642 is formed in the oxide semiconductor layer 640 .
  • the surface area of the first oxygen-deficient region 641 is larger than the surface area of the portion of the oxide semiconductor layer 640 in direct contact with the first oxygen-absorbing layer 652 . Therefore, the first non-oxygen-absorbing layer 651 is electrically connected to the oxide semiconductor layer 640 (specifically, the first oxygen-deficient region 641) through ohmic contact.
  • the surface area of the second oxygen-deficient region 642 is larger than the surface area of the portion of the oxide semiconductor layer 640 that is in direct contact with the second oxygen-absorbing layer 662 . Therefore, the third non-oxygen-absorbing layer 661 is electrically connected to the oxide semiconductor layer 640 (specifically, the second oxygen-deficient region 642) through ohmic contact.
  • one of the stacked second conductive layers 650 is used as the first oxygen absorption layer 652 to form the first oxygen-deficient region 641 in the oxide semiconductor layer 640 .
  • one of the stacked third conductive layers 660 is used as the second oxygen absorption layer 662 to form the second oxygen-deficient region 642 in the oxide semiconductor layer 640 .
  • Each of the second conductive layer 650 and the third conductive layer 660 corresponding to the source electrode and the drain electrode of the transistor is electrically connected to the oxygen-deficient region in the oxide semiconductor layer 640 by ohmic contact.
  • the interface between the oxide semiconductor layer 640 and the second conductive layer 650 (more specifically, the first non-oxygen-absorbing layer 651) and the interface between the oxide semiconductor layer 540 and the third conductive layer 660 (more specifically, , the interface with the third non-oxygen-absorbing layer 661) is stabilized. Therefore, the reliability of semiconductor device 60 is improved. In particular, the negative bias temperature instability of the semiconductor device 60 is improved.
  • the semiconductor devices according to the first to fourth embodiments can be applied to display devices such as a liquid crystal display device, an organic light emitting diode display device (OLED display device), or a micro LED display device.
  • a display device 1000 to which the semiconductor device 10 is applied will be described with reference to FIGS. 11 to 13.
  • FIG. The display device 1000 is an OLED display device, but the display device to which the semiconductor device 10 is applied is not limited to this.
  • FIG. 11 is a schematic diagram showing the configuration of a display device according to one embodiment of the present invention.
  • the display device 1000 includes a display portion 1020 , a driver circuit portion 1030 , and a terminal portion 1040 over a substrate 1010 .
  • the driver circuit portion 1030 is provided around the display portion 1020 and can control the display portion 1020 .
  • the drive circuit section 1030 includes, for example, a scan drive circuit.
  • the terminal portion 1040 is provided at an end portion of the substrate 1010 and can supply a signal or power to the display device 1000 .
  • the terminal section 1040 includes terminals 1041, for example. Terminal 1041 is connected to flexible printed circuit board 1050 .
  • a driver IC 1060 may be provided on the flexible printed circuit board 1050 .
  • the substrate 1010 may include a bent portion 1011.
  • the substrate 1010 can be bent at the bent portion 1011 .
  • the bent portion 1011 can be provided, for example, between the display portion 1020 and the terminal portion 1040 .
  • Terminal portion 1040 is bent at bent portion 1011 so as to overlap with the back surface of display portion 1020, so that the frame of display device 1000 can be narrowed.
  • the display unit 1020 can display an image or video, and includes a plurality of pixels 1021 arranged in a matrix.
  • the arrangement of the plurality of pixels 1021 is not limited to matrix.
  • the plurality of pixels 1021 can also be arranged in a zigzag pattern, for example.
  • FIG. 12 is a circuit diagram (pixel circuit) of the pixel 1021 of the display device 1000 according to one embodiment of the invention.
  • the pixel circuit includes a first transistor 100-1, a second transistor 100-2, a capacitive element 1230, and a light emitting element 1240.
  • FIG. 12 is a circuit diagram (pixel circuit) of the pixel 1021 of the display device 1000 according to one embodiment of the invention.
  • the pixel circuit includes a first transistor 100-1, a second transistor 100-2, a capacitive element 1230, and a light emitting element 1240.
  • the first transistor 100-1 can function as a selection transistor. That is, the conduction state of the first transistor 100 - 1 is controlled by the scan line 1110 .
  • the gate, source, and drain of the first transistor 100-1 are electrically connected to the scan line 1110, the signal line 1120, and the gate of the second transistor 100-2, respectively.
  • the second transistor 100-2 can function as a drive transistor. That is, the second transistor 100-2 controls the light emission luminance of the light emitting element 1240.
  • FIG. The gate, source, and drain of the second transistor 100-2 are electrically connected to the source of the first transistor 100-1, the driving power supply line 1140, and the anode of the light emitting element 1240, respectively.
  • One of the capacitive electrodes of the capacitive element 1230 is electrically connected to the gate of the second transistor 100-2 and the drain of the first transistor 100-1.
  • the other of the capacitor electrodes is electrically connected to the anode of the light emitting element 1240 and the drain of the second transistor 100-2.
  • the anode of the light emitting element 1240 is connected to the drain of the second transistor 100-2. Also, the cathode of the light emitting element 1240 is connected to the reference power supply line 1160 .
  • FIG. 13 is a cross-sectional view of a pixel 1021 of the display device 1000 according to one embodiment of the invention. Specifically, FIG. 13 is a cross-sectional view of the display device 1000 shown in FIG. 11 taken along line A1-A2. As shown in FIG. 13, the transistor 100 and the connection portion 200 of the semiconductor device 10 are provided on the substrate 1010 .
  • a planarization layer 1250 is provided on the semiconductor device 10 .
  • a material of the planarization layer 1250 for example, an organic material such as photosensitive acrylic or polyimide can be used.
  • a step between the transistor 100 and the connection portion 200 can be planarized.
  • An anode 1241 is provided on the planarization layer 1250 .
  • the anode 1241 is electrically connected to the transistor 100 through an opening provided in the planarization layer.
  • the anode 1241 may be a transparent conductive film or a metal film. Also, the anode 1241 may be a laminate of a transparent conductive film and a metal film.
  • An anode 1241 is provided for each light emitting element 1240 . That is, anode 1241 is provided for each of red light emitting element 1240R, green light emitting element 1240G, and blue light emitting element 1240B.
  • a partition 1260 is provided on the anode 1241 .
  • the partition wall 1260 covers the end of the anode 1241 and is opened so that a part of the surface of the anode 1241 is exposed.
  • the anodes 1241 of each light emitting element 1240 are separated by the partition walls 1260 .
  • the side surface of the opening of partition 1260 preferably has a gently tapered shape. If the side surface of the opening of the partition 1260 has a steep shape, poor coverage of the organic layer 1242 formed on the anode 1241 will occur.
  • the partition 1260 may also be called a bank or a rib.
  • An organic layer 1242 including at least a hole transport layer, a light emitting layer, and an electron transport layer is provided on the anode 1241 of each light emitting element 1240 .
  • different organic materials may be used for the red light-emitting element 1240R, the green light-emitting element 1240G, and the blue light-emitting element 1240B. That is, each of the red light emitting element 1240R, the green light emitting element 1240G, and the blue light emitting element 1240B includes an organic layer 1242R containing a red light emitting material, an organic layer 1242G containing a green light emitting material, and an organic layer 1242B containing a blue light emitting material. may be provided.
  • the hole-transporting layer and the electron-transporting layer of the organic layer 1242 may be provided so as to cover all the light-emitting elements 1240 .
  • a cathode 1243 is provided on the organic layer 1242 .
  • the cathode 1243 may be provided so as to cover all the light emitting elements 1240 .
  • the cathode 1243 may be a transparent conductive film or a metal film.
  • the anode 1241 may be a laminate of a transparent conductive film and a metal film.
  • a sealing layer 1270 is provided on the cathode 1243 .
  • the sealing layer 1270 can have a laminated structure of, for example, a first inorganic insulating layer 1271 , an organic insulating layer 1272 and a second inorganic insulating layer 1273 .
  • first inorganic insulating layer 1271 and the second inorganic insulating layer 1273 for example, silicon oxide, aluminum oxide, silicon nitride, aluminum nitride, silicon oxynitride, or aluminum oxynitride can be used.
  • the film thicknesses of the first inorganic insulating layer 1271 and the second inorganic insulating layer 1273 are, for example, 750 nm or more and 1250 nm or less.
  • the first inorganic insulating layer 1271 or the second inorganic insulating layer 1273 may be a single layer or a laminated layer.
  • first inorganic insulating layer 1271 and second inorganic insulating layer 1273 preferably contain a nitride such as silicon nitride or aluminum nitride. Note that nitrides include nitrides containing oxygen.
  • the material of the organic insulating layer 1272 for example, acrylic resin, epoxy resin, polyimide resin, silicone resin, fluorine resin, siloxane resin, or the like can be used.
  • the film thickness of the organic insulating layer 1272 is, for example, 5 ⁇ m or more and 15 ⁇ m or less.
  • a cover glass 1290 is provided on the sealing layer 1270 with an adhesive layer 1280 interposed therebetween.
  • the display device 1000 may be provided with a polarizing plate, a touch sensor, or the like, if necessary.
  • the reliability of the semiconductor device 10 is improved, and as a result, the reliability of the display device 1000 is improved.
  • the semiconductor device 10 can also be applied to the scanning drive circuit.

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Abstract

表示装置は、半導体装置は、絶縁表面上の第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の酸化物半導体層と、酸化物半導体層上の第２の導電層と、酸化物半導体層上の第３の導電層と、を含み、酸化物半導体層は、第１の領域と、第２の導電層と接する第２の領域と、第３の導電層と接する第３の領域と、第２の導電層と接し、第１の領域と第２の領域との間の第１の不純物領域と、第３の導電層と接し、第１の領域と第３の領域との間の第２の不純物領域と、を含み、第１の不純物領域および第２の不純物領域の各々の電気伝導度は、第２の領域および第３の領域の各々の電気伝導度よりも大きい。

Description

半導体装置および半導体装置の作製方法
　本発明の一実施形態は、トランジスタを含む半導体装置に関する。また、本発明の一実施形態は、半導体装置の製造方法に関する。
　近年、有機発光ダイオード表示装置（ＯＬＥＤ表示装置）を構成する半導体として、酸化物半導体が注目されている。酸化物半導体を半導体層に用いたトランジスタ（酸化物半導体層を有するトランジスタ）は、オフリーク電流が低く、低周波数駆動が可能であるため、低消費電力の表示装置が可能である。特に、自発光型であるＯＬＥＤ表示装置に酸化物半導体層を有するトランジスタを適用すると、消費電力の削減効がより大きい。
　酸化物半導体は絶縁性が高いため、酸化物半導体層において、ソース電極およびドレイン電極と接する領域は低抵抗化されることが好ましい。例えば、特許文献１には、ゲート電極をマスクとして酸化物半導体層に不純物元素を添加し、酸化物半導体層中に低抵抗領域が形成されたトップゲート型トランジスタが開示されている。
特開２０２０－２７９４２号公報
　酸化物半導体層に低抵抗領域が設けられない場合であっても、トランジスタとして機能する。しかしながら、その場合、トランジスタの負バイアス温度不安定性が顕著であり、しきい値が正方向に大きくシフトするなどの問題があった。そのため、上述のように、トップゲート型トランジスタにおいては、酸化物半導体層中に低抵抗領域が設けられることが好ましい。一方、ボトムゲート型トランジスタにおいては、ゲート電極が酸化物半導体層よりも下方に位置するため、ゲート電極をマスクとして酸化物半導体層中に不純物を添加することはできない。ボトムゲート型トランジスタの酸化物半導体層に低抵抗領域を形成するためには、別途マスクのパターニングが必要となり、トランジスタを含む半導体装置の作製におけるコストおよびタクトが増加する問題があった。
　本発明の一実施形態は、上記問題に鑑み、コストおよびタクトを抑制し、信頼性の向上した半導体装置およびその作製方法の提供することを目的の一つとする。
　本発明の一実施形態に係る半導体装置は、絶縁表面上の第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の酸化物半導体層と、酸化物半導体層上の第２の導電層と、酸化物半導体層上の第３の導電層と、を含み、酸化物半導体層は、第１の領域と、第２の導電層と接する第２の領域と、第３の導電層と接する第３の領域と、第２の導電層と接し、第１の領域と第２の領域との間の第１の不純物領域と、第３の導電層と接し、第１の領域と第３の領域との間の第２の不純物領域と、を含み、第１の不純物領域および第２の不純物領域の各々の電気伝導度は、第２の領域および第３の領域の各々の電気伝導度よりも大きい。
　また、本発明の一実施形態に係る半導体装置は、絶縁表面上の第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の酸化物半導体層と、酸化物半導体層上の第２の絶縁層と、第２の絶縁層上の第２の導電層と、第２の絶縁層上の第３の導電層と、を含み、酸化物半導体層は、第２の絶縁層と接する第１の領域と、第２の絶縁層と接し、第２の導電層と重畳する第２の領域と、第２の絶縁層と接し、第３の導電層と重畳する第３の領域と、第２の導電層と接し、第１の領域と第２の領域との間の第１の不純物領域と、第３の導電層と接し、第１の領域と第３の領域との間の第２の不純物領域と、を含み、第１の不純物領域および第２の不純物領域の各々の電気伝導度は、第２の領域および第３の領域の各々の電気伝導度よりも大きい。
　また、本発明の一実施形態に係る半導体装置の作製方法は、絶縁表面上に、第１の導電層および第１の接続電極を形成し、第１の導電層および第１の接続電極上に、第１の絶縁層を形成し、第１の導電層と重畳して、第１の絶縁層上に酸化物半導体層を形成し、酸化物半導体層と重畳する第１の開口部および第２の開口部を含むレジスト層を形成し、レジスト層をマスクとして、酸化物半導体層に不純物元素を添加することにより、酸化物半導体層中に、第１の開口部に対応する第１の不純物領域および第２の開口部に対応する第２の不純物領域を形成し、第１の不純物領域と接して第２の導電層を形成し、第２の不純物領域と接して第３の導電層を形成する。
　また、本発明の一実施形態に係る半導体装置の作製方法は、絶縁表面上に、第１の導電層および第１の接続電極を形成し、第１の導電層および第１の接続電極上に、第１の絶縁層を形成し、第１の導電層と重畳して、第１の絶縁層上に酸化物半導体層を形成し、酸化物半導体層および第１の絶縁層上に、第２の絶縁層を形成し、酸化物半導体層と重畳する第１の開口部および第２の開口部を含むレジスト層を形成し、レジスト層をマスクとして、酸化物半導体層に不純物元素を添加することにより、酸化物半導体層中に、第１の開口部に対応する第１の不純物領域および第２の開口部に対応する第２の不純物領域を形成する。
本発明の一実施形態に係る半導体装置の模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の作製方法を説明する模式的な断面図である。 本発明の一実施形態に係る半導体装置の模式的な断面図である。 本発明の一実施形態に係る半導体装置の模式的な平面図である。 本発明の一実施形態に係る半導体装置の模式的な拡大断面図である。 本発明の一実施形態に係る半導体装置の模式的な平面図である。 本発明の一実施形態に係る半導体装置の模式的な断面図である。 本発明の一実施形態に係る半導体装置の模式的な平面図である。 本発明の一実施形態に係る表示装置の構成を示す概略図である。 本発明の一実施形態に係る表示装置の画素の回路図（画素回路）である。 本発明の一実施形態に係る表示装置の画素の断面図である。
　以下、本発明に係る各実施形態について、図面を参照しつつ説明する。なお、各実施形態はあくまで一例にすぎず、当業者が、発明の主旨を保ちつつ適宜変更することによって容易に想到し得るものについても、当然に本発明の範囲に含有される。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。
　本明細書において「αはＡ、ＢまたはＣを含む」、「αはＡ，ＢおよびＣのいずれかを含む」、「αはＡ，ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　本明細書において、説明の便宜上、「上」もしくは「上方」または「下」もしくは「下方」という語句を用いて説明するが、原則として、構造物が形成される基板を基準とし、基板から構造物に向かう方向を「上」または「上方」とする。逆に、構造物から基板に向かう方向を「下」または「下方」とする。したがって、基板上の構造物という表現において、構造物の基板側の面が下面となり、その反対側の面が上面となる。また、基板上の構造物という表現においては、基板と構造物との上下関係を説明しているに過ぎず、基板と構造物との間に他の部材が配置されていてもよい。さらに、「上」もしくは「上方」または「下」もしくは「下方」の語句は、複数の層が積層された構造における積層順を意味するものであり、平面視において重畳する位置関係になくてもよい。
　本発明の一実施形態において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は、同一の工程で同一の層として形成された膜に由来し、同一の構造または同一の材料を有する。したがって、これら複数の膜は同一の層に存在しているものと定義する。
＜第１実施形態＞
　図１～図２Ｄを参照して、本発明の一実施形態に係る半導体装置１０について説明する。
［１．半導体装置１０の構成］
　図１を参照して、本発明の一実施形態に係る半導体装置１０の構成について説明する。
　図１は、本発明の一実施形態に係る半導体装置１０の模式的な断面図である。図１に示すように、半導体装置１０は、トランジスタ１００および接続部２００を含む。トランジスタ１００は、例えば、スイッチング機能を有する。接続部２００は、例えば、異なる層に設けられた配線を電気的に接続する。
　トランジスタ１００は、基板１１０、第１の導電層１２０、第１の絶縁層１３０、酸化物半導体層１４０、第２の導電層１６０、および第３の導電層１７０を含む。第１の導電層１２０は、基板１１０上に設けられている。第１の絶縁層１３０は、第１の導電層１２０上に、第１の導電層１２０を覆うように設けられている。酸化物半導体層１４０は、第１の絶縁層１３０上に設けられている。第２の導電層１６０および第３の導電層１７０の各々は、第１の絶縁層１３０および酸化物半導体層１４０上に設けられている。第２の導電層１６０および第３の導電層１７０の各々は、酸化物半導体層１４０と電気的に接続されている。
　基板１１０は、絶縁表面を有し、基板１１０上に設けられる各層を支持することができる。基板１１０として、例えば、ガラス基板、石英基板、またはサファイア基板などの透光性を有する剛性基板を用いることができる。また、基板１１０として、シリコン基板などの透光性を有しない剛性基板を用いることもできる。さらに、基板１１０として、ポリイミド樹脂基板、アクリル樹脂基板、シロキサン樹脂基板、またはフッ素樹脂基板などの透光性を有する可撓性基板を用いることもできる。基板１１０の耐熱性を向上させるために、上記の樹脂基板に不純物を導入してもよい。上述した剛性基板または可撓性基板の上に酸化シリコン膜や窒化シリコン膜が成膜された基板を、基板１１０として用いることもできる。
　第１の導電層１２０は、ゲート電極として機能することができる。第１の導電層１２０の材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、もしくはタングステン（Ｗ）などの金属、またはこれらの合金を用いることができる。また、第１の導電層１２０の材料として、例えば、酸化インジウムスズ（ＩＴＯ）または酸化亜鉛（ＺｎＯ）などの透明導電性酸化物を用いることもできる。第１の導電層１２０は、単層であってもよく、積層であってもよい。
　第１の絶縁層１３０は、ゲート絶縁層として機能することができる。第１の絶縁層１３０の材料として、例えば、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、または窒化アルミニウム（ＡｌＮｘ）などを用いることができる。第１の絶縁層１３０は、単層であってもよく、積層であってもよい。ここで、酸化窒化シリコン（ＳｉＯｘＮｙ）および酸化窒化アルミニウム（ＡｌＯｘＮｙ）は、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。一方、窒化酸化シリコン（ＳｉＮｘＯｙ）および窒化酸化アルミニウム（ＡｌＮｘＯｙ）は、窒素よりも少ない量の酸素を含有するシリコン化合物およびアルミニウム化合物である。第１の絶縁層１３０が積層である場合、第１の絶縁層１３０は酸化物層と窒化物層との積層であって、酸化物層が酸化物半導体層１４０と接していることが好ましい。
　酸化物半導体層１４０は、チャネル形成領域として機能することができる。酸化物半導体層１４０の材料として、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムスズ亜鉛（ＩＴＺＯ）、酸化インジウムアルミニウム亜鉛（ＩＡＺＯ）、または酸化亜鉛（ＺｎＯ）などを用いることができる。また、酸化物半導体層１４０は、単層であってもよく、積層であってもよい。
　酸化物半導体層１４０は、第１の領域１４１、第２の領域１４２、および第３の領域１４３、第１の不純物領域１５１、および第２の不純物領域１５２を含む。第１の不純物領域１５１は、第１の領域１４１と第２の領域１４２との間に位置する。第２の不純物領域１５２は、第１の領域１４１と第３の領域１４３との間に位置する。第１の領域１４１は、チャネル形成領域として機能することができる。第２の領域１４２および第３の領域１４３の各々は、酸化物半導体層１４０の端部を含む。ま第１の不純物領域１５１および第２の不純物領域１５２の各々は、低抵抗領域（高濃度不純物領域）として機能することができる。ここで、低抵抗領域は、チャネル形成領域の抵抗よりも低い抵抗を有する領域をいう。換言すれば、低抵抗領域の電気伝導度は、チャネル形成領域の電気伝導度よりも大きい。
　第１の不純物領域１５１および第２の不純物領域１５２の各々は、酸化物半導体層１４０の材料以外の不純物元素を含む。不純物元素は、例えば、ホウ素（Ｂ）、リン（Ｐ）、アルゴン（Ａｒ）、水素（Ｈ）、または窒素（Ｎ）などである。また、微量含有物として、アルミニウム（Ａｌ）などを含む場合がある。第１の不純物領域１５１および第２の不純物領域１５２の各々の電気伝導度は、第１の領域１４１、第２の領域１４２、および第３の領域１４３の各々の電気伝導度よりも大きい。すなわち、第１の不純物領域１５１および第２の不純物領域１５２の各々は、不純物元素を含むことで、第１の領域１４１、第２の領域１４２、および第３の領域１４３の各々よりも電気伝導度が大きくなる。第１の不純物領域１５１および第２の不純物領域１５２に含まれる不純物元素は、酸化物半導体層１４０の材料に対してキャリアを生成するものでなくてもよい。不純物元素は、酸化物半導体層１４０の材料の酸素欠損を生成するものであってもよい。第１の不純物領域１５１および第２の不純物領域１５２において、不純物元素の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上であり、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上である。
　第２の導電層１６０および第３の導電層１７０は、それぞれ、ソース電極およびドレイン電極として機能することができる。第２の導電層１６０および第３の導電層１７０の各々の材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、もしくはタングステン（Ｗ）などの金属、またはこれらの合金を用いることができる。また、第２の導電層１６０および第３の導電層１７０の材料として、例えば、酸化インジウムスズ（ＩＴＯ）または酸化亜鉛（ＺｎＯ）などの透明導電性酸化物を用いることもできる。第２の導電層１６０および第３の導電層１７０の各々は、単層であってもよく、積層であってもよい。なお、本明細書において、ソース電極およびドレイン電極と記載されている場合であっても、ソース電極の機能とドレイン電極の機能とが入れ替わる場合がある。
　第２の導電層１６０は、第２の領域１４２および第１の不純物領域１５１と電気的に接続されている。また、第３の導電層１７０は、第３の領域１４３および第２の不純物領域１５２と電気的に接続されている。第１の不純物領域１５１および第２の不純物領域１５２の各々は、低抵抗領域として機能することができるため、第２の導電層１６０と第１の不純物領域１５１との接続および第３の導電層１７０と第２の不純物領域１５２との接続は、オーミック接触となる。
　接続部２００は、基板１１０、第１の接続電極２１０、第１の絶縁層１３０、および第２の接続電極２２０を含む。第１の接続電極２１０は、基板１１０上に設けられている。第１の絶縁層１３０は、第１の接続電極２１０上に、第１の接続電極２１０を覆うように設けられている。第２の接続電極２２０は、第１の絶縁層１３０上に設けられている。第２の接続電極２２０は、第１の絶縁層１３０に設けられた開口部を介して、第１の接続電極２１０と電気的に接続されている。
　第１の接続電極２１０および第２の接続電極２２０の材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、もしくはタングステン（Ｗ）などの金属、またはこれらの合金を用いることができる。また、第１の接続電極２１０および第２の接続電極２２０は、単層であってもよく、積層であってもよい。第１の接続電極２１０は、第１の導電層１２０と同一の層であってもよい。すなわち、第１の接続電極２１０は、第１の導電層１２０と同一の材料または同一の構造であってもよい。第２の接続電極２２０は、第２の導電層１６０および第３の導電層１７０と同一の層であってもよい。すなわち、第２の接続電極２２０は、第２の導電層１６０および第３の導電層１７０と同一の材料または同一の構造であってもよい。
　第１の接続電極２１０は、第３の不純物領域２１３を含む。第３の不純物領域２１３は、第１の接続電極２１０の材料以外の不純物元素を含む。不純物元素は、例えば、ホウ素（Ｂ）、リン（Ｐ）、アルゴン（Ａｒ）、水素（Ｈ）、または窒素（Ｎ）などである。また、微量含有物として、アルミニウム（Ａｌ）などを含む場合がある。第３の不純物領域２１３に含まれる不純物元素は、第１の不純物領域１５１および第２の不純物領域１５２に含まれる不純物元素と同一であってもよい。第３の不純物領域２１３において、不純物元素の濃度は、特に限定されない。例えば、第３の不純物領域２１３において、不純物元素の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上であり、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上である。なお、第２の接続電極２２０は、第３の不純物領域２１３と接し、第３の不純物領域２１３と電気的に接続されているということもできる。
　本実施形態に係る半導体装置１０においては、トランジスタ１００の酸化物半導体層１４０中に、高い電気伝導度を有する第１の不純物領域１５１および第２の不純物領域１５２が設けられている。また、ソース電極およびドレイン電極に対応する第２の導電層４１６０および第３の導電層１７０が、それぞれ、第１の不純物領域１５１および第２の不純物領域１５２と電気的に接続されている。そのため、第２の導電層１６０と第１の不純物領域１５１との接続および第３の導電層１７０と第２の不純物領域１５２との接続は、オーミック接触となり、酸化物半導体層１４０と第２の導電層１６０との界面および酸化物半導体層１４０と第３の導電層１７０との界面が安定化する。したがって、トランジスタ１００の信頼性が向上する。特に、トランジスタ１００の負バイアス温度不安定性が改善される。
［２．半導体装置１０の作製方法］
　図２Ａ～図２Ｄを参照して、本発明の一実施形態に係る半導体装置１０の作製方法について説明する。
　図２Ａ～図２Ｄの各々は、本発明の一実施形態に係る半導体装置１０の作製方法を説明する模式的な断面図である。以下では、半導体装置の作製方法として通常行われている工程については、説明を省略する場合がある。
　基板１１０上に、第１の導電層１２０、第１の絶縁層１３０、および酸化物半導体層１４０を順に形成する（図２Ａ参照）。第１の導電層１２０、第１の絶縁層１３０、および酸化物半導体層１４０の各々は、スパッタリングまたはＣＶＤなどを用いて成膜することができる。また、第１の導電層１２０および酸化物半導体層１４０のパターンは、フォトリソグラフィーを用いて形成することができる。
　次に、第１の絶縁層１３０および酸化物半導体層１４０上に、第１の導電層１２０と重畳する第１の開口部８１０および第２の開口部８２０、および第１の接続電極２１０と重畳する第３の開口部８３０を含むレジスト層８００を形成する（図２Ｂ参照）。第１の開口部８１０、第２の開口部８２０、および第３の開口部８３０は、フォトリソグラフィーのパターニング工程によって形成することができる。
　次に、レジスト層８００をマスクとして、第１の絶縁層１３０をエッチングする（図２Ｃ参照）。第１の絶縁層１３０のエッチングは、ウェットエッチングまたはドライエッチングで行うことができるが、第１の絶縁層１３０と酸化物半導体層１４０とのエッチングの選択比を大きくすることが可能なドライエッチングで行われることが好ましい。このようなドライエッチングのガスとして、例えば、フッ素系ガスを用いることができる。具体的には、ドライエッチングのガスとして、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、またはトリフルオロメタン（ＣＨＦ３）などを用いることができる。第１の絶縁層１３０と酸化物半導体層１４０とのエッチングの選択比の大きなエッチングガスを用いることにより、第３の開口部８３０によって露出された第１の絶縁層１３０がエッチングされる一方（すなわち、第１の絶縁層１３０中に開口部が形成される）、第１の開口部８１０および第２の開口部８２０によって露出された酸化物半導体層１４０はほとんどエッチングされないように調整することができる。
　次に、レジスト層８００をマスクとして、酸化物半導体層１４０中に不純物元素を添加する（図２Ｄ参照）。不純物元素の添加は、イオン注入法などを用いて行うことができる。第１の開口部８１０および第２の開口部を介して、酸化物半導体層１４０に不純物元素が添加され、酸化物半導体層１４０中に第１の不純物領域１５１および第２の不純物領域１５２が形成される。また、第３の開口部８３０を介して第１の接続電極２１０に不純物元素が添加され、第１の接続電極２１０中に第３の不純物領域２１３が形成される。
　次に、レジスト層８００を剥離した後、第２の導電層１６０、第３の導電層１７０、および第２の接続電極２２０を形成し、図１に示す半導体装置１０を作製することができる。
　本実施形態に係る半導体装置１０の作製方法においては、接続部２００における第１の絶縁層１３０の開口部の形成におけるマスクを用いて酸化物半導体層１４０中に不純物元素を添加することができる。そのため、不純物元素を添加するためのマスクのパターニングを行う必要がなく、半導体装置１０の作製におけるコストおよびタクトを抑制することができる。したがって、半導体装置１０を安価に作製することができる。
＜変形例１＞
　図３Ａ～図３Ｃを参照して、本発明の一実施形態に係る半導体装置１０の変形例である半導体装置１０Ａについて説明する。半導体装置１０Ａの説明において、半導体装置１０と同様の構成については説明を省略する場合がある。なお、半導体装置１０の変形は、半導体装置１０Ａに限られない。
　図３Ａ～図３Ｃの各々は、本発明の一実施形態に係る半導体装置１０Ａの作製方法を説明する模式的な断面図である。以下では、半導体装置の作製方法として通常行われている工程については、説明を省略する場合がある。
　図２Ｂに示すレジスト層８００が形成された後、レジスト層８００をマスクとして、酸化物半導体層１４０中に不純物元素を添加する（図３Ａ参照）。第１の開口部８１０および第２の開口部８２０を介して、酸化物半導体層１４０に不純物元素が添加され、酸化物半導体層１４０中に第１の不純物領域１５１および第２の不純物領域１５２が形成される。また、第３の開口部８３０を介して第１の絶縁層１３０に不純物元素が添加され、第１の絶縁層１３０中に第３の不純物領域２３３が形成される。
　次に、レジスト層８００をマスクとして、第１の絶縁層１３０をエッチングする（図３Ｂ参照）。第１の絶縁層１３０と酸化物半導体層１４０とのエッチングの選択比の大きなエッチングガスを用いてドライエッチングを行う。但し、当該工程はウェットエッチングによるものであってもよい。第１の絶縁層１３０のエッチングに伴い、第３の不純物領域２３３もエッチングされる。そのため、第３の不純物領域２３３がエッチストッパーとなることなく、第１の絶縁層１３０がエッチングされ（すなわち、第１の絶縁層１３０中に開口部が形成される）、第１の接続電極２１０の一部が露出される。
　次に、レジスト層８００を剥離した後、第２の導電層１６０および第３の導電層１７０を形成することによって、半導体装置１０Ａが作製される（図３Ｃ参照）。半導体装置１０Ａは、トランジスタ１００および接続部２００Ａを含む。半導体装置１０Ａでは、第３の不純物領域２３３が第１の絶縁層１３０に形成され、エッチングされてしまうため、接続部２００Ａは第３の不純物領域を含まない。すなわち、接続部２００Ａでは、第１の接続電極２１０中に第３の不純物領域が形成されない。
　なお、半導体装置１０Ａの接続部２００Ａでは、第３の不純物領域２３３を完全にエッチングせずに、第１の絶縁層１３０の開口部の側面に不純物元素が添加された領域が設けられていてもよい。
　本実施形態に係る半導体装置１０Ａの作製方法においても、接続部２００Ａにおける第１の絶縁層１３０の開口部の形成におけるマスクを用いて酸化物半導体層１４０中に不純物元素を添加することができる。そのため、不純物元素を添加するためのマスクのパターニングを行う必要がなく、半導体装置１０Ａの作製におけるコストおよびタクトを抑制することができる。したがって、半導体装置１０Ａを安価に作製することができる。
＜第２実施形態＞
　図４～図５Ｄを参照して、本発明の一実施形態に係る半導体装置３０について説明する。
［１．半導体装置３０の構成］
　図４を参照して、本発明の一実施形態に係る半導体装置３０の構成について説明する。なお、半導体装置３０の説明において、半導体装置１０と同様の構成については説明を省略する場合がある。
　図４は、本発明の一実施形態に係る半導体装置３０の模式的な断面図である。図４に示すように、半導体装置１０は、トランジスタ３００および接続部４００を含む。
　トランジスタ３００は、基板３１０、第１の導電層３２０、第１の絶縁層３３０、酸化物半導体層３４０、第２の絶縁層３６０、第２の導電層３７０、および第３の導電層３８０を含む。第１の導電層３２０は、基板３１０上に設けられている。第１の絶縁層３３０は、第１の導電層３２０上に、第１の導電層３２０を覆うように設けられている。酸化物半導体層３４０は、第１の絶縁層３３０上に設けられている。第２の絶縁層３６０は、酸化物半導体層３４０上に、酸化物半導体層３４０の端部および中央部を覆うように設けられている。すなわち、第２の絶縁層３６０は、酸化物半導体層３４０の一部を露出するように設けられている。第２の導電層３７０および第３の導電層３８０の各々は、第２の絶縁層３６０および酸化物半導体層３４０上に設けられている。第２の導電層３７０および第３の導電層３８０の各々は、酸化物半導体層３４０と電気的に接続されている。
　酸化物半導体層３４０は、第１の領域３４１、第２の領域３４２、および第３の領域３４３、第１の不純物領域３５１、および第２の不純物領域３５２を含む。第１の不純物領域３５１は、第１の領域３４１と第２の領域３４２との間に位置する。第２の不純物領域３５２は、第１の領域３４１と第３の領域３４３との間に位置する。第１の領域３４１は、第２の絶縁層３６０と重畳し、チャネル形成領域として機能することができる。第２の領域３４２および第３の領域３４３も、第２の絶縁層３６０と重畳する。第２の絶縁層３６０は、第１の領域３４１のチャネル形成領域、ならびに第２の領域３４２および第３の領域３４３の端部を保護することができる。すなわち、第２の絶縁層３６０は、いわゆるチャネル保護層として機能することができる。
　第２の絶縁層３６０の材料として、例えば、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、または窒化アルミニウム（ＡｌＮｘ）などを用いることができる。第２の絶縁層３６０は、単層であってもよく、積層であってもよい。第２の絶縁層３６０が積層である場合、第２の絶縁層３６０は酸化物層と窒化物層との積層であって、酸化物層が酸化物半導体層３４０と接していることが好ましい。
　第２の導電層３７０は、第１の不純物領域３５１と電気的に接続されている。また、第３の導電層３８０は、第２の不純物領域３５２と電気的に接続されている。第１の不純物領域３５１および第２の不純物領域３５２の各々は、低抵抗領域として機能することができるため、第２の導電層３７０と第１の不純物領域３５１との接続および第３の導電層３８０と第２の不純物領域３５２との接続は、オーミック接触となる。
　接続部４００は、基板３１０、第１の接続電極４１０、第１の絶縁層３３０、第２の絶縁層３６０、および第２の接続電極４２０を含む。第１の絶縁層３３０は、第１の接続電極４１０上に、第１の接続電極４１０を覆うように設けられている。第２の接続電極２２０は、第２の絶縁層３６０上に設けられている。第２の接続電極４２０は、第１の絶縁層３３０および第２の絶縁層３６０に設けられた開口部を介して、第１の接続電極４１０と電気的に接続されている。また、第１の接続電極４１０は、第３の不純物領域４１３を含む。第２の接続電極４２０は、第３の不純物領域４１３と接し、第３の不純物領域４１３と電気的に接続されているというこもできる。
　本実施形態に係る半導体装置３０においては、トランジスタ３００の酸化物半導体層３４０中に、高い電気伝導度を有する第１の不純物領域３５１および第２の不純物領域３５２が設けられている。また、ソース電極及びドレイン電極に対応する第２の導電層３７０および第３の導電層３８０が、それぞれ、第１の不純物領域３５１および第２の不純物領域３５２と電気的に接続されている。そのため、第２の導電層３７０と第１の不純物領域３５１との接続および第３の導電層３８０と第２の不純物領域３５２との接続は、オーミック接触となり、酸化物半導体層３４０と第２の導電層３７０との界面および酸化物半導体層３４０と第３の導電層３８０との界面が安定化する。さらに、酸化物半導体層３４０のチャネル形成領域および端部が、第２の絶縁層３６０によって保護されている。したがって、トランジスタ３００の信頼性が向上する。特に、トランジスタ３００の負バイアス温度不安定性が改善される。
［２．半導体装置３０の作製方法］
　図５Ａ～図５Ｄを参照して、本発明の一実施形態に係る半導体装置３０の作製方法について説明する。
　図５Ａ～図５Ｄの各々は、本発明の一実施形態に係る半導体装置３０の作製方法を説明する模式的な断面図である。以下では、半導体装置の作製方法として通常行われている工程については、説明を省略する場合がある。
　基板３１０上に、第１の導電層３２０、第１の絶縁層３３０、酸化物半導体層３４０、および第２の絶縁層３６０を順に形成する（図５Ａ参照）。第１の導電層３２０、第１の絶縁層３３０、酸化物半導体層３４０、および第２の絶縁層３６０の各々は、スパッタリングまたはＣＶＤなどを用いて成膜することができる。また、第１の導電層３２０および酸化物半導体層３４０の各々のパターンは、フォトリソグラフィーを用いて形成することができる。
　次に、第２の絶縁層３６０上に、第１の導電層３２０と重畳する第１の開口部８１０および第２の開口部８２０、および第１の接続電極４１０と重畳する第３の開口部８３０を含むレジスト層８００を形成する（図５Ｂ参照）。第１の開口部８１０、第２の開口部８２０、および第３の開口部８３０は、フォトリソグラフィーのパターニング工程によって形成することができる。
　次に、レジスト層８００をマスクとして、第２の絶縁層３６０および第１の絶縁層３３０をエッチングする（図５Ｃ参照）。第２の絶縁層３６０および第１の絶縁層３３０のエッチングは、第１の絶縁層３３０と酸化物半導体層１４０とのエッチングの選択比を大きくすることが可能なエッチングガスを用いたドライエッチングで行われることが好ましい。まず、第１の開口部８１０、第２の開口部８２０、および第３の開口部８３０によって露出された第２の絶縁層３６０がエッチングされる。続いて、第３の開口部８３０によって露出された第１の絶縁層３３０がエッチングされ（すなわち、第１の絶縁層３３０および第２の絶縁層３６０中に開口部が形成され）、第１の接続電極４１０の一部が露出される。第１の絶縁層３３０と酸化物半導体層３４０とのエッチングの選択比が大きいため、第１の開口部８１０および第２の開口部８２０によって露出された酸化物半導体層３４０はほとんどエッチングされない。
　次に、レジスト層８００をマスクとして、酸化物半導体層３４０中に不純物元素を添加する（図５Ｄ参照）。第１の開口部８１０および第２の開口部８２０を介して、酸化物半導体層３４０に不純物元素が添加され、酸化物半導体層３４０中に第１の不純物領域３５１および第２の不純物領域３５２が形成される。また、第３の開口部８３０を介して第１の接続電極４１０に不純物元素が添加され、第１の接続電極４１０中に第３の不純物領域４１３が形成される。
　次に、レジスト層８００を剥離した後、第２の導電層３７０、第３の導電層３８０、および第２の接続電極４２０を形成し、図４に示す半導体装置３０を作製することができる。
　本実施形態に係る半導体装置３０の作製方法においては、接続部４００における第１の絶縁層３３０および第２の絶縁層３６０の開口部の形成におけるマスクを用いて酸化物半導体層３４０中に不純物元素を添加することができる。そのため、不純物元素を添加するためのマスクのパターニングを行う必要がなく、半導体装置３０の作製におけるコストおよびタクトを抑制することができる。したがって、半導体装置３０を安価に作製することができる。
＜変形例２＞
　図６Ａ～図６Ｃを参照して、本発明の一実施形態に係る半導体装置３０の変形例である半導体装置３０Ａについて説明する。半導体装置３０Ａの説明において、半導体装置３０と同様の構成については説明を省略する場合がある。なお、半導体装置３０の変形は、半導体装置３０Ａに限られない。
　図６Ａ～図６Ｃの各々は、本発明の一実施形態に係る半導体装置３０Ａの作製方法を説明する模式的な断面図である。以下では、半導体装置の作製方法として通常行われている工程については、説明を省略する場合がある。
　図５Ｂに示すレジスト層８００が形成された後、レジスト層８００をマスクとして、第２の絶縁層３６０を通して酸化物半導体層３４０中に不純物元素を添加する（図６Ａ参照）。第１の開口部８１０および第２の開口部８２０を介して、酸化物半導体層３４０に不純物元素が添加され、酸化物半導体層３４０中に第１の不純物領域３５１および第２の不純物領域３５２が形成される。また、第３の開口部８３０を介して第１の絶縁層３３０に不純物元素が添加され、第１の絶縁層３３０中に第３の不純物領域４３３が形成される。
　次に、レジスト層８００をマスクとして、第２の絶縁層３６０および第１の絶縁層３３０をエッチングする（図６Ｂ参照）。第２の絶縁層３６０および第１の絶縁層３３０のエッチングは、第１の絶縁層３３０と酸化物半導体層１４０とのエッチングの選択比を大きくすることが可能なエッチングガスを用いたドライエッチングで行われることが好ましい。まず、第１の開口部８１０、第２の開口部８２０、および第３の開口部８３０によって露出された第２の絶縁層３６０がエッチングされる。続いて、第３の開口部８３０によって露出された第１の絶縁層３３０がエッチングされ（すなわち、第１の絶縁層３３０および第２の絶縁層３６０中に開口部が形成され）、第１の接続電極４１０の一部が露出される。第１の絶縁層３３０と酸化物半導体層３４０とのエッチングの選択比が大きいため、第１の開口部８１０および第２の開口部８２０によって露出された酸化物半導体層３４０はほとんどエッチングされない。
　次に、レジスト層８００を剥離した後、第２の導電層３７０および第３の導電層３８０を形成することによって、半導体装置３０Ａが作製される（図６Ｃ参照）。半導体装置３０Ａは、トランジスタ３００および接続部４００Ａを含む。半導体装置３０Ａでは、第３の不純物領域４３３が第２の絶縁層３６０に形成され、エッチングされてしまうため、接続部４００Ａは第３の不純物領域を含まない。すなわち、接続部４００Ａでは、第１の接続電極４１０中に第３の不純物領域が形成されない。
　なお、半導体装置３０Ａの接続部４００Ａでは、第３の不純物領域４３３を完全にエッチングせずに、第１の絶縁層３３０の開口部の側面に不純物元素が添加された領域を設けられていてもよい。
　本実施形態に係る半導体装置３０Ａの作製方法においても、接続部４００Ａにおける第１の絶縁層３３０および第２の絶縁層３６０の開口部の形成におけるマスクを用いて酸化物半導体層３４０中に不純物元素を添加することができる。そのため、不純物元素を添加するためのマスクのパターニングを行う必要がなく、半導体装置３０Ａの作製におけるコストおよびタクトを抑制することができる。したがって、半導体装置３０Ａを安価に作製することができる。
＜第３実施形態＞
　図７Ａ～図８を参照して、本発明の一実施形態に係る半導体装置５０について説明する。なお、半導体装置５０の説明において、半導体装置１０と同様の構成については説明を省略する場合がある。
　図７Ａおよび図７Ｂは、それぞれ、本発明の一実施形態に係る半導体装置５０の模式的な断面図および模式的な平面図である。図７Ａおよび図７Ｂに示すように、半導体装置５０は、基板５１０、第１の導電層５２０、第１の絶縁層５３０、酸化物半導体層５４０、第１の酸素吸収層５５０、第２の酸素吸収層５６０、第２の導電層５７０、および第３の導電層５８０を含む。第１の導電層５２０は、基板５１０上に設けられている。第１の絶縁層５３０は、第１の導電層５２０上に、第１の導電層５２０を覆うように設けられている。酸化物半導体層５４０は、第１の絶縁層５３０上に設けられている。第１の酸素吸収層５５０および第２の酸素吸収層５６０の各々は、第１の絶縁層５３０および酸化物半導体層５４０上に設けられている。第２の導電層５７０は、第１の絶縁層５３０、酸化物半導体層５４０、および第１の酸素吸収層５５０上に、第１の酸素吸収層５５０を覆うように設けられている。第３の導電層５８０は、第１の絶縁層５３０、酸化物半導体層５４０、および第２の酸素吸収層５６０上に、第２の酸素吸収層５６０を覆うように設けられている。第２の導電層５７０および第３の導電層５８０の各々は、酸化物半導体層５４０と電気的に接続されている。
　第１の酸素吸収層５５０は、酸化物半導体層５４０の一端の少なくとも一部を覆い、酸化物半導体層５４０の一端の少なくとも一部と接している。平面視において、第２の導電層５７０は、第１の酸素吸収層５５０の全面を覆うように設けられている。同様に、第２の酸素吸収層５６０は、酸化物半導体層５４０の他端の少なくとも一部を覆い、酸化物半導体層５４０の他端の少なくとも一部と接している。また、平面視において、第３の導電層５８０は、第２の酸素吸収層５６０の全面を覆うように設けられている。
　平面視において、第１の酸素吸収層５５０および第２の酸素吸収層５６０の各々の形状は、矩形に限られない。第１の酸素吸収層５５０および第２の酸素吸収層５６０の各々の形状は、直線だけでなく曲線を含む形状であってもよい。
　図８は、本発明の一実施形態に係る半導体装置５０の模式的な拡大断面図である。具体的には、図８は、図７Ａに示す領域Ａを拡大した断面図である。酸化物半導体層５４０は、第１の絶縁層５３０よりも酸素欠損を生じやすい。そのため、第１の酸素吸収層５５０が、酸化物半導体層５４０と接すると、第１の酸素吸収層５５０が、酸化物半導体層５４０中の酸素を吸収する。その結果、酸化物半導体層５４０中に酸素欠損が生成された領域が形成される。すなわち、図８に示すように、酸化物半導体層５４０中に、第１の酸素吸収層５５０と接する第１の酸素欠損領域５４１が形成される。第１の酸素吸収層５５０と直接接する部分の酸素だけでなく、直接接する部分の周囲近傍の酸素も吸収されるため、第１の酸素欠損領域５４１はある程度の拡がりを有する。すなわち、第１の酸素欠損領域５４１の表面積は、酸化物半導体層５４０の第１の酸素吸収層５５０と直接接する部分の表面積よりも大きい。
　第１の酸素欠損領域５４１は多くの酸素欠損を有するため、第１の酸素欠損領域５４１は、大きなキャリア密度を有する。すなわち、第１の酸素欠損領域５４１の電気伝導度は、酸化物半導体層５４０中の第１の酸素欠損領域５４１が形成されていない領域の電気伝導度よりも大きい。第１の酸素欠損領域５４１は、第１の酸素吸収層５５０と直接接する部分の周囲近傍にも広がっているため、第１の酸素吸収層５５０を覆う第２の導電層５７０は、第１の酸素欠損領域５４１と接する。すなわち、第２の導電層５７０と第１の酸素欠損領域５４１との接続は、オーミック接触となる。同様に、第２の酸素欠損領域５４２の電気伝導度は、酸化物半導体層５４０中の第２の酸素欠損領域５４２が形成されていない領域の電気伝導度よりも大きい。また、第３の導電層５８０と第２の酸素欠損領域５４２との接続は、オーミック接触となる。
　第１の酸素吸収層５５０および第２の酸素吸収層５６０の各々の材料として、例えば、カルシウム（Ｃａ）またはその化合物、アルミニウム（Ａｌ）、銀（Ａｇ）、もしくはマグネシウム（Ｍｇ）などの金属、またはこれらの合金を用いることができる。また、第１の酸素吸収層および第２の酸素吸収層５６０の各々の材料として、ポリオレフィン樹脂、ポリエステル樹脂、ポリアミド樹脂、またはポリビニルアルコール樹脂などの樹脂に、上述の金属または合金が含まれた材料を用いることもできる。
　半導体装置５０では、第２の導電層５７０および第３の導電層５８０が、それぞれ、ソース電極およびドレイン電極として機能することができる。酸素を吸収した第１の酸素吸収層５５０および第２の酸素吸収層５６０は、導電性を有していてもよく、絶縁性を有していてもよい。
　第１の酸素吸収層５５０は、少なくとも酸化物半導体層５４０と重畳する領域のみが第２の導電層５７０によって覆われていてもよい。すなわち、酸化物半導体層５４０と重畳しない第１の酸素吸収層５５０の領域は、第２の導電層５７０によって覆われていなくてもよい。この場合、第１の酸素吸収層５５０を、第２の導電層５７０とは異なる配線層として利用することもできる。第２の酸素吸収層５６０も同様に、第３の導電層５８０とは異なる配線層として利用することができる。
　本実施形態に係る半導体装置５０においては、第１の酸素吸収層５５０および第２の酸素吸収層５６０が酸化物半導体層５４０と接することにより、酸化物半導体層５４０中に、大きい電気伝導度を有する第１の酸素欠損領域５４１および第２の酸素欠損領域５４２が形成される。また、トランジスタのソース電極およびドレイン電極に対応する第２の導電層５７０および第３の導電層５８０が、それぞれ、第１の酸素欠損領域５４１および第２の酸素欠損領域５４２と電気的に接続されている。そのため、第２の導電層５７０と第１の酸素欠損領域５４１との接続および第３の導電層５８０と第２の酸素欠損領域５４２との接続は、オーミック接触となるため、酸化物半導体層５４０と第２の導電層５７０との界面および酸化物半導体層５４０と第３の導電層５８０との界面が安定化する。したがって、半導体装置５０の信頼性が向上する。特に、半導体装置５０の負バイアス温度不安定性が改善される。
＜変形例３＞
　図９を参照して、本発明の一実施形態に係る半導体装置５０の変形例である半導体装置５０Ａについて説明する。半導体装置５０Ａの説明において、半導体装置５０と同様の構成については説明を省略する場合がある。なお、半導体装置５０の変形は、半導体装置５０Ａに限られない。
　図９は、本発明の一実施形態に係る半導体装置５０Ａの模式的は平面図である。図９に示すように、半導体装置５０Ａは、酸化物半導体層５４０、第１の酸素吸収層５５０Ａ、第２の酸素吸収層５６０Ａ、第２の導電層５７０Ａ、および第３の導電層５８０Ａを含む。
　第１の酸素吸収層５５０Ａは、酸化物半導体層５４０の一端の少なくとも一部を覆い、酸化物半導体層５４０の一端の少なくとも一部と接している。平面視において、第２の導電層５７０Ａは、酸化物半導体層５４０の一端の全面を覆っている。同様に、第２の酸素吸収層５６０Ａは、酸化物半導体層５４０の他端の少なくとも一部を覆い、酸化物半導体層５４０の他端の少なくとも一部と接している。平面視において、第３の導電層５８０Ａは、酸化物半導体層５４０の他端の全面を覆っている。
　半導体装置５０Ａにおいても、第１の酸素吸収層５５０Ａおよび第２の酸素吸収層５６０Ａが酸化物半導体層５４０と接し、酸化物半導体層５４０の酸素を吸収する。その結果、酸化物半導体層５４０中に酸素欠損領域が形成される。トランジスタのソース電極およびドレイン電極に対応する第２の導電層５７０Ａおよび第３の導電層５８０Ａの各々は、オーミック接触によって酸素欠損領域と電気的に接続される。そのため、酸化物半導体層５４０と第２の導電層５７０Ａとの界面および酸化物半導体層５４０と第３の導電層５８０Ａとの界面が安定化する。したがって、半導体装置５０Ａの信頼性が向上する。特に、半導体装置５０Ａの負バイアス温度不安定性が改善される。
＜第４実施形態＞
　図１０Ａおよび図１０Ｂを参照して、本発明の一実施形態に係る半導体装置６０について説明する。なお、半導体装置６０の説明において、半導体装置５０と同様の構成については説明を省略する場合がある。
　図１０Ａおよび図１０Ｂは、それぞれ、本発明の一実施形態に係る半導体装置６０の模式的な断面図および模式的な平面図である。図１０Ａおよび図１０Ｂに示すように、半導体装置６０は、基板６１０、第１の導電層６２０、第１の絶縁層６３０、酸化物半導体層６４０、第２の導電層６５０、および第３の導電層６６０を含む。
　第２の導電層６５０は、第１の非酸素吸収層６５１、第１の酸素吸収層６５２、および第２の非酸素吸収層６５３を含む。第３の導電層６６０は、第３の非酸素吸収層６６１、第２の酸素吸収層６６２、および第４の非酸素吸収層６６３を含む。第１の酸素吸収層６５２および第２の酸素吸収層６６２の各々は、酸化物半導体層６４０から酸素を吸収することができる。一方、第１の非酸素吸収層６５１、第２の非酸素吸収層６５３、第３の非酸素吸収層６６１、および第４の非酸素吸収層６６３の各々は、第１の酸素吸収層６５２および第２の酸素吸収層６６２の各々よりも、酸化物半導体層６４０中の酸素の吸収量が小さい層をいう。
　第１の非酸素吸収層６５１、第２の非酸素吸収層６５３、第３の非酸素吸収層６６１、および第４の非酸素吸収層６６３の各々の材料は、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、もしくはタングステン（Ｗ）などの金属、またはこれらの合金を用いることができる。なお、第３の非酸素吸収層６６１および第４の非酸素吸収層６６３は、それぞれ、第１の酸素吸収層６５２および第２の酸素吸収層６６２を外部の影響から保護することができる。そのため、第１の酸素吸収層６５２および第２の酸素吸収層６６２が十分安定である場合には、第３の非酸素吸収層６６１および第４の非酸素吸収層６６３は設けられなくてもよい。
　図１０Ｂに示すように、平面視において、第２の導電層６５０は内側に領域Ｂを含み、第３の導電層６６０は内側に領域Ｃを含む。図１０Ａは、領域Ｂおよび領域Ｃを通るように切断した断面図ということもできる。領域Ｂ内には、第１の非酸素吸収層６５１が設けられていない。第１の非酸素吸収層６５１は、領域Ｂの周囲に設けられている。すなわち、領域Ｂ内では、第１の酸素吸収層６５２および第２の非酸素吸収層６５３が順に積層され、領域Ｂの周囲では、第１の非酸素吸収層６５１、第１の酸素吸収層６５２、および第２の非酸素吸収層６５３が順に積層されている。同様に、領域Ｃ内には、第３の非酸素吸収層６６１が設けられていない。第３の非酸素吸収層６６１は、領域Ｃの周囲に設けられている。すなわち、領域Ｃ内では、第２の酸素吸収層６６２および第４の非酸素吸収層６６３が順に積層され、領域Ｃの周囲では、第３の非酸素吸収層６６１、第２の酸素吸収層６６２、および第４の非酸素吸収層６６３が順に積層されている。
　第１の酸素吸収層６５２は、酸化物半導体層６４０の一端の少なくとも一部を覆い、酸化物半導体層６４０の一端の少なくとも一部と接している。そのため、第１の酸素吸収層６５２によって酸化物半導体層６４０の酸素が吸収され、酸化物半導体層６４０中に第１の酸素欠損領域６４１が形成されている。同様に、第２の酸素吸収層６６２は、酸化物半導体層６４０の他端の少なくとも一部を覆い、酸化物半導体層６４０の他端の少なくとも一部と接している。そのため、第２の酸素吸収層６６２によって酸化物半導体層６４０の酸素が吸収され、酸化物半導体層６４０中に第２の酸素欠損領域６４２が形成されている。
　第１の酸素欠損領域６４１の表面積は、酸化物半導体層６４０の第１の酸素吸収層６５２と直接接する部分の表面積よりも大きい。そのため、第１の非酸素吸収層６５１は、オーミック接触によって酸化物半導体層６４０（具体的には、第１の酸素欠損領域６４１）と電気的に接続されている。同様に、第２の酸素欠損領域６４２の表面積は、酸化物半導体層６４０の第２の酸素吸収層６６２と直接接する部分の表面積よりも大きい。そのため、第３の非酸素吸収層６６１は、オーミック接触によって酸化物半導体層６４０（具体的には、第２の酸素欠損領域６４２）と電気的に接続されている。
　半導体装置６０においては、積層された第２の導電層６５０の中の１つの層を第１の酸素吸収層６５２として利用し、酸化物半導体層６４０中に第１の酸素欠損領域６４１を形成する。同様に、積層された第３の導電層６６０の中の１つの層を第２の酸素吸収層６６２として利用し、酸化物半導体層６４０中に第２の酸素欠損領域６４２を形成する。トランジスタのソース電極およびドレイン電極に対応する第２の導電層６５０および第３の導電層６６０の各々は、オーミック接触によって酸化物半導体層６４０中の酸素欠損領域と電気的に接続される。そのため、酸化物半導体層６４０と第２の導電層６５０（より具体的には、第１の非酸素吸収層６５１）との界面および酸化物半導体層５４０と第３の導電層６６０（より具体的には、第３の非酸素吸収層６６１）との界面が安定化する。したがって、半導体装置６０の信頼性が向上する。特に、半導体装置６０の負バイアス温度不安定性が改善される。
＜第５実施形態＞
　第１実施形態～第４実施形態に係る半導体装置は、液晶表示装置、有機発光ダイオード表示装置（ＯＬＥＤ表示装置）、またはマイクロＬＥＤ表示装置などの表示装置に適用することができる。ここでは、図１１～図１３を参照して、半導体装置１０が適用された表示装置１０００について説明する。表示装置１０００は、ＯＬＥＤ表示装置であるが、半導体装置１０が適用される表示装置は、これに限られない。
　図１１は、本発明の一実施形態に係る表示装置の構成を示す概略図である。表示装置１０００は、基板１０１０上に、表示部１０２０、駆動回路部１０３０、および端子部１０４０が設けられている。駆動回路部１０３０は、表示部１０２０の周辺に設けられ、表示部１０２０を制御することができる。駆動回路部１０３０は、例えば、走査駆動回路などを含む。また、端子部１０４０は、基板１０１０の端部に設けられ、表示装置１０００に信号または電力を供給することができる。端子部１０４０は、例えば、端子１０４１を含む。端子１０４１は、フレキシブルプリント回路基板１０５０と接続される。フレキシブルプリント回路基板１０５０上に、ドライバＩＣ１０６０が設けられていてもよい。
　基板１０１０は、折曲部１０１１を含んでいてもよい。基板１０１０は、折曲部１０１１の位置で折り曲げることができる。折曲部１０１１は、例えば、表示部１０２０と端子部１０４０との間に設けることができる。折曲部１０１１において、端子部１０４０が、表示部１０２０の裏面と重畳するように折り曲げられることで、表示装置１０００の額縁を狭くすることができる。
　表示部１０２０は、画像または映像を表示することができ、マトリクス状に配置された複数の画素１０２１を含む。ただし、複数の画素１０２１の配置は、マトリクス状に限られない。複数の画素１０２１は、例えば、千鳥状に配置することもできる。
　図１２は、本発明の一実施形態に係る表示装置１０００の画素１０２１の回路図（画素回路）である。画素回路は、第１のトランジスタ１００－１、第２のトランジスタ１００－２、容量素子１２３０、および発光素子１２４０を含む。
　第１のトランジスタ１００－１は、選択トランジスタとして機能することができる。すなわち、第１のトランジスタ１００－１は、走査線１１１０により導通状態が制御される。第１のトランジスタ１００－１において、ゲート、ソース、およびドレインは、それぞれ、走査線１１１０、信号線１１２０、および第２のトランジスタ１００－２のゲートと電気的に接続されている。
　第２のトランジスタ１００－２は、駆動トランジスタとして機能することができる。すなわち、第２のトランジスタ１００－２は、発光素子１２４０の発光輝度を制御する。第２のトランジスタ１００－２において、ゲート、ソース、およびドレインは、それぞれ、第１のトランジスタ１００－１のソース、駆動電源線１１４０、および発光素子１２４０の陽極と電気的に接続されている。
　容量素子１２３０の容量電極の一方は、第２のトランジスタ１００－２のゲートおよび第１のトランジスタ１００－１のドレインと電気的に接続されている。また、容量電極の他方は、発光素子１２４０の陽極および第２のトランジスタ１００－２のドレインに電気的に接続されている。
　発光素子１２４０の陽極は、第２のトランジスタ１００－２のドレインに接続されている。また、発光素子１２４０の陰極は、基準電源線１１６０に接続されている。
　図１３は、本発明の一実施形態に係る表示装置１０００の画素１０２１の断面図である。具体的には、図１３は、図１１に示す表示装置１０００をＡ１－Ａ２線に沿って切断した断面図である。図１３に示すように、基板１０１０上に、半導体装置１０のトランジスタ１００および接続部２００が設けられている。
　半導体装置１０上には、平坦化層１２５０が設けられている。平坦化層１２５０の材料として、例えば、感光性アクリルまたはポリイミドなどの有機材料を用いることができる。平坦化層１２５０を設けることにより、トランジスタ１００および接続部２００の段差を平坦化することができる。
　平坦化層１２５０上には、陽極１２４１が設けられている。陽極１２４１は、平坦化層に設けられた開口部を介して、トランジスタ１００と電気的に接続されている。陽極１２４１は、透明導電膜であってもよく、金属膜であってもよい。また、陽極１２４１は、透明導電膜と金属膜との積層であってもよい。
　陽極１２４１は、発光素子１２４０ごとに設けられている。すなわち、陽極１２４１は、赤色発光素子１２４０Ｒ、緑色発光素子１２４０Ｇ、および青色発光素子１２４０Ｂの各々に設けられている。
　陽極１２４１上には、隔壁１２６０が設けられている。隔壁１２６０は、陽極１２４１の端部を覆い、陽極１２４１の表面の一部が露出されるように開口されている。換言すれば、各発光素子１２４０の陽極１２４１は、隔壁１２６０によって離間されている。隔壁１２６０の開口の側面は、緩やかなテーパー形状となることが好ましい。隔壁１２６０の開口の側面が急峻な形状であると、陽極１２４１上に形成される有機層１２４２のカバレッジ不良が生じることになる。なお、隔壁１２６０は、バンクまたはリブとも呼ばれる場合がある。
　各発光素子１２４０の陽極１２４１上には、少なくとも正孔輸送層、発光層、および電子輸送層を含む有機層１２４２が設けられている。有機層１２４２の発光層は、赤色発光素子１２４０Ｒ、緑色発光素子１２４０Ｇ、および青色発光素子１２４０Ｂのそれぞれで、異なる有機材料が用いられていてもよい。すなわち、赤色発光素子１２４０Ｒ、緑色発光素子１２４０Ｇ、および青色発光素子１２４０Ｂのそれぞれには、赤色発光材料を含む有機層１２４２Ｒ、緑色発光材料を含む有機層１２４２Ｇ、および青色発光材料を含む有機層１２４２Ｂが設けられていてもよい。なお、有機層１２４２の正孔輸送層および電子輸送層は、全発光素子１２４０を覆うように設けられていてもよい。
　有機層１２４２上には、陰極１２４３が設けられている。陰極１２４３は、全発光素子１２４０を覆うように設けられていてもよい。陰極１２４３は、透明導電膜であってもよく、金属膜であってもよい。また、陽極１２４１は、透明導電膜と金属膜との積層であってもよい。
　陰極１２４３上には、封止層１２７０が設けられている。封止層１２７０は、例えば、第１の無機絶縁層１２７１、有機絶縁層１２７２、および第２の無機絶縁層１２７３の積層構造とすることができる。
　第１の無機絶縁層１２７１および第２の無機絶縁層１２７３の材料として、例えば、酸化シリコン、酸化アルミニウム、窒化シリコン、窒化アルミニウム、酸窒化シリコンまたは酸窒化アルミニウムなどを用いることができる。第１の無機絶縁層１２７１および第２の無機絶縁層１２７３の膜厚は、例えば、７５０ｎｍ以上１２５０ｎｍ以下である。第１の無機絶縁層１２７１または第２の無機絶縁層１２７３は、単層だけでなく、積層であってもよい。封止層１２７０は、外部からの水分が有機層１２４２に侵入することを防止することを機能の１つとしており、封止層１２７０としてはガスバリア性の高いものが要求される。そのため、第１の無機絶縁層１２７１および第２の無機絶縁層１２７３は、窒化シリコンまたは窒化アルミニウムなどの窒化物を含むことが好ましい。なお、窒化物には、酸素を含む窒化物が含まれるものとする。
　有機絶縁層１２７２の材料として、例えば、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂、フッ素樹脂、またはシロキサン樹脂などを用いることができる。有機絶縁層１２７２の膜厚は、例えば、５μｍ以上１５μｍ以下である。
　封止層１２７０上には、接着層１２８０を介して、カバーガラス１２９０が設けられている。表示装置１０００には、必要に応じて、偏光板またはタッチセンサなどが設けられていてもよい。
　本実施形態に係る表示装置１０００においては、半導体装置１０の信頼性が向上しているため、結果として、表示装置１０００の信頼性が向上する。
　なお、上記では、発光素子１２４０に半導体装置１０を適用した例を説明したが、走査駆動回路に半導体装置１０を適用することもできる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０、１０Ａ、３０、３０Ａ、５０、５０Ａ、６０：半導体装置、　１００、３００：トランジスタ、　１００－１：第１のトランジスタ、　１００－２：第２のトランジスタ、　２００、２００Ａ、４００、４００Ａ：接続部、　１１０：基板、　１２０：第１の導電層、　１３０：第１の絶縁層、　１４０：酸化物半導体層、　１４１：第１の領域、　１４２：第２の領域、　１４３：第３の領域、　１５１：第１の不純物領域、　１５２：第２の不純物領域、　１６０：第２の導電層、　１７０：第３の導電層、　　２１０：第１の接続電極、　２１３：第３の不純物領域、　２２０：第２の接続電極、　２２３：第３の不純物領域、　３１０：基板、　３２０：第１の導電層、　３３０：第１の絶縁層、　３４０：酸化物半導体層、　３４１：第１の領域、　３４２：第２の領域、　３４３：第３の領域、　３５１：第１の不純物領域、　３５２：第２の不純物領域、　３６０：第２の絶縁層、　３７０：第２の導電層、　３８０：第３の導電層、　４１０：第１の接続電極、　４１３：第３の不純物領域、　４２０：第２の接続電極、　４３３：第３の不純物領域、　５１０：基板、　５２０：第１の導電層、　５３０：第１の絶縁層、　５４０：酸化物半導体層、　５４１：第１の酸素欠損領域、　５４２：第２の酸素欠損領域、　５５０、５５０Ａ：第１の酸素吸収層、　５６０、５６０Ａ：第２の酸素吸収層、　５７０、５７０Ａ：第２の導電層、　５８０、５８０Ａ：第３の導電層、　６１０：基板、　６２０：第１の導電層、　６３０：第１の絶縁層、　６４０：酸化物半導体層、　６４１：第１の酸素欠損領域、　６４２：第２の酸素欠損領域、　６５０：第２の導電層、　６５１：第１の非酸素吸収層、　６５２：第１の酸素吸収層、　６５３：第２の非酸素吸収層、　６６０：第３の導電層、　６６１：第３の非酸素吸収層、　６６２：第２の酸素吸収層、　６６３：第４の非酸素吸収層、　８００：レジスト層、　８１０：第１の開口部、　８２０：第２の開口部、　８３０：第３の開口部、　１０００：表示装置、　１０１０：基板、　１０１１：折曲部、　１０２０：表示部、　１０２１：画素、　１０３０：駆動回路部、　１０４０：端子部、　１０４１：端子、　１０５０：フレキシブルプリント回路基板、　１１１０：走査線、　１１２０：信号線、　１１４０：駆動電源線、　１１６０：基準電源線、　１２３０：容量素子、　１２４０：発光素子、　１２４０Ｂ：青色発光素子、　１２４０Ｇ：緑色発光素子、　１２４０Ｒ：赤色発光素子、　１２４１：陽極、　１２４２、１２４２Ｒ、１２４２Ｇ、１２４２Ｂ：有機層、　１２４３：陰極、　１２５０：平坦化層、　１２６０：隔壁、　１２７０：封止層、　１２７１：第１の無機絶縁層、　１２７２：有機絶縁層、　１２７３：第２の無機絶縁層、　１２８０：接着層、　１２９０：カバーガラス
 

Claims (20)

  1. 　絶縁表面上の第１の導電層と、
    　前記第１の導電層上の第１の絶縁層と、
    　前記第１の絶縁層上の酸化物半導体層と、
    　前記酸化物半導体層上の第２の導電層と、
    　前記酸化物半導体層上の第３の導電層と、を含み、
    　前記酸化物半導体層は、
    　　第１の領域と、
    　　前記第２の導電層と接する第２の領域と、
    　　前記第３の導電層と接する第３の領域と、
    　　前記第２の導電層と接する、前記第１の領域と前記第２の領域との間の第１の不純物領域と、
    　　前記第３の導電層と接する、前記第１の領域と前記第３の領域との間の第２の不純物領域と、を含み、
    　前記第１の不純物領域および前記第２の不純物領域の各々の電気伝導度は、前記第２の領域および前記第３の領域の各々の電気伝導度よりも大きい、半導体装置。
  2. 　絶縁表面上の第１の導電層と、
    　前記第１の導電層上の第１の絶縁層と、
    　前記第１の絶縁層上の酸化物半導体層と、
    　前記酸化物半導体層上の第２の絶縁層と、
    　前記第２の絶縁層上の第２の導電層と、
    　前記第２の絶縁層上の第３の導電層と、を含み、
    　前記酸化物半導体層は、
    　　前記第２の絶縁層と接する第１の領域と、
    　　前記第２の絶縁層と接し、前記第２の導電層と重畳する第２の領域と、
    　　前記第２の絶縁層と接し、前記第３の導電層と重畳する第３の領域と、
    　　前記第２の導電層と接する、前記第１の領域と前記第２の領域との間の第１の不純物領域と、
    　　前記第３の導電層と接する、前記第１の領域と前記第３の領域との間の第２の不純物領域と、を含み、
    　前記第１の不純物領域および前記第２の不純物領域の各々の電気伝導度は、前記第２の領域および前記第３の領域の各々の電気伝導度よりも大きい、半導体装置。
  3. 　前記第１の不純物領域および前記第２の不純物領域の各々に含まれる不純物元素は、ホウ素、リン、アルゴン、および窒素の中から選ばれた一種である、請求項１または請求項２に記載の半導体装置。
  4. 　さらに、
    　前記絶縁表面上の、第３の不純物領域を含む第１の接続電極と、
    　前記第１の接続電極上の、前記第３の不純物領域と接する第２の接続電極と、を含む、請求項１または請求項２に記載の半導体装置。
  5. 　前記第１の不純物領域、前記第２の不純物領域、および前記第３の不純物領域の各々に含まれる不純物元素は、ホウ素、リン、アルゴン、および窒素の中から選ばれた一種である、請求項４に記載の半導体装置。
  6. 　前記第１の不純物領域、前記第２の不純物領域、および前記第３の不純物領域の少なくとも１つの前記不純物元素の濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上である、請求項５に記載の半導体装置。
  7. 　前記第１の接続電極は、前記第１の導電層と同一の層である、請求項４乃至請求項６のいずれか一項に記載の半導体装置。
  8. 　前記第２の接続電極は、前記第２の導電層および前記第３の導電層と同一の層である、請求項４乃至請求項７のいずれか一項に記載の半導体装置。
  9. 　絶縁表面上に、第１の導電層および第１の接続電極を形成し、
    　前記第１の導電層および前記第１の接続電極上に、第１の絶縁層を形成し、
    　前記第１の導電層と重畳して、前記第１の絶縁層上に酸化物半導体層を形成し、
    　前記酸化物半導体層と重畳する第１の開口部および第２の開口部を含むレジスト層を形成し、
    　前記レジスト層をマスクとして、前記酸化物半導体層に不純物元素を添加することにより、前記酸化物半導体層中に、前記第１の開口部に対応する第１の不純物領域および前記第２の開口部に対応する第２の不純物領域を形成し、
    　前記第１の不純物領域と接して第２の導電層を形成し、
    　前記第２の不純物領域と接して第３の導電層を形成する、半導体装置の作製方法。
  10. 　前記レジスト層は、前記第１の接続電極と重畳する第３の開口部を含み、
    　前記レジスト層をマスクとして、前記第１の絶縁層をエッチングすることにより、前記第１の絶縁層中に開口部を形成し、
    　前記開口部を介して、前記第１の接続電極と接する第２の接続電極を形成する、請求項９に記載の半導体装置の作製方法。
  11. 　前記酸化物半導体層への前記不純物元素の添加は、前記第１の絶縁層のエッチングの前に行われる、請求項１０に記載の半導体装置の作製方法。
  12. 　前記酸化物半導体層への前記不純物元素の添加は、前記第１の絶縁層のエッチングの後に行われる、請求項１０に記載の半導体装置の作製方法。
  13. 　絶縁表面上に、第１の導電層および第１の接続電極を形成し、
    　前記第１の導電層および前記第１の接続電極上に、第１の絶縁層を形成し、
    　前記第１の導電層と重畳して、前記第１の絶縁層上に酸化物半導体層を形成し、
    　前記酸化物半導体層および前記第１の絶縁層上に、第２の絶縁層を形成し、
    　前記酸化物半導体層と重畳する第１の開口部および第２の開口部を含むレジスト層を形成し、
    　前記レジスト層をマスクとして、前記酸化物半導体層に不純物元素を添加することにより、前記酸化物半導体層中に、前記第１の開口部に対応する第１の不純物領域および前記第２の開口部に対応する第２の不純物領域を形成する、半導体装置の作製方法。
  14. 　前記レジスト層は、前記第１の接続電極と重畳する第３の開口部を含み、
    　前記レジスト層をマスクとして、前記第１の絶縁層および前記第２の絶縁層をエッチングすることにより、前記第１の絶縁層および前記第２の絶縁層中に開口部を形成し、
    　前記開口部を介して、前記第１の接続電極と接する第２の接続電極を形成する、請求項１３に記載の半導体装置の作製方法。
  15. 　前記酸化物半導体層への前記不純物元素の添加は、前記第１の絶縁層および前記第２の絶縁層のエッチングの前に行われる、請求項１４に記載の半導体装置の作製方法。
  16. 　前記酸化物半導体層への前記不純物元素の添加は、前記第１の絶縁層および前記第２の絶縁層のエッチングの後に行われる、請求項１４に記載の半導体装置の作製方法。
  17. 　前記第１の不純物領域および前記第２の不純物領域の各々に含まれる前記不純物元素は、ホウ素、リン、アルゴン、および窒素の中から選ばれた一種である、請求項９または請求項１３に記載の半導体装置の作製方法。
  18. 　前記第１の接続電極中に、前記不純物元素が添加された第３の不純物領域が形成される、請求項１２または請求項１６に記載の半導体装置の作製方法。
  19. 　前記第１の不純物領域、前記第２の不純物領域、および前記第３の不純物領域の各々に含まれる前記不純物元素は、ホウ素、リン、アルゴン、および窒素の中から選ばれた一種である、請求項１８に記載の半導体装置の作製方法。
  20. 　前記第１の不純物領域、前記第２の不純物領域、および前記第３の不純物領域の少なくとも１つの前記不純物元素の濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上である、請求項１９に記載の半導体装置の作製方法。
     
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