WO2018199037A1 - アクティブマトリクス基板およびその製造方法 - Google Patents

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oxide semiconductor
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insulating layer
electrode
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正悟 村重
悠二郎 武田
明博 織田
広志 松木薗
耕平 田中
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シャープ株式会社
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to an active matrix substrate and a manufacturing method thereof, and more particularly to an active matrix substrate including an oxide semiconductor TFT and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like has a display area having a plurality of pixels and an area other than the display area (non-display area or frame area).
  • a thin film transistor hereinafter referred to as “TFT”
  • TFT thin film transistor
  • a TFT having an amorphous silicon film as an active layer hereinafter referred to as “amorphous silicon TFT”
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT instead of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • An oxide semiconductor has higher mobility than amorphous silicon. Therefore, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • Peripheral circuits such as drive circuits may be formed monolithically (integrally) in the non-display area of the active matrix substrate.
  • the drive circuit monolithically, it is possible to reduce the cost by narrowing the non-display area (narrowing the frame) and simplifying the mounting process.
  • the gate driver circuit may be formed monolithically and the source driver circuit may be mounted by a COG (Chip-on-Glass) method.
  • the SSD circuit is a circuit that distributes video data from one video signal line from each terminal of the source driver to a plurality of source lines.
  • the region (terminal portion / wiring forming region) in which the terminal portion and the wiring are arranged in the non-display region can be further narrowed.
  • the cost of the driver IC can be reduced.
  • Peripheral circuits such as drive circuits and SSD circuits include TFTs.
  • a TFT disposed as a switching element in each pixel in the display region is referred to as a “pixel TFT”, and a TFT constituting a peripheral circuit is referred to as a “circuit TFT”.
  • a TFT constituting a driving circuit is referred to as a “driving circuit TFT”
  • a TFT used as a switching element in a demultiplexer circuit (SSD circuit) is referred to as a “DMX circuit TFT”.
  • the DMX circuit TFT is preferably an oxide semiconductor TFT using the same oxide semiconductor film as the pixel TFT from the viewpoint of the manufacturing process.
  • the oxide semiconductor TFT Since the oxide semiconductor has a mobility that is about an order of magnitude smaller than that of polycrystalline silicon, the oxide semiconductor TFT has a lower driving capability than the polycrystalline silicon TFT. Therefore, when forming a TFT for a DMX circuit using an oxide semiconductor, it is necessary to increase the size of the TFT (increase the channel width) or increase the driving voltage as compared with the case of using polycrystalline silicon. There is. When the size of the TFT is increased, the gate capacitance load increases and the driving power of the demultiplexer circuit increases. On the other hand, even if the driving voltage of the TFT is increased, the driving power of the demultiplexer circuit increases.
  • the present invention has been made in view of the above problems, and an object thereof is to improve the driving capability of an oxide semiconductor TFT included in an active matrix substrate.
  • An active matrix substrate includes a display area including a plurality of pixels, and a non-display area provided around the display area, and is supported by the substrate and the non-display area.
  • a source metal layer including: a second insulating layer positioned on the oxide semiconductor layer and the source metal layer; a first transparent conductive layer positioned on the second insulating layer; and on the first transparent conductive layer A third insulating layer located on the third insulating layer, and a second transparent conductive layer located on the third insulating layer, wherein the second insulating layer is separated from each other along a channel length direction.
  • a channel length defining portion having a pair of edges aligned with the source contact region side end and the drain contact region side end of the channel region, wherein one of the source electrode and the drain electrode is the The first transparent electrode is included in the first transparent conductive layer, and the other is the second transparent electrode included in the second transparent conductive layer.
  • the first transparent electrode includes a portion in contact with the upper surface of the channel length defining portion, and the second transparent electrode does not include a portion in contact with the channel length defining portion.
  • the oxide semiconductor layer includes a region in contact with the third insulating layer between a region in contact with the second transparent electrode and the channel region.
  • the active matrix substrate according to the present invention further comprises a fourth insulating layer positioned between the second insulating layer and the first transparent conductive layer, and the second insulating layer is a silicon oxide layer.
  • the fourth insulating layer is a silicon nitride layer, and the silicon oxide layer has a first opening overlapping the source contact region and a second opening overlapping the drain contact region;
  • the silicon layer has a third opening that overlaps the source contact region and a fourth opening that overlaps the drain contact region, and when viewed from the normal direction of the substrate, the third layer of the silicon nitride layer
  • the opening is smaller than the first opening of the silicon oxide layer and is located inside the first opening, and the fourth opening of the silicon nitride layer is formed of the silicon oxide layer. Smaller than the second opening of the emission layer, and is located inside of the second opening.
  • one of the first transparent conductive layer and the second transparent conductive layer includes a common electrode, and the other includes a pixel electrode.
  • the active matrix substrate according to the present invention further includes a plurality of second TFTs supported by the substrate and provided in the display area or the non-display area, and each of the plurality of second TFTs includes the plurality of second TFTs.
  • the carrier concentration in the channel region of the plurality of first TFTs is higher than the carrier concentration in the channel region of the plurality of second TFTs.
  • the carrier concentration in the channel region of the plurality of first TFTs is 1 ⁇ 10 17 / cm 3 or more and 1 ⁇ 10 19 / cm 3 or less.
  • the carrier concentration in the channel region of the plurality of first TFTs is not less than 10 times and not more than 1000 times the carrier concentration in the channel region of the plurality of second TFTs.
  • the second insulating layer includes a silicon oxide layer in contact with the channel regions of the plurality of first TFTs and the channel regions of the plurality of second TFTs, and the plurality of first TFTs among the silicon oxide layers.
  • the first portion located above contains hydrogen at a higher concentration than the second portion located on the plurality of second TFTs.
  • the second insulating layer includes a silicon oxide layer in contact with the channel regions of the plurality of first TFTs and the channel regions of the plurality of second TFTs, and a hydrogen supply layer provided on the silicon oxide layer.
  • the hydrogen supply layer is disposed on a first portion of the silicon oxide layer located on the plurality of first TFTs, and on a second portion of the silicon oxide layer located on the plurality of second TFTs. It is not arranged or is thicker on the first part than on the second part.
  • the hydrogen supply layer is a silicon nitride layer.
  • a threshold voltage of the plurality of first TFTs is lower than a threshold voltage of the plurality of second TFTs.
  • the threshold voltages of the plurality of first TFTs are negative, and the threshold voltages of the plurality of second TFTs are positive.
  • the plurality of second TFTs include a pixel TFT disposed in each of the plurality of pixels.
  • the active matrix substrate according to the present invention further includes a drive circuit provided in the non-display area, and the plurality of second TFTs include TFTs constituting the drive circuit.
  • the peripheral circuit is a demultiplexer circuit.
  • the oxide semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the oxide semiconductor layer has a stacked structure.
  • An active matrix substrate manufacturing method includes a display area including a plurality of pixels, and a non-display area provided around the display area.
  • the substrate is supported by the substrate and the non-display area is provided.
  • Each includes a gate electrode provided on the substrate, a gate insulating layer covering the gate electrode, and an oxide semiconductor provided on the gate insulating layer and facing the gate electrode through the gate insulating layer
  • An oxide semiconductor layer comprising a channel region and a source contact region and a drain contact region located on both sides of the channel region;
  • a method for manufacturing an active matrix substrate comprising: a source electrode in contact with the source contact region of an oxide semiconductor layer; and a drain electrode in contact with the drain contact region of the oxide semiconductor layer, wherein: (B) forming a gate metal layer including the gate electrode and the plurality of gate bus lines; (B) forming a first insulating layer including the gate insulating layer on the gate metal layer; C) forming the oxide semiconductor layer on the first insulating layer; and (D) a source metal layer including the plurality of source bus lines on the first insulating layer.
  • the step (E) includes (e1) forming an insulating film on the oxide semiconductor layer and the source metal layer, and (e2) on the insulating film. Forming a photoresist layer overlying a part of the insulating film; and (e3) etching the insulating film using the photoresist layer as a mask to cover the insulating film with the photoresist layer.
  • the channel length defining portion is A channel length of each of the plurality of first TFTs is defined by the pair of edges of the channel length defining portion; and in the step (F), the channel length is defined by the pair of edges.
  • One of the source electrode and the drain electrode is formed as a first transparent electrode included in the first transparent conductive layer, and the source electrode is used as a second transparent electrode included in the second transparent conductive layer in the step (H). And the other of the drain electrodes is formed.
  • the first transparent electrode in the step (F), is formed to include a portion in contact with the upper surface of the channel length defining portion, and in the step (H), the second transparent electrode is It is formed so as not to include a portion in contact with the channel length defining portion.
  • the third insulating layer formed in the step (G) is a portion of the oxide semiconductor layer that is in contact with a region positioned between the region in contact with the second transparent electrode and the channel region. including.
  • a fourth insulating layer is formed on the second insulating layer.
  • the second insulating layer formed in the step (E) is a silicon oxide layer
  • the fourth insulating layer formed in the step (I) is a silicon nitride layer
  • the step (e1) is a step of forming a silicon oxide film on the oxide semiconductor layer and the source metal layer
  • the step (e2) is a step of forming the silicon oxide film on the silicon oxide film.
  • step (e3) is performed by etching the silicon oxide film using the photoresist layer as a mask.
  • Forming the silicon oxide layer so as to have a first opening for exposing a region to be the source contact region and a second opening for exposing a region to be the drain contact region of the oxide semiconductor layer;
  • the step (I) includes: (i1) forming a silicon nitride film on the oxide semiconductor layer, the source metal layer, and the silicon oxide layer; and (i2) patterning the silicon nitride film.
  • the silicon nitride has a third opening for exposing a region to be the source contact region of the oxide semiconductor layer and a fourth opening for exposing a region to be the drain contact region of the oxide semiconductor layer.
  • the third opening of the silicon nitride layer is smaller than the first opening of the silicon oxide layer and is located inside the first opening, and the fourth opening of the silicon nitride layer.
  • the portion is smaller than the second opening of the silicon oxide layer and is located inside the second opening.
  • the active matrix substrate further includes a plurality of second TFTs supported by the substrate and provided in the display area or the non-display area, and each of the plurality of second TFTs includes the plurality of second TFTs.
  • the first region has a semiconductor layer, where a region where each of the plurality of first TFTs is formed is a first region, and a region where each of the plurality of second TFTs is formed is a second region.
  • the carrier concentration of the channel region of the oxide semiconductor layer formed on the oxide semiconductor layer of the oxide semiconductor layer formed on the second region Further comprising the step of increasing than the carrier concentration of Yaneru region.
  • the step (J) includes (j1) covering the channel region of the oxide semiconductor layer formed in the second region and forming the oxide semiconductor layer formed in the first region.
  • the step (J) includes (j4) forming a silicon oxide layer that covers the oxide semiconductor layer, the source electrode, and the drain electrode in the first region and the second region; (J5) a step of exposing a first portion located in the first region of the silicon oxide layer and forming a mask covering the second portion located in the second region; and (j6) the mask Supplying hydrogen from above and increasing the hydrogen concentration of the first portion of the silicon oxide layer to be higher than the hydrogen concentration of the second portion; (j7) 200 ° C. or more and 400 ° C. or less after the step (j6) Performing a heat treatment at a temperature of.
  • the step (J) includes: (j8) forming a silicon oxide layer covering the oxide semiconductor layer, the source electrode, and the drain electrode in the first region and the second region; (J9) A hydrogen supply layer is formed on the first portion located in the first region of the silicon oxide layer, and the hydrogen supply layer is not formed on the second portion located in the second region.
  • the peripheral circuit is a demultiplexer circuit.
  • the oxide semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the oxide semiconductor layer has a stacked structure.
  • the driving capability of the oxide semiconductor TFT provided in the active matrix substrate can be improved.
  • FIG. 2 is a cross-sectional view schematically showing a DMX circuit TFT 10 included in an active matrix substrate 1000, showing a cross section of the DMX circuit TFT 10 along a channel length direction. It is sectional drawing which expands and shows TFT10 for DMX circuits.
  • (A) to (e) are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 1000.
  • (A)-(d) is process sectional drawing which shows the manufacturing process of the active matrix substrate 1000.
  • FIG. 4A is a plan view showing one pixel region P of the active matrix substrate 1000.
  • FIG. 4B is a sectional view taken along line I-I ′ in FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 1100 according to an embodiment of the present invention, showing a cross section of a DMX circuit TFT 10 along a channel length direction.
  • FIG. 2 is an enlarged cross-sectional view of a DMX circuit TFT 10 of an active matrix substrate 1100.
  • FIG. (A) to (e) are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 1100.
  • FIGS. 9A to 9C are process cross-sectional views illustrating manufacturing processes of the active matrix substrate 1100.
  • FIGS. FIGS. 9A to 9C are process cross-sectional views illustrating manufacturing processes of the active matrix substrate 1100.
  • FIGS. 1 is a cross-sectional view schematically showing an active matrix substrate 1200 according to an embodiment of the present invention.
  • FIGS. 5A to 5C are process cross-sectional views for explaining a method of manufacturing the first TFT 10A and the second TFT 10B of the active matrix substrate 1200.
  • FIGS. 1 and (b) are diagrams illustrating the Vg-Id characteristics of the first TFT 10A and the second TFT 10B, respectively. It is process sectional drawing for demonstrating the method to manufacture 1st TFT10A with which the active-matrix board
  • (A) is sectional drawing which shows typically the active matrix substrate 1300 by embodiment of this invention
  • (b) is sectional drawing which shows typically the active matrix substrate 1400 by embodiment of this invention.
  • the peripheral circuit may be a demultiplexer circuit such as an SSD circuit, for example.
  • an active matrix substrate in which an SSD circuit and a gate driver are monolithically formed and a source driver is mounted will be described as an example.
  • FIG. 1 is a schematic view showing an example of a planar structure of an active matrix substrate 1000 in the present embodiment.
  • the active matrix substrate 1000 has a display area DR and an area (non-display area) FR other than the display area DR.
  • the display area DR includes a plurality of pixel areas P arranged in a matrix.
  • the pixel region P is a region corresponding to the pixel of the display device.
  • the pixel region P may be simply referred to as “pixel”.
  • the non-display area (sometimes referred to as “frame area”) FR is an area that is located around the display area DR and does not contribute to display.
  • a gate driver GD In the non-display area FR, for example, a gate driver GD, a demultiplexer circuit DMX that functions as an SSD circuit, and the like are provided integrally (monolithically).
  • the source driver SD is mounted on the active matrix substrate 1000, for example.
  • the gate driver GD is disposed in the region FRa located on both sides of the display region DR
  • the source driver SD is mounted in the region FRb located below the display region DR.
  • the demultiplexer circuit DMX is arranged between the display region DR and the source driver SD in the region FRb. Between the demultiplexer circuit DMX and the source driver SD is a terminal portion / wiring forming region LR in which a plurality of terminal portions and wirings are formed.
  • each pixel region P is defined by, for example, a gate bus line GL and a source bus line SL.
  • Each gate bus line GL is connected to each terminal of the gate driver GD.
  • the source bus line SL is connected to each terminal of the source driver SD.
  • Each pixel region P has a thin film transistor Pt and a pixel electrode PE.
  • the thin film transistor Pt is also referred to as a “pixel TFT”.
  • the gate electrode of the thin film transistor Pt is electrically connected to the corresponding gate bus line GL, and the source electrode is electrically connected to the corresponding source bus line SL.
  • the drain electrode is electrically connected to the pixel electrode PE.
  • FIG. 2 is a diagram for explaining the configuration and operation of the demultiplexer circuit DMX in the active matrix substrate 1000.
  • the demultiplexer circuit DMX is arranged between the source driver SD and the display area DR.
  • the demultiplexer circuit DMX includes a plurality of unit circuits 100 (1) to 100 (i) (i is an integer equal to or greater than 2) (hereinafter may be collectively referred to as “unit circuit 100”).
  • the demultiplexer circuit DMX and the source driver SD are controlled by the control circuit 150 provided in the non-display area FR.
  • Each of the output pins (output terminals) PIN of the source driver SD is connected to one of a plurality of video signal lines DO (1) to DO (i) (sometimes collectively referred to as “video signal lines DO”). ing.
  • a unit circuit 100 is provided for each video signal line between the video signal line DO and the grouped source bus lines SL. The unit circuit 100 distributes video data from one video signal line DO to n source bus lines SL.
  • the Nth video signal line is DO (N) (N is an integer from 1 to i), and the video signal line DO (N).
  • the unit circuit 100 and the source bus line SL associated with are 100 (N) and SL (N ⁇ 1) to SL (Mn), respectively.
  • Each unit circuit 100 (N) includes n branch wirings B1 to Bn (hereinafter sometimes collectively referred to as “branch wiring B”) connected to the video signal line DO (N), and n control lines.
  • Signal lines SW1 to SWn (hereinafter may be collectively referred to as “control signal lines SW”) and n DMX circuit TFTs 10 (1) to 10 (n) (hereinafter collectively referred to as “DMX circuit TFTs 10”). May be included).
  • the control signal lines SW1 to SWn are connected to the control circuit 150.
  • the DMX circuit TFT 10 functions as a selection switch.
  • the gate electrode of the DMX circuit TFT 10 is electrically connected to a corresponding one of the control signal lines SW1 to SWn.
  • the source electrode of the DMX circuit TFT 10 is electrically connected to a corresponding one of the branch lines B1 to Bn.
  • the drain electrode of the DMX circuit TFT 10 is connected to one corresponding source bus line among the source bus lines SL (N ⁇ 1) to SL (N ⁇ 3).
  • a selection signal is supplied to the gate electrode of the DMX circuit TFT 10 from the control signal lines SW1 to SW3.
  • the selection signal defines the ON period of the selection switch in the same group, and is synchronized with the time-series signal output from the source driver SD.
  • the unit circuit 100 (N) transfers the data potential obtained by time-sharing the output of the video signal line DO (N) to the plurality of source bus lines SL (N ⁇ 1) to source bus lines SL (Nn). Write in time series (time division drive). As a result, the number of output pins PIN of the source driver SD can be reduced, so that the area of the non-display region FR can be further reduced (narrowed frame).
  • FIG. 3 is a cross-sectional view schematically showing the DMX circuit TFT 10 provided in the non-display area FR of the active matrix substrate 1000, and shows a cross section of the DMX circuit TFT 10 along the channel length direction.
  • the DMX circuit TFT 10 is supported by the substrate 1 as shown in FIG.
  • the DMX circuit TFT 10 includes a gate electrode 3, a gate insulating layer 5, an oxide semiconductor layer 7, a source electrode 8, and a drain electrode 9.
  • the substrate 1 is an insulating transparent substrate (for example, a glass substrate).
  • the gate electrode 3 is provided on the substrate 1.
  • the gate insulating layer 5 covers the gate electrode 3.
  • the oxide semiconductor layer 7 is provided on the gate insulating layer 5.
  • the oxide semiconductor layer 7 faces the gate electrode 3 with the gate insulating layer 5 interposed therebetween.
  • the oxide semiconductor layer 7 includes a channel region 7c, a source contact region 7s, and a drain contact region 7d.
  • the source contact region 7s and the drain contact region 7d are located on both sides of the channel region 7c. In other words, the channel region 7c is located between the source contact region 7s and the drain contact region 7d.
  • the source electrode 8 is in contact with the source contact region 7 s of the oxide semiconductor layer 7.
  • the drain electrode 9 is in contact with the drain contact region 7 d of the oxide semiconductor layer 7.
  • the gate electrode 3 and the control signal line SW are formed of the same conductive film (gate metal film) as the gate bus line GL.
  • a conductive layer formed of a gate metal film is referred to as a “gate metal layer”.
  • the gate metal layer including the gate electrode 3, the gate bus line GL, and the control signal line SW is located on the substrate 1.
  • the first insulating layer IL1 is located on the gate metal layer.
  • the first insulating layer IL1 includes a gate insulating layer 5.
  • the oxide semiconductor layer 7 is located on the first insulating layer IL1 (on the gate insulating layer 5).
  • the video signal line DO and the branch wiring B are formed of the same conductive film (source metal film) as the source bus line SL.
  • a conductive layer formed from a source metal film is referred to as a “source metal layer”.
  • the source metal layer including the source bus line SL, the video signal line DO, and the branch wiring B is located on the first insulating layer 5.
  • the source metal layer is formed so as not to overlap the oxide semiconductor layer 7.
  • the second insulating layer IL2 is located on the oxide semiconductor layer 7 and the source metal layer.
  • the second insulating layer IL2 is an inorganic insulating layer formed from an inorganic insulating material, and functions as a protective layer (passivation film).
  • the first transparent conductive layer TC1 made of a transparent conductive material (for example, ITO) is located on the second insulating layer IL2.
  • the first transparent conductive layer TC1 includes the source electrode 8 of the DMX circuit TFT 10. That is, in this embodiment, the source electrode 8 of the DMX circuit TFT 10 is a transparent electrode.
  • the source electrode 8 may be referred to as a “first transparent electrode”.
  • the source electrode 8 is in contact with the oxide semiconductor layer 7 in the source contact hole CH1 formed in the second insulating layer IL2.
  • the first transparent conductive layer TC ⁇ b> 1 further includes a connection electrode 11 extending from the source electrode 8.
  • a contact hole CH3 is formed in the second insulating layer IL2 so as to expose a part of the branch wiring B.
  • the connection electrode 11 is in contact with the branch wiring B in the contact hole CH3, and the source electrode 8 is electrically connected to the branch wiring B via the connection electrode 11.
  • the third insulating layer IL3 is located on the first transparent conductive layer TC1.
  • the third insulating layer IL3 is an inorganic insulating layer formed from an inorganic insulating material.
  • the second transparent conductive layer TC2 made of a transparent conductive material (for example, ITO) is located on the third insulating layer IL3.
  • the second transparent conductive layer TC2 includes the drain electrode 9 of the DMX circuit TFT 10. That is, in this embodiment, the drain electrode 9 of the DMX circuit TFT 10 is a transparent electrode.
  • the drain electrode 9 may be referred to as a “second transparent electrode”.
  • the drain electrode 9 is in contact with the oxide semiconductor layer 7 in the drain contact hole CH2 formed in the second insulating layer IL2 and the third insulating layer IL3.
  • the second transparent conductive layer TC ⁇ b> 2 further includes a connection electrode 13 extending from the drain electrode 9.
  • a contact hole CH4 is formed in the second insulating layer IL2 and the third insulating layer IL3 so as to expose a part of the source bus line SL.
  • the connection electrode 13 is in contact with the source bus line SL in the contact hole CH4, and the drain electrode 9 is electrically connected to the source bus line SL through the connection electrode 13.
  • the second insulating layer IL2 includes a partial CD that plays a role of defining the channel length of the TFT 10 for DMX circuit.
  • this partial CD is referred to as a “channel length defining portion”.
  • the configuration of the channel length defining unit CD will be described with reference to FIG.
  • FIG. 4 is an enlarged cross-sectional view of the DMX circuit TFT 10.
  • the channel length defining portion CD has a pair of edges e1 and e2 spaced along the channel length direction.
  • the pair of edges e1 and e2 are aligned with the end ca on the source contact region 7s side and the end cb on the drain contact region 7d side of the channel region 7c.
  • the source electrode (first transparent electrode) 8 includes a portion 8a in contact with the upper surface of the channel length defining portion CD.
  • the drain electrode (second transparent electrode) 9 does not include a portion in contact with the channel length defining portion CD.
  • the oxide semiconductor layer 7 includes a region 7o in contact with the third insulating layer IL3 between the drain contact region 7d (region in contact with the second transparent electrode 9) and the channel region 7c.
  • the source electrode 8 and the drain electrode 9 are asymmetric with respect to the gate electrode 3.
  • FIGS. 5 (a) to 5 (e) and FIGS. 6 (a) to 6 (d) are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 1000.
  • a gate metal layer including a gate electrode 3, a gate bus line GL, and a control signal line SW is formed on the substrate 1.
  • the gate metal layer including the gate electrode 3 and the like can be formed by patterning the conductive film by a photolithography process.
  • a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • a conductive film (gate metal film) for forming a gate metal layer aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper ( A film containing a metal such as Cu) or gold (Au), an alloy thereof, or a metal nitride thereof can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a film in which a Ti film, an Al film, and a Ti film are laminated in this order may be used.
  • the thickness of the gate metal layer is, for example, not less than 100 nm and not more than 500 nm.
  • a first insulating layer IL1 including the gate insulating layer 5 is formed on the gate metal layer.
  • the first insulating layer IL1 can be formed by a CVD method.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is used as appropriate. be able to.
  • the first insulating layer IL1 may have a stacked structure.
  • a SiNx layer for preventing diffusion of impurities and the like from the substrate 1 may be formed as a lower layer on the substrate 1 side, and a SiO 2 layer for ensuring insulation may be formed thereon as an upper layer.
  • the thickness of the first insulating layer IL1 is, for example, not less than 300 nm and not more than 400 nm.
  • the oxide semiconductor layer 7 is formed on the first insulating layer IL1.
  • the island-shaped oxide semiconductor layer 7 can be formed by depositing an oxide semiconductor film by a sputtering method and then patterning the oxide semiconductor film by a photolithography process.
  • the oxide semiconductor layer 7 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 5 interposed therebetween.
  • the thickness of the oxide semiconductor layer 7 is, for example, not less than 20 nm and not more than 100 nm.
  • the source metal layer including the source bus line SL, the video signal line DO, and the branch wiring B is not overlapped with the oxide semiconductor layer 7 over the first insulating layer IL1.
  • the source metal layer can be formed by patterning the conductive film by a photolithography process.
  • a conductive film (source metal film) for forming a source metal layer aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium ( A film containing a metal such as Ti) or gold (Au) or an alloy thereof, or a metal nitride thereof can be used as appropriate. Further, a laminated film in which these plural films are laminated may be used. As the laminated film, a film in which a Ti film, an Al film, and a Ti film are laminated in this order may be used. The thickness of the source metal layer is, for example, not less than 100 nm and not more than 500 nm.
  • a second insulating layer IL2 including a channel length defining portion CD is formed on the oxide semiconductor layer 7 and the source metal layer.
  • the second insulating layer IL2 can be formed by patterning the insulating film by a photolithography process.
  • a silicon oxide (SiO 2 ) layer can be used as the second insulating layer IL2.
  • the second insulating layer IL2 may have a stacked structure including a silicon nitride (SiNx) layer and a silicon oxide (SiO 2 ) layer.
  • a SiO 2 layer as a lower layer may be formed on the substrate 1 side, and a SiNx layer as an upper layer may be formed thereon.
  • a layer containing oxygen eg, an oxide layer such as SiO 2
  • oxygen vacancies are excessively generated in the oxide semiconductor layer 7 due to entry of moisture or impurities from the outside. In this case, oxygen vacancies can be recovered by oxygen contained in the oxide layer.
  • the thickness of the second insulating layer IL2 is, for example, not less than 200 nm and not more than 500 nm.
  • heat treatment is performed at a temperature of, for example, 200 ° C. or more and 400 ° C. or less in dry air or air.
  • the heat treatment time may be, for example, 1 to 2 hours. Accordingly, oxygen vacancies generated in the oxide semiconductor layer 7 by forming the second insulating layer IL2 can be reduced.
  • the first transparent conductive layer TC1 including the source electrode 8 is formed on the second insulating layer IL2.
  • the first transparent conductive layer TC1 can be formed by patterning the transparent conductive film by a photolithography process.
  • a material of the transparent conductive film for example, ITO can be used.
  • the thickness of the first transparent conductive layer TC1 is, for example, not less than 40 nm and not more than 150 nm.
  • a third insulating layer IL3 is formed on the first transparent conductive layer TC1. Specifically, first, as shown in FIG. 6B, an insulating film IL3 'is deposited by the CVD method. Then, as shown in FIG. 6C, the third insulating layer IL3 is formed by patterning the insulating film IL3 'by a photolithography process (for example, including a dry etching step). As the third insulating layer IL3, for example, a silicon nitride (SiNx) layer can be used. The thickness of the third insulating layer IL3 is, for example, not less than 100 nm and not more than 400 nm.
  • the second transparent conductive layer TC2 including the drain electrode 9 is formed on the third insulating layer IL3.
  • the second transparent conductive layer TC2 can be formed by patterning the transparent conductive film by a photolithography process.
  • a material of the transparent conductive film for example, ITO can be used.
  • the thickness of the second transparent conductive layer TC2 is, for example, not less than 40 nm and not more than 150 nm. In this way, the active matrix substrate 1000 can be obtained.
  • an insulating film IL2 ' is deposited on the oxide semiconductor layer 7 and the source metal layer.
  • a photoresist layer is formed on the insulating film IL2 'so as to overlap with a part of the insulating film IL2'.
  • a photoresist film PR ' is formed by applying a photoresist material over the insulating film IL2'.
  • the photoresist film PR ′ is exposed to light using a photomask, and subsequently developed, so that the photoresist layer overlaps with a part of the insulating film IL2 ′ as shown in FIG. 7C. PR is formed.
  • the insulating film IL2 ′ is etched (for example, dry etching) using the photoresist layer PR as a mask to cover the insulating film IL2 ′ with the photoresist layer PR.
  • the left portion remains as the second insulating layer IL2.
  • the channel length defining portion CD that overlaps with a part of the oxide semiconductor layer 7 is formed as a part of the second insulating layer IL2.
  • the photoresist layer PR is removed.
  • a region in contact with the source electrode 8 in the oxide semiconductor layer 7 becomes the source contact region 7s, and a region in contact with the drain electrode 9 becomes the drain contact region 7d.
  • the region 7o in contact with the third insulating layer IL3 is not in contact with the electrode, but when the third insulating layer IL3 is formed (for example, a silicon nitride film is CVD as the insulating film IL3 ' It is reduced to a conductor by the influence of hydrogen (when deposited by the method). Therefore, the region covered with the channel length defining portion CD becomes the channel region 7c (region in which characteristics as a semiconductor are maintained).
  • FIG. 8 is a cross-sectional view showing a TFT 810 of a comparative example.
  • the TFT 810 of the comparative example is a channel oxide type general oxide semiconductor TFT.
  • the TFT 810 includes a gate electrode 803, a gate insulating layer 805, an oxide semiconductor layer 807, a source electrode 808 and a drain electrode 809.
  • the gate electrode 803 is provided on the substrate 801.
  • the gate insulating layer 805 covers the gate electrode 803.
  • the oxide semiconductor layer 807 is provided so as to face the gate electrode 803 with the gate insulating layer 805 provided therebetween.
  • the oxide semiconductor layer 807 includes a channel region 807c and a source contact region 807s and a drain contact region 807d located on both sides of the channel region 807c.
  • the source electrode 808 and the drain electrode 809 are in contact with the source contact region 807s and the drain contact region 807d of the oxide semiconductor layer 807, respectively.
  • the source electrode 808 and the drain electrode 809 are formed from the same conductive film (source metal film) as a source bus line (not shown).
  • the TFT 810 is covered with a passivation layer 815.
  • the channel length L is defined by the extracted portion (the portion from which the resist material is removed) of the photoresist layer used as a mask when forming the source electrode 808 and the drain electrode 809.
  • 9A to 9D are process cross-sectional views showing a process of forming the source electrode 808 and the drain electrode 809 of the TFT 810 of the comparative example.
  • a conductive film (source metal film) SM is deposited so as to cover the oxide semiconductor layer 807.
  • a photoresist film PR ' is formed on the source metal film SM by applying a photoresist material.
  • the photoresist film PR ′ is exposed to light using a photomask, and then developed, whereby a photoresist layer overlapping a part of the source metal film SM as shown in FIG. 9C. PR is formed.
  • the source electrode 808 and the drain electrode 809 can be formed by etching the source metal film SM using the photoresist layer PR as a mask.
  • the channel length L is defined by the extracted portion (space) of the photoresist layer PR.
  • the space of the photoresist layer PR there is a limit to reducing the space of the photoresist layer PR.
  • the source metal film SM includes a Ti layer, in order to suppress Ti residue, it is necessary to overetch by dry etching when removing a part of the source metal film SM, so that the channel length L is increased. Cheap.
  • the conventional channel etch type oxide semiconductor TFT 810 it is difficult to shorten the channel length L.
  • the channel length L is defined by the channel length defining portion CD of the second insulating layer IL2.
  • the size of the channel length defining portion CD is defined by the remaining portion of the photoresist layer PR (the region where the resist material has not been removed and is referred to as “line”). Is done. Since the line of the photoresist layer PR can be formed finer than the space, according to the present embodiment, the channel length L can be made shorter than in the prior art.
  • the second insulating layer IL2 including the channel length defining portion CD is a layer corresponding to the passivation layer 815 in the TFT 810 of the comparative example. Therefore, when adopting the configuration of the present embodiment, it is not necessary to increase the number of processes during manufacturing.
  • the source electrode 8 and the drain electrode 9 have an asymmetric configuration with the gate electrode 3 as the center.
  • the source electrode (first transparent electrode) 8 includes a portion 8a in contact with the upper surface of the channel length defining portion CD
  • the drain electrode (second transparent electrode) 9 includes the channel length defining portion. Does not include the part that contacts the CD.
  • the oxide semiconductor layer 7 includes a region 7o in contact with the third insulating layer IL3 between the drain contact region 7d (region in contact with the second transparent electrode 9) and the channel region 7c.
  • the configuration in which the source electrode 8 is included in the first transparent conductive layer TC1 and the drain electrode 9 is included in the second transparent conductive layer TC2 is exemplified.
  • the drain electrode 9 may be included in the first transparent conductive layer TC1 and included in the second transparent conductive layer TC2.
  • FIG. 10A is a plan view showing one pixel region P of the active matrix substrate 1000.
  • FIG. 10B is a cross-sectional view taken along line II ′ in FIG.
  • the pixel region P is a region surrounded by a source bus line SL extending in the y direction and a gate bus line GL extending in the x direction intersecting the source bus line SL.
  • the pixel region P includes a substrate 1, a thin film transistor (pixel TFT) Pt supported by the substrate 1, a lower transparent electrode 15, and an upper transparent electrode 16.
  • the upper transparent electrode 16 has a slit or notch for each pixel.
  • the lower transparent electrode 15 is a common electrode CE
  • the upper transparent electrode 16 is a pixel electrode PE.
  • the pixel TFTPt includes a gate electrode 3P, a gate insulating layer 5, an oxide semiconductor layer 7P, a source electrode 8P, and a drain electrode 9P.
  • the gate electrode 3P is electrically connected to the corresponding gate bus line GL
  • the source electrode 8P is electrically connected to the corresponding source bus line SL.
  • the drain electrode 9P is electrically connected to the pixel electrode PE.
  • the gate electrode 3P is formed of the same conductive film as the gate bus line GL. That is, the gate electrode 3P is included in the gate metal layer.
  • the source electrode 8P and the drain electrode 9P are formed of the same conductive film as the source bus line SL. That is, the source electrode 8P and the drain electrode 9P are included in the source metal layer.
  • an organic insulating layer (planarization layer) 17 made of an organic insulating material is provided on the second insulating layer IL2 (between the second insulating layer IL2 and the common electrode CE). .
  • the organic insulating layer 17 may be omitted.
  • the pixel electrode PE and the common electrode CE are arranged so as to partially overlap via the third insulating layer IL3.
  • the pixel electrode PE is separated for each pixel.
  • the common electrode CE does not need to be separated for each pixel.
  • the common electrode CE may have an opening on a region where the pixel TFT Pt is formed, and may be formed over the entire pixel region P excluding this region.
  • the pixel electrode PE is formed on the third insulating layer IL3, and is connected to the drain electrode 9P in the pixel contact hole CH1 formed in the third insulating layer IL3, the organic insulating layer 17 and the second insulating layer IL2. ing.
  • the common electrode CE is formed of the same transparent conductive film as the source electrode 8 of the DMX circuit TFT 10.
  • the common electrode CE is included in the first transparent conductive layer TC1.
  • the pixel electrode PE is formed of the same transparent conductive film as the drain electrode 9 of the DMX circuit TFT 10. That is, the pixel electrode PE is included in the second transparent conductive layer TC2.
  • Such an active matrix substrate 1000 can be applied to an FFS mode display device, for example.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • an electric field expressed by electric lines of force that exit from the pixel electrode PE pass through a liquid crystal layer (not shown), and further pass through the slit-like opening of the pixel electrode PE to the common electrode CE is generated.
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • An electrode structure in which the pixel electrode PE is arranged on the common electrode CE via the third insulating layer IL3 is described in, for example, International Publication No. 2012/0886513.
  • the common electrode CE may be disposed on the pixel electrode PE via the third insulating layer IL3. That is, the lower transparent electrode 15 included in the first transparent conductive layer TC1 may be the pixel electrode PE, and the upper transparent electrode 16 included in the second transparent conductive layer TC2 may be the common electrode CE.
  • Such electrode structures are described in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • the entire disclosures of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 are incorporated herein by reference.
  • FIG. 11 is a cross-sectional view schematically showing the DMX circuit TFT 10 provided in the non-display area FR of the active matrix substrate 1100, and shows a cross section of the DMX circuit TFT 10 along the channel length direction.
  • the active matrix substrate 1100 is different from the active matrix substrate 1000 of Embodiment 1 in that it further includes a fourth insulating layer IL4 positioned between the second insulating layer IL2 and the first transparent conductive layer TC1.
  • the second insulating layer IL2 is a silicon oxide (SiO 2 ) layer.
  • the fourth insulating layer IL4 is a silicon nitride (SiNx) layer. Therefore, in this embodiment, it can be said that the passivation layer has a laminated structure including the silicon oxide layer (second insulating layer) IL2 and the silicon nitride layer (fourth insulating layer) IL4.
  • the second insulating layer IL2 has a channel length defining portion CD, similar to the second insulating layer IL2 of the active matrix substrate 1000 of the first embodiment. Also in this embodiment, the channel length L of the DMX circuit TFT 10 is defined by the channel length defining portion CD.
  • FIG. 12 is an enlarged cross-sectional view showing the vicinity of the DMX circuit TFT 10 of the active matrix substrate 1100.
  • the silicon oxide layer IL2 has a first opening op1 that overlaps the source contact region 7s and a second opening op2 that overlaps the drain contact region 7d.
  • the silicon nitride layer IL4 has a third opening op3 that overlaps the source contact region 7s and a fourth opening op4 that overlaps the drain contact region 7d.
  • the third opening op3 of the silicon nitride layer IL4 is smaller than the first opening op1 of the silicon oxide layer IL2 and is located inside the first opening op1.
  • the fourth opening op4 of the silicon nitride layer IL4 is smaller than the second opening op2 of the silicon oxide layer IL2 and is positioned inside the second opening op2.
  • the oxide semiconductor layer 7 has a region 7oa in contact with the silicon nitride layer IL4 between the channel region 7c and the source contact region 7s.
  • the oxide semiconductor layer 7 includes a region 7o in contact with the third insulating layer IL3 and a region 7ob in contact with the silicon nitride layer IL4 between the channel region 7c and the drain contact region 7d.
  • the distance between the source contact hole CH1 and the drain contact hole CH2 becomes smaller as the channel length L becomes shorter. For this reason, when the channel length L is extremely short and the positional deviation when forming the source electrode 8 is large, there is a possibility that a short circuit between the source electrode 8 and the drain electrode 9 occurs.
  • the oxide semiconductor layer 7 has a region 7oa in contact with the silicon nitride layer IL4 between the channel region 7c and the source contact region 7s, and the channel region 7c and the drain contact region 7d.
  • the distance between the source contact hole CH1 and the drain contact hole CH2 can be increased by having the region 7ob in contact with the silicon nitride layer IL4. Therefore, the possibility that a short circuit between the source electrode 8 and the drain electrode 9 occurs can be reduced. Therefore, it is possible to ensure a large overlapping margin between the source electrode 8 and the channel length defining portion CD as compared with the first embodiment.
  • FIGS. 13A to 13E, FIGS. 14A to 14C, and FIGS. 15A to 15C are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 1100.
  • FIGS. 13A to 13E, FIGS. 14A to 14C, and FIGS. 15A to 15C are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 1100.
  • FIGS. 13A to 13E, FIGS. 14A to 14C, and FIGS. 15A to 15C are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 1100.
  • a gate metal layer including a gate electrode 3 and the like, a first insulating layer IL1 including a gate insulating layer 5, an oxide semiconductor layer 7, a source bus line SL, and the like. are sequentially formed. These steps can be performed in the same manner as the steps shown in FIGS.
  • a silicon oxide layer (second insulating layer) IL2 including a channel length defining portion CD is formed on the oxide semiconductor layer 7 and the source metal layer.
  • a silicon oxide film IL2 ' is deposited on the oxide semiconductor layer 7 and the source metal layer by a CVD method.
  • a photoresist film PR ' is formed by applying a photoresist material over the silicon oxide film IL2'.
  • the photoresist film PR ′ is exposed to light using a photomask, and then developed, so that the photoresist overlies a part of the silicon oxide film IL2 ′ as shown in FIG.
  • the layer PR is formed.
  • the photoresist layer PR of the silicon oxide film IL2 ′ is etched by etching (for example, dry etching) the silicon oxide film IL2 ′ using the photoresist layer PR as a mask.
  • the portion covered with remains as the silicon oxide layer IL2.
  • a channel length defining portion CD that overlaps with part of the oxide semiconductor layer 7 is formed as part of the silicon oxide layer IL2.
  • the silicon oxide layer IL2 formed in this step includes a first opening op1 that exposes a region that becomes the source contact region 7s of the oxide semiconductor layer 7, and a region that becomes the drain contact region 7d of the oxide semiconductor layer 7. And a second opening op2.
  • the photoresist layer PR is removed.
  • the thickness of the silicon oxide layer IL2 is, for example, not less than 100 nm and not more than 400 nm.
  • a silicon nitride layer (fourth insulating layer) IL4 is formed on the silicon oxide layer (second insulating layer) IL2.
  • a silicon nitride film IL4 ' is formed on the oxide semiconductor layer 7, the source metal layer, and the silicon oxide layer IL2 by a CVD method.
  • the region of the oxide semiconductor layer 7 that is not covered with the silicon oxide layer IL2 is reduced to be a conductor.
  • the channel length L is defined by the channel length defining unit CD.
  • the silicon nitride layer IL4 is formed by patterning the silicon nitride film IL4 '.
  • the thickness of the silicon nitride layer IL4 is, for example, not less than 100 nm and not more than 400 nm.
  • the third opening op3 that exposes the region that becomes the source contact region 7s of the oxide semiconductor layer 7 and the region that becomes the drain contact region 7d of the oxide semiconductor layer 7 are exposed.
  • the third opening op3 is smaller than the first opening op1 and the first It is located inside the opening op1, and further, the fourth opening op4 is smaller than the second opening op2 and is located inside the second opening op2.
  • the first transparent conductive layer TC1 including the source electrode 8 is formed on the fourth insulating layer IL4.
  • the first transparent conductive layer TC1 can be formed by patterning the transparent conductive film by a photolithography process.
  • a material of the transparent conductive film for example, ITO can be used.
  • the thickness of the first transparent conductive layer TC1 is, for example, not less than 40 nm and not more than 150 nm.
  • a third insulating layer IL3 is formed on the first transparent conductive layer TC1.
  • the third insulating layer IL3 can be formed by patterning the insulating film by a photolithography process (for example, including a dry etching process).
  • a silicon nitride (SiNx) layer can be used as the third insulating layer IL3.
  • the thickness of the third insulating layer IL3 is, for example, not less than 100 nm and not more than 400 nm.
  • the second transparent conductive layer TC2 including the drain electrode 9 is formed on the third insulating layer IL3.
  • the second transparent conductive layer TC2 can be formed by patterning the transparent conductive film by a photolithography process.
  • a material of the transparent conductive film for example, ITO can be used.
  • the thickness of the second transparent conductive layer TC2 is, for example, not less than 40 nm and not more than 150 nm. In this way, an active matrix substrate 1100 can be obtained.
  • TFTs for DMX circuits are different from those required for TFTs for drive circuits, and it is difficult to achieve both.
  • an enhancement type TFT having a positive threshold voltage Vth is usually used for a drive circuit TFT used in a gate driver for the purpose of preventing circuit malfunction.
  • Vth positive threshold voltage
  • the enhancement type TFT it is difficult to further increase the on-current, and there is a possibility that the enhancement type TFT cannot be suitably applied to the DMX circuit TFT.
  • a plurality of oxide semiconductor TFTs having different characteristics can be separately formed on the same substrate.
  • the carrier concentration of the oxide semiconductor layer of the TFT for DMX circuit can be made higher than the carrier concentration of the oxide semiconductor layer of other TFTs such as the pixel TFT and the TFT for driving circuit.
  • the threshold voltage of the DMX circuit TFT can be further lowered while maintaining the TFT characteristics of the pixel TFT, the driving circuit TFT, and the like, so that the on-current of the DMX circuit TFT can be increased. Therefore, the characteristics required for the DMX circuit TFT and the characteristics required for the drive circuit TFT or the pixel TFT can be easily made compatible.
  • a plurality of first TFTs and a plurality of second TFTs formed using the same oxide semiconductor film are formed.
  • the first TFT and the second TFT have different characteristics.
  • the threshold voltage of the first TFT may be higher than the threshold voltage of the second TFT.
  • the first TFT includes, for example, a DMX circuit TFT constituting the demultiplexer circuit DMX.
  • the second TFT includes, for example, a pixel TFT or a driving circuit TFT constituting the gate driver GD.
  • the second TFT may include both a driving circuit TFT and a pixel TFT.
  • FIG. 16 is a cross-sectional view illustrating the first TFT 10A and the second TFT 10B included in the active matrix substrate 1200.
  • the first TFT 10A is a DMX circuit TFT
  • the second TFT 10B is a drive circuit TFT.
  • the first TFT 10A and the second TFT 10B are oxide semiconductor TFTs having a bottom gate structure having an active layer formed from the same oxide semiconductor film.
  • the first TFT 10A includes a gate electrode 3A, a gate insulating layer 5, an oxide semiconductor layer 7A, a source electrode 8A, and a drain electrode 9A.
  • the oxide semiconductor layer 7A includes a channel region 7Ac, a source contact region 7As, and a drain contact region 7Ad.
  • the second TFT 10B includes a gate electrode 3B, a gate insulating layer 5, an oxide semiconductor layer 7B, a source electrode 8B, and a drain electrode 9B.
  • the oxide semiconductor layer 7B has a channel region 7Bc, a source contact region 7Bs, and a drain contact region 7Bd.
  • the planar shape, size, channel length L, channel width, and the like of each layer of the first TFT 10A and the second TFT 10B may be different from each other.
  • the oxide semiconductor layers 7A and 7B of the first TFT 10A and the second TFT 10B are formed from the same oxide semiconductor film.
  • the “same oxide semiconductor film” may be a single layer film or a stacked film.
  • the oxide semiconductor layers 7A and 7B may have the same composition ratio (In: Ga: Zn: O when the oxide semiconductor film is an In—Ga—Zn—O-based semiconductor film).
  • the oxide semiconductor layers 7A and 7B may have substantially the same thickness. “Having substantially the same thickness” means that the oxide semiconductor film is not partially thinned (or thickened) and is generated by, for example, a film formation process. Due to the film thickness distribution, the thicknesses of the oxide semiconductor layers 7A and 7B may be different.
  • the source electrodes 8A and 8B of the first TFT 10A and the second TFT 10B are transparent electrodes included in the first transparent conductive layer TC1.
  • the drain electrodes 9A and 9B of the first TFT 10A and the second TFT 10B are transparent electrodes included in the second transparent conductive layer TC2.
  • the channel length L of the first TFT 10A and the second TFT 10B is defined by the channel length defining portion CD of the second insulating layer IL2. Therefore, also in the active matrix substrate 1200 according to the present embodiment, the channel length L can be shortened as compared with the conventional case, similarly to the active matrix substrate 1000 according to the first embodiment.
  • the carrier concentration in the channel region 7Ac of the oxide semiconductor layer 7A of the first TFT 10A (hereinafter referred to as “first carrier concentration”) Ca is the carrier concentration in the channel region 7Bc of the oxide semiconductor layer 7B of the second TFT 10B. (Hereinafter “second carrier concentration”) higher than Cb (Ca> Cb).
  • first carrier concentration the carrier concentration in the channel region 7Ac of the oxide semiconductor layer 7A of the first TFT 10A
  • second carrier concentration higher than Cb (Ca> Cb).
  • the threshold voltage of the first TFT 10A (hereinafter referred to as “first threshold voltage”) Vth ( a) becomes lower than the threshold voltage (hereinafter referred to as “second threshold voltage”) Vth (b) of the second TFT 10B (Vth (a) ⁇ Vth (b)).
  • first threshold voltage the threshold voltage of the first TFT 10A
  • second threshold voltage the threshold voltage of the second TFT 10B
  • the first carrier concentration Ca and the second carrier concentration Cb can be measured using, for example, a Hall element. More specifically, each Hall element including an oxide semiconductor layer formed by adopting the same process as that of the oxide semiconductor layers 7A and 7B included in the first TFT 10A and the second TFT 10B is manufactured. The carrier concentration of the oxide semiconductor layer can be obtained. Further, by obtaining the relationship between the characteristics of the TFT including the oxide semiconductor layers 7A and 7B (for example, threshold voltage (Vth) and on-current) and the carrier concentration obtained from the corresponding Hall element, the carrier concentration and The relationship with TFT characteristics can be known.
  • Vth threshold voltage
  • the first TFT 10A may be a depletion type
  • the second TFT 10B may be an enhancement type.
  • the on-current of the first TFT 10A used as the DMX circuit TFT can be further improved.
  • the second TFT 10B is used as a driving circuit TFT, the occurrence of circuit malfunction can be suppressed, so that a decrease in yield can be suppressed.
  • the same oxide semiconductor film as the pixel TFT and the driving circuit TFT can be used to form a DMX circuit TFT having a threshold voltage Vth lower than those TFTs, that is, an increased on-current.
  • FIGS. 17A to 17C are process cross-sectional views for explaining an example of a method of manufacturing the first TFT 10A and the second TFT 10B on the substrate 1, and a region (hereinafter referred to as a region where the first TFT 10A is formed in the substrate 1).
  • a “first region”) R1 and a region (hereinafter referred to as “second region”) R2 in which the second TFT 10 is formed are shown.
  • a gate metal layer including gate electrodes 3A and 3B, a first insulating layer IL1 including a gate insulating layer 5, and oxide semiconductor layers 7A and 7B are sequentially formed on a substrate 1. Form. These steps can be performed in the same manner as the steps shown in FIGS.
  • a mask (resist layer) 51 that covers the second region R2 and has an opening on the first region R1 is formed.
  • the mask 51 covers a region to be the channel region 7Bc of the oxide semiconductor layer 7B formed in the second region R2, and a region to be the channel region 7Ac of the oxide semiconductor layer 7A formed in the first region R1. It only needs to have an exposed shape.
  • plasma processing is performed from above the mask 51.
  • plasma 53 using a reducing gas a rare gas such as hydrogen gas or argon gas
  • the plasma 53 is applied to the oxide semiconductor layer 7A.
  • oxygen vacancies are generated and carrier electrons are generated, so that the carrier concentration (first carrier concentration) Ca in the region to be the channel region 7Ac can be increased.
  • the oxide semiconductor layer B is protected by the mask 51, it is not exposed to plasma and its carrier concentration (second carrier concentration) Cb is maintained. Therefore, the first carrier concentration Ca can be made higher than the second carrier concentration Cb.
  • the second carrier concentration Cb of the channel region 7Bc of the second TFT 10B is, for example, 1 ⁇ 10 10 / cm 3 or more and 1 ⁇ 10 16 / cm 3 or less
  • the first carrier concentration Ca of the channel region 7Ac of the first TFT 10A is, for example, It may be 1 ⁇ 10 17 or more and 1 ⁇ 10 19 or less.
  • the first carrier concentration Ca may be not less than 10 times and not more than 1000 times the second carrier concentration Cb.
  • the plasma treatment for increasing the first carrier concentration Ca may be performed, for example, by setting the hydrogen gas flow rate to 100 to 1000 sccm, the substrate temperature to 200 to 300 ° C., the RF power to 100 to 200 W, and the pressure to 50 to 200 Pa. Good.
  • the plasma processing time may be, for example, 30 s to 200 s.
  • an annealing treatment is performed for 0.5 to 2 hours at a temperature of 200 ° C. to 300 ° C. in an air atmosphere.
  • the carrier concentration (first carrier concentration Ca) of the channel region 7Ac of the oxide semiconductor layer 7A can be controlled within the above range.
  • the oxide semiconductor layer 7B is protected from plasma by the mask (resist layer) 51, the carrier concentration (second carrier concentration Cb) can be kept low.
  • Japanese Patent Application Laid-Open No. 2008-40343 discloses that an oxide semiconductor layer is exposed to reducing plasma to reduce resistance and used as a conductor (for example, as a pixel electrode).
  • the plasma treatment is performed under such a condition that the resistance is not lowered (the carrier concentration is increased) so that the oxide semiconductor layer can be used as a conductor.
  • the oxide semiconductor layer can be prevented from becoming a conductor by shortening the plasma treatment time or by performing an annealing treatment under predetermined conditions after the plasma treatment.
  • the mask 51 is removed, and as shown in FIG. 17C, the source metal layer including the source bus line SL and the like, the second insulating layer IL2 including the channel length defining portion CD, and the source electrodes 8A and 8B are included.
  • a second transparent conductive layer TC2 including the first transparent conductive layer TC1, the third insulating layer IL3, and the drain electrodes 9A and 9B is sequentially formed. These steps can be performed in the same manner as the steps shown in FIGS. 5D to 6D. In this way, the first TFT 10A and the second TFT 10B can be manufactured.
  • the manufacturing method of 1st TFT10A and 2nd TFT10B of this embodiment is not limited above.
  • plasma treatment may be performed between the step of forming the source metal layer and the step of forming the second insulating layer IL2.
  • the step of increasing the carrier concentration of the channel region 7Ac of the oxide semiconductor layer 7A located in the first region R1 higher than the carrier concentration of the channel region 7Bc of the oxide semiconductor layer 7B located in the second region R2 is a plasma treatment.
  • Other methods may be used.
  • the carrier concentration of the channel region 7Ac can be increased by selectively supplying hydrogen to a portion of the second insulating layer IL2 located in the first region R1. is there.
  • the carrier concentration of the channel region 7Ac of the oxide semiconductor layer 7A can be selectively increased by using an insulating layer (such as a SiNx layer) having a property of reducing the oxide semiconductor.
  • ⁇ TFT characteristics> 18A and 18B are diagrams illustrating the Vg-Id characteristics of the first TFT 10A and the second TFT 10B.
  • the horizontal axis of the graph represents the gate electrode potential (gate voltage) Vg based on the drain electrode potential
  • the vertical axis of the graph represents the drain current Id.
  • the vertical axis is a logarithmic axis so that the threshold voltages Vth (a) and Vth (b) of the first TFT 10A and the second TFT 10B can be clearly understood.
  • the threshold voltage Vth (a) of the first TFT 10A is lower than the threshold voltage Vth (b) of the second TFT 10B. From this, it can be seen that by performing plasma treatment on the region to be the channel region 7Ac of the first TFT 10A, the carrier concentration of the channel region 7Ac increases and the threshold voltage Vth shifts to the low voltage side.
  • the first TFT 10A has a depletion type characteristic (Vth (a) ⁇ 0), and the second TFT 10B has an enhancement type characteristic (Vth (b)> 0). Therefore, it is confirmed that a depletion type TFT and an enhancement type TFT can be separately formed using the same oxide semiconductor film by changing the carrier concentration of the channel region depending on the presence or absence of plasma treatment.
  • the first TFT 10A can increase the on-current more than the second TFT 10B. Therefore, the demultiplexer circuit DMX can be suitably operated by using the first TFT 10 as a switching element of the demultiplexer circuit DMX.
  • the second TFT 10B has enhancement-type characteristics as in the prior art, when the second TFT 10B is used in a drive circuit such as a gate driver, circuit malfunction can be suppressed, so that the yield can be improved. Further, when the second TFT 10B is used as the pixel TFT, it is advantageous because off-leakage current can be reduced.
  • the first TFT 10A and the second TFT 10B included in the active matrix substrate of the present embodiment have the same configuration as the first TFT 10A and the second TFT 10B shown in FIG.
  • hydrogen is selectively supplied to the portion of the second insulating layer IL2 located in the first region R1, thereby changing the carrier concentration of the channel region 7Ac of the first TFT 10A to the channel region 7Bc of the second TFT 10B.
  • This is different from the third embodiment in that it is higher than the carrier concentration.
  • FIG. 19 is a cross-sectional view for explaining a method of manufacturing the first TFT 10A and the second TFT 10B in the present embodiment.
  • a source metal layer including a gate metal layer including gate electrodes 3A and 3B, a first insulating layer IL1 including a gate insulating layer 5, oxide semiconductor layers 7A and 7B, a source bus line SL, and the like is formed on the substrate 1. Sequentially formed. These steps can be performed in the same manner as the steps shown in FIGS.
  • an insulating film IL2 'to be the second insulating layer IL2 is deposited on the oxide semiconductor layer 7 and the source metal layer.
  • the insulating film IL2 'deposited here is an oxygen donating film (for example, a silicon oxide film).
  • a mask (resist layer) 51 that covers the second region R2 and has an opening on the first region R1 is formed.
  • plasma processing is performed from above the mask 51.
  • plasma 53 using a reducing gas such as hydrogen gas is irradiated in a plasma CVD apparatus.
  • hydrogen is introduced into the portion of the insulating film IL2 'located in the first region R1. Since the portion of the insulating film IL2 'located in the second region R2 is protected by the mask 51, introduction of hydrogen is suppressed. Accordingly, the portion of the insulating film IL2 'located in the first region R1 contains hydrogen at a higher concentration than the portion located in the second region R2.
  • the plasma treatment may be performed, for example, by setting the hydrogen gas flow rate to 100 to 1000 sccm, the substrate temperature to 200 to 300 ° C., the RF power to 100 to 1000 W, and the pressure to 50 to 200 Pa.
  • the plasma processing time may be, for example, 30 s to 600 s.
  • the second insulating layer IL2 is formed by patterning the insulating film IL2 'in the same manner as in the steps shown in FIGS. 7B to 7D.
  • heat treatment is performed at a temperature of 200 to 400 ° C. (preferably 200 to 300 ° C.) for 0.5 to 2 hours (preferably 1 to 2 hours) in dry air or air. Due to the heat treatment, part of the hydrogen supplied to the portion of the second insulating layer IL2 'located in the first region R1 diffuses to the oxide semiconductor layer 7A. For this reason, in the channel region 7Ac of the oxide semiconductor layer 7A, oxygen vacancies are generated due to reduction by hydrogen, and the carrier concentration increases. As a result, the first carrier concentration Ca of the channel region 7Ac can be made higher than the second carrier concentration Cb of the channel region 7Bc.
  • Vg-Id characteristics FIG. 18
  • the first carrier concentration Ca may be, for example, 1 ⁇ 10 17 or more and 1 ⁇ 10 19 or less. Further, the first carrier concentration Ca may be not less than 10 times and not more than 1000 times the second carrier concentration Cb.
  • the first carrier concentration Ca can be controlled by, for example, plasma processing conditions for the insulating film IL2 ′.
  • the first carrier concentration Ca can be controlled within the above range by performing the plasma treatment under the above-described conditions and then performing the heat treatment at a temperature of 200 to 300 ° C., for example.
  • the method of supplying hydrogen to the insulating film IL2 ' is not limited to the plasma treatment, and may be an ion doping method.
  • FIG. 20A is a cross-sectional view showing the first TFT 10A and the second TFT 10B included in the active matrix substrate 1300
  • FIG. 20B is a cross-sectional view showing the first TFT 10A and the second TFT 10B included in the active matrix substrate 1400.
  • the second insulating layer IL2 has a stacked structure including the first layer IL2a and the second layer IL2b disposed on the first layer IL2a.
  • the second layer IL2b is a hydrogen-donating layer capable of supplying hydrogen (sometimes referred to as a “hydrogen supply layer”).
  • the first layer IL2a is in contact with the channel regions 7Ac and 7Bc of the first TFT 10A and the second TFT 10B.
  • the second layer IL2b is disposed in the first region R1, but is not disposed in the second region R2.
  • the second layer IL2b may be in contact with the upper surface of the first layer IL2a.
  • the second layer IL2b which is a hydrogen supply layer may be a silicon nitride (SiNx) layer mainly containing silicon nitride (SiNx), a silicon nitride oxide (SiNxOy: x> y) layer, or the like.
  • the second layer IL2b preferably contains mainly silicon nitride.
  • the first layer IL2a may be, for example, an oxygen donating layer capable of supplying oxygen.
  • the oxygen donating layer may be, for example, a silicon oxide layer mainly containing silicon oxide (SiOx).
  • the first layer IL2a is preferably a SiO 2 layer containing SiO 2 mainly. When a SiO 2 layer is used as the first layer IL2a, a good channel interface can be formed at the interface with the oxide semiconductor layers 7A and 7B, so that the reliability of the TFTs 10A and 10B can be further improved.
  • the hydrogen supply layer is disposed in the first region R1, and is not disposed in the second region R2. Therefore, in the first region R1, hydrogen is supplied from the second layer IL2b, which is a hydrogen supply layer, to the channel region 7Ac of the oxide semiconductor layer 7A through the first layer IL2a. As a result, the channel region 7Ac of the oxide semiconductor layer 7A is reduced by hydrogen, and oxygen defects are generated. On the other hand, in the second region R2, since the second layer IL2b is not disposed, hydrogen from the second layer IL2b is hardly supplied to the oxide semiconductor layer 7B. Therefore, similarly to the above-described embodiment, the first carrier concentration Ca of the channel region 7Ac can be made higher than the second carrier concentration Cb of the channel region 7Bc.
  • the first carrier concentration Ca may be, for example, 1 ⁇ 10 17 or more and 1 ⁇ 10 19 or less. Further, the first carrier concentration Ca may be not less than 10 times and not more than 1000 times the second carrier concentration Cb.
  • the carrier concentration of the channel region 7Ac can be controlled by the thickness, material, and the like of the first layer IL2a and the second layer IL2b.
  • the first layer IL2a may be a SiO 2 layer having a thickness of 50 nm to 300 nm and the second layer IL2b may be a SiNx layer having a thickness of 100 nm to 300 nm.
  • the second layer IL2b in the first region R1 may be thicker than the second layer IL2b in the second region R2.
  • the amount of hydrogen supplied from the second layer IL2b to the oxide semiconductor layer 7A located in the first region R1 is larger than the amount of hydrogen supplied to the oxide semiconductor layer 7B located in the second region R2. Therefore, the first carrier concentration Ca of the channel region 7Ac of the oxide semiconductor layer 7A can be made higher than the second carrier concentration Cb of the channel region 7Bc.
  • the thickness of the second layer IL2b may be, for example, 2 to 5 times that of the second region R2 in the first region R1.
  • the first TFT 10A and the second TFT 10B of the present embodiment can be manufactured as follows.
  • a gate metal layer including the gate electrodes 3A and 3B, the first insulating layer IL1 including the gate insulating layer 5, the oxidation layer, and the like are formed on the substrate 1.
  • a source metal layer including the physical semiconductor layers 7A and 7B and the source bus line SL is sequentially formed.
  • the first layer IL2a is formed in the first region R1 and the second region R2.
  • a second layer IL2b is formed on the first layer IL2a.
  • a silicon oxide (SiO 2 ) layer is formed as the first layer ILa
  • a silicon nitride (SiNx) layer is formed as the second layer IL2b.
  • the second layer IL2b is patterned to remove a portion of the second layer IL2b located in the second region R2.
  • the second layer IL2b may have an opening on the second region R2, or may be arranged in an island shape on the first region R1.
  • a portion located in the second region R2 of the second layer IL2b may be made thinner than a portion located in the first region R1 using a gradation mask such as a halftone mask.
  • the second layer IL2b may have a concave portion on the second region R2, or may have an island-shaped convex portion on the first region R1.
  • the oxide semiconductor included in the oxide semiconductor layer 7 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 7 (7A, 7B) may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 7 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 7 (7A, 7B) may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layer 7 (7A, 7B) includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 7 (7A, 7B) may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 7 (or 7A and 7B) includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, and an In—Zn—O based semiconductor.
  • Zn-Ti-O semiconductor Cd-Ge-O semiconductor, Cd-Pb-O semiconductor, CdO (cadmium oxide), Mg-Zn-O semiconductor, In-Ga-Sn-O semiconductor, In -Ga-O semiconductor, Zr-In-Zn-O semiconductor, Hf-In-Zn-O semiconductor, Al-Ga-Zn-O semiconductor, Ga-Zn-O semiconductor, etc. Good.
  • the embodiment of the present invention can be suitably applied to an active matrix substrate having a peripheral circuit formed monolithically.
  • active matrix substrates include liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, and semiconductors. It is applied to various electronic devices such as a memory.

Abstract

本発明の実施形態によるアクティブマトリクス基板は、非表示領域に設けられた複数の第１ＴＦＴと、複数の第１ＴＦＴを含む周辺回路とを備える。各第１ＴＦＴは、酸化物半導体層を含む。アクティブマトリクス基板は、ゲートメタル層と、ゲートメタル層上に位置する第１絶縁層と、第１絶縁層上に位置するソースメタル層と、酸化物半導体層およびソースメタル層上に位置する第２絶縁層と、第２絶縁層上に位置する第１透明導電層と、第１透明導電層上に位置する第３絶縁層と、第３絶縁層上に位置する第２透明導電層とを備える。第２絶縁層は、酸化物半導体層のチャネル領域のソースコンタクト領域側端およびドレインコンタクト領域側端に整合する一対のエッジを有するチャネル長規定部を含む。第１ＴＦＴのソース電極およびドレイン電極の一方は、第１透明導電層に含まれる第１透明電極であり、他方は、第２透明導電層に含まれる第２透明電極である。

Description

アクティブマトリクス基板およびその製造方法
　本発明は、アクティブマトリクス基板およびその製造方法に関し、特に、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）が設けられている。ＴＦＴとしては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　最近では、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。そのため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
　アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化（狭額縁化）や、実装工程の簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Chip on Glass）方式で実装される場合がある。
　スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Source Shared Driving：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成することが提案されている（例えば特許文献１）。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソース配線へビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
　駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうち駆動回路を構成するＴＦＴを「駆動回路用ＴＦＴ」、デマルチプレクサ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＭＸ回路用ＴＦＴ」と呼ぶ。
国際公開第２０１１／１１８０７９号
　画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、ＤＭＸ回路用ＴＦＴも、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴであることが好ましいといえる。
　しかしながら、酸化物半導体ＴＦＴを用いてデマルチプレクサ回路を形成することは困難であり、従来は、ＤＭＸ回路用ＴＦＴとして多結晶シリコンＴＦＴが用いられていた。この理由は、以下の通りである。
　酸化物半導体は多結晶シリコンよりも移動度が約１桁小さいので、酸化物半導体ＴＦＴは多結晶シリコンＴＦＴよりも駆動能力が低い。そのため、酸化物半導体を用いてＤＭＸ回路用ＴＦＴを形成する場合には、多結晶シリコンを用いる場合よりもＴＦＴのサイズを大きくする（チャネル幅を大きくする）か、あるいは、駆動電圧を高くする必要がある。ＴＦＴのサイズを大きくすると、ゲート容量負荷が大きくなり、デマルチプレクサ回路の駆動電力が増大してしまう。一方、ＴＦＴの駆動電圧を高くしても、デマルチプレクサ回路の駆動電力が増大する。
　酸化物半導体ＴＦＴの駆動能力を高くするために、チャネル長を短くすることが考えられる。しかしながら、後に詳述するように、チャネルエッチ構造の酸化物半導体ＴＦＴでは、チャネル長のいっそうの短縮は困難である。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、アクティブマトリクス基板が備える酸化物半導体ＴＦＴの駆動能力を向上させることにある。
　本発明の実施形態によるアクティブマトリクス基板は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記基板に支持され、前記非表示領域に設けられた複数の第１ＴＦＴと、前記複数の第１ＴＦＴを含む周辺回路と、前記表示領域に設けられた複数のゲートバスラインおよび複数のソースバスラインと、を備え、前記複数の第１ＴＦＴのそれぞれは、前記基板上に設けられたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられ、前記ゲート絶縁層を介して前記ゲート電極に対向する酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極と、前記酸化物半導体層の前記ドレインコンタクト領域に接するドレイン電極と、を有する、アクティブマトリクス基板であって、前記基板上に位置し、前記ゲート電極および前記複数のゲートバスラインを含むゲートメタル層と、前記ゲートメタル層上に位置し、前記ゲート絶縁層を含む第１絶縁層と、前記第１絶縁層上に位置し、前記複数のソースバスラインを含むソースメタル層と、前記酸化物半導体層および前記ソースメタル層上に位置する第２絶縁層と、前記第２絶縁層上に位置する第１透明導電層と、前記第１透明導電層上に位置する第３絶縁層と、前記第３絶縁層上に位置する第２透明導電層と、を備え、前記第２絶縁層は、チャネル長方向に沿って離間した一対のエッジであって、前記チャネル領域の前記ソースコンタクト領域側端および前記ドレインコンタクト領域側端に整合する一対のエッジを有するチャネル長規定部を含み、前記ソース電極および前記ドレイン電極の一方は、前記第１透明導電層に含まれる第１透明電極であり、他方は、前記第２透明導電層に含まれる第２透明電極である。
　ある実施形態において、前記第１透明電極は、前記チャネル長規定部の上面に接する部分を含み、前記第２透明電極は、前記チャネル長規定部に接する部分を含まない。
　ある実施形態において、前記酸化物半導体層は、前記第２透明電極に接する領域と前記チャネル領域との間に、前記第３絶縁層に接する領域を含む。
　ある実施形態において、本発明によるアクティブマトリクス基板は、前記第２絶縁層と前記第１透明導電層との間に位置する第４絶縁層をさらに備え、前記第２絶縁層は、酸化シリコン層であり、前記第４絶縁層は、窒化シリコン層であり、前記酸化シリコン層は、前記ソースコンタクト領域に重なる第１開口部と、前記ドレインコンタクト領域に重なる第２開口部とを有し、前記窒化シリコン層は、前記ソースコンタクト領域に重なる第３開口部と、前記ドレインコンタクト領域に重なる第４開口部とを有し、前記基板の法線方向から見たとき、前記窒化シリコン層の前記第３開口部は、前記酸化シリコン層の前記第１開口部よりも小さく、且つ、前記第１開口部の内側に位置し、前記窒化シリコン層の前記第４開口部は、前記酸化シリコン層の前記第２開口部よりも小さく、且つ、前記第２開口部の内側に位置する。
　ある実施形態において、前記第１透明導電層および前記第２透明導電層の一方は、共通電極を含み、他方は、画素電極を含む。
　ある実施形態において、本発明によるアクティブマトリクス基板は、前記基板に支持され、前記表示領域または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、前記複数の第２ＴＦＴのそれぞれは、前記複数の第１ＴＦＴの前記酸化物半導体層と同一の酸化物半導体膜から形成された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層を有し、前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、前記複数の第２ＴＦＴの前記チャネル領域におけるキャリア濃度よりも高い。
　ある実施形態において、前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下である。
　ある実施形態において、前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、前記複数の第２ＴＦＴの前記チャネル領域におけるキャリア濃度の１０倍以上１０００倍以下である。
　ある実施形態において、前記第２絶縁層は、前記複数の第１ＴＦＴの前記チャネル領域および前記複数の第２ＴＦＴの前記チャネル領域に接する酸化シリコン層を含み、前記酸化シリコン層のうち前記複数の第１ＴＦＴ上に位置する第１部分は、前記複数の第２のＴＦＴ上に位置する第２部分よりも高い濃度で水素を含む。
　ある実施形態において、前記第２絶縁層は、前記複数の第１ＴＦＴの前記チャネル領域および前記複数の第２ＴＦＴの前記チャネル領域に接する酸化シリコン層と、前記酸化シリコン層上に設けられた水素供給層とを含み、前記水素供給層は、前記酸化シリコン層のうち前記複数の第１ＴＦＴ上に位置する第１部分上に配置され、かつ、前記複数の第２ＴＦＴ上に位置する第２部分上には配置されていないか、あるいは、前記第１部分上で前記第２部分上よりも厚い。
　ある実施形態において、前記水素供給層は窒化シリコン層である。
　ある実施形態において、前記複数の第１ＴＦＴの閾値電圧は、前記複数の第２ＴＦＴの閾値電圧よりも低い。
　ある実施形態において、前記複数の第１ＴＦＴの閾値電圧は負であり、前記複数の第２ＴＦＴの閾値電圧は正である。
　ある実施形態において、前記複数の第２ＴＦＴは、前記複数の画素のそれぞれに配置された画素ＴＦＴを含む。
　ある実施形態において、本発明によるアクティブマトリクス基板は、前記非表示領域に設けられた駆動回路をさらに備え、前記複数の第２ＴＦＴは、前記駆動回路を構成するＴＦＴを含む。
　ある実施形態において、前記周辺回路は、デマルチプレクサ回路である。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　ある実施形態において、前記酸化物半導体層は積層構造を有する。
　本発明の実施形態によるアクティブマトリクス基板の製造方法は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記基板に支持され前記非表示領域に設けられた複数の第１ＴＦＴと、前記複数の第１ＴＦＴを含む周辺回路と、前記表示領域に設けられた複数のゲートバスラインおよび複数のソースバスラインとを備え、前記複数の第１ＴＦＴのそれぞれは、前記基板上に設けられたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられ、前記ゲート絶縁層を介して前記ゲート電極に対向する酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極と、前記酸化物半導体層の前記ドレインコンタクト領域に接するドレイン電極と、を有する、アクティブマトリクス基板の製造方法であって、（Ａ）前記基板上に、前記ゲート電極および前記複数のゲートバスラインを含むゲートメタル層を形成する工程と、（Ｂ）前記ゲートメタル層上に、前記ゲート絶縁層を含む第１絶縁層を形成する工程と、（Ｃ）前記第１絶縁層上に、前記酸化物半導体層を形成する工程と、（Ｄ）前記第１絶縁層上に、前記複数のソースバスラインを含むソースメタル層を、前記酸化物半導体層に重ならないように形成する工程と、（Ｅ）前記酸化物半導体層および前記ソースメタル層上に、第２絶縁層を形成する工程と、（Ｆ）前記第２絶縁層上に、第１透明導電層を形成する工程と、（Ｇ）前記第１透明導電層上に、第３絶縁層を形成する工程と、（Ｈ）前記第３絶縁層上に、第２透明導電層を形成する工程と、を包含し、前記工程（Ｅ）は、（ｅ１）前記酸化物半導体層および前記ソースメタル層上に、絶縁膜を形成する工程と、（ｅ２）前記絶縁膜上に、前記絶縁膜の一部に重なるフォトレジスト層を形成する工程と、（ｅ３）前記フォトレジスト層をマスクとして用いて前記絶縁膜をエッチングすることにより、前記絶縁膜のうちの前記フォトレジスト層で覆われている部分が前記第２絶縁層として残存する工程と、を含み、前記工程（ｅ３）において、前記酸化物半導体層の一部に重なるチャネル長規定部が前記第２絶縁層の一部として形成され、前記チャネル長規定部は、チャネル長方向に沿って離間した一対のエッジを有し、前記前記複数の第１ＴＦＴのそれぞれのチャネル長は、前記チャネル長規定部の前記一対のエッジによって規定され、前記工程（Ｆ）において、前記第１透明導電層に含まれる第１透明電極として前記ソース電極および前記ドレイン電極の一方が形成され、前記工程（Ｈ）において、前記第２透明導電層に含まれる第２透明電極として前記ソース電極および前記ドレイン電極の他方が形成される。
　ある実施形態では、前記工程（Ｆ）において、前記第１透明電極は、前記チャネル長規定部の上面に接する部分を含むように形成され、前記工程（Ｈ）において、前記第２透明電極は、前記チャネル長規定部に接する部分を含まないように形成される。
　ある実施形態では、前記工程（Ｇ）において形成される前記第３絶縁層は、前記酸化物半導体層の、前記第２透明電極に接する領域と前記チャネル領域との間に位置する領域に接する部分を含む。
　ある実施形態では、本発明によるアクティブマトリクス基板の製造方法は、前記工程（Ｅ）と前記工程（Ｆ）との間に、（Ｉ）前記第２絶縁層上に、第４絶縁層を形成する工程をさらに包含し、前記工程（Ｅ）において形成される前記第２絶縁層は、酸化シリコン層であり、前記工程（Ｉ）において形成される前記第４絶縁層は、窒化シリコン層であり、前記工程（ｅ１）は、前記酸化物半導体層および前記ソースメタル層上に、酸化シリコン膜を形成する工程であり、前記工程（ｅ２）は、前記酸化シリコン膜上に、前記酸化シリコン膜の一部に重なる前記フォトレジスト層を形成する工程であり、前記工程（ｅ３）は、前記フォトレジスト層をマスクとして用いて前記酸化シリコン膜をエッチングすることにより、前記酸化物半導体層の前記ソースコンタクト領域となる領域を露出させる第１開口部および前記酸化物半導体層の前記ドレインコンタクト領域となる領域を露出させる第２開口部を有するように、前記酸化シリコン層を形成する工程であり、前記工程（Ｉ）は、（ｉ１）前記酸化物半導体層、前記ソースメタル層および前記酸化シリコン層上に、窒化シリコン膜を形成する工程と、（ｉ２）前記窒化シリコン膜をパターニングすることにより、前記酸化物半導体層の前記ソースコンタクト領域となる領域を露出させる第３開口部および前記酸化物半導体層の前記ドレインコンタクト領域となる領域を露出させる第４開口部を有するように、前記窒化シリコン層を形成する工程と、を含み、前記工程（Ｅ）および前記工程（Ｉ）は、前記基板の法線方向から見たときに、前記窒化シリコン層の前記第３開口部が、前記酸化シリコン層の前記第１開口部よりも小さく、且つ、前記第１開口部の内側に位置し、前記窒化シリコン層の前記第４開口部が、前記酸化シリコン層の前記第２開口部よりも小さく、且つ、前記第２開口部の内側に位置するように行われる。
　ある実施形態では、前記アクティブマトリクス基板は、前記基板に支持され、前記表示領域または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、前記複数の第２ＴＦＴのそれぞれは、前記複数の第１ＴＦＴの前記酸化物半導体層と同一の酸化物半導体膜から形成された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層を有し、前記複数の第１ＴＦＴのそれぞれが形成される領域を第１領域とし、前記複数の第２ＴＦＴのそれぞれが形成される領域を第２領域とすると、（Ｊ）前記第１領域に形成された前記酸化物半導体層の前記チャネル領域のキャリア濃度を、前記第２領域に形成された前記酸化物半導体層の前記チャネル領域のキャリア濃度よりも高める工程をさらに包含する。
　ある実施形態では、前記工程（Ｊ）は、（ｊ１）前記第２領域に形成された前記酸化物半導体層の前記チャネル領域を覆い、かつ、前記第１領域に形成された前記酸化物半導体層の前記チャネル領域を露出するマスクを形成する工程と、（ｊ２）前記マスクの上方からプラズマ処理を行う工程と、（ｊ３）プラズマ処理後、２００℃以上３００℃以下の温度で熱処理を行う工程と、を含む。
　ある実施形態では、前記工程（Ｊ）は、（ｊ４）前記第１領域および前記第２領域において、前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆う酸化シリコン層を形成する工程と、（ｊ５）前記酸化シリコン層のうち前記第１領域に位置する第１部分を露出し、かつ、前記第２領域に位置する第２部分を覆うマスクを形成する工程と、（ｊ６）前記マスクの上方から水素を供給し、前記酸化シリコン層の前記第１部分の水素濃度を前記第２部分の水素濃度よりも高める工程と、（ｊ７）前記工程（ｊ６）の後、２００℃以上４００℃以下の温度で熱処理を行う工程と、を含む。
　ある実施形態では、前記工程（Ｊ）は、（ｊ８）前記第１領域および前記第２領域において、前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆う酸化シリコン層を形成する工程と、（ｊ９）前記酸化シリコン層のうち前記第１領域に位置する第１部分上に水素供給層を形成し、かつ、前記第２領域に位置する第２部分上には前記水素供給層を形成しない、あるいは、前記第１部分上で前記第２部分上よりも厚くなるように前記水素供給層を形成する工程と、（ｊ１０）前記工程（ｊ９）の後、２００℃以上４００℃以下の温度で熱処理を行う工程と、を含み、前記水素供給層は窒化シリコン層である。
　ある実施形態では、前記周辺回路は、デマルチプレクサ回路である。
　ある実施形態では、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態では、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　ある実施形態では、前記酸化物半導体層は積層構造を有する。
　本発明の実施形態によると、アクティブマトリクス基板が備える酸化物半導体ＴＦＴの駆動能力を向上させることができる。
本発明の実施形態によるアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。 アクティブマトリクス基板１０００が備えるデマルチプレクサ回路ＤＭＸの構成および動作を説明するための図である。 アクティブマトリクス基板１０００が備えるＤＭＸ回路用ＴＦＴ１０を模式的に示す断面図であり、ＤＭＸ回路用ＴＦＴ１０のチャネル長方向に沿った断面を示している。 ＤＭＸ回路用ＴＦＴ１０を拡大して示す断面図である。 （ａ）～（ｅ）は、アクティブマトリクス基板１０００の製造工程を示す工程断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板１０００の製造工程を示す工程断面図である。 （ａ）～（ｄ）は、第２絶縁層ＩＬ２を形成する工程を示す工程断面図である。 比較例のＴＦＴ８１０を示す断面図である。 （ａ）～（ｄ）は、比較例のＴＦＴ８１０のソース電極８０８およびドレイン電極８０９を形成する工程を示す工程断面図である。 （ａ）は、アクティブマトリクス基板１０００の１つの画素領域Ｐを示す平面図である。（ｂ）は、（ａ）中のＩ－Ｉ’線に沿った断面図である。 本発明の実施形態によるアクティブマトリクス基板１１００を模式的に示す断面図であり、ＤＭＸ回路用ＴＦＴ１０のチャネル長方向に沿った断面を示している。 アクティブマトリクス基板１１００のＤＭＸ回路用ＴＦＴ１０を拡大して示す断面図である。 （ａ）～（ｅ）は、アクティブマトリクス基板１１００の製造工程を示す工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１１００の製造工程を示す工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１１００の製造工程を示す工程断面図である。 本発明の実施形態によるアクティブマトリクス基板１２００を模式的に示す断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１２００の第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造する方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０ＢのＶｇ－Ｉｄ特性を例示する図である。 実施形態４におけるアクティブマトリクス基板が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造する方法を説明するための工程断面図である。 （ａ）は、本発明の実施形態によるアクティブマトリクス基板１３００を模式的に示す断面図であり、（ｂ）は、本発明の実施形態によるアクティブマトリクス基板１４００を模式的に示す断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
　（実施形態１）
　本実施形態におけるアクティブマトリクス基板には、少なくとも１つの周辺回路がモノリシックに形成されている。周辺回路は、例えばＳＳＤ回路などのデマルチプレクサ回路であってもよい。以下では、ＳＳＤ回路およびゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例として説明を行う。
　図１は、本実施形態におけるアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
　アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された複数の画素領域Ｐを含む。画素領域Ｐは、表示装置の画素に対応する領域である。以下では、画素領域Ｐを単に「画素」と呼ぶこともある。非表示領域（「額縁領域」と呼ばれることもある）ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
　非表示領域ＦＲには、例えばゲートドライバＧＤ、ＳＳＤ回路として機能するデマルチプレクサ回路ＤＭＸなどが一体的（モノリシック）に設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。図示する例では、ゲートドライバＧＤは、表示領域ＤＲを挟んで両側に位置する領域ＦＲａに配置され、ソースドライバＳＤは、表示領域ＤＲの下側に位置する領域ＦＲｂに実装されている。デマルチプレクサ回路ＤＭＸは、領域ＦＲｂにおいて、表示領域ＤＲとソースドライバＳＤとの間に配置されている。デマルチプレクサ回路ＤＭＸとソースドライバＳＤとの間は、複数の端子部および配線が形成される端子部・配線形成領域ＬＲとなる。
　表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域Ｐは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバＳＤの各端子に接続されている。
　各画素領域Ｐは、薄膜トランジスタＰｔと、画素電極ＰＥとを有している。薄膜トランジスタＰｔは、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタＰｔのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）が設けられる。
　図２は、アクティブマトリクス基板１０００におけるデマルチプレクサ回路ＤＭＸの構成および動作を説明するための図である。
　デマルチプレクサ回路ＤＭＸは、ソースドライバＳＤと表示領域ＤＲとの間に配置されている。デマルチプレクサ回路ＤＭＸは、複数の単位回路１００（１）～１００（ｉ）（ｉは２以上の整数）（以下、「単位回路１００」と総称することがある）を含んでいる。デマルチプレクサ回路ＤＭＸおよびソースドライバＳＤは、非表示領域ＦＲに設けられた制御回路１５０によって制御される。
　ソースドライバＳＤの出力ピン（出力端子）ＰＩＮのそれぞれには、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本（ｎは２以上の整数、ここではｎ＝３）のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、単位回路１００がビデオ信号線単位で設けられている。単位回路１００は、１つのビデオ信号線ＤＯから、ｎ本のソースバスラインＳＬへビデオデータを分配する。
　本明細書では、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられた単位回路１００およびソースバスラインＳＬを、それぞれ、１００（Ｎ）、ＳＬ（Ｎ－１）～ＳＬ（Ｍ－ｎ）とする。ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。
　それぞれの単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）に接続されたｎ本の分岐配線Ｂ１～Ｂｎ（以下、「分岐配線Ｂ」と総称することがある）と、ｎ本の制御信号線ＳＷ１～ＳＷｎ（以下、「制御信号線ＳＷ」と総称することがある）と、ｎ個のＤＭＸ回路用ＴＦＴ１０（１）～１０（ｎ）（以下、「ＤＭＸ回路用ＴＦＴ１０」と総称することがある）とを備える。制御信号線ＳＷ１～ＳＷｎは制御回路１５０に接続されている。
　ＤＭＸ回路用ＴＦＴ１０は選択スイッチとして機能する。ＤＭＸ回路用ＴＦＴ１０のゲート電極は、制御信号線ＳＷ１～ＳＷｎのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴ１０のソース電極は、分岐配線Ｂ１～Ｂｎのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴ１０のドレイン電極は、ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－３）のうちの対応する１つのソースバスラインに接続されている。
　ＤＭＸ回路用ＴＦＴ１０のゲート電極には、制御信号線ＳＷ１～ＳＷ３から選択信号が供給される。選択信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ－１）～ソースバスラインＳＬ（Ｎ－ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤの出力ピンＰＩＮの数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。
　なお、デマルチプレクサ回路ＤＭＸを用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８－２２５０３６号公報、特開２００６－１１９４０４号公報、国際公開２０１１／１１８０７９号（特許文献１）などに開示されている。本明細書では、参考のため、特開２００８－２２５０３６号公報、特開２００６－１１９４０４号および国際公開２０１１／１１８０７９号公報の開示内容の全てを援用する。
　図３を参照しながら、ＤＭＸ回路用ＴＦＴ１０の構成を説明する。図３は、アクティブマトリクス基板１０００の非表示領域ＦＲに設けられたＤＭＸ回路用ＴＦＴ１０を模式的に示す断面図であり、ＤＭＸ回路用ＴＦＴ１０のチャネル長方向に沿った断面を示している。
　ＤＭＸ回路用ＴＦＴ１０は、図３に示すように、基板１に支持されている。ＤＭＸ回路用ＴＦＴ１０は、ゲート電極３、ゲート絶縁層５、酸化物半導体層７、ソース電極８およびドレイン電極９を有する。
　基板１は、絶縁性を有する透明基板（例えばガラス基板）である。ゲート電極３は、基板１上に設けられている。ゲート絶縁層５は、ゲート電極３を覆っている。
　酸化物半導体層７は、ゲート絶縁層５上に設けられている。酸化物半導体層７は、ゲート絶縁層５を介してゲート電極３に対向する。酸化物半導体層７は、チャネル領域７ｃ、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄを含む。ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄは、チャネル領域７ｃの両側に位置する。言い換えると、チャネル領域７ｃが、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置する。
　ソース電極８は、酸化物半導体層７のソースコンタクト領域７ｓに接する。ドレイン電極９は、酸化物半導体層７のドレインコンタクト領域７ｄに接する。
　ゲート電極３および制御信号線ＳＷは、ゲートバスラインＧＬと同じ導電膜（ゲートメタル膜）から形成されている。本願明細書では、ゲートメタル膜から形成された導電層を「ゲートメタル層」と呼ぶ。本実施形態では、ゲート電極３、ゲートバスラインＧＬおよび制御信号線ＳＷを含むゲートメタル層が、基板１上に位置している。
　ゲートメタル層上に、第１絶縁層ＩＬ１が位置している。第１絶縁層ＩＬ１は、ゲート絶縁層５を含む。第１絶縁層ＩＬ１上（ゲート絶縁層５上）に、酸化物半導体層７が位置している。
　ビデオ信号線ＤＯおよび分岐配線Ｂは、ソースバスラインＳＬと同じ導電膜（ソースメタル膜）から形成されている。本願明細書では、ソースメタル膜から形成された導電層を「ソースメタル層」と呼ぶ。本実施形態では、ソースバスラインＳＬ、ビデオ信号線ＤＯおよび分岐配線Ｂを含むソースメタル層が、第１絶縁層５上に位置している。ソースメタル層は、酸化物半導体層７に重ならないように形成されている。
　酸化物半導体層７およびソースメタル層上に、第２絶縁層ＩＬ２が位置している。第２絶縁層ＩＬ２は、無機絶縁材料から形成された無機絶縁層であり、保護層（パッシベーション膜）として機能する。
　第２絶縁層ＩＬ２上に、透明な導電材料（例えばＩＴＯ）から形成された第１透明導電層ＴＣ１が位置している。第１透明導電層ＴＣ１は、ＤＭＸ回路用ＴＦＴ１０のソース電極８を含む。つまり、本実施形態では、ＤＭＸ回路用ＴＦＴ１０のソース電極８が透明電極である。以下では、ソース電極８を「第１透明電極」と呼ぶこともある。ソース電極８は、第２絶縁層ＩＬ２に形成されたソースコンタクトホールＣＨ１内において、酸化物半導体層７に接している。また、第１透明導電層ＴＣ１は、ソース電極８から延設された接続電極１１をさらに含んでいる。第２絶縁層ＩＬ２には、分岐配線Ｂの一部を露出させるようにコンタクトホールＣＨ３が形成されている。接続電極１１は、コンタクトホールＣＨ３内で分岐配線Ｂに接しており、ソース電極８は、接続電極１１を介して分岐配線Ｂに電気的に接続されている。
　第１透明導電層ＴＣ１上に、第３絶縁層ＩＬ３が位置している。第３絶縁層ＩＬ３は、無機絶縁材料から形成された無機絶縁層である。
　第３絶縁層ＩＬ３上に、透明な導電材料（例えばＩＴＯ）から形成された第２透明導電層ＴＣ２が位置している。第２透明導電層ＴＣ２は、ＤＭＸ回路用ＴＦＴ１０のドレイン電極９を含む。つまり、本実施形態では、ＤＭＸ回路用ＴＦＴ１０のドレイン電極９が透明電極である。以下では、ドレイン電極９を「第２透明電極」と呼ぶこともある。ドレイン電極９は、第２絶縁層ＩＬ２および第３絶縁層ＩＬ３に形成されたドレインコンタクトホールＣＨ２内において、酸化物半導体層７に接している。また、第２透明導電層ＴＣ２は、ドレイン電極９から延設された接続電極１３をさらに含んでいる。第２絶縁層ＩＬ２および第３絶縁層ＩＬ３には、ソースバスラインＳＬの一部を露出させるようにコンタクトホールＣＨ４が形成されている。接続電極１３は、コンタクトホールＣＨ４内でソースバスラインＳＬに接しており、ドレイン電極９は、接続電極１３を介してソースバスラインＳＬに電気的に接続されている。
　本実施形態では、第２絶縁層ＩＬ２は、ＤＭＸ回路用ＴＦＴ１０のチャネル長を規定する役割を果たす部分ＣＤを含む。本願明細書では、この部分ＣＤを「チャネル長規定部」と呼ぶ。以下、さらに図４も参照しながら、チャネル長規定部ＣＤの構成を説明する。図４は、ＤＭＸ回路用ＴＦＴ１０を拡大して示す断面図である。
　図４に示すように、チャネル長規定部ＣＤは、チャネル長方向に沿って離間した一対のエッジｅ１およびｅ２を有する。一対のエッジｅ１およびｅ２は、チャネル領域７ｃのソースコンタクト領域７ｓ側の端ｃａおよびドレインコンタクト領域７ｄ側の端ｃｂに整合している。
　図３および図４に例示している構成では、ソース電極（第１透明電極）８は、チャネル長規定部ＣＤの上面に接する部分８ａを含んでいる。これに対し、ドレイン電極（第２透明電極）９は、チャネル長規定部ＣＤに接する部分を含まない。また、酸化物半導体層７は、ドレインコンタクト領域７ｄ（第２透明電極９に接する領域）とチャネル領域７ｃとの間に、第３絶縁層ＩＬ３に接する領域７ｏを含む。このように、本実施形態では、ソース電極８とドレイン電極９とは、ゲート電極３を中心として非対称である。
　図５および図６を参照しながら、アクティブマトリクス基板１０００の製造方法を説明する。図５（ａ）～（ｅ）および図６（ａ）～（ｄ）は、アクティブマトリクス基板１０００の製造工程を示す工程断面図である。
　まず、図５（ａ）に示すように、基板１上に、ゲート電極３、ゲートバスラインＧＬおよび制御信号線ＳＷを含むゲートメタル層を形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、ゲート電極３などを含むゲートメタル層を形成することができる。
　基板１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。ゲートメタル層を形成するための導電膜（ゲートメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、金（Ａｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。積層膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した膜を用いてもよい。ゲートメタル層の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　次に、図５（ｂ）に示すように、ゲートメタル層上に、ゲート絶縁層５を含む第１絶縁層ＩＬ１を形成する。例えばＣＶＤ法により、第１絶縁層ＩＬ１を形成することができる。第１絶縁層ＩＬ１としては、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。第１絶縁層ＩＬ１は、積層構造を有していてもよい。例えば、基板１側に下層として、基板１からの不純物等の拡散防止のためのＳｉＮｘ層を形成し、その上に上層として、絶縁性を確保するためのＳｉＯ２層を形成してもよい。第１絶縁層ＩＬ１の厚さは、例えば３００ｎｍ以上４００ｎｍ以下である。
　続いて、図５（ｃ）に示すように、第１絶縁層ＩＬ１上に、酸化物半導体層７を形成する。例えば、スパッタ法により酸化物半導体膜を堆積した後、フォトリソグラフィプロセスにより酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層７を形成することができる。酸化物半導体層７は、ゲート絶縁層５を介してゲート電極３に重なるように配置される。酸化物半導体層７の厚さは、例えば２０ｎｍ以上１００ｎｍ以下である。
　次に、図５（ｄ）に示すように、第１絶縁層ＩＬ１上に、ソースバスラインＳＬ、ビデオ信号線ＤＯおよび分岐配線Ｂを含むソースメタル層を、酸化物半導体層７に重ならないように形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、ソースメタル層を形成することができる。ソースメタル層を形成するための導電膜（ソースメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。積層膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した膜を用いてもよい。ソースメタル層の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　続いて、図５（ｅ）に示すように、酸化物半導体層７およびソースメタル層上に、チャネル長規定部ＣＤを含む第２絶縁層ＩＬ２を形成する。例えば、ＣＶＤ法により絶縁膜を堆積した後、フォトリソグラフィプロセスにより絶縁膜をパターニングすることによって、第２絶縁層ＩＬ２を形成することができる。第２絶縁層ＩＬ２としては、酸化シリコン（ＳｉＯ２）層を用いることができる。第２絶縁層ＩＬ２は、窒化シリコン（ＳｉＮｘ）層と酸化シリコン（ＳｉＯ２）層とを含む積層構造を有していてもよい。例えば、基板１側に下層としてＳｉＯ２層、その上に上層としてＳｉＮｘ層を形成してもよい。酸化物半導体層７と接する下層に、酸素を含む層（例えばＳｉＯ２などの酸化物層）を用いると、外部からの水分や不純物の侵入などによって酸化物半導体層７に過度に酸素欠損が生じた場合にも、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となる。第２絶縁層ＩＬ２の厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。
　その後、ドライエアあるいは大気中において、例えば２００℃以上４００℃以下の温度で熱処理を行う。熱処理時間は、例えば１～２時間であってもよい。これにより、第２絶縁層ＩＬ２を形成することによって酸化物半導体層７に生じた酸素欠損を低減することが可能になる。
　次に、図６（ａ）に示すように、第２絶縁層ＩＬ２上に、ソース電極８を含む第１透明導電層ＴＣ１を形成する。例えば、透明導電膜を堆積した後、フォトリソグラフィプロセスにより透明導電膜をパターニングすることによって、第１透明導電層ＴＣ１を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。第１透明導電層ＴＣ１の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。
　続いて、第１透明導電層ＴＣ１上に、第３絶縁層ＩＬ３を形成する。具体的には、まず、図６（ｂ）に示すように、ＣＶＤ法により絶縁膜ＩＬ３’を堆積する。その後、図６（ｃ）に示すように、フォトリソグラフィプロセス（例えばドライエッチング工程を含む）により絶縁膜ＩＬ３’をパターニングすることによって、第３絶縁層ＩＬ３を形成する。第３絶縁層ＩＬ３としては、例えば窒化シリコン（ＳｉＮｘ）層を用いることができる。第３絶縁層ＩＬ３の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
　その後、図６（ｄ）に示すように、第３絶縁層ＩＬ３上に、ドレイン電極９を含む第２透明導電層ＴＣ２を形成する。例えば、透明導電膜を堆積した後、フォトリソグラフィプロセスにより透明導電膜をパターニングすることによって、第２透明導電層ＴＣ２を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。第２透明導電層ＴＣ２の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。このようにして、アクティブマトリクス基板１０００を得ることができる。
　ここで、図７（ａ）～（ｄ）を参照しながら、第２絶縁層ＩＬ２を形成する工程をより具体的に説明する。
　まず、図７（ａ）に示すように、酸化物半導体層７およびソースメタル層上に、絶縁膜ＩＬ２’を堆積する。
　次に、絶縁膜ＩＬ２’上に、絶縁膜ＩＬ２’の一部に重なるフォトレジスト層を形成する。具体的には、まず、図７（ｂ）に示すように、絶縁膜ＩＬ２’上にフォトレジスト材料を付与することによってフォトレジスト膜ＰＲ’を形成する。次に、フォトレジスト膜ＰＲ’に対し、フォトマスクを用いた露光を行い、続いて現像を行うことによって、図７（ｃ）に示すように、絶縁膜ＩＬ２’の一部に重なるフォトレジスト層ＰＲを形成する。
　続いて、図７（ｄ）に示すように、フォトレジスト層ＰＲをマスクとして用いて絶縁膜ＩＬ２’をエッチング（例えばドライエッチング）することにより、絶縁膜ＩＬ２’のうちのフォトレジスト層ＰＲで覆われている部分が第２絶縁層ＩＬ２として残存する。この工程において、第２絶縁層ＩＬ２の一部として、酸化物半導体層７の一部に重なるチャネル長規定部ＣＤが形成される。その後、フォトレジスト層ＰＲは除去される。
　ＤＭＸ回路用ＴＦＴ１０では、酸化物半導体層７のうち、ソース電極８に接する領域がソースコンタクト領域７ｓとなり、ドレイン電極９に接する領域がドレインコンタクト領域７ｄとなる。また、酸化物半導体層７のうち、第３絶縁層ＩＬ３に接する領域７ｏは、電極には接していないが、第３絶縁層ＩＬ３を形成する際（例えば絶縁膜ＩＬ３’として窒化シリコン膜をＣＶＤ法により堆積するとき）の水素の影響により還元され、導体化される。そのため、チャネル長規定部ＣＤによって覆われた領域がチャネル領域７ｃ（半導体としての特性が維持された領域）となる。
　本実施形態のアクティブマトリクス基板１０００では、第２絶縁層ＩＬ２のチャネル長規定部ＣＤによってチャネル長Ｌが規定されるので、ＤＭＸ回路用ＴＦＴ１０のチャネル長Ｌを従来よりも短くして駆動能力を向上させることができる。以下、この理由を、比較例のＴＦＴの構成も参照しながら説明する。図８は、比較例のＴＦＴ８１０を示す断面図である。
　比較例のＴＦＴ８１０は、チャネルエッチ型の一般的な酸化物半導体ＴＦＴである。ＴＦＴ８１０は、ゲート電極８０３、ゲート絶縁層８０５、酸化物半導体層８０７、ソース電極８０８およびドレイン電極８０９を有する。
　ゲート電極８０３は、基板８０１上に設けられている。ゲート絶縁層８０５は、ゲート電極８０３を覆っている。酸化物半導体層８０７は、ゲート絶縁層８０５を介してゲート電極８０３に対向するように設けられている。酸化物半導体層８０７は、チャネル領域８０７ｃと、チャネル領域８０７ｃの両側に位置するソースコンタクト領域８０７ｓおよびドレインコンタクト領域８０７ｄとを有する。
　ソース電極８０８およびドレイン電極８０９は、酸化物半導体層８０７のソースコンタクト領域８０７ｓおよびドレインコンタクト領域８０７ｄにそれぞれ接している。ソース電極８０８およびドレイン電極８０９は、不図示のソースバスラインと同じ導電膜（ソースメタル膜）から形成されている。ＴＦＴ８１０は、パッシベーション層８１５によって覆われている。
　比較例のＴＦＴ８１０では、チャネル長Ｌは、ソース電極８０８およびドレイン電極８０９を形成する際にマスクとして用いられるフォトレジスト層の抜き部（レジスト材料が除去された部分）によって規定される。図９（ａ）～（ｄ）は、比較例のＴＦＴ８１０のソース電極８０８およびドレイン電極８０９を形成する工程を示す工程断面図である。
　ソース電極８０８およびドレイン電極８０９を形成する際、まず、図９（ａ）に示すように、酸化物半導体層８０７を覆うように、導電膜（ソースメタル膜）ＳＭを堆積する。次に、図９（ｂ）に示すように、ソースメタル膜ＳＭ上に、フォトレジスト材料を付与することによってフォトレジスト膜ＰＲ’を形成する。
　続いて、フォトレジスト膜ＰＲ’に対し、フォトマスクを用いた露光を行い、続いて現像を行うことによって、図９（ｃ）に示すように、ソースメタル膜ＳＭの一部に重なるフォトレジスト層ＰＲを形成する。その後、図９（ｄ）に示すように、フォトレジスト層ＰＲをマスクとして用いてソースメタル膜ＳＭをエッチングすることにより、ソース電極８０８およびドレイン電極８０９を形成することができる。
　このように、比較例のＴＦＴ８１０では、チャネル長Ｌは、フォトレジスト層ＰＲの抜き部（スペース）によって規定される。しかしながら、フォトレジスト層ＰＲのスペースを小さくするのには限度がある。また、ソースメタル膜ＳＭがＴｉ層を含む場合、Ｔｉ残渣を抑制するために、ソースメタル膜ＳＭの一部を除去する際、ドライエッチングでオーバーエッチする必要があるので、チャネル長Ｌが大きくなりやすい。このように、従来のチャネルエッチ型の酸化物半導体ＴＦＴ８１０では、チャネル長Ｌを短くすることが困難である。
　これに対し、本実施形態のＤＭＸ回路用ＴＦＴ１０では、既に説明したように、チャネル長Ｌは、第２絶縁層ＩＬ２のチャネル長規定部ＣＤで規定される。図７を参照しながら行った説明からもわかるように、チャネル長規定部ＣＤのサイズは、フォトレジスト層ＰＲの残し部（レジスト材料が除去されなかった領域であり「ライン」と呼ばれる）によって規定される。フォトレジスト層ＰＲのラインは、スペースよりも微細に形成することができるので、本実施形態によれば、従来よりもチャネル長Ｌを短くすることが可能となる。
　また、チャネル長規定部ＣＤを含む第２絶縁層ＩＬ２は、比較例のＴＦＴ８１０におけるパッシベーション層８１５に対応する層である。そのため、本実施形態の構成を採用する場合に、製造時の工程数を増加させる必要はない。
　また、本実施形態のアクティブマトリクス基板１０００は、ソース電極８およびドレイン電極９がゲート電極３を中心として非対称な構成を有する。具体的には、ソース電極（第１透明電極）８は、チャネル長規定部ＣＤの上面に接する部分８ａを含んでいるのに対し、ドレイン電極（第２透明電極）９は、チャネル長規定部ＣＤに接する部分を含まない。また、酸化物半導体層７は、ドレインコンタクト領域７ｄ（第２透明電極９に接する領域）とチャネル領域７ｃとの間に、第３絶縁層ＩＬ３に接する領域７ｏを含む。このような構成を有していることにより、ソース電極８とドレイン電極９とが短絡しにくいという利点が得られる。
　なお、本実施形態では、ソース電極８が第１透明導電層ＴＣ１に含まれ、ドレイン電極９が第２透明導電層ＴＣ２に含まれる構成を例示したが、これとは逆に、ソース電極８が第２透明導電層ＴＣ２に含まれ、ドレイン電極９が第１透明導電層ＴＣ１に含まれてもよい。
　（画素領域Ｐの構成）
　図１０（ａ）および（ｂ）を参照しながら、アクティブマトリクス基板１０００における各画素領域Ｐの構成を説明する。ここでは、ＦＦＳモードの液晶表示装置に用いられるアクティブマトリクス基板を例に説明を行う。図１０（ａ）は、アクティブマトリクス基板１０００の１つの画素領域Ｐを示す平面図である。図１０（ｂ）は、図１０（ａ）中のＩ－Ｉ’線に沿った断面図である。
　画素領域Ｐは、ｙ方向に延びるソースバスラインＳＬ、および、ソースバスラインＳＬと交差するｘ方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域Ｐは、基板１と、基板１に支持された薄膜トランジスタ（画素ＴＦＴ）Ｐｔと、下部透明電極１５と、上部透明電極１６とを有している。図示していないが、上部透明電極１６は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１６は画素電極ＰＥである。
　画素ＴＦＴＰｔは、ゲート電極３Ｐ、ゲート絶縁層５、酸化物半導体層７Ｐ、ソース電極８Ｐおよびドレイン電極９Ｐを有する。ゲート電極３Ｐは、対応するゲートバスラインＧＬに電気的に接続されており、ソース電極８Ｐは、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極９Ｐは、画素電極ＰＥに電気的に接続されている。ゲート電極３Ｐは、ゲートバスラインＧＬと同じ導電膜から形成されている。つまり、ゲート電極３Ｐは、ゲートメタル層に含まれる。また、ソース電極８Ｐおよびドレイン電極９Ｐは、ソースバスラインＳＬと同じ導電膜から形成されている。つまり、ソース電極８Ｐおよびドレイン電極９Ｐは、ソースメタル層に含まれる。
　ここで例示する構成では、第２絶縁層ＩＬ２上（第２絶縁層ＩＬ２と共通電極ＣＥとの間）に、有機絶縁材料から形成された有機絶縁層（平坦化層）１７が設けられている。有機絶縁層１７は、省略されてもよい。
　画素電極ＰＥおよび共通電極ＣＥは、第３絶縁層ＩＬ３を介して部分的に重なるように配置されている。画素電極ＰＥは、画素ごとに分離されている。共通電極ＣＥは、画素ごとに分離されている必要はない。共通電極ＣＥは、画素ＴＦＴＰｔが形成されている領域上に開口部を有し、この領域を除く画素領域Ｐ全体に亘って形成されていてもよい。画素電極ＰＥは、第３絶縁層ＩＬ３上に形成されており、第３絶縁層ＩＬ３、有機絶縁層１７および第２絶縁層ＩＬ２に形成された画素コンタクトホールＣＨ１内で、ドレイン電極９Ｐに接続されている。図示している例では、共通電極ＣＥは、ＤＭＸ回路用ＴＦＴ１０のソース電極８と同じ透明導電膜から形成されている。つまり、共通電極ＣＥは、第１透明導電層ＴＣ１に含まれる。また、画素電極ＰＥは、ＤＭＸ回路用ＴＦＴ１０のドレイン電極９と同じ透明導電膜から形成されている。つまり、画素電極ＰＥは、第２透明導電層ＴＣ２に含まれる。
　このようなアクティブマトリクス基板１０００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　共通電極ＣＥ上に第３絶縁層ＩＬ３を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に第３絶縁層ＩＬ３を介して共通電極ＣＥが配置されていてもよい。すなわち、第１透明導電層ＴＣ１に含まれる下部透明電極１５が画素電極ＰＥであり、第２透明導電層ＴＣ２に含まれる上部透明電極１６が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８－０３２８９９号公報、特開２０１０－００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８－０３２８９９号公報および特開２０１０－００８７５８号公報の開示内容の全てを本明細書に援用する。
　（実施形態２）
　図１１を参照しながら、本実施形態におけるアクティブマトリクス基板１１００を説明する。以下では、アクティブマトリクス基板１１００が、実施形態１におけるアクティブマトリクス基板１０００と異なる点を中心に説明を行う。図１１は、アクティブマトリクス基板１１００の非表示領域ＦＲに設けられたＤＭＸ回路用ＴＦＴ１０を模式的に示す断面図であり、ＤＭＸ回路用ＴＦＴ１０のチャネル長方向に沿った断面を示している。
　アクティブマトリクス基板１１００は、第２絶縁層ＩＬ２と第１透明導電層ＴＣ１との間に位置する第４絶縁層ＩＬ４をさらに備える点において、実施形態１のアクティブマトリクス基板１０００と異なっている。
　第２絶縁層ＩＬ２は、酸化シリコン（ＳｉＯ２）層である。これに対し、第４絶縁層ＩＬ４は、窒化シリコン（ＳｉＮｘ）層である。従って、本実施形態では、パッシベーション層が、酸化シリコン層（第２絶縁層）ＩＬ２と窒化シリコン層（第４絶縁層）ＩＬ４とを含む積層構造を有しているともいえる。
　第２絶縁層ＩＬ２は、実施形態１のアクティブマトリクス基板１０００の第２絶縁層ＩＬ２と同様に、チャネル長規定部ＣＤを有する。本実施形態においても、ＤＭＸ回路用ＴＦＴ１０のチャネル長Ｌは、チャネル長規定部ＣＤによって規定される。
　本実施形態では、酸化シリコン層ＩＬ２と窒化シリコン層ＩＬ４とで、異なるサイズの開口部が形成されている。図１２も参照しながら、この点をより具体的に説明する。図１２は、アクティブマトリクス基板１１００のＤＭＸ回路用ＴＦＴ１０近傍を拡大して示す断面図である。
　酸化シリコン層ＩＬ２は、ソースコンタクト領域７ｓに重なる第１開口部ｏｐ１と、ドレインコンタクト領域７ｄに重なる第２開口部ｏｐ２とを有する。また、窒化シリコン層ＩＬ４は、ソースコンタクト領域７ｓに重なる第３開口部ｏｐ３と、ドレインコンタクト領域７ｄに重なる第４開口部ｏｐ４とを有する。
　基板１の法線方向から見たとき、窒化シリコン層ＩＬ４の第３開口部ｏｐ３は、酸化シリコン層ＩＬ２の第１開口部ｏｐ１よりも小さく、且つ、第１開口部ｏｐ１の内側に位置する。また、基板１の法線方向から見たとき、窒化シリコン層ＩＬ４の第４開口部ｏｐ４は、酸化シリコン層ＩＬ２の第２開口部ｏｐ２よりも小さく、且つ、第２開口部ｏｐ２の内側に位置する。
　そのため、酸化物半導体層７は、チャネル領域７ｃとソースコンタクト領域７ｓとの間に、窒化シリコン層ＩＬ４に接する領域７ｏａを有する。また、酸化物半導体層７は、チャネル領域７ｃとドレインコンタクト領域７ｄとの間に、第３絶縁層ＩＬ３に接する領域７ｏと、窒化シリコン層ＩＬ４に接する領域７ｏｂとを有する。
　実施形態１のアクティブマトリクス基板１０００において、チャネル長Ｌを短くするほど、ソースコンタクトホールＣＨ１とドレインコンタクトホールＣＨ２との距離が小さくなる。そのため、チャネル長Ｌが著しく短く、且つ、ソース電極８を形成する際の位置ずれが大きい場合、ソース電極８とドレイン電極９との短絡が発生するおそれがある。
　これに対し、本実施形態では、酸化物半導体層７が、チャネル領域７ｃとソースコンタクト領域７ｓとの間に窒化シリコン層ＩＬ４に接する領域７ｏａを有するとともに、チャネル領域７ｃとドレインコンタクト領域７ｄとの間に窒化シリコン層ＩＬ４に接する領域７ｏｂを有する分、ソースコンタクトホールＣＨ１とドレインコンタクトホールＣＨ２との距離を大きくすることができる。従って、ソース電極８とドレイン電極９との短絡が発生する可能性を低減できる。そのため、ソース電極８とチャネル長規定部ＣＤとの重ね合せマージンを、実施形態１に比べて大きく確保することができる。
　図１３、図１４および図１５を参照しながら、アクティブマトリクス基板１１００の製造方法を説明する。図１３（ａ）～（ｅ）、図１４（ａ）～（ｃ）および図１５（ａ）～（ｃ）は、アクティブマトリクス基板１１００の製造工程を示す工程断面図である。
　まず、図１３（ａ）に示すように、基板１上に、ゲート電極３などを含むゲートメタル層、ゲート絶縁層５を含む第１絶縁層ＩＬ１、酸化物半導体層７、ソースバスラインＳＬなどを含むソースメタル層を順次形成する。これらの工程は、図５（ａ）～（ｄ）に示した工程と同様にして行うことができる。
　次に、酸化物半導体層７およびソースメタル層上に、チャネル長規定部ＣＤを含む酸化シリコン層（第２絶縁層）ＩＬ２を形成する。具体的には、まず、図１３（ｂ）に示すように、酸化物半導体層７およびソースメタル層上に、ＣＶＤ法により酸化シリコン膜ＩＬ２’を堆積する。次に、図１３（ｃ）に示すように、酸化シリコン膜ＩＬ２’上にフォトレジスト材料を付与することによってフォトレジスト膜ＰＲ’を形成する。
　続いて、フォトレジスト膜ＰＲ’に対し、フォトマスクを用いた露光を行い、続いて現像を行うことによって、図１３（ｄ）に示すように、酸化シリコン膜ＩＬ２’の一部に重なるフォトレジスト層ＰＲを形成する。次に、図１３（ｅ）に示すように、フォトレジスト層ＰＲをマスクとして用いて酸化シリコン膜ＩＬ２’をエッチング（例えばドライエッチング）することにより、酸化シリコン膜ＩＬ２’のうちのフォトレジスト層ＰＲで覆われている部分が酸化シリコン層ＩＬ２として残存する。この工程において、酸化シリコン層ＩＬ２の一部として、酸化物半導体層７の一部に重なるチャネル長規定部ＣＤが形成される。また、この工程において形成される酸化シリコン層ＩＬ２は、酸化物半導体層７のソースコンタクト領域７ｓとなる領域を露出させる第１開口部ｏｐ１と、酸化物半導体層７のドレインコンタクト領域７ｄとなる領域を露出させる第２開口部ｏｐ２とを有する。その後、図１４（ａ）に示すように、フォトレジスト層ＰＲを除去する。このようにして、チャネル長規定部ＣＤを含む酸化シリコン層ＩＬ２を形成することができる。酸化シリコン層ＩＬ２の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
　次に、酸化シリコン層（第２絶縁層）ＩＬ２上に、窒化シリコン層（第４絶縁層）ＩＬ４を形成する。具体的には、まず、図１４（ｂ）に示すように、酸化物半導体層７、ソースメタル層および酸化シリコン層ＩＬ２上に、ＣＶＤ法により窒化シリコン膜ＩＬ４’を形成する。このとき、水素の影響により、酸化物半導体層７の、酸化シリコン層ＩＬ２で覆われていない領域が還元され導体化される。酸化物半導体層７の、酸化シリコン層ＩＬ２で覆われている部分については、半導体としての特性が維持される。そのため、チャネル長規定部ＣＤによってチャネル長Ｌが規定される。次に、図１４（ｃ）に示すように、窒化シリコン膜ＩＬ４’をパターニングすることによって、窒化シリコン層ＩＬ４を形成する。窒化シリコン層ＩＬ４の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。この工程において形成される窒化シリコン層ＩＬ４は、酸化物半導体層７のソースコンタクト領域７ｓとなる領域を露出させる第３開口部ｏｐ３と、酸化物半導体層７のドレインコンタクト領域７ｄとなる領域を露出させる第４開口部ｏｐ４とを有する。酸化シリコン層ＩＬ２を形成する工程および窒化シリコン層ＩＬ４を形成する工程は、基板１の法線方向から見たときに、第３開口部ｏｐ３が第１開口部ｏｐ１よりも小さく、且つ、第１開口部ｏｐ１の内側に位置し、さらに、第４開口部ｏｐ４が第２開口部ｏｐ２よりも小さく、且つ、第２開口部ｏｐ２の内側に位置するように行われる。
　続いて、図１５（ａ）に示すように、第４絶縁層ＩＬ４上に、ソース電極８を含む第１透明導電層ＴＣ１を形成する。例えば、透明導電膜を堆積した後、フォトリソグラフィプロセスにより透明導電膜をパターニングすることによって、第１透明導電層ＴＣ１を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。第１透明導電層ＴＣ１の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。
　次に、図１５（ｂ）に示すように、第１透明導電層ＴＣ１上に、第３絶縁層ＩＬ３を形成する。例えば、ＣＶＤ法により絶縁膜を堆積した後、フォトリソグラフィプロセス（例えばドライエッチング工程を含む）により絶縁膜をパターニングすることによって、第３絶縁層ＩＬ３を形成することができる。第３絶縁層ＩＬ３としては、例えば窒化シリコン（ＳｉＮｘ）層を用いることができる。第３絶縁層ＩＬ３の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
　その後、図１５（ｃ）に示すように、第３絶縁層ＩＬ３上に、ドレイン電極９を含む第２透明導電層ＴＣ２を形成する。例えば、透明導電膜を堆積した後、フォトリソグラフィプロセスにより透明導電膜をパターニングすることによって、第２透明導電層ＴＣ２を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。第２透明導電層ＴＣ２の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。このようにして、アクティブマトリクス基板１１００を得ることができる。
　（実施形態３）
　アクティブマトリクス基板に、画素ＴＦＴや駆動回路用ＴＦＴと同一の酸化物半導体膜を用いてＤＭＸ回路用ＴＦＴを形成すると、次のような問題がある。
　ＤＭＸ回路用ＴＦＴに求められる特性は、駆動回路用ＴＦＴに求められる特性と異なっており、これらを両立することは難しい。例えば、ゲートドライバに使用される駆動回路用ＴＦＴには、回路誤動作を防ぐ目的で、通常、閾値電圧Ｖｔｈが正であるエンハンスメント型のＴＦＴが用いられる。しかしながら、エンハンスメント型のＴＦＴでは、オン電流をさらに高めることは難しく、ＤＭＸ回路用ＴＦＴに好適に適用できない可能性がある。
　本実施形態によると、異なる特性を有する複数の酸化物半導体ＴＦＴを同一基板上に作り分けることが可能になる。また、例えば、ＤＭＸ回路用ＴＦＴの酸化物半導体層のキャリア濃度を、画素ＴＦＴ、駆動回路用ＴＦＴなどの他のＴＦＴの酸化物半導体層のキャリア濃度よりも高くすることができる。この結果、画素ＴＦＴ、駆動回路用ＴＦＴなどのＴＦＴ特性を維持しつつ、ＤＭＸ回路用ＴＦＴの閾値電圧をより低くできるので、ＤＭＸ回路用ＴＦＴのオン電流を高めることができる。従って、ＤＭＸ回路用ＴＦＴに求められる特性と、駆動回路用ＴＦＴまたは画素ＴＦＴに求められる特性とを容易に両立させることができる。
　本実施形態のアクティブマトリクス基板には、同一の酸化物半導体膜を用いて形成された、複数の第１ＴＦＴと複数の第２ＴＦＴとが形成されている。第１ＴＦＴと第２ＴＦＴとは、異なる特性を有する。例えば、第１ＴＦＴの閾値電圧は、第２ＴＦＴの閾値電圧よりも高くてもよい。第１ＴＦＴは、例えばデマルチプレクサ回路ＤＭＸを構成するＤＭＸ回路用ＴＦＴを含む。第２ＴＦＴは、例えば画素ＴＦＴ、またはゲートドライバＧＤを構成する駆動回路用ＴＦＴを含む。第２ＴＦＴは、駆動回路用ＴＦＴおよび画素ＴＦＴの両方を含んでもよい。
　図１６を参照しながら、本実施形態におけるアクティブマトリクス基板１２００を説明する。図１６は、アクティブマトリクス基板１２００が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを例示する断面図である。ここでは、第１ＴＦＴ１０Ａは、ＤＭＸ回路用ＴＦＴであり、第２ＴＦＴ１０Ｂは、駆動回路用ＴＦＴである。第１のＴＦＴ１０Ａおよび第２のＴＦＴ１０Ｂは、同じ酸化物半導体膜から形成された活性層を有する、ボトムゲート構造の酸化物半導体ＴＦＴである。
　第１ＴＦＴ１０Ａは、ゲート電極３Ａ、ゲート絶縁層５、酸化物半導体層７Ａ、ソース電極８Ａおよびドレイン電極９Ａを有する。酸化物半導体層７Ａは、チャネル領域７Ａｃ、ソースコンタクト領域７Ａｓおよびドレインコンタクト領域７Ａｄを有する。同様に、第２ＴＦＴ１０Ｂは、ゲート電極３Ｂ、ゲート絶縁層５、酸化物半導体層７Ｂ、ソース電極８Ｂおよびドレイン電極９Ｂを有する。酸化物半導体層７Ｂは、チャネル領域７Ｂｃ、ソースコンタクト領域７Ｂｓおよびドレインコンタクト領域７Ｂｄを有する。第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの各層の平面形状、サイズ、チャネル長Ｌ、チャネル幅などは互いに異なっていてもよい。
　第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの酸化物半導体層７Ａおよび７Ｂは、同一の酸化物半導体膜から形成されている。ここでいう「同一の酸化物半導体膜」は、単層膜でもよいし、積層膜であってもよい。酸化物半導体層７Ａおよび７Ｂは、同じ組成比（酸化物半導体膜がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜の場合はＩｎ：Ｇａ：Ｚｎ：Ｏ）を有していてもよい。また、酸化物半導体層７Ａおよび７Ｂは、実質的に同じ厚さを有していてもよい。「実質的に同じ厚さを有する」とは、酸化物半導体膜に対して部分的に薄膜化（または厚膜化）する処理が行われていないことを意味し、例えば、成膜プロセスによって生じる膜厚分布に起因して、酸化物半導体層７Ａおよび７Ｂの厚さが異なっていてもよい。
　第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂのソース電極８Ａおよび８Ｂは、第１透明導電層ＴＣ１に含まれる透明電極である。また、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂのドレイン電極９Ａおよび９Ｂは、第２透明導電層ＴＣ２に含まれる透明電極である。
　第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂのチャネル長Ｌは、第２絶縁層ＩＬ２のチャネル長規定部ＣＤによって規定される。そのため、本実施形態におけるアクティブマトリクス基板１２００においても、実施形態１のアクティブマトリクス基板１０００と同様に、従来よりもチャネル長Ｌを短くできるという効果が得られる。
　また、本実施形態では、第１ＴＦＴ１０Ａの酸化物半導体層７Ａのチャネル領域７Ａｃにおけるキャリア濃度（以下、「第１キャリア濃度」）Ｃａは、第２ＴＦＴ１０Ｂの酸化物半導体層７Ｂのチャネル領域７Ｂｃにおけるキャリア濃度（以下、「第２キャリア濃度」）Ｃｂよりも高い（Ｃａ＞Ｃｂ）。このような構成は、例えば、第１ＴＦＴ１０Ａのチャネル領域７Ａｃに水素、アルゴンなどの還元性ガスを供給することで得られる。酸化物半導体に水素が供給されると、酸化物半導体の還元反応により酸化物半導体に酸素欠損が生成されてキャリア電子が生じる。この結果、キャリア濃度が高められる。酸化物半導体層７Ａおよび酸化物半導体層７Ｂのキャリア濃度を異ならせる具体的な方法については後述する。
　第１ＴＦＴ１０Ａのチャネル領域７Ａｃの第１キャリア濃度Ｃａを、第２ＴＦＴ１０Ｂのチャネル領域７Ｂｃの第２キャリア濃度Ｃｂよりも高くすることによって、第１ＴＦＴ１０Ａの閾値電圧（以下、「第１閾値電圧」）Ｖｔｈ（ａ）が、第２ＴＦＴ１０Ｂの閾値電圧（以下、「第２閾値電圧」）Ｖｔｈ（ｂ）よりも低くなる（Ｖｔｈ（ａ）＜Ｖｔｈ（ｂ））。このように、第１ＴＦＴ１０Ａと第２ＴＦＴ１０Ｂとの特性を互いに異ならせることにより、ＳＳＤ回路に好適に適用されるＴＦＴと、駆動回路や画素に好適に適用されるＴＦＴとを作り分けることができる。
　なお、第１キャリア濃度Ｃａおよび第２キャリア濃度Ｃｂは、例えば、ホール素子を用いて測定することができる。より具体的に説明すると、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂに含まれる酸化物半導体層７Ａ、７Ｂと同様のプロセスを採用して形成された酸化物半導体層を含むホール素子をそれぞれ作製し、その素子特性から、酸化物半導体層のキャリア濃度を求めることができる。また、酸化物半導体層７Ａ、７Ｂを含むＴＦＴの特性（例えば、閾値電圧（Ｖｔｈ）、オン電流）と、上記の対応するホール素子から求めたキャリア濃度との関係を求めることによって、キャリア濃度とＴＦＴ特性との関係を知ることができる。
　第１ＴＦＴ１０Ａはデプレッション型であり、第２ＴＦＴ１０Ｂはエンハンスメント型であってもよい。これにより、ＤＭＸ回路用ＴＦＴとして用いる第１ＴＦＴ１０Ａのオン電流をさらに向上させることができる。また、第２ＴＦＴ１０Ｂを駆動回路用ＴＦＴとして用いると、回路誤動作の発生を抑制できるので、歩留まりの低下を抑制できる。
　本実施形態によると、画素ＴＦＴや駆動回路用ＴＦＴと同じ酸化物半導体膜を用いて、これらのＴＦＴよりも閾値電圧Ｖｔｈの低い、すなわちオン電流の高められたＤＭＸ回路用ＴＦＴを形成できる。
　＜第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの製造方法＞
　図１７（ａ）～（ｃ）は、基板１上に第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造する方法の一例を説明するための工程断面図であり、基板１のうち第１ＴＦＴ１０Ａを形成する領域（以下、「第１領域」）Ｒ１、および、第２ＴＦＴ１０を形成する領域（以下、「第２領域」）Ｒ２を示している。
　まず、図１７（ａ）に示すように、基板１上に、ゲート電極３Ａ、３Ｂなどを含むゲートメタル層、ゲート絶縁層５を含む第１絶縁層ＩＬ１および酸化物半導体層７Ａ、７Ｂを順次形成する。これらの工程は、図５（ａ）～（ｃ）に示した工程と同様にして行うことができる。
　次に、図１７（ｂ）に示すように、第２領域Ｒ２を覆い、かつ、第１領域Ｒ１上に開口部を有するマスク（レジスト層）５１を形成する。マスク５１は、第２領域Ｒ２に形成された酸化物半導体層７Ｂのチャネル領域７Ｂｃとなる領域を覆い、かつ、第１領域Ｒ１に形成された酸化物半導体層７Ａのチャネル領域７Ａｃとなる領域を露出する形状を有していればよい。
　この状態で、マスク５１の上方からプラズマ処理を行う。ここでは、プラズマＣＶＤ装置内で、還元性ガス（水素ガス、アルゴンガスなどの希ガスなど）を用いたプラズマ５３を照射する。プラズマ５３は、酸化物半導体層７Ａに照射される。これにより、酸素欠損が生成されてキャリア電子が生じるので、チャネル領域７Ａｃとなる領域のキャリア濃度（第１キャリア濃度）Ｃａを高めることができる。一方、酸化物半導体層Ｂはマスク５１で保護されているので、プラズマに曝されず、そのキャリア濃度（第２キャリア濃度）Ｃｂは維持される。従って、第１キャリア濃度Ｃａを、第２キャリア濃度Ｃｂよりも高めることができる。
　第２ＴＦＴ１０Ｂのチャネル領域７Ｂｃの第２キャリア濃度Ｃｂは、例えば１×１０１０／ｃｍ３以上１×１０１６／ｃｍ３以下であり、第１ＴＦＴ１０Ａのチャネル領域７Ａｃの第１キャリア濃度Ｃａは、例えば、１×１０１７以上１×１０１９以下であってもよい。また、第１キャリア濃度Ｃａは、第２キャリア濃度Ｃｂの１０倍以上１０００倍以下であってもよい。第１キャリア濃度Ｃａを高めるためのプラズマ処理は、例えば、水素ガスの流量を１００～１０００ｓｃｃｍ、基板温度を２００～３００℃、ＲＦｐｏｗｅｒを１００～２００Ｗ、圧力を５０～２００Ｐａに設定して行ってもよい。プラズマ処理時間は、例えば、３０ｓ～２００ｓであってもよい。プラズマ処理後、大気雰囲気にて２００℃以上３００℃以下の温度で０．５～２時間のアニール処理を行う。このようなプラズマ処理およびアニール処理によって、酸化物半導体層７Ａのチャネル領域７Ａｃのキャリア濃度（第１キャリア濃度Ｃａ）を上記の範囲に制御できる。一方、酸化物半導体層７Ｂは、マスク（レジスト層）５１によってプラズマから保護されているので、そのキャリア濃度（第２キャリア濃度Ｃｂ）を低い状態のまま保つことができる。
　なお、例えば特開２００８－４０３４３号公報には、酸化物半導体層を還元性プラズマに曝して低抵抗化し、導電体として（例えば画素電極として）用いることが開示されている。これに対し、本実施形態では、酸化物半導体層を導電体として使用できるほど低抵抗化（キャリア濃度増加）しないような条件で、プラズマ処理を行う。具体的には、プラズマ処理時間を短縮したり、あるいは、プラズマ処理後に所定の条件でアニール処理を行うことで、酸化物半導体層が導電体化してしまうことを抑制できる。
　その後、マスク５１を除去して、図１７（ｃ）に示すように、ソースバスラインＳＬなどを含むソースメタル層、チャネル長規定部ＣＤを含む第２絶縁層ＩＬ２、ソース電極８Ａ、８Ｂを含む第１透明導電層ＴＣ１、第３絶縁層ＩＬ３およびドレイン電極９Ａ、９Ｂを含む第２透明導電層ＴＣ２を順次形成する。これらの工程は、図５（ｄ）～図６（ｄ）に示した工程と同様にして行うことができる。このようにして、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを製造することができる。
　なお、本実施形態の第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの製造方法は上記に限定されない。例えば、ソースメタル層を形成する工程と、第２絶縁層ＩＬ２を形成する工程との間に、プラズマ処理を行ってもよい。また、第１領域Ｒ１に位置する酸化物半導体層７Ａのチャネル領域７Ａｃのキャリア濃度を、第２領域Ｒ２に位置する酸化物半導体層７Ｂのチャネル領域７Ｂｃのキャリア濃度よりも高める工程は、プラズマ処理以外の方法で行われてもよい。例えば、後述する実施形態で説明するように、第２絶縁層ＩＬ２のうち第１領域Ｒ１に位置する部分に選択的に水素を供給することにより、チャネル領域７Ａｃのキャリア濃度を高めることも可能である。あるいは、酸化物半導体を還元する性質を有する絶縁層（ＳｉＮｘ層など）を利用して、酸化物半導体層７Ａのチャネル領域７Ａｃのキャリア濃度を選択的に高めることも可能である。
　＜ＴＦＴ特性＞
　図１８（ａ）および（ｂ）は、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０ＢのＶｇ－Ｉｄ特性を例示する図である。グラフの横軸は、ドレイン電極の電位を基準としたゲート電極の電位（ゲート電圧）Ｖｇを表し、グラフの縦軸はドレイン電流Ｉｄを表す。図１８（ａ）では、第１ＴＦＴ１０Ａ、第２ＴＦＴ１０Ｂの閾値電圧Ｖｔｈ（ａ）、Ｖｔｈ（ｂ）がよく分かるように、縦軸を対数軸にしている。
　図１８（ａ）から分かるように、第１ＴＦＴ１０Ａの閾値電圧Ｖｔｈ（ａ）は、第２ＴＦＴ１０Ｂの閾値電圧Ｖｔｈ（ｂ）よりも低い。このことから、第１ＴＦＴ１０Ａのチャネル領域７Ａｃとなる領域にプラズマ処理を行うことで、チャネル領域７Ａｃのキャリア濃度が高くなり、閾値電圧Ｖｔｈが低電圧側にシフトすることが分かる。
　また、第１ＴＦＴ１０Ａはデプレッション型の特性を有し（Ｖｔｈ（ａ）＜０）、第２ＴＦＴ１０Ｂはエンハンスメント型の特性を有している（Ｖｔｈ（ｂ）＞０）。従って、プラズマ処理の有無によってチャネル領域のキャリア濃度を異ならせることで、同じ酸化物半導体膜を用いて、デプレッション型のＴＦＴとエンハンスメント型のＴＦＴとを作り分けできることが確認される。
　また、図１８（ｂ）から分かるように、第１ＴＦＴ１０Ａでは、第２ＴＦＴ１０Ｂよりもオン電流を高めることができる。従って、第１のＴＦＴ１０をデマルチプレクサ回路ＤＭＸのスイッチング素子として用いることにより、デマルチプレクサ回路ＤＭＸを好適に動作させ得る。
　一方、第２ＴＦＴ１０Ｂは、従来と同様に、エンハンスメント型の特性を有するので、第２ＴＦＴ１０Ｂをゲートドライバなどの駆動回路に用いると、回路誤動作を抑制できるので歩留まりを向上できる。また、画素ＴＦＴとして第２ＴＦＴ１０Ｂを用いると、オフリーク電流を低減できるので有利である。
　（実施形態４）
　本実施形態のアクティブマトリクス基板が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂは、図１６に示した第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂと同様の構成を有する。本実施形態では、第２絶縁層ＩＬ２のうち第１領域Ｒ１に位置する部分に選択的に水素を供給することによって、第１ＴＦＴ１０Ａのチャネル領域７Ａｃのキャリア濃度を、第２のＴＦＴ１０Ｂのチャネル領域７Ｂｃのキャリア濃度よりも高めている点で、実施形態３と異なる。
　図１９は、本実施形態における第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂの製造方法を説明するための断面図である。
　まず、基板１上に、ゲート電極３Ａ、３Ｂなどを含むゲートメタル層、ゲート絶縁層５を含む第１絶縁層ＩＬ１、酸化物半導体層７Ａ、７Ｂ、ソースバスラインＳＬなどを含むソースメタル層を順次形成する。これらの工程は、図５（ａ）～（ｄ）に示した工程と同様にして行うことができる。
　次に、図７（ａ）に示した工程と同様にして、酸化物半導体層７およびソースメタル層上に、第２絶縁層ＩＬ２となる絶縁膜ＩＬ２’を堆積する。ここで堆積される絶縁膜ＩＬ２’は、酸素供与性の膜（例えば酸化シリコン膜）である。
　続いて、図１９に示すように、第２領域Ｒ２を覆い、かつ、第１領域Ｒ１上に開口部を有するマスク（レジスト層）５１を形成する。この状態で、マスク５１の上方からプラズマ処理を行う。ここでは、プラズマＣＶＤ装置内で、水素ガスなどの還元性ガスを用いたプラズマ５３を照射する。これにより、絶縁膜ＩＬ２’のうち第１領域Ｒ１に位置する部分に水素が導入される。絶縁膜ＩＬ２’のうち第２領域Ｒ２に位置する部分はマスク５１で保護されているため、水素の導入は抑制される。従って、絶縁膜ＩＬ２’のうち第１領域Ｒ１に位置する部分は、第２領域Ｒ２に位置する部分よりも高い濃度で水素を含む。プラズマ処理は、例えば、水素ガスの流量を１００～１０００ｓｃｃｍ、基板温度を２００～３００℃、ＲＦｐｏｗｅｒを１００～１０００Ｗ、圧力を５０～２００Ｐａに設定して行ってもよい。プラズマ処理時間は、例えば、３０ｓ～６００ｓであってもよい。
　続いて、マスク５１を除去した後、図７（ｂ）～（ｄ）に示した工程と同様にして絶縁膜ＩＬ２’をパターニングして第２絶縁層ＩＬ２を形成する。
　その後、ドライエアまたは大気中において、２００～４００℃（好ましくは２００～３００℃）の温度で、０．５～２時間（好ましくは１～２時間）の熱処理を行う。熱処理により、第２絶縁層ＩＬ２’のうちの第１領域Ｒ１に位置する部分に供給された水素の一部は酸化物半導体層７Ａまで拡散する。このため、酸化物半導体層７Ａのチャネル領域７Ａｃでは、水素によって還元されて酸素欠損が生じ、キャリア濃度が高くなる。この結果、チャネル領域７Ａｃの第１キャリア濃度Ｃａを、チャネル領域７Ｂｃの第２キャリア濃度Ｃｂよりも高めることが可能になる。図示していないが、前述の実施形態と同様のＶｇ－Ｉｄ特性（図１８）が得られる。
　本実施形態でも、第１キャリア濃度Ｃａは、例えば、１×１０１７以上１×１０１９以下であってもよい。また、第１キャリア濃度Ｃａは、第２キャリア濃度Ｃｂの１０倍以上１０００倍以下であってもよい。第１キャリア濃度Ｃａは、例えば、絶縁膜ＩＬ２’に対するプラズマ処理の処理条件によって制御され得る。例えば、上述した条件でプラズマ処理を行った後、例えば２００～３００℃の温度で熱処理を行うことで、第１キャリア濃度Ｃａを上記範囲に制御できる。
　なお、絶縁膜ＩＬ２’に水素を供給する方法は、プラズマ処理に限定されず、イオンドーピング法でもよい。
　（実施形態５）
　図２０を参照しながら、本実施形態におけるアクティブマトリクス基板１３００および１４００を説明する。図２０（ａ）は、アクティブマトリクス基板１３００が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを示す断面図であり、図２０（ｂ）は、アクティブマトリクス基板１４００が備える第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂを示す断面図である。
　図２０（ａ）に示すアクティブマトリクス基板１３００では、第２絶縁層ＩＬ２は、第１層ＩＬ２ａと、第１層ＩＬ２ａの上に配置された第２層ＩＬ２ｂとを含む積層構造を有している。第２層ＩＬ２ｂは、水素を供給可能な水素供与性の層（「水素供給層」と呼ぶことがある）である。第１層ＩＬ２ａは、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂのチャネル領域７Ａｃ、７Ｂｃと接している。第２層ＩＬ２ｂは、第１領域Ｒ１に配置されているが、第２領域Ｒ２には配置されていない。第２層ＩＬ２ｂは、第１層ＩＬ２ａの上面と接していてもよい。
　水素供給層である第２層ＩＬ２ｂは、窒化シリコン（ＳｉＮｘ）を主として含む窒化シリコン（ＳｉＮｘ）層、窒化酸化シリコン（ＳｉＮｘＯｙ：ｘ＞ｙ）層などであってもよい。第２層ＩＬ２ｂは、窒化シリコンを主として含むことが好ましい。
　第１層ＩＬ２ａは、例えば、酸素を供給可能な酸素供与性の層であってもよい。酸素供与性の層は、例えば酸化シリコン（ＳｉＯｘ）を主として含む酸化シリコン層であってもよい。第１層ＩＬ２ａは、好ましくは、ＳｉＯ２を主として含むＳｉＯ２層である。第１層ＩＬ２ａとしてＳｉＯ２層を用いると、酸化物半導体層７Ａ、７Ｂとの界面に良好なチャネル界面を形成できるのでＴＦＴ１０Ａ、１０Ｂの信頼性をさらに向上できる。
　図示する例では、水素供給層を第１領域Ｒ１に配置し、第２領域Ｒ２には配置しない。このため、第１領域Ｒ１では、水素供給層である第２層ＩＬ２ｂから、第１層ＩＬ２ａを介して酸化物半導体層７Ａのチャネル領域７Ａｃに水素が供給される。この結果、酸化物半導体層７Ａのチャネル領域７Ａｃが水素により還元され、酸素欠陥が生じる。一方、第２領域Ｒ２では、第２層ＩＬ２ｂが配置されていないため、酸化物半導体層７Ｂには第２層ＩＬ２ｂからの水素は殆ど供給されない。従って、前述の実施形態と同様に、チャネル領域７Ａｃの第１キャリア濃度Ｃａを、チャネル領域７Ｂｃの第２キャリア濃度Ｃｂよりも高めることが可能である。
　本実施形態でも、第１キャリア濃度Ｃａは、例えば、１×１０１７以上１×１０１９以下であってもよい。また、第１キャリア濃度Ｃａは、第２キャリア濃度Ｃｂの１０倍以上１０００倍以下であってもよい。チャネル領域７Ａｃのキャリア濃度は、第１層ＩＬ２ａおよび第２層ＩＬ２ｂの厚さ、材料などによって制御され得る。一例として、第１層ＩＬ２ａは、厚さが５０ｎｍ以上３００ｎｍ以下のＳｉＯ２層であり、第２層ＩＬ２ｂは、厚さが１００ｎｍ以上３００ｎｍ以下のＳｉＮｘ層であってもよい。
　また、図２０（ｂ）に例示するように、第１領域Ｒ１における第２層ＩＬ２ｂが、第２領域Ｒ２における第２層ＩＬ２ｂよりも厚くてもよい。これにより、第１領域Ｒ１に位置する酸化物半導体層７Ａに第２層ＩＬ２ｂから供給される水素量が、第２領域Ｒ２に位置する酸化物半導体層７Ｂに供給される水素量よりも多くなるので、酸化物半導体層７Ａのチャネル領域７Ａｃの第１キャリア濃度Ｃａを、チャネル領域７Ｂｃの第２キャリア濃度Ｃｂよりも高めることが可能になる。第２層ＩＬ２ｂの厚さは、第１領域Ｒ１で第２領域Ｒ２の例えば２倍以上５倍以下であってもよい。
　本実施形態の第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂは、次のようにして製造され得る。
　まず、図５（ａ）～（ｄ）に示した工程と同様にして、基板１上に、ゲート電極３Ａ、３Ｂなどを含むゲートメタル層、ゲート絶縁層５を含む第１絶縁層ＩＬ１、酸化物半導体層７Ａ、７ＢおよびソースバスラインＳＬを含むソースメタル層を順次形成する。
　その後、第１領域Ｒ１および第２領域Ｒ２に第１層ＩＬ２ａを形成する。次いで、第１層ＩＬ２ａ上に、第２層ＩＬ２ｂを形成する。ここでは、第１層ＩＬａとして酸化シリコン（ＳｉＯ２）層、第２層ＩＬ２ｂとして窒化シリコン（ＳｉＮｘ）層を形成する。
　続いて、第２層ＩＬ２ｂのパターニングを行い、第２層ＩＬ２ｂのうち第２領域Ｒ２に位置する部分を除去する。第２層ＩＬ２ｂは、第２領域Ｒ２上に開口部を有していてもよいし、第１領域Ｒ１上に島状に配置されていてもよい。
　あるいは、ハーフトーンマスクなどの階調マスクを用いて、第２層ＩＬ２ｂのうち第２領域Ｒ２に位置する部分を、第１領域Ｒ１に位置する部分よりも薄くしてもよい。この場合、第２層ＩＬ２ｂは、第２領域Ｒ２上に凹部を有していてもよいし、第１領域Ｒ１上に島状の凸部を有していてもよい。
　この後、ドライエアまたは大気中において、２００～４００℃の温度で１～２時間の熱処理を行う。熱処理により、第２層ＩＬ２ｂに存在する水素の一部は、第１層ＩＬ２ａを経て酸化物半導体層７Ａまで拡散する。このため、チャネル領域７Ａｃでは、水素によって還元されて酸素欠損が生じ、キャリア濃度が高くなる。この結果、チャネル領域７Ａｃのキャリア濃度を、チャネル領域７Ｂｃよりも高めることが可能になる。図示していないが、前述の実施形態と同様のＶｇ－Ｉｄ特性（図１８）が得られる。
　＜酸化物半導体＞
　酸化物半導体層７（あるいは７Ａ、７Ｂ）に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層７（７Ａ、７Ｂ）は、２層以上の積層構造を有していてもよい。酸化物半導体層７（７Ａ、７Ｂ）が積層構造を有する場合には、酸化物半導体層７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層７（７Ａ、７Ｂ）は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７（７Ａ、７Ｂ）は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層７（７Ａ、７Ｂ）は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７（あるいは７Ａ、７Ｂ）は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本発明の実施形態は、モノリシックに形成された周辺回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
　１　　基板
　３、３Ａ、３Ｂ、３Ｐ　　ゲート電極
　５　　ゲート絶縁層
　７、７Ａ、７Ｂ、７Ｐ　　酸化物半導体層
　７ｃ、７Ａｃ、７Ｂｃ　　チャネル領域
　７ｄ、７Ａｄ、７Ｂｄ　　ドレインコンタクト領域
　７ｓ、７Ａｓ、７Ｂｓ　　ソースコンタクト領域
　８、８Ａ、８Ｂ、８Ｐ　　ソース電極
　９、９Ａ、９Ｂ、９Ｐ　　ドレイン電極
　１０　　ＤＭＸ回路用ＴＦＴ
　１０Ａ　　第１ＴＦＴ
　１０Ｂ　　第２ＴＦＴ
　１１、１３　　接続電極
　１５　　下部透明電極
　１６　　上部透明電極
　１７　　有機絶縁層
　５１　　マスク
　５３　　プラズマ
　１００　　デマルチプレクサ回路の単位回路
　１５０　　制御回路
　１０００、１１００、１２００、１３００、１４００　　アクティブマトリクス基板
　Ｂ　　分岐配線
　ＣＤ　　チャネル長規定部
　ＣＥ　　共通電極
　ＤＭＸ　　デマルチプレクサ回路
　ＤＲ　　表示領域
　ＦＲ　　非表示領域
　ＧＤ　　ゲートドライバ
　ＧＬ　　ゲートバスライン
　ＩＬ１　　第１絶縁層
　ＩＬ２　　第２絶縁層
　ＩＬ３　　第３絶縁層
　ＩＬ４　　第４絶縁層
　ＬＲ　　端子部・配線形成領域
　ｏｐ１　　第１開口部
　ｏｐ２　　第２開口部
　ｏｐ３　　第３開口部
　ｏｐ４　　第４開口部
　Ｐ　　画素領域
　ＰＥ　　画素電極
　ＰＲ　　フォトレジスト層
　Ｐｔ　　薄膜トランジスタ（画素ＴＦＴ）
　Ｒ１　　第１領域
　Ｒ２　　第２領域
　ＳＤ　　ソースドライバ
　ＳＬ　　ソースバスライン
　ＳＷ　　制御信号線
　ＴＣ１　　第１透明導電層
　ＴＣ２　　第２透明導電層

Claims (19)

  1. 　複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    　基板と、
    　前記基板に支持され、前記非表示領域に設けられた複数の第１ＴＦＴと、
    　前記複数の第１ＴＦＴを含む周辺回路と、
    　前記表示領域に設けられた複数のゲートバスラインおよび複数のソースバスラインと、を備え、
    　前記複数の第１ＴＦＴのそれぞれは、
    　前記基板上に設けられたゲート電極と、
    　前記ゲート電極を覆うゲート絶縁層と、
    　前記ゲート絶縁層上に設けられ、前記ゲート絶縁層を介して前記ゲート電極に対向する酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、
    　前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極と、
    　前記酸化物半導体層の前記ドレインコンタクト領域に接するドレイン電極と、
    を有する、アクティブマトリクス基板であって、
    　前記基板上に位置し、前記ゲート電極および前記複数のゲートバスラインを含むゲートメタル層と、
    　前記ゲートメタル層上に位置し、前記ゲート絶縁層を含む第１絶縁層と、
    　前記第１絶縁層上に位置し、前記複数のソースバスラインを含むソースメタル層と、
    　前記酸化物半導体層および前記ソースメタル層上に位置する第２絶縁層と、
    　前記第２絶縁層上に位置する第１透明導電層と、
    　前記第１透明導電層上に位置する第３絶縁層と、
    　前記第３絶縁層上に位置する第２透明導電層と、
    を備え、
    　前記第２絶縁層は、チャネル長方向に沿って離間した一対のエッジであって、前記チャネル領域の前記ソースコンタクト領域側端および前記ドレインコンタクト領域側端に整合する一対のエッジを有するチャネル長規定部を含み、
    　前記ソース電極および前記ドレイン電極の一方は、前記第１透明導電層に含まれる第１透明電極であり、他方は、前記第２透明導電層に含まれる第２透明電極である、アクティブマトリクス基板。
  2. 　前記第１透明電極は、前記チャネル長規定部の上面に接する部分を含み、
    　前記第２透明電極は、前記チャネル長規定部に接する部分を含まない、請求項１に記載のアクティブマトリクス基板。
  3. 　前記酸化物半導体層は、前記第２透明電極に接する領域と前記チャネル領域との間に、前記第３絶縁層に接する領域を含む、請求項２に記載のアクティブマトリクス基板。
  4. 　前記第２絶縁層と前記第１透明導電層との間に位置する第４絶縁層をさらに備え、
    　前記第２絶縁層は、酸化シリコン層であり、
    　前記第４絶縁層は、窒化シリコン層であり、
    　前記酸化シリコン層は、前記ソースコンタクト領域に重なる第１開口部と、前記ドレインコンタクト領域に重なる第２開口部とを有し、
    　前記窒化シリコン層は、前記ソースコンタクト領域に重なる第３開口部と、前記ドレインコンタクト領域に重なる第４開口部とを有し、
    　前記基板の法線方向から見たとき、
    　前記窒化シリコン層の前記第３開口部は、前記酸化シリコン層の前記第１開口部よりも小さく、且つ、前記第１開口部の内側に位置し、
    　前記窒化シリコン層の前記第４開口部は、前記酸化シリコン層の前記第２開口部よりも小さく、且つ、前記第２開口部の内側に位置する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記第１透明導電層および前記第２透明導電層の一方は、共通電極を含み、他方は、画素電極を含む、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 　前記基板に支持され、前記表示領域または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、
    　前記複数の第２ＴＦＴのそれぞれは、前記複数の第１ＴＦＴの前記酸化物半導体層と同一の酸化物半導体膜から形成された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層を有し、
    　前記複数の第１ＴＦＴの前記チャネル領域におけるキャリア濃度は、前記複数の第２ＴＦＴの前記チャネル領域におけるキャリア濃度よりも高い、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記周辺回路は、デマルチプレクサ回路である、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項８に記載のアクティブマトリクス基板。
  10. 　前記酸化物半導体層は積層構造を有する、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    　基板と、前記基板に支持され前記非表示領域に設けられた複数の第１ＴＦＴと、前記複数の第１ＴＦＴを含む周辺回路と、前記表示領域に設けられた複数のゲートバスラインおよび複数のソースバスラインとを備え、
    　前記複数の第１ＴＦＴのそれぞれは、
    　前記基板上に設けられたゲート電極と、
    　前記ゲート電極を覆うゲート絶縁層と、
    　前記ゲート絶縁層上に設けられ、前記ゲート絶縁層を介して前記ゲート電極に対向する酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、
    　前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極と、
    　前記酸化物半導体層の前記ドレインコンタクト領域に接するドレイン電極と、
    を有する、アクティブマトリクス基板の製造方法であって、
    　（Ａ）前記基板上に、前記ゲート電極および前記複数のゲートバスラインを含むゲートメタル層を形成する工程と、
    　（Ｂ）前記ゲートメタル層上に、前記ゲート絶縁層を含む第１絶縁層を形成する工程と、
    　（Ｃ）前記第１絶縁層上に、前記酸化物半導体層を形成する工程と、
    　（Ｄ）前記第１絶縁層上に、前記複数のソースバスラインを含むソースメタル層を、前記酸化物半導体層に重ならないように形成する工程と、
    　（Ｅ）前記酸化物半導体層および前記ソースメタル層上に、第２絶縁層を形成する工程と、
    　（Ｆ）前記第２絶縁層上に、第１透明導電層を形成する工程と、
    　（Ｇ）前記第１透明導電層上に、第３絶縁層を形成する工程と、
    　（Ｈ）前記第３絶縁層上に、第２透明導電層を形成する工程と、
    を包含し、
    　前記工程（Ｅ）は、
    　（ｅ１）前記酸化物半導体層および前記ソースメタル層上に、絶縁膜を形成する工程と、
    　（ｅ２）前記絶縁膜上に、前記絶縁膜の一部に重なるフォトレジスト層を形成する工程と、
    　（ｅ３）前記フォトレジスト層をマスクとして用いて前記絶縁膜をエッチングすることにより、前記絶縁膜のうちの前記フォトレジスト層で覆われている部分が前記第２絶縁層として残存する工程と、
    を含み、
    　前記工程（ｅ３）において、前記酸化物半導体層の一部に重なるチャネル長規定部が前記第２絶縁層の一部として形成され、
    　前記チャネル長規定部は、チャネル長方向に沿って離間した一対のエッジを有し、前記前記複数の第１ＴＦＴのそれぞれのチャネル長は、前記チャネル長規定部の前記一対のエッジによって規定され、
    　前記工程（Ｆ）において、前記第１透明導電層に含まれる第１透明電極として前記ソース電極および前記ドレイン電極の一方が形成され、
    　前記工程（Ｈ）において、前記第２透明導電層に含まれる第２透明電極として前記ソース電極および前記ドレイン電極の他方が形成される、アクティブマトリクス基板の製造方法。
  12. 　前記工程（Ｆ）において、前記第１透明電極は、前記チャネル長規定部の上面に接する部分を含むように形成され、
    　前記工程（Ｈ）において、前記第２透明電極は、前記チャネル長規定部に接する部分を含まないように形成される、請求項１１に記載のアクティブマトリクス基板の製造方法。
  13. 　前記工程（Ｇ）において形成される前記第３絶縁層は、前記酸化物半導体層の、前記第２透明電極に接する領域と前記チャネル領域との間に位置する領域に接する部分を含む、請求項１２に記載のアクティブマトリクス基板の製造方法。
  14. 　前記工程（Ｅ）と前記工程（Ｆ）との間に、
    　（Ｉ）前記第２絶縁層上に、第４絶縁層を形成する工程をさらに包含し、
    　前記工程（Ｅ）において形成される前記第２絶縁層は、酸化シリコン層であり、
    　前記工程（Ｉ）において形成される前記第４絶縁層は、窒化シリコン層であり、
    　前記工程（ｅ１）は、前記酸化物半導体層および前記ソースメタル層上に、酸化シリコン膜を形成する工程であり、
    　前記工程（ｅ２）は、前記酸化シリコン膜上に、前記酸化シリコン膜の一部に重なる前記フォトレジスト層を形成する工程であり、
    　前記工程（ｅ３）は、前記フォトレジスト層をマスクとして用いて前記酸化シリコン膜をエッチングすることにより、前記酸化物半導体層の前記ソースコンタクト領域となる領域を露出させる第１開口部および前記酸化物半導体層の前記ドレインコンタクト領域となる領域を露出させる第２開口部を有するように、前記酸化シリコン層を形成する工程であり、
    　前記工程（Ｉ）は、
    　（ｉ１）前記酸化物半導体層、前記ソースメタル層および前記酸化シリコン層上に、窒化シリコン膜を形成する工程と、
    　（ｉ２）前記窒化シリコン膜をパターニングすることにより、前記酸化物半導体層の前記ソースコンタクト領域となる領域を露出させる第３開口部および前記酸化物半導体層の前記ドレインコンタクト領域となる領域を露出させる第４開口部を有するように、前記窒化シリコン層を形成する工程と、を含み、
    　前記工程（Ｅ）および前記工程（Ｉ）は、前記基板の法線方向から見たときに、前記窒化シリコン層の前記第３開口部が、前記酸化シリコン層の前記第１開口部よりも小さく、且つ、前記第１開口部の内側に位置し、前記窒化シリコン層の前記第４開口部が、前記酸化シリコン層の前記第２開口部よりも小さく、且つ、前記第２開口部の内側に位置するように行われる、請求項１１から１３のいずれかに記載のアクティブマトリクス基板の製造方法。
  15. 　前記アクティブマトリクス基板は、前記基板に支持され、前記表示領域または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、
    　前記複数の第２ＴＦＴのそれぞれは、前記複数の第１ＴＦＴの前記酸化物半導体層と同一の酸化物半導体膜から形成された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層を有し、
    　前記複数の第１ＴＦＴのそれぞれが形成される領域を第１領域とし、前記複数の第２ＴＦＴのそれぞれが形成される領域を第２領域とすると、
    　（Ｊ）前記第１領域に形成された前記酸化物半導体層の前記チャネル領域のキャリア濃度を、前記第２領域に形成された前記酸化物半導体層の前記チャネル領域のキャリア濃度よりも高める工程をさらに包含する、請求項１１から１４のいずれかに記載のアクティブマトリクス基板の製造方法。
  16. 　前記周辺回路は、デマルチプレクサ回路である、請求項１１から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
  17. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１１から１６のいずれかに記載のアクティブマトリクス基板の製造方法。
  18. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項１７に記載のアクティブマトリクス基板の製造方法。
  19. 　前記酸化物半導体層は積層構造を有する、請求項１１から１８のいずれかに記載のアクティブマトリクス基板の製造方法。
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