JP2012008224A - 液晶表示装置 - Google Patents

Abstract

【課題】ダミー画素列において観察されるフリッカやダミー画素列の形成領域における液晶分子の劣化を抑制し、表示品位の高い液晶表示装置を実現する提供する。
【解決手段】ダミー画素列ＤＳＬ１・ＤＳＬ２にも、有効画素列ＲＳＬ１・・・ＢＳＬｎと同様に、データ信号線駆動回路７から出力されたデータ信号ＱＩＮＤ１・ＱＩＮＤ２を信号分配回路３と電圧補償回路４とを介して供給する。
【選択図】図２

Description

本発明は、データ信号線駆動回路から入力されたデータ信号を時分割で液晶表示装置に備えられた複数のデータ信号線に分配する信号分配回路を備えたＳＳＤ（Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ）方式の駆動を行う液晶表示装置に関するものである。

近年、液晶表示装置は、その表示領域により高画質な画像を表示するため、高精細化が進められており、このような高精細化に伴い、データ信号線の本数も増加している。

データ信号線の本数が多い場合には、上記データ信号線にデータ信号を供給するためのデータ信号線駆動回路を複数個で構成するのが一般的であり、データ信号線駆動回路が複数個で構成されている場合においては、液晶表示装置の製造単価のアップや液晶表示装置において非表示領域である額縁領域となるデータ信号線駆動回路の実装面積の増加を招いてしまうという問題がある。

そこで、データ信号線駆動回路から入力されたデータ信号を時分割で液晶表示装置に備えられた複数のデータ信号線に分配する信号分配回路を備えることによって、データ信号線駆動回路の出力端子数を減らすことができ、同じ本数のデータ信号線を有する同じ解像度の液晶表示装置であっても、より少ないデータ信号線駆動回路を搭載して駆動できるＳＳＤ方式の駆動を行う液晶表示装置が提案されている。

図１５は、信号分配回路１０２が備えられた従来の液晶表示装置１０４の概略構成を示す図である。

図示されているように、液晶表示装置１０４には、データ信号線駆動回路１０１、複数の信号分配回路１０２（ＳＳＤ回路）および走査信号線駆動回路１０３が備えられており、走査信号線駆動回路１０３は、液晶表示装置１０４の表示パネル１０５にＧＤＭ化（ゲートドライバモノリシック化）されており、信号分配回路１０２は、表示パネル１０５に走査信号線駆動回路１０３とともに、モノリシックに形成されている。

一方、フレキシブルプリント基板１０６には、チップ状のデータ信号線駆動回路１０１が実装されている。

表示パネル１０５の表示領域Ｒ１には、マトリクス状に配置された複数の画素が備えられており、データ信号線ＲＳＬ１・ＲＳＬ２・ＲＳＬ３・・・ＲＳＬｎには、複数のＲ（赤色）の画素が接続され、Ｒ画素列を形成し、データ信号線ＧＳＬ１・ＧＳＬ２・ＧＳＬ３・・・ＧＳＬｎには、複数のＧ（緑色）の画素が接続され、Ｇ画素列を形成し、データ信号線ＢＳＬ１・ＢＳＬ２・ＢＳＬ３・・・ＢＳＬｎには、複数のＢ（青色）の画素が接続され、Ｂ画素列を形成する。

なお、上記各データ信号線に接続される画素の数は、走査信号線ＧＬ１・ＧＬ２・・・ＧＬｎの数分である。

そして、Ｒの画素が接続されたデータ信号線ＲＳＬｎと、Ｇの画素が接続されたデータ信号線ＧＳＬｎと、Ｂの画素が接続されたデータ信号線ＢＳＬｎとが組になって、各組が隣接配置されている。

図示されているように、データ信号線駆動回路１０１から各信号分配回路１０２には、データ信号ＱＩＮ１・ＱＩＮ２・ＱＩＮ３・・・ＱＩＮｎがそれぞれ供給されるようになっている。例えば、図中、最も左にある信号分配回路１０２にはデータ信号ＱＩＮ１が供給され、信号分配回路１０２によって、このデータ信号ＱＩＮ１が時分割され、信号分配回路１０２の３つの出力端子と接続されたデータ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１に時分割されたデータ信号が順次出力されるようになっている。

なお、この他のデータ信号ＱＩＮ２・ＱＩＮ３・・・ＱＩＮｎについても、同様に、各信号分配回路１０２によって、それぞれのデータ信号ＱＩＮ２・ＱＩＮ３・・・ＱＩＮｎが時分割され、各信号分配回路１０２の３つの出力端子と接続されたデータ信号線ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎに時分割されたデータ信号が順次出力されるようになっている。

図１６は、従来の液晶表示装置１０４に備えられた信号分配回路を示す図である。

図示されているように、信号分配回路１０２には、３つのトランジスタ素子（ＴＦＴ）ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎが備えられており、各トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの何れのソース電極にも、データ信号ＱＩＮｎが供給されるようになっており、一方、各トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎのドレイン電極には、データ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎが電気的に接続されている。

そして、信号分配回路１０２の駆動信号線ＳＷＲ・ＳＷＧ・ＳＷＢが備えられており、トランジスタ素子ＡＳＷＲｎのゲート電極には駆動信号線ＳＷＲが、トランジスタ素子ＡＳＷＧｎのゲート電極には駆動信号線ＳＷＧが、トランジスタ素子ＡＳＷＢｎのゲート電極には駆動信号線ＳＷＢが、それぞれ電気的に接続されている。

すなわち、図示されているように、信号分配回路１０２においては、一端が同じ組のデータ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎにそれぞれ接続されたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、それぞれ他端側で互いに接続され、データ信号線駆動回路１０１（未図示）の一つの出力端子と接続されており、上記出力端子からデータ信号ＱＩＮｎが供給される。

このような信号分配回路１０２を備えた液晶表示装置１０４においては、データ信号線駆動回路１０１の出力端子の本数を、このような信号分配回路１０２を備えてない液晶表示装置に比べ、３分の１とすることができ、データ信号線駆動回路の個数を３分の１とすることができるので、製造単価のアップや実装面積の増加を抑制することができる。

図１７は、液晶表示装置１０４に備えられた信号分配回路１０２の駆動タイミングチャートの一例を示す。

図示されている駆動信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢは、それぞれ信号分配回路１０２の駆動信号線ＳＷＲ・ＳＷＧ・ＳＷＢに供給される信号であって、信号分配回路１０２に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎのＯＮ・ＯＦＦを制御する。

図１６に図示されているように、信号分配回路１０２に備えられたＮ型のトランジスタ素子ＡＳＷＲｎのゲート電極は駆動信号線ＳＷＲと、Ｎ型のトランジスタ素子ＡＳＷＧｎのゲート電極は駆動信号線ＳＷＧと、Ｎ型のトランジスタ素子ＡＳＷＢｎのゲート電極は駆動信号線ＳＷＢと、電気的に接続されているため、駆動信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＯＮ信号（Ｈｉｇｈレベル）の期間中には、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、ＯＮ状態であり、一方、駆動信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＯＦＦ信号（Ｌｏｗレベル）の期間中には、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、ＯＦＦ状態となる。

図１７に図示されているように、駆動信号ＳＳＷＲは、走査信号線ＧＬ１・ＧＬ２・・・ＧＬｎに供給される走査信号ＳＧＬ１・ＳＧＬ２・・・がＬｏｗからＨｉｇｈになるタイミングに合わせてＬｏｗからＨｉｇｈになるように設定されており、駆動信号ＳＳＷＧは、駆動信号ＳＳＷＲがＨｉｇｈからＬｏｗになるタイミングに合わせてＬｏｗからＨｉｇｈになるように設定されており、駆動信号ＳＳＷＢは、駆動信号ＳＳＷＧがＨｉｇｈからＬｏｗになるタイミングに合わせてＬｏｗからＨｉｇｈになるように設定されている。

そして、各駆動信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＯＮ信号（Ｈｉｇｈレベル）の期間は、１水平期間（走査信号ＳＧＬ１・ＳＧＬ２・・・がＨｉｇｈの期間）の略４分の１ずつに設定されている。

したがって、上記構成によれば、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、ゲート電極に入力されるＯＮ信号（Ｈｉｇｈレベル）によって、１水平期間の略４分の１ずつ時分割で順次ＯＮ状態となる。

すなわち、駆動信号ＳＳＷＲがＨｉｇｈであるときには、Ｎ型のトランジスタ素子ＡＳＷＲｎがＯＮ状態となり、そのときにデータ信号線駆動回路１０１から出力されるデータ信号ＱＩＮｎ（Ｒに関するデータ信号）は、信号分配回路１０２を介して電気的に接続されたデータ信号線ＲＳＬｎに供給されるようになっている（図１６参照）。また、駆動信号ＳＳＷＧがＨｉｇｈであるときには、トランジスタ素子ＡＳＷＧｎがＯＮ状態となり、そのときにデータ信号線駆動回路１０１から出力されるデータ信号ＱＩＮｎ（Ｇに関するデータ信号）は、信号分配回路１０２を介して電気的に接続されたデータ信号線ＧＳＬｎに供給されるようになっている（図１６参照）。さらに、駆動信号ＳＳＷＢがＨｉｇｈであるときには、トランジスタ素子ＡＳＷＢｎがＯＮ状態となり、そのときにデータ信号線駆動回路１０１から出力されるデータ信号ＱＩＮｎ（Ｂに関するデータ信号）は、信号分配回路１０２を介して電気的に接続されたデータ信号線ＢＳＬｎに供給されるようになっている（図１６参照）。

しかしながら、以上のように、モノリシックに形成された信号分配回路１０２を備えた液晶表示装置１０４においては、図１７に図示されているように、信号分配回路１０２を介してデータ信号線ＲＳＬｎに供給されるデータ信号ＳＲＳＬｎにおいては、電圧引き込みが生じ、本来意図していた電圧より低い電圧が、データ信号線ＲＳＬｎに供給され、フリッカや表示する階調のずれなど、表示品位の低下を招いてしまう。

なお、図１７においては、例示的に信号分配回路１０２を介してデータ信号線ＲＳＬｎに供給されるデータ信号ＳＲＳＬｎを例に挙げて説明したが、この以外のデータ信号線ＧＳＬｎ・ＢＳＬｎに供給されるデータ信号ＳＧＳＬｎ・ＳＢＳＬｎにおいても、同様に電圧引き込みが生じる。

また、図１７においては、液晶表示装置１０４をソースライン反転駆動させている場合を示しており、データ信号ＳＲＳＬｎは、走査信号ＳＧＬ１・ＳＧＬ２・・・がＬｏｗからＨｉｇｈになるタイミングに合わせて極性が反転されている。

上記電圧引き込みが生じる理由は、図１６に図示されているように、信号分配回路１０２の駆動信号線ＳＷＲ・ＳＷＧ・ＳＷＢと、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの各ドレイン電極とデータ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎとを接続する配線との間に存在する寄生容量に起因する。

上記寄生容量のため、信号分配回路１０２の駆動信号線ＳＷＲ・ＳＷＧ・ＳＷＢに供給される各駆動信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＨｉｇｈからＬｏｗになる時（立ち下がりの時）、データ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎに供給されるデータ信号ＳＲＳＬｎ・ＳＧＳＬｎ・ＳＢＳＬｎにおいては、電圧引き込みが生じ、電圧が低下する。

以上では、信号分配回路１０２に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎがＮ型で形成されている場合を例に挙げたが、信号分配回路１０２に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎがＰ型で形成されている場合には、駆動信号がＬｏｗであるときに、ＯＮ状態となり、そのときにデータ信号線駆動回路１０１から出力されるデータ信号は、信号分配回路１０２を介して電気的に接続されたデータ信号線に供給されるようになっており、この場合においては、信号分配回路１０２を介してデータ信号線に供給されるデータ信号においては、電圧引き上げが生じ、本来意図していた電圧より高い電圧が、データ信号線に供給され、フリッカや表示する階調のずれなど、表示品位の低下を招いてしまう。

特に、ａ‐Ｓｉ（Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ：非晶質シリコン）や微結晶Ｓｉ（μｃ‐Ｓｉ：マイクロクリスタルシリコン）を用いて、信号分配回路１０２のトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎを形成した場合、このようなトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、移動度がそれ程、大きくないため、チャネル幅を数千μｍ程度にする必要となる場合がある。したがって、上記寄生容量も上記チャネル幅の増加に伴い、大きくなるので、上記引き込み電圧が５〜６Ｖ程度になることもある。

また、上記引き込み電圧または、上記引き上げ電圧とは別途に、図１５に示す表示パネル１０５の表示領域Ｒ１には、走査信号線ＧＬ１・ＧＬ２・・・ＧＬｎとデータ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎとが交差する箇所において、各画素毎にトランジスタ素子（未図示）が設けられており、このトランジスタ素子への書き込みに際して、走査信号線ＧＬ１・ＧＬ２・・・ＧＬｎの電圧変化に応じて、書き込み電圧のシフトが生じることが知られている。

上述した引き込み電圧または、上記引き上げ電圧と上記各画素における書き込み電圧のシフトとが合わさり、各画素に書き込まれる電圧のシフト幅が非常に大きなものになるおそれがある。このような場合には、各画素に書き込まれる電圧のシフト、各画素毎に設けられたトランジスタ素子のオフリークの増加、対向電圧の調整困難などの問題が生じる。

このような問題を解決するため、特許文献１には、液晶表示装置に備えられた信号分配回路の駆動信号のオフ時に、上記信号分配回路に備えられたスイッチング素子の寄生容量により発生する、データ信号線の電圧変動を相殺するための電圧キャンセル部を備えた構成が開示されている。

図１８は、信号分配回路に備えられたＮ型のトランスファーゲートＴＦＴＱ_Ｔと、表示信号補償用ＴＦＴＱ_Ｃとを備えた従来の液晶表示装置の回路構成図である。

図示されているように、上記液晶表示装置の信号側駆動回路には、各列毎にトランスファーゲートＴＦＴＱ_Ｔ、ラインメモリとなるコンデンサＣ_Ｌおよび表示信号補償用ＴＦＴＱ_Ｃが備えられている。

そして、データ信号線駆動回路から供給される表示信号群Ｖ_Ｄ１〜Ｖ_Ｄｎは、各々二つのトランスファーゲートＴＦＴＱ_Ｔの一方のソース／ドレインに接続され、選択信号群φと選択信号群φの反転信号φａは各々複数のトランスファーゲートＴＦＴＱ_Ｔおよび表示信号補償用ＴＦＴＱ_Ｃのゲートに接続されている。

このような構成によれば、任意の走査ラインが選択されている間にｎ列単位の表示信号群Ｖ_Ｄ１〜Ｖ_Ｄｎを、トランスファーゲートＴＦＴＱ_Ｔを介して２回にわたって表示部の１走査ラインに備えられたトランジスタ素子に各々書き込む。

ここで、上記構成によれば、図中に示したトランスファーゲートＴＦＴＱ_Ｔがオン状態からオフ状態になる際に表示信号補償用ＴＦＴＱ_Ｃがオフ状態からオン状態になる。したがって、トランスファーゲートＴＦＴＱ_Ｔのゲート・ソース間容量ＣｇｓとラインメモリとなるコンデンサＣ_Ｌの容量カップリングによる表示信号の変動量を、表示信号補償用ＴＦＴＱ_Ｃのゲート・ソース間容量ＣｇｓとラインメモリとなるコンデンサＣ_Ｌの容量カップリングにより補償することができるので、画質の劣化のない液晶表示装置を実現できると記載されている。

特開平５−２３２５０８号公報（１９９３年９月１０日公開）

しかしながら、上記特許文献１の構成によれば、図１８に図示されているように、表示部において、実際の画像の表示に用いられる画素である有効画素列にのみ、データ信号線、信号分配回路、表示信号補償用ＴＦＴＱ_Ｃおよびその制御線が設けられている。

上述したように、各画素毎に設けられたトランジスタ素子への書き込みに際して、有効画素行の一番上の行と一番下の行の画素への印加電圧と、それ以外の画素への印加電圧を極力均等にならしめるために、有効画素行の上下にダミー画素行を設け、上記有効画素行に供給する信号と同種の信号を供給することが知られている。

また、上記有効画素列の左右に例えば、ダミー画素列を１列ずつ設けることはよく知られているが、このようなダミー画素列に上記有効画素列に供給する信号と同種の信号を供給すべく、ダミー画素列に信号分配回路、表示信号補償用ＴＦＴＱ_Ｃおよびその制御線を設けることは、一般的になされておらず、上記特許文献１においても、このようなダミー画素列に、データ信号線、信号分配回路、表示信号補償用ＴＦＴＱ_Ｃおよびその制御線を設けるという記載はない。

したがって、上記特許文献１の構成によれば、上記ダミー画素列には、上記有効画素列に供給する信号と同種の信号が供給されないか、または、されるとしても上記有効画素列に供給される電圧よりは低い、引き込まれた電圧が供給されるようになっている（上記トランスファーゲートＴＦＴＱ_Ｔが、Ｐ型である場合には、上記有効画素列に供給される電圧よりは高い、引き上げられた電圧が供給されるようになっている）。

上記ダミー画素列は通常、カラーフィルター基板上に設けられたブラックマトリクス（ＢＭ）により遮光されているが、観者が液晶表示装置を斜めから見た際には、上記ダミー画素の透過光の一部が上記観者から見えてしまう場合がある。この場合、上記特許文献１の構成によれば、有効画素とダミー画素の最適対向電圧が揃わないため、ダミー画素列部においてフリッカが生じ、そのフリッカが上記観者に観察されることとなる。

また、有効画素とダミー画素の最適対向電圧が揃わないため、ダミー画素列部では、液晶分子の劣化が生じやすく、このように劣化された液晶分子は、有効画素部の液晶分子にも影響を及ぼし、液晶表示装置の画質低下を招いてしまうという問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、上記ダミー画素列部において観察されるフリッカや上記ダミー画素列の形成領域における液晶分子の劣化を抑制し、表示品位の高い液晶表示装置を提供することを目的とする。

本発明の液晶表示装置は、上記の課題を解決するために、複数の走査信号線と複数のデータ信号線とマトリクス状に配された複数の画素とが設けられた表示領域と、複数の組からなる複数の第１のトランジスタ素子および上記複数の第１のトランジスタ素子を上記各組毎に水平期間の時分割で導通できるように駆動させるため、上記第１のトランジスタ素子のゲート電極に、上記各組毎に異なる制御信号を入力するための複数の制御信号線を備えた信号分配回路と、を備えた液晶表示装置であって、上記表示領域に表示する画像信号の各入力端子を複数の経路に分枝させた配線の各々は、上記複数の第１のトランジスタ素子の各々のソース電極およびドレイン電極の何れか一方と電気的に接続されており、上記複数の第１のトランジスタ素子の各々のソース電極およびドレイン電極の他方は、上記複数のデータ信号線の各々と電気的に接続されており、上記複数のデータ信号線に対応して設けられ、各データ信号線に一端が接続された容量素子と、上記容量素子の他端に接続され、上記第１のトランジスタ素子が導通状態から非導通状態となるように上記制御信号が変化後または、変化と同時に、上記変化が立ち下げの場合は、立ち上がり、上記変化が立ち上げの場合は、立ち下がり、上記水平期間の残存期間中、その状態を維持する駆動信号を上記容量素子に入力するための少なくとも１本の駆動信号線とを備えた電圧補償回路が備えられており、上記表示領域に形成された複数のデータ信号線における両端のデータ信号線と隣接する領域であり、上記表示領域の周辺領域にはダミーデータ信号線が設けられており、上記信号分配回路および上記電圧補償回路における上記複数のデータ信号線の各々には、上記ダミーデータ信号線が含まれていることを特徴としている。

上記構成によれば、上記表示領域の周辺領域に設けられたダミーデータ信号線に、上記信号分配回路を介して、データ信号を供給する場合であっても、上記電圧補償回路によって、引き込まれた電圧または、引き上げられた電圧が補償されたデータ信号が供給されるようになっている。

したがって、上記表示領域の周辺領域に設けられたダミーデータ信号線に、上記表示領域に設けられたデータ信号線と、同様のデータ信号を供給することができるので、上記表示領域の周辺領域に設けられたダミーデータ信号線に電気的に接続されたダミー画素と上記表示領域に設けられたデータ信号線に電気的に接続された有効画素との最適対向電圧（最適共通電極電圧）を揃えることができる。

よって、通常は、カラーフィルター基板上に設けられたブラックマトリクス（ＢＭ）により遮光されている上記ダミー画素の透過光の一部が、観者が上記液晶表示装置を斜めから見た際に、観察された場合であっても、フリッカが観察されるのを抑制することができる。

また、上記構成によれば、上記ダミー画素と上記有効画素との最適対向電圧が揃うので、上記ダミー画素の形成領域における液晶分子の劣化を抑制することができる。

上記構成によれば、上記ダミー画素によって観察されるフリッカや上記ダミー画素の形成領域における液晶分子の劣化を抑制し、表示品位の高い液晶表示装置を実現することができる。

本発明の液晶表示装置において、上記電圧補償回路における容量素子は、ソース電極とドレイン電極とを短絡させた第２のトランジスタ素子で形成されていることが好ましい。

上記構成によれば、上記電圧補償回路における容量素子は、上記信号分配回路に備えられた第１のトランジスタ素子のレイアウトと同様なソース電極とドレイン電極とを短絡させた第２のトランジスタ素子で形成されている。

したがって、上記信号分配回路で生じる寄生容量と同じになるように上記第２のトランジスタ素子の容量を設計するのが容易となる。

本発明の液晶表示装置において、上記第１のトランジスタ素子および上記第２のトランジスタ素子におけるゲート電極とソース電極との平面視における重なり面積と、上記ゲート電極とドレイン電極との平面視における重なり面積とは等しく形成されており、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、同一膜によって形成されており、上記第２の半導体層のチャネル長は、上記第１の半導体層のチャネル長と等しく、上記第２の半導体層のチャネル幅は、上記第１の半導体層のチャネル幅の半分であることが好ましい。

上記構成によれば、上記信号分配回路で生じる寄生容量と上記電圧補償回路における容量の大きさが同じとなり、より精度の高い引き込み電圧または、引き上げ電圧の補償を実現することができる。

本発明の液晶表示装置において、上記電圧補償回路に備えられた駆動信号線は、１本であり、上記水平期間内においてタイミング的に一番後の上記制御信号が導通状態から非導通状態となるように変化後または、変化と同時に、上記駆動信号が変化するように設定されていることが好ましい。

上記構成によれば、上記電圧補償回路に備えられた駆動信号線が、１本であるため、上記電圧補償回路をより小さく形成することができる。

したがって、上記液晶表示装置における額縁領域の狭小化を実現することができる。

本発明の液晶表示装置において、上記分枝させた配線の各々は、さらに分枝され、上記複数の第１のトランジスタ素子を介して、一つの上記データ信号線に接続されており、上記一つの上記データ信号線に接続され、上記さらに分枝された配線に電気的に接続されている複数の第１のトランジスタ素子の各々は、上記水平期間の１以上の整数倍期間毎に順次駆動されることが好ましい。

上記構成によれば、一つの上記データ信号線に対して、複数の第１のトランジスタ素子が設けられているので、上記第１のトランジスタ素子を順次駆動されることにより、上記信号分配回路に備えられた上記第１のトランジスタ素子の劣化を抑制することができる。

したがって、長期間使用しても信頼性の高い液晶表示装置を実現することができる。

本発明の液晶表示装置において、上記信号分配回路と上記電圧補償回路とは、上記表示領域とともにモノリシックに形成されていることが好ましい。

上記構成によれば、上記信号分配回路と上記電圧補償回路とは、上記表示領域とともにモノリシックに形成されている構成であり、このような構成を用いる場合、液晶表示装置の製造単価の向上を抑制するため、半導体層としてａ‐Ｓｉ（非晶質シリコン）や微結晶Ｓｉ（マイクロクリスタルシリコン）を用いる場合が多く、上記半導体層を備えたトランジスタ素子の移動度は、それ程、大きくないため、上記半導体層のチャネル幅を数千μｍ程度にする必要がある。したがって、寄生容量も上記チャネル幅の増加に伴い、大きくなるので、上記構成の場合は、引き込み電圧が５〜６Ｖ程度になることもある。

また、移動度の比較的大きい酸化物ＴＦＴを用いる場合でも、液晶表示装置の画面サイズが大きい場合には、データ信号線の負荷が大きいため、上記半導体層のチャネル幅を大きくする必要がある可能性があり、その場合も引き込み電圧または引き上げ電圧が大きくなる場合がある。

上記構成によれば、以上のように、引き込み電圧または、引き上げ電圧が比較的に大きい液晶表示装置において、上記表示領域の周辺領域に設けられたダミーデータ信号線に、上記信号分配回路を介して、データ信号を供給する場合であっても、上記電圧補償回路によって、引き込まれた電圧または、引き上げられた電圧が補償されたデータ信号が供給されるようになっている。

したがって、引き込み電圧または、引き上げ電圧が比較的に大きい液晶表示装置においても、上記ダミー画素によって観察されるフリッカや上記ダミー画素の形成領域における液晶分子の劣化を抑制し、表示品位の高い液晶表示装置を実現することができる。

本発明の液晶表示装置において、上記信号分配回路と上記電圧補償回路とは、上記表示領域を間に挟んで形成されていることが好ましい。

上記構成によれば、上記信号分配回路と上記電圧補償回路とが、上記表示領域を間に挟んで形成されているので、上記液晶表示装置における上記表示領域の外側に設けられる非表示領域となる額縁領域の大きさを略均等に設けることができる。

本発明の液晶表示装置において、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、微結晶シリコンで形成されていることが好ましい。

本発明の液晶表示装置において、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、微結晶シリコンと非晶質シリコンとが積層されて形成されていることが好ましい。

上記構成によれば、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、微結晶シリコンまたは、微結晶シリコンと非晶質シリコンとが積層されて形成されているため、比較的安価に上記液晶表示装置を製作することができる。

本発明の液晶表示装置において、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、非晶質シリコンで形成されていることが好ましい。

上記構成によれば、上記液晶表示装置の製造単価の向上を抑制することができる。

本発明の液晶表示装置において、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、酸化物で形成されていることが好ましい。

上記構成によれば、上記第１の半導体層および上記第２の半導体層のチャネル幅を大きくしなくても、比較的高い移動度が得られるため、上記信号分配回路で生じる寄生容量の増加を抑制することができる。

なお、上記第１の半導体層および上記第２の半導体層は、例えば、Ｉｎ、Ｇａ、Ｚｎから選択される少なくとも一つの元素を含む非晶質酸化物から形成することができるが、これに限定されることはない。

本発明の液晶表示装置は、以上のように、上記表示領域に表示する画像信号の各入力端子を複数の経路に分枝させた配線の各々は、上記複数の第１のトランジスタ素子の各々のソース電極およびドレイン電極の何れか一方と電気的に接続されており、上記複数の第１のトランジスタ素子の各々のソース電極およびドレイン電極の他方は、上記複数のデータ信号線の各々と電気的に接続されており、上記複数のデータ信号線に対応して設けられ、各データ信号線に一端が接続された容量素子と、上記容量素子の他端に接続され、上記第１のトランジスタ素子が導通状態から非導通状態となるように上記制御信号が変化後または、変化と同時に、上記変化が立ち下げの場合は、立ち上がり、上記変化が立ち上げの場合は、立ち下がり、上記水平期間の残存期間中、その状態を維持する駆動信号を上記容量素子に入力するための少なくとも１本の駆動信号線とを備えた電圧補償回路が備えられており、上記表示領域に形成された複数のデータ信号線における両端のデータ信号線と隣接する領域であり、上記表示領域の周辺領域にはダミーデータ信号線が設けられており、上記信号分配回路および上記電圧補償回路における上記複数のデータ信号線の各々には、上記ダミーデータ信号線が含まれている構成である。

それゆえ、上記ダミー画素列部において観察されるフリッカや上記ダミー画素列の形成領域における液晶分子の劣化を抑制し、表示品位の高い液晶表示装置を実現することができる。

本発明の一実施の形態の液晶表示装置の概略構成を示す図である。 本発明の一実施の形態の液晶表示装置の概略的な回路構成を示す図である。 本発明の一実施の形態の液晶表示装置のより詳細な回路構成を示す図である。 本発明の一実施の形態の液晶表示装置の駆動タイミングチャートの一例を示す図である。 本発明の一実施の形態の液晶表示装置に備えられた信号分配回路において生じる寄生容量を示す図である。 本発明の一実施の形態の液晶表示装置の駆動タイミングチャートの他の一例を示す図である。 本発明の一実施の形態の液晶表示装置に備えられた電圧補償回路における容量を、ソース電極とドレイン電極とを短絡したトランジスタ素子で形成している場合を示す図である。 本発明の一実施の形態の液晶表示装置において、信号分配回路は表示領域の上側に、電圧補償回路は表示領域の下側にそれぞれ設けた場合を示す図である。 本発明の他の実施の形態の液晶表示装置の回路構成を示す図である。 本発明の他の実施の形態の液晶表示装置の駆動タイミングチャートの一例を示す図である。 本発明の他の実施の形態の液晶表示装置において、電圧補償回路における容量をソース電極とドレイン電極とを短絡したトランジスタ素子で形成している場合を示す図である。 本発明のさらに他の実施の形態の液晶表示装置の回路構成を示す図である。 本発明のさらに他の実施の形態の液晶表示装置の駆動タイミングチャートの一例を示す図である。 本発明のさらに他の実施の形態の液晶表示装置において、電圧補償回路における容量をソース電極とドレイン電極とを短絡したトランジスタ素子で形成している場合を示す図である。 信号分配回路が備えられた従来の液晶表示装置の概略構成を示す図である。 図１５に示す従来の液晶表示装置に備えられた信号分配回路の回路構成を示す図である。 図１５に示す従来の液晶表示装置に備えられた信号分配回路の駆動タイミングチャートの一例を示す。 信号分配回路と表示信号補償用ＴＦＴとを備えた従来の液晶表示装置の回路構成図である。

以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。

〔実施の形態１〕
以下、図１から図８に基づいて、本実施の形態の液晶表示装置１・１ａについて説明する。

図１は、本実施の形態の液晶表示装置１の概略構成を示す図である。

本実施の形態の液晶表示装置１は、上述した図１８に示す従来の液晶表示装置とは、信号分配回路３と電圧補償回路４とが、表示領域Ｒ１内に設けられた有効画素ＰＩＸと電気的に接続されたデータ信号線のみでなく、表示領域Ｒ１の外側にあるダミー画素ＤＰＩＸと電気的に接続されたデータ信号線とも電気的に接続されている点において異なる。

図１に図示されているように、液晶表示装置１は、表示領域Ｒ１と信号分配回路３と電圧補償回路４と走査信号線駆動回路５とを備えた液晶表示パネル２と、フレキシブルプリント基板６上に実装されたデータ信号線駆動回路７とを備えている。

そして、表示領域Ｒ１の上下には、複数のダミー画素ＤＰＩＸから構成されるダミー画素行と、表示領域Ｒ１の左右には、複数のダミー画素ＤＰＩＸから構成されるダミー画素列がそれぞれ一つずつ設けられている。

また、表示領域Ｒ１には、マトリクス状に配されたＲＧＢの各画素が設けられており、図示はしてないが、さらに、上記各画素毎に設けられた画素ＴＦＴ素子と、上記各画素ＴＦＴ素子のゲート電極に接続された走査信号線と、上記各画素ＴＦＴ素子のソース電極に接続されたデータ信号線とが設けられている。

なお、本実施の形態においては、表示領域Ｒ１の周辺領域における、表示領域Ｒ１の上側には信号分配回路３と電圧補償回路４とを設け、表示領域Ｒ１の左側には、走査信号線駆動回路５を設け、信号分配回路３と電圧補償回路４と走査信号線駆動回路５と表示領域Ｒ１の画素ＴＦＴ素子とを、モノリシックに形成しているが、その相対配置や形成方法はこれに限定されることはない。

また、本実施の形態においては、液晶表示装置１の製造単価の向上を抑制するため、信号分配回路３と電圧補償回路４と走査信号線駆動回路５とに備えられたＴＦＴ素子および上記画素ＴＦＴ素子における半導体層を、非晶質シリコンで形成しているが、これに限定されることはなく、上記半導体層を例えば、酸化物層、微結晶シリコン層、微結晶シリコンと非晶質シリコンとが積層された層、多結晶シリコン層、連続粒界結晶シリコン層などで形成してもよい。

さらには、上記半導体層として、非晶質ゲルマニウム、多結晶ゲルマニウム、非晶質シリコン・ゲルマニウム、多結晶シリコン・ゲルマニウム、非晶質シリコン・カーバイド、多結晶シリコン・カーバイドなども用いることができる。

なお、上記酸化物層は、例えば、Ｉｎ、Ｇａ、Ｚｎから選択される少なくとも一つの元素を含む非晶質酸化物から形成することができるが、これに限定されることはない。

さらに、本実施の形態においては、上記半導体層として、移動度が比較的低い非晶質シリコンを用いているため、データ信号線駆動回路７をフレキシブルプリント基板６上に別途の工程で設けているが、移動度が比較的高い半導体層を用いる場合には、データ信号線駆動回路７も上記画素ＴＦＴ素子とモノリシックに形成することができる。

図２は、本実施の形態の液晶表示装置１の概略的な回路構成を示す図である。

図示されているように、データ信号線駆動回路７から各出力線を介して出力されるデータ信号ＱＩＮＤ１・ＱＩＮ１・ＱＩＮ２・・・ＱＩＮｎ・ＱＩＮＤ２は、分配制御信号（制御信号）によって制御される信号分配回路（ＳＳＤ回路）３と電圧補償回路４とを介して、ダミー画素ＤＰＩＸに電気的に接続されたデータ信号線ＤＳＬ１・ＤＳＬ２および有効画素ＰＩＸに電気的に接続されたデータ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・に電気的に接続されている。

図３は、本実施の形態の液晶表示装置１のより詳細な回路構成を示す図である。

図示されているように、信号分配回路群３０は複数の信号分配回路３から構成されており、電圧補償回路群４０は、複数の電圧補償回路４から構成されている。

なお、信号分配回路群３０においては、データ信号線駆動回路７から各出力線を介して出力されるデータ信号ＱＩＮＤ１・ＱＩＮ１・ＱＩＮ２・・・ＱＩＮｎ・ＱＩＮＤ２は、それぞれゲート電極が分配制御信号線ＳＷＲ・ＳＷＧ・ＳＷＢ（制御信号線）に接続された複数のトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎ（第１のトランジスタ素子）のソース電極と接続されている。

そして、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎのドレイン電極は、電圧補償回路群４０を介して、ダミー画素ＤＰＩＸに電気的に接続されたデータ信号線ＤＳＬ１・ＤＳＬ２および有効画素ＰＩＸに電気的に接続されたデータ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・に電気的に接続されている。

データ信号線駆動回路７の各出力線からは、ダミー画素ＤＰＩＸに電気的に接続されたデータ信号線ＤＳＬ１・ＤＳＬ２および有効画素ＰＩＸに電気的に接続されたデータ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・へ入力すべきデータ信号ＱＩＮＤ１・ＱＩＮ１・ＱＩＮ２・・・ＱＩＮｎ・ＱＩＮＤ２が出力され、分配制御信号線ＳＷＲ・ＳＷＧ・ＳＷＢに供給される制御信号によってトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎを順次ＯＮにして、上記データ信号を分配するようになっている。

なお、信号分配回路３は、三つのトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎを備えており、データ信号線駆動回路７からデータ信号ＱＩＮｎを出力する一つの出力線と電気的に接続され、信号分配回路３の３つの出力線それぞれは、図示されているように、電圧補償回路４を介して一組であるＲ（赤色）の画素ＰＩＸ…が接続されたデータ信号線ＲＳＬｎと、Ｇ（緑色）の画素ＰＩＸ…が接続されたデータ信号線ＧＳＬｎと、Ｂ（青色）の画素ＰＩＸ…が接続されたデータ信号線ＢＳＬｎとに電気的に接続されている。

そして、図示されているように、同じ組のデータ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎは、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの一方端側で互いに接続されて、データ信号線駆動回路７の出力線に接続されている。

図４は、液晶表示装置１の駆動タイミングチャートの一例を示す図である。

図示されている制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢは、信号分配回路群３０に備えられた信号分配回路３の分配制御信号線ＳＷＲ・ＳＷＧ・ＳＷＢに供給される信号であって、信号分配回路３に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎのＯＮ・ＯＦＦを制御する。

図３に図示されているように、信号分配回路３に備えられたトランジスタ素子ＡＳＷＲｎのゲート電極は制御信号線ＳＷＲと、トランジスタ素子ＡＳＷＧｎのゲート電極は制御信号線ＳＷＧと、トランジスタ素子ＡＳＷＢｎのゲート電極は制御信号線ＳＷＢと、電気的に接続されているため、制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＯＮ信号（Ｈｉｇｈレベル）の期間中には、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、ＯＮ状態であり、一方、制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＯＦＦ信号（Ｌｏｗレベル）の期間中には、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、ＯＦＦ状態となる。

図４に図示されているように、制御信号ＳＳＷＲは、図３に示す走査信号線ＧＬ１・ＧＬ２・・・に供給される走査信号ＳＧＬ１・ＳＧＬ２・・・がＬｏｗからＨｉｇｈになるタイミングに合わせてＬｏｗからＨｉｇｈになるように設定されており、制御信号ＳＳＷＧは、制御信号ＳＳＷＲがＨｉｇｈからＬｏｗになるタイミングに合わせてＬｏｗからＨｉｇｈになるように設定されており、制御信号ＳＳＷＢは、制御信号ＳＳＷＧがＨｉｇｈからＬｏｗになるタイミングに合わせてＬｏｗからＨｉｇｈになるように設定されている。

そして、各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＯＮ信号（Ｈｉｇｈレベル）の期間は、１水平期間（走査信号ＳＧＬ１・ＳＧＬ２・・・がＨｉｇｈの期間）の略４分の１ずつに設定されている。

したがって、上記構成によれば、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎは、ゲート電極に入力されるＯＮ信号（Ｈｉｇｈレベル）によって、１水平期間の略４分の１ずつ時分割で順次ＯＮ状態となる。

制御信号ＳＳＷＲがＨｉｇｈであるときには、トランジスタ素子ＡＳＷＲｎがＯＮ状態となり、そのときにデータ信号線駆動回路７から出力されるデータ信号（Ｒに関するデータ信号）は、データ信号線ＲＳＬｎに電気的に接続された信号分配回路３の出力線から供給されるようになっている。また、制御信号ＳＳＷＧがＨｉｇｈであるときには、トランジスタ素子ＡＳＷＧｎがＯＮ状態となり、そのときにデータ信号線駆動回路７から出力されるデータ信号（Ｇに関するデータ信号）は、データ信号線ＧＳＬｎに電気的に接続された信号分配回路３の出力線から供給されるようになっている。さらに、制御信号ＳＳＷＢがＨｉｇｈであるときには、トランジスタ素子ＡＳＷＢｎがＯＮ状態となり、そのときにデータ信号線駆動回路７から出力されるデータ信号（Ｂに関するデータ信号）は、データ信号線ＢＳＬｎに電気的に接続された信号分配回路３の出力線から供給されるようになっている。

そして、図３に図示されているように、本実施の形態の液晶表示装置１においては、ダミー画素列、すなわち、ダミー画素と電気的に接続されているデータ信号線ＤＳＬ１・ＤＳＬ２にも信号分配回路３が電気的に接続されている構成となっている。

すなわち、ダミー画素と電気的に接続されているデータ信号線ＤＳＬ１にデータ信号ＱＩＮＤ１を供給するデータ信号線駆動回路７の出力線は、信号分配回路３のトランジスタ素子ＡＳＷＢＤ１と電圧補償回路４とを介してデータ信号線ＤＳＬ１にデータ信号を供給するようになっている。

また、ダミー画素と電気的に接続されているデータ信号線ＤＳＬ２にデータ信号ＱＩＮＤ２を供給するデータ信号線駆動回路７の出力線も、同様に信号分配回路３のトランジスタ素子ＡＳＷＲＤ２と電圧補償回路４とを介してデータ信号線ＤＳＬ２にデータ信号を供給するようになっている。

しかしながら、以上のように、信号分配回路３を備えた液晶表示装置においては、信号分配回路３を介して、ダミー画素ＤＰＩＸに電気的に接続されたデータ信号線ＤＳＬ１・ＤＳＬ２および有効画素ＰＩＸに電気的に接続されたデータ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・にデータ信号を供給する場合、供給されるデータ信号に、電圧引き込みが生じ、本来意図していた電圧より低い電圧が、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・に供給され、フリッカや表示する階調のずれなど、表示品位の低下を招いてしまうという問題がある。

上記電圧引き込みが生じる理由は、図５に図示されているように、信号分配回路３の制御信号線ＳＷＲ・ＳＷＧ・ＳＷＢと、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの各ドレイン電極との間に存在する寄生容量（図５において点線で表示）に起因する。

上記寄生容量のため、信号分配回路３の制御信号線ＳＷＲ・ＳＷＧ・ＳＷＢに供給される各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＨｉｇｈからＬｏｗになる時（立ち下がりの時）、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの各ドレイン電極と電気的に接続されたデータ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・に供給されるデータ信号においては、上記寄生容量のカップリングにより電圧引き込みが生じ、電圧が低下する。

特に、このような電圧引き込み現象は、本実施の形態のように、液晶表示装置１の製造単価の向上を抑制するため、信号分配回路３と電圧補償回路４と走査信号線駆動回路５とに備えられたＴＦＴ素子および上記画素ＴＦＴ素子における半導体層を、非晶質シリコンで形成している場合、著しくなることがある。

これは、半導体層として、非晶質シリコンを備えたＴＦＴ素子の移動度がそれ程、大きくないため、例えば、チャネル幅を数千μｍ程度にする必要が生じてくる。このような場合、上記寄生容量も上記チャネル幅の増加に伴い、大きくなるので、上記引き込み電圧が５〜６Ｖ程度になることもある。

以上のように、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧が、データ信号線駆動回路７から供給されるデータ信号の電圧からずれると（低くなると）、液晶表示装置の表示品位の悪化や画素ＴＦＴ８のオフリークの増加、対向電圧の調整困難などの問題が生じることとなる。

したがって、液晶表示装置１においては、図３に図示されているように、電圧補償回路４を設け、電圧補償回路４の駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢに供給される各駆動信号の位相を、信号分配回路３の制御信号線ＳＷＲ・ＳＷＧ・ＳＷＢに供給される各制御信号の位相と逆相とすることにより、上記引き込み電圧を補償できる構成となっている。

以下、図３および図４に基づいて、電圧補償回路４について、さらに詳しく説明する。

図３に図示されているように、液晶表示装置１には、信号分配回路３の各出力線と各データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・とを電気的接続する各配線と駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢとの間に形成されている図５に示した寄生容量に相当する容量ＣＲｎ・ＣＧｎ・ＣＢｎと、駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢとを備えた電圧補償回路４が備えられている。

図４に図示されているように、電圧補償回路４に備えられた各駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢに供給される各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢの位相と、信号分配回路３の各制御信号線ＳＷＲ・ＳＷＧ・ＳＷＢに供給される各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢの位相とは、逆相となっており、このように駆動することにより、上記引き込み電圧を補償できる構成となっている。

すなわち、信号分配回路３の各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢが立ち下がる（ＨｉｇｈからＬｏｗにする）タイミングで、信号分配回路３における寄生容量のカップリングにより、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧が、低下することとなるが、上記タイミングと同じタイミングで、電圧補償回路４の各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢを立ち上げる（ＬｏｗからＨｉｇｈにする）と、駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢと容量ＣＲｎ・ＣＧｎ・ＣＢｎとのカップリングにより、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧が、上昇することとなる。

さらに詳しく説明すると、容量ＣＲｎ・ＣＧｎ・ＣＢｎにおいて、一方側の電極（駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢに接続されている電極）の電位がＬｏｗからＨｉｇｈに上昇すると、他方側の電極（（データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・に接続されている電極）の電位も上昇し、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧が、上昇するようになっている。

なお、本実施の形態においては、図４に図示されているように、信号分配回路３の各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢが立ち下がる（ＨｉｇｈからＬｏｗになる）タイミングと電圧補償回路４の各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢが立ち上がる（ＬｏｗからＨｉｇｈになる）タイミングとを一致させているが、これに限定されることはなく、電圧補償回路４の各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢが立ち上がるタイミングは、信号分配回路３の各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢが立ち下がった後であり、１水平期間（１Ｈ期間）内のタイミングであればよい。

図６は、液晶表示装置１の駆動タイミングチャートの他の一例を示す図である。

図６（ａ）は、各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢがＯＮ信号（Ｈｉｇｈレベル）の期間が、１水平期間（走査信号ＳＧＬ１・ＳＧＬ２・・・がＨｉｇｈの期間）の４分の１よりも長い略３分の１ずつに設定されている場合を示す。

また、図６（ｂ）は、１水平期間内においてタイミング的に一番後に立ち下がる（ＨｉｇｈからＬｏｗになる）制御信号ＳＳＷＢが、立ち下がる（ＨｉｇｈからＬｏｗになる）タイミングより前に、走査信号ＳＧＬ１・ＳＧＬ２・・・が立ち下がる（ＨｉｇｈからＬｏｗになる）ように設定している場合を示す。

上記構成によれば、制御信号ＳＳＷＢがオフになる前に走査信号ＳＧＬ１・ＳＧＬ２・・・をオフにしているため、制御信号ＳＳＷＢがオフになることによる電圧引き込みの影響は、走査信号ＳＧＬ１・ＳＧＬ２・・・には及ばない。

なお、図６（ｂ）は、１水平期間内においてタイミング的に一番後に立ち下がる制御信号がＳＳＷＢである場合を例示的に示している。

本実施の形態においては、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎＮをＮ型で形成した場合を例に挙げているが、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎＮは、Ｐ型で形成されてもよい。

トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎＮがＰ型で形成されている場合においては、図示は省略するが、信号分配回路３の各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢが立ち上がる（ＬｏｗからＨｉｇｈにする）タイミングで、信号分配回路３における寄生容量のカップリングにより、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧が、上昇することとなるが、上記タイミングと同じタイミングで、電圧補償回路４の各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢを立ち下げる（ＨｉｇｈからＬｏｗにする）と、駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢと容量ＣＲｎ・ＣＧｎ・ＣＢｎとのカップリングにより、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧が、低下することとなる。

さらに詳しく説明すると、容量ＣＲｎ・ＣＧｎ・ＣＢｎにおいて、一方側の電極（駆動信号線ＣＬＲ・ＣＬＧ・ＣＬＢに接続されている電極）の電位がＨｉｇｈからＬｏｗに低下すると、他方側の電極（（データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・に接続されている電極）の電位も低下し、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧が、低下するようになっている。

上記構成によれば、信号分配回路３の寄生容量によるカップリングと電圧補償回路４の容量ＣＲｎ・ＣＧｎ・ＣＢｎによるカップリングとが相殺する形となり、データ信号線ＤＳＬ１・ＤＳＬ２・ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・におけるデータ信号の電圧の変動を抑制できる。

なお、液晶表示装置１においては、ダミー画素ＤＰＩＸに電気的に接続されたデータ信号線ＤＳＬ１・ＤＳＬ２に対しても、有効画素ＰＩＸに電気的に接続されたデータ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・と同様に、信号分配回路３と電圧補償回路４とを介して、データ信号を供給する構成であるため、データ信号線ＤＳＬ１・ＤＳＬ２に供給されるデータ信号は、上記引き込み電圧が補償されたデータ信号となる。

例えば、データ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・には、信号分配回路３と電圧補償回路４とを介して、データ信号を供給し、データ信号線ＤＳＬ１・ＤＳＬ２には、電圧補償回路４は介さず、信号分配回路３のみを介してデータ信号を供給した場合には、データ信号線ＤＳＬ１・ＤＳＬ２（ダミー画素部）においては、信号分配回路３の寄生容量により、電圧引き込みが生じ、引き込まれた電圧が印加されるが、データ信号線ＲＳＬ１・ＧＳＬ１・ＢＳＬ１・ＲＳＬ２・ＧＳＬ２・ＢＳＬ２・・・（有効画素部）においては、上記電圧引き込みが緩和された補償電圧が印加される。

そのため、上記有効画素部の印加電圧にあわせて対向電圧を調整し、液晶表示装置を交流駆動させた場合、上記ダミー画素部では、印加電圧に実効的にＤＣ電圧が重畳することとなり、フリッカの原因となる。上記ダミー画素部はカラーフィルター基板のブラックマトリクス（ＢＭ）により遮蔽されているが、上記液晶表示装置を見る角度によっては、上記ダミー画素部の透過光の一部が観者に届く可能性がある。この際、上記ダミー画素の形成領域にフリッカがある場合、非常に観者の目につきやすくなる。

さらに、このような場合においては、上記ダミー画素部にＤＣ電圧の重畳が発生し、これは液晶材料の劣化につながる。上記液晶材料からなる液晶層は、上記ダミー画素部と有効画素部との間を物理的に区切られているわけではないため、上記ダミー画素部での上記液晶材料の劣化の影響は、上記有効画素部にも及び、液晶表示装置の表示品位を著しく低下させる。

一方、液晶表示装置１のように、上記ダミー画素部に対しても、上記有効画素部と同様に、信号分配回路３と電圧補償回路４とを介して、データ信号を供給する場合、ダミー画素部における、信号分配回路３の影響によって引き込まれる電圧と電圧補償回路４の容量ＣＲｎ・ＣＧｎ・ＣＢｎによって引き上げられる電圧とは、有効画素部と略等しくなるため、最適な対向電圧の調整にずれが生じないので、上記ＤＣ電圧の重畳はなくなり、フリッカがなくなる。したがって、仮に上記ダミー画素部からの透過光もれがあった場合でも、フリッカがないので、観者には気付かれにくい。

さらに、このような場合においては、上記ダミー画素部にＤＣ電圧の重畳が発生するのを防止でき、液晶表示装置１の表示品位の低下を防ぐことができる。

なお、本実施の形態においては、図７に図示されているように、電圧補償回路４における容量ＣＲｎ・ＣＧｎ・ＣＢｎを、ソース電極とドレイン電極とを短絡したトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎ（第２のトランジスタ素子）で形成している。

なお、信号分配回路３に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎおよび電圧補償回路４に備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎにおけるゲート電極とソース電極との平面視における重なり面積と、上記ゲート電極とドレイン電極との平面視における重なり面積とは等しくなるように形成されており、また、トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの半導体層とトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎの半導体層とは、同一膜によって形成されている。

上記構成によれば、電圧補償回路４に備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎのレイアウトは、信号分配回路３に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎのレイアウトと同様であるため、信号分配回路３で生じる寄生容量と同じ大きさとなるように、電圧補償回路４に備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎの容量を設計するのが容易となる。

また、本実施の形態においては、信号分配回路３で生じる寄生容量（トランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎのゲート電極とドレイン電極との平面視における重なり面積の大きさに依存する寄生容量）と電圧補償回路４における容量ＣＲｎ・ＣＧｎ・ＣＢｎの大きさとが同じとなり、より精度の高い引き込み電圧の補償を実現するため、電圧補償回路４に備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎの半導体層のチャネル長は、信号分配回路３に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの半導体層のチャネル長と略等しくなるように形成しており、電圧補償回路４に備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎの半導体層のチャネル幅は、信号分配回路３に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎの半導体層のチャネル幅の略半分となるように形成している。

なお、図２および図３に図示されているように、本実施の形態の液晶表示装置１においては、信号分配回路３と電圧補償回路４とを表示領域Ｒ１の上側に設けた構成としているが、これに限定されることはなく、図８に図示する液晶表示装置１ａのように、信号分配回路３は表示領域Ｒ１の上側に、電圧補償回路４は表示領域Ｒ１の下側にそれぞれ設けることもできる。

すなわち、液晶表示装置１ａにおいては、信号分配回路３と電圧補償回路４とは、表示領域Ｒ１を間に挟んで形成されている。

上記構成によれば、液晶表示装置１ａにおける表示領域Ｒ１の外側（上側と下側）に設けられる非表示領域となる額縁領域の大きさを略均等に設けることができる。

なお、本実施の形態の液晶表示装置１・１ａにおいては、ＲＧＢという３分割数で時分割駆動を行う構成を例示的に挙げたが、これに限定されることなく、２分割や４分割以上などの任意の分割数で時分割駆動を行うことができるのは勿論である。分割数が増せば、それだけデータ信号線駆動回路７の出力線の数やデータ信号線駆動回路７の個数をより大きく減少させることができる。

なお、本実施の形態においては、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードの液晶表示装置を用いているが、これに限定されることはなく、本発明は、例えば、横電界印加方式とも呼ばれるＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードなどにも適用できるのは勿論である。

〔実施の形態２〕
次に、図９〜図１１に基づいて、本発明の第２の実施形態について説明する。実施の形態１は、一つのデータ信号線に対して、信号分配回路における一つのトランジスタ素子が割り当てられた場合の構成であったが、本実施の形態は、一つのデータ信号線に対して、信号分配回路における二つのトランジスタ素子が割り当てられた場合の構成であるという点において実施の形態１とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。

図９は、本実施の形態の液晶表示装置１ｂの回路構成を示す図である。

図示されているように、信号分配回路３ａには、各データ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎ毎に２個のトランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂ・ＡＳＷＧｎａ・ＡＳＷＧｎｂ・ＡＳＷＢｎａ・ＡＳＷＢｎｂが設けられている構成となっている。

すなわち、データ信号線ＲＳＬｎには、２個のトランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂが、データ信号線ＧＳＬｎには、２個のトランジスタ素子ＡＳＷＧｎａ・ＡＳＷＧｎｂが、データ信号線ＢＳＬｎには、２個のトランジスタ素子ＡＳＷＢｎａ・ＡＳＷＢｎｂがそれぞれ電気的に接続されている。

したがって、データ信号線駆動回路７から出力されるデータ信号（Ｒに関するデータ信号）は、２個のトランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂの何れか一方と電圧補償回路４とを介してデータ信号線ＲＳＬｎに供給されるようになっている。また、データ信号線駆動回路７から出力されるデータ信号（Ｇに関するデータ信号）は、２個のトランジスタ素子ＡＳＷＧｎａ・ＡＳＷＧｎｂの何れか一方と電圧補償回路４とを介してデータ信号線ＧＳＬｎに供給されるようになっている。そして、データ信号線駆動回路７から出力されるデータ信号（Ｂに関するデータ信号）は、２個のトランジスタ素子ＡＳＷＢｎａ・ＡＳＷＢｎｂの何れか一方と電圧補償回路４とを介してデータ信号線ＢＳＬｎに供給されるようになっている。

図１０は、液晶表示装置１ｂの駆動タイミングチャートの一例を示す図である。

図示されているように、データ信号線ＲＳＬｎに電気的に接続されている２個のトランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂの制御信号ＳＳＷＲａ・ＳＳＷＲｂは、１水平期間毎に、交互に立ち上がるように設定されており、トランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂは、１水平期間毎に交互に使用されるようになっている。

また、データ信号線ＧＳＬｎに電気的に接続されている２個のトランジスタ素子ＡＳＷＧｎａ・ＡＳＷＧｎｂの制御信号ＳＳＷＧａ・ＳＳＷＧｂも、同様に、１水平期間毎に、交互に立ち上がるように設定されており、トランジスタ素子ＡＳＷＧｎａ・ＡＳＷＧｎｂは、１水平期間毎に交互に使用されるようになっている。

そして、データ信号線ＢＳＬｎに電気的に接続されている２個のトランジスタ素子ＡＳＷＢｎａ・ＡＳＷＢｎｂの制御信号ＳＳＷＢａ・ＳＳＷＢｂも、同様に、１水平期間毎に、交互に立ち上がるように設定されており、トランジスタ素子ＡＳＷＢｎａ・ＡＳＷＢｎｂは、１水平期間毎に交互に使用されるようになっている。

なお、本実施の形態においては、トランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂと、トランジスタ素子ＡＳＷＧｎａ・ＡＳＷＧｎｂと、トランジスタ素子ＡＳＷＢｎａ・ＡＳＷＢｎｂとは、１水平期間毎に交互に使用されるように設定しているが、これに限定されることなく、１水平期間の整数倍期間毎に交互に使用されるように設定することもできる。

このような構成であるため、信号分配回路３ａに備えられた各トランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂ・・・の動作時間は、上述した実施の形態１の構成と比べると、半分となり、信号分配回路３ａに備えられた各トランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂ・・・の劣化を抑制することができ、長期間使用しても信頼性の高い液晶表示装置１ｂを実現することができる。

なお、本実施の形態においては、電圧補償回路４の各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢは以下のように設定されている。

電圧補償回路４の駆動信号ＳＣＬＲは、データ信号線ＲＳＬｎに電気的に接続されている２個のトランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂの制御信号ＳＳＷＲａ・ＳＳＷＲｂが立ち下がる（ＨｉｇｈからＬｏｗになる）タイミングに合わせて、立ち上がる（ＬｏｗからＨｉｇｈになる）ように設定されている。

また、電圧補償回路４の駆動信号ＳＣＬＧは、データ信号線ＧＳＬｎに電気的に接続されている２個のトランジスタ素子ＡＳＷＧｎａ・ＡＳＷＧｎｂの制御信号ＳＳＷＧａ・ＳＳＷＧｂが立ち下がる（ＨｉｇｈからＬｏｗになる）タイミングに合わせて、立ち上がる（ＬｏｗからＨｉｇｈになる）ように設定されている。

そして、電圧補償回路４の駆動信号ＳＣＬＢは、データ信号線ＢＳＬｎに電気的に接続されている２個のトランジスタ素子ＡＳＷＢｎａ・ＡＳＷＢｎｂの制御信号ＳＳＷＢａ・ＳＳＷＢｂが立ち下がる（ＨｉｇｈからＬｏｗになる）タイミングに合わせて、立ち上がる（ＬｏｗからＨｉｇｈになる）ように設定されている。

なお、本実施の形態においては、信号分配回路３ａの各制御信号ＳＳＷＲａ・ＳＳＷＲｂ・ＳＳＷＧａ・ＳＳＷＧｂ・ＳＳＷＢａ・ＳＳＷＢｂが立ち下がる（ＨｉｇｈからＬｏｗになる）タイミングと電圧補償回路４の各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢが立ち上がる（ＬｏｗからＨｉｇｈになる）タイミングとを一致させているが、これに限定されることはなく、電圧補償回路４の各駆動信号ＳＣＬＲ・ＳＣＬＧ・ＳＣＬＢが立ち上がるタイミングは、信号分配回路３ａの各制御信号ＳＳＷＲａ・ＳＳＷＲｂ・ＳＳＷＧａ・ＳＳＷＧｂ・ＳＳＷＢａ・ＳＳＷＢｂが立ち下がった後であり、１水平期間（１Ｈ期間）内のタイミングであればよい。

なお、本実施の形態においても、図示されているように、データ信号線駆動回路７からデータ信号ＱＩＮＤ１・ＱＩＮｎ・・・を出力する各出力線は、信号分配回路３ａと電圧補償回路４とを介して、ダミー画素ＤＰＩＸに電気的に接続されたデータ信号線ＤＳＬ１および有効画素ＰＩＸに電気的に接続されたデータ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎに電気的に接続されている。

図１１は、液晶表示装置１ｂにおいて、電圧補償回路４における容量をソース電極とドレイン電極とを短絡したトランジスタ素子で形成している場合を示す図である。

上記構成によれば、電圧補償回路４に備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎのレイアウトは、信号分配回路３ａに備えられたトランジスタ素子ＡＳＷＲｎａ・ＡＳＷＲｎｂ・ＡＳＷＧｎａ・ＡＳＷＧｎｂ・ＡＳＷＢｎａ・ＡＳＷＢｎｂのレイアウトと同様であるため、信号分配回路３ａで生じる寄生容量と同じ大きさとなるように、電圧補償回路４に備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎの容量を設計するのが容易となる。

〔実施の形態３〕
次に、図１２〜図１４に基づいて、本発明の第３の実施形態について説明する。本実施の形態は、電圧補償回路に備えられた駆動信号線が、１本化されている点において、実施の形態１とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。

図１２は、本実施の形態の液晶表示装置１ｃの回路構成を示す図である。

図示されているように、液晶表示装置１ｃに備えられた電圧補償回路４ａにおいては、駆動信号線ＣＬが１本である。

図１３は、液晶表示装置１ｃの駆動タイミングチャートの一例を示す図である。

本実施の形態においては、１本である駆動信号線ＣＬに供給する駆動信号ＳＣＬを以下のように設定している。

図示されているように、１水平期間内において、信号分配回路３の各制御信号ＳＳＷＲ・ＳＳＷＧ・ＳＳＷＢ中、タイミング的に一番後に立ち下がる制御信号ＳＳＷＢが立ち下がった後に、駆動信号ＳＣＬが立ち上がるように設定している。

なお、本実施の形態においては、制御信号ＳＳＷＢが立ち下がった後に、少し間隔をあけて駆動信号ＳＣＬが立ち上がるように設定しているが、これに限定されることはなく、制御信号ＳＳＷＢの立ち下がりタイミングに合わせて駆動信号ＳＣＬが立ち上がるように設定することもできる。

上記構成によれば、電圧補償回路４ａに備えられた駆動信号線ＣＬは、１本であるため、電圧補償回路４ａをより小さく形成することができ、液晶表示装置１ｃにおいて額縁領域の狭小化を実現することができる。

なお、本実施の形態においても、図示されているように、データ信号線駆動回路７からデータ信号ＱＩＮＤ１・ＱＩＮｎ・・・を出力する各出力線は、信号分配回路３と電圧補償回路４ａとを介して、ダミー画素ＤＰＩＸに電気的に接続されたデータ信号線ＤＳＬ１および有効画素ＰＩＸに電気的に接続されたデータ信号線ＲＳＬｎ・ＧＳＬｎ・ＢＳＬｎに電気的に接続されている。

図１４は、液晶表示装置１ｃにおいて、電圧補償回路４ａにおける容量をソース電極とドレイン電極とを短絡したトランジスタ素子で形成している場合を示す図である。

上記構成によれば、電圧補償回路４ａに備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎのレイアウトは、信号分配回路３に備えられたトランジスタ素子ＡＳＷＲｎ・ＡＳＷＧｎ・ＡＳＷＢｎのレイアウトと同様であるため、信号分配回路３で生じる寄生容量と同じ大きさとなるように、電圧補償回路４ａに備えられたトランジスタ素子ＢＳＷＲｎ・ＢＳＷＧｎ・ＢＳＷＢｎの容量を設計するのが容易となる。

本発明は上記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。

本発明は、半導体装置や、表示装置に適用することができる。

１ 液晶表示装置
３、３ａ 信号分配回路
４、４ａ 電圧補償回路
５ 走査信号線駆動回路
７ データ信号線駆動回路
８ 画素ＴＦＴ
ＰＩＸ 有効画素
ＤＰＩＸ ダミー画素
Ｒ１ 表示領域
ＱＩＮｎ データ信号
ＳＷｎ 分配制御信号線（制御信号線）
ＣＬｎ 駆動信号線
ＤＳＬｎ ダミーデータ信号線（ダミー画素列）
ＲＳＬｎ、ＧＳＬｎ、ＢＳＬｎ データ信号線
ＧＬｎ 走査信号線
ＣＲｎ、ＣＧｎ、ＣＢｎ 容量
ＡＳＷＲｎ、ＡＳＷＧｎ、ＡＳＷＢｎ トランジスタ素子（第１のトランジスタ素子）
ＢＳＷＲｎ、ＢＳＷＧｎ、ＢＳＷＢｎ トランジスタ素子（第２のトランジスタ素子）
ＳＳＷｎ 制御信号
ＳＣＬｎ 駆動信号
ＳＧＬｎ 走査信号

Claims (11)

1. 複数の走査信号線と複数のデータ信号線とマトリクス状に配された複数の画素とが設けられた表示領域と、
   複数の組からなる複数の第１のトランジスタ素子および上記複数の第１のトランジスタ素子を上記各組毎に水平期間の時分割で導通できるように駆動させるため、上記第１のトランジスタ素子のゲート電極に、上記各組毎に異なる制御信号を入力するための複数の制御信号線を備えた信号分配回路と、を備えた液晶表示装置であって、
   上記表示領域に表示する画像信号の各入力端子を複数の経路に分枝させた配線の各々は、上記複数の第１のトランジスタ素子の各々のソース電極およびドレイン電極の何れか一方と電気的に接続されており、
   上記複数の第１のトランジスタ素子の各々のソース電極およびドレイン電極の他方は、上記複数のデータ信号線の各々と電気的に接続されており、
   上記複数のデータ信号線に対応して設けられ、各データ信号線に一端が接続された容量素子と、上記容量素子の他端に接続され、上記第１のトランジスタ素子が導通状態から非導通状態となるように上記制御信号が変化後または、変化と同時に、
   上記変化が立ち下げの場合は、立ち上がり、上記変化が立ち上げの場合は、立ち下がり、上記水平期間の残存期間中、その状態を維持する駆動信号を上記容量素子に入力するための少なくとも１本の駆動信号線とを備えた電圧補償回路が備えられており、
   上記表示領域に形成された複数のデータ信号線における両端のデータ信号線と隣接する領域であり、上記表示領域の周辺領域にはダミーデータ信号線が設けられており、
   上記信号分配回路および上記電圧補償回路における上記複数のデータ信号線の各々には、上記ダミーデータ信号線が含まれていることを特徴とする液晶表示装置。
2. 上記電圧補償回路における容量素子は、ソース電極とドレイン電極とを短絡させた第２のトランジスタ素子で形成されていることを特徴とする請求項１に記載の液晶表示装置。
3. 上記第１のトランジスタ素子および上記第２のトランジスタ素子におけるゲート電極とソース電極との平面視における重なり面積と、上記ゲート電極とドレイン電極との平面視における重なり面積とは等しく形成されており、
   上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、同一膜によって形成されており、
   上記第２の半導体層のチャネル長は、上記第１の半導体層のチャネル長と等しく、
   上記第２の半導体層のチャネル幅は、上記第１の半導体層のチャネル幅の半分であることを特徴とする請求項２に記載の液晶表示装置。
4. 上記電圧補償回路に備えられた駆動信号線は、１本であり、
   上記水平期間内においてタイミング的に一番後の上記制御信号が導通状態から非導通状態となるように変化後または、変化と同時に、上記駆動信号が変化するように設定されていることを特徴とする請求項１から３の何れか１項に記載の液晶表示装置。
5. 上記分枝させた配線の各々は、さらに分枝され、上記複数の第１のトランジスタ素子を介して、一つの上記データ信号線に接続されており、
   上記一つの上記データ信号線に接続され、上記さらに分枝された配線に電気的に接続されている複数の第１のトランジスタ素子の各々は、上記水平期間の１以上の整数倍期間毎に順次駆動されることを特徴とする請求項１から４の何れか１項に記載の液晶表示装置。
6. 上記信号分配回路と上記電圧補償回路とは、上記表示領域とともにモノリシックに形成されていることを特徴とする請求項１から５の何れか１項に記載の液晶表示装置。
7. 上記信号分配回路と上記電圧補償回路とは、上記表示領域を間に挟んで形成されていることを特徴とする請求項１から６の何れか１項に記載の液晶表示装置。
8. 上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、微結晶シリコンで形成されていることを特徴とする請求項２または３に記載の液晶表示装置。
9. 上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、非晶質シリコンで形成されていることを特徴とする請求項２または３に記載の液晶表示装置。
10. 上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、酸化物で形成されていることを特徴とする請求項２または３に記載の液晶表示装置。
11. 上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層とは、微結晶シリコンと非晶質シリコンとが積層されて形成されていることを特徴とする請求項２または３に記載の液晶表示装置。

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