WO2018190245A1 - アクティブマトリクス基板および表示装置 - Google Patents

アクティブマトリクス基板および表示装置 Download PDF

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山本　薫
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シャープ株式会社
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Definitions

  • the present invention relates to an active matrix substrate, and more particularly to an active matrix substrate having a demultiplexer circuit.
  • the present invention also relates to a display device including such an active matrix substrate.
  • An active matrix substrate used for a liquid crystal display device or the like has a display area having a plurality of pixels and an area other than the display area (non-display area or frame area).
  • the display region includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • a switching element such as a thin film transistor (hereinafter referred to as “amorphous silicon TFT”) or a TFT having a polycrystalline silicon film as an active layer (hereinafter referred to as “polycrystalline silicon TFT”). Is widely used.
  • oxide semiconductor TFT instead of amorphous silicon or polycrystalline silicon as a material for the active layer of TFT.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • Peripheral circuits such as drive circuits may be formed monolithically (integrally) in the non-display area of the active matrix substrate.
  • the drive circuit monolithically, it is possible to reduce the cost by narrowing the non-display area (narrowing the frame) and simplifying the mounting process.
  • the gate driver circuit may be formed monolithically and the source driver circuit may be mounted by a COG (Chip-on-Glass) method.
  • a demultiplexer (DEMUX) circuit such as a source switching (Source-Shared-Driving: SSD) circuit monolithically in addition to a gate driver (for example, Patent Documents 1 and 2).
  • the SSD circuit is a circuit that distributes a video signal from one video signal line connected to each terminal of the source driver to a plurality of source lines.
  • the region (terminal portion / wiring forming region) in which the terminal portion and the wiring are arranged in the non-display region can be further narrowed.
  • the cost of the driver IC can be reduced.
  • Peripheral circuits such as drive circuits and SSD circuits include TFTs.
  • TFTs a TFT disposed as a switching element in each pixel in the display region
  • circuit TFT a TFT constituting a peripheral circuit
  • TFTs used as switching elements in the DEMUX circuit (SSD circuit) are referred to as “DEMUX circuit TFTs”.
  • the DEMUX circuit TFT is preferably an oxide semiconductor TFT using the same oxide semiconductor film as the pixel TFT from the viewpoint of the manufacturing process.
  • an oxide semiconductor TFT Since an oxide semiconductor has a mobility that is about an order of magnitude smaller than that of polycrystalline silicon, an oxide semiconductor TFT has a smaller current driving capability than a polycrystalline silicon TFT. Therefore, when a TFT for a DEMUX circuit is formed using an oxide semiconductor, it is necessary to increase the size of the TFT (increase the channel width) or increase the driving voltage as compared with the case where polycrystalline silicon is used. There is. When the size of the TFT is increased, the gate capacitance load increases and the drive power of the DEMUX circuit increases. On the other hand, even if the TFT drive voltage is increased, the drive power of the DEMUX circuit increases.
  • the present invention has been made in view of the above problems, and an object thereof is to reduce driving power of an active matrix substrate having a demultiplexer circuit.
  • An active matrix substrate is an active matrix substrate having a display region including a plurality of pixel regions and a peripheral region located around the display region, and the substrate is provided on the substrate.
  • the demultiplexer circuit further includes a plurality of boost circuits capable of boosting a voltage applied to the gate electrodes of the n switching TFTs.
  • each of the plurality of boost circuits boosts the potential of the first node precharged by the set unit and the set unit that precharges the first node connected to the gate electrode.
  • the demultiplexer circuit includes a first drive signal line that supplies a first drive signal to the set unit, a second drive signal line that supplies a second drive signal to the reset unit, and the boost unit. And a third drive signal line for supplying a third drive signal.
  • the set unit includes a gate TFT connected to the first drive signal line and includes a diode-connected set TFT, and the reset unit is connected to the second drive signal line.
  • a reset TFT configured to pull down the potential of the first node, wherein the boost unit includes a first capacitor electrode connected to the third drive signal line, A boost capacitive element having a second capacitive electrode connected to the first node;
  • the set TFT has a source electrode and a drain electrode, one of which is connected to the first drive signal line and the other of which is connected to the first node.
  • the other has a source electrode and a drain electrode connected to the first node and to which the other is given a constant potential.
  • the set TFT has a source electrode and a drain electrode, one of which is connected to the first drive signal line and the other of which is connected to the first node.
  • a source electrode and a drain electrode are connected to the first node and the other is connected to the first drive signal line.
  • the set unit includes a gate TFT connected to the first drive signal line and includes a diode-connected set TFT
  • the boost unit includes a gate connected to the first node.
  • a boost TFT having an electrode, and a source electrode and a drain electrode, one of which is connected to the third drive signal line and the other of which is connected to a second node different from the first node.
  • first and second reset TFTs having a gate electrode connected to the second drive signal line and configured to pull down the potential of the first node.
  • One of the TFTs has a source electrode and a drain electrode connected to the first node, and one of the second reset TFTs is connected to the second node. Having over source electrode and the drain electrode.
  • the set TFT has a source electrode and a drain electrode, one of which is connected to the first drive signal line and the other of which is connected to the first node.
  • a constant potential is applied to the other of the source electrode and the drain electrode and the other of the source electrode and the drain electrode of the second reset TFT.
  • the set TFT has a source electrode and a drain electrode, one of which is connected to the first drive signal line and the other of which is connected to the first node.
  • the other of the source electrode and the drain electrode and the other of the source electrode and the drain electrode of the second reset TFT are connected to the first drive signal line.
  • the boost unit further includes a boost capacitor element having a first capacitor electrode connected to the first node and a second capacitor electrode connected to the second node.
  • each of the n switching TFTs included in each of the plurality of unit circuits includes a first switching TFT and a second switching TFT which are turned on at different timings within one horizontal scanning period
  • the plurality of boost circuits include a first boost circuit connected to the first switching TFT and a second boost circuit connected to the second switching TFT, and the first boost circuit for the first boost circuit
  • the drive signal line also serves as the second drive signal line for the second boost circuit
  • the first drive signal line for the second boost circuit also serves as the second drive signal line for the first boost circuit.
  • each of the set unit and the reset unit includes a plurality of TFTs connected in series with each other.
  • the n switching TFTs included in each of the plurality of unit circuits are two switching TFTs, and each of the plurality of boost circuits is connected to each of the two switching TFTs. Two boost circuits.
  • the n switching TFTs included in each of the plurality of unit circuits are two switching TFTs, and the two switching TFTs are turned on at different timings within one horizontal scanning period.
  • the n switching TFTs included in each of the plurality of unit circuits are two switching TFTs, and the two switching TFTs are turned on at different timings within one horizontal scanning period.
  • the plurality of boost circuits are connected in common to the first switching TFTs of three or more unit circuits of the plurality of unit circuits. 1 boost circuit and a second boost circuit commonly connected to the second switching TFTs of the three or more unit circuits.
  • the n switching TFTs included in each of the plurality of unit circuits are three switching TFTs, and each of the plurality of unit circuits includes three of the plurality of boost circuits. Each of the three boost circuits is connected to each of the three switching TFTs.
  • the n switching TFTs included in each of the plurality of unit circuits are three switching TFTs, and the three switching TFTs are turned on at different timings within one horizontal scanning period.
  • the first boost circuit connected, the second boost circuit connected in common to the second switching TFTs of the two unit circuits, and the third switching TFT of the two unit circuits are connected in common.
  • a third boost circuit is connected to the third boost circuit.
  • the n switching TFTs included in each of the plurality of unit circuits are three switching TFTs, and the three switching TFTs are turned on at different timings within one horizontal scanning period.
  • the plurality of boost circuits are common to the first switching TFTs of three or more unit circuits of the plurality of unit circuits. Common to the first boost circuit connected to the second switching circuit, the second boost circuit commonly connected to the second switching TFTs of the three or more unit circuits, and the third switching TFT of the three or more unit circuits.
  • a third boost circuit connected to the first boost circuit.
  • the demultiplexer circuit further includes a plurality of clear circuits each connected to each of the plurality of boost circuits and initializing the corresponding boost circuit at a predetermined timing.
  • the clear circuit includes a clear TFT having a gate electrode to which a clear signal is supplied, and a source electrode and a drain electrode, one of which is connected to the first node and the other is supplied with a constant potential.
  • the plurality of boost circuits include two or more boost circuits that are driven at the same timing, and the demultiplexer circuit includes some boost circuits of the two or more boost circuits.
  • each of the n switching TFTs includes an oxide semiconductor layer as an active layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • each of the n switching TFTs is a PMOS transistor including a polycrystalline silicon semiconductor layer as an active layer.
  • a display device includes an active matrix substrate having any one of the above-described configurations.
  • the driving power of the active matrix substrate provided with the demultiplexer circuit can be reduced.
  • FIG. 2 is a schematic diagram illustrating an example of a planar structure of an active matrix substrate 100 in Embodiment 1.
  • FIG. 2 is a diagram illustrating an example of a configuration of a DEMUX circuit 10 included in an active matrix substrate 100.
  • FIG. 2 is a diagram illustrating an example of a configuration of a boost circuit 20 included in a DEMUX circuit 10.
  • FIG. 3 is a timing chart for explaining the operation of the DEMUX circuit 10; 3 is a diagram illustrating an example of a specific configuration of a set unit 21, a reset unit 22, and a boost unit 23 included in the boost circuit 20.
  • FIG. 1 is a schematic diagram illustrating an example of a planar structure of an active matrix substrate 100 in Embodiment 1.
  • FIG. 2 is a diagram illustrating an example of a configuration of a DEMUX circuit 10 included in an active matrix substrate 100.
  • FIG. 2 is a diagram illustrating an example of a configuration of a boost circuit 20 included in a DEMUX circuit 10.
  • FIG. 3 is a timing chart for explaining the operation of the boost circuit 20; It is a figure which shows the structure of 10 A of DEMUX circuits with which the active matrix board
  • (A) And (b) is a figure which shows the structure of the DEMUX circuit 10K with which the active matrix substrate in Embodiment 12 is provided.
  • 3 is a timing chart for explaining the operation of a DEMUX circuit 10K.
  • (A) And (b) is a figure which shows the structure of the DEMUX circuit 10L with which the active matrix substrate in Embodiment 13 is provided. It is a timing chart for demonstrating operation
  • (A) is a timing chart when the drive signal of the DEMUX circuit is toggled once within one horizontal scanning period
  • (b) is the timing chart when the drive signal of the DEMUX circuit is toggled once within two horizontal scanning periods. It is a timing chart in the case of.
  • FIG. 1 is a schematic diagram illustrating an example of a planar structure of an active matrix substrate 100 in the present embodiment. As shown in FIG. 1, the active matrix substrate 100 includes a display region DR and a peripheral region FR.
  • the display area DR includes a plurality of pixel areas PIX.
  • the pixel area PIX is an area corresponding to a pixel of the display device.
  • the pixel region PIX may be simply referred to as “pixel”.
  • the plurality of pixel regions PIX are arranged in a matrix including a plurality of rows and a plurality of columns.
  • a display region DR is defined by a plurality of pixel regions PIX arranged in a matrix.
  • the peripheral area FR is located around the display area DR.
  • the peripheral area FR is an area that does not contribute to display and is sometimes called a “non-display area” or a “frame area”.
  • the components of the active matrix substrate 100 are supported by the substrate 1.
  • the substrate 1 is, for example, a glass substrate.
  • a plurality of gate bus lines (scanning lines) GL and a plurality of source bus lines (signal lines) SL are provided on the substrate 1.
  • the plurality of gate bus lines GL each extend along the row direction.
  • the plurality of source bus lines SL extend along the column direction.
  • the gate bus lines GL in the first row, the second row,..., The xth row are indicated as “GL1”, “GL2”,.
  • the source bus lines SL in the columns,..., Are indicated as “SL1”, “SL2”,.
  • a region surrounded by two adjacent gate bus lines GL and two adjacent source bus lines SL is a pixel region PIX.
  • Each pixel region PIX includes a thin film transistor 2 and a pixel electrode 3.
  • the thin film transistor 2 is also referred to as a “pixel TFT”.
  • the gate electrode and the source electrode of the thin film transistor 2 are connected to the corresponding gate bus line GL and the corresponding source bus line SL, respectively.
  • the drain electrode of the thin film transistor 2 is connected to the pixel electrode 3.
  • an electrode (common electrode) 4 common to the plurality of pixel regions PIX on the active matrix substrate 100. Is provided.
  • the common electrode 4 is provided on a counter substrate that is disposed to face the active matrix substrate 100 with a liquid crystal layer interposed therebetween.
  • gate drivers scanning line driving circuits
  • source driver signal line driving circuit
  • DEMUX demultiplexer circuit 10
  • the DEMUX circuit 10 functions as an SSD circuit that drives the source bus line SL in a time division manner.
  • the gate drivers 5A and 5B and the DEMUX circuit 10 are integrally (monolithically) formed on the substrate 1, and the source driver 6 is mounted on the substrate 1 (for example, COG mounting). .
  • the gate driver 5A for driving the odd-numbered gate bus lines GL is arranged on the left side with respect to the display region DR, and the even-numbered gates on the right side with respect to the display region DR.
  • a gate driver 5B for driving the bus line GL is arranged.
  • Each of the odd-numbered gate bus lines GL is connected to each of a plurality of output terminals (not shown) of the gate driver 5A.
  • Each of the even numbered gate bus lines GL is connected to each of a plurality of output terminals (not shown) of the gate driver 5B.
  • Each of the gate drivers 5A and 5B includes a shift register circuit 5a.
  • the source driver 6 is disposed below the display area DR, and the DEMUX circuit 10 is disposed between the source driver 6 and the display area DR.
  • the source driver 6 includes a plurality of output terminals (not shown).
  • a plurality of signal output lines (video signal lines) VL are provided in a region located between the source driver 6 and the DEMUX circuit 10.
  • Each of the plurality of signal output lines VL is connected to each of a plurality of output terminals of the source driver 6.
  • the first, second,..., Z-th signal output line VL is denoted as “VL1”, “VL2”,.
  • the DEMUX circuit 10 distributes the display signal supplied from one signal output line VL to two or more source bus lines SL.
  • the DEMUX circuit 10 will be described in more detail with reference to FIG.
  • FIG. 2 is a diagram illustrating an example of the configuration of the DEMUX circuit 10.
  • the DEMUX circuit 10 includes a plurality of unit circuits 11 supported on the substrate 1.
  • Each of the plurality of unit circuits 11 distributes a display signal from one signal output line VL to n (n is an integer of 2 or more) source bus lines SL.
  • two unit circuits 11 are shown.
  • One of the two unit circuits 11 (hereinafter also referred to as “first unit circuit”) 11A distributes the display signal from the signal output line VL1 to the source bus lines SL1 and SL3, and the other (hereinafter referred to as “second”).
  • 11B also referred to as “unit circuit” distributes display signals from the signal output line VL2 to the source bus lines SL2 and SL4.
  • Each unit circuit 11 includes n (here, two) branch wirings BL and n (here, two) switching TFTs 12.
  • each of the two switching TFTs 12 of each unit circuit 11 is connected to each of the two branch wirings BL.
  • the two switching TFTs 12 individually (independently) control on / off the electrical connection between the two branch lines BL and the two source bus lines SL.
  • each of the two switching TFTs 12 includes an oxide semiconductor layer as an active layer (that is, an oxide semiconductor TFT).
  • One of the two switching TFTs 12A and 12C of the first unit circuit 11A controls on / off of the electrical connection between the branch line BL1 and the source bus line SL1, and the other 12C includes the branch line BL3 and the source.
  • On / off control of electrical connection with the bus line SL3 is performed.
  • the source electrode and the drain electrode of the former switching TFT 12A are connected to the branch wiring BL1 and the source bus line SL1, respectively, and the source electrode and the drain electrode of the latter switching TFT 12C are connected to the branch wiring BL3 and the source bus line SL3, respectively. Has been.
  • One of the two switching TFTs 12B and 12D of the second unit circuit 11B controls on / off of the electrical connection between the branch line BL2 and the source bus line SL2, and the other 12D includes the branch line BL4 and the source.
  • On / off control of electrical connection with the bus line SL4 is performed.
  • the source electrode and drain electrode of the former switching TFT 12B are connected to the branch line BL2 and the source bus line SL2, respectively, and the source electrode and drain electrode of the latter switching TFT 12D are connected to the branch line BL4 and the source bus line SL4, respectively. Has been.
  • the DEMUX circuit 10 in the present embodiment includes a plurality of boost circuits 20 that can boost the voltage applied to the gate electrodes of n (here, two) switching TFTs 12 of each unit circuit 11. Further included.
  • one boost circuit 20 is connected to each switching TFT 12.
  • the gate electrodes of the switching TFTs 12A, 12B, 12C, and 12D are connected to the output sides of the boost circuits 20A, 20B, 20C, and 20D, respectively.
  • each boost circuit 20 is driven by a drive signal group supplied from the first drive signal line DL1, the second drive signal line DL2, and the third drive signal line DL3.
  • the drive signal supplied by the first drive signal line DL1 is referred to as “first drive signal”
  • the drive signal supplied by the second drive signal line DL2 is referred to as “second drive signal”
  • third drive is performed.
  • the drive signal supplied by the signal line DL3 may be referred to as a “third drive signal”.
  • boosting by the boost circuit 20 is performed so that the driving amplitude of the gate potential of the switching TFT 12 increases in accordance with the amplitudes of the first driving signal, the second driving signal, and the third driving signal. .
  • the boost circuits 20A and 20B are driven by the first drive signal line DL1A, the second drive signal line DL2A, and the third drive signal line DL3A of one of the drive signal line groups DG1 and DG2.
  • the boost circuits 20C and 20D are driven by the first drive signal line DL1B, the second drive signal line DL2B, and the third drive signal line DL3B of the other DG2 of the drive signal line groups DG1 and DG2.
  • the DEMUX circuit 10 includes the boost circuit 20 that can boost the voltage applied to the gate electrode of the switching TFT 12, so that the DEMUX circuit can be effectively driven.
  • the voltage can be increased. Therefore, since the DEMUX circuit can be driven with a drive signal having a relatively small amplitude, power consumption due to charge / discharge of the drive signal can be reduced.
  • the voltage (driving voltage) applied to the gate electrode of the switching TFT 12 can be increased by the boost circuit 20, it is possible to increase the charging capability by reducing the resistance (ON resistance) of the switching TFT 12 at the time of selection. it can. Furthermore, since the drive voltage can be increased, the size of the switching TFT 12 can be reduced.
  • the layout size of the DEMUX circuit 10 can be reduced, and the peripheral region FR can be narrowed (a narrow frame).
  • the layout size of the DEMUX circuit 10 can be reduced, and the peripheral region FR can be narrowed (a narrow frame).
  • FIG. 3 is a diagram illustrating an example of the configuration of the boost circuit 20.
  • the boost circuit 20 includes a set unit 21, a reset unit 22, and a boost unit 23.
  • the set unit 21, the reset unit 22, and the boost unit 23 are connected to a first node N1 connected to the gate electrode of the switching TFT 12, respectively.
  • the set unit 21 is connected to the first drive signal line DL1
  • the reset unit 22 is connected to the second drive signal line DL2
  • the boost unit 23 is connected to the third drive signal line DL3.
  • the set unit 21 is supplied with the first drive signal (set signal) from the first drive signal line DL1, and precharges the first node N1.
  • the boost unit 23 is supplied with the third drive signal (boost signal) from the third drive signal line DL3, and boosts the potential of the first node N1 precharged by the set unit 21.
  • the reset unit 22 is supplied with the second drive signal (reset signal) from the second drive signal line DL2, and resets the potential of the first node N1.
  • FIG. 4 is a timing chart for explaining the operation of the DEMUX circuit 10.
  • FIG. 4 shows first drive signal lines DL1A and DL1B, second drive signal lines DL2A and DL2B, third drive signal lines DL3A and DL3B, first nodes N1A and N1B, signal output lines VL, and source bus lines SL1 and SL3. The potential is shown.
  • the potential of the first drive signal line DL1A becomes high level
  • the potential of the second drive signal line DL2A becomes low level
  • the first drive signal is input as a set signal to the set unit 21 of the boost circuit 20A.
  • the first node N1A connected to the gate electrode of the switching TFT 12A is precharged.
  • the potential of the signal output line VL that is, the display signal
  • charging of the selected source bus line SL1 is started.
  • the potential of the third drive signal line DL3A becomes high level, and the third drive signal is input to the boost unit 23 of the boost circuit 20A as a boost signal.
  • the potential of the first node N1A is boosted.
  • the source bus line SL1 is sufficiently charged via the switching TFT 20A.
  • the potential of the first drive signal line DL1A is low level
  • the potential of the second drive signal line DL2A is high level
  • the potential of the third drive signal line DL3A is low level
  • the second drive signal is reset.
  • a signal is input to the reset unit 22 of the boost circuit 20A.
  • the potential of the first node N1A is reset.
  • the switching TFT 20A is turned off, and the potential of the source bus line SL1 is determined.
  • the potential of the first drive signal line DL1B becomes high level
  • the potential of the second drive signal line DL2B becomes low level
  • the first drive signal is input to the set unit 21 of the boost circuit 20B as a set signal.
  • the first node N1B connected to the gate electrode of the switching TFT 12B is precharged.
  • the potential of the signal output line VL that is, the display signal
  • the potential of the signal output line VL changes to the write voltage level, and charging of the selected source bus line SL3 is started.
  • the potential of the third drive signal line DL3B becomes high level, and the third drive signal is input to the boost unit 23 of the boost circuit 20B as a boost signal.
  • the potential of the first node N1B is boosted.
  • the source bus line SL3 is sufficiently charged via the switching TFT 20B.
  • the potential of the first drive signal line DL1B is low level
  • the potential of the second drive signal line DL2B is high level
  • the potential of the third drive signal line DL3B is low level
  • the second drive signal is reset signal Is input to the reset unit 22 of the boost circuit 20B.
  • the potential of the first node N1B is reset.
  • the switching TFT 12B is turned off, and the potential of the source bus line SL3 is determined.
  • FIG. 5 is a diagram illustrating an example of a specific configuration of the set unit 21, the reset unit 22, and the boost unit 23 of the boost circuit 20.
  • the setting unit 21 includes a TFT (hereinafter referred to as “setting TFT”) 24.
  • the setting TFT 24 is diode-connected, and the gate electrode and the drain electrode of the setting TFT 24 are connected to the first drive signal line DL1.
  • the source electrode of the setting TFT 24 is connected to the first node N1.
  • the reset unit 22 includes a TFT (hereinafter referred to as “reset TFT”) 25.
  • the gate electrode of the reset TFT 25 is connected to the second drive signal line DL2.
  • the reset TFT 25 is configured to pull down the potential of the first node N1. Specifically, the source electrode of the reset TFT 25 is given a constant potential (negative power supply potential VSS), and the drain electrode of the reset TFT 25 is connected to the first node N1.
  • the boost unit 23 includes a capacitive element (hereinafter referred to as “boost capacitive element”) 26.
  • the boost capacitor 26 includes an electrode (first capacitor electrode) connected to the third drive signal line DL3 and an electrode (second capacitor electrode) connected to the first node N1.
  • FIG. 6 is a timing chart for explaining the operation of the boost circuit 20.
  • FIG. 6 shows the potentials of the first drive signal line DL1, the second drive signal line DL2, the third drive signal line DL3, the first node N1, the signal output line VL, and the source bus line SL.
  • the high level of the potentials of the first drive signal line DL1, the second drive signal line DL2, and the third drive signal line DL3 is “VDH”, and the low level is “VDL”.
  • VDH is, for example, 10V
  • VDL is, for example, -10V.
  • the setting TFT 24 is turned on and the first node N1 is precharged.
  • the threshold voltage of the setting TFT 24 is Vth
  • the first node N1 is precharged to a potential of (VDH ⁇ Vth).
  • the potential of the first node N1 is boosted.
  • the degree of boosting differs according to the ratio of the capacitance value Cbst of the boosting capacitive element 26 to the total load capacitance (total load capacitance) Cn1 of the first node N1.
  • the potential of the first node N1 is (VDH ⁇ Vth) To ⁇ (VDH ⁇ Vth) + (VDH ⁇ VDL) ⁇ (0.1 / 0.2) ⁇ .
  • VDH 10V
  • VDL ⁇ 10V
  • Vth 2V
  • FIG. 7 is a diagram illustrating a configuration of a DEMUX circuit 10A included in the active matrix substrate of the present embodiment.
  • the boost unit 23 of the boost circuit 20 includes a boost capacitive element 26.
  • the boost unit 23 includes a TFT (hereinafter referred to as “boost TFT”) 27.
  • the gate electrode of the boost TFT 27 is connected to the first node N1, and the drain electrode of the boost TFT 27 is connected to the third drive signal line DL3.
  • the source electrode of the boost TFT 27 is connected to a second node N2 different from the first node N1.
  • the reset unit 22 of the boost circuit 20 is configured by one reset TFT 25.
  • the reset unit 22 includes two reset TFTs 25 and 28 configured to pull down the potential of the first node N1. ing.
  • the gate electrode of one of the reset TFTs 25 and 28 (first reset TFT) 25 is connected to the second drive signal line DL2.
  • the source electrode of the first reset TFT 25 is given a constant potential (negative power supply potential VSS), and the drain electrode of the first reset TFT 25 is connected to the first node N1.
  • the gate electrode of the other (second reset TFT) 28 of the reset TFTs 25 and 28 is connected to the second drive signal line DL2.
  • the source electrode of the second reset TFT 28 is given a constant potential (negative power supply potential VSS), and the drain electrode of the second reset TFT 28 is connected to the second node N2 (that is, via the second node N2). Connected to the source electrode of the boosting TFT 27).
  • the boost unit 23 is configured by the boost TFT 27 instead of the boost capacitor element 26, the signal load can be reduced, and further reduction in power consumption and speed can be achieved. it can.
  • the boost circuit 20 is driven by a drive signal as shown in the timing chart illustrated in FIG. 4 in the same manner as when the boost unit 23 is configured by the boost capacitance element 26. Can be driven.
  • the degree of boosting by the boost circuit 20 is determined according to the ratio of the capacitance value Ctft_on in the ON state of the boost TFT 27 to the total load capacitance Cn1 of the first node N1. . Therefore, if the capacitance value Ctft_on is the same as the capacitance value Cbst of the boost capacitor 26, the degree of boosting is the same as when the boost unit 23 is configured by the boost capacitor 26.
  • the boost TFT 27 has an electrode layout in which the capacitance hanging from the third drive signal line DL3 is reduced as much as possible.
  • FIG. 8 shows an electrode layout of the boost TFT 27 (shape and arrangement of the gate electrode 27g, the source electrode 27s, and the drain electrode 27d).
  • the source electrode 27 s extends so as to branch from a wiring connected to the second node N ⁇ b> 2 (the same reference numeral “N2” as that of the second node N ⁇ b> 2 is attached).
  • the drain electrode 27d extends so as to branch from the third drive signal line DL3, and the gate electrode 27g is disposed so as not to overlap the third drive signal line DL3 itself. Therefore, it is possible to reduce the capacity hanging from the third drive signal line DL3.
  • FIG. 9 is a diagram showing a configuration of a DEMUX circuit 10B provided in the active matrix substrate of the present embodiment.
  • the boost unit 23 includes a boost TFT 27.
  • the boost unit 23 includes a capacitive element (boost capacitive element) 29 in addition to the boost TFT 27.
  • Boost capacitor element 29 includes an electrode (first capacitor electrode) connected to first node N1 and an electrode (second capacitor electrode) connected to second node N2.
  • the boost unit 23 when the boost unit 23 includes the boost capacitor element 29 in addition to the boost TFT 27, the potential of the first node N1 can be boosted with higher efficiency. In addition, an effect of preventing oscillation can be obtained.
  • FIG. 10 is a diagram showing a configuration of a DEMUX circuit 10C included in the active matrix substrate of the present embodiment.
  • one boost circuit 20 is connected to each switching TFT 12.
  • one boost circuit 20 is connected to two switching TFTs 12 as shown in FIG. More specific description will be given below.
  • the two switching TFTs 12 included in the first unit circuit 11A are a first switching TFT 12A and a second switching TFT 12C that are turned on at different timings within one horizontal scanning period.
  • the two switching TFTs 12 included in the second unit circuit 11B are a first switching TFT 12B and a second switching TFT 12D that are turned on at different timings within one horizontal scanning period.
  • One of the two boost circuits 20A and 20B shown in FIG. 10 is commonly connected to the first switching TFT 12A of the first unit circuit 11A and the first switching TFT 12B of the second unit circuit 11B.
  • the other 20B is commonly connected to the second switching TFT 12C of the first unit circuit 11A and the second switching TFT 12D of the second unit circuit 11B.
  • one boost circuit 20 is shared by two switching TFTs 12 selected simultaneously. Therefore, the number of circuit elements can be reduced. In addition, since the load is reduced by reducing the number of circuit elements, it is possible to further reduce power consumption. Furthermore, since the circuit area can be reduced by reducing the number of circuit elements, the layout size can be reduced and the frame can be further narrowed.
  • FIG. 11 is a diagram showing a configuration of a DEMUX circuit 10D provided in the active matrix substrate of the present embodiment.
  • FIG. 11 shows four unit circuits (hereinafter referred to as “first unit circuit”, “second unit circuit”, “third unit circuit”, and so on) among the plurality of unit circuits 11 included in the DEMUX circuit 10D. 11A, 11B, 11C and 11D are shown.
  • the first unit circuit 11A includes two branch lines BL1 and BL5 and two switching TFTs 12A and 12E, and distributes a display signal from the signal output line VL1 to the source bus lines SL1 and SL5.
  • the two switching TFTs (first switching TFT and second switching TFT) 12A and 12E of the first unit circuit 11A are turned on at different timings within one horizontal scanning period.
  • the second unit circuit 11B includes two branch lines BL2 and BL6 and two switching TFTs 12B and 12F, and distributes a display signal from the signal output line VL2 to the source bus lines SL2 and SL6.
  • the two switching TFTs (first switching TFT and second switching TFT) 12B and 12F of the second unit circuit 11B are turned on at different timings within one horizontal scanning period.
  • the third unit circuit 11C includes two branch lines BL3 and BL7 and two switching TFTs 12C and 12G, and distributes a display signal from the signal output line VL3 to the source bus lines SL3 and SL7.
  • the two switching TFTs (first switching TFT and second switching TFT) 12C and 12G of the third unit circuit 11C are turned on at different timings within one horizontal scanning period.
  • the fourth unit circuit 11D includes two branch lines BL4 and BL8 and two switching TFTs 12D and 12H, and distributes a display signal from the signal output line VL4 to the source bus lines SL4 and SL8.
  • the two switching TFTs (first switching TFT and second switching TFT) 12D and 12H of the fourth unit circuit 11D are turned on at different timings within one horizontal scanning period.
  • One of the two boost circuits 20A and 20B shown in FIG. 11 includes a first switching TFT 12A of the first unit circuit 11A, a first switching TFT 12B of the second unit circuit 11B, and a first of the third unit circuit 11C.
  • the switching TFT 12C and the first switching TFT 12D of the fourth unit circuit 11D are connected in common.
  • the other 20B is connected to the second switching TFT 12E of the first unit circuit 11A, the second switching TFT 12F of the second unit circuit 11B, the second switching TFT 12G of the third unit circuit 11C, and the second switching TFT 12H of the fourth unit circuit 11D. Commonly connected.
  • one boost circuit 20 is shared by four switching TFTs 12 selected simultaneously. Therefore, the number of circuit elements can be further reduced as compared with the fourth embodiment in which one boost circuit 20 is shared by two switching TFTs 12. Therefore, further reduction in power consumption and further narrowing of the frame can be achieved.
  • one boost circuit 20 is shared by four switching TFTs 12 .
  • the embodiment is implemented.
  • the number of circuit elements can be reduced as compared with the fourth embodiment.
  • One boost circuit 20 may be shared by three switching TFTs 12 selected simultaneously, or one boost circuit 20 may be shared by five or more switching TFTs 12 selected simultaneously.
  • FIG. 12 is a diagram showing a configuration of a DEMUX circuit 10E included in the active matrix substrate of the present embodiment.
  • each unit circuit 11 distributes a display signal from one signal output line VL to two source bus lines SL.
  • each unit circuit 11 distributes a display signal from one signal output line VL to three source bus lines SL. More specific description will be given below.
  • FIG. 12 shows two unit circuits (first unit circuit and second unit circuit) 11A and 11B among the plurality of unit circuits 11 included in the DEMUX circuit 10E.
  • the first unit circuit 11A includes three branch wirings BL1, BL3, and BL5 and three switching TFTs 12A, 12C, and 12E, and three source bus lines SL1, SL3 and one signal output line VL1. Distribute the display signal to SL5.
  • the second unit circuit 11B includes three branch lines BL2, BL4, and BL6 and three switching TFTs 12B, 12D, and 12F, and three source bus lines SL2, SL4, and one signal output line VL2.
  • the display signal is distributed to SL6.
  • the DEMUX circuit 10E includes a plurality of boost circuits 20 that can boost the voltage applied to the gate electrodes of the three switching TFTs 12 of each unit circuit 11.
  • one boost circuit 20 is connected to each switching TFT 12.
  • the gate electrodes of the switching TFTs 12A, 12B, 12C, 12D, 12E, and 12F are connected to the output sides of the boost circuits 20A, 20B, 20C, 20D, 20E, and 20F, respectively.
  • the boost circuits 20A and 20B are driven by the first drive signal line DL1A, the second drive signal line DL2A, and the third drive signal line DL3A of the drive signal line group DG1.
  • the boost circuits 20C and 20D are driven by the first drive signal line DL1B, the second drive signal line DL2B, and the third drive signal line DL3B of the drive signal line group DG2, and the boost circuits 20E and 20F are driven signal line groups. It is driven by the first drive signal line DL1C, the second drive signal line DL2C, and the third drive signal line DL3C of DG3.
  • each unit circuit 11 distributes the display signal from one signal output line VL to three source bus lines SL. Therefore, compared with the first to fifth embodiments, the number of signal output lines VL is reduced. Can be reduced. Therefore, it is possible to further reduce the frame by reducing the wiring area (area where the signal output line VL is arranged). Furthermore, since the number of amplifiers of the source driver 6 to be COG mounted can be reduced, the chip size can be further reduced. Therefore, the number of chips that can be taken from the wafer increases, and the chip cost can be reduced.
  • FIG. 13 is a diagram showing a configuration of a DEMUX circuit 10F included in the active matrix substrate of the present embodiment.
  • one boost circuit 20 is connected to each switching TFT 12.
  • FIG. 13 On the other hand, in the DEMUX circuit 10F of the present embodiment, as shown in FIG. 13, one boost circuit 20 is connected to the two switching TFTs 12. More specific description will be given below.
  • the three switching TFTs 12 included in the first unit circuit 11A are a first switching TFT 12A, a second switching TFT 12C, and a third switching TFT 12E that are turned on at different timings within one horizontal scanning period.
  • the three switching TFTs 12 included in the second unit circuit 11B are a first switching TFT 12B, a second switching TFT 12D, and a third switching TFT 12F that are turned on at different timings within one horizontal scanning period.
  • the boost circuit 20A is connected in common to the first switching TFT 12A of the first unit circuit 11A and the first switching TFT 12B of the second unit circuit 11B.
  • the boost circuit 20B is commonly connected to the second switching TFT 12C of the first unit circuit 11A and the second switching TFT 12D of the second unit circuit 11B.
  • the boost circuit 20C is commonly connected to the third switching TFT 12E of the first unit circuit 11A and the third switching TFT 12F of the second unit circuit 11B.
  • one boost circuit 20 is shared by two switching TFTs 12 selected simultaneously. Therefore, the number of circuit elements can be reduced. In addition, since the load is reduced by reducing the number of circuit elements, it is possible to further reduce power consumption. Furthermore, since the circuit area can be reduced by reducing the number of circuit elements, the layout size can be reduced and the frame can be further narrowed.
  • FIG. 14 is a diagram illustrating a configuration of a DEMUX circuit 10G included in the active matrix substrate of the present embodiment.
  • FIG. 14 illustrates three unit circuits (hereinafter referred to as “first unit circuit”, “second unit circuit”, and “third unit circuit”) among the plurality of unit circuits 11 included in the DEMUX circuit 10G. 11A, 11B and 11C are shown.
  • the first unit circuit 11A includes three branch lines BL1, BL4, and BL7 and three switching TFTs 12A, 12D, and 12G, and distributes display signals from the signal output line VL1 to the source bus lines SL1, SL4, and SL7. To do.
  • the three switching TFTs (first switching TFT, second switching TFT, and third switching TFT) 12A, 12D, and 12G of the first unit circuit 11A are turned on at different timings within one horizontal scanning period.
  • the second unit circuit 11B includes three branch lines BL2, BL5, and BL8 and three switching TFTs 12B, 12E, and 12H, and distributes display signals from the signal output line VL2 to the source bus lines SL2, SL5, and SL8. To do.
  • the three switching TFTs (first switching TFT, second switching TFT, and third switching TFT) 12B, 12E, and 12H of the second unit circuit 11B are turned on at different timings within one horizontal scanning period.
  • the third unit circuit 11C includes three branch lines BL3, BL6, and BL9 and three switching TFTs 12C, 12F, and 12I, and distributes display signals from the signal output line VL3 to the source bus lines SL3, SL6, and SL9. To do.
  • the three switching TFTs (first switching TFT, second switching TFT, and third switching TFT) 12C, 12F, and 12I of the third unit circuit 11C are turned on at different timings within one horizontal scanning period.
  • the boost circuit 20A includes a first switching TFT 12A of the first unit circuit 11A, a first switching TFT 12B of the second unit circuit 11B, and a third unit.
  • the circuit 11C is commonly connected to the first switching TFT 12C.
  • the boost circuit 20B is commonly connected to the second switching TFT 12D of the first unit circuit 11A, the second switching TFT 12E of the second unit circuit 11B, and the second switching TFT 12F of the third unit circuit 11C.
  • the boost circuit 20C is connected in common to the third switching TFT 12G of the first unit circuit 11A, the third switching TFT 12H of the second unit circuit 11B, and the third switching TFT 12I of the third unit circuit 11C.
  • one boost circuit 20 is shared by three switching TFTs 12 selected simultaneously. Therefore, the number of circuit elements can be further reduced as compared with the seventh embodiment in which one boost circuit 20 is shared by two switching TFTs 12. Therefore, further reduction in power consumption and further narrowing of the frame can be achieved.
  • one boost circuit 20 is shared by three switching TFTs 12 in the present embodiment.
  • one boost circuit 20 is shared by four or more switching TFTs 12 selected simultaneously. Also good.
  • FIG. 15 is a diagram illustrating a configuration of a DEMUX circuit 10H included in the active matrix substrate of the present embodiment.
  • the DEMUX circuit 10H further includes a plurality of clear circuits 30 each connected to each boost circuit 20, as shown in FIG. 15 (one clear circuit 30 is shown in FIG. 15).
  • the clear circuit 30 can initialize the corresponding boost circuit 20 at a predetermined timing.
  • the clear circuit 30 includes a TFT (hereinafter referred to as “clearing TFT”) 31.
  • a clear signal is supplied to the gate electrode of the clearing TFT 31.
  • the source electrode of the clearing TFT 31 is given a constant potential (negative power supply potential VSS), and the drain electrode of the clearing TFT 31 is connected to the first node N1.
  • the boost circuit 20 is initialized when the clear signal supplied to the gate electrode of the clear TFT 31 becomes high level.
  • the boost circuit 20 is initialized by the clear circuit 30, for example, at the beginning or end of the driving period.
  • the boost circuit 20 When the boost circuit 20 is initialized at the beginning of the driving period, the boost circuit 20 operates from the initialized state, so that unexpected operation and output can be suppressed. In addition, when the boost circuit 20 is initialized at the end of the driving period, the charge (accumulated by driving) of each node can be removed, so that the deterioration of the TFT due to the remaining charge at the time of operation stop is prevented. be able to.
  • FIG. 16 is a diagram showing a configuration of a DEMUX circuit 10I provided in the active matrix substrate of the present embodiment.
  • the set unit 21 of the boost circuit 20 includes a plurality of set TFTs 24A and 24B connected in series to each other.
  • the reset unit 22 of the boost circuit 20 includes a plurality of reset TFTs 25A and 25B connected in series to each other.
  • the set unit 21 includes two set TFTs 24A and 24B (hereinafter referred to as “first set TFT” and “second set TFT”, respectively).
  • the gate electrode and the drain electrode of the first set TFT 24A are connected to the first drive signal line DL1. That is, the first setting TFT 24A is diode-connected.
  • the source electrode of the first setting TFT 24A is connected to the drain electrode of the second setting TFT 24B.
  • the gate electrode of the second set TFT 24B is connected to the first drive signal line DL1, and the source electrode of the second set TFT 24B is connected to the first node N1.
  • the reset unit 22 includes two reset TFTs 25A and 25B (hereinafter referred to as “first reset TFT” and “second reset TFT”, respectively).
  • the gate electrode of the first reset TFT 25A is connected to the second drive signal line DL2.
  • the drain electrode of the first reset TFT 25A is connected to the first node N1, and the source electrode of the first reset TFT 25A is connected to the drain electrode of the second reset TFT 25B.
  • the gate electrode of the second reset TFT 25B is connected to the second drive signal line DL2.
  • the source electrode of the second reset TFT 25B is given a constant potential (negative power supply potential VSS).
  • the set unit 21 of the boost circuit 20 includes a plurality of set TFTs 24A and 24B connected in series to each other, and the reset unit 22 includes a plurality of reset TFTs 25A and 25B connected in series to each other.
  • FIG. 17 is a diagram illustrating a configuration of a DEMUX circuit 10J included in the active matrix substrate of the present embodiment.
  • the DEMUX circuit 10J shown in FIG. 17 differs from the DEMUX circuit 10 shown in FIG. 2 in that the DEMUX circuit 10J shown in FIG. 17 includes further drive signal line groups DG1 'and DG2' in addition to the drive signal line groups DG1 and DG2.
  • the boost circuit 20A is driven by the drive signal line group DG1
  • the boost circuit 20B is driven by the drive signal line group DG2.
  • the boost circuit 20C is driven by the drive signal line group DG1 '
  • the boost circuit 20D is driven by the drive signal line group DG2'.
  • the boost circuit 20A and the boost circuit 20B driven at the same timing are driven by the same drive signal line group DG1.
  • the boost circuit 20C and the boost circuit 20D that are driven at the same timing are driven by the same drive signal line group DG2.
  • the boost circuit 20A and the boost circuit 20B driven at the same timing are driven by different drive signal line groups GD1 and GD1 ', respectively.
  • the boost circuit 20C and the boost circuit 20D driven at the same timing are driven by different drive signal line groups GD2 and GD2 ', respectively.
  • the drive signal lines GD1 and GD1 ' are supplied with a drive signal for driving the boost circuit 20 at a certain timing. That is, the drive signal line groups GD1 and GD1 'are separate wiring groups that supply substantially the same signal.
  • the drive signal lines GD2 and GD2 ' are supplied with a drive signal for driving the boost circuit 20 at another certain timing. That is, the drive signal line groups GD2 and GD2 'are separate wiring groups that supply substantially the same signal.
  • Embodiment 12 The active matrix substrate in the present embodiment will be described with reference to FIGS. 18A and 18B are diagrams showing the configuration of the DEMUX circuit 10K provided in the active matrix substrate of this embodiment.
  • the DEMUX circuit 10K according to the present embodiment is different from that shown in FIG. 15 in that the source electrode of the reset TFT 25 and the source electrode of the clear TFT 31 are connected to the first drive signal line DL1. This is different from the DEMUX circuit 10H shown in FIG.
  • wiring (VSS wiring) for connecting the source electrode of the reset TFT 25 and the source electrode of the clear TFT 31 to the negative power supply becomes unnecessary.
  • FIG. 19 is a timing chart for explaining the operation of the DEMUX circuit 10K.
  • the signal supplied by the first drive signal line DL1 is the second drive signal line.
  • This is a signal (inverted signal) that is inverted from the signal supplied by the signal line DL2. Therefore, when the potential of the second drive signal line DL2 is at a high level (that is, when a reset signal is input to the reset TFT 25), the potential of the first drive signal line DL1 is at a low level. Therefore, the reset operation can be performed without any problem. If the timing at which the potential of the first drive signal line DL1 is at a low level is selected as the timing for performing the clear operation, the clear operation can be performed without any problem.
  • the configuration including the clear circuit 30 is illustrated, but in the DEMUX circuit 10 illustrated in FIG. 5, the DEMUX circuit 10 ⁇ / b> A illustrated in FIG. 7, and the DEMUX circuit 10 ⁇ / b> B illustrated in FIG. The same effect can be obtained by connecting the source electrode to the first drive signal line DL1.
  • FIGS. 20A and 20B are diagrams showing the configuration of the DEMUX circuit 10L provided in the active matrix substrate of the present embodiment.
  • the DEMUX circuit 10L in the present embodiment is different from the DEMUX circuit 10K illustrated in FIG. 18 in that the second drive signal line DL2 is not included as illustrated in FIG. 20B shows a boost circuit (first boost circuit) 20A connected to one of the two switching TFTs 12A and 12C (first switching TFT) 12A included in the unit circuit 11A of the DEMUX circuit 10L. It is shown. As shown in FIG. 20B, the gate electrode of the reset TFT 25 of the first boost circuit 20A is for the boost circuit (second boost circuit) 20C connected to the other switching TFT (second switching TFT) 12B. The first drive signal line DL1B is connected. Although not shown here, the gate electrode of the reset TFT 25 of the second boost circuit 20C is connected to the first drive signal line DL1A for the first boost circuit 20A.
  • the first drive signal line DL1A for the first boost circuit 20A also serves as the second drive signal line for the second boost circuit 20C, and the first drive for the second boost circuit 20C.
  • the signal line DL1B also serves as the second drive signal line for the first boost circuit 20A.
  • FIG. 21 is a timing chart for explaining the operation of the DEMUX circuit 10L.
  • the signal supplied by the first drive signal line DL1A for the first boost circuit 20A and the signal supplied by the first drive signal line DL1B for the second boost circuit 20C are in reverse phase signals. It is. Therefore, the first drive signal line DL1A for the first boost circuit 20A and the first drive signal line DL1B for the second boost circuit 20C are at a high level at different timings. Therefore, the signal supplied from the first drive signal line DL1B for the second boost circuit 20C can be used as a reset signal for the first boost circuit 20A, and the first drive signal line DL1A for the first boost circuit 20A is used. The supplied signal can be used as a reset signal for the second boost circuit 20C.
  • the oxide semiconductor included in the oxide semiconductor layer of the switching TFT 12 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer, or a plurality of crystalline oxides having different crystal structures A semiconductor layer may be included, and a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is preferably used as the switching TFT 12 and is also used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around the display area including a plurality of pixels) or a pixel TFT (provided in the pixel TFT).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around the display area including a plurality of pixels
  • a pixel TFT provided in the pixel TFT
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included.
  • FIG. 22 is a diagram illustrating a configuration of a DEMUX circuit 10M included in the active matrix substrate of the present embodiment.
  • FIG. 23 is a diagram showing a configuration of a DEMUX circuit 10N included in another active matrix substrate of the present embodiment.
  • the DEMUX circuit 10M shown in FIG. 22 is shown in FIG. 5 in that the switching TFT 12p of each unit circuit 11 is a PMOS transistor including a polycrystalline silicon semiconductor layer (for example, a low-temperature polysilicon (LTPS) layer) as an active layer.
  • the other TFTs constituting the circuit are also PMOS transistors including a polycrystalline silicon semiconductor layer.
  • the set TFT 24p of the set unit 21 and the reset TFT 25p of the reset unit 22 are also PMOS transistors including a polycrystalline silicon semiconductor layer.
  • the DEMUX circuit 10N shown in FIG. 23 is shown in FIG. 7 in that the switching TFT 12p of each unit circuit 11 is a PMOS transistor including a polycrystalline silicon semiconductor layer (for example, a low-temperature polysilicon (LTPS) layer) as an active layer. This is different from the DEMUX circuit 10A.
  • the other TFTs constituting the circuit are also PMOS transistors including a polycrystalline silicon semiconductor layer. Therefore, the setting TFT 24p of the setting unit 21, the resetting TFTs 25p and 28p of the reset unit 22, and the boosting TFT 27p of the boosting unit 23 are also PMOS transistors including a polycrystalline silicon semiconductor layer.
  • the DEMUX circuit is composed of PMOS transistors as in the DEMUX circuits 10M and 10N shown in FIGS. 22 and 23, the DEMUX circuit 10 shown in FIG. 2, the DEMUX circuit 10A shown in FIG. Can be driven with the same timing and the like only by reversing the polarity of (the positive power supply potential VDD is applied to the source electrode of the reset TFT 25p).
  • polycrystalline silicon has higher mobility than oxide semiconductors, but PMOS has lower mobility than NMOS. Therefore, when only the PMOS transistor including the polycrystalline silicon semiconductor layer as the active layer is used as the TFT for the DEMUX circuit, the same problem as in the case of using the oxide semiconductor TFT occurs.
  • the DEMUX circuits 10M and 10N include the boost circuit 20, it is possible to reduce the driving power and reduce the frame.
  • FIG. 24A is a timing chart when the driving signal is toggled once within one horizontal scanning period
  • FIG. 24B is a timing chart when the driving signal is toggled once within two horizontal scanning periods. It is a timing chart.
  • Each of FIGS. 24A and 24B includes the potentials of the gate clock signals GCK1 and GCK2, the potentials of the first drive signal lines DL1A and DL1B (the potential of the first drive signal), and the potential of the signal output line VL. It is shown.
  • the driving signal is toggled once within one horizontal scanning period.
  • the source bus lines SL are selected in the order of the source bus lines SL1, SL3, SL1, SL3.
  • the drive signal is toggled once within two horizontal scanning periods.
  • the source bus lines SL are selected in the order of the source bus lines SL1, SL3, SL3, SL1, SL1,.
  • the frequency of the drive signal is halved compared to the example shown in FIG. 24A, so that the power consumption can be reduced (the power consumption is reduced to about half). it can.
  • the active matrix substrate (semiconductor device) according to the embodiment of the present invention is suitably used for a display device.
  • a display device an active matrix substrate of a liquid crystal display device that performs display in a horizontal electric field mode such as the FFS mode has been described as an example.
  • a vertical electric field mode for example, a voltage applied in the thickness direction of the liquid crystal layer
  • the present invention can also be applied to an active matrix substrate of a liquid crystal display device that performs display in a TN mode or a vertical alignment mode.
  • the active matrix substrate according to the embodiment of the present invention is also suitably used for a display device other than a liquid crystal display device (a display device including a display medium layer other than a liquid crystal layer).
  • the active matrix substrate according to the embodiment of the present invention is also used for an electrophoretic display device, an organic EL (Electroluminescence) display device, and the like.
  • the liquid crystal display device may include an active matrix substrate, a counter substrate disposed so as to face the active matrix substrate, and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • the organic EL display device can include an active matrix substrate and an organic EL layer provided on the active matrix substrate.
  • the driving power of the active matrix substrate provided with the demultiplexer circuit can be reduced.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for various display devices.
  • Substrate 2 Thin film transistor (pixel TFT) 3 pixel electrode 4 common electrode 5A, 5B gate driver 5a shift register circuit 6 source driver 10, 10A, 10B, 10C, 10D, 10E, 10F demultiplexer circuit 10G, 10H, 10I, 10J, 10K, 10L demultiplexer circuit 10M, 10N Demultiplexer circuit 11 Unit circuit 12, 12p Switching TFT 20 Boost circuit 21 Set part 22 Reset part 23 Boost part 24, 24A, 24B, 24p TFT for setting 25, 25A, 25B, 25p, 28, 28p Reset TFT 26, 29 Boost capacitor element 27, 27p Boost TFT 27g Gate electrode of boost TFT 27s Source electrode of boost TFT 27d Drain electrode of boost TFT 30 Clear circuit 31 Clear TFT 100 active matrix substrate GL gate bus line SL source bus line VL signal output line DL1 first drive signal line DL2 second drive signal line DL3 third drive signal line DG1, DG1 ′, DG2, DG2 ′, DG3 drive signal line

Abstract

本発明の実施形態によるアクティブマトリクス基板は、基板上に設けられた複数本のソースバスラインと、周辺領域に配置されたソースドライバと、ソースドライバの各出力端子に接続された信号出力線と、周辺領域に配置されたデマルチプレクサ回路とを備える。デマルチプレクサ回路の各単位回路は、１本の信号出力線から、ｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配する。各単位回路は、１本の信号出力線に接続されたｎ本の分岐配線と、ｎ本の分岐配線とｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴとを含む。デマルチプレクサ回路は、スイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得るブースト回路をさらに含む。

Description

アクティブマトリクス基板および表示装置
　本発明は、アクティブマトリクス基板に関し、特に、デマルチプレクサ回路を備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた表示装置にも関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
　アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化（狭額縁化）や、実装工程の簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Chip on Glass）方式で実装される場合がある。
　スマートフォンなどの狭額縁化の要求の強いデバイスでは、ゲートドライバに加えて、ソース切替（Source Shared Driving：ＳＳＤ）回路などのデマルチプレクサ（ＤＥＭＵＸ）回路をモノリシックに形成することが提案されている（例えば特許文献１および２）。ＳＳＤ回路は、ソースドライバの各端子に接続されたビデオ信号線１本から、複数本のソース配線へビデオ信号を振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
　駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうちＤＥＭＵＸ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＥＭＵＸ回路用ＴＦＴ」と呼ぶ。
国際公開第２０１１／１１８０７９号 特開２０１０－１０２２６６号公報
　画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、ＤＥＭＵＸ回路用ＴＦＴも、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴであることが好ましいといえる。
　しかしながら、酸化物半導体ＴＦＴを用いてＤＥＭＵＸ回路を形成することは困難であり、従来は、ＤＥＭＵＸ回路用ＴＦＴとして多結晶シリコンＴＦＴが用いられていた。この理由は、以下のとおりである。
　酸化物半導体は多結晶シリコンよりも移動度が約１桁小さいので、酸化物半導体ＴＦＴは多結晶シリコンＴＦＴよりも電流駆動力が小さい。そのため、酸化物半導体を用いてＤＥＭＵＸ回路用ＴＦＴを形成する場合には、多結晶シリコンを用いる場合よりもＴＦＴのサイズを大きくする（チャネル幅を大きくする）か、あるいは、駆動電圧を高くする必要がある。ＴＦＴのサイズを大きくすると、ゲート容量負荷が大きくなり、ＤＥＭＵＸ回路の駆動電力が増大してしまう。一方、ＴＦＴの駆動電圧を高くしても、ＤＥＭＵＸ回路の駆動電力が増大する。
　なお、後述するように、ＤＥＭＵＸ回路用ＴＦＴとして多結晶シリコンＴＦＴを用いる場合でも、ＰＭＯＳプロセスのみが採用される場合（つまり多結晶シリコンＴＦＴがＰＭＯＳトランジスタのみである場合）には、同様の問題が発生し得る。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することにある。
　本発明の実施形態によるアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、基板と、前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、前記周辺領域に配置され、複数の出力端子を含むソースドライバと、それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、前記複数の単位回路のそれぞれは、前記１本の信号出力線に接続されたｎ本の分岐配線と、それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、を含み、前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含む。
　ある実施形態において、前記複数個のブースト回路のそれぞれは、前記ゲート電極に接続された第１ノードをプリチャージするセット部と、前記セット部によってプリチャージされた前記第１ノードの電位を昇圧するブースト部と、前記第１ノードの電位をリセットするリセット部と、を含む。
　ある実施形態において、前記デマルチプレクサ回路は、前記セット部に第１駆動信号を供給する第１駆動信号線と、前記リセット部に第２駆動信号を供給する第２駆動信号線と、前記ブースト部に第３駆動信号を供給する第３駆動信号線と、を含む。
　ある実施形態において、前記セット部は、前記第１駆動信号線に接続されたゲート電極を有し、ダイオード接続されたセット用ＴＦＴを含み、前記リセット部は、前記第２駆動信号線に接続されたゲート電極を有し、前記第１ノードの電位をプルダウンし得るように構成されたリセット用ＴＦＴを含み、前記ブースト部は、前記第３駆動信号線に接続された第１容量電極と、前記第１ノードに接続された第２容量電極とを有するブースト用容量素子を含む。
　ある実施形態において、前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され、他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、前記リセット用ＴＦＴは、一方が前記第１ノードに接続され他方が定電位を与えられるソース電極およびドレイン電極を有する。
　ある実施形態において、前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され、他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、前記リセット用ＴＦＴは、一方が前記第１ノードに接続され他方が前記第１駆動信号線に接続されたソース電極およびドレイン電極を有する。
　ある実施形態において、前記セット部は、前記第１駆動信号線に接続されたゲート電極を有し、ダイオード接続されたセット用ＴＦＴを含み、前記ブースト部は、前記第１ノードに接続されたゲート電極と、一方が前記第３駆動信号線に接続され他方が前記第１ノードとは異なる第２ノードに接続されたソース電極およびドレイン電極とを有するブースト用ＴＦＴを含み、前記リセット部は、それぞれが前記第２駆動信号線に接続されたゲート電極を有し、前記第１ノードの電位をプルダウンし得るように構成された第１および第２のリセット用ＴＦＴを含み、前記第１のリセット用ＴＦＴは、一方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、前記第２のリセット用ＴＦＴは、一方が前記第２ノードに接続されたソース電極およびドレイン電極を有する。
　ある実施形態において、前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、前記第１のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方と、前記第２のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方とは、定電位を与えられる。
　ある実施形態において、前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、前記第１のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方と、前記第２のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方とは、前記第１駆動信号線に接続されている。
　ある実施形態において、前記ブースト部は、前記第１ノードに接続された第１容量電極と、前記第２ノードに接続された第２容量電極とを有するブースト用容量素子をさらに含む。
　ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴを含み、前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、前記第１ブースト回路用の前記第１駆動信号線が前記第２ブースト回路用の前記第２駆動信号線を兼ね、前記第２ブースト回路用の前記第１駆動信号線が前記第１ブースト回路用の前記第２駆動信号線を兼ねる。
　ある実施形態において、前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む。
　ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記複数個のブースト回路は、それぞれが前記２個のスイッチングＴＦＴのそれぞれに接続された２個のブースト回路を含む。
　ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む。
　ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む。
　ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、前記複数の単位回路のそれぞれは、前記複数個のブースト回路のうちの３個のブースト回路を含み、前記３個のブースト回路のそれぞれは、前記３個のスイッチングＴＦＴのそれぞれに接続されている。
　ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む。
　ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む。
　ある実施形態において、前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む。
　ある実施形態において、前記クリア回路は、クリア信号が供給されるゲート電極と、一方が前記第１ノードに接続され他方が定電位を与えられるソース電極およびドレイン電極とを有するクリア用ＴＦＴを含む。
　ある実施形態において、前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む。
　ある実施形態において、前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として酸化物半導体層を含む。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　ある実施形態において、前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
　本発明の実施形態による表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板を備える。
　本発明の実施形態によると、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することができる。
実施形態１におけるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。 アクティブマトリクス基板１００が備えるＤＥＭＵＸ回路１０の構成の例を示す図である。 ＤＥＭＵＸ回路１０が有するブースト回路２０の構成の例を示す図である。 ＤＥＭＵＸ回路１０の動作を説明するためのタイミングチャートである。 ブースト回路２０が有するセット部２１、リセット部２２およびブースト部２３の具体的な構成の例を示す図である。 ブースト回路２０の動作を説明するためのタイミングチャートである。 実施形態２におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ａの構成を示す図である。 ＤＥＭＵＸ回路１０Ａのブースト回路２０が有するブースト用ＴＦＴ２７の電極レイアウトの例を示す平面図である。 実施形態３におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｂの構成を示す図である。 実施形態４におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｃの構成を示す図である。 実施形態５におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｄの構成を示す図である。 実施形態６におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｅの構成を示す図である。 実施形態７におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｆの構成を示す図である。 実施形態８におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｇの構成を示す図である。 実施形態９におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｈの構成を示す図である。 実施形態１０におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｉの構成を示す図である。 実施形態１１におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｊの構成を示す図である。 （ａ）および（ｂ）は、実施形態１２におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｋの構成を示す図である。 ＤＥＭＵＸ回路１０Ｋの動作を説明するためのタイミングチャートである。 （ａ）および（ｂ）は、実施形態１３におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｌの構成を示す図である。 ＤＥＭＵＸ回路１０Ｌの動作を説明するためのタイミングチャートである。 実施形態１４におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｍの構成を示す図である。 実施形態１４における他のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｎの構成を示す図である。 （ａ）は、ＤＥＭＵＸ回路の駆動信号が１水平走査期間内で１回トグルされる場合のタイミングチャートであり、（ｂ）は、ＤＥＭＵＸ回路の駆動信号が２水平走査期間内で１回トグルされる場合のタイミングチャートである。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
　（実施形態１）
　図１は、本実施形態におけるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、周辺領域ＦＲとを有する。
　表示領域ＤＲは、複数の画素領域ＰＩＸを含む。画素領域ＰＩＸは、表示装置の画素に対応する領域である。以下では、画素領域ＰＩＸを単に「画素」と呼ぶこともある。複数の画素領域ＰＩＸは、複数の行および複数の列を含むマトリクス状に配列されている。マトリクス状に配列された複数の画素領域ＰＩＸによって、表示領域ＤＲが規定される。
　周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、表示に寄与しない領域であり、「非表示領域」または「額縁領域」と呼ばれることもある。
　アクティブマトリクス基板１００の構成要素は、基板１によって支持されている。基板１は、例えばガラス基板である。
　基板１上には、複数本のゲートバスライン（走査線）ＧＬと、複数本のソースバスライン（信号線）ＳＬとが設けられている。複数本のゲートバスラインＧＬは、それぞれ行方向に沿って延びている。複数本のソースバスラインＳＬは、それぞれ列方向に沿って延びている。図１では、第１行、第２行、・・・第ｘ行のゲートバスラインＧＬを「ＧＬ１」、「ＧＬ２」、・・・「ＧＬｘ」と表記しており、第１列、第２列、・・・第ｙ列のソースバスラインＳＬを「ＳＬ１」、「ＳＬ２」、・・・「ＳＬｙ」と表記している。
　典型的には、隣接する２本のゲートバスラインＧＬと隣接する２本のソースバスラインＳＬとによって囲まれる領域が、画素領域ＰＩＸである。各画素領域ＰＩＸは、薄膜トランジスタ２および画素電極３を含む。
　薄膜トランジスタ２は、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタ２のゲート電極およびソース電極は、それぞれ対応するゲートバスラインＧＬおよび対応するソースバスラインＳＬに接続されている。また、薄膜トランジスタ２のドレイン電極は、画素電極３に接続されている。アクティブマトリクス基板１００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に用いる場合には、アクティブマトリクス基板１００に、複数の画素領域ＰＩＸに対して共通の電極（共通電極）４が設けられる。アクティブマトリクス基板１００を縦電界モードの液晶表示装置に適用する場合には、共通電極４は、アクティブマトリクス基板１００に液晶層を介して対向するように配置される対向基板に設けられる。
　周辺領域ＦＲには、ゲートバスラインＧＬを駆動するゲートドライバ（走査線駆動回路）５Ａおよび５Ｂと、ソースバスラインＳＬを駆動するソースドライバ（信号線駆動回路）６と、デマルチプレクサ（ＤＥＭＵＸ）回路１０とが配置されている。ＤＥＭＵＸ回路１０は、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路として機能する。本実施形態では、ゲートドライバ５Ａおよび５Ｂと、ＤＥＭＵＸ回路１０とが基板１上に一体的（モノリシック）に形成されており、ソースドライバ６は、基板１上に実装（例えばＣＯＧ実装）されている。
　図示している例では、表示領域ＤＲに対して左側に、奇数行のゲートバスラインＧＬを駆動するためのゲートドライバ５Ａが配置されており、表示領域ＤＲに対して右側に、偶数行のゲートバスラインＧＬを駆動するためのゲートドライバ５Ｂが配置されている。ゲートドライバ５Ａが有する複数の出力端子（不図示）のそれぞれに、奇数行のゲートバスラインＧＬのそれぞれが接続されている。また、ゲートドライバ５Ｂが有する複数の出力端子（不図示）のそれぞれに、偶数行のゲートバスラインＧＬのそれぞれが接続されている。ゲートドライバ５Ａおよび５Ｂは、それぞれシフトレジスタ回路５ａを含んでいる。
　表示領域ＤＲに対して下側に、ソースドライバ６が配置されており、ソースドライバ６と表示領域ＤＲとの間に、ＤＥＭＵＸ回路１０が配置されている。ソースドライバ６は、複数の出力端子（不図示）を含む。ソースドライバ６とＤＥＭＵＸ回路１０との間に位置する領域に、複数本の信号出力線（ビデオ信号線）ＶＬが設けられている。複数本の信号出力線ＶＬのそれぞれは、ソースドライバ６の複数の出力端子のそれぞれに接続されている。図１では、１本目、２本目、・・・ｚ本目の信号出力線ＶＬを、「ＶＬ１」、「ＶＬ２」、・・・「ＶＬｚ」と表記している。
　ＤＥＭＵＸ回路１０は、１本の信号出力線ＶＬから供給される表示信号を、２本以上のソースバスラインＳＬに分配する。以下、図２を参照しながら、ＤＥＭＵＸ回路１０をより詳細に説明する。図２は、ＤＥＭＵＸ回路１０の構成の例を示す図である。
　図２に示すように、ＤＥＭＵＸ回路１０は、基板１に支持された複数の単位回路１１を含む。複数の単位回路１１のそれぞれは、１本の信号出力線ＶＬから、ｎ本（ｎは２以上の整数）のソースバスラインＳＬに表示信号を分配する。図２には、ｎ＝２の場合、つまり、各単位回路１１が、１本の信号出力線ＶＬから２本のソースバスラインＳＬに表示信号を分配する場合を示している。図２には、２つの単位回路１１が示されている。２つの単位回路１１のうちの一方（以下では「第１単位回路」とも呼ぶ）１１Ａは、信号出力線ＶＬ１から、ソースバスラインＳＬ１およびＳＬ３に表示信号を分配し、他方（以下では「第２単位回路」とも呼ぶ）１１Ｂは、信号出力線ＶＬ２から、ソースバスラインＳＬ２およびＳＬ４に表示信号を分配する。
　各単位回路１１は、ｎ本（ここでは２本）の分岐配線ＢＬと、ｎ個（ここでは２個）のスイッチングＴＦＴ１２とを含む。
　各単位回路１１の２本の分岐配線ＢＬは、１本の信号出力線ＶＬに接続されている。また、各単位回路１１の２個のスイッチングＴＦＴ１２のそれぞれは、２本の分岐配線ＢＬのそれぞれに接続されている。２個のスイッチングＴＦＴ１２は、２本の分岐配線ＢＬと２本のソースバスラインＳＬとの電気的な接続を個別に（独立に）オン／オフ制御する。本実施形態では、２個のスイッチングＴＦＴ１２のそれぞれは、活性層として酸化物半導体層を含む（つまり酸化物半導体ＴＦＴである）。
　第１単位回路１１Ａの２個のスイッチングＴＦＴ１２Ａおよび１２Ｃのうちの一方１２Ａは、分岐配線ＢＬ１とソースバスラインＳＬ１との電気的な接続をオン／オフ制御し、他方１２Ｃは、分岐配線ＢＬ３とソースバスラインＳＬ３との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ａのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ１およびソースバスラインＳＬ１に接続されており、後者のスイッチングＴＦＴ１２Ｃのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ３およびソースバスラインＳＬ３に接続されている。
　第２単位回路１１Ｂの２個のスイッチングＴＦＴ１２Ｂおよび１２Ｄのうちの一方１２Ｂは、分岐配線ＢＬ２とソースバスラインＳＬ２との電気的な接続をオン／オフ制御し、他方１２Ｄは、分岐配線ＢＬ４とソースバスラインＳＬ４との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ｂのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ２およびソースバスラインＳＬ２に接続されており、後者のスイッチングＴＦＴ１２Ｄのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ４およびソースバスラインＳＬ４に接続されている。
　本実施形態におけるＤＥＭＵＸ回路１０は、図２に示すように、各単位回路１１のｎ個（ここでは２個）のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路２０をさらに含む。図２に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃおよび１２Ｄのゲート電極が、それぞれブースト回路２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの出力側に接続されている。
　図２に示す例では、各ブースト回路２０は、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２および第３駆動信号線ＤＬ３から供給される駆動信号群によって駆動される。以下では、第１駆動信号線ＤＬ１によって供給される駆動信号を「第１駆動信号」と呼び、第２駆動信号線ＤＬ２によって供給される駆動信号を「第２駆動信号」と呼び、第３駆動信号線ＤＬ３によって供給される駆動信号を「第３駆動信号」と呼ぶこともある。後に詳述するように、第１駆動信号、第２駆動信号および第３駆動信号の振幅に対応して、スイッチングＴＦＴ１２のゲート電位の駆動振幅が大きくなるように、ブースト回路２０による昇圧が行われる。
　図２に示す例では、２系統の駆動信号線群ＤＧ１およびＤＧ２が設けられている。ブースト回路２０Ａおよび２０Ｂは、駆動信号線群ＤＧ１およびＤＧ２のうちの一方ＤＧ１の第１駆動信号線ＤＬ１Ａ、第２駆動信号線ＤＬ２Ａおよび第３駆動信号線ＤＬ３Ａによって駆動される。また、ブースト回路２０Ｃおよび２０Ｄは、駆動信号線群ＤＧ１およびＤＧ２のうちの他方ＤＧ２の第１駆動信号線ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ｂおよび第３駆動信号線ＤＬ３Ｂによって駆動される。
　上述したように、本実施形態のアクティブマトリクス基板１００では、ＤＥＭＵＸ回路１０が、スイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得るブースト回路２０を含んでいるので、ＤＥＭＵＸ回路の実効的な駆動電圧を高くすることができる。そのため、比較的小さな振幅の駆動信号でＤＥＭＵＸ回路を駆動できるので、駆動信号の充放電による電力消費を低減できる。また、スイッチングＴＦＴ１２のゲート電極に印加される電圧（駆動電圧）をブースト回路２０により高くすることができるので、選択時のスイッチングＴＦＴ１２の抵抗（オン抵抗）を低くして充電能力を高くすることができる。さらに、駆動電圧を高くすることができるので、スイッチングＴＦＴ１２のサイズを小さくすることもできる。そのため、ＤＥＭＵＸ回路１０のレイアウトサイズを小さくでき、周辺領域ＦＲの狭小化（狭額縁化）を図ることができる。このように、本発明の実施形態によれば、ＤＥＭＵＸ回路を備えたアクティブマトリクス基板の駆動電力の低減と、狭額縁化とを両立することができる。
　続いて、図３を参照しながら、ブースト回路２０の具体的な構成を説明する。図３は、ブースト回路２０の構成の例を示す図である。
　図３に示す例では、ブースト回路２０は、セット部２１、リセット部２２およびブースト部２３を含んでいる。セット部２１、リセット部２２およびブースト部２３は、それぞれスイッチングＴＦＴ１２のゲート電極に接続された第１ノードＮ１に接続されている。また、セット部２１は第１駆動信号線ＤＬ１、リセット部２２は第２駆動信号線ＤＬ２、ブースト部２３は第３駆動信号線ＤＬ３にそれぞれ接続されている。
　セット部２１は、第１駆動信号線ＤＬ１から第１駆動信号（セット信号）を供給され、第１ノードＮ１をプリチャージする。ブースト部２３は、第３駆動信号線ＤＬ３から第３駆動信号（ブースト信号）を供給され、セット部２１によってプリチャージされた第１ノードＮ１の電位を昇圧する。リセット部２２は、第２駆動信号線ＤＬ２から第２駆動信号（リセット信号）を供給され、第１ノードＮ１の電位をリセットする。
　ここで、さらに図４も参照しながら、ブースト回路２０の（ＤＥＭＵＸ回路１０の）動作を説明する。図４は、ＤＥＭＵＸ回路１０の動作を説明するためのタイミングチャートである。図４には、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ａ、ＤＬ２Ｂ、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂ、第１ノードＮ１Ａ、Ｎ１Ｂ、信号出力線ＶＬおよびソースバスラインＳＬ１、ＳＬ３の電位が示されている。
　まず、時刻ｔ１において、第１駆動信号線ＤＬ１Ａの電位がハイレベル、第２駆動信号線ＤＬ２Ａの電位がローレベルとなり、第１駆動信号がセット信号としてブースト回路２０Ａのセット部２１に入力される。これにより、スイッチングＴＦＴ１２Ａのゲート電極に接続された第１ノードＮ１Ａがプリチャージされる。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ１の充電が開始される。
　次に、時刻ｔ２において、第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路２０Ａのブースト部２３に入力される。これにより、第１ノードＮ１Ａの電位が昇圧される。第１ノードＮ１Ａの電位が昇圧されることにより、スイッチングＴＦＴ２０Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
　続いて、時刻ｔ３において、第１駆動信号線ＤＬ１Ａの電位がローレベル、第２駆動信号線ＤＬ２Ａの電位がハイレベル、第３駆動信号線ＤＬ３Ａの電位がローレベルとなり、第２駆動信号がリセット信号としてブースト回路２０Ａのリセット部２２に入力される。これにより、第１ノードＮ１Ａの電位がリセットされる。このとき、スイッチングＴＦＴ２０Ａはオフ状態となり、ソースバスラインＳＬ１の電位が確定する。
　また、時刻ｔ３において、第１駆動信号線ＤＬ１Ｂの電位がハイレベル、第２駆動信号線ＤＬ２Ｂの電位がローレベルとなり、第１駆動信号がセット信号としてブースト回路２０Ｂのセット部２１に入力される。これにより、スイッチングＴＦＴ１２Ｂのゲート電極に接続された第１ノードＮ１Ｂがプリチャージされる。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ３の充電が開始される。
　次に、時刻ｔ４において、第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路２０Ｂのブースト部２３に入力される。これにより、第１ノードＮ１Ｂの電位が昇圧される。第１ノードＮ１Ｂの電位が昇圧されることにより、スイッチングＴＦＴ２０Ｂを介したソースバスラインＳＬ３の充電が十分に行われる。
　その後、時刻ｔ５において、第１駆動信号線ＤＬ１Ｂの電位がローレベル、第２駆動信号線ＤＬ２Ｂの電位がハイレベル、第３駆動信号線ＤＬ３Ｂの電位がローレベルとなり、第２駆動信号がリセット信号としてブースト回路２０Ｂのリセット部２２に入力される。これにより、第１ノードＮ１Ｂの電位がリセットされる。このとき、スイッチングＴＦＴ１２Ｂはオフ状態となり、ソースバスラインＳＬ３の電位が確定する。
　ソースバスラインＳＬ１およびＳＬ３への書き込みが完了（電位が確定）すると、ゲートバスラインＧＬから供給されるゲート信号がオフレベルとなり、画素ＰＩＸへの表示電圧の書き込みが完了する。
　図５を参照しながら、ブースト回路２０のより具体的な構成を説明する。図５は、ブースト回路２０のセット部２１、リセット部２２およびブースト部２３の具体的な構成の例を示す図である。
　図５に示す例では、セット部２１は、ＴＦＴ（以下では「セット用ＴＦＴ」と呼ぶ）２４を含む。セット用ＴＦＴ２４は、ダイオード接続されており、セット用ＴＦＴ２４のゲート電極およびドレイン電極は、第１駆動信号線ＤＬ１に接続されている。また、セット用ＴＦＴ２４のソース電極は、第１ノードＮ１に接続されている。
　リセット部２２は、ＴＦＴ（以下では「リセット用ＴＦＴ」と呼ぶ）２５を含む。リセット用ＴＦＴ２５のゲート電極は、第２駆動信号線ＤＬ２に接続されている。リセット用ＴＦＴ２５は、第１ノードＮ１の電位をプルダウンし得るように構成されている。具体的には、リセット用ＴＦＴ２５のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、リセット用ＴＦＴ２５のドレイン電極は、第１ノードＮ１に接続されている。
　ブースト部２３は、容量素子（以下では「ブースト用容量素子」と呼ぶ）２６を含む。ブースト用容量素子２６は、第３駆動信号線ＤＬ３に接続された電極（第１容量電極）と、第１ノードＮ１に接続された電極（第２容量電極）とを含む。
　図６を参照しながら、図５に例示したブースト回路２０の動作を説明する。図６は、ブースト回路２０の動作を説明するためのタイミングチャートである。図６には、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２、第３駆動信号線ＤＬ３、第１ノードＮ１、信号出力線ＶＬおよびソースバスラインＳＬの電位が示されている。以下の説明では、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２および第３駆動信号線ＤＬ３の電位のハイレベルを「ＶＤＨ」とし、ローレベルを「ＶＤＬ」とする。ＶＤＨは例えば１０Ｖであり、ＶＤＬは例えば－１０Ｖである。
　まず、第１駆動信号線ＤＬ１の電位（セット信号）がローレベルからハイレベルに変化すると、セット用ＴＦＴ２４がオン状態となり、第１ノードＮ１がプリチャージされる。このとき、セット用ＴＦＴ２４はダイオード接続されているので、セット用ＴＦＴ２４の閾値電圧をＶｔｈとすると、第１ノードＮ１は、（ＶＤＨ－Ｖｔｈ）の電位までプリチャージされる。
　次に、第３駆動信号線ＤＬ３の電位（ブースト信号）がローレベルからハイレベルに変化すると、第１ノードＮ１の電位が昇圧される。昇圧の度合は、第１ノードＮ１の負荷容量の合計（トータル負荷容量）Ｃｎ１に対する、ブースト用容量素子２６の容量値Ｃｂｓｔの比に応じて異なる。具体的には、昇圧分の電位は、ブースト電圧（＝ＶＤＨ－ＶＤＬ）に（Ｃｂｓｔ／Ｃｎ１）を乗じたものとなる。従って、例えば、第１ノードＮ１のトータル負荷容量Ｃｎ１が０．２ｐＦであり、ブースト用容量素子２６の容量値Ｃｂｓｔが０．１ｐＦであると、第１ノードＮ１の電位は、（ＶＤＨ－Ｖｔｈ）から、｛（ＶＤＨ－Ｖｔｈ）＋（ＶＤＨ－ＶＤＬ）・（０．１／０．２）｝まで昇圧される。ＶＤＨ＝１０Ｖ、ＶＤＬ＝－１０Ｖ、Ｖｔｈ＝２Ｖの場合、第１ノードＮ１は１８Ｖまで昇圧される。
　（実施形態２）
　図７を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図７は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ａの構成を示す図である。
　図５に示したＤＥＭＵＸ回路１０では、ブースト回路２０のブースト部２３は、ブースト用容量素子２６で構成されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ａでは、図７に示すように、ブースト部２３は、ＴＦＴ（以下では「ブースト用ＴＦＴ」と呼ぶ）２７を含む。ブースト用ＴＦＴ２７のゲート電極は、第１ノードＮ１に接続されており、ブースト用ＴＦＴ２７のドレイン電極は、第３駆動信号線ＤＬ３に接続されている。ブースト用ＴＦＴ２７のソース電極は、第１ノードＮ１とは異なる第２ノードＮ２に接続されている。
　また、図５に示したＤＥＭＵＸ回路１０では、ブースト回路２０のリセット部２２は、１つのリセット用ＴＦＴ２５で構成されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ａでは、図７に示すように、リセット部２２は、第１ノードＮ１の電位をプルダウンし得るように構成された２つのリセット用ＴＦＴ２５および２８で構成されている。
　リセット用ＴＦＴ２５および２８の一方（第１のリセット用ＴＦＴ）２５のゲート電極は、第２駆動信号線ＤＬ２に接続されている。また、第１のリセット用ＴＦＴ２５のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、第１のリセット用ＴＦＴ２５のドレイン電極は、第１ノードＮ１に接続されている。
　リセット用ＴＦＴ２５および２８の他方（第２のリセット用ＴＦＴ）２８のゲート電極は、第２駆動信号線ＤＬ２に接続されている。また、第２のリセット用ＴＦＴ２８のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、第２のリセット用ＴＦＴ２８のドレイン電極は、第２ノードＮ２に（つまり第２ノードＮ２を介してブースト用ＴＦＴ２７のソース電極に）接続されている。
　本実施形態では、ブースト部２３が、ブースト用容量素子２６ではなく、ブースト用ＴＦＴ２７で構成されているので、信号負荷を低減することができ、いっそうの低消費電力化および高速化を図ることができる。ブースト部２３がブースト用ＴＦＴ２７で構成されている場合も、ブースト部２３がブースト用容量素子２６で構成されている場合と同様に、図４に例示したタイミングチャートのような駆動信号でブースト回路２０を駆動することができる。
　ブースト部２３がブースト用ＴＦＴ２７で構成されている場合、ブースト回路２０による昇圧の度合は、第１ノードＮ１のトータル負荷容量Ｃｎ１に対する、ブースト用ＴＦＴ２７のオン状態における容量値Ｃｔｆｔ＿ｏｎの比に応じて決まる。従って、容量値Ｃｔｆｔ＿ｏｎがブースト用容量素子２６の容量値Ｃｂｓｔと同じであれば、昇圧の度合は、ブースト部２３がブースト用容量素子２６で構成されている場合と同じになる。
　第１ノードＮ１をより高効率で昇圧させる観点からは、ブースト用ＴＦＴ２７は、第３駆動信号線ＤＬ３にぶら下がる容量がなるべく少なくなるような電極レイアウトを有することが好ましい。図８に、ブースト用ＴＦＴ２７の電極レイアウト（ゲート電極２７ｇ、ソース電極２７ｓおよびドレイン電極２７ｄの形状・配置）を示す。
　図８に示す例では、ソース電極２７ｓは、第２ノードＮ２に接続された配線（第２ノードＮ２と同じ参照符号「Ｎ２」を付している）から分岐するように延設されている。また、ドレイン電極２７ｄは、第３駆動信号線ＤＬ３から分岐するように延設されており、ゲート電極２７ｇは、第３駆動信号線ＤＬ３自体には重ならないように配置されている。そのため、第３駆動信号線ＤＬ３にぶら下がる容量を低減できる。
　（実施形態３）
　図９を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図９は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｂの構成を示す図である。
　図７に示したＤＥＭＵＸ回路１０Ａでは、ブースト部２３は、ブースト用ＴＦＴ２７で構成されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｂでは、図９に示すように、ブースト部２３は、ブースト用ＴＦＴ２７に加え、容量素子（ブースト用容量素子）２９を含んでいる。ブースト用容量素子２９は、第１ノードＮ１に接続された電極（第１容量電極）と、第２ノードＮ２に接続された電極（第２容量電極）とを含む。
　本実施形態のように、ブースト部２３が、ブースト用ＴＦＴ２７に加えてブースト用容量素子２９を含んでいると、第１ノードＮ１の電位をいっそう高効率で昇圧することができる。また、発振を防止する効果も得られる。
　（実施形態４）
　図１０を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１０は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｃの構成を示す図である。
　図２に示したＤＥＭＵＸ回路１０では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｃでは、図１０に示すように、２個のスイッチングＴＦＴ１２に対して１個のブースト回路２０が接続されている。以下、より具体的に説明する。
　第１単位回路１１Ａが有する２個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ａおよび第２スイッチングＴＦＴ１２Ｃである。同様に、第２単位回路１１Ｂが有する２個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ｂおよび第２スイッチングＴＦＴ１２Ｄである。
　図１０に示されている２個のブースト回路２０Ａおよび２０Ｂの一方２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａおよび第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂに共通に接続されている。また、他方２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｃおよび第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｄに共通に接続されている。
　このように、本実施形態では、同時に選択される２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、回路素子数を低減することができる。また、回路素子数の低減により負荷が低減されるので、いっそうの低消費電力化を図ることができる。さらに、回路素子数の低減により、回路面積も低減できるので、レイアウトサイズを小さくすることができ、いっそうの狭額縁化を図ることができる。
　（実施形態５）
　実施形態４におけるＤＥＭＵＸ回路１０Ｃでは、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されるが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。以下、図１１を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１１は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｄの構成を示す図である。
　図１１には、ＤＥＭＵＸ回路１０Ｄが有する複数個の単位回路１１のうちの、４個の単位回路（以下ではそれぞれ「第１単位回路」、「第２単位回路」、「第３単位回路」および「第４単位回路」と呼ぶ）１１Ａ、１１Ｂ、１１Ｃおよび１１Ｄが示されている。
　第１単位回路１１Ａは、２本の分岐配線ＢＬ１およびＢＬ５と、２個のスイッチングＴＦＴ１２Ａおよび１２Ｅとを含み、信号出力線ＶＬ１からソースバスラインＳＬ１およびＳＬ５に表示信号を分配する。第１単位回路１１Ａの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ａおよび１２Ｅは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
　第２単位回路１１Ｂは、２本の分岐配線ＢＬ２およびＢＬ６と、２個のスイッチングＴＦＴ１２Ｂおよび１２Ｆとを含み、信号出力線ＶＬ２からソースバスラインＳＬ２およびＳＬ６に表示信号を分配する。第２単位回路１１Ｂの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｂおよび１２Ｆは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
　第３単位回路１１Ｃは、２本の分岐配線ＢＬ３およびＢＬ７と、２個のスイッチングＴＦＴ１２Ｃおよび１２Ｇとを含み、信号出力線ＶＬ３からソースバスラインＳＬ３およびＳＬ７に表示信号を分配する。第３単位回路１１Ｃの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｃおよび１２Ｇは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
　第４単位回路１１Ｄは、２本の分岐配線ＢＬ４およびＢＬ８と、２個のスイッチングＴＦＴ１２Ｄおよび１２Ｈとを含み、信号出力線ＶＬ４からソースバスラインＳＬ４およびＳＬ８に表示信号を分配する。第４単位回路１１Ｄの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｄおよび１２Ｈは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
　図１１に示されている２個のブースト回路２０Ａおよび２０Ｂの一方２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａ、第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂ、第３単位回路１１Ｃの第１スイッチングＴＦＴ１２Ｃおよび第４単位回路１１Ｄの第１スイッチングＴＦＴ１２Ｄに共通に接続されている。また、他方２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｅ、第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｆ、第３単位回路１１Ｃの第２スイッチングＴＦＴ１２Ｇおよび第４単位回路１１Ｄの第２スイッチングＴＦＴ１２Ｈに共通に接続されている。
　このように、本実施形態では、同時に選択される４個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される実施形態４に比べ、回路素子数をいっそう低減することができる。それ故、いっそうの低消費電力化およびいっそうの狭額縁化を図ることができる。
　なお、本実施形態では、４個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される例を示したが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されることにより、実施形態４よりも回路素子数を低減できる。同時に選択される３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよいし、同時に選択される５個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。
　（実施形態６）
　図１２を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１２は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｅの構成を示す図である。
　図２、図１０および図１１に示したＤＥＭＵＸ回路１０、１０Ｃおよび１０Ｄでは、各単位回路１１は、１本の信号出力線ＶＬから２本のソースバスラインＳＬに表示信号を分配する。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｅでは、各単位回路１１は、１本の信号出力線ＶＬから３本のソースバスラインＳＬに表示信号を分配する。以下、より具体的に説明する。
　図１２には、ＤＥＭＵＸ回路１０Ｅが有する複数個の単位回路１１のうちの、２個の単位回路（第１単位回路および第２単位回路）１１Ａおよび１１Ｂが示されている。
　第１単位回路１１Ａは、３本の分岐配線ＢＬ１、ＢＬ３およびＢＬ５と、３個のスイッチングＴＦＴ１２Ａ、１２Ｃおよび１２Ｅとを含み、１本の信号出力線ＶＬ１から３本のソースバスラインＳＬ１、ＳＬ３およびＳＬ５に表示信号を分配する。
　第２単位回路１１Ｂは、３本の分岐配線ＢＬ２、ＢＬ４およびＢＬ６と、３個のスイッチングＴＦＴ１２Ｂ、１２Ｄおよび１２Ｆとを含み、１本の信号出力線ＶＬ２から３本のソースバスラインＳＬ２、ＳＬ４およびＳＬ６に表示信号を分配する。
　ＤＥＭＵＸ回路１０Ｅは、各単位回路１１の３個のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路２０を含んでいる。図１２に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅおよび１２Ｆのゲート電極が、それぞれブースト回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅおよび２０Ｆの出力側に接続されている。
　図１２に示す例では、３系統の駆動信号線群ＤＧ１、ＤＧ２およびＤＧ３が設けられている。ブースト回路２０Ａおよび２０Ｂは、駆動信号線群ＤＧ１の第１駆動信号線ＤＬ１Ａ、第２駆動信号線ＤＬ２Ａおよび第３駆動信号線ＤＬ３Ａによって駆動される。また、ブースト回路２０Ｃおよび２０Ｄは、駆動信号線群ＤＧ２の第１駆動信号線ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ｂおよび第３駆動信号線ＤＬ３Ｂによって駆動され、ブースト回路２０Ｅおよび２０Ｆは、駆動信号線群ＤＧ３の第１駆動信号線ＤＬ１Ｃ、第２駆動信号線ＤＬ２Ｃおよび第３駆動信号線ＤＬ３Ｃによって駆動される。
　本実施形態のアクティブマトリクス基板においても、ＤＥＭＵＸ回路１０Ｅがブースト回路２０を含んでいることにより、実施形態１～５のアクティブマトリクス基板と同様に、駆動電力を低減できる。また、本実施形態では、各単位回路１１が１本の信号出力線ＶＬから３本のソースバスラインＳＬに表示信号を分配するので、実施形態１～５に比べ、信号出力線ＶＬの本数を削減することができる。そのため、配線領域（信号出力線ＶＬが配置される領域）を縮小していっそうの狭額縁化を図ることができる。さらに、ＣＯＧ実装されるソースドライバ６のアンプ数を削減できるので、チップサイズをより小さくすることができる。そのため、ウェハからのチップの取れ数が増加し、チップコストを低減することができる。
　（実施形態７）
　図１３を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１３は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｆの構成を示す図である。
　図１２に示したＤＥＭＵＸ回路１０Ｅでは、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｆでは、図１３に示すように、２個のスイッチングＴＦＴ１２に対して１個のブースト回路２０が接続されている。以下、より具体的に説明する。
　第１単位回路１１Ａが有する３個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ａ、第２スイッチングＴＦＴ１２Ｃおよび第３スイッチングＴＦＴ１２Ｅである。同様に、第２単位回路１１Ｂが有する３個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ｂ、第２スイッチングＴＦＴ１２Ｄおよび第３スイッチングＴＦＴ１２Ｆである。
　図１３に示されている３個のブースト回路２０Ａ、２０Ｂおよび２０Ｃのうちのブースト回路２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａおよび第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂに共通に接続されている。また、ブースト回路２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｃおよび第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｄに共通に接続されている。また、ブースト回路２０Ｃは、第１単位回路１１Ａの第３スイッチングＴＦＴ１２Ｅおよび第２単位回路１１Ｂの第３スイッチングＴＦＴ１２Ｆに共通に接続されている。
　このように、本実施形態では、同時に選択される２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、回路素子数を低減することができる。また、回路素子数の低減により負荷が低減されるので、いっそうの低消費電力化を図ることができる。さらに、回路素子数の低減により、回路面積も低減できるので、レイアウトサイズを小さくすることができ、いっそうの狭額縁化を図ることができる。
　（実施形態８）
　実施形態７のＤＥＭＵＸ回路１０Ｆでは、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されるが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。以下、図１４を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１４は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｇの構成を示す図である。
　図１４には、ＤＥＭＵＸ回路１０Ｇが有する複数個の単位回路１１のうちの、３個の単位回路（以下ではそれぞれ「第１単位回路」、「第２単位回路」および「第３単位回路」と呼ぶ）１１Ａ、１１Ｂおよび１１Ｃが示されている。
　第１単位回路１１Ａは、３本の分岐配線ＢＬ１、ＢＬ４およびＢＬ７と、３個のスイッチングＴＦＴ１２Ａ、１２Ｄおよび１２Ｇとを含み、信号出力線ＶＬ１からソースバスラインＳＬ１、ＳＬ４およびＳＬ７に表示信号を分配する。第１単位回路１１Ａの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ａ、１２Ｄおよび１２Ｇは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
　第２単位回路１１Ｂは、３本の分岐配線ＢＬ２、ＢＬ５およびＢＬ８と、３個のスイッチングＴＦＴ１２Ｂ、１２Ｅおよび１２Ｈとを含み、信号出力線ＶＬ２からソースバスラインＳＬ２、ＳＬ５およびＳＬ８に表示信号を分配する。第２単位回路１１Ｂの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ｂ、１２Ｅおよび１２Ｈは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
　第３単位回路１１Ｃは、３本の分岐配線ＢＬ３、ＢＬ６およびＢＬ９と、３個のスイッチングＴＦＴ１２Ｃ、１２Ｆおよび１２Ｉとを含み、信号出力線ＶＬ３からソースバスラインＳＬ３、ＳＬ６およびＳＬ９に表示信号を分配する。第３単位回路１１Ｃの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ｃ、１２Ｆおよび１２Ｉは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
　図１４に示されている３個のブースト回路２０Ａ、２０Ｂおよび２０Ｃのうちのブースト回路２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａ、第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂおよび第３単位回路１１Ｃの第１スイッチングＴＦＴ１２Ｃに共通に接続されている。また、ブースト回路２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｄ、第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｅおよび第３単位回路１１Ｃの第２スイッチングＴＦＴ１２Ｆに共通に接続されている。また、ブースト回路２０Ｃは、第１単位回路１１Ａの第３スイッチングＴＦＴ１２Ｇ、第２単位回路１１Ｂの第３スイッチングＴＦＴ１２Ｈおよび第３単位回路１１Ｃの第３スイッチングＴＦＴ１２Ｉに共通に接続されている。
　このように、本実施形態では、同時に選択される３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される実施形態７に比べ、回路素子数をいっそう低減することができる。それ故、いっそうの低消費電力化およびいっそうの狭額縁化を図ることができる。
　なお、本実施形態では、３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される例を示したが、同時に選択される４個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。
　（実施形態９）
　図１５を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１５は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｈの構成を示す図である。
　ＤＥＭＵＸ回路１０Ｈは、図１５に示すように、それぞれが各ブースト回路２０に接続された複数個のクリア回路３０をさらに含む（図１５では１個のクリア回路３０が示されている）。クリア回路３０は、対応するブースト回路２０を所定のタイミングで初期化し得る。
　図１５に示す例では、クリア回路３０は、ＴＦＴ（以下では「クリア用ＴＦＴ」と呼ぶ）３１を含んでいる。クリア用ＴＦＴ３１のゲート電極には、クリア信号が供給される。クリア用ＴＦＴ３１のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、クリア用ＴＦＴ３１のドレイン電極は、第１ノードＮ１に接続されている。
　クリア回路３０を含むＤＥＭＵＸ回路１０Ｈでは、クリア用ＴＦＴ３１のゲート電極に供給されるクリア信号がハイレベルになると、ブースト回路２０が初期化される。クリア回路３０によるブースト回路２０の初期化は、例えば、駆動期間の最初または最後に行われる。
　駆動期間の最初にブースト回路２０の初期化を行うと、ブースト回路２０が初期化された状態から動作するので、予期しない動作や出力を抑制することができる。また、駆動期間の最後にブースト回路２０の初期化を行うと、各ノードの電荷（駆動によって蓄積される）を抜くことができるので、動作休止時に残存した電荷に起因するＴＦＴの劣化を防止することができる。
　（実施形態１０）
　図１６を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１６は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｉの構成を示す図である。
　ＤＥＭＵＸ回路１０Ｉでは、図１６に示すように、ブースト回路２０のセット部２１は、互いに直列に接続された複数のセット用ＴＦＴ２４Ａおよび２４Ｂを含む。また、ブースト回路２０のリセット部２２は、互いに直列に接続された複数のリセット用ＴＦＴ２５Ａおよび２５Ｂを含む。
　図１６に示す例では、セット部２１は、２個のセット用ＴＦＴ２４Ａおよび２４Ｂ（以下ではそれぞれ「第１のセット用ＴＦＴ」および「第２のセット用ＴＦＴ」と呼ぶ）を含んでいる。第１のセット用ＴＦＴ２４Ａのゲート電極およびドレイン電極は、第１駆動信号線ＤＬ１に接続されている。つまり、第１のセット用ＴＦＴ２４Ａは、ダイオード接続されている。第１のセット用ＴＦＴ２４Ａのソース電極は、第２のセット用ＴＦＴ２４Ｂのドレイン電極に接続されている。第２のセット用ＴＦＴ２４Ｂのゲート電極は、第１駆動信号線ＤＬ１に接続されており、第２のセット用ＴＦＴ２４Ｂのソース電極は、第１ノードＮ１に接続されている。
　また、図１６に示す例では、リセット部２２は、２個のリセット用ＴＦＴ２５Ａおよび２５Ｂ（以下ではそれぞれ「第１のリセット用ＴＦＴ」および「第２のリセット用ＴＦＴ」と呼ぶ）を含んでいる。第１のリセット用ＴＦＴ２５Ａのゲート電極は、第２駆動信号線ＤＬ２に接続されている。第１のリセット用ＴＦＴ２５Ａのドレイン電極は、第１ノードＮ１に接続されており、第１のリセット用ＴＦＴ２５Ａのソース電極は、第２のリセット用ＴＦＴ２５Ｂのドレイン電極に接続されている。第２のリセット用ＴＦＴ２５Ｂのゲート電極は、第２駆動信号線ＤＬ２に接続されている。第２のリセット用ＴＦＴ２５Ｂのソース電極は、定電位（負電源電位ＶＳＳ）を与えられる。
　上述したように、ブースト回路２０のセット部２１が互いに直列に接続された複数のセット用ＴＦＴ２４Ａおよび２４Ｂを含んでいるとともに、リセット部２２が互いに直列に接続された複数のリセット用ＴＦＴ２５Ａおよび２５Ｂを含んでいることにより、ブースト回路２０の動作によって第１ノードＮ１が昇圧された際に、個々のＴＦＴのソース・ドレイン間に与えられる電位差を低減する（例示している構成では約半分にする）ことができる。つまり、耐圧の向上を図ることができる。
　（実施形態１１）
　図１７を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１７は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｊの構成を示す図である。
　図１７に示すＤＥＭＵＸ回路１０Ｊは、駆動信号線群ＤＧ１およびＤＧ２に加え、さらなる駆動信号線群ＤＧ１’およびＤＧ２’を備える点において、図２に示したＤＥＭＵＸ回路１０と異なっている。
　図１７に示されている４個のブースト回路２０のうち、ブースト回路２０Ａは、駆動信号線群ＤＧ１によって駆動され、ブースト回路２０Ｂは、駆動信号線群ＤＧ２によって駆動される。また、ブースト回路２０Ｃは、駆動信号線群ＤＧ１’によって駆動され、ブースト回路２０Ｄは、駆動信号線群ＤＧ２’によって駆動される。
　図１０に示したＤＥＭＵＸ回路１０では、同じタイミングで駆動されるブースト回路２０Ａとブースト回路２０Ｂとは、同じ駆動信号線群ＤＧ１によって駆動される。また、同じタイミングで駆動されるブースト回路２０Ｃとブースト回路２０Ｄとは、同じ駆動信号線群ＤＧ２によって駆動される。
　これに対し、図１７に示すＤＥＭＵＸ回路１０Ｊでは、同じタイミングで駆動されるブースト回路２０Ａとブースト回路２０Ｂとは、異なる駆動信号線群ＧＤ１およびＧＤ１’によってそれぞれ駆動される。また、同じタイミングで駆動されるブースト回路２０Ｃとブースト回路２０Ｄとは、異なる駆動信号線群ＧＤ２およびＧＤ２’によってそれぞれ駆動される。
　駆動信号線群ＧＤ１およびＧＤ１’には、あるタイミングでブースト回路２０を駆動するための駆動信号が相展開されて供給されている。つまり、駆動信号線群ＧＤ１およびＧＤ１’は、実質的に同じ信号を供給する、別の配線群である。
　駆動信号線群ＧＤ２およびＧＤ２’には、別のあるタイミングでブースト回路２０を駆動するための駆動信号が相展開されて供給されている。つまり、駆動信号線群ＧＤ２およびＧＤ２’は、実質的に同じ信号を供給する、別の配線群である。
　上述したように、本実施形態では、同じタイミングで駆動される２個以上のブースト回路２０のうちの一部のブースト回路２０を駆動するための駆動信号群を供給する配線群と、他の一部のブースト回路２０を駆動するための駆動信号群を供給する別の配線群とが設けられている。そのため、１本の駆動信号線に接続される回路数を少なくすることができるので、個々の駆動信号線の負荷が少なくなり、駆動信号の遷移時間（立上り時間および立下り時間）を短くすることができる。そのため、より高速の動作が可能となる。
　（実施形態１２）
　図１８（ａ）および（ｂ）を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１８（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｋの構成を示す図である。
　本実施形態におけるＤＥＭＵＸ回路１０Ｋは、図１８（ｂ）に示すように、リセット用ＴＦＴ２５のソース電極およびクリア用ＴＦＴ３１のソース電極が、第１駆動信号線ＤＬ１に接続されている点において、図１５に示したＤＥＭＵＸ回路１０Ｈと異なっている。本実施形態の構成を採用すると、リセット用ＴＦＴ２５のソース電極およびクリア用ＴＦＴ３１のソース電極を、負電源に接続するための配線（ＶＳＳ配線）が不要となる。
　ここで、さらに図１９も参照しながら、リセット用ＴＦＴ２５のソース電極およびクリア用ＴＦＴ３１のソース電極が第１駆動信号線ＤＬ１に接続されている場合にも、リセット動作およびクリア動作を好適に行い得る理由を説明する。図１９は、ＤＥＭＵＸ回路１０Ｋの動作を説明するためのタイミングチャートである。
　１つのブースト回路２０を駆動するための第１駆動信号線ＤＬ１と第２駆動信号線ＤＬ２とに着目すると、図１９からわかるように、第１駆動信号線ＤＬ１が供給する信号は、第２駆動信号線ＤＬ２が供給する信号と反転した関係の信号（反転信号）である。そのため、第２駆動信号線ＤＬ２の電位がハイレベルであるとき（つまりリセット用ＴＦＴ２５にリセット信号が入力されるとき）、第１駆動信号線ＤＬ１の電位はローレベルである。そのため、問題なくリセット動作を行うことができる。また、クリア動作を行うタイミングとして、第１駆動信号線ＤＬ１の電位がローレベルであるタイミングを選択すれば、問題なくクリア動作を行うことができる。
　なお、図１９に示すタイミングチャートは、図４に示したタイミングチャートと実質的に同じであるので、時刻ｔ１～ｔ５のそれぞれにおける動作については、図４のタイミングチャートを参照しながら行った説明を参照されたい。
　また、ここでは、クリア回路３０を備えた構成を例示したが、図５に示したＤＥＭＵＸ回路１０、図７に示したＤＥＭＵＸ回路１０Ａおよび図９に示したＤＥＭＵＸ回路１０Ｂにおいて、リセット用ＴＦＴ２５、２８のソース電極を第１駆動信号線ＤＬ１に接続することによっても、同様の効果を得ることができる。
　（実施形態１３）
　図２０（ａ）および（ｂ）を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２０（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｌの構成を示す図である。
　本実施形態におけるＤＥＭＵＸ回路１０Ｌは、図２０（ａ）に示すように、第２駆動信号線ＤＬ２を含んでいない点において、図１８に示したＤＥＭＵＸ回路１０Ｋと異なる。図２０（ｂ）には、ＤＥＭＵＸ回路１０Ｌの単位回路１１Ａに含まれる２個のスイッチングＴＦＴ１２Ａおよび１２Ｃのうちの一方（第１スイッチングＴＦＴ）１２Ａに接続されたブースト回路（第１ブースト回路）２０Ａが示されている。図２０（ｂ）に示すように、第１ブースト回路２０Ａのリセット用ＴＦＴ２５のゲート電極は、他方のスイッチングＴＦＴ（第２スイッチングＴＦＴ）１２Ｂに接続されたブースト回路（第２ブースト回路）２０Ｃ用の第１駆動信号線ＤＬ１Ｂに接続されている。また、ここでは図示しないが、第２ブースト回路２０Ｃのリセット用ＴＦＴ２５のゲート電極は、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａに接続されている。
　このように、本実施形態では、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが第２ブースト回路２０Ｃ用の第２駆動信号線を兼ねており、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが第１ブースト回路２０Ａ用の第２駆動信号線を兼ねている。本実施形態の構成を採用すると、第２駆動信号線を省略することができ、配線数を一層少なくすることができる。
　ここで、さらに図２１も参照しながら、あるブースト回路２０用の第１駆動信号線ＤＬ１が、他のブースト回路２０用の第２駆動信号線を兼ねることができる理由を説明する。図２１は、ＤＥＭＵＸ回路１０Ｌの動作を説明するためのタイミングチャートである。
　図２１からわかるように、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが供給する信号と、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが供給する信号とは、逆相の信号である。そのため、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａと、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂとは、異なるタイミングでハイレベルとなる。そのため、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが供給する信号を、第１ブースト回路２０Ａ用のリセット信号として用いることができ、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが供給する信号を、第２ブースト回路２０Ｃ用のリセット信号として用いることができる。
　なお、ここでは、クリア回路３０を備えた構成を例示したが、図５に示したＤＥＭＵＸ回路１０、図７に示したＤＥＭＵＸ回路１０Ａおよび図９に示したＤＥＭＵＸ回路１０Ｂにおいても、同様の改変を行うことによって同様の効果を得ることができる。
　［酸化物半導体について］
　スイッチングＴＦＴ１２の酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよく、また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、スイッチングＴＦＴ１２として好適に用いられ、また、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）や画素ＴＦＴ（画素に設けられるＴＦＴ）としても好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（実施形態１４）
　図２２および図２３を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２２は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｍの構成を示す図である。図２３は、本実施形態の他のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｎの構成を示す図である。
　図２２に示すＤＥＭＵＸ回路１０Ｍは、各単位回路１１のスイッチングＴＦＴ１２ｐが、活性層として多結晶シリコン半導体層（例えば低温ポリシリコン（ＬＴＰＳ）層）を含むＰＭＯＳトランジスタである点において、図５に示したＤＥＭＵＸ回路１０と異なっている。また、ＤＥＭＵＸ回路１０Ｍでは、回路を構成する他のＴＦＴも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。従って、セット部２１のセット用ＴＦＴ２４ｐおよびリセット部２２のリセット用ＴＦＴ２５ｐも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
　図２３に示すＤＥＭＵＸ回路１０Ｎは、各単位回路１１のスイッチングＴＦＴ１２ｐが、活性層として多結晶シリコン半導体層（例えば低温ポリシリコン（ＬＴＰＳ）層）を含むＰＭＯＳトランジスタである点において、図７に示したＤＥＭＵＸ回路１０Ａと異なっている。また、ＤＥＭＵＸ回路１０Ｎでは、回路を構成する他のＴＦＴも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。従って、セット部２１のセット用ＴＦＴ２４ｐ、リセット部２２のリセット用ＴＦＴ２５ｐ、２８ｐおよびブースト部２３のブースト用ＴＦＴ２７ｐも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
　図２２および図２３に示すＤＥＭＵＸ回路１０Ｍおよぼ１０Ｎのように、ＰＭＯＳトランジスタでＤＥＭＵＸ回路が構成される場合も、図２に示したＤＥＭＵＸ回路１０や図７に示したＤＥＭＵＸ回路１０Ａと、信号等の極性が逆になる（リセット用ＴＦＴ２５ｐのソース電極には正電源電位ＶＤＤが与えられる）だけで、タイミング等は同一で駆動を行うことができる。
　既に説明したように、多結晶シリコンは、酸化物半導体よりも移動度が高いが、ＰＭＯＳは、ＮＭＯＳに比べて移動度が低い。そのため、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタのみを、ＤＥＭＵＸ回路用ＴＦＴとして用いる場合、酸化物半導体ＴＦＴを用いる場合と同様の問題が生じる。
　本実施形態のように、ＤＥＭＵＸ回路１０Ｍおよび１０Ｎがブースト回路２０を含むことにより、駆動電力の低減や狭額縁化を実現することができる。
　（ＤＥＭＵＸ回路の駆動タイミング）
　これまでは、ＤＥＭＵＸ回路の駆動信号が１水平走査期間内で１回トグルされる例を説明したが、本発明の実施形態はこれに限定されるものではない。例えば、低消費電力化のために、ＤＥＭＵＸ回路の駆動信号が２水平走査期間内で１回トグルされてもよい。以下、図２４（ａ）および（ｂ）を参照しながら、より具体的に説明を行う。
　図２４（ａ）は、駆動信号が１水平走査期間内で１回トグルされる場合のタイミングチャートであり、図２４（ｂ）は、駆動信号が２水平走査期間内で１回トグルされる場合のタイミングチャートである。図２４（ａ）および（ｂ）のそれぞれには、ゲートクロック信号ＧＣＫ１、ＧＣＫ２の電位、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂの電位（第１駆動信号の電位）、および、信号出力線ＶＬの電位が示されている。
　図２４（ａ）に示す例では、駆動信号は、１水平走査期間内で１回トグルされる。ソースバスラインＳＬは、ソースバスラインＳＬ１、ＳＬ３、ＳＬ１、ＳＬ３・・・の順で選択される。
　これに対し、図２４（ｂ）に示す例では、駆動信号は、２水平走査期間内で１回トグルされる。ソースバスラインＳＬは、ソースバスラインＳＬ１、ＳＬ３、ＳＬ３、ＳＬ１、ＳＬ１・・・の順で選択される。図２４（ｂ）に示す例では、駆動信号の周波数が図２４（ａ）に示す例に比べて１／２となるので、低消費電力化を図る（消費電力を約半分にする）ことができる。
　（表示装置）
　本発明の実施形態によるアクティブマトリクス基板（半導体装置）は、表示装置に好適に用いられる。なお、これまでは、ＦＦＳモード等の横電界モードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明を行ったが、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）で表示を行う液晶表示装置のアクティブマトリクス基板にも適用され得る。また、本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（液晶層以外の表示媒体層を備える表示装置）にも好適に用いられる。例えば、本発明の実施形態によるアクティブマトリクス基板は、電気泳動表示装置や有機ＥＬ（Electroluminescence）表示装置などにも用いられる。
　液晶表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備え得る。有機ＥＬ表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板上に設けられた有機ＥＬ層とを備え得る。
　本発明の実施形態によると、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することができる。本発明の実施形態によるアクティブマトリクス基板は、種々の表示装置に好適に用いられる。
　１　　基板
　２　　薄膜トランジスタ（画素ＴＦＴ）
　３　　画素電極
　４　　共通電極
　５Ａ、５Ｂ　　ゲートドライバ
　５ａ　　シフトレジスタ回路
　６　　ソースドライバ
　１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ　　デマルチプレクサ回路
　１０Ｇ、１０Ｈ、１０Ｉ、１０Ｊ、１０Ｋ、１０Ｌ　　デマルチプレクサ回路
　１０Ｍ、１０Ｎ　　デマルチプレクサ回路
　１１　　単位回路
　１２、１２ｐ　　スイッチングＴＦＴ
　２０　　ブースト回路
　２１　　セット部
　２２　　リセット部
　２３　　ブースト部
　２４、２４Ａ、２４Ｂ、２４ｐ　　セット用ＴＦＴ
　２５、２５Ａ、２５Ｂ、２５ｐ、２８、２８ｐ　　リセット用ＴＦＴ
　２６、２９　　ブースト用容量素子
　２７、２７ｐ　　ブースト用ＴＦＴ
　２７ｇ　　ブースト用ＴＦＴのゲート電極
　２７ｓ　　ブースト用ＴＦＴのソース電極
　２７ｄ　　ブースト用ＴＦＴのドレイン電極
　３０　　クリア回路
　３１　　クリア用ＴＦＴ
　１００　　アクティブマトリクス基板
　ＧＬ　　ゲートバスライン
　ＳＬ　　ソースバスライン
　ＶＬ　　信号出力線
　ＤＬ１　　第１駆動信号線
　ＤＬ２　　第２駆動信号線
　ＤＬ３　　第３駆動信号線
　ＤＧ１、ＤＧ１’、ＤＧ２、ＤＧ２’、ＤＧ３　　駆動信号線群
　Ｎ１　　第１ノード
　Ｎ２　　第２ノード
　ＤＲ　　表示領域
　ＦＲ　　周辺領域

Claims (27)

  1. 　複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
    　基板と、
    　前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
    　前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
    　それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
    　前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
    　前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
    　前記複数の単位回路のそれぞれは、
    　前記１本の信号出力線に接続されたｎ本の分岐配線と、
    　それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
    を含み、
    　前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含む、アクティブマトリクス基板。
  2. 　前記複数個のブースト回路のそれぞれは、
    　前記ゲート電極に接続された第１ノードをプリチャージするセット部と、
    　前記セット部によってプリチャージされた前記第１ノードの電位を昇圧するブースト部と、
    　前記第１ノードの電位をリセットするリセット部と、を含む、請求項１に記載のアクティブマトリクス基板。
  3. 　前記デマルチプレクサ回路は、
    　前記セット部に第１駆動信号を供給する第１駆動信号線と、
    　前記リセット部に第２駆動信号を供給する第２駆動信号線と、
    　前記ブースト部に第３駆動信号を供給する第３駆動信号線と、
    を含む、請求項２に記載のアクティブマトリクス基板。
  4. 　前記セット部は、前記第１駆動信号線に接続されたゲート電極を有し、ダイオード接続されたセット用ＴＦＴを含み、
    　前記リセット部は、前記第２駆動信号線に接続されたゲート電極を有し、前記第１ノードの電位をプルダウンし得るように構成されたリセット用ＴＦＴを含み、
    　前記ブースト部は、前記第３駆動信号線に接続された第１容量電極と、前記第１ノードに接続された第２容量電極とを有するブースト用容量素子を含む、請求項３に記載のアクティブマトリクス基板。
  5. 　前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され、他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、
    　前記リセット用ＴＦＴは、一方が前記第１ノードに接続され他方が定電位を与えられるソース電極およびドレイン電極を有する、請求項４に記載のアクティブマトリクス基板。
  6. 　前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され、他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、
    　前記リセット用ＴＦＴは、一方が前記第１ノードに接続され他方が前記第１駆動信号線に接続されたソース電極およびドレイン電極を有する、請求項４に記載のアクティブマトリクス基板。
  7. 　前記セット部は、前記第１駆動信号線に接続されたゲート電極を有し、ダイオード接続されたセット用ＴＦＴを含み、
    　前記ブースト部は、前記第１ノードに接続されたゲート電極と、一方が前記第３駆動信号線に接続され他方が前記第１ノードとは異なる第２ノードに接続されたソース電極およびドレイン電極とを有するブースト用ＴＦＴを含み、
    　前記リセット部は、それぞれが前記第２駆動信号線に接続されたゲート電極を有し、前記第１ノードの電位をプルダウンし得るように構成された第１および第２のリセット用ＴＦＴを含み、
    　前記第１のリセット用ＴＦＴは、一方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、
    　前記第２のリセット用ＴＦＴは、一方が前記第２ノードに接続されたソース電極およびドレイン電極を有する、請求項３に記載のアクティブマトリクス基板。
  8. 　前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、
    　前記第１のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方と、前記第２のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方とは、定電位を与えられる、請求項７に記載のアクティブマトリクス基板。
  9. 　前記セット用ＴＦＴは、一方が前記第１駆動信号線に接続され他方が前記第１ノードに接続されたソース電極およびドレイン電極を有し、
    　前記第１のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方と、前記第２のリセット用ＴＦＴの前記ソース電極および前記ドレイン電極の他方とは、前記第１駆動信号線に接続されている、請求項７に記載のアクティブマトリクス基板。
  10. 　前記ブースト部は、前記第１ノードに接続された第１容量電極と、前記第２ノードに接続された第２容量電極とを有するブースト用容量素子をさらに含む、請求項７から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴを含み、
    　前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、
    　前記第１ブースト回路用の前記第１駆動信号線が前記第２ブースト回路用の前記第２駆動信号線を兼ねており、前記第２ブースト回路用の前記第１駆動信号線が前記第１ブースト回路用の前記第２駆動信号線を兼ねる、請求項３から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む、請求項２から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
    　前記複数個のブースト回路は、それぞれが前記２個のスイッチングＴＦＴのそれぞれに接続された２個のブースト回路を含む、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  14. 　前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
    　前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
    　前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  15. 　前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
    　前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
    　前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路とを含む、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  16. 　前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
    　前記複数の単位回路のそれぞれは、前記複数個のブースト回路のうちの３個のブースト回路を含み、
    　前記３個のブースト回路のそれぞれは、前記３個のスイッチングＴＦＴのそれぞれに接続されている、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  17. 　前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
    　前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
    　前記複数個のブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  18. 　前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
    　前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
    　前記複数個のブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続された第１ブースト回路と、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続された第２ブースト回路と、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続された第３ブースト回路とを含む、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  19. 　前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む、請求項１から１８のいずれかに記載のアクティブマトリクス基板。
  20. 　前記クリア回路は、クリア信号が供給されるゲート電極と、一方が前記第１ノードに接続され他方が定電位を与えられるソース電極およびドレイン電極とを有するクリア用ＴＦＴを含む、請求項１９に記載のアクティブマトリクス基板。
  21. 　前記クリア回路は、クリア信号が供給されるゲート電極と、一方が前記第１ノードに接続され他方が前記第１駆動信号線に接続されたソース電極およびドレイン電極とを有するクリア用ＴＦＴを含む、請求項３を引用する請求項１９に記載のアクティブマトリクス基板。
  22. 　前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、
    　前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む、請求項１から２１のいずれかに記載のアクティブマトリクス基板。
  23. 　前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として酸化物半導体層を含む、請求項１から２２のいずれかに記載のアクティブマトリクス基板。
  24. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項２３に記載のアクティブマトリクス基板。
  25. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項２４に記載のアクティブマトリクス基板。
  26. 　前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタである、請求項１から２２のいずれかに記載のアクティブマトリクス基板。
  27. 　請求項１から２６のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111028804A (zh) * 2019-12-19 2020-04-17 福建华佳彩有限公司 一种Demux驱动方法
CN111145677A (zh) * 2020-01-03 2020-05-12 京东方科技集团股份有限公司 选择电路及其控制方法以及多路复用电路
CN112147820A (zh) * 2019-06-28 2020-12-29 夏普株式会社 有源矩阵基板和显示装置
CN112309333A (zh) * 2019-07-29 2021-02-02 夏普株式会社 有源矩阵基板、显示装置及其驱动方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749222B2 (en) * 2017-08-29 2023-09-05 Sharp Kabushiki Kaisha Active matrix substrate and display device
WO2020161552A1 (ja) * 2019-02-05 2020-08-13 株式会社半導体エネルギー研究所 表示装置および電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009122157A (ja) * 2007-11-12 2009-06-04 Seiko Epson Corp 駆動装置及び方法、並びに電気光学装置及び電子機器
JP2009134055A (ja) * 2007-11-30 2009-06-18 Sharp Corp 表示装置
JP2012008224A (ja) * 2010-06-22 2012-01-12 Sharp Corp 液晶表示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690522B1 (ko) * 2002-01-22 2007-03-09 세이코 엡슨 가부시키가이샤 제어 신호의 생성 방법, 제어 신호 생성 회로, 데이터선구동 회로, 소자 기판, 전기 광학 장치 및 전자 기기
KR101029406B1 (ko) * 2003-12-17 2011-04-14 엘지디스플레이 주식회사 액정표시장치의 디멀티플렉서와 그 구동방법
JP4786996B2 (ja) 2005-10-20 2011-10-05 株式会社 日立ディスプレイズ 表示装置
JP2010102266A (ja) 2008-10-27 2010-05-06 Sharp Corp 液晶表示装置およびその駆動方法
JP5148778B2 (ja) 2010-03-24 2013-02-20 シャープ株式会社 信号分配装置および表示装置
KR102637010B1 (ko) 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105340021B (zh) * 2013-06-28 2019-09-27 夏普株式会社 单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法和显示装置
US20160093260A1 (en) * 2014-09-29 2016-03-31 Innolux Corporation Display device and associated method
KR102315421B1 (ko) * 2015-03-30 2021-10-22 삼성디스플레이 주식회사 디멀티플렉서 및 이를 포함한 표시장치
KR102318144B1 (ko) * 2015-05-08 2021-10-28 삼성디스플레이 주식회사 표시 장치 및 그것의 구동 방법
US11749222B2 (en) * 2017-08-29 2023-09-05 Sharp Kabushiki Kaisha Active matrix substrate and display device
JP6757353B2 (ja) * 2018-03-28 2020-09-16 シャープ株式会社 アクティブマトリクス基板および表示装置
JP6757352B2 (ja) * 2018-03-28 2020-09-16 シャープ株式会社 アクティブマトリクス基板および表示装置
US11314136B2 (en) * 2019-06-28 2022-04-26 Sharp Kabushiki Kaisha Active matrix substrate and display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009122157A (ja) * 2007-11-12 2009-06-04 Seiko Epson Corp 駆動装置及び方法、並びに電気光学装置及び電子機器
JP2009134055A (ja) * 2007-11-30 2009-06-18 Sharp Corp 表示装置
JP2012008224A (ja) * 2010-06-22 2012-01-12 Sharp Corp 液晶表示装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112147820A (zh) * 2019-06-28 2020-12-29 夏普株式会社 有源矩阵基板和显示装置
US11314136B2 (en) 2019-06-28 2022-04-26 Sharp Kabushiki Kaisha Active matrix substrate and display device
CN112147820B (zh) * 2019-06-28 2023-01-31 夏普株式会社 有源矩阵基板和显示装置
CN112309333A (zh) * 2019-07-29 2021-02-02 夏普株式会社 有源矩阵基板、显示装置及其驱动方法
US10984747B2 (en) 2019-07-29 2021-04-20 Sharp Kabushiki Kaisha Active matrix substrate, display device, and drive method therefor
CN112309333B (zh) * 2019-07-29 2022-04-29 夏普株式会社 有源矩阵基板、显示装置及其驱动方法
CN111028804A (zh) * 2019-12-19 2020-04-17 福建华佳彩有限公司 一种Demux驱动方法
CN111028804B (zh) * 2019-12-19 2021-10-26 福建华佳彩有限公司 一种Demux驱动方法
CN111145677A (zh) * 2020-01-03 2020-05-12 京东方科技集团股份有限公司 选择电路及其控制方法以及多路复用电路
US11804843B2 (en) 2020-01-03 2023-10-31 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Selection circuit and method for controlling the same, and multiplexing circuit

Also Published As

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US11145268B2 (en) 2021-10-12
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