JP2010250030A - シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法 - Google Patents

Abstract

【課題】ゲートドライバを構成するシフトレジスタ内の薄膜トランジスタの特性の変化に起因する誤動作の発生を抑止することのできる表示装置を実現する。
【解決手段】シフトレジスタを構成する各双安定回路は、出力端子４９の電位を第１クロックに基づいて上昇させるための薄膜トランジスタＴ１と、薄膜トランジスタＴ１のゲート端子に接続された領域ｎｅｔＡと、領域ｎｅｔＡの電位を低下させるための薄膜トランジスタＴ２と、薄膜トランジスタＴ２のゲート端子に接続された領域ｎｅｔＢと、領域ｎｅｔＡ−出力端子４９間の容量素子Ｃａｐとを備える。領域ｎｅｔＢは、第１クロックよりも位相が１２０度だけ遅れた第２クロックに基づいて充電され、第２クロックよりも位相が１２０度だけ遅れた第３クロックに基づいて放電される。容量素子Ｃａｐの容量値を薄膜トランジスタＴ１の寄生容量の容量値で除して得られる値は２０以上とされる。
【選択図】図１

Description

本発明は、アクティブマトリクス型表示装置の駆動回路および駆動方法に関し、更に詳しくは、アクティブマトリクス型表示装置の表示部に配設された走査信号線を駆動する走査信号線駆動回路内のシフトレジスタおよびその駆動方法に関する。

従来よりアモルファスシリコン（ａ−Ｓｉ）を用いた薄膜トランジスタ（以下「ａ−ＳｉＴＦＴ」という）を駆動素子として使用する液晶表示装置が知られているが、近年、微結晶シリコン（μｃ−Ｓｉ）を用いた薄膜トランジスタ（以下「μｃ−ＳｉＴＦＴ」という）を駆動素子として使用する液晶表示装置の開発が進められている。微結晶シリコンの移動度はアモルファスシリコンの移動度よりも大きく、かつ、μｃ−ＳｉＴＦＴはａ−ＳｉＴＦＴと同様の工程で形成される。このため、駆動素子にμｃ−ＳｉＴＦＴを採用することにより、額縁面積の縮小やドライバＩＣのチップ数の削減などによるコストの低減，実装歩留まりの向上，表示装置の大型化の実現などが期待される。また、μｃ−ＳｉＴＦＴについては、ゲート電極に長時間電圧が印加された際の閾値シフト（閾値電圧が変動すること）がａ−ＳｉＴＦＴよりも小さいという特徴もある。すなわち、ａ−ＳｉＴＦＴと比較すると、μｃ−ＳｉＴＦＴは劣化しにくいという点で信頼性が高くなっている。

ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述の複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）と上述の複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）とが設けられている。

画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。

各ゲートバスラインは１フレーム期間中に一度（１水平走査期間）だけ選択状態となれば良いので、各ゲートバスラインに印加される走査信号は当該各ゲートバスラインが選択状態とされるべき期間（以下、「選択期間」という。）だけハイレベルの電位にされ、それ以外の期間（以下、「非選択期間」という。）にはローレベルの電位で固定されることが好ましい。ところが、シフトレジスタを構成する回路に形成される寄生容量の影響を受けて、非選択期間に走査信号の電位がローレベルの電位からプラス方向に変動することがある。そこで、特開２００６−３５１１７１号公報には、寄生容量による影響を従来よりも低減させることのできるシフトレジスタの発明が開示されている。図１４は、特開２００６−３５１１７１号公報に開示されているシフトレジスタの１段分の構成を示す回路図である。この回路によれば、非選択期間中、ゲートバスラインは浮遊（フローティング）状態とはならず、ゲートバスラインには常にゲートオフ電圧が与えられる。これにより、寄生容量による影響を小さくすることができるとされている。

また、本願発明に関連して、以下のような先行技術も知られている。特開平１１−８６５８６号公報には、静電気や電磁波等のノイズに起因する誤動作を防止できるシフトレジスタについての発明が開示されている。特開２００６−１９０４３７号公報には、薄膜トランジスタの劣化に起因する誤動作を防止できるシフトレジスタについての発明が開示されている。特開２０００−１５５５５０号公報には、４相クロックを採用することによって回路特性の変化を小さくしたシフトレジスタについての発明が開示されている。特開２００４−２１２９３９号公報には、４つのクロック信号を用いた構成で別途の入力パッドを備えることなく両方向走査を可能としたシフトレジスタについての発明が開示されている。

特開２００６−３５１１７１号公報 特開平１１−８６５８６号公報 特開２００６−１９０４３７号公報 特開２０００−１５５５５０号公報 特開２００４−２１２９３９号公報

ところが、上述の構成によっても、図１５（特開２００６−３５１１７１号公報の図９）において符号ｃで示すように、非選択期間において、走査信号の電位は寄生容量の影響を受けてローレベルの電位からプラス方向に変動している。この理由については以下のようなことが考えられる。上記特開２００６−３５１１７１号公報においてはゲートバスラインと共通電極との間の寄生容量に着目されているが、シフトレジスタを構成する回路内の薄膜トランジスタの各電極間にも寄生容量は形成される。例えば、図１４で符号Ｔ１で示す薄膜トランジスタのゲート−ソース間にも寄生容量は形成されている。このため、クロックＬＣＬＫ１の電位がローレベルからハイレベルに変化すると、その寄生容量を介して薄膜トランジスタＴ１のゲート電位が上昇する。これにより、薄膜トランジスタＴ１にリーク電流が流れ、走査信号の電位に変動が生じる。ここで、上記クロックＬＣＬＫ１は非選択期間にも所定の周期でハイレベルの状態にされるので、所定の周期で走査信号の電位に変動が生じることになる。

また、図１４で符号Ｊ２で示すノードの電位はクロックＬＣＬＫ１に応じて変動し、図１４で符号Ｊ３で示すノードの電位はクロックＬＣＬＫ２に応じて変動する。ここで、クロックＬＣＬＫ１とクロックＬＣＬＫ２とによって２相クロックが構成されているので、各クロックＬＣＬＫ１およびＬＣＬＫ２のデューティ比（ここでのデューティ比とは、「ハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合」のことをいう。）は２分の１となっている。このため、ゲート電極にそれらのクロックＬＣＬＫ１およびＬＣＬＫ２が与えられる薄膜トランジスタについては、比較的特性の変化が生じやすい。すなわち、図１４に示す構成において、符号Ｔ４，Ｔ５，およびＴ６で示す薄膜トランジスタについては、他の薄膜トランジスタと比較して、特性の変化（特に閾値電圧の上昇）が生じやすい。これらの薄膜トランジスタＴ４，Ｔ５，およびＴ６の閾値電圧が上昇すると、薄膜トランジスタＴ１のゲート電位や走査信号Ｇｏｕｔ（ｊ）の電位を非選択期間に充分に低くすることができず、シフトレジスタの誤動作を引き起こすこととなる。

そこで本発明は、ゲートドライバを構成するシフトレジスタ内の薄膜トランジスタの特性の変化に起因する誤動作の発生を抑止することのできる表示装置を実現することを目的とする。

第１の発明は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，および第３のクロック信号として与えられる３相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタであって、
各双安定回路は、
第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
前記第１のスイッチング素子の第１電極に接続された第１ノードを所定の入力信号または当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電するための第１ノード充電部と、
前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１ノード放電部と、
前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第２のクロック信号に基づいて充電するための第２ノード充電部と、
前記第３のクロック信号に基づいて前記第２ノードを放電するための第２ノード放電部と、
前記第１ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を有し、
前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号とは互いに位相が１２０度ずつずらされ、かつ、各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は３分の１にされ、
前記容量素子の容量値を前記第１のスイッチング素子の寄生容量の容量値で除して得られる値が２０以上であることを特徴とする。

第２の発明は、第１の発明において、
前記第１のスイッチング素子の第１電極−第２電極間の寄生容量の容量値は、前記第１のスイッチング素子の第１電極−第３電極間の寄生容量の容量値よりも小さいことを特徴とする。

第３の発明は、第１または第２の発明において、
前記第２のスイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。

第４の発明は、表示装置であって、
前記複数の走査信号線を駆動する走査信号線駆動回路を備え、
前記走査信号線駆動回路は、第１から第３までのいずれかの発明に係るシフトレジスタを含むことを特徴とする。

第５の発明は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，および第３のクロック信号として与えられる３相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタの駆動方法であって、
各双安定回路を前記第２の状態から前記第１の状態に変化させ所定期間だけ前記第１の状態で維持した後に前記第２の状態に変化させる第１駆動ステップと、
各双安定回路を前記第２の状態で維持する第２駆動ステップと
を含み、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードと、
第２電極に前記第１のクロック信号が与えられ、第３電極に前記出力ノードが接続された第１のスイッチング素子と、
前記第１のスイッチング素子の第１電極に接続された第１ノードと、
前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子と、
前記第２のスイッチング素子の第１電極に接続された第２ノードと
を有し、
前記第１駆動ステップは、
所定の入力信号または各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電する第１ノード充電ステップと、
前記第１ノードが充電された状態のときに前記第１のクロック信号の電位をローレベルからハイレベルに変化させることによって、前記状態信号の表す状態を前記第２の状態から前記第１の状態に変化させる出力ノード充電ステップと、
前記状態信号の表す状態を前記第１の状態から前記第２の状態に変化させる出力ノード放電ステップと
を含み、
前記第２駆動ステップは、
前記第２のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを充電する第２ノード充電ステップと、
前記第３のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを放電する第２ノード放電ステップと
を含み、
前記第１のクロック信号の位相は前記第２のクロック信号の位相よりも１２０度だけ進められ、
前記第２のクロック信号の位相は前記第３のクロック信号の位相よりも１２０度だけ進められ、
各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は３分の１にされていることを特徴とする。

上記第１の発明によれば、シフトレジスタを構成する双安定回路は、各クロック信号のデューティ比が３分の１となる３相のクロック信号に基づいて動作する。このため、双安定回路に設けられているスイッチング素子のうち特性の変化が最も早いスイッチング素子の第１電極（例えば、薄膜トランジスタのゲート電極）に印加される信号のデューティ比は３分の１となる。これにより、デューティ比が２分の１である信号に基づいて動作していた従来構成に比べて、双安定回路内のスイッチング素子の特性の変化が抑制され、回路を長寿命化することが可能となる。また、第２の状態を表す状態信号が出力ノードから出力されるべき期間（非選択期間）にも第１のクロック信号に基づいて第１のスイッチング素子の第１電極の電位が変動するところ、非選択期間に第１のスイッチング素子がオン状態とはならないように、第１のスイッチング素子の閾値電圧および第１のクロック信号の振幅を考慮して、第１のスイッチング素子と容量素子とが構成されている。このため、非選択期間に出力ノードの電位が上昇することが抑止され、走査信号線への不要なパルスの印加に起因するシフトレジスタの誤動作の発生が抑止される。

上記第２の発明によれば、非選択期間における第１のスイッチング素子の第１電極の電位の変動はより小さくなり、走査信号線への不要なパルスの印加に起因するシフトレジスタの誤動作の発生がより効果的に抑止される。

上記第３の発明によれば、第１ノードを放電するための第２のスイッチング素子がマルチチャネル構造の薄膜トランジスタで構成されるので、第１ノードの電位が上昇したときに、第２のスイッチング素子でリーク電流が生じることによる第１ノードの電位の低下が防止される。

上記第４の発明によれば、上記第１から第３までのいずれかの発明と同様の効果が得られるシフトレジスタを備えた表示装置が実現される。

上記第５の発明によれば、シフトレジスタを構成する双安定回路は、各クロック信号のデューティ比が３分の１となる３相のクロック信号に基づいて動作する。ここで、非選択期間にも第１のクロック信号に基づいて第１のスイッチング素子の第１電極の電位（第１ノードの電位）が変動するところ、第１のクロック信号よりも位相が１２０度だけ遅れている第２のクロック信号に基づき第２ノードが充電されることによって、第１ノードの電荷は第２のスイッチング素子を介して放電される。また、第２ノードの電荷は、第２のクロック信号よりも位相が１２０度だけ遅れている第３のクロック信号に基づいて放電される。以上より、非選択期間における第１ノードの電位を充分に低いレベルに維持することができ、かつ、双安定回路に設けられているスイッチング素子のうち特性の変化が最も早いスイッチング素子の第１電極に印加される信号のデューティ比を３分の１にすることができる。これにより、シフトレジスタの誤動作の抑止や回路の長寿命化が可能となる。

本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタに含まれている双安定回路の構成を示す回路図である。 上記実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記実施形態において、第１〜第３ゲートクロック信号の波形を示す信号波形図である。 上記実施形態において、走査信号の波形を示す信号波形図である。 上記実施形態において、マルチチャネルＴＦＴについて説明するための図である。 上記実施形態において、双安定回路の動作について説明するための信号波形図である。 上記実施形態において、双安定回路内の薄膜トランジスタの状態について説明するための図である。 上記実施形態において、薄膜トランジスタに形成される寄生容量について説明するための図である。 上記実施形態において、双安定回路内の薄膜トランジスタのゲート端子に与えられる信号のデューティ比について説明するための図である。 従来例において、双安定回路内の薄膜トランジスタのゲート端子に与えられる信号のデューティ比について説明するための図である。 上記実施形態の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 従来例における双安定回路の構成例を示す回路図である。 従来例において、走査信号の電位の変動について説明するための図である。

以下、添付図面を参照しつつ、本発明の一実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ソース端子（ソース電極）は第２電極に相当し、ドレイン端子（ドレイン電極）は第３電極に相当する。

＜１．全体構成および動作＞
図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、典型的には、表示部６００と駆動回路であるゲートドライバ４００とは同一基板上すなわちモノリシックに形成される。

表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらのソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。

ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）を印加する。

ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰとゲートエンドパルス信号ＧＥＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜２．ゲートドライバの構成および動作＞
次に、図３〜図６を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段のシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。このように、このシフトレジスタ４１０はｉ個の双安定回路４０（１）〜４０（ｉ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が出力される。

図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の双安定回路４０（１）〜４０（ｉ）で構成されている。各双安定回路には、３相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。），およびＣＫＣ（以下「第３クロック」という。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。

このシフトレジスタ４１０には、ゲートクロック信号ＧＣＫとしての３相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。），ＧＣＫ２（以下「第２ゲートクロック信号」という。），およびＧＣＫ３（以下「第３ゲートクロック信号」という。）と、ゲートスタートパルス信号ＧＳＰと、ゲートエンドパルス信号ＧＥＰとが表示制御回路２００から与えられる。第１〜第３ゲートクロック信号ＧＣＫ１〜３については、図５に示すように、互いに１水平走査期間ずつ位相がずれており、いずれも３水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。さらに詳しくは、第１ゲートクロック信号ＧＣＫ１の位相は第２ゲートクロック信号ＧＣＫ２の位相よりも１２０度だけ進められており、第２ゲートクロック信号ＧＣＫ２の位相は第３ゲートクロック信号ＧＣＫ３の位相よりも１２０度だけ進められている。

本実施形態においては、シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。１段目４０（１）については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、第３ゲートクロック信号ＧＣＫ３が第３クロックＣＫＣとして与えられる。２段目４０（２）については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第３ゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられ、第１ゲートクロック信号ＧＣＫ１が第３クロックＣＫＣとして与えられる。３段目４０（３）については、第３ゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、第２ゲートクロック信号ＧＣＫ２が第３クロックＣＫＣとして与えられる。４段目以降については、上述した１段目から３段目までの構成と同様の構成が３段ずつ繰り返される。また、１段目４０（１）には、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。２段目４０（２）以降については、前段の状態信号Ｑがセット信号Ｓとして与えられる。さらに、１〜（ｉ−１）段目には、次段の状態信号Ｑがリセット信号Ｒとして与えられる。ｉ段目については、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。

以上のような構成において、このシフトレジスタ４１０の１段目４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰのパルスが与えられると、上記第１〜第３ゲートクロック信号ＧＣＫ１〜３に基づいて上記パルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目４０（１）からｉ段目４０（ｉ）へと順次に転送される。そして、このパルスの転送に応じて、各段４０（１）〜４０（ｉ）から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段４０（１）〜４０（ｉ）から出力される状態信号Ｑは、走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）として各ゲートバスラインＧＬ１〜ＧＬｉに与えられる。これにより、図６に示すように、１水平走査期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）が表示部６００内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。

＜３．双安定回路の構成＞
＜３．１ 構成の概要＞
図１は、上述したシフトレジスタ４１０に含まれている双安定回路の構成（シフトレジスタ４１０の１段分の構成）を示す回路図である。図１に示すように、この双安定回路は、１０個の薄膜トランジスタＴ１〜Ｔ１０（第１〜第１０のスイッチング素子）と容量素子Ｃａｐ（以下、この容量素子の容量値にも同一の符号Ｃａｐを付す）とを備えている。また、この双安定回路は、５個の入力端子４３〜４７と１個の出力端子（出力ノード）４９とを有している。なお、セット信号Ｓを受け取る入力端子には符号４３を付し、リセット信号Ｒを受け取る入力端子には符号４４を付し、第１クロックＣＫＡを受け取る入力端子には符号４５を付し、第２クロックＣＫＢを受け取る入力端子には符号４６を付し、第３クロックＣＫＣを受け取る入力端子には符号４７を付し、状態信号Ｑを出力する出力端子には符号４９を付している。

＜３．２ マルチチャネルＴＦＴについて＞
本実施形態においては、薄膜トランジスタＴ２およびＴ７は、マルチチャネルＴＦＴで構成されている。以下、図７を参照しつつ、マルチチャネルＴＦＴについて説明する。図７（ａ）は、マルチチャネルＴＦＴの平面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ’線断面図であり、図７（ｃ）は、マルチチャネルＴＦＴの等価回路図である。

マルチチャネルＴＦＴ７０は、デュアルゲート構造（ダブルゲート構造）を有し、図７（ｃ）に示すように、電気的には直列に接続された２つのＴＦＴと等価な構造を有している。マルチチャネルＴＦＴ７０は、基板（例えばガラス基板）７１に支持された活性層７４を有している。活性層７４は、半導体層であり、微結晶シリコン（μｃ−Ｓｉ）膜を含んでいる。活性層７４は、チャネル領域７４ｃ１および７４ｃ２と、ソース領域７４ｓと、ドレイン領域７４ｄと、２つのチャネル領域７４ｃ１および７４ｃ２の間に形成された中間領域７４ｍとを有している。マルチチャネルＴＦＴ７０は、さらに、ソース領域７４ｓに接するソースコンタクト領域７６ｓ，ドレイン領域７４ｄに接するドレインコンタクト領域７６ｄ，および中間領域７４ｍに接する中間コンタクト領域７６ｍを有するコンタクト層７６と、ソースコンタクト領域７６ｓに接するソース電極７８ｓ，ドレインコンタクト領域７６ｄに接するドレイン電極７８ｄ，および中間コンタクト領域７６ｍに接する中間電極７８ｍと、２つのチャネル領域７４ｃ１，７４ｃ２および中間領域７４ｍにゲート絶縁膜７３を介して対向するゲート電極７２とを有している。また、マルチチャネルＴＦＴ７０は、これらを覆う保護膜７９を更に有している。なお、中間電極７８ｍはフローティング状態となっている。

チャネル領域７４ｃ１は、ソース領域７４ｓと中間領域７４ｍとの間に形成されており、チャネル領域７４ｃ２は、ドレイン領域７４ｄと中間領域７４ｍとの間に形成されている。２つのチャネル領域７４ｃ１，７４ｃ２，ソース領域７４ｓ，ドレイン領域７４ｄ，および中間領域７４ｍは、１つの連続した活性層７４に形成されている。また、中間電極７８ｍの、チャネル領域７４ｃ１とチャネル領域７４ｃ２との間に存在する部分の全体が、中間領域７４ｍおよびゲート絶縁膜７３を介してゲート電極７２と重なっている。

なお、このマルチチャネルＴＦＴ７０の活性層７４は、微結晶シリコン膜、または、微結晶シリコン膜とアモルファスシリコン膜との積層膜とから形成されており、従来のａ−ＳｉＴＦＴの製造プロセスを用いて製造することができる。微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ法を用いて形成できる。

＜３．３ 構成要素間の接続関係＞
次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のゲート端子と薄膜トランジスタＴ２のソース端子と薄膜トランジスタＴ５のソース端子と薄膜トランジスタＴ６のゲート端子と薄膜トランジスタＴ７のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。薄膜トランジスタＴ２のゲート端子と薄膜トランジスタＴ３のドレイン端子と薄膜トランジスタＴ４のソース端子と薄膜トランジスタＴ６のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。

薄膜トランジスタＴ１については、ゲート端子はｎｅｔＡに接続され、ソース端子は入力端子４５に接続され、ドレイン端子は出力端子４９に接続されている。薄膜トランジスタＴ２については、ゲート端子はｎｅｔＢに接続され、ソース端子はｎｅｔＡに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ３については、ゲート端子およびソース端子は入力端子４６に接続され（すなわち、ダイオード接続となっている）、ドレイン端子はｎｅｔＢに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４７に接続され、ソース端子はｎｅｔＢに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ５については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。

薄膜トランジスタＴ６については、ゲート端子はｎｅｔＡに接続され、ソース端子はｎｅｔＢに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ７については、ゲート端子は入力端子４４に接続され、ソース端子はｎｅｔＡに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子４４に接続され、ソース端子は出力端子４９に接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４７に接続され、ソース端子は出力端子４９に接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ１０については、ゲート端子はｎｅｔＢに接続され、ソース端子は出力端子４９に接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。容量素子Ｃａｐについては、一端はｎｅｔＡに接続され、他端は出力端子４９に接続されている。

＜３．４ 薄膜トランジスタのサイズ＞
次に、薄膜トランジスタＴ１のサイズについて説明する。図１０に示すように、薄膜トランジスタＴ１のゲート−ソース間には寄生容量Ｃｇｓ（以下、この寄生容量の容量値にも同一の符号Ｃｇｓを付す）が形成されており、また、薄膜トランジスタＴ１のゲート−ドレイン間には寄生容量Ｃｇｄ（以下、この寄生容量の容量値にも同一の符号Ｃｇｄを付す）が形成されている。また、上述のように、ｎｅｔＡと出力端子４９との間には容量素子Ｃａｐが設けられている。本実施形態においては、次式（１）および（２）が成立するように、薄膜トランジスタＴ１と容量素子Ｃａｐとが構成されている。なお、Ｃｇは、薄膜トランジスタＴ１の寄生容量の容量値を示している。
Ｃａｐ／Ｃｇ≧２０ ・・・（１）
Ｃｇｓ＜Ｃｇｄ ・・・（２）

＜３．５ 各構成要素の機能＞
次に、この双安定回路に含まれる各構成要素の機能について説明する。薄膜トランジスタＴ１は、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子４９に与える。薄膜トランジスタＴ２は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ３は、第２クロックＣＫＢがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ４は、第３クロックＣＫＣがハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。薄膜トランジスタＴ５は、ハイレベルのセット信号Ｓが入力されたときに、ｎｅｔＡの電位を上昇させる。

薄膜トランジスタＴ６は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。薄膜トランジスタＴ７は、ハイレベルのリセット信号Ｒが入力されたときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ８は、ハイレベルのリセット信号Ｒが入力されたときに、状態信号Ｑ（出力端子４９）の電位をローレベルにする。薄膜トランジスタＴ９は、第３クロックＣＫＣがハイレベルになっているときに、状態信号Ｑの電位をローレベルにする。薄膜トランジスタＴ１０は、ｎｅｔＢの電位がハイレベルになっているときに、状態信号Ｑの電位をローレベルにする。容量素子Ｃａｐは、選択期間中にｎｅｔＡの電位をハイレベルに維持するための補償容量として機能する。

なお、本実施形態においては、薄膜トランジスタＴ１によって出力ノード充電部が実現され、薄膜トランジスタＴ８，Ｔ９，およびＴ１０によって出力ノード放電部が実現されている。また、薄膜トランジスタＴ５によって第１ノード充電部が実現され、薄膜トランジスタＴ２およびＴ７によって第１ノード放電部が実現されている。また、薄膜トランジスタＴ３によって第２ノード充電部が実現され、薄膜トランジスタＴ４およびＴ６によって第２ノード放電部が実現されている。

＜４．双安定回路の動作＞
次に、図１，図８，および図９を参照しつつ、本実施形態における双安定回路の動作について説明する。なお、図８の時点ｔ１から時点ｔ２までの期間が、双安定回路の出力端子４９に接続されているゲートバスラインが選択状態とされるべき期間（選択期間）であるものと仮定する。また、図８の時点ｔ０から時点ｔ３までの期間に第１駆動ステップによる駆動が行われ、それ以外の期間に第２駆動ステップによる駆動が行われる。また、図９には、双安定回路内に設けられている薄膜トランジスタＴ１〜Ｔ１０に関し、各期間（図８参照）にどの薄膜トランジスタがオン状態になっているのかを示している。例えば、「ｔ０〜ｔ１の期間には、薄膜トランジスタＴ１，Ｔ４，Ｔ５，Ｔ６，およびＴ９がオン状態になっている」ということを示している。

液晶表示装置の動作中、双安定回路の入力端子４５〜４７にはそれぞれ図８（ａ）〜（ｃ）に示すような波形の第１クロックＣＫＡ，第２クロックＣＫＢ，および第３クロックＣＫＣが与えられる。

時点ｔ０になると、入力端子４３にセット信号Ｓ（ゲートスタートパルス信号ＧＳＰまたは前段から出力される状態信号Ｑ）のパルスが与えられる。薄膜トランジスタＴ５はその入力端子４３にダイオード接続された構成となっているので、このセット信号ＳのパルスによってｎｅｔＡの電位は上昇する。セット信号Ｓは時点ｔ１までハイレベルの状態で維持されるので、ｔ０〜ｔ１の期間中にｎｅｔＡはプリチャージされる。薄膜トランジスタＴ６のゲート端子はｎｅｔＡに接続されているので、この期間中、薄膜トランジスタＴ６はオン状態で維持される。これにより、ｔ０〜ｔ１の期間中、ｎｅｔＢの電位はローレベルで維持され、その結果、薄膜トランジスタＴ２はオフ状態で維持される。また、この期間中、リセット信号Ｒ（次段から出力される状態信号またはゲートエンドパルス信号ＧＥＰ）はローレベルで維持されているので、薄膜トランジスタＴ７はオフ状態で維持される。従って、プリチャージによって上昇したｎｅｔＡの電位がこの期間中に低下することはない。

時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、入力端子４５の電位の上昇に伴い薄膜トランジスタＴ１のソース電位が上昇する。このとき、薄膜トランジスタＴ１はオン状態となっているので、状態信号Ｑ（出力端子４９）の電位も上昇する。出力端子４９の電位が上昇すると、容量素子Ｃａｐを介して、ｎｅｔＡの電位も上昇する。その結果、薄膜トランジスタＴ１のゲート端子には大きな電圧が印加され、この双安定回路の出力端子４９に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。第１クロックＣＫＡがハイレベルにされた状態は時点ｔ２まで維持されるので、ｔ１〜ｔ２の期間中、状態信号Ｑはハイレベルで維持される。従って、この期間中に、この双安定回路の出力端子４９に接続されているゲートバスラインに対応する行の画素形成部において画素容量Ｃｐへの映像信号の書き込みが行われる。

時点ｔ２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。また、リセット信号Ｒはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ７およびＴ８はオン状態となる。薄膜トランジスタＴ７がオン状態となったことによりｎｅｔＡの電位は低下し、薄膜トランジスタＴ８がオン状態となったことにより状態信号Ｑの電位は低下する。また、時点ｔ２には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、ｎｅｔＢの電位が上昇し、薄膜トランジスタＴ２およびＴ１０がオン状態となる。薄膜トランジスタＴ２がオン状態となったことによりｎｅｔＡの電位は低下し、薄膜トランジスタＴ１０がオン状態となったことにより状態信号Ｑの電位は低下する。このように、ｎｅｔＡについては薄膜トランジスタＴ２およびＴ７を介して電位の低下が行われ、状態信号Ｑについては薄膜トランジスタＴ８およびＴ１０を介して電位の低下が行われる。なお、リセット信号Ｒおよび第２クロックＣＫＢがハイレベルにされた状態は時点ｔ３まで維持されるので、時点ｔ２になって低下したｎｅｔＡおよび状態信号Ｑの電位は、ｔ２〜ｔ３の期間中、ローレベルで維持される。

時点ｔ３になると、リセット信号Ｒおよび第２クロックＣＫＢはハイレベルからローレベルに変化し、第３クロックＣＫＣがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３，Ｔ７，およびＴ８はオフ状態となり、薄膜トランジスタＴ４およびＴ９がオン状態となる。薄膜トランジスタＴ４がオン状態となったことにより、ｎｅｔＢの電位は低下する。また、薄膜トランジスタＴ９オン状態となったことにより、状態信号Ｑの電位はローレベルで維持される。

時点ｔ４になると、第３クロックＣＫＣはハイレベルからローレベルに変化し、第１クロックＣＫＡがローレベルからハイレベルに変化する。ｔ４〜ｔ５の期間中には、図９に示すように薄膜トランジスタＴ１〜Ｔ１０はいずれもオフ状態となるので、双安定回路内の状態はｔ４直前の時点の状態が維持される。

時点ｔ５になると、第１クロックＣＫＡはハイレベルからローレベルに変化し、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、ｎｅｔＢの電位が上昇し、薄膜トランジスタＴ２およびＴ１０がオン状態となる。薄膜トランジスタＴ２がオン状態となったことにより、ｎｅｔＡの電位はローレベルで維持される。また、薄膜トランジスタＴ１０オン状態となったことにより、状態信号Ｑの電位はローレベルで維持される。

時点ｔ６以降の期間については、次にセット信号Ｓのパルスが入力端子４３に与えられるまで、ｔ３〜ｔ６の期間と同様の動作が繰り返される。

＜５．効果＞
以上のように、本実施形態によれば、シフトレジスタ４１０を構成する双安定回路は、各クロック信号のデューティ比（ハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合）が３分の１である３相のクロック信号に基づいて動作する。このため、双安定回路に含まれる薄膜トランジスタのうち特性の変化が最も早い薄膜トランジスタのゲート端子に印加される信号のデューティ比は３分の１となる。これにより、デューティ比が２分の１である信号に基づいて動作していた従来構成に比べて薄膜トランジスタの特性の変化が抑制され、回路を長寿命化することが可能となる。これについて、図１１および図１２を参照しつつ、以下に説明する。

図１１は、本実施形態において、双安定回路内の薄膜トランジスタのゲート端子に与えられる信号のデューティ比について説明するための図である。図１１において、例えば符号８０の矢印で示す行は「薄膜トランジスタＴ２およびＴ１０のゲート端子にはｎｅｔＢの電位が与えられ、そのデューティ比は３分の１である」ということを示している。同様に、図１２は、上記特開２００６−３５１１７１号公報に開示された従来構成において、双安定回路内の薄膜トランジスタのゲート端子に与えられる信号のデューティ比について説明するための図である。なお、図１１および図１２において、「ｉ」はシフトレジスタの段数（ゲートバスラインの本数に等しい）である。

本実施形態においては、図１１に示すように、双安定回路内の薄膜トランジスタのうちゲート端子に最も高いデューティ比の信号が与えられるのは薄膜トランジスタＴ２，Ｔ３，Ｔ４，Ｔ９，およびＴ１０となる。それら薄膜トランジスタＴ２，Ｔ３，Ｔ４，Ｔ９，およびＴ１０のゲート端子に与えられる信号のデューティ比は３分の１である。すなわち、本実施形態においては、双安定回路内の薄膜トランジスタに関し、最大のＯＮデューティ（薄膜トランジスタがオン状態にされている期間の比率）は３分の１となる。これに対して、従来構成においては、図１２に示すように、双安定回路内の薄膜トランジスタのうちゲート端子に最も高いデューティ比の信号が与えられるのは薄膜トランジスタＴ４，Ｔ５，およびＴ６（図１４参照）となる。それら薄膜トランジスタＴ４，Ｔ５，およびＴ６のゲート端子に与えられる信号のデューティ比は２分の１である。すなわち、従来構成においては、双安定回路内の薄膜トランジスタに関し、最大のＯＮデューティは２分の１となる。薄膜トランジスタについてはＯＮデューティが大きいほど特性が変化しやすいので、本実施形態においては、従来構成と比較して、双安定回路内の薄膜トランジスタの特性の変化が抑制される。従って、本実施形態によれば、従来構成と比較して、回路の寿命を延ばすことができる。

また、図１１および図１２においてデューティ比が「２／ｉ」，「１／ｉ」以外の信号に着目すると、本実施形態（図１１）ではデューティ比が「１／３」の信号のみが存在するのに対し、従来構成（図１２）ではデューティ比が「１／２」の信号と「１／４」の信号とが存在する。従って、本実施形態によれば、薄膜トランジスタの特性の変化のばらつきが従来構成よりも小さくなる。このため、本実施形態によれば、双安定回路内の薄膜トランジスタの応答特性が比較的均一化され、回路の動作を安定化させることができる。

さらに、本実施形態によれば、上式（１）が成立するように薄膜トランジスタＴ１と容量素子Ｃａｐとが構成されていることにより、非選択期間におけるゲートバスラインへの不要なパルスの印加に起因するシフトレジスタ４１０の誤動作の発生が抑止されるという効果が得られる。これについて、以下に説明する。

図１に示した構成において、薄膜トランジスタＴ１のソース端子には、図８（ａ）に示すような波形の第１クロックＣＫＡが与えられる。また、薄膜トランジスタＴ１の近傍には、図１０に示すように、容量素子Ｃａｐが設けられているとともに寄生容量ＣｇｓおよびＣｇｄが形成されている。このため、非選択期間においても、第１クロックＣＫＡの電位の変動に応じて薄膜トランジスタＴ１のゲート電位が変動する。ここで、第１クロックＣＫＡの振幅をΔＶｃｋとすると、薄膜トランジスタＴ１のゲート電位の変動量ΔＶｇは次式（３）で表される。
ΔＶｇ＝ΔＶｃｋ・Ｃｇｓ／（Ｃａｐ＋Ｃｇｓ＋Ｃｇｄ） ・・・（３）

上述のように非選択期間においても薄膜トランジスタＴ１のゲート電位が変動するところ、非選択期間を通じて薄膜トランジスタＴ１がオフ状態で維持されるためには、ΔＶｇが薄膜トランジスタＴ１の閾値電圧よりも小さくなければならない。すなわち、薄膜トランジスタＴ１の閾値電圧をＶｔｈとすると、次式（４）が成立しなければならない。
ΔＶｇ＜Ｖｔｈ ・・・（４）
上式（３）および上式（４）より、次式（５）が成立しなければならない。
Ｃｇｓ／（Ｃａｐ＋Ｃｇｓ＋Ｃｇｄ）＜Ｖｔｈ／ΔＶｃｋ ・・・（５）
ここで、「Ｃｇｄ＝Ｃｇｓ」とすると、上式（５）は次式（６）のように変形される。
Ｃａｐ／２Ｃｇｓ＞（ΔＶｃｋ／２Ｖｔｈ）−１ ・・・（６）

薄膜トランジスタＴ１にａ−ＳｉＴＦＴが採用された構成の場合、薄膜トランジスタＴ１の初期の閾値電圧は１〜２Ｖ程度であり、また、第１クロックＣＫＡの振幅は３０〜４０Ｖ程度とされる。そこで、非選択期間に薄膜トランジスタＴ１が確実にオフ状態で維持されるよう、薄膜トランジスタＴ１の閾値電圧Ｖｔｈを１Ｖとし、第１クロックＣＫＡの振幅を４０Ｖとすると、上式（６）は次式（７）のように変形される。
Ｃａｐ／２Ｃｇｓ＞１９ ・・・（７）
「Ｃｇｄ＝Ｃｇｓ」としているので、上式（７）の「２Ｃｇｓ」は上式（１）に示した薄膜トランジスタＴ１の寄生容量の容量値に相当する。

以上より、上式（１）が成立するように薄膜トランジスタＴ１と容量素子Ｃａｐとが構成されることによって、非選択期間を通じて薄膜トランジスタＴ１がオフ状態で維持される。このため、非選択期間に双安定回路の出力端子４９の電位が上昇することが抑止される。これにより、非選択期間におけるゲートバスラインへの不要なパルスの印加が抑止され、その結果、シフトレジスタ４１０の誤動作の発生が抑止される。

ところで、薄膜トランジスタＴ１のゲート電位の変動量ΔＶｇは上式（３）のように表されるところ、本実施形態においては、上式（２）が成立するように薄膜トランジスタＴ１が構成されている。上式（３）から把握されるように、ＣｇｓよりもＣｇｄの方が大きくなるほどΔＶｇは小さくなる。従って、上式（１）に加えて上式（２）が成立することによって、非選択期間における薄膜トランジスタＴ１のゲート電位の変動はより小さくなり、ゲートバスラインへの不要なパルスの印加に起因するシフトレジスタ４１０の誤動作の発生がより効果的に抑止される。

さらにまた、本実施形態においては、ｎｅｔＡ（図１参照）の電位を低下させるための薄膜トランジスタＴ２およびＴ７にはマルチチャネルＴＦＴが採用されている。この構成によると、ｎｅｔＡの電位が図８のｔ１〜ｔ２の期間のように上昇しても、薄膜トランジスタＴ２およびＴ７において、ソース−ドレイン間の高電圧に起因してリーク電流が生じることが抑制される。このため、選択期間におけるｎｅｔＡの電位の低下を防止することができる。

＜６．変形例＞
＜６．１ 双安定回路内の構成の変形例＞
上記実施形態においては、シフトレジスタ４１０内の双安定回路には、ｎｅｔＡの電位を低下させるための構成要素の１つとして薄膜トランジスタＴ７が設けられ、状態信号Ｑ（出力端子４９）の電位を低下させるための構成要素の１つとして薄膜トランジスタＴ８が設けられていたが、図１に示した構成からこれら薄膜トランジスタＴ７およびＴ８を削除した構成にすることもできる。但し、この構成の場合、図８のｔ２〜ｔ３の期間に、ｎｅｔＡの電荷が薄膜トランジスタＴ２のみを介して充分に放電されることを要し、また、出力端子４９の電荷が薄膜トランジスタＴ１０のみを介して充分に放電されることを要する。従って、そのような放電が可能となるように、薄膜トランジスタＴ２およびＴ１０のサイズが決定される必要がある。

＜６．２ ゲートドライバの構成の変形例＞
上記実施形態においては表示部６００の片側にゲートドライバ４００を備える構成（図２，図３参照）としているが、本発明はこれに限定されず、表示部６００の両側にゲートドライバを備える構成にすることもできる。図１３は、表示部６００の両側にゲートドライバを備える構成にしたときのシフトレジスタの構成例を示すブロック図である。このシフトレジスタは、図１３に示すように、表示部６００の一側に設けられたゲートドライバ内の第１シフトレジスタ４１１と表示部６００の他側に設けられたゲートドライバ内の第２シフトレジスタ４１２とによって構成される。奇数行目のゲートバスラインに走査信号を与えるための双安定回路は第１シフトレジスタ４１１内に設けられ、偶数行目のゲートバスラインに走査信号を与えるための双安定回路は第２シフトレジスタ４１２内に設けられている。なお、各双安定回路４０（１）〜４０（ｉ）に入出力される信号については、上記実施形態と同様である。

本変形例によれば、シフトレジスタ１段あたりのサイズ（ソースバスラインの延びる方向についてのサイズ）が画素サイズのほぼ２倍となる。このため、上記実施形態と比較して、画素部の設計（アレイ設計）に際してレイアウトパターンの自由度が増す。これにより、例えばパネルの狭額縁化を図ることが可能となる。

＜７．その他＞
シフトレジスタ４１０を構成する双安定回路内の薄膜トランジスタについては、ａ−ＳｉＴＦＴが採用されていても良く、また、μｃ−ＳｉＴＦＴが採用されていても良い。但し、ゲート端子に長時間電圧が印加された際の閾値シフトがａ−ＳｉＴＦＴよりもμｃ−ＳｉＴＦＴの方が小さいので、薄膜トランジスタの特性の変化に起因する誤動作の発生を抑止するという点では、μｃ−ＳｉＴＦＴを採用するのが好ましい。

また、上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｎｅｔ）等の他の表示装置にも本発明を適用することができる。

４０（１）〜４０（ｉ）…双安定回路
４３〜４７…（双安定回路の）入力端子
４９…（双安定回路の）出力端子
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４１０…シフトレジスタ
６００…表示部
Ｃａｐ…容量素子
Ｔ１〜Ｔ１０…薄膜トランジスタ
ＧＬ１〜ＧＬｉ…ゲートバスライン
ＳＬ１〜ＳＬｊ…ソースバスライン
ＧＳＰ…ゲートスタートパルス信号
ＧＥＰ…ゲートエンドパルス信号
ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）…走査信号
ＣＫＡ…第１クロック
ＣＫＢ…第２クロック
ＣＫＣ…第３クロック
Ｑ…状態信号
Ｓ…セット信号
Ｒ…リセット信号

Claims (5)

1. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，および第３のクロック信号として与えられる３相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタであって、
   各双安定回路は、
   第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
   前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
   前記第１のスイッチング素子の第１電極に接続された第１ノードを所定の入力信号または当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて充電するための第１ノード充電部と、
   前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１ノード放電部と、
   前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第２のクロック信号に基づいて充電するための第２ノード充電部と、
   前記第３のクロック信号に基づいて前記第２ノードを放電するための第２ノード放電部と、
   前記第１ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
   を有し、
   前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号とは互いに位相が１２０度ずつずらされ、かつ、各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は３分の１にされ、
   前記容量素子の容量値を前記第１のスイッチング素子の寄生容量の容量値で除して得られる値が２０以上であることを特徴とする、シフトレジスタ。
2. 前記第１のスイッチング素子の第１電極−第２電極間の寄生容量の容量値は、前記第１のスイッチング素子の第１電極−第３電極間の寄生容量の容量値よりも小さいことを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記第２のスイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項１または２に記載のシフトレジスタ。
4. 前記複数の走査信号線を駆動する走査信号線駆動回路を備え、
   前記走査信号線駆動回路は、請求項１から３までのいずれか１項に記載のシフトレジスタを含むことを特徴とする、表示装置。
5. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，および第３のクロック信号として与えられる３相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタの駆動方法であって、
   各双安定回路を前記第２の状態から前記第１の状態に変化させ所定期間だけ前記第１の状態で維持した後に前記第２の状態に変化させる第１駆動ステップと、
   各双安定回路を前記第２の状態で維持する第２駆動ステップと
   を含み、
   各双安定回路は、
   前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードと、
   第２電極に前記第１のクロック信号が与えられ、第３電極に前記出力ノードが接続された第１のスイッチング素子と、
   前記第１のスイッチング素子の第１電極に接続された第１ノードと、
   前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子と、
   前記第２のスイッチング素子の第１電極に接続された第２ノードと
   を有し、
   前記第１駆動ステップは、
   所定の入力信号または各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電する第１ノード充電ステップと、
   前記第１ノードが充電された状態のときに前記第１のクロック信号の電位をローレベルからハイレベルに変化させることによって、前記状態信号の表す状態を前記第２の状態から前記第１の状態に変化させる出力ノード充電ステップと、
   前記状態信号の表す状態を前記第１の状態から前記第２の状態に変化させる出力ノード放電ステップと
   を含み、
   前記第２駆動ステップは、
   前記第２のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを充電する第２ノード充電ステップと、
   前記第３のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを放電する第２ノード放電ステップと
   を含み、
   前記第１のクロック信号の位相は前記第２のクロック信号の位相よりも１２０度だけ進められ、
   前記第２のクロック信号の位相は前記第３のクロック信号の位相よりも１２０度だけ進められ、
   各クロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は３分の１にされていることを特徴とする、駆動方法。

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