WO2018216542A1 - 走査信号線駆動回路およびそれを備える表示装置 - Google Patents

走査信号線駆動回路およびそれを備える表示装置 Download PDF

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    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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    • G—PHYSICS
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • the following disclosure relates to a display device, and more particularly to a scanning signal line driving circuit for driving a gate bus line (scanning signal line) disposed in a display unit of the display device.
  • a scanning signal line driving circuit for driving a gate bus line (scanning signal line) disposed in a display unit of the display device.
  • a liquid crystal display device having a display unit including a plurality of source bus lines (video signal lines) and a plurality of gate bus lines (scanning signal lines) is known.
  • a pixel formation portion for forming a pixel is provided at the intersection of the source bus line and the gate bus line.
  • Each pixel forming portion includes a thin film transistor (pixel TFT) that is a switching element having a gate terminal connected to a gate bus line passing through a corresponding intersection and a source terminal connected to a source bus line passing through the intersection.
  • the pixel capacity for holding the voltage value is included.
  • the liquid crystal display device is also provided with a gate driver (scanning signal line driving circuit) for driving the gate bus line and a source driver (video signal line driving circuit) for driving the source bus line.
  • the video signal indicating the pixel voltage value is transmitted through the source bus line.
  • each source bus line cannot transmit video signals indicating pixel voltage values for a plurality of rows at a time (simultaneously).
  • video signal writing (charging) to the pixel capacitors in the plurality of pixel formation portions provided in the display portion is sequentially performed row by row. Therefore, the gate driver is constituted by a shift register having a plurality of stages so that a plurality of gate bus lines are sequentially selected for a predetermined period. Then, by sequentially outputting active scanning signals (voltage level scanning signals for turning on the pixel TFTs) from each stage of the shift register, the writing of the video signal to the pixel capacitor is 1 as described above. It is done sequentially line by line.
  • a circuit constituting each stage of the shift register is referred to as a “unit circuit”.
  • the gate driver is often mounted as an IC (Integrated Circuit) chip around the periphery of the substrate constituting the liquid crystal panel.
  • IC Integrated Circuit
  • gate drivers are often formed directly on a substrate. Such a gate driver is called a “monolithic gate driver”.
  • FIG. 28 is a block diagram showing a configuration example of the shift register 910 included in the conventional monolithic gate driver. It is assumed that i gate bus lines GL1 to GLi are arranged in the display unit, and that the shift register 910 is configured by i unit circuits 9 accordingly. However, FIG. 28 shows unit circuits 9 (n ⁇ 2) to 9 (n) from the (n ⁇ 2) th stage to the (n + 2) th stage among the i unit circuits 9 (1) to 9 (i). n + 2).
  • the gate clock signal GCK for operating the shift register 910 is composed of four-phase clock signals (gate clock signals GCK1, GCK2, GCK1B, GCK2B). The duty ratio of these four-phase clock signals is set to 50% (1/2). Of the four-phase clock signals, the clock signal input to each unit circuit 9 is denoted by reference symbol GCKin.
  • each stage (each unit circuit 9) of the shift register 910 is as follows.
  • the gate clock signal GCK1B is supplied to the unit circuit 9 (n-2) at the (n-2) th stage, and the unit circuit 9 (n-1) at the (n-1) th stage Is supplied with the gate clock signal GCK2B, the n-th unit circuit 9 (n) is supplied with the gate clock signal GCK1, and the (n + 1) -th unit circuit 9 (n + 1) is supplied with the gate clock signal GCK2.
  • Such a configuration is repeated four stages through all stages of the shift register 910.
  • the output signal G (k-2) output from the unit circuit 9 (k-2) two stages before is a set signal.
  • the output signal G (k + 2) output from the unit circuit 9 (k + 2) after two stages is supplied as the reset signal R.
  • the low-level DC power supply voltage VSS is commonly applied to all the unit circuits 9 (1) to 9 (i).
  • the output signal G is output from the output terminal of each stage (each unit circuit 9) of the shift register 910.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 9 (k ⁇ 2) before the second stage, and is given as the set signal S to the unit circuit 9 (k + 2) after the second stage.
  • the output signal G (scanning signal GOUT) output from each unit circuit 9 sequentially becomes high level. That is, i gate bus lines GL1 to GLi arranged in the display unit are sequentially selected.
  • FIG. 29 is a circuit diagram showing the simplest configuration of the conventional unit circuit 9.
  • the unit circuit 9 includes three thin film transistors T91 to T93 and one capacitor (capacitance element) CAP.
  • the unit circuit 9 has three input terminals 91 to 93 and one output terminal 99 in addition to the input terminal for the low-level DC power supply voltage VSS.
  • the input terminal that receives the gate clock signal GCKin is denoted by reference numeral 91
  • the input terminal that receives the set signal S is denoted by reference numeral 92
  • the input terminal that receives the reset signal R is denoted by reference numeral 93.
  • the three terminals of the thin film transistor are generally called “gate”, “drain”, and “source”. However, in the shift register, the drain and the source may be switched depending on the circuit state.
  • the gate is referred to as “control terminal”, and the two terminals serving as the drain or source are referred to as “first conduction terminal” and “second conduction terminal”.
  • the connection relationship between the components in the unit circuit 9 will be described.
  • the control terminal of the thin film transistor T91, the second conduction terminal of the thin film transistor T92, the first conduction terminal of the thin film transistor T93, and one end of the capacitor CAP are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netA” for convenience.
  • the control terminal is connected to netA, the first conduction terminal is connected to the input terminal 91, and the second conduction terminal is connected to the output terminal 99.
  • the control terminal and the first conduction terminal are connected to the input terminal 92 (that is, diode connection), and the second conduction terminal is connected to netA.
  • the control terminal is connected to the input terminal 93, the first conduction terminal is connected to netA, and the second conduction terminal is connected to the input terminal for the low-level DC power supply voltage VSS.
  • the thin film transistor T91 applies the voltage of the gate clock signal GCKin to the output terminal 99 when the voltage of netA is at a high level.
  • the thin film transistor T92 changes the voltage of the netA toward the high level when the set signal S is at the high level.
  • the thin film transistor T93 changes the voltage of netA toward the low level when the reset signal R is at the high level.
  • the capacitor CAP functions as a bootstrap capacitor for increasing the voltage of netA.
  • the monolithic gate driver including the unit circuit 9 operates based on four-phase gate clock signals GCK1, GCK2, GCK1B, and GCK2B whose duty ratio is set to 50% (1/2). These four-phase gate clock signals GCK1, GCK2, GCK1B, and GCK2B perform clock operations as shown in FIG. 30 throughout the operation period of the liquid crystal display device. For each of the gate clock signals GCK1, GCK2, GCK1B, and GCK2B, the clock cycle is set to 4 horizontal scanning periods, and the pulse width is set to 2 horizontal scanning periods.
  • a gate clock signal GCK1 is supplied to the n-th unit circuit 9 (n) as the gate clock signal GCKin.
  • the set signal S is at low level
  • the voltage at netA is at low level
  • the output signal G (n) is at low level
  • the reset signal R is at low level.
  • the set signal S changes from the low level to the high level. Since the thin film transistor T92 is diode-connected as shown in FIG. 29, the pulse of the set signal S turns on the thin film transistor T92, and the voltage of netA increases. Note that since the gate clock signal GCK1 is at the low level during the period from the time point t91 to the time point t92, the output signal G (n) is maintained at the low level even when the thin film transistor T91 is turned on. Further, the reset signal R is at a low level during the period from the time point t91 to the time point t92. Therefore, the netA voltage does not decrease during this period.
  • the gate clock signal GCK1 that is, the gate clock signal GCKin changes from the low level to the high level.
  • the voltage at the output terminal 99 increases as the voltage at the input terminal 91 increases.
  • the capacitor CAP is provided between the netA and the output terminal 99
  • the voltage of the netA rises as the voltage of the output terminal 99 rises (netA is bootstrapped).
  • the gate bus line GLn is selected. Note that the reset signal R is at a low level during the period from the time point t92 to the time point t93. Therefore, the netA voltage does not decrease during this period.
  • the gate clock signal GCK1 changes from the high level to the low level.
  • the voltage at the output terminal 99 decreases as the voltage at the input terminal 91 decreases. That is, the voltage of the output signal G (n) becomes low level. Further, when the voltage at the output terminal 99 decreases, the voltage at netA also decreases via the capacitor CAP.
  • the reset signal R changes from low level to high level.
  • the thin film transistor T93 is turned on.
  • the voltage of netA becomes low level.
  • i gate bus lines GL1 to GLi arranged in the display portion are sequentially selected, and writing to the pixel capacitors is sequentially performed. . As a result, a desired image is displayed on the display unit.
  • Japanese Special Table No. 2013-530478 discloses a configuration in which the number of drive transistors provided in a unit circuit is increased so that the on-duty of the drive transistors is reduced, and clock signals are alternately supplied to the drive transistors. It is disclosed.
  • a threshold shift (a threshold voltage fluctuates) occurs.
  • the output of the scanning signal from the gate driver becomes abnormal, and an abnormal display occurs.
  • the threshold shift of the thin film transistor in the unit circuit causes an abnormal operation of the gate driver.
  • the period of charging netA (see FIG. 29) in the unit circuit (hereinafter referred to as “set time”) ST (see FIG. 30) is insufficient, a gate is given to the unit circuit.
  • the clock signal GCKin changes from the low level to the high level (time t92 in FIG. 30)
  • the voltage of netA may not be higher than the threshold voltage of the thin film transistor T91. In such a case, a normal scanning signal is not output from the unit circuit to the gate bus line.
  • the length of the set time ST is two horizontal scanning periods.
  • the following disclosure aims to realize a gate driver (scanning signal line driving circuit) having higher reliability than conventional ones.
  • a scanning signal line driving circuit includes a shift register including a plurality of unit circuits that operate based on an N-phase clock signal, where N is an integer equal to or greater than 3, and is disposed in a display unit of a display device The plurality of scanning signal lines are driven.
  • Each unit circuit includes an output node for outputting an output signal, a first node whose voltage is controlled based on an output signal output from a unit circuit at another stage, and an output control transistor.
  • the output control transistor includes a control terminal connected to the first node, a first conduction terminal to which one of the N-phase clock signals is given as an input clock signal, and a second conduction terminal connected to the output node.
  • Each unit circuit receives the output signal output from the unit circuit of the stage one or more stages earlier as a setting signal for turning on the voltage of the first node.
  • the duty ratio of the N-phase clock signal is set to less than half, and the number of setting signals given to each unit circuit is two or more.
  • the shift register that constitutes the scanning signal line driving circuit operates based on a clock signal whose duty ratio is set to less than half. Therefore, the threshold shift of the transistors included in the unit circuit in the shift register can be reduced as compared with the conventional case. As a result, occurrence of abnormal operation of the scanning signal line driver circuit due to the threshold shift of the transistor is suppressed.
  • the charging of the first node in the unit circuit is performed based on two or more setting signals. Here, by appropriately setting the pulse width of the clock signal, the length of the set time (period during which the first node in the unit circuit is charged) becomes longer than before. As a result, the occurrence of abnormal operation of the scanning signal line drive circuit due to insufficient charging of the first node is suppressed. As described above, a scanning signal line driving circuit having higher reliability than the conventional one is realized.
  • FIG. 5 is a timing chart for explaining the operation of the unit circuit in the first embodiment.
  • FIG. 2 is a block diagram showing an overall configuration of an active matrix liquid crystal display device according to the first embodiment.
  • FIG. 3 is a block diagram for explaining a configuration of a gate driver in the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a shift register in a gate driver in the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration of a unit circuit (a configuration of one stage of a shift register) in the first embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration of a unit circuit (a configuration of one stage of a shift register) in a modification of the first embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a shift register in a gate driver in the second embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of a unit circuit (a configuration of one stage of a shift register) in the second embodiment.
  • 6 is a timing chart for explaining the operation of a unit circuit in the second embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a shift register in a gate driver in a third embodiment. 10 is a timing chart for explaining an operation of a unit circuit in the third embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a shift register in a gate driver in a fourth embodiment. 10 is a timing chart for explaining an operation of a unit circuit in the fourth embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of a unit circuit (a configuration of one stage of a shift register) in the second embodiment.
  • 6 is a timing chart for explaining the operation of a unit circuit in the second embodiment.
  • FIG. 10 is a
  • FIG. 10 is a block diagram illustrating a configuration of a shift register in a gate driver in a fifth embodiment. 10 is a timing chart for explaining an operation of a unit circuit in the fifth embodiment.
  • FIG. 20 is a block diagram illustrating a configuration of a shift register in a gate driver in a sixth embodiment. In the said 6th Embodiment, it is a timing chart for demonstrating operation
  • FIG. 20 is a block diagram illustrating a configuration of a shift register in a gate driver in a seventh embodiment. 18 is a timing chart for explaining the operation of a unit circuit in the seventh embodiment.
  • FIG. 20 is a block diagram illustrating a configuration of a shift register in a gate driver in an eighth embodiment.
  • FIG. 8th Embodiment it is a circuit diagram which shows the structure (structure for one stage of a shift register) of a unit circuit.
  • FIG. 20 is a timing chart for explaining the operation of a unit circuit in the eighth embodiment.
  • FIG. 20 is a block diagram illustrating a configuration of a shift register in a gate driver in a ninth embodiment.
  • FIG. 25 is a circuit diagram illustrating a configuration of a unit circuit (a configuration of one stage of a shift register) in the ninth embodiment.
  • FIG. 2 is a block diagram showing the overall configuration of the active matrix type liquid crystal display device according to the first embodiment. As shown in FIG. 2, this liquid crystal display device is common to a power supply 100, a DC / DC converter 110, a display control circuit 200, a source driver (video signal line driving circuit) 300, and a gate driver (scanning signal line driving circuit) 400. An electrode driving circuit 500 and a display unit 600 are provided.
  • the gate driver 400 and the display unit 600 are formed on the same substrate (TFT substrate which is one of the two substrates constituting the liquid crystal panel). That is, the gate driver 400 in this embodiment is a monolithic gate driver.
  • the display unit 600 includes a plurality (j) of source bus lines (video signal lines) SL1 to SLj, a plurality (i) of gate bus lines (scanning signal lines) GL1 to GLi, and a plurality of these.
  • a plurality of (i ⁇ j) pixel forming portions provided corresponding to the intersections of the source bus lines SL1 to SLj and the plurality of gate bus lines GL1 to GLi are formed.
  • the plurality of pixel forming portions are arranged in a matrix to form a pixel array.
  • Each pixel forming portion includes a thin film transistor (TFT) 60 which is a switching element having a control terminal connected to a gate bus line passing through a corresponding intersection and a second conduction terminal connected to a source bus line passing through the intersection.
  • TFT thin film transistor
  • a pixel electrode connected to the first conduction terminal of the thin film transistor 60, a common electrode Ec which is a common electrode provided in common to the plurality of pixel formation portions, and common to the plurality of pixel formation portions.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the charge in the pixel capacitor Cp.
  • the auxiliary capacitor is not directly related to the subject matter of the present disclosure, and the description and illustration thereof are omitted.
  • the thin film transistor 60 is an n-channel type.
  • a thin film transistor having an oxide semiconductor layer containing an In—Ga—Zn—O based semiconductor is employed as the thin film transistor 60 in the display unit 600.
  • a thin film transistor in the gate driver 400 (a thin film transistor included in each unit circuit 4 in the shift register 410 to be described later) includes an oxide semiconductor layer including an In—Ga—Zn—O-based semiconductor. (IGZO-TFT) is adopted.
  • various variations can be applied to the material of the semiconductor layer of the thin film transistor.
  • a thin film transistor (a-Si TFT) using amorphous silicon for the semiconductor layer a thin film transistor using microcrystalline silicon for the semiconductor layer, a thin film transistor using an oxide semiconductor (oxide TFT) for the semiconductor layer, and a low-temperature poly for the semiconductor layer
  • a thin film transistor using silicon (LTPS-TFT) or the like can also be employed.
  • a thin film transistor eg, IGZO-TFT
  • an oxide semiconductor has high electron mobility
  • a thin film transistor eg, IGZO-TFT
  • an oxide semiconductor for a semiconductor layer
  • TFT switching element
  • the leakage current is reduced, it is advantageous in terms of reducing power consumption.
  • the voltage holding ratio of the pixel can be increased.
  • the power supply 100 supplies a predetermined power supply voltage to the DC / DC converter 110, the display control circuit 200, and the common electrode drive circuit 500.
  • the DC / DC converter 110 generates a DC voltage for operating the source driver 300 and the gate driver 400 from the power supply voltage, and supplies it to the source driver 300 and the gate driver 400.
  • the common electrode drive circuit 500 gives a common electrode drive voltage Vcom to the common electrode Ec.
  • the display control circuit 200 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a source start pulse for controlling image display on the display unit 600.
  • a signal SSP, a source clock signal SCK, a latch strobe signal LS, a gate start pulse signal GSP, and a gate clock signal GCK are output.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and drives the video signal S for driving to the source bus lines SL1 to SLj. (1) to S (j) are applied.
  • the source driver 300 sequentially holds the digital video signal DV indicating the voltage to be applied to each of the source bus lines SL1 to SLj at the timing when the pulse of the source clock signal SCK is generated.
  • the held digital video signal DV is converted into an analog voltage at the timing when the pulse of the latch strobe signal LS is generated.
  • the converted analog voltage is applied simultaneously to all the source bus lines SL1 to SLj as drive video signals S (1) to S (j).
  • the gate driver 400 Based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200, the gate driver 400 applies the active scanning signals GOUT (1) to GOUT (i) to the gate bus lines GL1 to GLi. The application is repeated with one vertical scanning period as a cycle. A detailed description of the gate driver 400 will be given later.
  • the driving video signals S (1) to S (j) are applied to the source bus lines SL1 to SLj, and the scanning signals GOUT (1) to GOUT (i) are applied to the gate bus lines GL1 to GLi. Is applied, an image based on the image signal DAT sent from the outside is displayed on the display unit 600.
  • FIG. 3 is a block diagram for explaining the configuration of the gate driver 400.
  • the gate driver 400 includes a shift register 410 having a plurality of stages.
  • a pixel matrix of i rows ⁇ j columns is formed, and each stage of the shift register 410 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis.
  • the shift register 410 includes i unit circuits 4 (1) to 4 (i). More specifically, unit circuits as dummy stages are provided, for example, in three stages before the first stage and after the i-th stage (not shown in FIG. 3).
  • FIG. 4 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • unit circuits 4 (n-3) to 4 (n-3) to (n + 2) th of i unit circuits 4 (1) to 4 (i) are shown. n + 2).
  • the unit circuit is simply denoted by reference numeral 4.
  • the gate clock signal GCK is composed of four-phase clock signals (gate clock signals GCK1 to GCK4). The duty ratio of these four-phase clock signals is set to 25% (1/4).
  • the clock signal input to each unit circuit 4 is denoted by reference symbol GCKin.
  • each stage (each unit circuit 4) of the shift register 410 are as follows.
  • the gate clock signal GCK2 is supplied to the unit circuit 4 (n-3) at the (n-3) stage, and the unit circuit 4 (n-2) at the (n-2) stage is supplied.
  • Is supplied with a gate clock signal GCK3, a gate clock signal GCK4 is supplied to the (n-1) th stage unit circuit 4 (n-1), and a gate clock signal is supplied to the nth stage unit circuit 4 (n).
  • GCK1 is given. Such a configuration is repeated four stages through all stages of the shift register 410.
  • the output signal G (k-3) output from the unit circuit 4 (k-3) three stages before is the first.
  • the output signal G (k ⁇ 2) that is given as the set signal S1 and output from the unit circuit 4 (k ⁇ 2) two stages before is given as the second set signal S2, and the unit circuit 4 (k that is one stage before -1) is output as the third set signal S3, and the output signal G (k + 2) output from the unit circuit 4 (k + 2) after two stages is the reset signal R.
  • the low-level DC power supply voltage VSS is commonly applied to all the unit circuits 4 (1) to 4 (i) (this is the same in all the embodiments other than the ninth embodiment).
  • a setting signal for setting the voltage of netA in the unit circuit 4 to the on level (high level) is realized by the first to third set signals S1 to S3.
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k ⁇ 2) before the second stage, and is given as the third set signal S3 to the unit circuit 4 (k + 1) after the first stage.
  • the second set signal S2 is applied to the unit circuit 4 (k + 2) after two stages, and the first set signal S1 is applied to the unit circuit 4 (k + 3) after three stages.
  • the pulse of the gate start pulse signal GSP when the pulse of the gate start pulse signal GSP is given to the unit circuit 4 as a dummy stage provided before the first stage of the shift register 410, it is based on the clock operation of the gate clock signal GCK.
  • the shift pulse included in the output signal G output from each unit circuit 4 is sequentially transferred from the first-stage unit circuit 4 (1) to the i-th unit circuit 4 (i).
  • the output signal G (scanning signal GOUT) output from each unit circuit 4 is sequentially set to the high level.
  • the scanning signals GOUT (1) to GOUT (i) that sequentially become high level (active) every predetermined period are transferred to the gate bus lines GL1 to GLi in the display unit 600.
  • i gate bus lines GL1 to GLi are sequentially selected.
  • FIG. 5 is a circuit diagram showing the configuration of the unit circuit 4 in this embodiment (configuration of one stage of the shift register 410).
  • the unit circuit 4 includes five thin film transistors T1, T2 (1), T2 (2), T2 (3), and T3, and one capacitor (capacitance element) CAP. ing.
  • the unit circuit 4 includes five input terminals 41, 42 (1), 42 (2), 42 (3), and 43 as well as an input terminal for the low-level DC power supply voltage VSS. Output terminal (output node) 49.
  • the input terminal that receives the gate clock signal GCKin is denoted by reference numeral 41
  • the input terminal that receives the first set signal S1 is denoted by reference numeral 42 (1)
  • the input terminal that receives the second set signal S2 is denoted.
  • the input terminal receiving the third set signal S3 is denoted by reference numeral 42 (2)
  • the input terminal receiving the reset signal R is denoted by reference numeral 43.
  • the thin film transistors T1, T2 (1), T2 (2), T2 (3), and T3 in the unit circuit 4 are realized by the same type of thin film transistors as the thin film transistor 60 (see FIG. 2) in the pixel formation portion described above.
  • the control terminal of the thin film transistor T1, the second conduction terminal of the thin film transistor T2 (1), the second conduction terminal of the thin film transistor T2 (2), the second conduction terminal of the thin film transistor T2 (3), the first conduction terminal of the thin film transistor T3, and the capacitor CAP One end of each is connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netA” for convenience.
  • netA corresponds to the first node.
  • the control terminal is connected to netA
  • the first conduction terminal is connected to the input terminal 41
  • the second conduction terminal is connected to the output terminal 49.
  • An output control transistor is realized by the thin film transistor T1.
  • the control terminal and the first conduction terminal are connected to the input terminal 42 (1) (that is, diode connection), and the second conduction terminal is connected to netA.
  • the control terminal and the first conduction terminal are connected to the input terminal 42 (2) (that is, diode connection), and the second conduction terminal is connected to netA.
  • the control terminal and the first conduction terminal are connected to the input terminal 42 (3) (that is, diode connection), and the second conduction terminal is connected to netA.
  • the control terminal is connected to the input terminal 43
  • the first conduction terminal is connected to netA
  • the second conduction terminal is connected to the input terminal for the low-level DC power supply voltage VSS.
  • the thin film transistor T1 applies the voltage of the gate clock signal GCKin to the output terminal 49 when the voltage of netA is at a high level.
  • the thin film transistor T2 (1) changes the voltage of netA toward the high level when the first set signal S1 is at the high level.
  • the thin film transistor T2 (2) changes the voltage of the netA toward the high level when the second set signal S2 is at the high level.
  • the thin film transistor T2 (3) changes the voltage of netA toward the high level when the third set signal S3 is at the high level.
  • the thin film transistor T3 changes the voltage of netA toward the low level when the reset signal R is at the high level.
  • the capacitor CAP functions as a bootstrap capacitor for increasing the voltage of netA.
  • the gate driver 400 in the present embodiment operates based on the four-phase gate clock signals GCK1 to GCK4 whose duty ratio is set to 25% (1/4). These four-phase gate clock signals GCK1 to GCK4 perform a clock operation as shown in FIG. 1 throughout the operation period of the liquid crystal display device. For each of the gate clock signals GCK1 to GCK4, the clock cycle is set to 4 horizontal scanning periods, and the pulse width is set to 1 horizontal scanning period. A gate clock signal GCK1 is supplied to the nth unit circuit 4 (n) as the gate clock signal GCKin.
  • the first to third set signals S1 to S3 are low level, the voltage of netA is low level, the output signal G (n) is low level, and the reset signal R is low level.
  • the first set signal S1 changes from low level to high level. Since the thin film transistor T2 (1) is diode-connected as shown in FIG. 5, the thin film transistor T2 (1) is turned on by the pulse of the first set signal S1, and the voltage of the netA rises.
  • the first set signal S1 changes from the high level to the low level
  • the second set signal S2 changes from the low level to the high level. Since the thin film transistor T2 (2) is diode-connected as shown in FIG. 5, the thin film transistor T2 (2) is turned on by the pulse of the second set signal S2. If the voltage of netA is not sufficiently increased by the pulse of the first set signal S1, the voltage of netA is further increased by turning on the thin film transistor T2 (2).
  • the second set signal S2 changes from high level to low level
  • the third set signal S3 changes from low level to high level. Since the thin film transistor T2 (3) is diode-connected as shown in FIG. 5, the thin film transistor T2 (3) is turned on by the pulse of the third set signal S3. If the voltage of netA is not sufficiently increased by the pulse of the first set signal S1 or the second set signal S2, the voltage of netA is further increased by turning on the thin film transistor T2 (3).
  • the thin film transistor T1 is turned on during the period from time t11 to time t14.
  • the gate clock signal GCK1 is at the low level during the period from the time point t11 to the time point t14, the output signal G (n) is maintained at the low level even when the thin film transistor T1 is turned on.
  • the reset signal R is at a low level during the period from the time point t11 to the time point t14. Therefore, the netA voltage does not decrease during this period.
  • the gate clock signal GCK1 that is, the gate clock signal GCKin changes from the low level to the high level.
  • the voltage at the output terminal 49 increases as the voltage at the input terminal 41 increases.
  • the capacitor CAP is provided between the netA and the output terminal 49, the voltage of the netA rises as the voltage of the output terminal 49 rises (netA is bootstrapped).
  • the voltage of the output signal G (n) (the voltage of the output terminal 49) rises to the high level voltage of the gate clock signal GCK1.
  • the gate bus line GLn is selected. Note that the reset signal R is at a low level during the period from time t14 to time t15. Therefore, the netA voltage does not decrease during this period.
  • the gate clock signal GCK1 changes from the high level to the low level.
  • the voltage at the output terminal 49 decreases as the voltage at the input terminal 41 decreases. That is, the voltage of the output signal G (n) becomes low level. Further, when the voltage at the output terminal 49 decreases, the voltage at netA also decreases through the capacitor CAP.
  • the reset signal R changes from low level to high level. Thereby, the thin film transistor T3 is turned on. When the thin film transistor T3 is turned on, the voltage of the netA becomes a low level.
  • netA in the unit circuit 4 is charged based on the three set signals (first to third set signals S1 to S3), as can be understood from FIG.
  • the length of the set time ST is 3 horizontal scanning periods.
  • the threshold shift of the thin film transistor T1 can be reduced as compared with the prior art. As a result, the occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed. Further, according to the present embodiment, charging of netA in the unit circuit 4 is performed based on three set signals (first to third set signals S1 to S3). Since the pulse width of the gate clock signal GCKin is one horizontal scanning period, the length of the set time ST (period in which the netA in the unit circuit 4 is charged) ST is three horizontal scanning periods.
  • the gate driver 400 having higher reliability than the conventional one is realized.
  • FIG. 6 is a circuit diagram showing the configuration of the unit circuit 4 (configuration of one stage of the shift register 410) in the present modification.
  • the unit circuit 4 is provided with a stabilization circuit 4A.
  • the stabilization circuit 4A includes six thin film transistors T4 to T9 and two input terminals 44 and 45.
  • the gate clock signal GCKin2 whose phase is 180 degrees behind the gate clock signal GCKin is input to the input terminal 44, and the gate clock signal whose phase is advanced 90 degrees from the gate clock signal GCKin to the input terminal 45.
  • GCKin3 is input.
  • the n-th unit circuit 4 (n) is supplied with the gate clock signal GCK3 as the gate clock signal GCKin2 and the gate clock signal GCK4 as the gate clock signal GCKin3.
  • the control terminal of the thin film transistor T4, the second conduction terminal of the thin film transistor T5, the first conduction terminal of the thin film transistor T6, the first conduction terminal of the thin film transistor T7, and the control terminal of the thin film transistor T8 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netB” for convenience.
  • netB corresponds to the second node.
  • the control terminal is connected to netB, the first conduction terminal is connected to netA, and the second conduction terminal is connected to the input terminal for the low-level DC power supply voltage VSS.
  • the control terminal and the first conduction terminal are connected to the input terminal 44 (that is, diode connection), and the second conduction terminal is connected to netB.
  • the control terminal is connected to netA, the first conduction terminal is connected to netB, and the second conduction terminal is connected to the input terminal for the low-level DC power supply voltage VSS.
  • the control terminal is connected to the input terminal 45, the first conduction terminal is connected to netB, and the second conduction terminal is connected to the input terminal for the low-level DC power supply voltage VSS.
  • the control terminal is connected to netB, the first conduction terminal is connected to the output terminal 49, and the second conduction terminal is connected to the input terminal for the low-level DC power supply voltage VSS.
  • the control terminal is connected to the input terminal 43, the first conduction terminal is connected to the output terminal 49, and the second conduction terminal is connected to the input terminal for the low-level DC power supply voltage VSS.
  • the first node stabilization transistor is realized by the thin film transistor T4, and the output node stabilization transistor is realized by the thin film transistor T8.
  • the thin film transistor T4 changes the voltage of netA toward the low level when the voltage of netB is at the high level.
  • the thin film transistor T5 changes the voltage of netB toward the high level when the gate clock signal GCKin2 is at the high level.
  • the thin film transistor T6 changes the voltage of netB toward the low level when the voltage of netA is at the high level.
  • the thin film transistor T7 changes the voltage of netB toward the low level when the gate clock signal GCKin3 is at the high level.
  • the thin film transistor T8 changes the voltage of the output terminal 49 toward the low level when the voltage of netB is at the high level.
  • the thin film transistor T9 changes the voltage of the output terminal 49 toward the low level when the reset signal R is at the high level.
  • the gate clock signal GCKin2 remains high even if the voltage of the netA rises unnecessarily due to the clock operation of the gate clock signal GCKin and the presence of parasitic capacitance.
  • the thin film transistor T5 is turned on and the voltage of the netB becomes high level. Therefore, when the thin film transistors T4 and T8 are turned on, the voltage of the netA and the voltage of the output terminal 49 are surely pulled to the low level. . Thereby, occurrence of abnormal operation is suppressed.
  • the voltage of netB changes from the high level to the low level when the gate clock signal GCKin3 becomes the high level.
  • the thin film transistor T6 is in an on state during a period in which the voltage of netA should be maintained at a high level (period t11 to t16 in FIG. 1), the gate clock signal GCKin2 is at a high level. Also, the voltage of netB is maintained at a low level.
  • the gate clock signal whose duty ratio is set to 50% (1/2) is set.
  • the length of the period during which the thin film transistors T4, T5, T7, and T8 are maintained in the ON state is halved. That is, the threshold shift of the thin film transistor in the stabilization circuit 4A can be reduced as compared with the conventional configuration. As a result, the occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the unit circuit 4 may be configured to include the stabilization circuit 4A as in the present modification.
  • FIG. 7 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • FIG. 7 shows unit circuits 4 (n ⁇ 2) to 4 (n) from the (n ⁇ 2) th stage to the (n + 2) th stage among the i unit circuits 4 (1) to 4 (i). n + 2).
  • the gate clock signal GCK is composed of four-phase clock signals (gate clock signals GCK1 to GCK4). The duty ratio of these four-phase clock signals is set to 25% (1/4).
  • each stage (each unit circuit 4) of the shift register 410 are as follows.
  • the gate clock signal GCK3 is supplied to the unit circuit 4 (n-2) at the (n-2) stage, and the unit circuit 4 (n-1) at the (n-1) stage is supplied to the unit circuit 4 (n-1).
  • a gate clock signal GCK1 is supplied to the nth stage unit circuit 4 (n)
  • a gate clock signal GCK2 is supplied to the (n + 1) th stage unit circuit 4 (n + 1). .
  • Such a configuration is repeated four stages through all stages of the shift register 410.
  • the output signal G (k-2) output from the unit circuit 4 (k-2) two stages before is the first.
  • the output signal G (k ⁇ 1) that is given as the set signal S1 and output from the unit circuit 4 (k ⁇ 1) one stage before is given as the second set signal S2, and the unit circuit 4 (k + 2) after the second stage
  • the output signal G (k + 2) output from) is provided as the reset signal R.
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k ⁇ 2) before the second stage, and is given as the second set signal S2 to the unit circuit 4 (k + 1) after the first stage.
  • the signal is supplied to the unit circuit 4 (k + 2) after two stages as the one set signal S1.
  • the scanning signal GOUT) sequentially becomes high level.
  • FIG. 8 is a circuit diagram showing the configuration of the unit circuit 4 (configuration of one stage of the shift register 410) in the present embodiment. As can be seen from FIGS. 5 and 8, the unit circuit 4 in the present embodiment is not provided with the thin film transistor T2 (3) in the first embodiment. Other points are the same as in the first embodiment.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio is set to 25% (1/4) and the pulse width is set to one horizontal scanning period.
  • An output signal G (n ⁇ 2) output from the (n ⁇ 2) th stage unit circuit 4 (n ⁇ 2) is given to the nth stage unit circuit 4 (n) as the first set signal S1.
  • the output signal G (n ⁇ 1) output from the unit circuit 4 (n ⁇ 1) in the (n ⁇ 1) stage is provided as the second set signal S2.
  • the length of the set time ST is two horizontal scanning periods as shown in FIG.
  • the length of the set time ST is the same as the conventional length.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 25% (1/4). Therefore, occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the gate driver 400 having higher reliability than the conventional one is realized.
  • a configuration is employed in which charging of netA in the unit circuit 4 is performed based on two set signals. Therefore, the configuration of the shift register 410 can be simplified as compared with the first embodiment.
  • FIG. 10 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • FIG. 10 shows unit circuits 4 (n ⁇ 2) to 4 (n) from the (n ⁇ 2) th stage to the (n + 2) th stage among the i unit circuits 4 (1) to 4 (i). n + 2).
  • the gate clock signal GCK is composed of four-phase clock signals (gate clock signals GCK1 to GCK4). The duty ratio of these four-phase clock signals is set to 12.5% (1/8).
  • the configuration of each unit circuit 4 is the same as that of the second embodiment (see FIG. 8). That is, charging of netA in the unit circuit 4 is performed based on two set signals.
  • the signals given to the input terminals of each stage (each unit circuit 4) of the shift register 410 are as follows.
  • the gate clock signal GCK is the same as that in the second embodiment.
  • the output signal G (k-2) output from the unit circuit 4 (k-2) two stages before is the first.
  • the output signal G (k ⁇ 1) that is given as the set signal S1 and output from the unit circuit 4 (k ⁇ 1) one stage before is given as the second set signal S2, and the unit circuit 4 (k + 1) after the first stage ) Is output as a reset signal R.
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k ⁇ 1) one stage before, and is given as the second set signal S2 to the unit circuit 4 (k + 1) one stage after, The signal is supplied to the unit circuit 4 (k + 2) after two stages as the one set signal S1.
  • the scanning signal GOUT) sequentially becomes high level.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio is set to 12.5%
  • the pulse width is set to 0.5 horizontal scanning period.
  • An output signal G (n ⁇ 2) output from the (n ⁇ 2) th stage unit circuit 4 (n ⁇ 2) is given to the nth stage unit circuit 4 (n) as the first set signal S1.
  • the output signal G (n ⁇ 1) output from the unit circuit 4 (n ⁇ 1) in the (n ⁇ 1) stage is provided as the second set signal S2.
  • netA in the unit circuit 4 is charged in the period from time t21 to time t22 and in the period from time t23 to time t24.
  • the length of the period from time t21 to time t22 and the length of the period from time t23 to time t24 are both 0.5 horizontal scanning periods. Accordingly, the length of the set time ST is one horizontal scanning period.
  • the length of the set time ST is shorter than before.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 12.5% (1/8). Accordingly, the occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is effectively suppressed.
  • the pulse width of each signal is significantly smaller than in the past, some display problems can be solved.
  • the gate driver 400 having higher reliability than the conventional one is realized.
  • the shift register 410 is compared with the first embodiment. The configuration can be simplified.
  • FIG. 12 is a block diagram showing the configuration of the shift register in the present embodiment.
  • a shift register constituting the gate driver 400 provided on the left side of the display unit 600 is denoted by reference numeral 410L
  • a shift register constituting the gate driver 400 provided on the right side of the display part 600 is denoted by reference numeral 410R.
  • L is added to a reference symbol representing a component or signal related to the shift register 410L
  • R is added to a reference symbol representing a component or signal related to the shift register 410R.
  • L or “R” is not added to the reference symbol.
  • Both the shift register 410L and the shift register 410R include i unit circuits 4 (1) to 4 (i).
  • FIG. 12 shows unit circuits 4 (n ⁇ 2) L to 4 (n + 2) L and 4 (n ⁇ 2) R to 4 (n + 2) from the (n ⁇ 2) th stage to the (n + 2) th stage. R is shown.
  • the gate clock signal GCK is composed of three-phase clock signals (gate clock signals GCK1 to GCK3).
  • the duty ratio of these three-phase clock signals is set to 33.3% (one third).
  • the configuration of each unit circuit 4 is the same as that of the second embodiment (see FIG. 8). That is, charging of netA in the unit circuit 4 is performed based on two set signals.
  • each stage (each unit circuit 4) of the shift register 410L are as follows.
  • the gate circuit GCK2 is given to the unit circuit 4 (n-2) L at the (n-2) stage, and the unit circuit 4 (n-1) at the (n-1) stage.
  • the gate clock signal GCK3 is supplied to L, and the gate clock signal GCK1 is supplied to the n-th unit circuit 4 (n) L.
  • Such a configuration is repeated three stages through all stages of the shift register 410L.
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410L.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k-2) L two stages before, and is given as the second set signal S2 to the unit circuit 4 (k + 1) L one stage after.
  • the first set signal S1 is supplied to the unit circuit 4 (k + 2) L after two stages.
  • each gate bus line GL is driven by both the unit circuit 4 in the shift register 410L and the unit circuit 4 in the shift register 410R.
  • the shift register 410L and the shift register 410R operate based on the same gate start pulse signal GSP and the same gate clock signal GCK. Accordingly, the output signal G output from the unit circuits 4 at the same stage of both becomes high level at the same timing. Therefore, as in the first embodiment, scanning signals GOUT (1) to GOUT (i) that sequentially become high level (active) are displayed for each predetermined period (specifically, for each horizontal scanning period). Is applied to gate bus lines GL1 to GLi in unit 600. That is, i gate bus lines GL1 to GLi are sequentially selected.
  • the configuration in which the gate driver 400 is provided on both sides of the display unit 600 and each gate bus line GL is driven from both sides of the display unit 600 is the same as in the first to third embodiments and the sixth to ninth embodiments. It can also be applied.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio is set to 33.3% (one third), and the pulse width is set to one horizontal scanning period.
  • an output signal G (n ⁇ ) output from the unit circuit 4 (n ⁇ 2) in the (n ⁇ 2) th stage is sent to the nth stage unit circuit 4 (n).
  • the length of the set time ST is two horizontal scanning periods as shown in FIG.
  • the length of the set time ST is the same as the conventional length.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 33.3% (1/3).
  • the threshold shift of the thin film transistor can be reduced as compared with the conventional case. Therefore, occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the gate driver 400 having higher reliability than the conventional one is realized.
  • the shift register 410L since the configuration in which netA in the unit circuit 4 is charged based on two set signals is adopted, the shift register 410L, The configuration of 410R can be simplified.
  • the frame area can be reduced as compared with the configuration in which the four-phase gate clock signal GCK is used. Furthermore, since each gate bus line GL is charged from both sides of the display unit 600, even when a large panel or a high resolution panel is adopted, the display quality is prevented from being deteriorated.
  • FIG. 14 is a block diagram showing the configuration of the shift register in the present embodiment.
  • a shift register constituting the gate driver 400 provided on the left side of the display unit 600 is denoted by reference numeral 410L
  • a shift register constituting the gate driver 400 provided on the right side of the display part 600 is denoted by reference numeral 410R.
  • the i gate bus lines GL1 to GLi are alternately driven by the shift register 410L and the shift register 410R. Therefore, both the shift register 410L and the shift register 410R include (i / 2) unit circuits.
  • FIG. 14 shows unit circuits 4 (n ⁇ 4) to 4 (n + 5) from the (n ⁇ 4) th stage to the (n + 5) th stage.
  • the gate clock signal GCK is composed of six-phase clock signals (gate clock signals GCK1L to GCK3L, GCK1R to GCK3R).
  • the duty ratio of these six-phase clock signals is set to 33.3% (one third).
  • the configuration of each unit circuit 4 is the same as that of the second embodiment (see FIG. 8). That is, charging of netA in the unit circuit 4 is performed based on two set signals.
  • each stage (each unit circuit 4) of the shift register 410L are as follows. With respect to the gate clock signal GCK, the gate clock signal GCK2L is given to the unit circuit 4 (n-4) at the (n-4) stage, and the unit circuit 4 (n-2) at the (n-2) stage is supplied. Is supplied with a gate clock signal GCK3L, and a gate clock signal GCK1L is supplied to the n-th unit circuit 4 (n). Such a configuration is repeated three stages through all stages of the shift register 410L. For the unit circuit 4 (k) at an arbitrary stage (here, k-th stage), the output signal G (k-4) output from the unit circuit 4 (k-4) four stages before is the first.
  • the output signal G (k ⁇ 2) that is given as the set signal S1 and output from the unit circuit 4 (k ⁇ 2) two stages before is given as the second set signal S2, and the unit circuit 4 (k + 4) after the four stages ) Is output as a reset signal R.
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410L.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k-4) four stages before, and is given as the second set signal S2 to the unit circuit 4 (k + 2) two stages after, The signal is supplied to the unit circuit 4 (k + 4) after four stages as one set signal S1.
  • i gate bus lines GL1 to GLi are alternately driven by the unit circuit 4 in the shift register 410L and the unit circuit 4 in the shift register 410R.
  • the shift register 410L and the shift register 410R operate based on the gate start pulse signal GSP and the gate clock signal GCK described above.
  • the pulse of the gate start pulse signal GSP supplied to the shift register 410R is generated with a delay of one horizontal scanning period from the pulse of the gate start pulse signal GSP supplied to the shift register 410L.
  • the output signal G (scanning signal GOUT) output from each unit circuit 4 sequentially becomes a high level.
  • the output signal G output from the unit circuit 4 in the shift register 410L and the output signal G output from the unit circuit 4 in the shift register 410R alternately become high level. In this way, i gate bus lines GL1 to GLi are sequentially selected.
  • the configuration in which the gate driver 400 is provided on both sides of the display unit 600 and the gate bus lines GL are alternately driven from the left and right sides is applied to the first to third embodiments and the sixth to ninth embodiments. You can also.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio is set to 33.3% (one third), and the pulse width is set to two horizontal scanning periods.
  • the output signal G (n-4) output from the (n-4) th unit circuit 4 (n-4) is supplied to the nth unit circuit 4 (n) as the first set signal S1.
  • the output signal G (n ⁇ 2) output from the unit circuit 4 (n ⁇ 2) at the (n ⁇ 2) stage is provided as the second set signal S2. From the above, the length of the set time ST is 4 horizontal scanning periods as shown in FIG.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 33.3% (1/3).
  • the threshold shift of the thin film transistor can be reduced as compared with the conventional case. Therefore, occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the charging of netA in the unit circuit 4 is performed based on two set signals (first set signal S1 and second set signal S2). Since the pulse width of the gate clock signal GCKin is 2 horizontal scanning periods, the length of the set time ST is 4 horizontal scanning periods.
  • the gate driver 400 having higher reliability than the conventional one is realized.
  • the shift register 410L since the configuration in which netA in the unit circuit 4 is charged based on two set signals is adopted, the shift register 410L, The configuration of 410R can be simplified.
  • the 6-phase gate clock signal GCK since the 6-phase gate clock signal GCK is used, the gate driver 400 is provided on both sides of the display unit 600, and the gate bus line GL is alternately driven from the left and right sides using the 8-phase gate clock signal GCK. Compared to the configuration described above, the frame area can be reduced. Furthermore, since the clock frequency of the gate clock signal GCK is lowered, power consumption is reduced.
  • FIG. 16 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • FIG. 16 shows unit circuits 4 (n-6) to 4 (n-6) through (n + 2) th of i unit circuits 4 (1) to 4 (i). n + 2).
  • the gate clock signal GCK is composed of eight-phase clock signals (gate clock signals GCK1 to GCK8). The duty ratio of these 8-phase clock signals is set to 31.3% (5/16).
  • the configuration of each unit circuit 4 is the same as that of the second embodiment (see FIG. 8). That is, charging of netA in the unit circuit 4 is performed based on two set signals.
  • each stage each unit circuit 4 of the shift register 410
  • the gate clock signal GCK3 is supplied to the unit circuit 4 (n-6) at the (n-6) stage, and the unit circuit 4 (n-5) at the (n-5) stage is supplied.
  • the gate circuit signal GCK5 is supplied to the unit circuit 4 (n-4) at the (n-4) stage, and the unit circuit 4 (n-3) at the (n-3) stage.
  • the output signal G (k-5) output from the unit circuit 4 (k-5) five stages before is the first.
  • the output signal G (k-3) that is given as the set signal S1 and output from the unit circuit 4 (k-3) three stages before is given as the second set signal S2, and the unit circuit 4 (k + 4) after the four stages is given. ) Is output as a reset signal R.
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k-4) four stages before, and is given as the second set signal S2 to the unit circuit 4 (k + 3) three stages after, The signal is supplied to the unit circuit 4 (k + 5) after five stages as one set signal S1.
  • the scanning signal GOUT) sequentially becomes high level.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio is set to 31.3% (5/16), and the pulse width is set to 2.5 horizontal scanning periods.
  • An output signal G (n-5) output from the (n-5) -th unit circuit 4 (n-5) is given to the n-th unit circuit 4 (n) as the first set signal S1.
  • the output signal G (n-3) output from the unit circuit 4 (n-3) in the (n-3) stage is provided as the second set signal S2.
  • the netA in the unit circuit 4 is charged in the period from the time point t31 to the time point t34, and the output signal G (n) becomes the high level at the time point t35.
  • the pulse width of the gate clock signal GCK is 2.5 horizontal scanning periods
  • the pulse width of the first set signal S1 and the pulse width of the second set signal S2 are 2.5 horizontal scanning periods.
  • the two set signals overlap with each other during the period from time t32 to time t33 (0.5 horizontal scanning period) and are at the high level. Therefore, the set time ST is 4.5 horizontal scanning periods.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 31.3% (5/16).
  • the threshold shift of the thin film transistor can be reduced as compared with the conventional case. Therefore, occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the length of the set time ST is 4.5 horizontal scanning periods. As described above, since the set time ST is longer than the conventional one, occurrence of abnormal operation of the gate driver 400 due to insufficient charging of the netA is suppressed. As described above, also in this embodiment, the gate driver 400 having higher reliability than the conventional one is realized.
  • the shift register 410 is compared with the configuration using three set signals. Can be simplified. Further, since the clock frequency of the gate clock signal GCK is lowered, power consumption is reduced.
  • FIG. 18 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • FIG. 18 shows unit circuits 4 (n-6) to 4 (n-6) to (n + 2) from among the i unit circuits 4 (1) to 4 (i). n + 2).
  • the gate clock signal GCK is composed of eight-phase clock signals (gate clock signals GCK1 to GCK8). The duty ratio of these 8-phase clock signals is set to 37.5% (3/8).
  • the configuration of each unit circuit 4 is the same as that of the second embodiment (see FIG. 8). That is, charging of netA in the unit circuit 4 is performed based on two set signals.
  • the signals given to the input terminals of each stage (each unit circuit 4) of the shift register 410 are as follows.
  • the gate clock signal GCK is the same as that in the sixth embodiment.
  • the output signal G (k-5) output from the unit circuit 4 (k-5) five stages before is the first.
  • the output signal G (k ⁇ 2) that is given as the set signal S1 and output from the unit circuit 4 (k ⁇ 2) two stages before is given as the second set signal S2, and the unit circuit 4 (k + 4) after the four stages ) Is output as a reset signal R.
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k-4) four stages before, and is given as the second set signal S2 to the unit circuit 4 (k + 2) two stages after, The signal is supplied to the unit circuit 4 (k + 5) after five stages as one set signal S1.
  • the scanning signal GOUT) sequentially becomes high level.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio is set to 37.5% (3/8), and the pulse width is set to 3 horizontal scanning periods.
  • An output signal G (n-5) output from the (n-5) -th unit circuit 4 (n-5) is given to the n-th unit circuit 4 (n) as the first set signal S1.
  • the output signal G (n ⁇ 2) output from the unit circuit 4 (n ⁇ 2) at the (n ⁇ 2) stage is provided as the second set signal S2.
  • the pulse width of the gate clock signal GCK is three horizontal scanning periods
  • the pulse width of the first set signal S1 and the pulse width of the second set signal S2 are also three horizontal scanning periods, as shown in FIG.
  • the second set signal S2 and the gate clock signal GCK1 overlap and are at the high level. Therefore, the length of the set time ST is 5 horizontal scanning periods.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 37.5% (3/8).
  • the threshold shift of the thin film transistor can be reduced as compared with the conventional case. Therefore, occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the set time ST is 5 horizontal scanning periods. As described above, since the set time ST is longer than the conventional one, occurrence of abnormal operation of the gate driver 400 due to insufficient charging of the netA is suppressed. As described above, also in this embodiment, the gate driver 400 having higher reliability than the conventional one is realized.
  • the shift register 410 is compared with the configuration using three set signals. Can be simplified. Further, since the clock frequency of the gate clock signal GCK is lowered, power consumption is reduced.
  • FIG. 20 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • FIG. 20 shows unit circuits 4 (n ⁇ 4) to 4 (n) from the (n ⁇ 4) th stage to the (n + 3) th stage among the i unit circuits 4 (1) to 4 (i). n + 3).
  • the gate clock signal GCK is composed of seven-phase clock signals (gate clock signals GCK1 to GCK7). The duty ratio of these seven-phase clock signals is set to 28.6% (2/7).
  • each unit circuit 4 outputs two output signals G and Q.
  • each stage (each unit circuit 4) of the shift register 410 The signals given to the input terminals of each stage (each unit circuit 4) of the shift register 410 are as follows.
  • the gate clock signal GCK the gate clock signal GCK4 is supplied to the unit circuit 4 (n-4) at the (n-4) stage, and the unit circuit 4 (n-3) at the (n-3) stage is supplied to the unit circuit 4 (n-3).
  • Is supplied with the gate clock signal GCK5 the (n-2) th stage unit circuit 4 (n-2) is supplied with the gate clock signal GCK6, and the (n-1) th stage unit circuit 4 (n-1).
  • the n-th unit circuit 4 (n) is supplied with the gate clock signal GCK1
  • the (n + 1) th unit circuit 4 (n + 1) is supplied with the gate clock signal GCK2.
  • the gate clock signal GCK3 is supplied to the unit circuit 4 (n + 2) at the (n + 2) stage.
  • the output signal Q (k-4) output from the unit circuit 4 (k-4) four stages before is the first.
  • the output signal Q (k ⁇ 2) that is given as the set signal S1 and is output from the unit circuit 4 (k ⁇ 2) before the second stage is given as the second set signal S2, and the unit circuit 4 (k + 3 after the third stage) ) Is output as a reset signal R.
  • Output signals G and Q are output from the output terminals of each stage (each unit circuit 4) of the shift register 410.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal Q (k) output from an arbitrary stage is given as a reset signal R to the unit circuit 4 (k-3) before the third stage, and the unit circuit 4 (k + 2) after the second stage as the second set signal S2. ) And the first set signal S1 to the unit circuit 4 (k + 4) after four stages.
  • the output signal G (scanning signal GOUT) and the output signal Q output from each unit circuit 4 are sequentially generated based on the pulse of the gate start pulse signal GSP and the clock operation of the gate clock signal GCK. Become high level.
  • FIG. 21 is a circuit diagram showing the configuration of the unit circuit 4 in this embodiment (configuration of one stage of the shift register 410).
  • the unit circuit 4 in this embodiment is provided with a thin film transistor T1 (2) and an output terminal 49 (2) in addition to the components in the second embodiment.
  • the thin film transistor T1 (1) in the present embodiment corresponds to the thin film transistor T1 in the second embodiment
  • the output terminal 49 (1) in the present embodiment corresponds to the output terminal 49 in the second embodiment.
  • the control terminal is connected to netA
  • the first conduction terminal is connected to the input terminal 41
  • the second conduction terminal is connected to the output terminal 49 (2).
  • the thin film transistor T1 (2) supplies the voltage of the gate clock signal GCKin to the output terminal 49 (2) when the voltage of netA is at a high level.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio is set to 28.6% (2/7), and the pulse width is set to two horizontal scanning periods.
  • An output signal Q (n-4) output from the (n-4) th unit circuit 4 (n-4) is supplied to the nth unit circuit 4 (n) as the first set signal S1.
  • the output signal Q (n-2) output from the unit circuit 4 (n-2) at the (n-2) stage is provided as the second set signal S2.
  • the set time ST is 4 horizontal scanning periods as shown in FIG.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 28.6% (2/7).
  • the threshold shift of the thin film transistor can be reduced as compared with the conventional case. Therefore, occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the charging of netA in the unit circuit 4 is performed based on two set signals (first set signal S1 and second set signal S2). Since the pulse width of the gate clock signal GCKin is 2 horizontal scanning periods, the length of the set time ST is 4 horizontal scanning periods.
  • the gate driver 400 having higher reliability than the conventional one is realized.
  • the shift register 410 is compared with the configuration using three set signals. Can be simplified. Further, since the clock frequency of the gate clock signal GCK is lowered, power consumption is reduced.
  • the low level voltage of the output signal G and the low level voltage of the output signal Q have the same magnitude.
  • the low level voltage of the output signal G and the low level voltage of the output signal Q may be different voltages. Therefore, for example, a configuration as shown in FIG. 23 (a configuration obtained by modifying the configuration shown in FIG. 6) can be adopted as the configuration of the unit circuit 4.
  • the unit circuit 4 in this modification is supplied with two levels of voltages (first low level voltage VSS1 and second low level voltage VSS2) as a low level DC power supply voltage.
  • the second low level voltage VSS2 is set to a value slightly lower than the first low level voltage VSS1.
  • the unit circuit 4 in this modification includes a thin film transistor T1 (2), a thin film transistor T8 (2), and a thin film transistor T9 (2) in addition to the components shown in FIG. , And an output terminal 49 (2).
  • the thin film transistor T2 (3) and the input terminal 42 (3) are not provided.
  • the thin film transistors T1 (1), T8 (1), and T9 (1) in this modification correspond to the thin film transistors T1, T8, and T9 in FIG. 6, respectively, and the output terminal 49 (1) in this modification is in FIG. This corresponds to the output terminal 49.
  • the control terminal is connected to netA, the first conduction terminal is connected to the input terminal 41, and the second conduction terminal is connected to the output terminal 49 (2).
  • the thin film transistor T1 (2) supplies the voltage of the gate clock signal GCKin to the output terminal 49 (2) when the voltage of netA is at a high level.
  • the control terminal is connected to netB, the first conduction terminal is connected to the output terminal 49 (2), and the second conduction terminal is connected to the input terminal for the second low-level voltage VSS2. ing.
  • the thin film transistor T8 (2) changes the voltage of the output terminal 49 (2) toward the low level when the voltage of netB is at the high level.
  • the control terminal is connected to the input terminal 43
  • the first conduction terminal is connected to the output terminal 49 (2)
  • the second conduction terminal is the input terminal for the second low-level voltage VSS2. It is connected.
  • the thin film transistor T9 (2) changes the voltage of the output terminal 49 (2) toward the low level when the reset signal R is at the high level.
  • the second conduction terminals of the thin film transistors T3, T4, T6, and T7 are connected to the input terminal for the second low-level voltage VSS2, and the second conduction terminals of the thin film transistors T8 (1) and T9 (1) are the first ones. Is connected to the input terminal for the low level voltage VSS1.
  • the threshold shift of the thin film transistors T8 (1) and T9 (1) is reduced because the first low level voltage VSS1 is slightly higher than the second low level voltage VSS2. Further, since the voltage of the output signal G becomes higher than the voltage of the output signal Q, the threshold shift of the thin film transistor T1 (1) is reduced. As a result, reliability is improved.
  • FIG. 24 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • FIG. 24 shows unit circuits 4 (n ⁇ 3) to 4 (n) from the (n ⁇ 3) th stage to the (n + 3) th stage among the i unit circuits 4 (1) to 4 (i). n + 3).
  • the gate clock signal GCK is composed of five-phase clock signals (gate clock signals GCK1 to GCK5). The duty ratio of these five-phase clock signals is set to 30% (3/10).
  • each stage (each unit circuit 4) of the shift register 410 are as follows. With respect to the gate clock signal GCK, the gate clock signal GCK3 is supplied to the unit circuit 4 (n-3) at the (n-3) stage, and the unit circuit 4 (n-2) at the (n-2) stage is supplied. Is supplied with the gate clock signal GCK4, the gate circuit GCK5 is supplied to the (n-1) th stage unit circuit 4 (n-1), and the gate clock signal GCK5 is supplied to the nth stage unit circuit 4 (n). GCK1 is given, and the gate clock signal GCK2 is given to the unit circuit 4 (n + 1) in the (n + 1) th stage. Such a configuration is repeated five stages through all stages of the shift register 410.
  • the output signal G (k-3) output from the unit circuit 4 (k-3) three stages before is the first.
  • the output signal G (k ⁇ 2) that is given as the set signal S1 and is output from the unit circuit 4 (k ⁇ 2) before the second stage is given as the second set signal S2, and the unit circuit 4 (k + 3 after the third stage)
  • the output signal G (k + 3) output from) is given as the reset signal R.
  • the high-level DC power supply voltage VDD is commonly applied to all the unit circuits 4 (1) to 4 (i).
  • the output signal G is output from the output terminal of each stage (each unit circuit 4) of the shift register 410.
  • An output signal G (k) output from an arbitrary stage (here, k-th stage) is given to the gate bus line GLk as a scanning signal GOUT (k).
  • the output signal G (k) is given as the reset signal R to the unit circuit 4 (k ⁇ 3) before the third stage, and is given as the second set signal S2 to the unit circuit 4 (k + 2) after the second stage.
  • the signal is supplied to the unit circuit 4 (k + 3) after three stages as one set signal S1.
  • the output signal G (scanning signal GOUT) output from each unit circuit 4 sequentially becomes low level based on the pulse of the gate start pulse signal GSP and the clock operation of the gate clock signal GCK. .
  • FIG. 25 is a circuit diagram showing a configuration of the unit circuit 4 (a configuration of one stage of the shift register 410) in the present embodiment.
  • the unit circuit 4 in the present embodiment has the same configuration as the unit circuit 4 in the second embodiment except for the type of thin film transistor.
  • the second conduction terminal of the thin film transistor T3 is connected to an input terminal for a high level DC power supply voltage.
  • the thin film transistor T1 applies the voltage of the gate clock signal GCKin to the output terminal 49 when the voltage of netA is at a low level.
  • the thin film transistor T2 (1) changes the voltage of netA toward the low level when the first set signal S1 is at the low level.
  • the thin film transistor T2 (2) changes the voltage of netA toward the low level when the second set signal S2 is at the low level.
  • the thin film transistor T3 changes the voltage of the netA toward the high level when the reset signal R is at the low level.
  • the capacitor CAP functions as a capacitor for reducing the voltage of netA.
  • netA in the unit circuit 4 is charged based on two set signals (first set signal S1 and second set signal S2).
  • the duty ratio in this embodiment, the ratio of the period in which the voltage is low level in the clock period
  • the pulse width In the present embodiment, the length of the period during which the voltage is maintained at the low level is set to 1.5 horizontal scanning periods.
  • the output signal G (n-3) output from the (n-3) th unit circuit 4 (n-3) is supplied to the nth unit circuit 4 (n) as the first set signal S1.
  • the output signal G (n ⁇ 2) output from the unit circuit 4 (n ⁇ 2) at the (n ⁇ 2) stage is provided as the second set signal S2.
  • netA in the unit circuit 4 is charged in the period from time t51 to time t54, and the output signal G (n) becomes low level at time t55.
  • the pulse width of the gate clock signal GCK is 1.5 horizontal scanning periods
  • the pulse width of the first set signal S1 and the pulse width of the second set signal S2 are also 1.5 horizontal scanning periods.
  • the two set signals overlap and become low level during the period from time t52 to time t53 (0.5 horizontal scanning period). Accordingly, the length of the set time ST is 2.5 horizontal scanning periods.
  • the shift register 410 constituting the gate driver 400 operates based on the gate clock signal GCK whose duty ratio is set to 30% (3/10).
  • the threshold shift of the thin film transistor can be reduced as compared with the conventional case. Therefore, occurrence of abnormal operation of the gate driver 400 due to the threshold shift of the thin film transistor is suppressed.
  • the length of the set time ST is 2.5 horizontal scanning periods. As described above, since the set time ST is longer than the conventional one, occurrence of abnormal operation of the gate driver 400 due to insufficient charging of the netA is suppressed. As described above, also in this embodiment, the gate driver 400 having higher reliability than the conventional one is realized.
  • the shift register 410 is compared with the configuration using three set signals. Can be simplified. Further, since the clock frequency of the gate clock signal GCK is lowered, power consumption is reduced.
  • the horizontal scanning period (length) H depends on the resolution and the frame rate.
  • the number of clocks n ck of the gate clock signal GCK (the number of phases of the gate clock signal GCK) is set to 3 or more. By setting the number of clocks n ck to 3 or more in this way, it is possible to set the number of set signals (the number of set signals for turning on the netA voltage in the unit circuit 4) to 2 or more. Become.
  • the clock cycle T ck of the gate clock signal GCK is represented by “n ck ⁇ H”.
  • Gate clock signal GCK is possible maximum pulse width (the maximum allowable pulse width) P MAX is set to IH (1 horizontal scanning period) if the number of clocks n ck is 3, greater than the number of clocks n ck 3 For example, the length is set to a half of the clock cycle Tck .
  • a period (clock low period) P L in which the gate clock signal GCK is maintained at a low level is represented by “T ck ⁇ P H ”.
  • the duty ratio of the gate clock signal GCK is represented by “P H / T ck ”.
  • the clock high period P H is shorter than the first length of the half of the clock period T ck, the duty ratio of the gate clock signal GCK is less than 50% (less than half).
  • a period (pulse overlap period) T OVP in which pulses of two gate clock signals GCK supplied to two adjacent unit circuits 4 overlap is represented by “P H ⁇ H”.
  • the maximum number of setting signals that can be used (maximum setting number) n s-max is set to “n ck ⁇ Roundup (T OVP / H) ⁇ 1” if the pulse overlap period T OVP is greater than 0, and the pulse If the overlap period T OVP is 0 or less, “n ck ⁇ 1” is set.
  • Roundup () is a function that rounds up the decimal part of the argument. For example, if the pulse overlap period T OVP is 1.5H, Roundup (T OVP / H) is 2H.
  • the maximum length of the set time (maximum set time) T s-max is expressed as “ ns-max ⁇ H” if the pulse overlap period T OVP is greater than 0, and the pulse overlap period T OVP is 0 or less. represented by "n s-max ⁇ P H " , if any.
  • the set signal number ns is set to 2 or more and the maximum set number ns-max or less.
  • the reason for setting the set signal number n s below the maximum set number n s-max is the malfunction due to the pulse of the gate clock signal GCKin pulse and setting signal to be input to the unit circuit 4 (set signal) overlap occurs It is for preventing.
  • the horizontal scanning period (length) H depends on the resolution and the frame rate.
  • the number of clocks n ck of the gate clock signal GCK (the number of phases of the gate clock signal GCK) is set to 3 or more.
  • the clock cycle T ck of the gate clock signal GCK is represented by “n ck ⁇ H”.
  • the maximum allowable pulse width P MAX if the number of clocks n ck 3 is set to IH (1 horizontal scanning period), the length of one-half of a clock period T ck is larger than the number of clocks n ck 3
  • the clock low period P L is set to the maximum allowable pulse width P MAX or less if the clock number n ck is 3, and is set to be less than the maximum allowable pulse width P MAX if the clock number n ck is larger than 3.
  • the clock high period P H is represented by “T ck ⁇ P L ”.
  • the duty ratio of the gate clock signal GCK is represented by “P L / T ck ”.
  • the clock LOW period P L becomes shorter than the first length of the half of the clock period T ck, the duty ratio of the gate clock signal GCK is less than 50% (less than half).
  • the pulse overlap period T OVP is represented by “P L -H”.
  • the maximum number n s-max, the pulse overlap period T OVP is set to "n ck -Roundup (T OVP / H) -1" is greater than 0, if the pulse overlap period T OVP is 0 or less " n ck ⁇ 1 ′′.
  • the maximum set time T s-max is expressed as “n s-max ⁇ H” if the pulse overlap period T OVP is greater than 0, and “n s-max ⁇ P” if the pulse overlap period T OVP is 0 or less.
  • L The set signal number ns is set to 2 or more and the maximum set number ns-max or less.
  • the present invention is not limited to the above-described embodiments (including modifications), and various modifications can be made without departing from the spirit of the present invention.
  • the liquid crystal display device has been described as an example.
  • the present invention can also be applied to a display device other than a liquid crystal display device such as an organic EL (Electro Luminescence) display device.
  • a signal line driving circuit comprising: Each unit circuit is An output node for outputting an output signal; A first node whose voltage is controlled based on an output signal output from a unit circuit of another stage; An output having a control terminal connected to the first node, a first conduction terminal to which one of the N-phase clock signals is applied as an input clock signal, and a second conduction terminal connected to the output node A control transistor, Receiving an output signal output from the unit circuit of one or more previous stages as a setting signal for turning on the voltage of the first node; The duty ratio of the N-phase clock signal is set to less than half, The number of the setting signals given to each unit circuit is two or more.
  • the shift register constituting the scanning signal line driving circuit operates based on the clock signal whose duty ratio is set to less than half. Therefore, the threshold shift of the transistors included in the unit circuit in the shift register can be reduced as compared with the conventional case. As a result, occurrence of abnormal operation of the scanning signal line driver circuit due to the threshold shift of the transistor is suppressed.
  • the charging of the first node in the unit circuit is performed based on two or more setting signals.
  • the pulse width of the clock signal by appropriately setting the pulse width of the clock signal, the length of the set time (period during which the first node in the unit circuit is charged) becomes longer than before. As a result, the occurrence of abnormal operation of the scanning signal line drive circuit due to insufficient charging of the first node is suppressed.
  • a scanning signal line driving circuit having higher reliability than the conventional one is realized.
  • the length of the period during which each of the N-phase clock signals is maintained at the on level is set to a length of one horizontal scanning period or less when N is 3, and when N is greater than 3, 2.
  • T ovp When the length obtained by subtracting the length of one horizontal scanning period from the length of the period in which each of the N-phase clock signals is maintained at the on level is expressed as T ovp , T ovp is larger than 0.
  • the maximum value n s-max (1) of the number of setting signals in the case and the maximum value n s-max (2) of the number of setting signals in the case where T ovp is 0 or less are set based on the following formula
  • Roundup () is a function that rounds up the decimal point of the argument, and H represents the length of one horizontal scanning period.
  • the N-phase clock signal is a four-phase clock signal having a duty ratio set to 1/4 and a clock cycle set to 4 horizontal scanning periods, Each unit circuit receives the output signal output from the unit circuit three stages before, the output signal output from the unit circuit two stages before, and the output signal output from the unit circuit one stage before as the setting signals.
  • the scanning signal line drive circuit according to appendix 1, wherein:
  • the N-phase clock signal is a four-phase clock signal having a duty ratio set to 1/4 and a clock cycle set to 4 horizontal scanning periods, The scanning signal according to appendix 1, wherein each unit circuit receives the output signal output from the unit circuit of the previous stage and the output signal output from the unit circuit of the previous stage as the setting signal.
  • Line drive circuit
  • the N-phase clock signal is a four-phase clock signal having a duty ratio set to 1/8 and a clock cycle set to 4 horizontal scanning periods, The scanning signal according to appendix 1, wherein each unit circuit receives the output signal output from the unit circuit of the previous stage and the output signal output from the unit circuit of the previous stage as the setting signal.
  • Line drive circuit
  • the N-phase clock signal is a three-phase clock signal having a duty ratio set to one third and a clock cycle set to three horizontal scanning periods, The scanning signal according to appendix 1, wherein each unit circuit receives the output signal output from the unit circuit of the previous stage and the output signal output from the unit circuit of the previous stage as the setting signal.
  • Line drive circuit
  • the N-phase clock signal is a 6-phase clock signal having a duty ratio set to 1/3 and a clock cycle set to 6 horizontal scanning periods, The scanning signal according to appendix 1, wherein each unit circuit receives the output signal output from the unit circuit four stages before and the output signal output from the unit circuit two stages before as the setting signal. Line drive circuit.
  • the N-phase clock signal is an 8-phase clock signal having a duty ratio set to 5/16 and a clock cycle set to 8 horizontal scanning periods,
  • Line drive circuit
  • the N-phase clock signal is an 8-phase clock signal having a duty ratio set to 3/8 and a clock cycle set to 8 horizontal scanning periods, The scanning signal according to appendix 1, wherein each unit circuit receives the output signal output from the unit circuit five stages before and the output signal output from the unit circuit two stages before as the setting signal. Line drive circuit.
  • the N-phase clock signal is a 7-phase clock signal having a duty ratio set to 2/7 and a clock cycle set to 7 horizontal scanning periods, The scanning signal according to appendix 1, wherein each unit circuit receives the output signal output from the unit circuit four stages before and the output signal output from the unit circuit two stages before as the setting signal. Line drive circuit.
  • the N-phase clock signal is a 5-phase clock signal having a duty ratio set to 3/10 and a clock cycle set to 5 horizontal scanning periods, 2.
  • the shift register includes a first shift register that drives the plurality of scanning signal lines from one end side and a second shift register that drives the plurality of scanning signal lines from the other end side,
  • Each unit circuit includes a stabilization circuit for maintaining the voltage of the first node and the voltage of the output node at an off level
  • the stabilization circuit includes: A second node whose voltage is controlled based on the voltage of the first node and a clock signal other than the input clock signal of the N-phase clock signals; A first node stabilization transistor having a control terminal connected to the second node, a first conduction terminal connected to the first node, and a second conduction terminal to which an off-level voltage is applied; And an output node stabilization transistor having a control terminal connected to the second node, a first conduction terminal connected to the output node, and a second conduction terminal to which an off-level voltage is applied.
  • the scanning signal line drive circuit according to appendix 1.
  • Appendix 15 A display device comprising the scanning signal line drive circuit according to appendix 1.
  • a display device including a scanning signal line drive circuit that achieves the effects of the configuration described in Appendix 1 is realized.
  • Unit circuit 400 Gate driver (scanning signal line drive circuit) 410: Shift registers GL, GL (1) to GL (i) ... Gate bus lines T1, T2 (1), T2 (2), T2 (3), T3 ... Thin film transistors GCK, GCK1 to GCK8 (in the unit circuit) ... Gate clock signal GCKin ... Gate clock signal input to unit circuit G, Q ... Output signal (from unit circuit) S1 to S3 ... First to third set signals ST ... Setting time R ... Reset signal VDD ... High level DC power supply voltage VSS ... Low level DC power supply voltage

Abstract

従来よりも高い信頼性を有するゲートドライバ（走査信号線駆動回路）を実現する。　ゲートドライバを構成するシフトレジスタは、３相以上のゲートクロック信号に基づいて動作する。シフトレジスタ内の各単位回路は、１段以上前の段の単位回路から出力された出力信号をセット信号として受け取る。ゲートクロック信号のデューティ比は、２分の１未満に設定される。各単位回路には、２以上のセット信号が与えられる。例えば、デューティ比が４分の１に設定されクロック周期が４水平走査期間に設定された４相のゲートクロック信号（ＧＣＫ１～ＧＣＫ４）が用いられ、各単位回路は、３段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを設定信号（Ｓ１～Ｓ３）として受け取る。

Description

走査信号線駆動回路およびそれを備える表示装置
　以下の開示は、表示装置に関し、更に詳しくは、表示装置の表示部に配設されたゲートバスライン（走査信号線）を駆動するための走査信号線駆動回路に関する。
　従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。そのような液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（画素ＴＦＴ）や、画素電圧値を保持するための画素容量などを含んでいる。液晶表示装置には、また、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）とソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
　画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号（画素ＴＦＴをオン状態にする電圧レベルの走査信号）が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。
　ところで、従来、ゲートドライバは、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。
　図２８は、従来のモノリシックゲートドライバに含まれるシフトレジスタ９１０の一構成例を示すブロック図である。なお、表示部にはｉ本のゲートバスラインＧＬ１～ＧＬｉが配設されていて、それに応じてシフトレジスタ９１０はｉ個の単位回路９で構成されているものと仮定する。但し、図２８には、ｉ個の単位回路９（１）～９（ｉ）のうちの（ｎ－２）段目から（ｎ＋２）段目までの単位回路９（ｎ－２）～９（ｎ＋２）を示している。シフトレジスタ９１０を動作させるためのゲートクロック信号ＧＣＫは、４相のクロック信号（ゲートクロック信号ＧＣＫ１，ＧＣＫ２，ＧＣＫ１Ｂ，ＧＣＫ２Ｂ）で構成されている。それら４相のクロック信号のデューティ比は５０％（２分の１）に設定されている。なお、４相のクロック信号のうち各単位回路９に入力されるクロック信号には符号ＧＣＫｉｎを付す。
　シフトレジスタ９１０の各段（各単位回路９）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－２）段目の単位回路９（ｎ－２）にはゲートクロック信号ＧＣＫ１Ｂが与えられ、（ｎ－１）段目の単位回路９（ｎ－１）にはゲートクロック信号ＧＣＫ２Ｂが与えられ、ｎ段目の単位回路９（ｎ）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ＋１）段目の単位回路９（ｎ＋１）にはゲートクロック信号ＧＣＫ２が与えられる。このような構成が、シフトレジスタ９１０の全ての段を通して４段ずつ繰り返される。
　また、任意の段（ここではｋ段目とする）の単位回路９（ｋ）について、２段前の単位回路９（ｋ－２）から出力される出力信号Ｇ（ｋ－２）がセット信号Ｓとして与えられ、２段後の単位回路９（ｋ＋２）から出力される出力信号Ｇ（ｋ＋２）がリセット信号Ｒとして与えられる。ローレベルの直流電源電圧ＶＳＳについては、全ての単位回路９（１）～９（ｉ）に共通的に与えられる。
　シフトレジスタ９１０の各段（各単位回路９）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして２段前の単位回路９（ｋ－２）に与えられ、セット信号Ｓとして２段後の単位回路９（ｋ＋２）に与えられる。
　以上のような構成において、ゲートスタートパルス信号のパルスとゲートクロック信号ＧＣＫのクロック動作とに基づいて、各単位回路９から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。すなわち、表示部に配設されているｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
　図２９は、従来の単位回路９の最も簡単な構成を示す回路図である。図２９に示すように、この単位回路９は、３個の薄膜トランジスタＴ９１～Ｔ９３と、１個のキャパシタ（容量素子）ＣＡＰとを備えている。また、この単位回路９は、ローレベルの直流電源電圧ＶＳＳ用の入力端子のほか、３個の入力端子９１～９３と、１個の出力端子９９とを有している。ここで、ゲートクロック信号ＧＣＫｉｎを受け取る入力端子には符号９１を付し、セット信号Ｓを受け取る入力端子には符号９２を付し、リセット信号Ｒを受け取る入力端子には符号９３を付している。
　なお、薄膜トランジスタの３つの端子は一般的には「ゲート」、「ドレイン」、「ソース」と呼ばれているが、シフトレジスタ内では回路の状態によってドレインとソースが入れ替わることがあるので、以下、ゲートのことを「制御端子」といい、ドレインまたはソースとなる２つの端子のことを「第１導通端子」、「第２導通端子」という。
　単位回路９内における構成要素間の接続関係について説明する。薄膜トランジスタＴ９１の制御端子，薄膜トランジスタＴ９２の第２導通端子，薄膜トランジスタＴ９３の第１導通端子，およびキャパシタＣＡＰの一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。
　薄膜トランジスタＴ９１については、制御端子はｎｅｔＡに接続され、第１導通端子は入力端子９１に接続され、第２導通端子は出力端子９９に接続されている。薄膜トランジスタＴ９２については、制御端子および第１導通端子は入力端子９２に接続され（すなわち、ダイオード接続となっている）、第２導通端子はｎｅｔＡに接続されている。薄膜トランジスタＴ９３については、制御端子は入力端子９３に接続され、第１導通端子はｎｅｔＡに接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。
　次に、各構成要素のこの単位回路９における機能について説明する。薄膜トランジスタＴ９１は、ｎｅｔＡの電圧がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子９９に与える。薄膜トランジスタＴ９２は、セット信号Ｓがハイレベルになっているときに、ｎｅｔＡの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ９３は、リセット信号Ｒがハイレベルになっているときに、ｎｅｔＡの電圧をローレベルに向けて変化させる。キャパシタＣＡＰは、ｎｅｔＡの電圧を上昇させるためのブートストラップ容量として機能する。
　次に、図３０を参照しつつ、上述した単位回路９の動作について説明する。なお、ここでは、ｎ段目の単位回路９（ｎ）に着目し、波形の遅延を無視するものとする。この単位回路９を含むモノリシックゲートドライバは、デューティ比が５０％（２分の１）に設定された４相のゲートクロック信号ＧＣＫ１，ＧＣＫ２，ＧＣＫ１Ｂ，およびＧＣＫ２Ｂに基づいて動作する。それら４相のゲートクロック信号ＧＣＫ１，ＧＣＫ２，ＧＣＫ１Ｂ，およびＧＣＫ２Ｂは、この液晶表示装置の動作期間を通じて、図３０に示すようにクロック動作を行う。各ゲートクロック信号ＧＣＫ１，ＧＣＫ２，ＧＣＫ１Ｂ，およびＧＣＫ２Ｂに関し、クロック周期は４水平走査期間に設定されており、パルス幅は２水平走査期間に設定されている。ｎ段目の単位回路９（ｎ）には、ゲートクロック信号ＧＣＫ１がゲートクロック信号ＧＣＫｉｎとして与えられる。
　時点ｔ９１以前の期間には、セット信号Ｓはローレベル、ｎｅｔＡの電圧はローレベル、出力信号Ｇ（ｎ）はローレベル、リセット信号Ｒはローレベルとなっている。
　時点ｔ９１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ９２は図２９に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ９２がオン状態となり、ｎｅｔＡの電圧が上昇する。なお、時点ｔ９１から時点ｔ９２までの期間には、ゲートクロック信号ＧＣＫ１はローレベルとなっているので、薄膜トランジスタＴ９１がオン状態となっても出力信号Ｇ（ｎ）はローレベルで維持される。また、時点ｔ９１から時点ｔ９２までの期間には、リセット信号Ｒはローレベルとなっている。従って、この期間中にｎｅｔＡの電圧が低下することはない。
　時点ｔ９２になると、ゲートクロック信号ＧＣＫ１すなわちゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９１はオン状態となっているので、入力端子９１の電圧の上昇とともに出力端子９９の電圧が上昇する。ここで、図２９に示すようにｎｅｔＡ－出力端子９９間にはキャパシタＣＡＰが設けられているので、出力端子９９の電圧の上昇とともにｎｅｔＡの電圧も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ９１の制御端子には大きな電圧が印加され、出力信号Ｇ（ｎ）の電圧（出力端子９９の電圧）がゲートクロック信号ＧＣＫ１のハイレベルの電圧にまで上昇する。これにより、ゲートバスラインＧＬｎが選択状態となる。なお、時点ｔ９２から時点ｔ９３までの期間には、リセット信号Ｒはローレベルとなっている。従って、この期間中にｎｅｔＡの電圧が低下することはない。
　時点ｔ９３になると、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子９１の電圧の低下とともに出力端子９９の電圧が低下する。すなわち、出力信号Ｇ（ｎ）の電圧がローレベルとなる。また、出力端子９９の電圧が低下することにより、キャパシタＣＡＰを介して、ｎｅｔＡの電圧も低下する。
　時点ｔ９４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９３がオン状態となる。薄膜トランジスタＴ９３がオン状態となることによってｎｅｔＡの電圧はローレベルとなる。
　以上のような動作が各単位回路９で行われることによって、表示部に配設されているｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となり、画素容量への書き込みが順次に行われる。これにより、表示部に所望の画像が表示される。
　なお、本件に関連して、以下の先行技術文献が知られている。日本の特表２０１３－５３０４７８号公報には、駆動トランジスタのオンデューティが低くなるよう、単位回路内に設ける駆動トランジスタの数を増やして、それら駆動トランジスタに交互にクロック信号を与えるようにした構成が開示されている。
日本の特表２０１３－５３０４７８号公報
　ところで、薄膜トランジスタに関しては、長期間ゲート（制御端子）にバイアスが与えられると、閾値シフト（閾値電圧が変動すること）が生じる。シフトレジスタを構成する単位回路内の薄膜トランジスタに閾値シフトが生じると、ゲートドライバからの走査信号の出力が異常となり、異常表示が発生する。このように、単位回路内の薄膜トランジスタの閾値シフトは、ゲートドライバの異常動作を引き起こす。
　また、単位回路内のｎｅｔＡ（図２９参照）の充電が行われる期間（以下、「設定時間」という。）ＳＴ（図３０参照）の長さが不充分であると、単位回路に与えられるゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルへと変化する時点（図３０では時点ｔ９２）においてｎｅｔＡの電圧が薄膜トランジスタＴ９１の閾値電圧よりも大きくなっていないことがある。このような場合には、当該単位回路からゲートバスラインに対して正常な走査信号の出力が行われない。なお、図３０に示す例では、設定時間ＳＴの長さは２水平走査期間である。
　そこで、以下の開示は、従来よりも高い信頼性を有するゲートドライバ（走査信号線駆動回路）を実現することを目的とする。
　いくつかの実施形態による走査信号線駆動回路は、Ｎを３以上の整数としてＮ相のクロック信号に基づいて動作する複数段の単位回路からなるシフトレジスタを含み、表示装置の表示部に配設された複数の走査信号線を駆動する。各単位回路は、出力信号を出力するための出力ノードと、他の段の単位回路から出力された出力信号に基づいて電圧が制御される第１ノードと、出力制御トランジスタとを含む。出力制御トランジスタは、第１ノードに接続された制御端子と、Ｎ相のクロック信号のうちの１つが入力クロック信号として与えられる第１導通端子と、出力ノードに接続された第２導通端子とを有する。各単位回路は、１段以上前の段の単位回路から出力された出力信号を第１ノードの電圧をオンレベルにするための設定信号として受け取る。Ｎ相のクロック信号のデューティ比は、２分の１未満に設定され、各単位回路に与えられる設定信号の数は、２以上である。
　走査信号線駆動回路を構成するシフトレジスタは、デューティ比が２分の１未満に設定されたクロック信号に基づいて動作する。このため、従来と比較して、シフトレジスタ内の単位回路に含まれるトランジスタの閾値シフトを小さくすることができる。その結果、トランジスタの閾値シフトに起因する走査信号線駆動回路の異常動作の発生が抑制される。また、単位回路内の第１ノードの充電は、２以上の設定信号に基づいて行われる。ここでクロック信号のパルス幅を適宜に設定することにより、設定時間（単位回路内の第１ノードの充電が行われる期間）の長さが従来よりも長くなる。その結果、第１ノードの充電不足に起因する走査信号線駆動回路の異常動作の発生が抑制される。以上のように、従来よりも高い信頼性を有する走査信号線駆動回路が実現される。
第１の実施形態における単位回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成について説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態の変形例において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 第２の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第２の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第２の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第３の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第３の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第４の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第４の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第５の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第５の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第６の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第６の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第７の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第７の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第８の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第８の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第８の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記第２の実施形態の第３の変形例において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 第９の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第９の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第９の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 構成の一般化について説明するための図である。 従来のモノリシックゲートドライバに含まれるシフトレジスタの一構成例を示すブロック図である。 従来の単位回路の最も簡単な構成を示す回路図である。 従来の単位回路の動作について説明するためのタイミングチャートである。
　以下、実施形態について説明する。
＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図２は、第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。すなわち、本実施形態におけるゲートドライバ４００は、モノリシックゲートドライバである。
　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それら複数本のソースバスラインＳＬ１～ＳＬｊと複数本のゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインに制御端子が接続されると共に当該交差点を通過するソースバスラインに第２導通端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０の第１導通端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本開示の主題には直接に関係しないのでその説明および図示を省略する。また、本実施形態においては、薄膜トランジスタ６０はｎチャネル型である。
　ところで、本実施形態においては、表示部６００内の薄膜トランジスタ６０には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体層を有する薄膜トランジスタ（ＩＧＺＯ－ＴＦＴ）が採用される。また、ゲートドライバ４００内の薄膜トランジスタ（後述するシフトレジスタ４１０内の各単位回路４に含まれる薄膜トランジスタ）についても、同様に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体層を有する薄膜トランジスタ（ＩＧＺＯ－ＴＦＴ）が採用される。但し、薄膜トランジスタの半導体層の材料については、様々なバリエーションが適用可能である。例えば、半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ－Ｓｉ　ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ），半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ－ＴＦＴ）などを採用することもできる。
　なお、酸化物半導体は電子移動度が高いため、半導体層に酸化物半導体を用いた薄膜トランジスタ（例えばＩＧＺＯ－ＴＦＴ）を用いることにより、ＴＦＴ（スイッチング素子）の小型化が可能となり高精細化・高開口率化の点で有利となる。また、リーク電流が低減されるため、低消費電力化の点で有利となる。さらに、半導体層に酸化物半導体を用いた薄膜トランジスタを表示部６００内の画素ＴＦＴ（薄膜トランジスタ６０）に用いることにより、画素の電圧保持率が高められる。
　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、その電源電圧からソースドライバ３００およびゲートドライバ４００を動作させるための直流電圧を生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに共通電極駆動電圧Ｖｃｏｍを与える。
　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，およびゲートクロック信号ＧＣＫとを出力する。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。このとき、ソースドライバ３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各ソースバスラインＳＬ１～ＳＬｊに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧が、駆動用映像信号Ｓ（１）～Ｓ（ｊ）として全てのソースバスラインＳＬ１～ＳＬｊに一斉に印加される。
　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。このゲートドライバ４００についての詳しい説明は後述する。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
＜１．２　ゲートドライバ＞
＜１．２．１　シフトレジスタ全体の構成＞
　次に、図３および図４を参照しつつ、ゲートドライバ４００の構成について説明する。図３は、ゲートドライバ４００の構成について説明するためのブロック図である。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の単位回路４（１）～４（ｉ）が含まれている。なお、より詳しくは、１段目よりも前およびｉ段目よりも後に、例えば３段ずつ、ダミー段としての単位回路が設けられている（図３では不図示）。
　図４は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、図４には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－３）段目から（ｎ＋２）段目までの単位回路４（ｎ－３）～４（ｎ＋２）を示している。以下においては、ｉ個の単位回路４（１）～４（ｉ）を互いに区別する必要がない場合には、単位回路に単に符号４を付す。本実施形態においては、ゲートクロック信号ＧＣＫは、４相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ４）で構成されている。それら４相のクロック信号のデューティ比は２５％（４分の１）に設定されている。なお、４相のクロック信号のうち各単位回路４に入力されるクロック信号には符号ＧＣＫｉｎを付す。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－３）段目の単位回路４（ｎ－３）にはゲートクロック信号ＧＣＫ２が与えられ、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ３が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＧＣＫ４が与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して４段ずつ繰り返される。
　また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、３段前の単位回路４（ｋ－３）から出力される出力信号Ｇ（ｋ－３）が第１セット信号Ｓ１として与えられ、２段前の単位回路４（ｋ－２）から出力される出力信号Ｇ（ｋ－２）が第２セット信号Ｓ２として与えられ、１段前の単位回路４（ｋ－１）から出力される出力信号Ｇ（ｋ－１）が第３セット信号Ｓ３として与えられ、２段後の単位回路４（ｋ＋２）から出力される出力信号Ｇ（ｋ＋２）がリセット信号Ｒとして与えられる。ローレベルの直流電源電圧ＶＳＳについては、全ての単位回路４（１）～４（ｉ）に共通的に与えられる（これについては、第９の実施形態以外の全ての実施形態で同様である）。なお、本実施形態においては、第１～第３セット信号Ｓ１～Ｓ３によって、単位回路４内のｎｅｔＡの電圧をオンレベル（ハイレベル）にするための設定信号が実現されている。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして２段前の単位回路４（ｋ－２）に与えられ、第３セット信号Ｓ３として１段後の単位回路４（ｋ＋１）に与えられ、第２セット信号Ｓ２として２段後の単位回路４（ｋ＋２）に与えられ、第１セット信号Ｓ１として３段後の単位回路４（ｋ＋３）に与えられる。
　以上のような構成において、シフトレジスタ４１０の１段目よりも前に設けられたダミー段としての単位回路４にゲートスタートパルス信号ＧＳＰのパルスが与えられると、ゲートクロック信号ＧＣＫのクロック動作に基づいて、各単位回路４から出力される出力信号Ｇに含まれるシフトパルスが１段目の単位回路４（１）からｉ段目の単位回路４（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。これにより、所定期間ずつ（具体的には、１水平走査期間ずつ）順次にハイレベル（アクティブ）となる走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が表示部６００内のゲートバスラインＧＬ１～ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
＜１．２．２　単位回路の構成＞
　図５は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図５に示すように、この単位回路４は、５個の薄膜トランジスタＴ１，Ｔ２（１），Ｔ２（２），Ｔ２（３），およびＴ３と、１個のキャパシタ（容量素子）ＣＡＰとを備えている。また、この単位回路４は、ローレベルの直流電源電圧ＶＳＳ用の入力端子のほか、５個の入力端子４１，４２（１），４２（２），４２（３），および４３と、１個の出力端子（出力ノード）４９とを有している。ここで、ゲートクロック信号ＧＣＫｉｎを受け取る入力端子には符号４１を付し、第１セット信号Ｓ１を受け取る入力端子には符号４２（１）を付し、第２セット信号Ｓ２を受け取る入力端子には符号４２（２）を付し、第３セット信号Ｓ３を受け取る入力端子には符号４２（３）を付し、リセット信号Ｒを受け取る入力端子には符号４３を付している。なお、単位回路４内の薄膜トランジスタＴ１，Ｔ２（１），Ｔ２（２），Ｔ２（３），およびＴ３は、上述した画素形成部内の薄膜トランジスタ６０（図２参照）と同じ種類の薄膜トランジスタで実現される。
　次に、この単位回路４内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１の制御端子，薄膜トランジスタＴ２（１）の第２導通端子，薄膜トランジスタＴ２（２）の第２導通端子，薄膜トランジスタＴ２（３）の第２導通端子，薄膜トランジスタＴ３の第１導通端子，およびキャパシタＣＡＰの一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。ｎｅｔＡは、第１ノードに相当する。
　薄膜トランジスタＴ１については、制御端子はｎｅｔＡに接続され、第１導通端子は入力端子４１に接続され、第２導通端子は出力端子４９に接続されている。この薄膜トランジスタＴ１によって、出力制御トランジスタが実現されている。薄膜トランジスタＴ２（１）については、制御端子および第１導通端子は入力端子４２（１）に接続され（すなわち、ダイオード接続となっている）、第２導通端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２（２）については、制御端子および第１導通端子は入力端子４２（２）に接続され（すなわち、ダイオード接続となっている）、第２導通端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２（３）については、制御端子および第１導通端子は入力端子４２（３）に接続され（すなわち、ダイオード接続となっている）、第２導通端子はｎｅｔＡに接続されている。薄膜トランジスタＴ３については、制御端子は入力端子４３に接続され、第１導通端子はｎｅｔＡに接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。
　次に、各構成要素のこの単位回路４における機能について説明する。薄膜トランジスタＴ１は、ｎｅｔＡの電圧がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４９に与える。薄膜トランジスタＴ２（１）は、第１セット信号Ｓ１がハイレベルになっているときに、ｎｅｔＡの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ２（２）は、第２セット信号Ｓ２がハイレベルになっているときに、ｎｅｔＡの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ２（３）は、第３セット信号Ｓ３がハイレベルになっているときに、ｎｅｔＡの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ３は、リセット信号Ｒがハイレベルになっているときに、ｎｅｔＡの電圧をローレベルに向けて変化させる。キャパシタＣＡＰは、ｎｅｔＡの電圧を上昇させるためのブートストラップ容量として機能する。
＜１．２．３　単位回路の動作＞
　次に、図１を参照しつつ、本実施形態における単位回路４の動作について説明する。なお、ここでは、ｎ段目の単位回路４（ｎ）に着目し、波形の遅延を無視するものとする。本実施形態におけるゲートドライバ４００は、デューティ比が２５％（４分の１）に設定された４相のゲートクロック信号ＧＣＫ１～ＧＣＫ４に基づいて動作する。それら４相のゲートクロック信号ＧＣＫ１～ＧＣＫ４は、この液晶表示装置の動作期間を通じて、図１に示すようにクロック動作を行う。各ゲートクロック信号ＧＣＫ１～ＧＣＫ４に関し、クロック周期は４水平走査期間に設定されており、パルス幅は１水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、ゲートクロック信号ＧＣＫ１がゲートクロック信号ＧＣＫｉｎとして与えられる。
　時点ｔ１１以前の期間には、第１～第３セット信号Ｓ１～Ｓ３はローレベル、ｎｅｔＡの電圧はローレベル、出力信号Ｇ（ｎ）はローレベル、リセット信号Ｒはローレベルとなっている。
　時点ｔ１１になると、第１セット信号Ｓ１がローレベルからハイレベルに変化する。薄膜トランジスタＴ２（１）は図５に示すようにダイオード接続となっているので、この第１セット信号Ｓ１のパルスによって薄膜トランジスタＴ２（１）がオン状態となり、ｎｅｔＡの電圧が上昇する。
　時点ｔ１２になると、第１セット信号Ｓ１がハイレベルからローレベルに変化し、第２セット信号Ｓ２がローレベルからハイレベルに変化する。薄膜トランジスタＴ２（２）は図５に示すようにダイオード接続となっているので、この第２セット信号Ｓ２のパルスによって薄膜トランジスタＴ２（２）がオン状態となる。第１セット信号Ｓ１のパルスによってｎｅｔＡの電圧が充分に上昇していなければ、薄膜トランジスタＴ２（２）がオン状態となることによってｎｅｔＡの電圧が更に上昇する。
　時点ｔ１３になると、第２セット信号Ｓ２がハイレベルからローレベルに変化し、第３セット信号Ｓ３がローレベルからハイレベルに変化する。薄膜トランジスタＴ２（３）は図５に示すようにダイオード接続となっているので、この第３セット信号Ｓ３のパルスによって薄膜トランジスタＴ２（３）がオン状態となる。第１セット信号Ｓ１や第２セット信号Ｓ２のパルスによってｎｅｔＡの電圧が充分に上昇していなければ、薄膜トランジスタＴ２（３）がオン状態となることによってｎｅｔＡの電圧が更に上昇する。
　以上のようにしてｎｅｔＡの電圧が上昇することにより、時点ｔ１１から時点ｔ１４までの期間に薄膜トランジスタＴ１がオン状態となる。なお、時点ｔ１１から時点ｔ１４までの期間には、ゲートクロック信号ＧＣＫ１はローレベルとなっているので、薄膜トランジスタＴ１がオン状態となっても出力信号Ｇ（ｎ）はローレベルで維持される。また、時点ｔ１１から時点ｔ１４までの期間には、リセット信号Ｒはローレベルとなっている。従って、この期間中にｎｅｔＡの電圧が低下することはない。
　時点ｔ１４になると、ゲートクロック信号ＧＣＫ１すなわちゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１はオン状態となっているので、入力端子４１の電圧の上昇とともに出力端子４９の電圧が上昇する。ここで、図５に示すようにｎｅｔＡ－出力端子４９間にはキャパシタＣＡＰが設けられているので、出力端子４９の電圧の上昇とともにｎｅｔＡの電圧も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ１の制御端子には大きな電圧が印加され、出力信号Ｇ（ｎ）の電圧（出力端子４９の電圧）がゲートクロック信号ＧＣＫ１のハイレベルの電圧にまで上昇する。これにより、ゲートバスラインＧＬｎが選択状態となる。なお、時点ｔ１４から時点ｔ１５までの期間には、リセット信号Ｒはローレベルとなっている。従って、この期間中にｎｅｔＡの電圧が低下することはない。
　時点ｔ１５になると、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子４１の電圧の低下とともに出力端子４９の電圧が低下する。すなわち、出力信号Ｇ（ｎ）の電圧がローレベルとなる。また、出力端子４９の電圧が低下することにより、キャパシタＣＡＰを介して、ｎｅｔＡの電圧も低下する。
　時点ｔ１６になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。薄膜トランジスタＴ３がオン状態となることによってｎｅｔＡの電圧はローレベルとなる。
　以上のような動作が各単位回路４で行われることによって、この液晶表示装置に設けられているｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となり、画素容量への書き込みが順次に行われる。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される（図２参照）。
　本実施形態においては、以上のように３つのセット信号（第１～第３のセット信号Ｓ１～Ｓ３）に基づいて単位回路４内のｎｅｔＡの充電が行われ、図１から把握されるように設定時間ＳＴの長さが３水平走査期間となっている。
＜１．３　効果＞
　図５に示した単位回路４において、薄膜トランジスタＴ１の制御端子－第１導通端子間には寄生容量が形成されている。このため、ゲートクロック信号ＧＣＫｉｎの電圧がローレベルからハイレベルに変化すると、その寄生容量を介してｎｅｔＡの電圧が上昇する。これは、薄膜トランジスタＴ１の閾値シフトを大きくする要因となる。これに関し、従来の一般的な液晶表示装置においては、ゲートドライバを構成するシフトレジスタは、デューティ比が５０％（２分の１）に設定されたゲートクロック信号に基づいて動作していた。これに対して、本実施形態においては、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が２５％（４分の１）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。閾値シフトの大きさはデューティ比の大きさに依存するので、本実施形態によれば、従来と比較して薄膜トランジスタＴ１の閾値シフトを小さくすることができる。その結果、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。また、本実施形態によれば、単位回路４内のｎｅｔＡの充電は、３つのセット信号（第１～第３のセット信号Ｓ１～Ｓ３）に基づいて行われる。ゲートクロック信号ＧＣＫｉｎのパルス幅は１水平走査期間であるので、設定時間（単位回路４内のｎｅｔＡの充電が行われる期間）ＳＴの長さは３水平走査期間となる。このように設定時間ＳＴの長さが従来よりも長くなるので、ｎｅｔＡの充電不足（ゲートクロック信号ＧＣＫｉｎのパルスが入力されるまでにｎｅｔＡの電圧が薄膜トランジスタＴ１の閾値電圧を超えないこと）に起因するゲートドライバ４００の異常動作の発生が抑制される。以上のように、本実施形態によれば、従来よりも高い信頼性を有するゲートドライバ４００が実現される。
＜１．４　変形例＞
　上述したように、ゲートクロック信号ＧＣＫｉｎの電圧がローレベルからハイレベルに変化すると、薄膜トランジスタＴ１の寄生容量を介してｎｅｔＡの電圧が上昇する。これに起因して、出力端子４９から異常なパルスが出力されることがある。そこで、単位回路４内に異常動作の発生を抑制するための安定化回路４Ａが設けられた構成を上記第１の実施形態の変形例として説明する。
　図６は、本変形例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。この単位回路４には、安定化回路４Ａが設けられている。図６に示すように、安定化回路４Ａは、６個の薄膜トランジスタＴ４～Ｔ９と２個の入力端子４４，４５とを備えている。なお、ここでは、入力端子４４にはゲートクロック信号ＧＣＫｉｎよりも位相が１８０度遅れたゲートクロック信号ＧＣＫｉｎ２が入力され、入力端子４５にはゲートクロック信号ＧＣＫｉｎよりも位相が９０度進んだゲートクロック信号ＧＣＫｉｎ３が入力されるものと仮定する。例えばｎ段目の単位回路４（ｎ）には、ゲートクロック信号ＧＣＫ３がゲートクロック信号ＧＣＫｉｎ２として与えられ、ゲートクロック信号ＧＣＫ４がゲートクロック信号ＧＣＫｉｎ３として与えられる。
　次に、構成要素間の接続関係について説明する。薄膜トランジスタＴ４の制御端子，薄膜トランジスタＴ５の第２導通端子，薄膜トランジスタＴ６の第１導通端子，薄膜トランジスタＴ７の第１導通端子，および薄膜トランジスタＴ８の制御端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」という。ｎｅｔＢは、第２ノードに相当する。
　薄膜トランジスタＴ４については、制御端子はｎｅｔＢに接続され、第１導通端子はｎｅｔＡに接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ５については、制御端子および第１導通端子は入力端子４４に接続され（すなわち、ダイオード接続となっている）、第２導通端子はｎｅｔＢに接続されている。薄膜トランジスタＴ６については、制御端子はｎｅｔＡに接続され、第１導通端子はｎｅｔＢに接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ７については、制御端子は入力端子４５に接続され、第１導通端子はｎｅｔＢに接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ８については、制御端子はｎｅｔＢに接続され、第１導通端子は出力端子４９に接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９については、制御端子は入力端子４３に接続され、第１導通端子は出力端子４９に接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。なお、薄膜トランジスタＴ４によって第１ノード安定化トランジスタが実現され、薄膜トランジスタＴ８によって出力ノード安定化トランジスタが実現されている。
　次に、各構成要素の機能について説明する。薄膜トランジスタＴ４は、ｎｅｔＢの電圧がハイレベルになっているときに、ｎｅｔＡの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ５は、ゲートクロック信号ＧＣＫｉｎ２がハイレベルになっているときに、ｎｅｔＢの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ６は、ｎｅｔＡの電圧がハイレベルになっているときに、ｎｅｔＢの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ７は、ゲートクロック信号ＧＣＫｉｎ３がハイレベルになっているときに、ｎｅｔＢの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ８は、ｎｅｔＢの電圧がハイレベルになっているときに、出力端子４９の電圧をローレベルに向けて変化させる。薄膜トランジスタＴ９は、リセット信号Ｒがハイレベルになっているときに、出力端子４９の電圧をローレベルに向けて変化させる。
　以上のような構成の安定化回路４Ａを備えることにより、ゲートクロック信号ＧＣＫｉｎのクロック動作と寄生容量の存在とに起因してｎｅｔＡの電圧が不必要に上昇しても、ゲートクロック信号ＧＣＫｉｎ２がハイレベルになると薄膜トランジスタＴ５がオン状態となってｎｅｔＢの電圧がハイレベルとなるので、薄膜トランジスタＴ４，Ｔ８がオン状態となることによりｎｅｔＡの電圧および出力端子４９の電圧は確実にローレベルへと引き込まれる。これにより、異常動作の発生が抑制される。なお、ｎｅｔＢの電圧は、ゲートクロック信号ＧＣＫｉｎ３がハイレベルとなることによって、ハイレベルからローレベルへと変化する。また、本来的にｎｅｔＡの電圧がハイレベルで維持されるべき期間（図１の時点ｔ１１～ｔ１６の期間）には、薄膜トランジスタＴ６がオン状態となるので、ゲートクロック信号ＧＣＫｉｎ２がハイレベルとなってもｎｅｔＢの電圧はローレベルで維持される。
　ところで、本変形例においては、ゲートクロック信号ＧＣＫのデューティ比が２５％（４分の１）に設定されているため、デューティ比が５０％（２分の１）に設定されたゲートクロック信号が用いられている場合と比較して、薄膜トランジスタＴ４，Ｔ５，Ｔ７，およびＴ８がオン状態で維持される期間の長さが２分の１となる。すなわち、従来の構成と比較して、安定化回路４Ａ内の薄膜トランジスタの閾値シフトを小さくすることができる。その結果、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。
　なお、安定化回路４Ａの具体的な構成については、図６に示した構成以外の構成を採用することもできる。また、第２～第９の実施形態についても、本変形例のように単位回路４の構成を安定化回路４Ａを備えた構成にしても良い。
＜２．第２の実施形態＞
＜２．１　構成＞
　第２の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図７は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、図７には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－２）段目から（ｎ＋２）段目までの単位回路４（ｎ－２）～４（ｎ＋２）を示している。本実施形態においては、ゲートクロック信号ＧＣＫは、４相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ４）で構成されている。それら４相のクロック信号のデューティ比は２５％（４分の１）に設定されている。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ３が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＧＣＫ４が与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＧＣＫ２が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して４段ずつ繰り返される。
　また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、２段前の単位回路４（ｋ－２）から出力される出力信号Ｇ（ｋ－２）が第１セット信号Ｓ１として与えられ、１段前の単位回路４（ｋ－１）から出力される出力信号Ｇ（ｋ－１）が第２セット信号Ｓ２として与えられ、２段後の単位回路４（ｋ＋２）から出力される出力信号Ｇ（ｋ＋２）がリセット信号Ｒとして与えられる。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして２段前の単位回路４（ｋ－２）に与えられ、第２セット信号Ｓ２として１段後の単位回路４（ｋ＋１）に与えられ、第１セット信号Ｓ１として２段後の単位回路４（ｋ＋２）に与えられる。
　以上のような構成において、上記第１の実施形態と同様にして、ゲートスタートパルス信号ＧＳＰのパルスとゲートクロック信号ＧＣＫのクロック動作とに基づいて、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。
　図８は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図５および図８から把握されるように、本実施形態における単位回路４には、上記第１の実施形態における薄膜トランジスタＴ２（３）が設けられていない。それ以外の点については、上記第１の実施形態と同様である。
＜２．２　単位回路の動作＞
　次に、図９を参照しつつ、本実施形態における単位回路４の動作について説明する。但し、動作の概略は上記第１の実施形態と同様であるので、ここでは特に設定時間ＳＴの長さについて説明する（第３～第９の実施形態についても同様）。
　本実施形態においては、上記第１の実施形態とは異なり、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比は２５％（４分の１）に設定されており、パルス幅は１水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、（ｎ－２）段目の単位回路４（ｎ－２）から出力される出力信号Ｇ（ｎ－２）が第１セット信号Ｓ１として与えられ、（ｎ－１）段目の単位回路４（ｎ－１）から出力される出力信号Ｇ（ｎ－１）が第２セット信号Ｓ２として与えられる。以上より、設定時間ＳＴの長さは、図９に示すように２水平走査期間となる。
＜２．３　効果＞
　本実施形態においては、設定時間ＳＴの長さについては従来と同じ長さとなる。しかしながら、上記第１の実施形態と同様、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が２５％（４分の１）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。このように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、本実施形態においては、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されている。従って、上記第１の実施形態と比較して、シフトレジスタ４１０の構成を単純化することが可能となる。
＜３．第３の実施形態＞
＜３．１　構成＞
　第３の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１０は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、図１０には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－２）段目から（ｎ＋２）段目までの単位回路４（ｎ－２）～４（ｎ＋２）を示している。本実施形態においては、ゲートクロック信号ＧＣＫは、４相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ４）で構成されている。それら４相のクロック信号のデューティ比は１２．５％（８分の１）に設定されている。各単位回路４の構成については、上記第２の実施形態と同様である（図８参照）。すなわち、単位回路４内のｎｅｔＡの充電は、２つのセット信号に基づいて行われる。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、上記第２の実施形態と同様である。また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、２段前の単位回路４（ｋ－２）から出力される出力信号Ｇ（ｋ－２）が第１セット信号Ｓ１として与えられ、１段前の単位回路４（ｋ－１）から出力される出力信号Ｇ（ｋ－１）が第２セット信号Ｓ２として与えられ、１段後の単位回路４（ｋ＋１）から出力される出力信号Ｇ（ｋ＋１）がリセット信号Ｒとして与えられる。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして１段前の単位回路４（ｋ－１）に与えられ、第２セット信号Ｓ２として１段後の単位回路４（ｋ＋１）に与えられ、第１セット信号Ｓ１として２段後の単位回路４（ｋ＋２）に与えられる。
　以上のような構成において、上記第１の実施形態と同様にして、ゲートスタートパルス信号ＧＳＰのパルスとゲートクロック信号ＧＣＫのクロック動作とに基づいて、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。
＜３．２　単位回路の動作＞
　次に、図１１を参照しつつ、本実施形態における単位回路４の動作について説明する。本実施形態においては、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比は１２．５％に設定されており、パルス幅は０．５水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、（ｎ－２）段目の単位回路４（ｎ－２）から出力される出力信号Ｇ（ｎ－２）が第１セット信号Ｓ１として与えられ、（ｎ－１）段目の単位回路４（ｎ－１）から出力される出力信号Ｇ（ｎ－１）が第２セット信号Ｓ２として与えられる。以上より、図１１に示すように、時点ｔ２１から時点ｔ２２までの期間および時点ｔ２３から時点ｔ２４までの期間に単位回路４内のｎｅｔＡの充電が行われる。時点ｔ２１から時点ｔ２２までの期間の長さおよび時点ｔ２３から時点ｔ２４までの期間の長さは、いずれも０．５水平走査期間である。従って、設定時間ＳＴの長さは、１水平走査期間となる。
＜３．３　効果＞
　本実施形態においては、設定時間ＳＴの長さについては従来よりも短くなる。しかしながら、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が１２．５％（８分の１）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が効果的に抑制される。また、各信号のパルス幅が従来よりも顕著に小さくなるので、一部の表示上の問題を解決することが可能となる。このように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、上記第２の実施形態と同様、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されているので、上記第１の実施形態と比較してシフトレジスタ４１０の構成を単純化することが可能となる。
＜４．第４の実施形態＞
＜４．１　構成＞
　第４の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。但し、本実施形態においては、ゲートドライバ４００は表示部６００の左右両側に設けられている。
　図１２は、本実施形態におけるシフトレジスタの構成を示すブロック図である。なお、表示部６００の左側に設けられたゲートドライバ４００を構成するシフトレジスタには符号４１０Ｌを付し、表示部６００の右側に設けられたゲートドライバ４００を構成するシフトレジスタには符号４１０Ｒを付している。以下、同様に、シフトレジスタ４１０Ｌに関連する構成要素や信号を表す参照符号には“Ｌ”を付加し、シフトレジスタ４１０Ｒに関連する構成要素や信号を表す参照符号には“Ｒ”を付加する。但し、両者についてまとめて言及するときには、参照符号に“Ｌ”や“Ｒ”を付加しない。
　シフトレジスタ４１０Ｌについても、シフトレジスタ４１０Ｒについても、ｉ個の単位回路４（１）～４（ｉ）が含まれている。なお、図１２には、（ｎ－２）段目から（ｎ＋２）段目までの単位回路４（ｎ－２）Ｌ～４（ｎ＋２）Ｌおよび４（ｎ－２）Ｒ～４（ｎ＋２）Ｒを示している。
　本実施形態においては、ゲートクロック信号ＧＣＫは、３相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ３）で構成されている。それら３相のクロック信号のデューティ比は３３．３％（３分の１）に設定されている。各単位回路４の構成については、上記第２の実施形態と同様である（図８参照）。すなわち、単位回路４内のｎｅｔＡの充電は、２つのセット信号に基づいて行われる。
　シフトレジスタ４１０Ｌの各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－２）段目の単位回路４（ｎ－２）Ｌにはゲートクロック信号ＧＣＫ２が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）Ｌにはゲートクロック信号ＧＣＫ３が与えられ、ｎ段目の単位回路４（ｎ）Ｌにはゲートクロック信号ＧＣＫ１が与えられる。このような構成が、シフトレジスタ４１０Ｌの全ての段を通して３段ずつ繰り返される。また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）Ｌについて、２段前の単位回路４（ｋ－２）Ｌから出力される出力信号Ｇ（ｋ－２）Ｌが第１セット信号Ｓ１として与えられ、１段前の単位回路４（ｋ－１）Ｌから出力される出力信号Ｇ（ｋ－１）Ｌが第２セット信号Ｓ２として与えられ、２段後の単位回路４（ｋ＋２）Ｌから出力される出力信号Ｇ（ｋ＋２）Ｌがリセット信号Ｒとして与えられる。
　シフトレジスタ４１０Ｌの各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして２段前の単位回路４（ｋ－２）Ｌに与えられ、第２セット信号Ｓ２として１段後の単位回路４（ｋ＋１）Ｌに与えられ、第１セット信号Ｓ１として２段後の単位回路４（ｋ＋２）Ｌに与えられる。
　シフトレジスタ４１０Ｒについては、シフトレジスタ４１０Ｌと同様であるので、説明を省略する。また、図１２から把握されるように、本実施形態においては、各ゲートバスラインＧＬは、シフトレジスタ４１０Ｌ内の単位回路４およびシフトレジスタ４１０Ｒ内の単位回路４の双方によって駆動される。
　以上のような構成において、シフトレジスタ４１０Ｌとシフトレジスタ４１０Ｒとは、同じゲートスタートパルス信号ＧＳＰおよび同じゲートクロック信号ＧＣＫに基づいて動作する。従って、両者の同じ段の単位回路４から出力される出力信号Ｇは同じタイミングでハイレベルとなる。それ故、上記第１の実施形態と同様に、所定期間ずつ（具体的には、１水平走査期間ずつ）順次にハイレベル（アクティブ）となる走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が表示部６００内のゲートバスラインＧＬ１～ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
　なお、表示部６００の両側にゲートドライバ４００を設けて各ゲートバスラインＧＬを表示部６００の両側から駆動するという構成は、第１～第３の実施形態および第６～第９の実施形態に適用することもできる。
＜４．２　単位回路の動作＞
　次に、図１３を参照しつつ、本実施形態における単位回路４の動作について説明する。本実施形態においては、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比は３３．３％（３分の１）に設定されており、パルス幅は１水平走査期間に設定されている。シフトレジスタ４１０Ｌおよびシフトレジスタ４１０Ｒの双方において、ｎ段目の単位回路４（ｎ）には、（ｎ－２）段目の単位回路４（ｎ－２）から出力される出力信号Ｇ（ｎ－２）が第１セット信号Ｓ１として与えられ、（ｎ－１）段目の単位回路４（ｎ－１）から出力される出力信号Ｇ（ｎ－１）が第２セット信号Ｓ２として与えられる。以上より、設定時間ＳＴの長さは、図１３に示すように２水平走査期間となる。
＜４．３　効果＞
　本実施形態においては、設定時間ＳＴの長さについては従来と同じ長さとなる。しかしながら、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が３３．３％（３分の１）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。これにより、従来と比較して薄膜トランジスタの閾値シフトを小さくすることができる。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。このように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、上記第２の実施形態と同様、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されているので、上記第１の実施形態と比較してシフトレジスタ４１０Ｌ，４１０Ｒの構成を単純化することが可能となる。さらに、３相のゲートクロック信号ＧＣＫが用いられているので、４相のゲートクロック信号ＧＣＫが用いられている構成と比較して額縁領域を小さくすることが可能となる。さらにまた、各ゲートバスラインＧＬに対して表示部６００の両側から充電が施されることになるので、大型パネルや高解像度パネルが採用された場合でも表示品位の低下が抑制される。
＜５．第５の実施形態＞
＜５．１　構成＞
　第５の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。但し、本実施形態においては、上記第４の実施形態と同様、ゲートドライバ４００は表示部６００の左右両側に設けられている。
　図１４は、本実施形態におけるシフトレジスタの構成を示すブロック図である。なお、表示部６００の左側に設けられたゲートドライバ４００を構成するシフトレジスタには符号４１０Ｌを付し、表示部６００の右側に設けられたゲートドライバ４００を構成するシフトレジスタには符号４１０Ｒを付している。ところで、図１４から把握されるように、本実施形態においては、ｉ本のゲートバスラインＧＬ１～ＧＬｉはシフトレジスタ４１０Ｌとシフトレジスタ４１０Ｒとによって交互に駆動される。従って、シフトレジスタ４１０Ｌについても、シフトレジスタ４１０Ｒについても、（ｉ／２）個の単位回路が含まれている。但し、シフトレジスタ４１０Ｌに含まれる単位回路およびシフトレジスタ４１０Ｒに含まれる単位回路に関し、ｋ行目のゲートバスラインＧＬｋを駆動する単位回路のことを便宜上「ｋ段目の単位回路」という。なお、図１４には、（ｎ－４）段目から（ｎ＋５）段目までの単位回路４（ｎ－４）～４（ｎ＋５）を示している。
　本実施形態においては、ゲートクロック信号ＧＣＫは、６相のクロック信号（ゲートクロック信号ＧＣＫ１Ｌ～ＧＣＫ３Ｌ，ＧＣＫ１Ｒ～ＧＣＫ３Ｒ）で構成されている。それら６相のクロック信号のデューティ比は３３．３％（３分の１）に設定されている。各単位回路４の構成については、上記第２の実施形態と同様である（図８参照）。すなわち、単位回路４内のｎｅｔＡの充電は、２つのセット信号に基づいて行われる。
　シフトレジスタ４１０Ｌの各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－４）段目の単位回路４（ｎ－４）にはゲートクロック信号ＧＣＫ２Ｌが与えられ、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ３Ｌが与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１Ｌが与えられる。このような構成が、シフトレジスタ４１０Ｌの全ての段を通して３段ずつ繰り返される。また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、４段前の単位回路４（ｋ－４）から出力される出力信号Ｇ（ｋ－４）が第１セット信号Ｓ１として与えられ、２段前の単位回路４（ｋ－２）から出力される出力信号Ｇ（ｋ－２）が第２セット信号Ｓ２として与えられ、４段後の単位回路４（ｋ＋４）から出力される出力信号Ｇ（ｋ＋４）がリセット信号Ｒとして与えられる。
　シフトレジスタ４１０Ｌの各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして４段前の単位回路４（ｋ－４）に与えられ、第２セット信号Ｓ２として２段後の単位回路４（ｋ＋２）に与えられ、第１セット信号Ｓ１として４段後の単位回路４（ｋ＋４）に与えられる。
　シフトレジスタ４１０Ｒについては、シフトレジスタ４１０Ｌと同様であるので、説明を省略する。また、上述したように、本実施形態においては、ｉ本のゲートバスラインＧＬ１～ＧＬｉが、シフトレジスタ４１０Ｌ内の単位回路４とシフトレジスタ４１０Ｒ内の単位回路４とによって交互に駆動される。
　以上のような構成において、シフトレジスタ４１０Ｌとシフトレジスタ４１０Ｒとが、ゲートスタートパルス信号ＧＳＰおよび上述したゲートクロック信号ＧＣＫに基づいて動作する。なお、シフトレジスタ４１０Ｒに与えられるゲートスタートパルス信号ＧＳＰのパルスは、シフトレジスタ４１０Ｌに与えられるゲートスタートパルス信号ＧＳＰのパルスよりも１水平走査期間だけ遅れて発生する。これにより、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。その際、シフトレジスタ４１０Ｌ内の単位回路４から出力される出力信号Ｇとシフトレジスタ４１０Ｒ内の単位回路４から出力される出力信号Ｇとが交互にハイレベルとなる。このようにして、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
　なお、表示部６００の両側にゲートドライバ４００を設けてゲートバスラインＧＬを左右両側から交互に駆動するという構成は、第１～第３の実施形態および第６～第９の実施形態に適用することもできる。
＜５．２　単位回路の動作＞
　次に、図１５を参照しつつ、本実施形態における単位回路４の動作について説明する。本実施形態においては、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比は３３．３％（３分の１）に設定されており、パルス幅は２水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、（ｎ－４）段目の単位回路４（ｎ－４）から出力される出力信号Ｇ（ｎ－４）が第１セット信号Ｓ１として与えられ、（ｎ－２）段目の単位回路４（ｎ－２）から出力される出力信号Ｇ（ｎ－２）が第２セット信号Ｓ２として与えられる。以上より、設定時間ＳＴの長さは、図１５に示すように４水平走査期間となる。
＜５．３　効果＞
　本実施形態によれば、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が３３．３％（３分の１）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。これにより、従来と比較して薄膜トランジスタの閾値シフトを小さくすることができる。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。また、単位回路４内のｎｅｔＡの充電は、２つのセット信号（第１のセット信号Ｓ１および第２のセット信号Ｓ２）に基づいて行われる。ゲートクロック信号ＧＣＫｉｎのパルス幅は２水平走査期間であるので、設定時間ＳＴの長さは４水平走査期間となる。このように設定時間ＳＴの長さが従来よりも長くなるので、ｎｅｔＡの充電不足に起因するゲートドライバ４００の異常動作の発生が抑制される。以上のように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、上記第２の実施形態と同様、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されているので、上記第１の実施形態と比較してシフトレジスタ４１０Ｌ，４１０Ｒの構成を単純化することが可能となる。さらに、６相のゲートクロック信号ＧＣＫが用いられているので、表示部６００の両側にゲートドライバ４００を設けて８相のゲートクロック信号ＧＣＫを用いてゲートバスラインＧＬを左右両側から交互に駆動するという構成と比較して、額縁領域を小さくすることが可能となる。さらにまた、ゲートクロック信号ＧＣＫのクロック周波数が低くなるので、消費電力が低減される。
＜６．第６の実施形態＞
＜６．１　構成＞
　第６の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１６は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、図１６には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－６）段目から（ｎ＋２）段目までの単位回路４（ｎ－６）～４（ｎ＋２）を示している。本実施形態においては、ゲートクロック信号ＧＣＫは、８相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ８）で構成されている。それら８相のクロック信号のデューティ比は３１．３％（１６分の５）に設定されている。各単位回路４の構成については、上記第２の実施形態と同様である（図８参照）。すなわち、単位回路４内のｎｅｔＡの充電は、２つのセット信号に基づいて行われる。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－６）段目の単位回路４（ｎ－６）にはゲートクロック信号ＧＣＫ３が与えられ、（ｎ－５）段目の単位回路４（ｎ－５）にはゲートクロック信号ＧＣＫ４が与えられ、（ｎ－４）段目の単位回路４（ｎ－４）にはゲートクロック信号ＧＣＫ５が与えられ、（ｎ－３）段目の単位回路４（ｎ－３）にはゲートクロック信号ＧＣＫ６が与えられ、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ７が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＧＣＫ８が与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＧＣＫ２が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して８段ずつ繰り返される。
　また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、５段前の単位回路４（ｋ－５）から出力される出力信号Ｇ（ｋ－５）が第１セット信号Ｓ１として与えられ、３段前の単位回路４（ｋ－３）から出力される出力信号Ｇ（ｋ－３）が第２セット信号Ｓ２として与えられ、４段後の単位回路４（ｋ＋４）から出力される出力信号Ｇ（ｋ＋４）がリセット信号Ｒとして与えられる。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして４段前の単位回路４（ｋ－４）に与えられ、第２セット信号Ｓ２として３段後の単位回路４（ｋ＋３）に与えられ、第１セット信号Ｓ１として５段後の単位回路４（ｋ＋５）に与えられる。
　以上のような構成において、上記第１の実施形態と同様にして、ゲートスタートパルス信号ＧＳＰのパルスとゲートクロック信号ＧＣＫのクロック動作とに基づいて、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。
＜６．２　単位回路の動作＞
　次に、図１７を参照しつつ、本実施形態における単位回路４の動作について説明する。本実施形態においては、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比は３１．３％（１６分の５）に設定されており、パルス幅は２．５水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、（ｎ－５）段目の単位回路４（ｎ－５）から出力される出力信号Ｇ（ｎ－５）が第１セット信号Ｓ１として与えられ、（ｎ－３）段目の単位回路４（ｎ－３）から出力される出力信号Ｇ（ｎ－３）が第２セット信号Ｓ２として与えられる。以上より、図１７に示すように、時点ｔ３１から時点ｔ３４までの期間に単位回路４内のｎｅｔＡの充電が行われ、時点ｔ３５に出力信号Ｇ（ｎ）がハイレベルとなる。ここで、ゲートクロック信号ＧＣＫのパルス幅が２．５水平走査期間であるので第１セット信号Ｓ１のパルス幅も第２セット信号Ｓ２のパルス幅も２．５水平走査期間となるが、図１７に示すように時点ｔ３２から時点ｔ３３までの期間（０．５水平走査期間）には２つのセット信号が重複してハイレベルとなっている。従って、設定時間ＳＴの長さは、４．５水平走査期間となる。
＜６．３　効果＞
　本実施形態によれば、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が３１．３％（１６分の５）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。これにより、従来と比較して薄膜トランジスタの閾値シフトを小さくすることができる。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。また、上述したように、設定時間ＳＴの長さは４．５水平走査期間となる。このように設定時間ＳＴの長さが従来よりも長くなるので、ｎｅｔＡの充電不足に起因するゲートドライバ４００の異常動作の発生が抑制される。以上のように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、上記第２の実施形態と同様、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されているので、３つのセット信号を用いる構成と比較してシフトレジスタ４１０の構成を単純化することが可能となる。さらに、ゲートクロック信号ＧＣＫのクロック周波数が低くなるので、消費電力が低減される。
＜７．第７の実施形態＞
＜７．１　構成＞
　第７の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１８は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、図１８には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－６）段目から（ｎ＋２）段目までの単位回路４（ｎ－６）～４（ｎ＋２）を示している。本実施形態においては、ゲートクロック信号ＧＣＫは、８相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ８）で構成されている。それら８相のクロック信号のデューティ比は３７．５％（８分の３）に設定されている。各単位回路４の構成については、上記第２の実施形態と同様である（図８参照）。すなわち、単位回路４内のｎｅｔＡの充電は、２つのセット信号に基づいて行われる。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、上記第６の実施形態と同様である。また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、５段前の単位回路４（ｋ－５）から出力される出力信号Ｇ（ｋ－５）が第１セット信号Ｓ１として与えられ、２段前の単位回路４（ｋ－２）から出力される出力信号Ｇ（ｋ－２）が第２セット信号Ｓ２として与えられ、４段後の単位回路４（ｋ＋４）から出力される出力信号Ｇ（ｋ＋４）がリセット信号Ｒとして与えられる。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして４段前の単位回路４（ｋ－４）に与えられ、第２セット信号Ｓ２として２段後の単位回路４（ｋ＋２）に与えられ、第１セット信号Ｓ１として５段後の単位回路４（ｋ＋５）に与えられる。
　以上のような構成において、上記第１の実施形態と同様にして、ゲートスタートパルス信号ＧＳＰのパルスとゲートクロック信号ＧＣＫのクロック動作とに基づいて、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。
＜７．２　単位回路の動作＞
　次に、図１９を参照しつつ、本実施形態における単位回路４の動作について説明する。本実施形態においては、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比は３７．５％（８分の３）に設定されており、パルス幅は３水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、（ｎ－５）段目の単位回路４（ｎ－５）から出力される出力信号Ｇ（ｎ－５）が第１セット信号Ｓ１として与えられ、（ｎ－２）段目の単位回路４（ｎ－２）から出力される出力信号Ｇ（ｎ－２）が第２セット信号Ｓ２として与えられる。以上より、図１９に示すように、時点ｔ４１から時点ｔ４３までの期間に単位回路４内のｎｅｔＡの充電が行われ、時点ｔ４３に出力信号Ｇ（ｎ）がハイレベルとなる。ここで、ゲートクロック信号ＧＣＫのパルス幅が３水平走査期間であるので第１セット信号Ｓ１のパルス幅も第２セット信号Ｓ２のパルス幅も３水平走査期間となるが、図１９に示すように時点ｔ４３から時点ｔ４４までの期間（１水平走査期間）には第２セット信号Ｓ２とゲートクロック信号ＧＣＫ１（ゲートクロック信号ＧＣＫｉｎ）とが重複してハイレベルとなっている。従って、設定時間ＳＴの長さは、５水平走査期間となる。
＜７．３　効果＞
　本実施形態によれば、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が３７．５％（８分の３）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。これにより、従来と比較して薄膜トランジスタの閾値シフトを小さくすることができる。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。また、上述したように、設定時間ＳＴの長さは５水平走査期間となる。このように設定時間ＳＴの長さが従来よりも長くなるので、ｎｅｔＡの充電不足に起因するゲートドライバ４００の異常動作の発生が抑制される。以上のように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、上記第２の実施形態と同様、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されているので、３つのセット信号を用いる構成と比較してシフトレジスタ４１０の構成を単純化することが可能となる。さらに、ゲートクロック信号ＧＣＫのクロック周波数が低くなるので、消費電力が低減される。
＜８．第８の実施形態＞
＜８．１　構成＞
　第８の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図２０は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、図２０には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－４）段目から（ｎ＋３）段目までの単位回路４（ｎ－４）～４（ｎ＋３）を示している。本実施形態においては、ゲートクロック信号ＧＣＫは、７相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ７）で構成されている。それら７相のクロック信号のデューティ比は２８．６％（７分の２）に設定されている。また、本実施形態においては、各単位回路４からは２つの出力信号Ｇ，Ｑが出力される。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－４）段目の単位回路４（ｎ－４）にはゲートクロック信号ＧＣＫ４が与えられ、（ｎ－３）段目の単位回路４（ｎ－３）にはゲートクロック信号ＧＣＫ５が与えられ、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ６が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＧＣＫ７が与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＧＣＫ２が与えられ、（ｎ＋２）段目の単位回路４（ｎ＋２）にはゲートクロック信号ＧＣＫ３が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して７段ずつ繰り返される。
　また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、４段前の単位回路４（ｋ－４）から出力される出力信号Ｑ（ｋ－４）が第１セット信号Ｓ１として与えられ、２段前の単位回路４（ｋ－２）から出力される出力信号Ｑ（ｋ－２）が第２セット信号Ｓ２として与えられ、３段後の単位回路４（ｋ＋３）から出力される出力信号Ｑ（ｋ＋２）がリセット信号Ｒとして与えられる。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｇ，Ｑが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。任意の段から出力される出力信号Ｑ（ｋ）は、リセット信号Ｒとして３段前の単位回路４（ｋ－３）に与えられ、第２セット信号Ｓ２として２段後の単位回路４（ｋ＋２）に与えられ、第１セット信号Ｓ１として４段後の単位回路４（ｋ＋４）に与えられる。
　以上のような構成において、ゲートスタートパルス信号ＧＳＰのパルスとゲートクロック信号ＧＣＫのクロック動作とに基づいて、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）および出力信号Ｑが順次にハイレベルとなる。
　図２１は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図８および図２１から把握されるように、本実施形態における単位回路４には、上記第２の実施形態における構成要素に加えて薄膜トランジスタＴ１（２）および出力端子４９（２）が設けられている。なお、本実施形態における薄膜トランジスタＴ１（１）は上記第２の実施形態における薄膜トランジスタＴ１に相当し、本実施形態における出力端子４９（１）は上記第２の実施形態における出力端子４９に相当する。薄膜トランジスタＴ１（２）については、制御端子はｎｅｔＡに接続され、第１導通端子は入力端子４１に接続され、第２導通端子は出力端子４９（２）に接続されている。薄膜トランジスタＴ１（２）は、ｎｅｔＡの電圧がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４９（２）に与える。以上のような構成により、波形の遅延を無視すると、出力信号Ｇと出力信号Ｑとは、同じタイミングでローレベルからハイレベルへと変化し、同じタイミングでローレベルからハイレベルへと変化する。
＜８．２　単位回路の動作＞
　次に、図２２を参照しつつ、本実施形態における単位回路４の動作について説明する。本実施形態においては、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比は２８．６％（７分の２）に設定されており、パルス幅は２水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、（ｎ－４）段目の単位回路４（ｎ－４）から出力される出力信号Ｑ（ｎ－４）が第１セット信号Ｓ１として与えられ、（ｎ－２）段目の単位回路４（ｎ－２）から出力される出力信号Ｑ（ｎ－２）が第２セット信号Ｓ２として与えられる。以上より、設定時間ＳＴの長さは、図２２に示すように４水平走査期間となる。
＜８．３　効果＞
　本実施形態によれば、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が２８．６％（７分の２）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。これにより、従来と比較して薄膜トランジスタの閾値シフトを小さくすることができる。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。また、単位回路４内のｎｅｔＡの充電は、２つのセット信号（第１のセット信号Ｓ１および第２のセット信号Ｓ２）に基づいて行われる。ゲートクロック信号ＧＣＫｉｎのパルス幅は２水平走査期間であるので、設定時間ＳＴの長さは４水平走査期間となる。このように設定時間ＳＴの長さが従来よりも長くなるので、ｎｅｔＡの充電不足に起因するゲートドライバ４００の異常動作の発生が抑制される。以上のように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、上記第２の実施形態と同様、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されているので、３つのセット信号を用いる構成と比較してシフトレジスタ４１０の構成を単純化することが可能となる。さらに、ゲートクロック信号ＧＣＫのクロック周波数が低くなるので、消費電力が低減される。さらにまた、各ゲートバスラインＧＬに走査信号ＧＯＵＴとして与えられる信号（出力信号Ｇ）とシフトレジスタ４１０の各段（各単位回路４）から他の段を制御するために出力される信号（出力信号Ｑ）とが別の信号となっているので、ゲートバスラインＧＬの駆動動作およびシフトレジスタ４１０におけるシフト動作の安定化を図ることができる。
　なお、シフトレジスタ４１０を構成する各単位回路４からこのように２つの出力信号Ｇ，Ｑを出力するという構成は、第１～第７の実施形態および第９の実施形態に適用することもできる。
＜８．４　変形例＞
　上記第８の実施形態においては、出力信号Ｇのローレベル電圧と出力信号Ｑのローレベル電圧とは同じ大きさとなっていた。しかしながら、出力信号Ｇのローレベル電圧と出力信号Ｑのローレベル電圧とを異なる大きさの電圧とすることもできる。そこで、単位回路４の構成として、例えば図２３に示すような構成（図６に示した構成を変形した構成）を採用することもできる。
　本変形例における単位回路４には、ローレベルの直流電源電圧として２つのレベルの電圧（第１のローレベル電圧ＶＳＳ１および第２のローレベル電圧ＶＳＳ２）が与えられる。第２のローレベル電圧ＶＳＳ２は第１のローレベル電圧ＶＳＳ１よりも少し低い値に設定されている。また、図６および図２３から把握されるように、本変形例における単位回路４には、図６に示す構成要素に加えて薄膜トランジスタＴ１（２），薄膜トランジスタＴ８（２），薄膜トランジスタＴ９（２），および出力端子４９（２）が設けられている。なお、薄膜トランジスタＴ２（３）および入力端子４２（３）は設けられていない。本変形例における薄膜トランジスタＴ１（１），Ｔ８（１），およびＴ９（１）はそれぞれ図６における薄膜トランジスタＴ１，Ｔ８，およびＴ９に相当し、本変形例における出力端子４９（１）は図６における出力端子４９に相当する。
　薄膜トランジスタＴ１（２）については、制御端子はｎｅｔＡに接続され、第１導通端子は入力端子４１に接続され、第２導通端子は出力端子４９（２）に接続されている。薄膜トランジスタＴ１（２）は、ｎｅｔＡの電圧がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４９（２）に与える。薄膜トランジスタＴ８（２）については、制御端子はｎｅｔＢに接続され、第１導通端子は出力端子４９（２）に接続され、第２導通端子は第２のローレベル電圧ＶＳＳ２用の入力端子に接続されている。薄膜トランジスタＴ８（２）は、ｎｅｔＢの電圧がハイレベルになっているときに、出力端子４９（２）の電圧をローレベルに向けて変化させる。薄膜トランジスタＴ９（２）については、制御端子は入力端子４３に接続され、第１導通端子は出力端子４９（２）に接続され、第２導通端子は第２のローレベル電圧ＶＳＳ２用の入力端子に接続されている。薄膜トランジスタＴ９（２）は、リセット信号Ｒがハイレベルになっているときに、出力端子４９（２）の電圧をローレベルに向けて変化させる。薄膜トランジスタＴ３，Ｔ４，Ｔ６，およびＴ７の第２導通端子は第２のローレベル電圧ＶＳＳ２用の入力端子に接続されており、薄膜トランジスタＴ８（１）およびＴ９（１）の第２導通端子は第１のローレベル電圧ＶＳＳ１用の入力端子に接続されている。
　図２３から把握されるように、本変形例においては、リセット信号ＲあるいはｎｅｔＢの電圧がハイレベルになると、出力信号Ｇおよび出力信号Ｑの電圧がローレベルとなる。このとき、出力信号Ｇの電圧については第１のローレベル電圧ＶＳＳ１となり、出力信号Ｑの電圧については第２のローレベル電圧ＶＳＳ２となる。すなわち、出力信号Ｇの電圧の方が出力信号Ｑの電圧よりも少し高くなる。
　以上のような本変形例によれば、第１のローレベル電圧ＶＳＳ１が第２のローレベル電圧ＶＳＳ２よりも少し高いことにより、薄膜トランジスタＴ８（１）およびＴ９（１）の閾値シフトが小さくなる。また、出力信号Ｇの電圧が出力信号Ｑの電圧よりも高くなることにより、薄膜トランジスタＴ１（１）の閾値シフトが小さくなる。その結果、信頼性が向上する。
＜９．第９の実施形態＞
＜９．１　構成＞
　第９の実施形態について説明する。全体構成および動作概要については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。但し、本実施形態においては、上記第１～第８の実施形態とは異なり、表示部６００内の薄膜トランジスタおよびシフトレジスタ４１０を構成する単位回路４内の薄膜トランジスタにｐチャネル型の薄膜トランジスタが採用されている。
　図２４は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、図２４には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－３）段目から（ｎ＋３）段目までの単位回路４（ｎ－３）～４（ｎ＋３）を示している。本実施形態においては、ゲートクロック信号ＧＣＫは、５相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ５）で構成されている。それら５相のクロック信号のデューティ比は３０％（１０分の３）に設定されている。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号ＧＣＫに関しては、（ｎ－３）段目の単位回路４（ｎ－３）にはゲートクロック信号ＧＣＫ３が与えられ、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ４が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＧＣＫ５が与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＧＣＫ２が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して５段ずつ繰り返される。
　また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、３段前の単位回路４（ｋ－３）から出力される出力信号Ｇ（ｋ－３）が第１セット信号Ｓ１として与えられ、２段前の単位回路４（ｋ－２）から出力される出力信号Ｇ（ｋ－２）が第２セット信号Ｓ２として与えられ、３段後の単位回路４（ｋ＋３）から出力される出力信号Ｇ（ｋ＋３）がリセット信号Ｒとして与えられる。また、本実施形態においては、ハイレベルの直流電源電圧ＶＤＤが、全ての単位回路４（１）～４（ｉ）に共通的に与えられる。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｇが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｇ（ｋ）は、走査信号ＧＯＵＴ（ｋ）としてゲートバスラインＧＬｋに与えられる。その出力信号Ｇ（ｋ）は、リセット信号Ｒとして３段前の単位回路４（ｋ－３）に与えられ、第２セット信号Ｓ２として２段後の単位回路４（ｋ＋２）に与えられ、第１セット信号Ｓ１として３段後の単位回路４（ｋ＋３）に与えられる。
　以上のような構成において、ゲートスタートパルス信号ＧＳＰのパルスとゲートクロック信号ＧＣＫのクロック動作とに基づいて、各単位回路４から出力される出力信号Ｇ（走査信号ＧＯＵＴ）が順次にローレベルとなる。
　図２５は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図８および図２５から把握されるように、薄膜トランジスタのタイプを除いて、本実施形態における単位回路４は上記第２の実施形態における単位回路４と同様の構成を有している。なお、本実施形態においては、薄膜トランジスタＴ３の第２導通端子は、ハイレベルの直流電源電圧用の入力端子に接続されている。
　次に、各構成要素のこの単位回路４における機能について説明する。薄膜トランジスタＴ１は、ｎｅｔＡの電圧がローレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４９に与える。薄膜トランジスタＴ２（１）は、第１セット信号Ｓ１がローレベルになっているときに、ｎｅｔＡの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ２（２）は、第２セット信号Ｓ２がローレベルになっているときに、ｎｅｔＡの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ３は、リセット信号Ｒがローレベルになっているときに、ｎｅｔＡの電圧をハイレベルに向けて変化させる。キャパシタＣＡＰは、ｎｅｔＡの電圧を低下させるための容量として機能する。
＜９．２　単位回路の動作＞
　次に、図２６を参照しつつ、本実施形態における単位回路４の動作について説明する。本実施形態においては、２つのセット信号（第１セット信号Ｓ１および第２セット信号Ｓ２）に基づいて単位回路４内のｎｅｔＡの充電が行われる。また、ゲートクロック信号ＧＣＫに関して、デューティ比（本実施形態では、クロック周期のうち電圧がローレベルとなっている期間の割合）は３０％（１０分の３）に設定されており、パルス幅（本実施形態では、電圧がローレベルで維持される期間の長さ）は１．５水平走査期間に設定されている。ｎ段目の単位回路４（ｎ）には、（ｎ－３）段目の単位回路４（ｎ－３）から出力される出力信号Ｇ（ｎ－３）が第１セット信号Ｓ１として与えられ、（ｎ－２）段目の単位回路４（ｎ－２）から出力される出力信号Ｇ（ｎ－２）が第２セット信号Ｓ２として与えられる。以上より、図２６に示すように、時点ｔ５１から時点ｔ５４までの期間に単位回路４内のｎｅｔＡの充電が行われ、時点ｔ５５に出力信号Ｇ（ｎ）がローレベルとなる。ここで、ゲートクロック信号ＧＣＫのパルス幅が１．５水平走査期間であるので第１セット信号Ｓ１のパルス幅も第２セット信号Ｓ２のパルス幅も１．５水平走査期間となるが、図２６に示すように時点ｔ５２から時点ｔ５３までの期間（０．５水平走査期間）には２つのセット信号が重複してローレベルとなっている。従って、設定時間ＳＴの長さは、２．５水平走査期間となる。
＜９．３　効果＞
　本実施形態によれば、ゲートドライバ４００を構成するシフトレジスタ４１０は、デューティ比が３０％（１０分の３）に設定されたゲートクロック信号ＧＣＫに基づいて動作する。これにより、従来と比較して薄膜トランジスタの閾値シフトを小さくすることができる。従って、薄膜トランジスタの閾値シフトに起因するゲートドライバ４００の異常動作の発生が抑制される。また、上述したように、設定時間ＳＴの長さは２．５水平走査期間となる。このように設定時間ＳＴの長さが従来よりも長くなるので、ｎｅｔＡの充電不足に起因するゲートドライバ４００の異常動作の発生が抑制される。以上のように、本実施形態においても、従来よりも高い信頼性を有するゲートドライバ４００が実現される。また、上記第２の実施形態と同様、単位回路４内のｎｅｔＡの充電を２つのセット信号に基づいて行う構成が採用されているので、３つのセット信号を用いる構成と比較してシフトレジスタ４１０の構成を単純化することが可能となる。さらに、ゲートクロック信号ＧＣＫのクロック周波数が低くなるので、消費電力が低減される。
＜１０．構成の一般化＞
　以上のように様々な構成が考えられるが、採用し得る構成については、次のように一般化することができる（図２７参照）。まず、図２７において、ｎＭＯＳの欄に着目する。すなわち、ｎチャネル型の薄膜トランジスタが採用されている場合に着目する。
　水平走査期間（の長さ）Ｈは、解像度やフレームレートに依存する。ゲートクロック信号ＧＣＫのクロック数ｎck（ゲートクロック信号ＧＣＫの相数）は、３以上に設定される。このようにクロック数ｎckを３以上に設定することによって、設定信号数（単位回路４内のｎｅｔＡの電圧をオンレベルにするためのセット信号の数）を２以上に設定することが可能となる。ゲートクロック信号ＧＣＫのクロック周期Ｔckは、“ｎck×Ｈ”で表される。ゲートクロック信号ＧＣＫが取り得る最大のパルス幅（最大許容パルス幅）ＰMAXは、クロック数ｎckが３であれば１Ｈ（１水平走査期間）に設定され、クロック数ｎckが３よりも大きければクロック周期Ｔckの２分の１の長さに設定される。そして、ゲートクロック信号ＧＣＫがハイレベルで維持される期間（クロックハイ期間）ＰHは、クロック数ｎckが３であれば最大許容パルス幅ＰMAX以下に設定され、クロック数ｎckが３よりも大きければ最大許容パルス幅ＰMAX未満に設定される。ゲートクロック信号ＧＣＫがローレベルで維持される期間（クロックロー期間）ＰLは、“Ｔck－ＰH”で表される。ゲートクロック信号ＧＣＫのデューティ比については、“ＰH／Ｔck”で表される。ここで、クロックハイ期間ＰHはクロック周期Ｔckの２分の１の長さよりも短くなるので、ゲートクロック信号ＧＣＫのデューティ比は５０％未満（２分の１未満）となる。
　隣接する２つの単位回路４に与えられる２つのゲートクロック信号ＧＣＫのパルスが重複する期間（パルス重複期間）ＴOVPは、“ＰH－Ｈ”で表される。使用し得る設定信号の最大の数（最大設定数）ｎs-maxは、パルス重複期間ＴOVPが０よりも大きければ“ｎck－Ｒｏｕｎｄｕｐ（ＴOVP／Ｈ）－１”に設定され、パルス重複期間ＴOVPが０以下であれば“ｎck－１”に設定される。なお、Ｒｏｕｎｄｕｐ（）は、引数の小数点以下を切り上げる関数である。例えば、パルス重複期間ＴOVPが１．５Ｈであれば、Ｒｏｕｎｄｕｐ（ＴOVP／Ｈ）は２Ｈとなる。設定時間の最大の長さ（最大設定時間）Ｔs-maxは、パルス重複期間ＴOVPが０よりも大きければ“ｎs-max×Ｈ”で表され、パルス重複期間ＴOVPが０以下であれば“ｎs-max×ＰH”で表される。設定信号数ｎsは、２以上かつ最大設定数ｎs-max以下に設定される。設定信号数ｎsを最大設定数ｎs-max以下に設定する理由は、単位回路４に入力されるゲートクロック信号ＧＣＫｉｎのパルスと設定信号（セット信号）のパルスとが重なることによる誤動作の発生を防止するためである。
　次に、図２７において、ｐＭＯＳの欄に着目する。すなわち、ｐチャネル型の薄膜トランジスタが採用されている場合に着目する。
　水平走査期間（の長さ）Ｈは、解像度やフレームレートに依存する。ゲートクロック信号ＧＣＫのクロック数ｎck（ゲートクロック信号ＧＣＫの相数）は、３以上に設定される。ゲートクロック信号ＧＣＫのクロック周期Ｔckは、“ｎck×Ｈ”で表される。最大許容パルス幅ＰMAXは、クロック数ｎckが３であれば１Ｈ（１水平走査期間）に設定され、クロック数ｎckが３よりも大きければクロック周期Ｔckの２分の１の長さに設定される。そして、クロックロー期間ＰLは、クロック数ｎckが３であれば最大許容パルス幅ＰMAX以下に設定され、クロック数ｎckが３よりも大きければ最大許容パルス幅ＰMAX未満に設定される。クロックハイ期間ＰHは、“Ｔck－ＰL”で表される。ゲートクロック信号ＧＣＫのデューティ比については、“ＰL／Ｔck”で表される。ここで、クロックロー期間ＰLはクロック周期Ｔckの２分の１の長さよりも短くなるので、ゲートクロック信号ＧＣＫのデューティ比は５０％未満（２分の１未満）となる。
　パルス重複期間ＴOVPは、“ＰL－Ｈ”で表される。最大設定数ｎs-maxは、パルス重複期間ＴOVPが０よりも大きければ“ｎck－Ｒｏｕｎｄｕｐ（ＴOVP／Ｈ）－１”に設定され、パルス重複期間ＴOVPが０以下であれば“ｎck－１”に設定される。最大設定時間Ｔs-maxは、パルス重複期間ＴOVPが０よりも大きければ“ｎs-max×Ｈ”で表され、パルス重複期間ＴOVPが０以下であれば“ｎs-max×ＰL”で表される。設定信号数ｎsは、２以上かつ最大設定数ｎs-max以下に設定される。
　以上のような設定がなされているのであれば、上記各実施形態以外の構成を採用することもできる。
＜１１．その他＞
　本発明は、上記各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記各実施形態では液晶表示装置を例に挙げて説明したが、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の液晶表示装置以外の表示装置にも本発明を適用することができる。
＜１２．付記＞
　従来よりも高い信頼性を有する走査信号線駆動回路およびそれを備える表示装置として、以下に記す構成が考えられる。
（付記１）
　Ｎを３以上の整数としてＮ相のクロック信号に基づいて動作する複数段の単位回路からなるシフトレジスタを含む、表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
　各単位回路は、
　　出力信号を出力するための出力ノードと、
　　他の段の単位回路から出力された出力信号に基づいて電圧が制御される第１ノードと、
　　前記第１ノードに接続された制御端子と、前記Ｎ相のクロック信号のうちの１つが入力クロック信号として与えられる第１導通端子と、前記出力ノードに接続された第２導通端子とを有する出力制御トランジスタと
を含み、
　　１段以上前の段の単位回路から出力された出力信号を前記第１ノードの電圧をオンレベルにするための設定信号として受け取り、
　前記Ｎ相のクロック信号のデューティ比は、２分の１未満に設定され、
　各単位回路に与えられる前記設定信号の数は、２以上であることを特徴とする。
　このような構成によれば、走査信号線駆動回路を構成するシフトレジスタは、デューティ比が２分の１未満に設定されたクロック信号に基づいて動作する。このため、従来と比較して、シフトレジスタ内の単位回路に含まれるトランジスタの閾値シフトを小さくすることができる。その結果、トランジスタの閾値シフトに起因する走査信号線駆動回路の異常動作の発生が抑制される。また、単位回路内の第１ノードの充電は、２以上の設定信号に基づいて行われる。ここでクロック信号のパルス幅を適宜に設定することにより、設定時間（単位回路内の第１ノードの充電が行われる期間）の長さが従来よりも長くなる。その結果、第１ノードの充電不足に起因する走査信号線駆動回路の異常動作の発生が抑制される。以上のように、従来よりも高い信頼性を有する走査信号線駆動回路が実現される。
（付記２）
　前記Ｎ相のクロック信号のそれぞれがオンレベルで維持される期間の長さは、Ｎが３であれば１水平走査期間以下の長さに設定され、Ｎが３よりも大きければ前記Ｎ相のクロック信号のクロック周期の２分の１よりも短い長さに設定されていることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記３）
　前記Ｎ相のクロック信号のそれぞれがオンレベルで維持される期間の長さから１水平走査期間の長さを減ずることによって得られる長さをＴovpと表したとき、Ｔovpが０よりも大きい場合における前記設定信号の数の最大値ｎs-max(1)およびＴovpが０以下である場合における前記設定信号の数の最大値ｎs-max(2)が下記の式に基づいて設定されていることを特徴とする、付記１に記載の走査信号線駆動回路。
ｎs-max(1)＝Ｎ－Ｒｏｕｎｄｕｐ（ＴOVP／Ｈ）－１
ｎs-max(2)＝Ｎ－１
ここで、Ｒｏｕｎｄｕｐ（）は引数の小数点以下を切り上げる関数であって、Ｈは１水平走査期間の長さを表す。
（付記４）
　前記Ｎ相のクロック信号は、デューティ比が４分の１に設定されクロック周期が４水平走査期間に設定された４相のクロック信号であって、
　各単位回路は、３段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記５）
　前記Ｎ相のクロック信号は、デューティ比が４分の１に設定されクロック周期が４水平走査期間に設定された４相のクロック信号であって、
　各単位回路は、２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記６）
　前記Ｎ相のクロック信号は、デューティ比が８分の１に設定されクロック周期が４水平走査期間に設定された４相のクロック信号であって、
　各単位回路は、２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記７）
　前記Ｎ相のクロック信号は、デューティ比が３分の１に設定されクロック周期が３水平走査期間に設定された３相のクロック信号であって、
　各単位回路は、２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記８）
　前記Ｎ相のクロック信号は、デューティ比が３分の１に設定されクロック周期が６水平走査期間に設定された６相のクロック信号であって、
　各単位回路は、４段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記９）
　前記Ｎ相のクロック信号は、デューティ比が１６分の５に設定されクロック周期が８水平走査期間に設定された８相のクロック信号であって、
　各単位回路は、５段前の単位回路から出力された出力信号と３段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記１０）
　前記Ｎ相のクロック信号は、デューティ比が８分の３に設定されクロック周期が８水平走査期間に設定された８相のクロック信号であって、
　各単位回路は、５段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記１１）
　前記Ｎ相のクロック信号は、デューティ比が７分の２に設定されクロック周期が７水平走査期間に設定された７相のクロック信号であって、
　各単位回路は、４段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
（付記１２）
　前記Ｎ相のクロック信号は、デューティ比が１０分の３に設定されクロック周期が５水平走査期間に設定された５相のクロック信号であって、
　各単位回路は、３段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、付記１に記載の走査信号線駆動回路。
　付記２から付記１２までの構成によれば、付記１に記載の構成と同様の効果が得られる。
（付記１３）
　前記シフトレジスタとして、前記複数の走査信号線を一端側から駆動する第１のシフトレジスタと前記複数の走査信号線を他端側から駆動する第２のシフトレジスタとを含み、
　各走査信号線は、前記第１のシフトレジスタに含まれる単位回路と前記第２のシフトレジスタに含まれる単位回路とによって同じタイミングで駆動されることを特徴とする、付記１に記載の走査信号線駆動回路。
　このような構成によれば、各走査信号線が表示部の両側から駆動されるので、大型パネルや高解像度パネルが採用された場合でも表示品位の低下が抑制される。
（付記１４）
　各単位回路は、前記第１ノードの電圧および前記出力ノードの電圧をオフレベルで維持するための安定化回路を含み、
　前記安定化回路は、
　　前記第１ノードの電圧と前記Ｎ相のクロック信号のうちの前記入力クロック信号以外のクロック信号とに基づいて電圧が制御される第２ノードと、
　　前記第２ノードに接続された制御端子と、前記第１ノードに接続された第１導通端子と、オフレベルの電圧が与えられる第２導通端子とを有する第１ノード安定化トランジスタと、
　　前記第２ノードに接続された制御端子と、前記出力ノードに接続された第１導通端子と、オフレベルの電圧が与えられる第２導通端子とを有する出力ノード安定化トランジスタと
を含むことを特徴とする、付記１に記載の走査信号線駆動回路。
　このような構成によれば、クロック信号のクロック動作と寄生容量の存在とに起因して第１ノードの電圧および出力ノードの電圧に変動が生じても、第２ノードの電圧がオンレベルとなることによって、第１ノードの電圧および出力ノードの電圧は確実にオフレベルとなる。これにより、異常動作の発生が抑制される。
（付記１５）
　付記１に記載の走査信号号線駆動回路を備えたことを特徴とする、表示装置。
　このような構成によれば、付記１に記載の構成による効果を奏する走査信号線駆動回路を備えた表示装置が実現される。
＜１３．優先権主張に関して＞
　本願は、２０１７年５月２２日に出願された「走査信号線駆動回路およびそれを備える表示装置」という名称の日本出願２０１７－１００５８５号に基づく優先権を主張する出願であり、この日本出願の内容は、引用することによって本願の中に含まれる。
　４，４（１）～４（ｉ）…単位回路
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０…シフトレジスタ
　ＧＬ，ＧＬ（１）～ＧＬ（ｉ）…ゲートバスライン
　Ｔ１，Ｔ２（１），Ｔ２（２），Ｔ２（３），Ｔ３…（単位回路内の）薄膜トランジスタ
　ＧＣＫ，ＧＣＫ１～ＧＣＫ８…ゲートクロック信号
　ＧＣＫｉｎ…単位回路に入力されるゲートクロック信号
　Ｇ，Ｑ…（単位回路からの）出力信号
　Ｓ１～Ｓ３…第１～第３セット信号
　ＳＴ…設定時間
　Ｒ…リセット信号
　ＶＤＤ…ハイレベルの直流電源電圧
　ＶＳＳ…ローレベルの直流電源電圧

Claims (15)

  1. 　Ｎを３以上の整数としてＮ相のクロック信号に基づいて動作する複数段の単位回路からなるシフトレジスタを含む、表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
    　各単位回路は、
    　　出力信号を出力するための出力ノードと、
    　　他の段の単位回路から出力された出力信号に基づいて電圧が制御される第１ノードと、
    　　前記第１ノードに接続された制御端子と、前記Ｎ相のクロック信号のうちの１つが入力クロック信号として与えられる第１導通端子と、前記出力ノードに接続された第２導通端子とを有する出力制御トランジスタと
    を含み、
    　　１段以上前の段の単位回路から出力された出力信号を前記第１ノードの電圧をオンレベルにするための設定信号として受け取り、
    　前記Ｎ相のクロック信号のデューティ比は、２分の１未満に設定され、
    　各単位回路に与えられる前記設定信号の数は、２以上であることを特徴とする、走査信号線駆動回路。
  2. 　前記Ｎ相のクロック信号のそれぞれがオンレベルで維持される期間の長さは、Ｎが３であれば１水平走査期間以下の長さに設定され、Ｎが３よりも大きければ前記Ｎ相のクロック信号のクロック周期の２分の１よりも短い長さに設定されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
  3. 　前記Ｎ相のクロック信号のそれぞれがオンレベルで維持される期間の長さから１水平走査期間の長さを減ずることによって得られる長さをＴovpと表したとき、Ｔovpが０よりも大きい場合における前記設定信号の数の最大値ｎs-max(1)およびＴovpが０以下である場合における前記設定信号の数の最大値ｎs-max(2)が下記の式に基づいて設定されていることを特徴とする、請求項２に記載の走査信号線駆動回路：
    ｎs-max(1)＝Ｎ－Ｒｏｕｎｄｕｐ（ＴOVP／Ｈ）－１
    ｎs-max(2)＝Ｎ－１
    ここで、Ｒｏｕｎｄｕｐ（）は引数の小数点以下を切り上げる関数であって、Ｈは１水平走査期間の長さを表す。
  4. 　前記Ｎ相のクロック信号は、デューティ比が４分の１に設定されクロック周期が４水平走査期間に設定された４相のクロック信号であって、
    　各単位回路は、３段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  5. 　前記Ｎ相のクロック信号は、デューティ比が４分の１に設定されクロック周期が４水平走査期間に設定された４相のクロック信号であって、
    　各単位回路は、２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  6. 　前記Ｎ相のクロック信号は、デューティ比が８分の１に設定されクロック周期が４水平走査期間に設定された４相のクロック信号であって、
    　各単位回路は、２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  7. 　前記Ｎ相のクロック信号は、デューティ比が３分の１に設定されクロック周期が３水平走査期間に設定された３相のクロック信号であって、
    　各単位回路は、２段前の単位回路から出力された出力信号と１段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  8. 　前記Ｎ相のクロック信号は、デューティ比が３分の１に設定されクロック周期が６水平走査期間に設定された６相のクロック信号であって、
    　各単位回路は、４段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  9. 　前記Ｎ相のクロック信号は、デューティ比が１６分の５に設定されクロック周期が８水平走査期間に設定された８相のクロック信号であって、
    　各単位回路は、５段前の単位回路から出力された出力信号と３段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  10. 　前記Ｎ相のクロック信号は、デューティ比が８分の３に設定されクロック周期が８水平走査期間に設定された８相のクロック信号であって、
    　各単位回路は、５段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  11. 　前記Ｎ相のクロック信号は、デューティ比が７分の２に設定されクロック周期が７水平走査期間に設定された７相のクロック信号であって、
    　各単位回路は、４段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  12. 　前記Ｎ相のクロック信号は、デューティ比が１０分の３に設定されクロック周期が５水平走査期間に設定された５相のクロック信号であって、
    　各単位回路は、３段前の単位回路から出力された出力信号と２段前の単位回路から出力された出力信号とを前記設定信号として受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  13. 　前記シフトレジスタとして、前記複数の走査信号線を一端側から駆動する第１のシフトレジスタと前記複数の走査信号線を他端側から駆動する第２のシフトレジスタとを含み、
    　各走査信号線は、前記第１のシフトレジスタに含まれる単位回路と前記第２のシフトレジスタに含まれる単位回路とによって同じタイミングで駆動されることを特徴とする、請求項１に記載の走査信号線駆動回路。
  14. 　各単位回路は、前記第１ノードの電圧および前記出力ノードの電圧をオフレベルで維持するための安定化回路を含み、
    　前記安定化回路は、
    　　前記第１ノードの電圧と前記Ｎ相のクロック信号のうちの前記入力クロック信号以外のクロック信号とに基づいて電圧が制御される第２ノードと、
    　　前記第２ノードに接続された制御端子と、前記第１ノードに接続された第１導通端子と、オフレベルの電圧が与えられる第２導通端子とを有する第１ノード安定化トランジスタと、
    　　前記第２ノードに接続された制御端子と、前記出力ノードに接続された第１導通端子と、オフレベルの電圧が与えられる第２導通端子とを有する出力ノード安定化トランジスタと
    を含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
  15. 　請求項１に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
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