WO2014092011A1 - 表示装置およびその駆動方法 - Google Patents

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淳 中田
正実 尾崎
明久 岩本
智彦 西村
齊藤　浩二
正樹 植畑
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シャープ株式会社
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Definitions

  • the present invention relates to a gate-in-panel display device that can be driven in a paused manner and a driving method thereof.
  • amorphous silicon used in a-Si TFT liquid crystal panels liquid crystal panels using amorphous silicon for the semiconductor layer of thin film transistors
  • the gate driver for driving the gate bus line is mounted as a semiconductor chip or a semiconductor device on the periphery of the liquid crystal panel.
  • This gate-in panel is sometimes referred to as a gate monolithic, gate driverless, panel built-in gate driver, or the like.
  • a liquid crystal display device mounted on a small and lightweight electronic device is required to have low power consumption.
  • a driving method for reducing the power consumption of the liquid crystal display device a driving period in which the gate bus line is scanned to write the signal voltage and a pause period in which all the gate bus lines are in the non-scanning state and writing is paused are alternated.
  • pause driving the operation of the gate driver and / or the source driver is paused during the pause period, so that the power consumption of the liquid crystal display device can be reduced.
  • Japanese Unexamined Patent Publication No. 2004-78124 and Japanese Unexamined Patent Publication No. 2008-9367 are known.
  • Japanese Laid-Open Patent Publication No. 2004-78124 discloses a liquid crystal display device that performs pause driving.
  • Japanese Laid-Open Patent Publication No. 2008-9367 describes a liquid crystal display device of a gate-in-panel system in which a gate driver is formed on a liquid crystal panel.
  • FIG. 12 is a diagram showing characteristics of a thin film transistor when a pause drive is performed in a conventional gate-in-panel liquid crystal display device.
  • the transistor characteristics shown in FIG. 12 are those of an n-channel thin film transistor whose semiconductor layer is made of indium gallium zinc oxide (In—Ga—Zn—O).
  • the drain current is about 1.00 ⁇ 10 ⁇ 14 A until the gate voltage becomes close to 0V as indicated by the dotted line in the initial stage of the pause driving.
  • the drain current (on-current) rises rapidly from around 0V with almost no increase.
  • the off-current hardly increases at about 1.00 ⁇ 10 ⁇ 14 A up to around 5V, and the on-state current rises rapidly from around 5V.
  • the gate driver is formed using the thin film transistor having such characteristics, there is a problem that the gate driver does not operate normally when the idle period becomes long. Note that the on-current and off-current of the thin film transistor fluctuate on the order of several digits.
  • the on-current varies in the range of 1.0 ⁇ 10 ⁇ 8 to 1.0 ⁇ 10 ⁇ 4 A
  • the off-current is in the range of 1.0 ⁇ 10 ⁇ 14 to 1.0 ⁇ 10 ⁇ 10 A. Fluctuates in range.
  • Japanese Patent Application Laid-Open No. 2004-78124 and Japanese Patent Application Laid-Open No. 2008-9367 do not disclose or suggest deterioration of thin film transistors caused by application of a constant voltage during a rest period and countermeasures for them. .
  • an object of the present invention is to provide a gate-in-panel display device and a driving method thereof that can prevent the deterioration of the thin film transistor during the rest driving.
  • a first aspect of the present invention is a display device that performs pause driving in which a driving period and a pause period are alternately repeated at a predetermined cycle, A plurality of scanning signal lines and a plurality of data signal lines intersecting with the plurality of scanning signal lines; A plurality of pixel forming portions arranged in a matrix corresponding to the intersections of the plurality of scanning signal lines and the plurality of data signal lines; A shift register that sequentially outputs active scanning signals to the plurality of scanning signal lines by sequentially setting a plurality of unit circuits connected in multiple stages having the first state and the second state to the first state; A scanning signal line driving circuit; A data signal line driving circuit for applying the image signal to the plurality of data signal lines in order to write an image signal to the pixel forming unit connected to the selected scanning signal line; A power supply circuit including a first voltage generation unit for generating a high level voltage and a second voltage generation unit for generating a low level voltage; Based on the first control signal and the image data transmitted from the outside, a
  • a display control circuit for generating a control signal; Based on the high level voltage supplied from the first voltage generator and the low level voltage supplied from the second voltage generator, the level of the second control signal supplied from the display control circuit is determined.
  • a level shifter for adjusting and outputting to the scanning signal line drive circuit,
  • the plurality of unit circuits include a plurality of nodes that are in a floating state during an idle period, and a plurality of thin film transistors each having a gate terminal connected to the plurality of nodes,
  • the level shifter outputs so that the scanning signal line driving circuit sequentially applies the active scanning signal to the plurality of scanning signal lines in the driving period, and then outputs the high level voltage and the low level voltage.
  • the active clear signal generated based on the above is simultaneously applied to the plurality of unit circuits to set the voltages of the plurality of nodes to the reference voltage, and thereafter, the transition to the idle period is performed.
  • the plurality of nodes include a first node and a second node;
  • the plurality of thin film transistors each have a gate terminal connected to the first node, an output thin film transistor for outputting the active scanning signal, a gate terminal connected to the second node, and a voltage at the first node Including a discharge thin film transistor for setting each to a reference voltage,
  • the active clear signal is characterized in that the voltages of the first node and the second node included in the plurality of unit circuits are simultaneously set to a reference voltage.
  • the plurality of unit circuits sequentially enter the first state based on the first clock and the second clock,
  • the output thin film transistor outputs the first clock as the active scanning signal,
  • the discharge thin film transistor is turned on to set the voltage of the first node as a reference voltage,
  • the level shifter outputs the first and second clocks so that the scanning signal line driving circuit sequentially applies the active scanning signal to the plurality of scanning signal lines during the driving period.
  • the level shifter drives the scanning signal line with the low-level second control signal generated based on the high-level and low-level voltages supplied from the first and second voltage generation units, respectively, during the pause period. It is given to a circuit.
  • the level shifter generates the active clear signal for each predetermined period in the idle period, and simultaneously supplies the active clear signal to the plurality of unit circuits, thereby setting the voltages of the plurality of nodes as reference voltages, respectively. .
  • the power supply circuit operates the first and second voltage generators in the driving period to output the high-level voltage and the low-level voltage to the level shifter, and the first period in the idle period.
  • the operation of the voltage generator is stopped, and the second voltage generator is operated to output the low level voltage to the level shifter.
  • the level shifter stops operation during the idle period, and fixes the voltage of the wiring connecting the level shifter and the scanning signal line driver circuit to a low level.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the power supply circuit applies the high level voltage to the level shifter by operating the first voltage generation unit at predetermined intervals in the idle period,
  • the level shifter simultaneously applies the active clear signal generated based on the high-level and low-level voltages respectively supplied from the first and second voltage generation units to the plurality of unit circuits during the idle period.
  • the voltage at the plurality of nodes is set as a reference voltage.
  • the display control circuit includes a selection signal generation unit that generates an active selection signal for operating the power supply circuit and the level shifter,
  • the selection signal generation unit outputs the active selection signal to the power supply circuit and the level shifter during the driving period, and outputs an inactive selection signal during the pause period
  • the power supply circuit operates the first and second voltage generators based on the active selection signal during the driving period to output the high level voltage and the low level voltage to the level shifter, Based on the inactive selection signal, the operation of the first voltage generation unit is stopped and the second voltage generation unit is operated to output the low level voltage to the level shifter during the pause period.
  • the level shifter stops operation during the idle period, and fixes the voltage of the wiring connecting the level shifter and the scanning signal line driver circuit to a low level.
  • a ninth aspect of the present invention is the eighth aspect of the present invention.
  • the selection signal generation unit generates the active selection signal for each predetermined period and supplies the selection signal to the power supply circuit and the level shifter in the pause period,
  • the level shifter simultaneously applies the active clear signal generated based on the high-level and low-level voltages respectively supplied from the first and second voltage generation units to the plurality of unit circuits during the idle period.
  • the voltages of the plurality of nodes are set as reference voltages, respectively.
  • the semiconductor layer of the thin film transistor included in the pixel formation portion and the plurality of unit circuits includes In—Ga—Zn— whose main components are indium (In), gallium (Ga), zinc (Zn), and oxygen (O). It is characterized by comprising O.
  • An eleventh aspect of the present invention is a driving method of a display device that performs pause driving in which a driving period and a pause period are alternately repeated at a predetermined cycle, A plurality of scanning signal lines and a plurality of data signal lines intersecting with the plurality of scanning signal lines; A plurality of pixel forming portions arranged in a matrix corresponding to the intersections of the plurality of scanning signal lines and the plurality of data signal lines; A plurality of unit circuits connected in multiple stages having a first state and a second state are set in the first state in order based on the first and second clock signals, so that the plurality of scanning signal lines are active.
  • a scanning signal line driving circuit including a shift register for sequentially outputting various scanning signals;
  • a data signal line driving circuit for applying the image signal to the plurality of data signal lines in order to write an image signal to the pixel forming unit connected to the selected scanning signal line;
  • a power supply circuit including a first voltage generation unit for generating a high level voltage and a second voltage generation unit for generating a low level voltage; Based on the first control signal and the image data transmitted from the outside, a second control signal for controlling the operation of the scanning signal line driving circuit and a third control for controlling the operation of the data signal line driving circuit.
  • a display control circuit for generating a control signal; Based on the high level voltage supplied from the first voltage generator and the low level voltage supplied from the second voltage generator, the level of the second control signal supplied from the display control circuit is determined.
  • a level shifter for adjusting and outputting to the scanning signal line drive circuit,
  • the plurality of unit circuits include a plurality of nodes that are in a floating state during the idle period, and a plurality of thin film transistors each having a gate terminal connected to the plurality of nodes, In the driving period, the step of sequentially applying the active scanning signal to the plurality of scanning signal lines, and at the end of the driving period, based on the high level voltage and the low level voltage output from the power supply circuit Simultaneously applying the generated active clear signal to the plurality of unit circuits to simultaneously set the voltages of the plurality of nodes to a reference voltage; and And a step of shifting to the idle period after the driving period ends.
  • an active clear signal is simultaneously applied to a plurality of unit circuits, whereby the voltages of the first node and the second node in each unit circuit are set to the reference voltage. To do. For this reason, even when the rest period is long, voltage is not applied to the gate terminals of the output thin film transistor connected to the first node and the discharge thin film transistor connected to the second node for a long time. Deterioration of the thin film transistor for discharge and the thin film transistor for discharge can be prevented.
  • the scanning line driving circuit is driven by a two-phase clock, the configuration thereof is not complicated and the manufacturing cost is suppressed.
  • the low-level second control signal is supplied from the level shifter to the scanning signal line drive circuit during the idle period, the node that is in the floating state during the idle period immediately before the transition to the idle period.
  • the reference voltage that is the voltage of is maintained.
  • an active clear signal is simultaneously applied to a plurality of unit circuits in a predetermined period during a pause period.
  • the level shifter since the first and second voltage generation units of the power supply circuit operate during the driving period, the level shifter sends an active clear signal to the plurality of unit circuits at the end of the driving period.
  • the voltages of a plurality of nodes that are in a floating state during the idle period are used as reference voltages. For this reason, even when the pause period is long, a voltage is not applied to the gate terminals of a plurality of thin film transistors connected to these nodes for a long time, and deterioration of the thin film transistors can be prevented. it can. Further, in the idle period, the first voltage generator stops operating, and the second voltage generator operates to output a low level voltage.
  • the level shifter stops its operation, the low level voltage output from the second voltage generation unit is applied to the wiring connecting the level shifter and the scanning signal line drive circuit, and the wiring voltage is fixed to the low level. . For this reason, it is difficult for noise to enter the unit circuit from the wiring, and it is difficult for a voltage due to the noise to be applied to a plurality of nodes that are in a floating state during the idle period. Furthermore, since the first voltage generation unit of the power supply circuit stops operating during the pause period, the power consumption of the display device during the pause period can be reduced.
  • the power supply circuit operates the first voltage generation unit together with the low level voltage to supply the high level voltage to the level shifter in the idle period, and the level shifter An active clear signal is simultaneously applied to a plurality of unit circuits.
  • the power supply circuit supplies the high and low level voltages to the level shifter.
  • the level shifter simultaneously applies an active clear signal to the plurality of unit circuits at the end of the driving period, and sets the voltages of the plurality of nodes that are in the floating state in the idle period as reference voltages. For this reason, even when the pause period is long, a voltage is not applied to the gate terminals of a plurality of thin film transistors connected to these nodes for a long time, and deterioration of the thin film transistors can be prevented. it can.
  • the first voltage generator stops operating and the second voltage generator operates to output a low level voltage. For this reason, switching noise generated during the operation of the first voltage generator is eliminated, so that the voltage caused by the switching noise is less likely to be applied to a plurality of nodes that are in a floating state during the idle period, and the deterioration of the thin film transistor further proceeds. Can be prevented. Further, the level shifter stops its operation, and the low level voltage output from the second voltage generation unit is applied to the wiring connecting the level shifter and the scanning signal line drive circuit, and the voltage of the wiring is fixed to the low level.
  • the power supply circuit when the selection signal generation unit outputs an active selection signal every predetermined period in the idle period, the power supply circuit operates the first voltage generation unit together with the low level voltage.
  • a high level voltage is applied to the level shifter, and the level shifter supplies an active clear signal to a plurality of nodes.
  • the voltages of the plurality of nodes that are in the floating state during the pause period are set at predetermined intervals. It becomes the reference voltage. For this reason, there exists an effect similar to the 5th aspect of this invention.
  • a thin film transistor using In—Ga—Zn—O as a semiconductor layer has less leakage current when turned off than a thin film transistor using amorphous silicon as a semiconductor layer. Therefore, at the end of the driving period, a high-level voltage is applied to the gate terminals of a plurality of thin film transistors connected to a plurality of nodes that are in a floating state during the idle period, thereby ensuring the voltage of the node where charge remains. Set the reference voltage to, and remove the remaining charge. Thereby, it is possible to prevent the deterioration of the thin film transistor during the pause period.
  • the scan signal line driver circuit is formed using a thin film transistor including an In—Ga—Zn—O semiconductor layer, the frame area can be reduced and a high-definition image can be displayed.
  • FIG. 1 is a block diagram showing the overall configuration of a gate-in-panel liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 5 is a signal waveform diagram showing level shifts of an initial gate start pulse signal and an initial gate clock signal by a level shifter in the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a shift register in the first embodiment.
  • FIG. 6 is a signal waveform diagram for explaining the operation of the gate driver in the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration of a unit circuit included in the shift register in the first embodiment.
  • FIG. 6 is a signal waveform diagram for explaining the operation of the shift register in the first embodiment.
  • the 2nd Embodiment of this invention it is a signal waveform diagram for demonstrating operation
  • the 3rd Embodiment of this invention it is a block diagram which shows the structure in the idle period of a liquid crystal display device.
  • the 4th Embodiment of this invention it is a block diagram which shows the structure in the idle period of a liquid crystal display device.
  • it is a signal waveform diagram which shows the operation
  • FIG. 6 is a diagram illustrating characteristics of a thin film transistor when a pause drive is performed in a conventional gate-in-panel liquid crystal display device.
  • FIG. 1 is a block diagram showing the overall configuration of a gate-in-panel liquid crystal display device according to the first embodiment of the present invention.
  • the liquid crystal display device includes a liquid crystal panel 10 and a printed circuit board (also referred to as “PCB”) 20, and the liquid crystal panel 10 and the printed circuit board 20 include a plurality of TCP ( Tape carrier package) 31 is connected.
  • the TCP 31 is a device in which a driving semiconductor chip 33 is face-down bonded on a film 32.
  • the input terminal of the TCP 31 is connected to a wiring formed on the printed circuit board 20, and the output terminal is formed on the liquid crystal panel 10. Connected to the wiring.
  • the plurality of TCPs 31 function as a source driver (data signal line driving circuit) 30.
  • the liquid crystal panel 10 is provided with a display unit 35 which is an area for displaying an image, and a gate driver (scanning signal line driving circuit) 50.
  • a display unit 35 which is an area for displaying an image
  • a gate driver (scanning signal line driving circuit) 50 In the display unit 35, a plurality (m) of source signal lines (data signal lines) SL1 to SLm and a plurality (n) of gate signal lines (scanning signal lines) GL1 to GLn cross each other.
  • a plurality of (n ⁇ m) pixel forming portions 90 are formed in a matrix and are respectively provided corresponding to the intersections of the source bus lines SL1 to SLm and the gate bus lines GL1 to GLn. Yes.
  • FIG. 1 shows only one pixel forming portion 90.
  • the gate driver 50 will be described later.
  • Each pixel forming unit 90 has a gate terminal connected to a gate bus line GL passing through a corresponding intersection and a source terminal connected to a source bus line SL passing through the intersection, and a thin film transistor (TFT) functioning as a switching element.
  • TFT thin film transistor
  • 91 a pixel electrode 92 connected to the drain terminal of the thin film transistor 91, a common electrode 93 provided in common to the plurality of pixel formation portions 90, and common to the plurality of pixel formation portions 90.
  • a liquid crystal layer (not shown) sandwiched between the pixel electrode 92 and the common electrode 93.
  • a liquid crystal capacitor Clc composed of the pixel electrode 92 and the common electrode 93 constitutes a pixel capacitor.
  • the pixel capacitor is usually composed of a liquid crystal capacitor Clc and an auxiliary capacitor provided in parallel with the liquid crystal capacitor Clc. However, since the auxiliary capacitor is not directly related to the present invention, its description and illustration are provided. Is omitted.
  • the printed circuit board 20 is provided with a display control circuit 60, a level shifter 70, and a power supply circuit 80.
  • the display control circuit 60 receives image data DAT transmitted from the outside, a timing signal such as a horizontal synchronization signal Hsync and a vertical synchronization signal Vsync, and a power supply voltage VCC, and displays an image on the digital image signal DV and the display unit 35.
  • Control signals (third control signals) such as a source start pulse signal SSP, a source clock signal SCK, and a latch strobe signal LS are generated and supplied to the TCP 31 functioning as the source driver 30.
  • the display control circuit 60 generates control signals (first control signals) such as a gate start pulse signal L_GSP and a gate clock signal L_GCK and supplies them to the level shifter 70.
  • the gate start pulse signal L_GSP and the gate clock signal L_GCK are signals whose high level is the same level as the power supply voltage VCC given from the outside, and whose low level is the same level as the ground voltage GND.
  • the initial gate start pulse signal L_GSP and an initial gate clock signal L_GCK respectively.
  • control signals such as the gate start pulse signal H_GSP and the gate clock signal H_GCK after the level shift may be referred to as second control signals.
  • the power supply circuit 80 includes a VGH generation unit (first voltage generation unit) 82 that generates a high-level voltage VGH, and a VGL generation unit (second voltage generation unit) 81 that generates a low-level voltage VGL.
  • the power supply circuit 80 generates a high level voltage VGH and a low level voltage VGL based on a power supply voltage VCC applied from the outside, and supplies them to the level shifter 70.
  • FIG. 2 is a signal waveform diagram showing level shifts of the initial gate start pulse signal L_GSP and the initial gate clock signal L_GCK by the level shifter 70.
  • the level shifter 70 uses the levels of the initial gate start pulse signal L_GSP and the initial gate clock signal L_GCK given from the display control circuit 60 by using the voltage VGH and the voltage VGL given from the power supply circuit 80. Shift the level to the higher level.
  • the signal is converted into a gate start pulse signal H_GSP and first and second gate clock signals H_GCK1 and H_GCK2, respectively.
  • the high level of the gate start pulse signal H_GSP and the first and second gate clock signals H_GCK1 and H_GCK2 becomes the same level as the voltage VGH, and the low level becomes the same level as the voltage VGL.
  • the level shifter 70 generates a clear signal H_CLR and a reference voltage H_VSS and supplies them to the gate driver 50.
  • the high level of the clear signal H_CLR is the same level as the level of the voltage VGH, and the low level is the same level as the voltage VGL. Further, the level of the reference voltage H_VSS is the same level as the voltage VGL.
  • the source driver 30 receives the digital image signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 60, and drives the image signal S for driving to the source bus lines SL1 to SLm. (1) to S (m) are applied. At this time, the source driver 30 sequentially holds the digital image signal DV indicating the voltage to be applied to each of the source bus lines SL1 to SLm at the timing when the pulse of the source clock signal SCK is generated. Then, the digital image signal DV is converted into an analog voltage at the timing when the pulse of the latch strobe signal LS is generated. The converted analog voltage is applied simultaneously to all the source bus lines SL1 to SLm as drive image signals S (1) to S (m).
  • the gate driver 50 Based on the gate start pulse signal H_GSP output from the level shifter 70 and the gate clock signal H_GCK, the gate driver 50 sequentially outputs the active output signals GOUT1 to GOUTn with one vertical scanning period as a cycle, and the scanning signal G ( It is repeated that 1) to G (n) are sequentially applied to the gate bus lines GL1 to GLn.
  • the gate driver 50 includes a switching element in the pixel formation portion 90 and a thin film transistor including a silicon-based semiconductor such as amorphous silicon, polycrystalline silicon, or microcrystalline silicon, or an oxide semiconductor as a semiconductor layer. 35 is formed on the same liquid crystal panel 10.
  • a silicon-based semiconductor such as amorphous silicon, polycrystalline silicon, or microcrystalline silicon
  • oxide semiconductor as a semiconductor layer. 35 is formed on the same liquid crystal panel 10.
  • oxide semiconductor for example, In—Ga—Zn—O whose main component is indium (In), gallium (Ga), zinc (Zn), oxygen (O), or the like can be used.
  • the driving image signals S (1) to S (m) are applied to the source bus lines SL1 to SLm, and the scanning signals G (1) to G (n) are applied to the gate bus lines GL1 to GLn. Is applied, an image based on the image data DAT transmitted from the outside is displayed on the display unit 35.
  • FIG. 3 is a block diagram illustrating a configuration of the liquid crystal display device.
  • the gate driver 50 includes a shift register 51 including n stages (unit circuits) SR1 to SRn.
  • the display unit 35 is formed with a pixel matrix of n rows ⁇ m columns, and n unit circuits SR1 to SRn are provided so as to correspond to each row of the pixel matrix on a one-to-one basis.
  • n unit circuits SR1 to SRn are connected in multiple stages and are connected to the gate bus lines GL1 to GLn, respectively.
  • FIG. 4 is a block diagram showing the configuration of the shift register 51.
  • the shift register 51 is composed of n unit circuits SR1 to SRn connected in multiple stages.
  • the shift register 51 of this embodiment is supplied with a gate start pulse signal H_GSP, a clear signal H_CLR, and two-phase gate clock signals H_GCK1 and H_GCK2.
  • Each unit circuit SR1 to SRn has an input terminal for receiving a clock signal CKA (hereinafter referred to as “first clock”) and CKB (hereinafter referred to as “second clock”), and a set signal S.
  • first clock hereinafter referred to as “first clock”
  • CKB hereinafter referred to as “second clock”
  • An input terminal, an input terminal for receiving the reset signal R, an input terminal for receiving the clear signal H_CLR, and an output terminal for outputting the first gate clock signal H_GCK1 as the output signal GOUT are provided.
  • the first gate clock signal H_GCK1 and the second gate clock signal H_GCK2 alternately repeat the same high level as the voltage VGH and the same low level as the voltage VGL in a predetermined cycle.
  • the first and second gate clock signals H_GCK1 and H_GCK2 are given to the shift register 51 as follows.
  • the first gate clock signal H_GCK1 is supplied as the first clock CKA
  • the second gate clock signal H_GCK2 is supplied as the second clock CKB.
  • the second gate clock signal H_GCK2 is supplied as the first clock CKA
  • the first gate clock signal H_GCK1 is supplied as the second clock CKB.
  • the same configuration as the configuration of the first-stage unit circuit SR1 and the second-stage unit circuit SR2 as described above is repeated two stages at a time.
  • the output signal GOUT output from the previous stage is given as the set signal S to each stage (each unit circuit) SR1 to SRn, and the output signal GOUT outputted from the next stage is given as the reset signal R. That is, the output signal GOUT output from each of the unit circuits SR1 to SRn is not only supplied to the gate bus line GL as the scanning signal G, but is further supplied to the next stage as the set signal S and given to the previous stage as the reset signal R. It is done. Since the first stage unit circuit SR1 is not provided with the previous stage unit circuit, the gate start pulse signal H_GSP supplied from the level shifter 70 is supplied as the set signal S. Since the next stage unit circuit is not provided for the nth stage unit circuit SRn, the clear signal H_CLR given from the level shifter 70 is given as the reset signal R.
  • FIG. 5 is a signal waveform diagram for explaining the operation of the gate driver 50.
  • the liquid crystal display device displays an image while alternately repeating a driving period and a rest period. The drive period will be described with reference to FIG.
  • the gate driver 50 scans the gate bus lines GL1 to GLn, the first and second gate clock signals H_GCK1 and H_GCK2 having waveforms as shown in FIG.
  • the phase of the second gate clock signal H_GCK2 is 180 degrees behind the phase of the first gate clock signal H_GCK1.
  • the gate start pulse signal H_GSP rises at the timing when the second gate clock signal H_GCK2 rises.
  • the gate start pulse signal H_GSP is generated based on the first and second gate clock signals H_GCK1 and H_GCK2.
  • the included pulses are sequentially transferred from the first-stage unit circuit SR1 to the n-th unit circuit SRn.
  • the output signals GOUT1 to GOUTn output from the unit circuits SR1 to SRn of the shift register 51 sequentially become high level.
  • the output signals GOUT1 to GOUTn output from the unit circuits SR1 to SRn are respectively applied to the gate bus lines GL1 to GLn as scanning signals G (1) to G (n) that sequentially become high level by one horizontal scanning period.
  • the high level clear signal H_CLR is simultaneously applied to all the unit circuits SR1 to SRn. As a result, the driving period ends.
  • the level shifter 70 generates a low-level first gate clock signal H_GCK1 based on the low-level voltage VGL provided from the VGL generation unit 81 and the high-level voltage VGH provided from the VGH generation unit 82. Since the two-gate clock signal H_GCK2 and the gate start pulse signal H_GSP are supplied to the unit circuits SR1 to SRn of the gate driver 50, the output signals GOUT1 to GOUTn of the unit circuits SR1 to SRn are also at the low level. For this reason, the scanning signals G (1) to G (n) respectively applied to the gate bus lines GL1 to GLn are also at a low level.
  • the clear signal H_CLR also remains at the low level.
  • FIG. 6 is a circuit diagram showing a configuration of the i-th unit circuit SRi included in the shift register 51 of the present embodiment.
  • the unit circuit SRi includes thin film transistors T1 to T11 and a capacitor CAP.
  • the unit circuit SRi receives an input terminal 43 that receives the first clock CKA, an input terminal 45 that receives the second clock CKB, an input terminal 41 that receives the set signal S, an input terminal 40 that receives the clear signal H_CLR, and a reset signal R.
  • An input terminal 44 and an output terminal 49 for outputting an output signal GOUT are provided.
  • the above-described thin film transistors T1 to T11 are formed over the liquid crystal panel 10 using any one of oxide semiconductors such as amorphous silicon, polycrystalline silicon, microcrystalline silicon, and In—Ga—Zn—O as a semiconductor layer. N-channel thin film transistors.
  • the source terminal of the thin film transistor T1, the drain terminal of the thin film transistor T2, the drain terminal of the thin film transistor T5, the drain terminal of the thin film transistor T9, the gate terminal of the thin film transistor T11, and one end of the capacitor CAP are connected to each other. Note that a wiring that connects them to each other is referred to as a first node netA.
  • the drain terminal of the thin film transistor T4, the drain terminal of the thin film transistor T6, the source terminal of the thin film transistor T3, and the gate terminal of the thin film transistor T5 are connected to each other. Note that a wiring that connects them to each other is referred to as a second node netB.
  • the drain terminal of the thin film transistor T7, the drain terminal of the thin film transistor T8, the drain terminal of the thin film transistor T10, the drain terminal of the thin film transistor 11, the other end of the capacitor CAP, and the output terminal 49 are connected to each other. Note that a wiring that connects them to each other is referred to as an output wiring WOUT.
  • the thin film transistor T2 sets the voltage of the first node netA to a low level when the clear signal H_CLR is at a high level.
  • the thin film transistor T1 sets the voltage of the first node netA to the high level when the set signal S is at the high level.
  • the thin film transistor T11 output thin film transistor outputs the voltage of the first clock CKA to the output terminal 49 when the voltage of the first node netA is at a high level.
  • the thin film transistor T3 sets the voltage of the second node netB to the high level when the second clock CKB is at the high level.
  • the thin film transistor T4 sets the voltage of the second node netB to low level when the voltage of the first node netA is high level. If the second node netB is at a high level and the thin film transistor T5 is turned on while the gate bus line GL connected to the output terminal 49 of the unit circuit SRi is selected, the voltage at the first node netA decreases. Then, the thin film transistor T11 is turned off. In order to prevent such a phenomenon, a thin film transistor T4 is provided.
  • the thin film transistor T6 sets the voltage of the second node netB to the low level when the clear signal H_CLR is at the high level. If the thin film transistor T6 is not provided, the voltage of the second node netB is always at a high level during a period other than the selection period, and the bias voltage is continuously applied to the thin film transistor T5. Then, the threshold voltage of the thin film transistor T5 increases, and the thin film transistor T5 does not function sufficiently as a switch. In order to prevent such a phenomenon, a thin film transistor T6 is provided.
  • the thin film transistor T5 (discharge transistor) sets the voltage of the first node netA to low level when the voltage of the second node netB is high level.
  • the thin film transistor T9 sets the voltage of the first node netA to a low level when the reset signal R is at a high level.
  • the thin film transistor T10 sets the voltage of the output wiring WOUT to a low level when the reset signal R is at a high level.
  • the thin film transistor T7 sets the voltage of the output wiring WOUT to a low level when the second clock CKB is at a high level.
  • the output signal GOUTi output from the output terminal 49 is at a low level.
  • the capacitor CAP functions as a compensation capacitor for maintaining the voltage of the first node netA at a high level during the period when the gate bus line GLi connected to the output terminal 49 of the unit circuit SRi is selected.
  • the set signal S is the output signal GOUT (i-1) of the unit circuit SR (i-1) at the previous stage (i-1), but the gate start pulse signal is output from the unit circuit SR1 at the first stage.
  • the reset signal R is the output signal GOUT (i + 1) of the unit circuit SR (i + 1) at the next stage (i + 1) stage, but is the clear signal H_CLR at the unit circuit SRn at the nth stage.
  • FIG. 7 is a signal waveform diagram for explaining the operation of the shift register 51.
  • the output signal GOUT (i-1) of the unit circuit SR (i-1) at the (i-1) th stage as a pulse of the set signal S -1) is given to the unit circuit SRi. Since the thin film transistor T1 is diode-connected, the first node netA is precharged by the pulse of the set signal S. During this period, the thin film transistor T4 is turned on, so that the voltage at the second node netB is at a low level.
  • the output signal GOUTi + 1 of the (i + 1) -th unit circuit SR (i + 1) that becomes the reset signal R is at the low level.
  • the thin film transistor T9 and the thin film transistor T10 are turned off, and the voltage of the first node netA that has been increased by the precharge does not decrease during this period.
  • the first clock CKA changes from the low level to the high level.
  • a high-level first clock CKA is applied to the source terminal of the thin film transistor T11, and a parasitic capacitance (not shown) exists between the gate and the source of the thin film transistor T11.
  • the thin film transistor T11 is turned on. Since the first clock CKA maintains the high level state, the output signal GOUTi becomes the high level. As a result, the high-level output signal GOUTi is output as the scanning signal G (i), and the gate bus line GLi is selected.
  • the image signal is written to the liquid crystal capacitor Clc in the pixel forming unit 90 connected to the gate bus line GLi.
  • the voltage of the first node netA does not decrease.
  • the first clock CKA changes from the high level to the low level.
  • the second clock CKB changes from the low level to the high level.
  • the reset signal R changes from low level to high level.
  • the thin film transistors T9 and T10 are turned on.
  • the voltage of the first node netA becomes the reference voltage VSS, so that the thin film transistor T11 is turned off.
  • the thin film transistor T10 is turned on, the voltage of the output wiring WOUT becomes the reference voltage VSS, and thus the voltage of the output signal GOUTi output from the output terminal 49 is reduced to the reference voltage VSS.
  • the reference voltage H_VSS is simplified and expressed as the reference voltage VSS.
  • the voltage from the first node netA1 of the first stage unit circuit SR1 to the first node netAn of the n stage unit circuit SRn is sequentially increased by the bootstrap effect.
  • the output signals GOUT (1) to GOUT (n) output from the unit circuits SR1 to SRn in the first stage to the nth stage respectively become high level sequentially for a predetermined period.
  • the output signal GOUT that becomes high level only for one horizontal scanning period is output from each of the unit circuits SR1 to SRn, and the output signals GOUT1 to GOUTn correspond as the scanning signals G (1) to G (n).
  • the signal is applied to gate bus lines GL1 to GLn, respectively.
  • the present invention is an invention for preventing the threshold voltage of a thin film transistor from deteriorating due to a shift. Therefore, in the following embodiments, the description about the voltage of the output wiring WOUT becoming the reference voltage VSS is omitted, and only the voltage of the first node netA and the second node netB becomes the reference voltage VSS. explain.
  • the gate driver 50 scans the nth gate bus line GLn, and immediately before the end of the driving period, the high level clear signal H_CLR is supplied to the thin film transistors T2, T6, and T8 of all the unit circuits SR1 to SRn. Is applied. As a result, the thin film transistors T2, T6, and T8 are turned on, and the voltages of the first node netA, the second node netB, and the output wiring WOUT in each of the unit circuits SR1 to SRn become the reference voltage VSS.
  • the thin film transistor A voltage is not applied to the gate terminals of T5 and T11 for a long time. For this reason, it is possible to prevent the deterioration of the thin film transistors T5 and T11.
  • the level shifter 70 provides the gate driver 50 with control signals such as the low-level first and second gate clock signals H_GCK1, H_GCK2, and so on, so that the output signals GOUT1-GOUTn of the unit circuits SR1-SRn. Becomes low level.
  • the first and second nodes netA and netB hold the reference voltage VSS that is the voltage immediately before the transition to the idle period. In this way, even when the pause period is long, voltage is not applied to the gate terminals of the thin film transistors T5 and T11 for a long time, and deterioration of the thin film transistors T5 and T11 can be prevented from proceeding during the pause period. .
  • a thin film transistor using an oxide semiconductor such as In—Ga—Zn—O as a semiconductor layer has less leakage current in an off state than a thin film transistor using amorphous silicon as a semiconductor layer. For this reason, if the first node netA and the second node netB are shifted to the first node netA and the second node netB in the state where charges are accumulated in the first node netA and the second node netB in the unit circuit SR at the end of the driving period, The voltage continues to be applied to the gate terminal due to the remaining charge, and the thin film transistors T5 and T11 deteriorate.
  • oxide semiconductor such as In—Ga—Zn—O
  • a high-level voltage is applied to the thin film transistors T2 and T6 connected to the first node netA and the second node netB, respectively, in order to remove charges remaining at the first node netA and the second node netB at the end of the driving period. If the operation proceeds to a rest period after that, the charge remaining in the first node netA and the second node netB can be removed. As a result, the voltages of the first node netA and the second node netB can be reliably set to the reference voltage VSS, and deterioration of the thin film transistors T5 and T11 can be prevented from proceeding during the idle period.
  • the gate driver 50 is formed using a thin film transistor in which an oxide semiconductor such as In—Ga—Zn—O is used as a semiconductor layer, the frame area can be reduced and high definition can be realized.
  • Second Embodiment> A second embodiment of the present invention will be described. Since the entire configuration of the liquid crystal display device, the configuration of the gate driver 50, and the configuration of the unit circuits SR1 to SRn included in the gate driver 50 are the same as those in the first embodiment, their drawings and description are omitted. .
  • FIG. 8 is a signal waveform diagram for explaining the operation of the gate driver 50 of the present embodiment.
  • the liquid crystal display device displays an image on the display unit 35 while alternately repeating the drive period and the rest period. Since the operation of the gate driver 50 in the driving period is the same as that in the first embodiment, description thereof is omitted.
  • the length of the suspension period is longer than that in the first embodiment.
  • the length of the pause period is one frame period that is the same as the length of the drive period.
  • the length of the pause period is, for example, 3 frame periods.
  • the first node netA and the second node are all set to the reference voltage VSS.
  • the first and second nodes netA and netB are in the floating state during the suspension period, some noise enters at least one of the unit circuits SR during the suspension period, and the first or second node A voltage may be applied to netA and netB. If a voltage due to noise is applied to the first or second node netA, netB, each node is in a floating state.
  • the applied voltage is applied to the gate terminal of the thin film transistor T5 or the thin film transistor T11 until the rest period ends. Applied continuously.
  • the threshold voltage is shifted and the thin film transistors T5 and T11 are further deteriorated.
  • the high-level clear signal H_CLR is applied immediately before the end of the drive period, but also after the transition to the pause period, for example, the high-level clear signal is set every frame period. Apply the signal H_CLR.
  • H_CLR in FIG. 8, in the driving in which the driving period of one frame period and the rest period of the subsequent three frame periods are alternately repeated, all the high level clear signals H_CLR are supplied for each frame period until the rest period ends. Are repeatedly applied to the input terminals 40 of the unit circuits SR1 to SRn.
  • the voltages of the first and second nodes netA and netB of all the unit circuits SR1 to SRn become the reference voltage VSS, and the level of the output wiring WOUT also becomes the reference voltage VSS, so that it is output from the output terminal 49.
  • the level of the output signal GOUT is also the reference voltage VSS.
  • the suspension period is 3 frame periods.
  • the length of the pause period is not limited to this, and may be shorter or longer than three frame periods.
  • the point in time when the high level clear signal H_CLR is applied in the pause period is set immediately before the end of every frame period.
  • the time point at which the clear signal H_CLR is applied is not limited to this.
  • the high-level clear signal H_CLR is applied to the input terminals 40 of all the unit circuits SR1 to SRn every time immediately before the end of one frame period.
  • the first nodes of the unit circuits SR1 to SRn Since the voltages of the netA and the second node netB become the reference voltage VSS each time, the voltage is not continuously applied to the gate terminals of the thin film transistors T5 and T11. For this reason, even when the rest period is long, the shift of the threshold voltage of the thin film transistors T5 and T11 is eliminated, and the deterioration of the thin film transistors T5 and T11 can be prevented from proceeding.
  • FIG. 9 is a block diagram showing a configuration of the liquid crystal display device according to the present embodiment during a pause period.
  • the block diagram which shows the structure of the liquid crystal display device which concerns on this embodiment in a drive period is the same as the block diagram shown in FIG. 1, those figures and description are abbreviate
  • the power supply circuit 80 includes a VGL generator 81 that generates a low-level voltage VGL and a VGH generator 82 that generates a high-level voltage VGH. Therefore, in this embodiment, the operation of the VGH generation unit 82 is stopped and only the VGL generation unit 81 is operated during the suspension period.
  • the reason for stopping the operation of the VGH generation unit 82 of the power supply circuit 80 during the suspension period will be described.
  • a switching regulator or a charge pump that uses a high-frequency switching signal is often used.
  • the high-frequency signal enters the unit circuits SR1 to SRn as noise through the wiring connecting the power supply circuit 80 and the gate driver 50 during the idle period.
  • the voltage of the first node netA or the second node netB that is in a floating state is set to a high level.
  • the operation of the VGH generation unit 82 of the power supply circuit 80 is stopped and only the VGL generation unit 81 is operated.
  • the power supply circuit 80 outputs only the voltage VGL to the level shifter 70 during the idle period.
  • the level shifter 70 stops its operation, the voltage of the wiring connecting the level shifter 70 and the gate driver 50 is fixed to the low level voltage VGL.
  • the noise of the power supply circuit 80 generated in the middle of the suspension period does not enter the unit circuits SR1 to SRn via the wiring, and the noise is applied to the first node netA and the second node netB of the unit circuits SR1 to SRn. The voltage resulting from is no longer applied.
  • the VGH generator 82 of the power supply circuit 80 is operated in the pause period, for example, every frame period, together with the low level voltage VGL.
  • the high level voltage VGH is applied to the level shifter 70.
  • the level shifter 70 generates the high level clear signal H_CLR and supplies it to the unit circuits SR1 to SRn. Therefore, the voltages of the first node netA and the second node netB of the unit circuits SR1 to SRn are set to the reference voltage VSS.
  • a signal waveform diagram for explaining the operation of the gate driver 50 in this case is the same as the signal waveform diagram shown in FIG.
  • the level shifter 70 outputs the high level clear signal H_CLR to the unit circuit SR1 at the end of the drive period. To SRn at the same time to set the voltages of the first node netA and the second node netB to the reference voltage VSS. For this reason, even if the rest period becomes long, voltage is not applied to the gate terminals of the thin film transistors T5 and T11 for a long time, and deterioration of the thin film transistors T5 and T11 can be prevented from proceeding.
  • the VGH generation unit 82 stops operating, and the VGL generation unit 81 operates to output a low level voltage VGL. For this reason, since switching noise generated during the operation of the VGH generator 82 is eliminated, it is difficult to apply a voltage due to the switching noise to the first and second nodes netA and netB, and deterioration of the thin film transistors T5 and T11 proceeds. More can be prevented.
  • the level shifter 70 stops operating, and the low level voltage VGL output from the VGL generation unit 81 is applied to the wiring connecting the level shifter 70 and the gate driver 50, and the wiring is fixed to the voltage VGL. This makes it difficult for noise to enter the unit circuits SR1 to SRn from the wiring, and makes it difficult to apply a voltage due to the noise to the first and second nodes netA and netB.
  • the operation of the VGH generator 82 of the power supply circuit 80 is stopped during the suspension period, the power consumption of the liquid crystal display device during the suspension period can be reduced.
  • FIG. 10 is a block diagram showing a configuration of the liquid crystal display device according to the present embodiment during a pause period.
  • the liquid crystal display device according to this embodiment is the same as the liquid crystal display device shown in FIG. 1 except that a selection signal generation unit 61 is provided in the display control circuit 60. Therefore, among the constituent elements shown in FIG. 10, the same constituent elements as those shown in FIG.
  • the selection signal generator 61 provided in the display control circuit 60 generates a selection signal SEL and outputs it to the power supply circuit 80 and the level shifter 70.
  • the VGH generator 82 of the power supply circuit 80 operates when the selection signal SEL is at a high level, and stops operating when the selection signal SEL is at a low level.
  • the level shifter 70 performs a level shift of control signals such as the first gate clock signal H_GCK1 and the second gate clock signal H_GCK2 based on the voltage VGH and the voltage VGL, and the selection signal SEL is low. At the level, the level shifter 70 stops operating.
  • the selection signal generator 61 outputs a high level selection signal SEL during the driving period.
  • the high-level selection signal SEL is output for each frame period just before the end thereof, and the low-level signal is output during other periods.
  • the high level clear signal H_CLR is supplied to all the unit circuits SR1 to SRn immediately before the end of every frame period. Thereby, the voltage of the first and second nodes netA and netB in each unit circuit becomes the reference voltage VSS for each frame period.
  • FIG. 11 is a signal waveform diagram showing the operation of the gate driver 50 in the present embodiment. As shown in FIG. 11, the signal waveform in the driving period is the same as that in the first embodiment except that the clear signal H_CLR is always at a high level, and thus the description thereof is omitted.
  • the selection signal SEL goes to a high level immediately before the end of each frame period.
  • the VGH generation unit 82 of the power supply circuit 80 also applies the high level voltage VGH to the level shifter 70, so that the level shifter 70 outputs a high level clear signal H_CLR.
  • This high level clear signal H_CLR is supplied to all the unit circuits SR1 to SRn in the gate driver 50.
  • the level shifter 70 does not output the high-level clear signal H_CLR during the suspension period, as in the case of the first embodiment. For this reason, the voltages of the first node netA and the second node netB of each of the unit circuits SR1 to SRn are the reference voltage VSS applied at the end of the driving period.
  • a signal waveform diagram for explaining the operation of the gate driver 50 in this case is the same as the signal waveform diagram shown in FIG.
  • the power supply circuit 80 supplies the high level voltage VGH and the low level voltage VGL to the level shifter 70.
  • the level shifter 70 simultaneously applies the high level clear signal H_CLR to the unit circuits SR1 to SRn at the end of the driving period, and sets the voltages of the first node netA and the second node netB to the reference voltage VSS. For this reason, even if the rest period becomes long, voltage is not applied to the gate terminals of the thin film transistors T5 and T11 for a long time, and deterioration of the thin film transistors T5 and T11 can be prevented from proceeding.
  • the VGH generation unit 82 stops operating, and only the VGL generation unit 81 operates to output a low level voltage VGL. For this reason, since switching noise generated during the operation of the VGH generator 82 is eliminated, it is difficult to apply a voltage due to the switching noise to the first node netA and the second node netB, and the deterioration of the thin film transistors T5 and T11 proceeds. More can be prevented.
  • the level shifter 70 stops operating, and the low-level voltage VGL output from the VGL generation unit 81 is applied to the wiring connecting the level shifter 70 and the gate driver 50, and the wiring voltage is fixed to the low level. This makes it difficult for noise to enter the unit circuits SR1 to SRn from the wiring, and makes it difficult for the voltage resulting from the noise to be applied to the first node netA and the second node netB.
  • the VGH generation unit 82 of the power supply circuit 80 stops operating during the pause period, the power consumption of the liquid crystal display device during the pause period can be reduced.
  • the present invention is applied to a gate-in-panel display device capable of preventing the deterioration of the thin film transistor during the rest driving.
  • DESCRIPTION OF SYMBOLS 10 ... Liquid crystal panel 20 ... Printed circuit board 30 ... Source driver (data signal line drive circuit) 31 ... TCP 40: Display unit 50: Gate driver (scanning signal line driving circuit) 60 ... Display control circuit 61 ... Selection signal generation unit 70 ... Level shifter 80 ... Power supply circuit 81 ... VGL generation unit (second voltage generation unit) 82 ... VGH generator (first voltage generator) 90 ... Pixel formation part GL ... Gate bus line (scanning signal line) H_CLR ... Clear signal SL ... Source bus line (data signal line) SR: Unit circuit T5: Thin film transistor (discharge thin film transistor) T11: Thin film transistor (Thin film transistor for output)

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Abstract

　休止駆動時における薄膜トランジスタの劣化を防止することが可能なゲートインパネル方式の表示装置およびその駆動方法を提供する。　駆動期間の最後に、アクティブなクリア信号（Ｈ＿ＣＬＲ）を単位回路内の第１ノード（ｎｅｔＡ）に接続された薄膜トランジスタ（Ｔ２）、および第２ノード（ｎｅｔＢ）に接続された薄膜トランジスタ（Ｔ６）のゲート端子に与えて、当該薄膜トランジスタをオン状態する。これにより、第１ノードおよび第２ノードの電圧が基準電圧になる。このため、休止期間が長時間になっても、薄膜トランジスタ（Ｔ５，Ｔ１１）のゲート端子に電圧が長時間印加されることがなくなり、閾値電圧がシフトしなくなる。

Description

表示装置およびその駆動方法
　本発明は、休止駆動が可能なゲートインパネル方式の表示装置およびその駆動方法に関する。
　ａ－ＳｉＴＦＴ液晶パネル（薄膜トランジスタの半導体層にアモルファスシリコンを用いた液晶パネル）に用いられるアモルファスシリコンの移動度は小さい。このため、従来の液晶表示装置では、ゲートバスラインを駆動するためのゲートドライバは、液晶パネルの周辺部に半導体チップまたは半導体デバイスとして実装されていた。しかし、近年、液晶表示装置の小型化および製造コストの低減を図るため、ゲートドライバを液晶パネル上にアモルファスシリコンで形成するゲートインパネルの開発が活発に行われている。このゲートインパネルは、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバなどと称されることもある。
　また、小型で軽量の電子機器に搭載される液晶表示装置は低消費電力であることが求められている。液晶表示装置の消費電力を低減する駆動方法として、ゲートバスラインを走査して信号電圧の書込みを行う駆動期間と、全てのゲートバスラインを非走査状態にして書込みを休止する休止期間とを交互に設ける「休止駆動」と呼ばれる駆動方法がある。休止駆動は、休止期間に、ゲートドライバおよび／またはソースドライバの動作を休止させることにより、液晶表示装置の低消費電力化を図ることができる。そこで、ゲートインパネル方式の液晶駆動装置において休止駆動を行なうことにより、小型で低消費電力の液晶表示装置を安価な製造コストで製造することができる。
　本発明に関連して、日本の特開２００４－７８１２４号公報、および日本の特開２００８－９３６７号公報が知られている。日本の特開２００４－７８１２４号公報には、休止駆動を行う液晶表示装置が開示されている。また、日本の特開２００８－９３６７号公報には、液晶パネル上にゲートドライバを形成するゲートインパネル方式の液晶表示装置が記載されている。
日本の特開２００４－７８１２４号公報 日本の特開２００８－９３６７号公報
　図１２は、従来のゲートインパネル方式の液晶表示装置において、休止駆動を行ったときの薄膜トランジスタ（Thin Film Transistor）の特性を示す図である。図１２を参照して、ゲートインパネル方式の液晶表示装置において休止駆動を行った場合の問題点を説明する。図１２に示すトランジスタ特性は、半導体層が酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）からなるｎチャネル型の薄膜トランジスタの特性である。この薄膜トランジスタにおいてゲート電圧を大きくしていくと、休止駆動の初期には、ドレイン電流（オフ電流）は、点線で示すようにゲート電圧が０Ｖ付近になるまで１．００×１０-14Ａ程度でほとんど増加せず、０Ｖ付近からドレイン電流（オン電流）が急激に立ち上がる。しかし、休止駆動を長時間行うと、オフ電流は５Ｖ付近まで１．００×１０-14Ａ程度でほとんど増加せず、５Ｖ付近からオン電流が急激に立ち上がるようになる。このように、休止駆動を長時間行うと、閾値電圧がシフトするという問題が生じる。このような特性を有する薄膜トランジスタを用いてゲートドライバを構成すれば、休止期間が長時間になったときにゲートドライバが正常に動作しなくなるという問題がある。なお、薄膜トランジスタのオン電流およびオフ電流は数ケタのオーダで変動する。具体的には、オン電流は１．０×１０-8～１．０×１０-4Ａの範囲で変動し、オフ電流は１．０×１０-14～１．０×１０-10Ａの範囲で変動する。
　このような問題が生じる原因として次のようなことが考えられる。ゲートドライバを構成するシフトレジスタの各段に、休止期間になればフローティング状態になるノードが存在する。このノードに一定の電圧が印加された状態で休止期間になれば、ゲート端子がノードに接続された薄膜トランジスタにおいて、ゲート端子に電圧が印加された状態が長時間続き、薄膜トランジスタが劣化するためであると考えられる。
　また、日本の特開２００４－７８１２４号公報および日本の特開２００８－９３６７号公報は、休止期間中に一定の電圧が印加されることによる薄膜トランジスタの劣化およびその対応策について開示も示唆もしていない。
　そこで、本発明は、休止駆動時における薄膜トランジスタの劣化を防止することが可能なゲートインパネル方式の表示装置およびその駆動方法を提供することを目的とする。
　本発明の第１の局面は、所定の周期で駆動期間と休止期間を交互に繰り返す休止駆動を行う表示装置であって、
　複数の走査信号線および前記複数の走査信号線と交差する複数のデータ信号線と、
　前記複数の走査信号線および前記複数のデータ信号線の交差点のそれぞれに対応してマトリクス状に配置された複数の画素形成部と、
　第１の状態と第２の状態とを有する多段接続された複数の単位回路を順に第１の状態とすることにより、アクティブな走査信号を前記複数の走査信号線に順に出力するシフトレジスタを含む走査信号線駆動回路と、
　選択された走査信号線に接続された前記画素形成部に画像信号を書き込むために、前記複数のデータ信号線に前記画像信号を印加するデータ信号線駆動回路と、
　ハイレベルの電圧を生成するための第１電圧生成部とローレベルの電圧を生成するための第２電圧生成部とを含む電源回路と、
　外部から送信される第１制御信号および画像データに基づいて、前記走査信号線駆動回路の動作を制御するための第２制御信号と、前記データ信号線駆動回路の動作を制御するための第３制御信号とを生成する表示制御回路と、
　前記第１電圧生成部から与えられる前記ハイレベルの電圧と、前記第２電圧生成部から与えられる前記ローレベルの電圧とに基づいて、前記表示制御回路から与えられる前記第２制御信号のレベルを調整し、前記走査信号線駆動回路に出力するレベルシフタとを備え、
　前記複数の単位回路は、休止期間にフローティング状態になる複数のノードと、ゲート端子が前記複数のノードにそれぞれ接続された複数の薄膜トランジスタとを含み、
　前記レベルシフタは、前記駆動期間において、前記走査信号線駆動回路が前記複数の走査信号線に前記アクティブな走査信号を順に印加するように出力し、次に前記ハイレベルの電圧と前記ローレベルの電圧とに基づいて生成されたアクティブなクリア信号を前記複数の単位回路に同時に与えることにより前記複数のノードの電圧を基準電圧にした後に、前記休止期間に移行することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記複数のノードは、第１ノードと第２ノードとを含み、
　前記複数の薄膜トランジスタは、ゲート端子が前記第１ノードにそれぞれ接続され、前記アクティブな走査信号を出力するための出力用薄膜トランジスタと、ゲート端子が前記第２ノードに接続され、前記第１ノードの電圧をそれぞれ基準電圧にするための放電用薄膜トランジスタとを含み、
　前記アクティブなクリア信号は、前記複数の単位回路に含まれる前記第１ノードおよび前記第２ノードの電圧を同時に基準電圧にすることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記複数の単位回路は、第１クロックおよび第２クロックに基づいて順に第１の状態になり、
　前記出力用薄膜トランジスタは、前記アクティブな走査信号として前記第１のクロックをそれぞれ出力し、
　前記放電用薄膜トランジスタは、前記第２クロックがアクティブになったとき、オン状態になって前記第１ノードの電圧をそれぞれ基準電圧にし、
　前記レベルシフタは、前記駆動期間において、前記走査信号線駆動回路が前記複数の走査信号線に前記アクティブな走査信号を順に印加するように前記第１および第２クロックを出力することを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記レベルシフタは、前記休止期間において、前記第１および第２電圧生成部からそれぞれ与えられる前記ハイレベルおよびローレベルの電圧に基づいて生成されたローレベルの前記第２制御信号を前記走査信号線駆動回路に与えることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記レベルシフタは、前記休止期間において、所定の周期ごとに前記アクティブなクリア信号を生成し、前記複数の単位回路に同時に与えることにより前記複数のノードの電圧をそれぞれ基準電圧にすることを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記電源回路は、前記駆動期間には前記第１および第２電圧生成部を動作させて前記ハイレベルの電圧と前記ローレベルの電圧とを前記レベルシフタに出力し、前記休止期間には前記第１電圧生成部の動作を停止させると共に、前記第２電圧生成部を動作させて前記ローレベルの電圧を前記レベルシフタに出力し、
　前記レベルシフタは、前記休止期間において動作を停止し、前記レベルシフタと前記走査信号線駆動回路とを接続する配線の電圧をローレベルに固定することを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記電源回路は、前記休止期間において、所定の周期ごとに前記第１電圧生成部を動作させることにより前記ハイレベルの電圧を前記レベルシフタに与え、
　前記レベルシフタは、前記休止期間において、前記第１および第２電圧生成部からそれぞれ与えられる前記ハイレベルおよびローレベルの電圧に基づいて生成した前記アクティブなクリア信号を前記複数の単位回路に同時に与えることにより前記複数のノードの電圧をそれぞれ基準電圧にすることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記表示制御回路は、前記電源回路および前記レベルシフタを動作させるためのアクティブな選択信号を生成する選択信号生成部を含み、
　前記選択信号生成部は、前記電源回路および前記レベルシフタに、前記駆動期間には前記アクティブな選択信号を出力し、前記休止期間には非アクティブな選択信号を出力し、
　前記電源回路は、前記駆動期間には前記アクティブな選択信号に基づいて前記第１および第２電圧生成部を動作させて前記ハイレベルの電圧および前記ローレベルの電圧を前記レベルシフタに出力し、前記休止期間には前記非アクティブな選択信号に基づいて、前記第１電圧生成部の動作を停止させると共に、前記第２電圧生成部を動作させて前記ローレベルの電圧を前記レベルシフタに出力し、
　前記レベルシフタは、前記休止期間において動作を停止し、前記レベルシフタと前記走査信号線駆動回路とを接続する配線の電圧をローレベルに固定することを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記選択信号生成部は、前記休止期間において、所定の周期ごとに前記アクティブな選択信号を生成して前記電源回路および前記レベルシフタに与え、
　前記レベルシフタは、前記休止期間において、前記第１および第２電圧生成部からそれぞれ与えられる前記ハイレベルおよびローレベルの電圧に基づいて生成された前記アクティブなクリア信号を前記複数の単位回路に同時に与えることにより、前記複数のノードの電圧をそれぞれ基準電圧にすることを特徴とする。
　本発明の第１０の局面は、本発明の第１の局面において、
　前記画素形成部および前記複数の単位回路に含まれる薄膜トランジスタの半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏからなることを特徴とする。
　本発明の第１１の局面は、所定の周期で駆動期間と休止期間を交互に繰り返す休止駆動を行う表示装置の駆動方法であって、
　複数の走査信号線および前記複数の走査信号線と交差する複数のデータ信号線と、
　前記複数の走査信号線および前記複数のデータ信号線の交差点のそれぞれに対応してマトリクス状に配置された複数の画素形成部と、
　第１の状態と第２の状態とを有する多段接続された複数の単位回路を、第１および第２クロック信号に基づいて順に第１の状態とすることにより、前記複数の走査信号線にアクティブな走査信号を順に出力するシフトレジスタを含む走査信号線駆動回路と、
　選択された走査信号線に接続された前記画素形成部に画像信号を書き込むために、前記複数のデータ信号線に前記画像信号を印加するデータ信号線駆動回路と、
　ハイレベルの電圧を生成するための第１電圧生成部とローレベルの電圧を生成するための第２電圧生成部とを含む電源回路と、
　外部から送信される第１制御信号および画像データに基づいて、前記走査信号線駆動回路の動作を制御するための第２制御信号と、前記データ信号線駆動回路の動作を制御するための第３制御信号とを生成する表示制御回路と、
　前記第１電圧生成部から与えられる前記ハイレベルの電圧と、前記第２電圧生成部から与えられる前記ローレベルの電圧とに基づいて、前記表示制御回路から与えられる前記第２制御信号のレベルを調整し、前記走査信号線駆動回路に出力するレベルシフタとを備え、
　前記複数の単位回路は、前記休止期間にフローティング状態になる複数のノードと、ゲート端子が前記複数のノードにそれぞれ接続された複数の薄膜トランジスタとを含み、
　前記駆動期間において、前記複数の走査信号線に前記アクティブな走査信号を順に印加するステップと
　前記駆動期間の最後に、前記電源回路から出力された前記ハイレベルの電圧およびローレベルの電圧に基づいて生成されたアクティブなクリア信号を前記複数の単位回路に同時に与えることにより前記複数のノードの電圧を同時に基準電圧にするステップと、
　前記駆動期間の終了後に、前記休止期間に移行するステップとを有することを特徴とする。
　本発明の第１の局面によれば、駆動期間の最後に、アクティブなクリア信号を複数の単位回路に同時に与えることにより、複数の単位回路に含まれ、休止期間にフローティング状態となるすべてのノードの電圧は基準電圧になる。これにより、休止期間が長時間になっても、ノードに接続された薄膜トランジスタのゲート端子に電圧が長時間印加されることがなくなり、薄膜トランジスタの劣化が進むことを防止することができる。
　本発明の第２の局面によれば、駆動期間の最後に、アクティブなクリア信号を複数の単位回路に同時に与えることにより、各単位回路内の第１ノードおよび第２ノードの電圧を基準電圧にする。このため、休止期間が長時間になっても、第１ノードに接続された出力用薄膜トランジスタおよび第２ノードに接続された放電用薄膜トランジスタのゲート端子に電圧が長時間印加されることがなくなり、入力用薄膜トランジスタおよび放電用薄膜トランジスタの劣化が進むことを防止することができる。
　本発明の第３の局面によれば、走査線駆動回路は２相のクロックによって駆動されるので、その構成は複雑にならず、製造コストが抑制される。
　本発明の第４の局面によれば、休止期間に、レベルシフタから走査信号線駆動回路にローレベルの第２制御信号が与えられるので、休止期間にフローティング状態となるノードは休止期間への移行直前の電圧である基準電圧を保持する。これにより、休止期間が長時間になっても、ノードに接続された薄膜トランジスタのゲート端子に電圧が長時間印加されることがなくなり、休止期間において薄膜トランジスタの劣化が進むことを防止することができる。
　本発明の第５の局面によれば、休止期間において、所定の周期ごとにアクティブなクリア信号を複数の単位回路に同時に与える。これにより、休止期間の途中で何らかのノイズが入り、複数のノードのいずれかに電圧が印加された状態になった場合にも、休止期間にフローティング状態となる複数のノードの電圧は所定の周期ごとに基準電圧になる。このため、休止期間が長時間になる場合でも、ノードに接続された薄膜トランジスタのゲート端子に電圧が長時間印加されることがなくなり、これらの薄膜トランジスタの劣化が進むことを防止することができる。
　本発明の第６の局面によれば、駆動期間においては、電源回路の第１および第２電圧生成部は動作するので、レベルシフタは、駆動期間の最後に、アクティブなクリア信号を複数の単位回路に同時に与えて、休止期間にフローティング状態となる複数のノードの電圧を基準電圧にする。このため、休止期間が長時間になっても、これらのノードにそれぞれ接続された複数の薄膜トランジスタのゲート端子に電圧が長時間印加されることがなくなり、薄膜トランジスタの劣化が進むことを防止することができる。また、休止期間においては、第１電圧生成部は動作を停止し、第２電圧生成部は動作してローレベルの電圧を出力する。このため、第１電圧生成部の動作時に発生するスイッチングノイズがなくなるので、スイッチングノイズに起因する電圧が第１および第２ノードに印加されにくくなり、入力用薄膜トランジスタおよび放電用薄膜トランジスタの劣化が進むことをより防止することができる。また、レベルシフタは動作を停止するので、第２電圧生成部から出力されるローレベルの電圧がレベルシフタと走査信号線駆動回路とを接続する配線に印加され、配線の電圧はローレベルに固定される。このため、配線から単位回路にノイズが入りにくくなり、ノイズに起因する電圧が休止期間にフローティング状態となる複数のノードに印加されにくくなる。さらに、休止期間において電源回路の第１電圧生成部は動作を停止するので、休止期間における表示装置の消費電力を低減することができる。
　本発明の第７の局面によれば、休止期間において、所定の周期ごとに、電源回路はローレベルの電圧と共に、第１電圧生成部を動作させてハイレベルの電圧をレベルシフタに与え、レベルシフタはアクティブなクリア信号を複数の単位回路に同時に与える。これにより、休止期間の途中で何らかのノイズが入り、各単位回路のノードに電圧が印加された状態になった場合にも、休止期間にフローティング状態となる複数のノードの電圧は所定の周期ごとに基準電圧になる。このため、本発明の第５の局面と同様の効果を奏する。
　本発明の第８の局面によれば、駆動期間には、アクティブな選択信号が電源回路およびレベルシフタに与えられるので、電源回路はハイレベルおよびローレベルの電圧をレベルシフタに与える。これにより、レベルシフタは、駆動期間の最後に、アクティブなクリア信号を複数の単位回路に同時に与え、休止期間にフローティング状態となる複数のノードの電圧を基準電圧にする。このため、休止期間が長時間になっても、これらのノードにそれぞれ接続された複数の薄膜トランジスタのゲート端子に電圧が長時間印加されることがなくなり、薄膜トランジスタの劣化が進むことを防止することができる。また、休止期間には、選択信号は非アクティブになるので、第１電圧生成部は動作を停止し、第２電圧生成部は動作してローレベルの電圧を出力する。このため、第１電圧生成部の動作時に発生するスイッチングノイズがなくなるので、スイッチングノイズに起因する電圧が休止期間にフローティング状態となる複数のノードに印加されにくくなり、薄膜トランジスタの劣化が進むことをより防止することができる。また、レベルシフタは動作を停止し、第２電圧生成部から出力されるローレベルの電圧がレベルシフタと走査信号線駆動回路とを接続する配線に印加され、配線の電圧はローレベルに固定される。このため、配線から単位回路にノイズが入りにくくし、ノイズに起因する電圧が休止期間にフローティング状態となる複数のノードに印加されにくくする。さらに、休止期間において電源回路の第１電圧生成部は動作を停止するので、休止期間における表示装置の消費電力を低減することができる。
　本発明の第９の局面によれば、休止期間において、所定の周期ごとに、選択信号生成部がアクティブな選択信号を出力すると、電源回路はローレベルの電圧と共に、第１電圧生成部を動作させてハイレベルの電圧をレベルシフタに与え、レベルシフタはアクティブなクリア信号を複数のノードに与える。これにより、休止期間の途中で何らかのノイズが入り、各単位回路のノードに電圧が印加された状態になった場合にも、休止期間にフローティング状態となる複数のノードの電圧は所定の周期ごとに基準電圧になる。このため、本発明の第５の局面と同様の効果を奏する。
　本発明の第１０の局面によれば、Ｉｎ－Ｇａ－Ｚｎ－Ｏを半導体層とする薄膜トランジスタは、アモルファスシリコンを半導体層とする薄膜トランジスタと比較して、オフ時のリーク電流が少ない。このため、駆動期間の最後に、休止期間にフローティング状態になる複数のノードにそれぞれ接続された複数の薄膜トランジスタのゲート端子にハイレベルの電圧を与えることにより、電荷が残されたノードの電圧を確実に基準電圧にし、残された電荷を抜く。これにより、休止期間に薄膜トランジスタの劣化が進むことを防止することができる。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏを半導体層とする薄膜トランジスタを用いて走査信号線駆動回路を構成することにより、額縁面積を縮小したり高精細の画像を表示したりすることができる。
　本発明の第１１の局面によれば、本発明の第１の局面と同様の効果を奏する。
本発明の第１の実施形態に係るゲートインパネル方式の液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、レベルシフタによる初期ゲートスタートパルス信号、および初期ゲートクロック信号のレベルシフトを示す信号波形図である。 上記第１の実施形態において、液晶表示装置の構成を示すブロック図である。 上記第１の実施形態において、シフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、シフトレジスタに含まれている単位回路の構成を示す回路図である。 上記第１の実施形態において、シフトレジスタの動作を説明するための信号波形図である。 本発明の第２の実施形態において、ゲートドライバの動作を説明するための信号波形図である。 本発明の第３の実施形態において、液晶表示装置の休止期間における構成を示すブロック図である。 本発明の第４の実施形態において、液晶表示装置の休止期間における構成を示すブロック図である。 上記第４の実施形態において、本実施形態におけるゲートドライバの動作を示す信号波形図である。 従来のゲートインパネル方式の液晶表示装置において、休止駆動を行ったときの薄膜トランジスタの特性を示す図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１　全体構成＞
　本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係るゲートインパネル方式の液晶表示装置の全体構成を示すブロック図である。図１に示すように、この液晶表示装置は、液晶パネル１０とプリント基板（Printed Circuit Board：「ＰＣＢ」ともいう）２０とを備え、液晶パネル１０とプリント基板２０とは、複数個のＴＣＰ（Tape carrier package）３１によって接続されている。ＴＣＰ３１は、フィルム３２上に、駆動用半導体チップ３３をフェースダウンボンディングしたデバイスであり、ＴＣＰ３１の入力端子はプリント基板２０上に形成された配線に接続され、出力端子は液晶パネル１０上に形成された配線に接続されている。これら複数個のＴＣＰ３１はソースドライバ（データ信号線駆動回路）３０として機能する。
　液晶パネル１０には、画像を表示するための領域である表示部３５と、ゲートドライバ（走査信号線駆動回路）５０が設けられている。表示部３５には、複数本（ｍ本）のソース信号線（データ信号線）ＳＬ１～ＳＬｍと、複数本（ｎ本）のゲート信号線（走査信号線）ＧＬ１～ＧＬｎとが互いに交差するように形成され、それらのソースバスラインＳＬ１～ＳＬｍとゲートバスラインＧＬ１～ＧＬｎとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部９０がマトリクス状に形成されている。なお、図１には１個の画素形成部９０のみを示す。また、ゲートドライバ５０については後述する。
　各画素形成部９０は、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続され、スイッチング素子として機能する薄膜トランジスタ（ＴＦＴ）９１と、当該薄膜トランジスタ９１のドレイン端子に接続された画素電極９２と、上記複数個の画素形成部９０に共通的に設けられた共通電極９３と、上記複数個の画素形成部９０に共通的に設けられ、画素電極９２と共通電極９３とによって挟持された液晶層（図示しない）とを備える。画素電極９２と共通電極９３からなる液晶容量Ｃｌｃは画素容量を構成する。なお、画素容量は、液晶容量Ｃｌｃと液晶容量Ｃｌｃに並列に設けられた補助容量とによって構成されることが通常であるが、補助容量は本発明に直接に関係していないのでその説明および図示を省略する。
　プリント基板２０には、表示制御回路６０、レベルシフタ７０、および電源回路８０が設けられている。表示制御回路６０は、外部から送信されてくる画像データＤＡＴと、水平同期信号Ｈｓｙｎｃや垂直同期信号Ｖｓｙｎｃなどのタイミング信号と、電源電圧ＶＣＣとを受け取り、デジタル画像信号ＤＶ、表示部３５において画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳなどの制御信号（第３制御信号）を生成し、それらをソースドライバ３０として機能するＴＣＰ３１に与える。また、表示制御回路６０は、ゲートスタートパルス信号Ｌ＿ＧＳＰ、ゲートクロック信号Ｌ＿ＧＣＫなどの制御信号（第１制御信号）を生成し、それらをレベルシフタ７０に与える。ここで、ゲートスタートパルス信号Ｌ＿ＧＳＰ、ゲートクロック信号Ｌ＿ＧＣＫは、それらのハイレベルが外部から与えられる電源電圧ＶＣＣと同じレベルであり、ローレベルが接地電圧ＧＮＤと同じレベルの信号であり、後述するレベルシフト後のゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫと区別するために、それぞれ初期ゲートスタートパルス信号Ｌ＿ＧＳＰ、初期ゲートクロック信号Ｌ＿ＧＣＫと称することとする。なお、レベルシフト後のゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫなどの制御信号を第２制御信号と称することがある。
　電源回路８０は、ハイレベルの電圧ＶＧＨを生成するＶＧＨ生成部（第１電圧生成部）８２と、ローレベルの電圧ＶＧＬを生成するＶＧＬ生成部（第２電圧生成部）８１とを含む。電源回路８０は、外部から与えられる電源電圧ＶＣＣに基づいてハイレベルの電圧ＶＧＨとローレベルの電圧ＶＧＬを生成し、それらをレベルシフタ７０に与える。
　図２は、レベルシフタ７０による初期ゲートスタートパルス信号Ｌ＿ＧＳＰ、および初期ゲートクロック信号Ｌ＿ＧＣＫのレベルシフトを示す信号波形図である。図２に示すように、レベルシフタ７０は、表示制御回路６０から与えられた初期ゲートスタートパルス信号Ｌ＿ＧＳＰ、および初期ゲートクロック信号Ｌ＿ＧＣＫのレベルを、電源回路８０から与えられた電圧ＶＧＨと電圧ＶＧＬを用いて、高レベル側にレベルをシフトさせる。これにより、それぞれゲートスタートパルス信号Ｈ＿ＧＳＰと、第１および第２ゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２に変換する。その結果、ゲートスタートパルス信号Ｈ＿ＧＳＰ、第１および第２ゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２のハイレベルは電圧ＶＧＨと同じレベルになり、ローレベルは電圧ＶＧＬと同じレベルになる。
　また、レベルシフタ７０は、クリア信号Ｈ＿ＣＬＲおよび基準電圧Ｈ＿ＶＳＳを生成し、それらをゲートドライバ５０に与える。クリア信号Ｈ＿ＣＬＲのハイレベルは電圧ＶＧＨのレベルと同じレベルになり、ローレベルは電圧ＶＧＬと同じレベルになる。また、基準電圧Ｈ＿ＶＳＳのレベルは電圧ＶＧＬと同じレベルになる。
　ソースドライバ３０は、表示制御回路６０から出力されるデジタル画像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｍに駆動用画像信号Ｓ（１）～Ｓ（ｍ）を印加する。このとき、ソースドライバ３０は、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各ソースバスラインＳＬ１～ＳＬｍに印加すべき電圧を示すデジタル画像信号ＤＶを順に保持する。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、デジタル画像信号ＤＶをアナログ電圧に変換する。この変換されたアナログ電圧は、駆動用画像信号Ｓ（１）～Ｓ（ｍ）としてすべてのソースバスラインＳＬ１～ＳＬｍに一斉に印加される。
　ゲートドライバ５０は、レベルシフタ７０から出力されるゲートスタートパルス信号Ｈ＿ＧＳＰ、およびゲートクロック信号Ｈ＿ＧＣＫに基づいて、１垂直走査期間を周期として、アクティブな出力信号ＧＯＵＴ１～ＧＯＵＴｎを順に出力し、走査信号Ｇ（１）～Ｇ（ｎ）として各ゲートバスラインＧＬ１～ＧＬｎに順に印加することを繰り返す。
　ゲートドライバ５０は、画素形成部９０内のスイッチング素子と共に、アモルファスシリコン、多結晶シリコン、微結晶シリコンなどのシリコン系半導体、または酸化物半導体のいずれかを半導体層とする薄膜トランジスタを用いて、表示部３５と同じ液晶パネル１０上に形成されている。酸化物半導体としては、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏなどを使用することができる。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｍに駆動用画像信号Ｓ（１）～Ｓ（ｍ）が印加され、各ゲートバスラインＧＬ１～ＧＬｎに走査信号Ｇ（１）～Ｇ（ｎ）が印加されることにより、外部から送信されてきた画像データＤＡＴに基づく画像が表示部３５に表示される。
＜１．２　ゲートドライバおよびシフトレジスタの構成＞
　本実施形態の液晶表示装置に含まれるゲートドライバ５０の構成について説明する。図３は、液晶表示装置の構成を示すブロック図である。図３に示すように、ゲートドライバ５０はｎ個の段（単位回路）ＳＲ１～ＳＲｎからなるシフトレジスタ５１によって構成されている。表示部３５にはｎ行×ｍ列の画素マトリクスが形成されており、画素マトリクスの各行と１対１に対応するように、ｎ個の単位回路ＳＲ１～ＳＲｎが設けられている。これらｎ個の単位回路ＳＲ１～ＳＲｎは多段接続されていると共に、ゲートバスラインＧＬ１～ＧＬｎにそれぞれ接続されている。
　図４は、シフトレジスタ５１の構成を示すブロック図である。上述のように、シフトレジスタ５１は多段接続されたｎ個の単位回路ＳＲ１～ＳＲｎで構成されている。図４に示すように、本実施形態のシフトレジスタ５１には、ゲートスタートパルス信号Ｈ＿ＧＳＰと、クリア信号Ｈ＿ＣＬＲと、２相のゲートクロック号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２とが与えられる。各単位回路ＳＲ１～ＳＲｎには、クロック信号ＣＫＡ（以下「第１クロック」という。）、およびＣＫＢ（以下「第２クロック」という。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、クリア信号Ｈ＿ＣＬＲを受け取るための入力端子と、第１ゲートクロック信号Ｈ＿ＧＣＫ１を出力信号ＧＯＵＴとして出力するための出力端子とが設けられている。第１ゲートクロック信号Ｈ＿ＧＣＫ１および第２ゲートクロック信号Ｈ＿ＧＣＫ２は、電圧ＶＧＨと同じハイレベルと、電圧ＶＧＬと同じローレベルを所定周期で交互に繰り返す。
　本実施形態では、第１および第２ゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２は次のようにしてシフトレジスタ５１に与えられる。１段目の単位回路ＳＲ１については、第１ゲートクロック信号Ｈ＿ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号Ｈ＿ＧＣＫ２が第２クロックＣＫＢとして与えられる。２段目の単位回路ＳＲ２については、第２ゲートクロック信号Ｈ＿ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号Ｈ＿ＧＣＫ１が第２クロックＣＫＢとして与えられる。以上のような１段目の単位回路ＳＲ１および２段目の単位回路ＳＲ２の構成と同様の構成が２段ずつ繰り返される。
　また、各段（各単位回路）ＳＲ１～ＳＲｎには、前段から出力される出力信号ＧＯＵＴがセット信号Ｓとして与えられ、次段から出力される出力信号ＧＯＵＴがリセット信号Ｒとして与えられる。すなわち、各単位回路ＳＲ１～ＳＲｎから出力される出力信号ＧＯＵＴは、走査信号ＧとしてゲートバスラインＧＬに与えられるだけでなく、さらにセット信号Ｓとして次段に与えられ、リセット信号Ｒとして前段に与えられる。なお、１段目の単位回路ＳＲ１については、前段の単位回路が設けられていないので、レベルシフタ７０から与えられるゲートスタートパルス信号Ｈ＿ＧＳＰがセット信号Ｓとして与えられる。また、ｎ段目の単位回路ＳＲｎについては、次段の単位回路が設けられていないので、レベルシフタ７０から与えられるクリア信号Ｈ＿ＣＬＲがリセット信号Ｒとして与えられる。
＜１．３　シフトレジスタの動作＞
　図５は、ゲートドライバ５０の動作を説明するための信号波形図である。図５に示すように、液晶表示装置は駆動期間と休止期間とを交互に繰り返しながら画像を表示する。図５を参照し、駆動期間について説明する。ゲートドライバ５０によってゲートバスラインＧＬ１～ＧＬｎを走査する際には、図５に示すような波形の第１および第２ゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２をシフトレジスタ５１に与える。第２ゲートクロック信号Ｈ＿ＧＣＫ２の位相は第１ゲートクロック信号Ｈ＿ＧＣＫ１の位相よりも１８０度遅れている。また、第２ゲートクロック信号Ｈ＿ＧＣＫ２が立ち上がるタイミングでゲートスタートパルス信号Ｈ＿ＧＳＰが立ち上がる。その結果、ゲートスタートパルス信号Ｈ＿ＧＳＰが立ち上がるタイミングを基準にすると、第２ゲートクロック信号Ｈ＿ＧＣＫ２、第１ゲートクロック信号Ｈ＿ＧＣＫ１の順序で２相のゲートクロック信号のパルスが発生する。このように、ゲートドライバ５０は２相のゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２によって駆動されるので、構成が複雑にならず、ゲートドライバ５０の製造コストを抑制することができる。
　シフトレジスタ５１の１段目の単位回路ＳＲ１にセット信号Ｓとしてのゲートスタートパルス信号Ｈ＿ＧＳＰのパルスが与えられると、第１および第２ゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２に基づいて、ゲートスタートパルス信号Ｈ＿ＧＳＰに含まれるパルスが１段目の単位回路ＳＲ１からｎ段目の単位回路ＳＲｎまで順に転送される。このパルスの転送に伴って、シフトレジスタ５１の単位回路ＳＲ１～ＳＲｎから出力される出力信号ＧＯＵＴ１～ＧＯＵＴｎが順にハイレベルとなる。各単位回路ＳＲ１～ＳＲｎから出力される出力信号ＧＯＵＴ１～ＧＯＵＴｎは、１水平走査期間ずつ順にハイレベルとなる走査信号Ｇ（１）～Ｇ（ｎ）としてゲートバスラインＧＬ１～ＧＬｎにそれぞれ与えられる。次に、すべての単位回路ＳＲ１～ＳＲｎにハイレベルのクリア信号Ｈ＿ＣＬＲが同時に与えられる。これにより、駆動期間が終了する。
　次に、休止期間に移行する。休止期間においては、レベルシフタ７０は、ＶＧＬ生成部８１から与えられるローレベルの電圧ＶＧＬと、ＶＧＨ生成部８２から与えられるハイレベルの電圧ＶＧＨに基づいて、ローレベルの第１ゲートクロック信号Ｈ＿ＧＣＫ１、第２ゲートクロック信号Ｈ＿ＧＣＫ２、およびゲートスタートパルス信号Ｈ＿ＧＳＰをゲートドライバ５０の各単位回路ＳＲ１～ＳＲｎに与えるので、各単位回路ＳＲ１～ＳＲｎの出力信号ＧＯＵＴ１～ＧＯＵＴｎもローレベルとなる。このため、ゲートバスラインＧＬ１～ＧＬｎにそれぞれ与えられる走査信号Ｇ（１）～Ｇ（ｎ）もローレベルになる。なお、詳細は後述するが、このとき、すべての単位回路ＳＲ１～ＳＲｎに含まれるノードの電圧がローレベルになっているので、クリア信号Ｈ＿ＣＬＲもローレベルのままである。休止期間が終了すると、再び駆動期間になり、液晶表示装置は上記の動作を繰り返す。
＜１．４　単位回路の構成と動作＞
　図６は、本実施形態のシフトレジスタ５１に含まれているｉ段目の単位回路ＳＲｉの構成を示す回路図である。図６に示すように、単位回路ＳＲｉは、薄膜トランジスタＴ１～Ｔ１１と、キャパシタＣＡＰとを備えている。また、単位回路ＳＲｉは、第１クロックＣＫＡを受け取る入力端子４３、第２クロックＣＫＢを受け取る入力端子４５、セット信号Ｓを受け取る入力端子４１、クリア信号Ｈ＿ＣＬＲを受け取る入力端子４０、リセット信号Ｒを受け取る入力端子４４、および出力信号ＧＯＵＴを出力する出力端子４９を備えている。なお、上述の薄膜トランジスタＴ１～Ｔ１１は、半導体層に、アモルファスシリコン、多結晶シリコン、微結晶シリコン、Ｉｎ－Ｇａ－Ｚｎ－Ｏなどの酸化物半導体のいずれかを用いて液晶パネル１０上に形成されたｎチャネル型の薄膜トランジスタである。
　次に、この単位回路ＳＲｉ内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のソース端子と薄膜トランジスタＴ２のドレイン端子と薄膜トランジスタＴ５のドレイン端子と薄膜トランジスタＴ９のドレイン端子と薄膜トランジスタＴ１１のゲート端子とキャパシタＣＡＰの一端とは互いに接続されている。なお、これらを互いに接続する配線を第１ノードｎｅｔＡという。
　薄膜トランジスタＴ４のドレイン端子と薄膜トランジスタＴ６のドレイン端子と薄膜トランジスタＴ３のソース端子と薄膜トランジスタＴ５のゲート端子とは互いに接続されている。なお、これらを互いに接続する配線を第２ノードｎｅｔＢという。
　薄膜トランジスタＴ７のドレイン端子と薄膜トランジスタＴ８のドレイン端子と薄膜トランジスタＴ１０のドレイン端子と薄膜トランジスタ１１のドレイン端子とキャパシタＣＡＰの他端と出力端子４９とは互いに接続されている。なお、これらを互いに接続する配線を出力用配線ＷＯＵＴという。
　次に、各構成要素の単位回路ＳＲｉにおける機能について説明する。薄膜トランジスタＴ２は、クリア信号Ｈ＿ＣＬＲがハイレベルになっているときに、第１ノードｎｅｔＡの電圧をローレベルにする。薄膜トランジスタＴ１は、セット信号Ｓがハイレベルになっているときに、第１ノードｎｅｔＡの電圧をハイレベルにする。薄膜トランジスタＴ１１（出力用薄膜トランジスタ）は、第１ノードｎｅｔＡの電圧がハイレベルになっているときに、第１クロックＣＫＡの電圧を出力端子４９に出力する。薄膜トランジスタＴ３は、第２クロックＣＫＢがハイレベルになっているときに、第２ノードｎｅｔＢの電圧をハイレベルにする。
　薄膜トランジスタＴ４は、第１ノードｎｅｔＡの電圧がハイレベルになっているときに、第２ノードｎｅｔＢの電圧をローレベルにする。この単位回路ＳＲｉの出力端子４９に接続されたゲートバスラインＧＬが選択されている期間に仮に第２ノードｎｅｔＢがハイレベルになって薄膜トランジスタＴ５がオン状態になると、第１ノードｎｅｔＡの電圧が低下して薄膜トランジスタＴ１１がオフ状態となる。そのような現象を防止するために薄膜トランジスタＴ４が設けられている。
　薄膜トランジスタＴ６は、クリア信号Ｈ＿ＣＬＲがハイレベルになっているときに、第２ノードｎｅｔＢの電圧をローレベルにする。仮に薄膜トランジスタＴ６が設けられていなければ、選択期間以外の期間に、第２ノードｎｅｔＢの電圧は常にハイレベルとなり薄膜トランジスタＴ５にバイアス電圧がかかり続けることになる。そうすると、薄膜トランジスタＴ５の閾値電圧が上昇し、薄膜トランジスタＴ５はスイッチとして充分に機能しなくなる。このような現象を防止するために薄膜トランジスタＴ６が設けられている。
　薄膜トランジスタＴ５（放電用トランジスタ）は、第２ノードｎｅｔＢの電圧がハイレベルになっているときに、第１ノードｎｅｔＡの電圧をローレベルにする。薄膜トランジスタＴ９は、リセット信号Ｒがハイレベルになっているときに、第１ノードｎｅｔＡの電圧をローレベルにする。薄膜トランジスタＴ１０は、リセット信号Ｒがハイレベルになっているときに、出力用配線ＷＯＵＴの電圧をローレベルにする。薄膜トランジスタＴ７は、第２クロックＣＫＢがハイレベルになっているときに、出力用配線ＷＯＵＴの電圧をローレベルにする。出力用配線ＷＯＵＴの電圧がローレベルのときには、出力端子４９から出力される出力信号ＧＯＵＴｉはローレベルになる。キャパシタＣＡＰは、この単位回路ＳＲｉの出力端子４９に接続されたゲートバスラインＧＬｉが選択されている期間に第１ノードｎｅｔＡの電圧をハイレベルに維持するための補償容量として機能する。
　なお、セット信号Ｓは、前段（ｉ－１）段目の単位回路ＳＲ（ｉ－１）の出力信号ＧＯＵＴ（ｉ－１）であるが、１段目の単位回路ＳＲ１においてはゲートスタートパルス信号Ｈ＿ＧＳＰである。また、リセット信号Ｒは、次段（ｉ＋１）段目の単位回路ＳＲ（ｉ＋１）の出力信号ＧＯＵＴ（ｉ＋１）であるが、ｎ段目の単位回路ＳＲｎにおいてはクリア信号Ｈ＿ＣＬＲである。
　次に、ｉ段目の単位回路ＳＲｉの動作について説明する。図７は、シフトレジスタ５１の動作を説明するための信号波形図である。図７に示すように、時点ｔ１２において、第１および第２クロックＣＫＡ、ＣＫＢと共に、セット信号Ｓのパルスとして（ｉ－１）段目の単位回路ＳＲ（ｉ－１）の出力信号ＧＯＵＴ（ｉ－１）が単位回路ＳＲｉに与えられる。薄膜トランジスタＴ１はダイオード接続となっているので、このセット信号Ｓのパルスによって、第１ノードｎｅｔＡはプリチャージされる。この期間に、薄膜トランジスタＴ４はオン状態となるので第２ノードｎｅｔＢの電圧はローレベルとなる。また、この期間に、リセット信号Ｒとなる（ｉ＋１）段目の単位回路ＳＲ（ｉ＋１）の出力信号ＧＯＵＴｉ＋１はローレベルになっている。このため、薄膜トランジスタＴ９および薄膜トランジスタＴ１０はオフ状態になり、プリチャージによって上昇した第１ノードｎｅｔＡの電圧がこの期間に低下することはない。
　時点ｔ１３において、第１クロックＣＫＡがローレベルからハイレベルに変化する。ここで、薄膜トランジスタＴ１１のソース端子にはハイレベルの第１クロックＣＫＡが与えられており、また、薄膜トランジスタＴ１１のゲート－ソース間には寄生容量（図示しない）が存在する。このため、薄膜トランジスタＴ１１のソース電圧の上昇に従って、第１ノードｎｅｔＡの電圧もブートストラップ効果により上昇する。その結果、薄膜トランジスタＴ１１はオン状態となる。第１クロックＣＫＡはハイレベルの状態を維持するので、出力信号ＧＯＵＴｉはハイレベルとなる。これにより、このハイレベルの出力信号ＧＯＵＴｉが走査信号Ｇ（ｉ）として出力され、ゲートバスラインＧＬｉが選択状態になる。その結果、ゲートバスラインＧＬｉに接続された画素形成部９０において液晶容量Ｃｌｃへの画像信号の書き込みが行われる。なお、この期間も、薄膜トランジスタＴ９および薄膜トランジスタＴ１０はオフ状態であるので、第１ノードｎｅｔＡの電圧が低下することはない。
　時点ｔ１４において、第１クロックＣＫＡはハイレベルからローレベルに変化する。また、第２クロックＣＫＢはローレベルからハイレベルに変化する。さらに、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９、Ｔ１０がオン状態になる。薄膜トランジスタＴ９がオン状態になれば、第１ノードｎｅｔＡの電圧が基準電圧ＶＳＳになるので、薄膜トランジスタＴ１１はオフ状態になる。また、薄膜トランジスタＴ１０がオン状態になれば、出力用配線ＷＯＵＴの電圧が基準電圧ＶＳＳになるので、出力端子４９から出力される出力信号ＧＯＵＴｉの電圧は基準電圧ＶＳＳまで低下する。なお、図６およびその説明では、基準電圧Ｈ＿ＶＳＳを簡略化し、基準電圧ＶＳＳとして表す。
　このような動作が繰り返されることにより、シフトレジスタ５１において、１段目の単位回路ＳＲ１の第１ノードｎｅｔＡ１からｎ段目の単位回路ＳＲｎの第１ノードｎｅｔＡｎまで、その電圧が順にブートストラップ効果によって大きく上昇し、１段目～ｎ段目の単位回路ＳＲ１～ＳＲｎからそれぞれ出力される出力信号ＧＯＵＴ（１）～ＧＯＵＴ（ｎ）が所定期間ずつ順にハイレベルになる。
　以上のようにして、１水平走査期間だけハイレベルとなる出力信号ＧＯＵＴが各単位回路ＳＲ１～ＳＲｎから出力され、当該出力信号ＧＯＵＴ１～ＧＯＵＴｎが走査信号Ｇ（１）～Ｇ（ｎ）として対応するゲートバスラインＧＬ１～ＧＬｎにそれぞれ与えられる。
　上述のように、入力端子４０にハイレベルのクリア信号Ｈ＿ＣＬＲを入力することにより、第１ノードｎｅｔＡ、および第２ノードｎｅｔＢだけでなく、出力用配線ＷＯＵＴの電圧も基準電圧ＶＳＳになる。しかし、本発明は、薄膜トランジスタの閾値電圧がシフトすることによって劣化することを防止するための発明である。そこで、以下の実施形態においては、出力用配線ＷＯＵＴの電圧が基準電圧ＶＳＳになることについての説明を省略し、第１ノードｎｅｔＡ、および第２ノードｎｅｔＢの電圧が基準電圧ＶＳＳになることについてのみ説明する。
＜１．５　効果＞
　本実施形態によれば、ゲートドライバ５０は、ｎ番目のゲートバスラインＧＬｎを走査し、駆動期間の終了直前にすべての単位回路ＳＲ１～ＳＲｎの薄膜トランジスタＴ２、Ｔ６、Ｔ８にハイレベルのクリア信号Ｈ＿ＣＬＲを印加する。これにより、薄膜トランジスタＴ２、Ｔ６、Ｔ８がオン状態になり、各単位回路ＳＲ１～ＳＲｎ内の第１ノードｎｅｔＡ、第２ノードｎｅｔＢ、および出力用配線ＷＯＵＴの電圧が基準電圧ＶＳＳになる。その結果、第１ノードｎｅｔＡに接続された薄膜トランジスタＴ１１、および第２ノードｎｅｔＢに接続された薄膜トランジスタＴ５の各ゲート端子に基準電圧ＶＳＳが印加されるので、休止期間が長時間になっても、薄膜トランジスタＴ５、Ｔ１１のゲート端子に電圧が長時間印加されることがなくなる。このため、薄膜トランジスタＴ５、Ｔ１１の劣化が進むことを防止することができる。
　また、休止期間においても、レベルシフタ７０からゲートドライバ５０に、ローレベルの第１および第２ゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２などの制御信号が与えられるので、各単位回路ＳＲ１～ＳＲｎの出力信号ＧＯＵＴ１～ＧＯＵＴｎもローレベルになる。このため、第１および第２ノードｎｅｔＡ、ｎｅｔＢは休止期間への移行直前の電圧である基準電圧ＶＳＳを保持する。このように、休止期間が長時間になっても薄膜トランジスタＴ５、Ｔ１１のゲート端子に電圧が長時間印加されることがなくなり、休止期間において薄膜トランジスタＴ５、Ｔ１１の劣化が進むことを防止することができる。
　また、Ｉｎ－Ｇａ－Ｚｎ－Ｏなどの酸化物半導体を半導体層とする薄膜トランジスタは、アモルファスシリコンを半導体層とする薄膜トランジスタと比較して、オフ時のリーク電流が少ない。このため、駆動期間の最後に単位回路ＳＲ内の第１ノードｎｅｔＡおよび第２ノードｎｅｔＢに電荷が蓄積された状態で長時間の休止期間に移行すれば、第１ノードｎｅｔＡおよび第２ノードｎｅｔＢに残された電荷により電圧がゲート端子に印加され続け、薄膜トランジスタＴ５、Ｔ１１の劣化が進む。そこで、駆動期間の最後に第１ノードｎｅｔＡおよび第２ノードｎｅｔＢに残された電荷を抜くためにハイレベルの電圧を第１ノードｎｅｔＡおよび第２ノードｎｅｔＢにそれぞれ接続された薄膜トランジスタＴ２、Ｔ６に与えた後に休止期間に移行すれば、第１ノードｎｅｔＡおよび第２ノードｎｅｔＢに残された電荷を抜くことができる。これにより、第１ノードｎｅｔＡおよび第２ノードｎｅｔＢの電圧を確実に基準電圧ＶＳＳにし、休止期間において薄膜トランジスタＴ５、Ｔ１１の劣化が進むことを防止することができる。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏなどの酸化物半導体を半導体層とする薄膜トランジスタを用いてゲートドライバ５０を構成することにより、額縁面積を縮小したり高精細化を実現したりすることができる。
＜２．第２の実施形態＞
　本発明の第２の実施形態について説明する。液晶表示装置の全体構成、ゲートドライバ５０の構成、およびゲートドライバ５０に含まれる単位回路ＳＲ１～ＳＲｎの構成は、第１の実施形態の場合と同様であるので、それらの図および説明を省略する。
＜２．１　ゲートドライバの動作＞
　図８は、本実施形態のゲートドライバ５０の動作を説明するための信号波形図である。図８に示すように、液晶表示装置は駆動期間と休止期間とを交互に繰り返しながら表示部３５に画像を表示する。駆動期間におけるゲートドライバ５０の動作は、上記第１の実施形態の場合と同じであるので、説明を省略する。しかし、休止期間の長さは、第１の実施形態の場合よりも長くなっている。例えば、第１の実施形態では、休止期間の長さを駆動期間の長さと同じ１フレーム期間とした。しかし、本実施形態では、休止期間の長さを例えば３フレーム期間とする。
　このように、休止期間が長くなったときには、次のような問題が生じる可能性がある。第１の実施形態では、駆動期間の終了直前に、すべての単位回路ＳＲ１～ＳＲｎの入力端子４０にハイレベルのクリア信号Ｈ＿ＣＬＲを印加することによって、休止期間中に第１ノードｎｅｔＡ、および第２ノードｎｅｔＢの電圧がいずれも基準電圧ＶＳＳになるようにした。しかし、休止期間中には、第１および第２ノードｎｅｔＡ、ｎｅｔＢはフローティング状態になっているので、休止期間の途中で何らかのノイズが少なくともいずれかの単位回路ＳＲに入り、第１または第２ノードｎｅｔＡ、ｎｅｔＢに電圧が印加される場合がある。第１または第２ノードｎｅｔＡ、ｎｅｔＢに、ノイズに起因する電圧が印加されれば、各ノードはフローティング状態であるので、印加された電圧は休止期間が終了するまで薄膜トランジスタＴ５または薄膜トランジスタＴ１１のゲート端子に印加され続ける。このように、電圧が長時間に渡ってゲート端子に印加され続けた薄膜トランジスタＴ５、Ｔ１１において、閾値電圧がシフトし、薄膜トランジスタＴ５、Ｔ１１の劣化が進む。
　そこで、休止期間が１フレーム期間よりも長い場合、駆動期間の終了直前にハイレベルのクリア信号Ｈ＿ＣＬＲを印加するだけでなく、さらに休止期間に移行後も、例えば１フレーム期間ごとにハイレベルのクリア信号Ｈ＿ＣＬＲを印加する。図８では、１フレーム期間の駆動期間と、その後に続く３フレーム期間の休止期間とが交互に繰り返される駆動において、休止期間が終了するまで、１フレーム期間ごとにハイレベルのクリア信号Ｈ＿ＣＬＲをすべての単位回路ＳＲ１～ＳＲｎの入力端子４０に印加することを繰り返す。これにより、すべての単位回路ＳＲ１～ＳＲｎの第１および第２ノードｎｅｔＡ、ｎｅｔＢの電圧が基準電圧ＶＳＳになると共に、出力用配線ＷＯＵＴのレベルも基準電圧ＶＳＳになるので、出力端子４９から出力される出力信号ＧＯＵＴのレベルも基準電圧ＶＳＳになる。
　なお、上記説明では、休止期間を３フレーム期間とした。しかし、休止期間の長さはこれに限定されず、３フレーム期間よりも短くしてもよく、あるいは長くしてもよい。また、休止期間にハイレベルのクリア信号Ｈ＿ＣＬＲを印加する時点を、１フレーム期間ごとにその終了直前とした。しかし、クリア信号Ｈ＿ＣＬＲを印加する時点はこれに限定されず、例えば２フレーム期間ごとにその終了直前に印加するなどしてもよい。
＜２．２　効果＞
　本実施形態によれば、駆動期間だけでなく休止期間においても、１フレーム期間の終了直前ごとにハイレベルのクリア信号Ｈ＿ＣＬＲがすべての単位回路ＳＲ１～ＳＲｎの入力端子４０に印加される。これにより、休止期間の途中で何らかのノイズが入り、少なくともいずれかの単位回路ＳＲの第１ノードｎｅｔＡまたは第２ノードｎｅｔＢに電圧が印加された場合にも、各単位回路ＳＲ１～ＳＲｎの第１ノードｎｅｔＡおよび第２ノードｎｅｔＢの電圧はその都度基準電圧ＶＳＳになるので、薄膜トランジスタＴ５、Ｔ１１のゲート端子に電圧が印加され続けることはない。このため、休止期間が長時間になる場合でも、薄膜トランジスタＴ５、Ｔ１１の閾値電圧のシフトがなくなり、薄膜トランジスタＴ５、Ｔ１１の劣化が進むことを防止することができる。
＜３．第３の実施形態＞
　本発明の第３の実施形態について説明する。図９は、本実施形態に係る液晶表示装置の休止期間における構成を示すブロック図である。なお、駆動期間における本実施形態に係る液晶表示装置の構成を示すブロック図は、図１に示すブロック図と同じであるので、それらの図および説明を省略する。
　図９を参照して、休止期間における液晶表示装置の動作を説明する。図９に示す各構成要素のうち、図１に示す構成要素と同じ構成要素については、同じ参照符号を付してその説明を省略する。電源回路８０内には、ローレベルの電圧ＶＧＬを生成するＶＧＬ生成部８１と、ハイレベルの電圧ＶＧＨを生成するＶＧＨ生成部８２とが含まれている。そこで、本実施形態では、休止期間において、ＶＧＨ生成部８２の動作を停止させ、ＶＧＬ生成部８１のみを動作させる。
　このように、休止期間に電源回路８０のＶＧＨ生成部８２の動作を停止する理由を説明する。低電圧から高電圧を生成する電源回路８０として、高周波のスイッチング信号を使用するスイッチングレギュレータやチャージポンプなどが使用される場合が多い。電源回路８０を休止期間にも動作させる場合には、この高周波信号は、休止期間中に、電源回路８０とゲートドライバ５０とを接続する配線を介して各単位回路ＳＲ１～ＳＲｎにノイズとして入り、フローティング状態になっている第１ノードｎｅｔＡ、または第２ノードｎｅｔＢの電圧をハイレベルにする場合がある。
　そこで、駆動期間から休止期間に移行する際に、電源回路８０のＶＧＨ生成部８２の動作を停止させ、ＶＧＬ生成部８１のみを動作させる。その結果、休止期間において、電源回路８０は電圧ＶＧＬのみをレベルシフタ７０に出力する。この場合、レベルシフタ７０は動作を停止するので、レベルシフタ７０とゲートドライバ５０を接続する配線の電圧は、ローレベルである電圧ＶＧＬのレベルに固定される。これにより、休止期間の途中で発生した電源回路８０のノイズは、配線を介して各単位回路ＳＲ１～ＳＲｎに入らなくなり、各単位回路ＳＲ１～ＳＲｎの第１ノードｎｅｔＡおよび第２ノードｎｅｔＢに、ノイズに起因する電圧が印加されなくなる。
　また、休止期間が長い場合には、第２の実施形態の場合と同様に、休止期間において、例えば１フレーム期間ごとに、電源回路８０のＶＧＨ生成部８２を動作させ、ローレベルの電圧ＶＧＬと共に、ハイレベルの電圧ＶＧＨをレベルシフタ７０に与える。これにより、レベルシフタ７０は、ハイレベルのクリア信号Ｈ＿ＣＬＲを生成して各単位回路ＳＲ１～ＳＲｎに与えるので、各単位回路ＳＲ１～ＳＲｎの第１ノードｎｅｔＡおよび第２ノードｎｅｔＢの電圧は基準電圧ＶＳＳになる。この場合のゲートドライバ５０の動作を説明するための信号波形図は、図８に示す信号波形図と同じであるので省略する。
　なお、液晶表示装置の動作を示す信号波形図、ゲートドライバ５０の構成、およびその動作は、第１の実施形態と同様であるので、それらの図および説明を省略する。
＜３．１　効果＞
　本実施形態によれば、駆動期間においては、電源回路８０のＶＧＬ生成部８１およびＶＧＨ生成部８２を動作させるので、レベルシフタ７０は、駆動期間の最後に、ハイレベルのクリア信号Ｈ＿ＣＬＲを単位回路ＳＲ１～ＳＲｎに同時に与えて、第１ノードｎｅｔＡおよび第２ノードｎｅｔＢの電圧を基準電圧ＶＳＳにする。このため、休止期間が長時間になっても、薄膜トランジスタＴ５およびＴ１１のゲート端子に電圧が長時間印加されることがなくなり、薄膜トランジスタＴ５およびＴ１１の劣化が進むことを防止することができる。
　また、休止期間においては、ＶＧＨ生成部８２は動作を停止し、ＶＧＬ生成部８１は動作してローレベルの電圧ＶＧＬを出力する。このため、ＶＧＨ生成部８２の動作時に発生するスイッチングノイズがなくなるので、スイッチングノイズに起因する電圧が第１および第２ノードｎｅｔＡ、ｎｅｔＢに印加されにくくなり、薄膜トランジスタＴ５、Ｔ１１の劣化が進むことをより防止することができる。
　レベルシフタ７０は動作を停止し、ＶＧＬ生成部８１から出力されるローレベルの電圧ＶＧＬがレベルシフタ７０とゲートドライバ５０とを接続する配線に印加され、配線は電圧ＶＧＬに固定される。このため、配線から単位回路ＳＲ１～ＳＲｎにノイズが入りにくくなり、ノイズに起因する電圧が第１および第２ノードｎｅｔＡ、ｎｅｔＢに印加されにくくなる。
　さらに、休止期間において電源回路８０のＶＧＨ生成部８２は動作を停止するので、休止期間における液晶表示装置の消費電力を低減することができる。
＜４．第４の実施形態＞
　本発明の第４の実施形態について説明する。図１０は、本実施形態に係る液晶表示装置の休止期間における構成を示すブロック図である。本実施形態に係る液晶表示装置には、表示制御回路６０内に選択信号生成部６１が設けられていることを除いて、図１に示す液晶表示装置と同じである。そこで、図１０に示す構成要素のうち、図１に示す構成要素と同じ構成要素にそれぞれ同じ参照符号を付し、それらの説明を省略する。
　図１０に示すように、表示制御回路６０内に設けられた選択信号生成部６１は、選択信号ＳＥＬを生成して電源回路８０とレベルシフタ７０に出力する。電源回路８０のＶＧＨ生成部８２は、選択信号ＳＥＬがハイレベルの時に動作し、ローレベルになると動作を停止する。レベルシフタ７０は、選択信号ＳＥＬがハイレベルのときには、電圧ＶＧＨと電圧ＶＧＬとに基づいて第１ゲートクロック信号Ｈ＿ＧＣＫ１、第２ゲートクロック信号Ｈ＿ＧＣＫ２等の制御信号のレベルシフトを行い、選択信号ＳＥＬがローレベルのときには、レベルシフタ７０は動作を停止する。
　このため、選択信号生成部６１は、駆動期間にはハイレベルの選択信号ＳＥＬを出力する。そして、休止期間に移行すると、１フレーム期間ごとにその終了直前だけハイレベルの選択信号ＳＥＬを出力し、その他の期間にはローレベルの信号を出力する。その結果、休止期間には、１フレーム期間ごとにその終了直前にハイレベルのクリア信号Ｈ＿ＣＬＲがすべての単位回路ＳＲ１～ＳＲｎに与えられる。これにより、１フレーム期間ごとに、各単位回路内の第１および第２ノードｎｅｔＡ、ｎｅｔＢの電圧が基準電圧ＶＳＳになる。
　図１１は、本実施形態におけるゲートドライバ５０の動作を示す信号波形図である。図１１に示すように、駆動期間における信号波形は、クリア信号Ｈ＿ＣＬＲが常にハイレベルであることを除いて上記第１の実施形態の場合と同様であるので、その説明を省略する。
　次に、休止期間に移行すれば、各１フレーム期間の終了直前に選択信号ＳＥＬがハイレベルになる。選択信号ＳＥＬがハイレベルになったときに、電源回路８０のＶＧＨ生成部８２もハイレベルの電圧ＶＧＨをレベルシフタ７０に与えるので、レベルシフタ７０はハイレベルのクリア信号Ｈ＿ＣＬＲを出力する。このハイレベルのクリア信号Ｈ＿ＣＬＲはゲートドライバ５０内のすべての単位回路ＳＲ１～ＳＲｎに与えられる。
　なお、休止期間が短い場合には、第１の実施形態の場合と同様に、休止期間には、レベルシフタ７０はハイレベルのクリア信号Ｈ＿ＣＬＲを出力しない。このため、各単位回路ＳＲ１～ＳＲｎの第１ノードｎｅｔＡおよび第２ノードｎｅｔＢの電圧は、駆動期間の最後に印加された基準電圧ＶＳＳになっている。この場合のゲートドライバ５０の動作を説明するための信号波形図は、図５に示す信号波形図と同じであるので省略する。
　なお、ゲートドライバ５０の構成およびその動作は第１の実施形態の場合と同様なので、それらの説明は省略する。
＜４．１　効果＞
　本実施形態によれば、駆動期間には、ハイレベルの選択信号ＳＥＬが電源回路８０およびレベルシフタ７０に与えられるので、電源回路８０はハイレベルの電圧ＶＧＨおよびローレベルの電圧ＶＧＬをレベルシフタ７０に与える。これにより、レベルシフタ７０は、駆動期間の最後に、ハイレベルのクリア信号Ｈ＿ＣＬＲを単位回路ＳＲ１～ＳＲｎに同時に与え、第１ノードｎｅｔＡおよび第２ノードｎｅｔＢの電圧を基準電圧ＶＳＳにする。このため、休止期間が長時間になっても、薄膜トランジスタＴ５、Ｔ１１のゲート端子に電圧が長時間印加されることがなくなり、薄膜トランジスタＴ５、Ｔ１１の劣化が進むことを防止することができる。
　また、休止期間には、選択信号ＳＥＬはローレベルになるので、ＶＧＨ生成部８２は動作を停止し、ＶＧＬ生成部８１のみが動作してローレベルの電圧ＶＧＬを出力する。このため、ＶＧＨ生成部８２の動作時に発生するスイッチングノイズがなくなるので、スイッチングノイズに起因する電圧が第１ノードｎｅｔＡおよび第２ノードｎｅｔＢに印加されにくくなり、薄膜トランジスタＴ５、Ｔ１１の劣化が進むことをより防止することができる。
　レベルシフタ７０は動作を停止し、ＶＧＬ生成部８１から出力されるローレベルの電圧ＶＧＬがレベルシフタ７０とゲートドライバ５０とを接続する配線に印加され、配線の電圧はローレベルに固定される。このため、配線から単位回路ＳＲ１～ＳＲｎにノイズが入りにくくし、ノイズに起因する電圧が第１ノードｎｅｔＡおよび第２ノードｎｅｔＢに印加されにくくなる。
　また、休止期間において電源回路８０のＶＧＨ生成部８２は動作を停止するので、休止期間における液晶表示装置の消費電力を低減することができる。
　本発明は、休止駆動時において薄膜トランジスタの劣化を防止することが可能なゲートインパネル方式の表示装置に適用される。
　１０…液晶パネル
　２０…プリント基板
　３０…ソースドライバ（データ信号線駆動回路）
　３１…ＴＣＰ
　４０…表示部
　５０…ゲートドライバ（走査信号線駆動回路）
　６０…表示制御回路
　６１…選択信号生成部
　７０…レベルシフタ
　８０…電源回路
　８１…ＶＧＬ生成部（第２電圧生成部）
　８２…ＶＧＨ生成部（第１電圧生成部）
　９０…画素形成部
　ＧＬ…ゲートバスライン（走査信号線）
　Ｈ＿ＣＬＲ…クリア信号
　ＳＬ…ソースバスライン（データ信号線）
　ＳＲ…単位回路
　Ｔ５…薄膜トランジスタ（放電用薄膜トランジスタ）
　Ｔ１１…薄膜トランジスタ（出力用薄膜トランジスタ）

Claims (11)

  1. 　所定の周期で駆動期間と休止期間を交互に繰り返す休止駆動を行う表示装置であって、
    　複数の走査信号線および前記複数の走査信号線と交差する複数のデータ信号線と、
    　前記複数の走査信号線および前記複数のデータ信号線の交差点のそれぞれに対応してマトリクス状に配置された複数の画素形成部と、
    　第１の状態と第２の状態とを有する多段接続された複数の単位回路を順に第１の状態とすることにより、アクティブな走査信号を前記複数の走査信号線に順に出力するシフトレジスタを含む走査信号線駆動回路と、
    　選択された走査信号線に接続された前記画素形成部に画像信号を書き込むために、前記複数のデータ信号線に前記画像信号を印加するデータ信号線駆動回路と、
    　ハイレベルの電圧を生成するための第１電圧生成部とローレベルの電圧を生成するための第２電圧生成部とを含む電源回路と、
    　外部から送信される第１制御信号および画像データに基づいて、前記走査信号線駆動回路の動作を制御するための第２制御信号と、前記データ信号線駆動回路の動作を制御するための第３制御信号とを生成する表示制御回路と、
    　前記第１電圧生成部から与えられる前記ハイレベルの電圧と、前記第２電圧生成部から与えられる前記ローレベルの電圧とに基づいて、前記表示制御回路から与えられる前記第２制御信号のレベルを調整し、前記走査信号線駆動回路に出力するレベルシフタとを備え、
    　前記複数の単位回路は、休止期間にフローティング状態になる複数のノードと、ゲート端子が前記複数のノードにそれぞれ接続された複数の薄膜トランジスタとを含み、
    　前記レベルシフタは、前記駆動期間において、前記走査信号線駆動回路が前記複数の走査信号線に前記アクティブな走査信号を順に印加するように出力し、次に前記ハイレベルの電圧と前記ローレベルの電圧とに基づいて生成されたアクティブなクリア信号を前記複数の単位回路に同時に与えることにより前記複数のノードの電圧を基準電圧にした後に、前記休止期間に移行することを特徴とする、表示装置。
  2. 　前記複数のノードは、第１ノードと第２ノードとを含み、
    　前記複数の薄膜トランジスタは、ゲート端子が前記第１ノードにそれぞれ接続され、前記アクティブな走査信号を出力するための出力用薄膜トランジスタと、ゲート端子が前記第２ノードに接続され、前記第１ノードの電圧をそれぞれ基準電圧にするための放電用薄膜トランジスタとを含み、
    　前記アクティブなクリア信号は、前記複数の単位回路に含まれる前記第１ノードおよび前記第２ノードの電圧を同時に基準電圧にすることを特徴とする、請求項１に記載の表示装置。
  3. 　前記複数の単位回路は、第１クロックおよび第２クロックに基づいて順に第１の状態になり、
    　前記出力用薄膜トランジスタは、前記アクティブな走査信号として前記第１のクロックをそれぞれ出力し、
    　前記放電用薄膜トランジスタは、前記第２クロックがアクティブになったとき、オン状態になって前記第１ノードの電圧をそれぞれ基準電圧にし、
    　前記レベルシフタは、前記駆動期間において、前記走査信号線駆動回路が前記複数の走査信号線に前記アクティブな走査信号を順に印加するように前記第１および第２クロックを出力することを特徴とする、請求項２に記載の表示装置。
  4. 　前記レベルシフタは、前記休止期間において、前記第１および第２電圧生成部からそれぞれ与えられる前記ハイレベルおよびローレベルの電圧に基づいて生成されたローレベルの前記第２制御信号を前記走査信号線駆動回路に与えることを特徴とする、請求項１に記載の表示装置。
  5. 　前記レベルシフタは、前記休止期間において、所定の周期ごとに前記アクティブなクリア信号を生成し、前記複数の単位回路に同時に与えることにより前記複数のノードの電圧をそれぞれ基準電圧にすることを特徴とする、請求項４に記載の表示装置。
  6. 　前記電源回路は、前記駆動期間には前記第１および第２電圧生成部を動作させて前記ハイレベルの電圧と前記ローレベルの電圧とを前記レベルシフタに出力し、前記休止期間には前記第１電圧生成部の動作を停止させると共に、前記第２電圧生成部を動作させて前記ローレベルの電圧を前記レベルシフタに出力し、
    　前記レベルシフタは、前記休止期間において動作を停止し、前記レベルシフタと前記走査信号線駆動回路とを接続する配線の電圧をローレベルに固定することを特徴とする、請求項１に記載の表示装置。
  7. 　前記電源回路は、前記休止期間において、所定の周期ごとに前記第１電圧生成部を動作させることにより前記ハイレベルの電圧を前記レベルシフタに与え、
    　前記レベルシフタは、前記休止期間において、前記第１および第２電圧生成部からそれぞれ与えられる前記ハイレベルおよびローレベルの電圧に基づいて生成した前記アクティブなクリア信号を前記複数の単位回路に同時に与えることにより前記複数のノードの電圧をそれぞれ基準電圧にすることを特徴とする、請求項６に記載の表示装置。
  8. 　前記表示制御回路は、前記電源回路および前記レベルシフタを動作させるためのアクティブな選択信号を生成する選択信号生成部を含み、
    　前記選択信号生成部は、前記電源回路および前記レベルシフタに、前記駆動期間には前記アクティブな選択信号を出力し、前記休止期間には非アクティブな選択信号を出力し、
    　前記電源回路は、前記駆動期間には前記アクティブな選択信号に基づいて前記第１および第２電圧生成部を動作させて前記ハイレベルの電圧および前記ローレベルの電圧を前記レベルシフタに出力し、前記休止期間には前記非アクティブな選択信号に基づいて、前記第１電圧生成部の動作を停止させると共に、前記第２電圧生成部を動作させて前記ローレベルの電圧を前記レベルシフタに出力し、
    　前記レベルシフタは、前記休止期間において動作を停止し、前記レベルシフタと前記走査信号線駆動回路とを接続する配線の電圧をローレベルに固定することを特徴とする、請求項１に記載の表示装置。
  9. 　前記選択信号生成部は、前記休止期間において、所定の周期ごとに前記アクティブな選択信号を生成して前記電源回路および前記レベルシフタに与え、
    　前記レベルシフタは、前記休止期間において、前記第１および第２電圧生成部からそれぞれ与えられる前記ハイレベルおよびローレベルの電圧に基づいて生成された前記アクティブなクリア信号を前記複数の単位回路に同時に与えることにより、前記複数のノードの電圧をそれぞれ基準電圧にすることを特徴とする、請求項８に記載の表示装置。
  10. 　前記画素形成部および前記複数の単位回路に含まれる薄膜トランジスタの半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏからなることを特徴とする、請求項１に記載の表示装置。
  11. 　所定の周期で駆動期間と休止期間を交互に繰り返す休止駆動を行う表示装置の駆動方法であって、
    　複数の走査信号線および前記複数の走査信号線と交差する複数のデータ信号線と、
    　前記複数の走査信号線および前記複数のデータ信号線の交差点のそれぞれに対応してマトリクス状に配置された複数の画素形成部と、
    　第１の状態と第２の状態とを有する多段接続された複数の単位回路を、第１および第２クロック信号に基づいて順に第１の状態とすることにより、前記複数の走査信号線にアクティブな走査信号を順に出力するシフトレジスタを含む走査信号線駆動回路と、
    　選択された走査信号線に接続された前記画素形成部に画像信号を書き込むために、前記複数のデータ信号線に前記画像信号を印加するデータ信号線駆動回路と、
    　ハイレベルの電圧を生成するための第１電圧生成部とローレベルの電圧を生成するための第２電圧生成部とを含む電源回路と、
    　外部から送信される第１制御信号および画像データに基づいて、前記走査信号線駆動回路の動作を制御するための第２制御信号と、前記データ信号線駆動回路の動作を制御するための第３制御信号とを生成する表示制御回路と、
    　前記第１電圧生成部から与えられる前記ハイレベルの電圧と、前記第２電圧生成部から与えられる前記ローレベルの電圧とに基づいて、前記表示制御回路から与えられる前記第２制御信号のレベルを調整し、前記走査信号線駆動回路に出力するレベルシフタとを備え、
    　前記複数の単位回路は、前記休止期間にフローティング状態になる複数のノードと、ゲート端子が前記複数のノードにそれぞれ接続された複数の薄膜トランジスタとを含み、
    　前記駆動期間において、前記複数の走査信号線に前記アクティブな走査信号を順に印加するステップと
    　前記駆動期間の最後に、前記電源回路から出力された前記ハイレベルの電圧およびローレベルの電圧に基づいて生成されたアクティブなクリア信号を前記複数の単位回路に同時に与えることにより前記複数のノードの電圧を同時に基準電圧にするステップと、
    　前記駆動期間の終了後に、前記休止期間に移行するステップとを有することを特徴とする、表示装置の駆動方法。
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