JP4638117B2 - 表示装置およびその駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置およびその駆動方法に関する。
【0002】
【従来の技術】
従来、アクティブマトリクス型の表示装置は、例えば図10に示すように、マトリクス状に配された画素を有するアクティブマトリクスパネル101と、該アクティブマトリクスパネル101内のデータ信号線(図示せず)を駆動する信号線駆動回路102と、該アクティブマトリクスパネル101内の走査線(図示せず)を駆動する走査線駆動回路103と、上記信号線駆動回路102に転送するデジタル映像信号を格納するフレームメモリ104と、上記信号線駆動回路102にてデジタル映像信号をアナログ信号に変換するための信号(レベル電圧)を生成するアナログ回路105とを備えている。
【0003】
上記表示装置は、さらに、ドットクロック発振回路(DCK発振回路)106、Hカウンタ107、Vカウンタ108を備えている。
【0004】
上記DCK発振回路106は、フレームメモリ104に格納されたデジタル映像信号を信号線駆動回路102にフレーム単位で転送させるためのドットクロックを発振する回路である。このDCK発振回路106から発振されたドットクロックは、信号線駆動回路102に供給され、映像信号のサンプリングクロックとして使用される。
【0005】
また、上記DCK発振回路106から発振されたドットクロックは、Hカウンタ107にも供給される。該Hカウンタ107は、供給されたドットクロックに基づいて水平同期系信号を生成し、信号線駆動回路102及び走査線駆動回路103に供給するようになっている。
【0006】
上記水平同期系信号は、信号線駆動回路102において、映像信号のアクティブマトリクスパネル101への出力タイミング信号として使用され、走査線駆動回路103において、走査信号のアクティブマトリクスパネル101への出力タイミング信号として使用される。
【0007】
また、上記Hカウンタ107で生成された水平同期系信号は、Vカウンタ108に供給される。このVカウンタ108では、上記水平同期系信号から垂直同期系信号生成し、走査線駆動回路103に供給し、走査線の走査スタートのタイミングを制御するタイミング信号として使用される。
【0008】
上記構成の表示装置において、DCK発振回路106にて発振されるドットクロック(DCK)と、Hカウンタ107にて生成される水平同期系信号(Hsync)と、Vカウンタ108にて生成される垂直同期系信号(Vsync)との信号波形は、図11に示すようになる。
【0009】
なお、DCKは、他の信号(Hsync、Vsync)に比べて高速であるので、図11に示す波形図では、周期が詰まった状態(黒塗り)の状態で示している。
【0010】
上記構成の表示装置は、図14(a)に示すようなタイミングでアクティブマトリクスパネル101内の走査信号線を駆動している。つまり、走査信号線G(0),G(1),G(2),G(3),…と順次、オン電圧を印加して各走査信号線に接続されたTFTをオンさせて表示を行う。ここで、何れかの走査線がオンしている期間を走査期間と称する。また、走査期間と走査期間との間には、帰線期間が存在する。
【0011】
ところで、アクティブマトリクスパネル101がホールド型表示素子として、例えばTFT液晶パネルである場合、図14(b)に示すように、走査期間と走査期間との間に液晶が電荷を保持している期間を設けることができる。この期間では、液晶は電荷を保持した状態であり、該液晶に電圧を印加する必要がない状態であるので、アクティブマトリクスパネル101を駆動するための駆動系回路を停止させることができる。したがって、この期間を休止期間と称する。
【0012】
上記のような駆動方法を実現する表示装置としては、例えば図12に示すように、駆動系回路としての、信号線駆動回路102、走査線駆動回路103、アナログ回路105の動作を停止させる休止制御回路109を設けた表示装置が考えられる。
【0013】
上記休止制御回路109は、Vカウンタ108で生成される垂直同期系信号から、図13に示すようなスキャン信号(Scan信号)を生成し、このScan信号を信号線駆動回路102、走査線駆動回路103、アナログ回路105に供給する。
【0014】
上記Scan信号は、走査期間はハイレベルとなり、休止期間はローレベルとなる2値の信号である。したがって、信号線駆動回路102、走査線駆動回路103、アナログ回路105は、供給されたScan信号がハイレベルのとき作動し、ローレベルのとき停止するようにすれば、休止期間における消費電力を低減できる。このような技術は、特開2001−312253号公報に開示されている。
【0015】
ここで、図14(a)に示す表示装置の駆動方法と、図14(b)に示す表示装置の駆動方法との消費電力について、図15(a)(b)を参照しながら以下に説明する。
【0016】
図15(a)は、図14(a)に示す表示装置の駆動方法における消費電力を示し、図15(b)は、図14(b)に示す表示装置の駆動方法における消費電力を示している。
【0017】
図14(a)に示す表示装置の駆動方法では、表示装置内の回路が常に動作していることになるので、図15(a)に示すように、1フレーム期間の消費電力がそのまま表示装置の平均消費電力となる。この場合、1フレーム期間で消費する電力を10mWとする。
【0018】
これに対して、図14(b)に示す表示装置の駆動方法では、表示装置内の回路のうち、信号線駆動回路102、走査線駆動回路103、アナログ回路105が非リフレッシュ期間(休止期間)に停止するように制御されているので、図15(b)に示すように、リフレッシュ期間(走査期間)の消費電力が高く、非リフレッシュ期間の消費電力が低くなり、表示装置の平均消費電力を下げることがきる。
【0019】
【発明が解決しようとする課題】
ところで、図12に示す表示装置では、走査フレームと非走査フレームとを決定するのに必要な信号(水平同期系信号、垂直同期系信号)をDCK発振回路106からのドットクロックに基づいて生成するようになっているので、非リフレッシュ期間であっても、上記DCK発振回路106は駆動している。
【0020】
しかも、上記DCK発振回路106は、リフレッシュ期間において使用される書き込みタイミング等の決めるタイミングクロック等の高速なクロックを生成するのに使用されているため、消費電力が大きい。
【0021】
したがって、図14(b)に示す表示装置の駆動方法を採用することにより、休止期間の消費電力を下げて、平均消費電力を低減するようにしているが、他の駆動系回路(信号線駆動回路102、走査線駆動回路103、アナログ回路105)よりも高速で駆動するDCK発振回路106が非リフレッシュ期間に駆動しているので、非リフレッシュ期間での大幅な消費電力の低減を図ることができないという問題が生じる。
【0022】
例えば、DCK発振回路106が500kHzで動作している場合、図16に示すグラフから、消費電力は約2mWとなる。つまり、図15(b)に示す非リフレッシュ期間の平均消費電力を2mWと近似できる。
【0023】
ここで、リフレッシュ期間の消費電力を10mWとし、リフレッシュ期間と非リフレッシュ期間の比率が1:9とした場合、平均消費電力は、(10mW×1+2mW×9)/10=2.8mWとなる。
【0024】
上記非リフレッシュ期間の比率を上げれば、平均消費電力を下げることができが、非リフレッシュ期間の消費電力の2mWに限りなく近づくだけで、これ以上の消費電力の低減を図ることができない、つまり、非リフレッシュ期間において動作する回路で消費される電力よりも消費電力を低減できないという問題が生じる。
【0025】
本発明は、上記の問題点に鑑みなされたものであって、その目的は、非リフレッシュ期間に消費電力の大きい回路を停止させることで、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減できる表示装置およびその駆動方法を提供することにある。
【0026】
【課題を解決するための手段】
上記の課題を解決するために、本発明の表示装置は、画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、上記表示部を駆動するための駆動回路の駆動を停止させる駆動制御回路と、データ信号を上記データ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路とを備え、上記駆動制御回路は、上記休止期間に、上記駆動回路の他に、上記クロック信号生成回路の駆動を停止させることを特徴としている。
【0027】
一般に、データ信号をデータ信号線に取り込むために使用されるクロック信号は、書き込みタイミング等の決めるタイミングクロック等の高速なクロックであり、走査フレームと非走査フレームを決めるための信号(水平同期信号や垂直同期信号)よりも、高速であるので、このクロック信号を生成するためのクロック信号生成回路の消費電力は、走査フレームと非走査フレームを決めるの信号を生成する信号生成回路の消費電力に比べて大きくなる。
【0028】
したがって、上記構成のように、駆動制御回路によって、画面を走査する走査期間(リフレッシュ期間)と走査期間(リフレッシュ期間)との間に設けられた休止期間(非リフレッシュ期間)に、データ信号をデータ信号線に取り込むために使用されるクロック信号を生成する消費電力の大きいクロック信号生成回路の駆動を停止させることで、休止期間での消費電力を大幅に低減させることが可能となる。
【0029】
これにより、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減させることができるので、表示装置の消費電力の低減を図ることができる。
【0030】
上記駆動回路の上記表示部への駆動信号の出力タイミングに使用される出力タイミングクロックを生成する出力タイミングクロック生成回路が設けられ、上記クロック信号生成回路は、上記出力タイミングクロック生成回路にて生成された出力タイミングクロックに基づいて、上記クロック信号を生成すると共に、上記駆動制御回路は、上記休止期間に、上記出力タイミングクロック生成回路の駆動を停止させるようにしてもよい。
【0031】
上記出力タイミングクロック生成回路にて生成される出力タイミングクロックは、駆動信号の出力タイミングに使用される他、クロック信号生成回路にてクロック信号を生成するのに使用される。つまり、上記出力タイミングクロックは、走査期間に生成する必要があるが、休止期間に生成する必要がない。
【0032】
したがって、上記構成のように、休止期間に、出力タイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができる。
【0033】
また、上記駆動回路の走査スタートタイミングに使用されるスタートタイミングクロックを生成するスタートタイミングクロック生成回路が設けられ、上記出力タイミングクロック生成回路は、上記スタートタイミングクロック生成回路にて生成されたスタートタイミングクロックに基づいて、出力タイミングクロックを生成すると共に、上記駆動制御回路は、上記休止期間に、上記スタートタイミングクロック生成回路の駆動を停止させるようにしてもよい。
【0034】
上記スタートタイミングクロック生成回路にて生成されるスタートタイミングクロックは、駆動回路の走査スタートタイミングに使用される他、出力タイミングクロック生成回路にて出力タイミングクロックを生成するのに使用される。つまり、上記スタートタイミングクロックは、走査期間に生成する必要があるが、休止期間に生成する必要がない。
【0035】
したがって、上記構成のように、休止期間に、スタートタイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができる。
【0036】
上記クロック信号生成回路は、自身がクロック信号を発振するクロック信号発振回路であってもよい。
【0037】
通常、上記のクロック信号生成回路は、走査期間に駆動し、休止期間に休止するように制御されているので、駆動・停止が頻繁に行なわれることになる。このような場合に、データ信号をデータ信号線に取り込むために使用されるクロック信号に比べて低速のクロック(駆動回路の表示部への駆動信号の出力タイミングに使用される出力タイミングク等)に基づいて、上記クロック信号を生成するようにするには、クロック信号生成回路の設計が難しく、また、設計できたとしてもクロック信号生成回路の動作が不安定になる虞がある。
【0038】
しかしながら、上述のように、クロック信号生成回路にて生成されるクロック信号を、外部からのクロックに基づいて生成しないようにすれば、他のクロック信号生成回路とは独立して設けることができるので、クロック信号生成回路は、クロック信号の周波数を上げるだけの設計でよくなり、設計を簡単にし、しかも、動作を不安定にさせることもない。
【0039】
したがって、表示装置を安定して動作させることが可能となる。
【0040】
また、走査期間と休止期間とにおける平均消費電力を低減させるには、休止期間をできるだけ長くすればよい。これを実現する一例として、画素に、液晶表示素子を使用することが考えられる。
【0041】
この場合、画素に液晶表示素子を使用することで、休止期間を長くすることが可能となるので、走査期間と休止期間とにおける平均消費電力を低減することが可能となる。
【0042】
このように、画素を液晶表示素子とした場合、携帯電話等の携帯端末に用いられる液晶表示装置に上述した表示装置を用いれば、該表示装置の消費電力を大幅に低減することができるので、例えば、休止期間を携帯電話の待機時とすれば、待機時の消費電力を大幅に低減させることができる。これにより、携帯電話等の携帯端末における待機時間を長くすることが可能となる。
【0043】
本発明の表示装置の駆動方法は、上記の課題を解決するために、画素がマトリクス状に配置された画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置の駆動方法において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、データ信号を上記データ信号線に取り込むためのクロック信号を生成するクロック信号生成回路の駆動を停止させることを特徴としている。
【0044】
上記の構成によれば、消費電力の大きいクロック信号生成回路を休止期間に停止させることで、走査期間(リフレッシュ期間)と休止期間(非リフレッシュ期間)とにおける平均消費電力を大幅に低減することができる。
【0045】
【発明の実施の形態】
〔実施の形態1〕
本発明の一実施の形態について説明すれば、以下の通りである。ここでは、表示装置として、画素がマトリクス状に配置されてなる画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行うアクティブマトリクス型の表示装置を使用し、駆動方法としては、上記画面を走査する走査期間の間に、全走査信号線を非走査状態とする休止期間を設けた休止駆動方法を適用した例について説明する。
【0046】
本実施の形態にかかる表示装置は、図1に示すように、マトリクス状に配された液晶表示素子からなる画素を有するアクティブマトリクスパネル1と、該アクティブマトリクスパネル1内のデータ信号線(図示せず)を駆動する信号線駆動回路2と、該アクティブマトリクスパネル1内の走査線(図示せず)を駆動する走査線駆動回路3と、上記信号線駆動回路2に転送するデジタル映像信号を格納するフレームメモリ4と、上記信号線駆動回路2にてデジタル映像信号をアナログ信号に変換するための信号(レベル電圧)を生成するアナログ回路5とを備えている。
【0047】
上記信号線駆動回路2、走査線駆動回路3、アナログ回路5は、表示部であるアクティブマトリクスパネル1を駆動するための駆動回路である。
【0048】
上記表示装置は、さらに、ドットクロック発振回路としてのDCK−PLL回路(クロック信号生成回路)6、水平同期発振回路(出力タイミングクロック生成回路)7、Vカウンタ(スタートタイミングクロック生成回路)8、休止制御回路(駆動制御回路)9を備えている。
【0049】
上記DCK−PLL回路6は、上記水平同期発振回路7から供給される水平同期系信号により内部のPLL回路にて高速化されたドットクロック(クロック信号)を上記信号線駆動回路2およびフレームメモリ4に転送するようになっている。
【0050】
フレームメモリ4に転送されたドットクロックは、該フレームメモリ4に格納されたデジタル映像信号を信号線駆動回路2にフレーム単位で転送させるためのタイミングクロックとして使用され、信号線駆動回路2に転送されたドットクロックは、フレームメモリ4から転送された映像信号をデータ信号線に取り込むためのサンプリングクロックとして使用される。
【0051】
上記水平同期発振回路7は、自ら発振し水平同期系信号を生成するようになっており、生成した水平同期系信号(出力タイミングクロック)を、上述のように、DCK−PLL回路6に供給する他、信号線駆動回路2と走査線駆動回路3とに供給するようになっている。
【0052】
上記水平同期発振回路7からの水平同期系信号は、上記信号線駆動回路2において、映像信号のアクティブマトリクスパネル1への出力タイミング信号として使用され、上記走査線駆動回路3において、走査信号のアクティブマトリクスパネル1への出力タイミング信号として使用される。
【0053】
また、上記水平同期発振回路7からの水平同期系信号は、Vカウンタ8に供給される。このVカウンタ8では、上記水平同期系信号から垂直同期系信号(スタートタイミングクロック)を生成し、走査線駆動回路3に供給し、走査線の走査スタートのタイミングを制御するタイミング信号として使用される。なお、上記Vカウンタ8にて生成された垂直同期系信号は、休止制御回路9にも供給される。
【0054】
上記休止制御回路9は、信号線駆動回路2、走査線駆動回路3、アナログ回路5からなる駆動回路と、これら駆動回路の駆動タイミングのためのドットクロックを生成するDCK−PLL回路6との駆動停止を制御する駆動制御回路である。
【0055】
ここで、休止制御回路9は、垂直同期系信号から、走査期間(リフレッシュ期間)がハイレベルとなり、非走査期間(非リフレッシュ期間)がローレベルとなる駆動制御信号を生成し、信号線駆動回路2、走査線駆動回路3、アナログ回路5の駆動回路と、上記DCK−PLL回路6との駆動停止の制御を行うようになっている。
【0056】
つまり、信号線駆動回路2、走査線駆動回路3、アナログ回路5の駆動回路と、DCK−PLL回路6とは、駆動制御信号がハイレベルのとき駆動し、駆動制御信号がローレベルのとき停止するように制御されることになる。
【0057】
したがって、上記構成の表示装置によれば、図2に示すように、DCK−PLL回路6で生成されるドットクロックDCKは、休止制御回路9で生成される駆動制御信号Scanがハイレベルのときのみ生成される。図2は、DCK−PLL回路6にて生成されるドットクロックDCKの波形(図では高速なので各波が繋がっているように記載している)と、信号線駆動回路2に供給される水平同期系信号から得られる水平同期信号Hsyncの波形と、走査線駆動回路3に供給される垂直同期系信号から得られる垂直同期信号Vsyncの波形と、休止制御回路9で生成される駆動制御信号の波形とを示している。
【0058】
図2に示すように、非走査期間である非リフレッシュ期間では、消費電力の高い高速駆動のDCK−PLL回路6を停止させることができるので、走査期間と非走査期間とにおける平均消費電力を大幅に低減できる。
【0059】
続いて、上記構成の表示装置の消費電力と従来の休止駆動方法にて駆動される表示装置(図12に示す表示装置)の消費電力との比較について、図3(a)(b)を参照しながら以下に説明する。図3(a)は、従来の表示装置の消費電力を示す図であり、図3(b)は、上記構成の表示装置の消費電力を示す図である。
【0060】
ここで、走査期間と走査期間との間には、走査期間の9倍の期間の非走査期間が設けられ、走査期間(リフレッシュ期間)では、10mWの電力が消費されるものとする。また、DCK−PLL回路6とDCK発振回路106とは、共に発振周波数を500Hzとし、その消費電力を図16から約2mWとする。
【0061】
従来の休止駆動方法にて駆動される表示装置では、図12に示すように、DCK発振回路106は、Hカウンタ107、Vカウンタ108にドットクロックを供給しているので、非走査期間(非リフレッシュ期間)であっても駆動し続ける必要がある。それゆえ、図3(a)に示すように、非リフレッシュ期間の平均消費電力が2mWに近似され、リフレッシュ期間と非リフレッシュ期間の平均消費電力は、(10mW×1+2mW×9)/(1+9)=2.8mWとなる。
【0062】
この場合、非リフレッシュ期間を長くしても、DCK発振回路106の消費電力である2mWに限りなく近づくだけであり、平均消費電力は2mWよりも小さくすることはできない。
【0063】
これに対して、本実施の形態にかかる表示装置では、図1に示すように、DCK−PLL回路6は、フレームメモリ4、信号線駆動回路2にのみドットクロックを供給するようになっており、水平同期系信号と垂直同期系信号とを生成する回路(水平同期発振回路7、Vカウンタ8)に対してドットクロックを供給していない。
【0064】
従って、図1に示す表示装置では、非リフレッシュ期間において消費電力の大きなDCK−PLL回路6によるドットクロックの発振を停止させるようになっているので、従来の表示装置に比べて、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減できる。
【0065】
非リフレッシュ期間において、DCK−PLL回路6が停止した場合、他の回路等で消費される電力が約0.5mWとなる。この場合、リフレッシュ期間と非リフレッシュ期間の平均消費電力は、(10mW×1+0.5mW×9)/(1+9)≒1.5mWとなる。この場合には、非リフレッシュ期間の割合を多くすれば、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を0.5mWに限りなく近づけることができる。
【0066】
このように、非リフレッシュ期間における消費電力を抑えることにより、例えば、図1に示す表示装置を携帯電話に適用した場合に、待機時間を長くすることができる。つまり、非リフレッシュ期間を携帯電話における待機時とすれば、待機時の電力を低減できるので、待機時間を長くすることができる。例えば、携帯電話においては、待機時の電力として、0.5mW以下にすることが望まれているが、本願では、0.5mW以下にすることが可能となる。しかも、上述のように、非リフレッシュ期間の割合を多くすれば、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を0.5mW以下に近づけることが可能となるので、携帯電話の待機時の消費電力と通話時の消費電力とを合わせて平均化した消費電力を大幅に低減でき、この結果、携帯電話のバッテリーの充電回数を減らすことができる。
【0067】
本実施の形態のように、ドットクロックを発振する高速の回路(消費電力大の回路)と、水平同期系信号および垂直同期系信号を発振する低速の回路(消費電力小の回路)とを考えた場合、ドットクロックの必要のない非走査期間(非リフレッシュ期間)では消費電力の大きい高速の回路を停止させるようにすれば、リフレッシュ期間と非リフレッシュ期間の平均消費電力を低減させることができるので、図1に示す構成の表示装置に限定されず、以下の各実施の形態に示す構成の表示装置であってもよい。
【0068】
〔実施の形態2〕
本発明の他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態においても、前記実施の形態1と同様に、休止駆動法を適用したアクティブマトリクス型の表示装置について説明する。従って、前記実施の形態1の表示装置と同じ機能を有する部材には、同一符号を付記し、その説明は省略する。
【0069】
本実施の形態にかかる表示装置は、前記実施の形態1の図1に示す表示装置の水平同期発振回路7とVカウンタ8の代わりにそれぞれ、図4に示すように、中速PLL回路(出力タイミングクロック生成回路)10と垂直同期発振回路(スタートタイミングクロック生成回路)11を有した構成となっている。
【0070】
上記垂直同期発振回路11は、自ら発振し、垂直同期系信号(スタートタイミングクロック)を生成する回路であり、生成した垂直同期系信号を、走査線駆動回路3、休止制御回路9、中速PLL回路10に供給するようになっている。上記走査線駆動回路3、休止制御回路9は、前記実施の形態1と同じであるので詳細な説明は省略する。
【0071】
上記中速PLL回路10は、DCK−PLL回路6内のPLL回路よりも低速のPLL回路であり、垂直同期発振回路11からの垂直同期系信号から水平同期系信号(出力タイミングクロック)を生成するようになっている。この水平同期系信号は、信号線駆動回路2およびDCK−PLL回路6に転送される。
【0072】
上記水平同期系信号は、上記信号線駆動回路2においては、水平同期信号Hsyncとして使用され、上記DCK−PLL回路6においては、内部のPLL回路にて高速化されてドットクロックとなる。
【0073】
ここで、図4に示す表示装置において、休止制御回路9は、信号線駆動回路2、走査線駆動回路3、アナログ回路5の駆動系回路とDCK−PLL回路6の他に、中速PLL回路10の駆動停止も制御するようになっている。
【0074】
上記休止制御回路9は、垂直同期発振回路11からの垂直同期系信号に基づいて、駆動制御信号Scanを生成するようになっている。上記の駆動系回路とDCK−PLL回路6と中速PLL回路10とは、駆動制御信号Scanがハイレベルのとき駆動状態となり、ローレベルのとき停止状態となるように制御される。
【0075】
従って、上記構成の表示装置では、図5に示すように、駆動制御信号Scanがハイレベルのときには、ドットクロックDCKと水平同期信号Hsyncとが発振され、駆動制御信号Scanがローレベルのときには、ドットクロックDCKと水平同期信号Hsyncとが発振されない、つまりDCK−PLL回路6と中速PLL回路10が駆動停止状態となる。
【0076】
これにより、駆動制御信号Scanがローレベルのとき、すなわち非リフレッシュ期間には、駆動系回路、DCK−PLL回路6の他に、水平同期系信号を発振する中速PLL回路10を駆動停止状態とさせることができるので、前記実施の形態1に比べて、非リフレッシュ期間における消費電力をさらに低減させることが可能となる。
【0077】
〔実施の形態3〕
本発明のさらに他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態においても、前記実施の形態2と同様に、休止駆動法を適用したアクティブマトリクス型の表示装置について説明する。従って、前記実施の形態2の表示装置と同じ機能を有する部材には、同一符号を付記し、その説明は省略する。
【0078】
本実施の形態にかかる表示装置は、前記実施の形態2の図4に示す表示装置の休止制御回路9と垂直同期発振回路11の代わりにそれぞれ、図6に示すように、休止周期発振回路(駆動制御回路)12と低速PLL回路(スタートタイミングクロック生成回路)13を有した構成となっている。
【0079】
上記休止周期発振回路12は、自ら発振し、駆動制御信号Scanを生成し、生成した駆動制御信号Scanを駆動系回路である信号線駆動回路2、走査線駆動回路3、アナログ回路5に供給すると共に、DCK−PLL回路6、中速PLL回路10、低速PLL回路13に供給する。ここで、駆動系回路、DCK−PLL回路6、中速PLL回路10は、前記実施の形態2と同様に、駆動制御信号Scanが供給されることで、駆動停止が制御される。
【0080】
上記低速PLL回路13は、上記中速PLL回路10よりも低速なPLL回路であり、供給される駆動制御信号Scanから垂直同期系信号(スタートタイミングクロック)を生成するようになっている。
【0081】
上記低速PLL回路13にて生成された垂直同期系信号は、走査線駆動回路3と中速PLL回路10に供給される。上記垂直同期系信号は、走査線駆動回路3において、垂直同期信号Vsyncとして使用され、中速PLL回路10において、水平同期系信号を生成するために使用される。
【0082】
ここで、図6に示す表示装置において、休止周期発振回路12は、信号線駆動回路2、走査線駆動回路3、アナログ回路5の駆動系回路とDCK−PLL回路6、中速PLL回路10の他に、低速PLL回路13の駆動停止も制御するようになっている。
【0083】
上記駆動系回路、DCK−PLL回路6、中速PLL回路10、低速PLL回路13は、休止周期発振回路12から発振される駆動制御信号Scanが、ハイレベルのとき駆動状態となり、ローレベルのとき停止状態となるように制御される。
【0084】
従って、上記構成の表示装置では、図7に示すように、駆動制御信号Scanがハイレベルのときには、ドットクロックDCK、水平同期信号Hsync、垂直同期信号Vsyncが発振され、駆動制御信号Scanがローレベルのときには、ドットクロックDCK、水平同期信号Hsync、垂直同期信号Vsyncが発振されない、つまりDCK−PLL回路6、中速PLL回路10、休止周期発振回路12が駆動停止状態となる。
【0085】
これにより、駆動制御信号Scanがローレベルのとき、すなわち非リフレッシュ期間には、駆動系回路、DCK−PLL回路6、中速PLL回路10の他に、垂直同期系信号を発振する低速PLL回路13を駆動停止状態とさせることができるので、前記実施の形態2に比べて、非リフレッシュ期間における消費電力をさらに低減させることが可能となる。
【0086】
前記の各実施の形態では、何れもDCK−PLL回路6において、PLL回路にて低速のクロックを高速のドットクロックに変換するようになっている。このような場合、機器によっては、高頻度に動作、停止を繰り返すため、PLL回路の設計が難しくなったり、あるいは設計できたとしても動作が不安定になったりといった問題が生じる虞がある。そこで、これら不具合を解消する表示装置について、以下の実施の形態4において説明する。
【0087】
〔実施の形態4〕
本発明のさらに他の実施の形態について説明すれば、以下の通りである。なお、本実施の形態においても、前記実施の形態1と同様に、休止駆動法を適用したアクティブマトリクス型の表示装置について説明する。従って、前記実施の形態1の表示装置と同じ機能を有する部材には、同一符号を付記し、その説明は省略する。
【0088】
本実施の形態にかかる表示装置は、前記実施の形態1の図1に示す表示装置のDCK−PLL回路6と水平同期発振回路7の代わりにそれぞれ、図8に示すように、DCK発振回路(クロック信号生成回路)14と水平周期発振回路(出力タイミングクロック生成回路)15を有した構成となっている。
【0089】
上記DCK発振回路14は、図1に示すDCK−PLL回路6からPLL回路を除いた回路であり、自ら発振して、ドットクロックを生成するようになっている。従って、高速駆動系のDCK発振回路14は、外部からの信号を供給するようになっておらず、独立した回路となっている。
【0090】
また、上記水平周期発振回路15は、図1に示す水平同期発振回路7とは異なり、自ら発振して、水平同期系信号(出力タイミングクロック)を生成するようになっている。この水平同期系信号は、信号線駆動回路2、走査線駆動回路3の他に、Vカウンタ8にも供給されるようになっている。
【0091】
上記Vカウンタ8では、供給された水平同期系信号から垂直同期系信号を生成し、走査線駆動回路3および休止制御回路9に供給するようになっている。
【0092】
上記垂直同期系信号は、上記走査線駆動回路3において、走査スタートのタイミングを制御するのに使用され、休止制御回路9において、駆動制御信号Scanを生成するのに使用される。
【0093】
ここで、図8に示す表示装置において、休止制御回路9は、垂直同期系信号から、走査期間(リフレッシュ期間)がハイレベルとなり、非走査期間(非リフレッシュ期間)がローレベルとなる駆動制御信号を生成し、信号線駆動回路2、走査線駆動回路3、アナログ回路5の駆動系回路と、上記DCK発振回路14との駆動停止の制御を行うようになっている。
【0094】
つまり、信号線駆動回路2、走査線駆動回路3、アナログ回路5の駆動系回路と、DCK発振回路14は、駆動制御信号がハイレベルのとき駆動し、駆動制御信号がローレベルのとき停止するように制御されることになる。
【0095】
従って、上記構成の表示装置によれば、図9に示すように、DCK発振回路14で生成されるドットクロックDCKは、休止制御回路9で生成される駆動制御信号Scanがハイレベルのときのみ生成される。
【0096】
図9に示すように、非走査期間である非リフレッシュ期間では、消費電力の高いDCK発振回路14を停止させることができるので、リフレッシュ期間と非リフレッシュ期間とにおける平均消費電力を大幅に低減できる。
【0097】
しかも、DCK発振回路14は、自ら発振して、ドットクロックを生成するようになっているので、低速なクロックを高速なクロックに変換するためのPLL回路を必要としない。これにより、DCK発振回路14の設計を簡単化し、しかも、クロックの速度変換に伴う不安定さを無くすことができるので、簡素な構成で安定化されたDCK発振回路14を提供することが可能となる。
【0098】
従って、図8に示す表示装置によれば、消費電力の低減化と装置の安定化の両立を図ることができる。
【0099】
以上の実施の形態1ないし4においては、アクティブマトリクスパネル1について特に限定していないが、本発明は、アモルファスシリコン、ポリシリコン、CGSなどのアクティブマトリクスパネルを使用することが可能である。
【0100】
アモルファスシリコンを用いたアクティブマトリクスパネルでは、は1水平ラインごとにパネルに映像信号を書き込む線順次駆動が行なわれるのに対して、ポリシリコンやCGSを用いたアクティブマトリクスパネルでは、ドット毎に映像信号を書き込む点順次駆動が行なわれる場合がある。
【0101】
この場合、ドットクロック以外にも点順次用のタイミングクロックも高速クロックの部類に入るので、点順次用のタイミングクロックを生成する回路も、DCK−PLL回路6等と同様に高速系回路に属する。このため、休止期間に、この点順次用のタイミングクロックを生成する回路も停止させる必要がある。
【0102】
また、アクティブマトリクスパネル1の画素走査方法についても、特に限定していないが、本発明は、線順次走査駆動、点順次走査駆動等の画素走査方法を使用することが可能である。
【0103】
さらに、上記の各実施の形態では、アクティブマトリクスパネル1を構成する画素として、液晶表示素子について説明したが、これに限定されるものではなく、例えば、アクティブマトリクスパネル1を構成する画素として、液晶表示素子の他に、印加された電圧を保持するホールド型の表示素子であれば、何れも、本願発明を適用することができる。
【0104】
また、本発明は、アクティブマトリクス型の表示装置全般に有効な技術であるので、本発明の表示装置は、液晶に限らず、例えば、有機ELやその他のアクティブマトリクス型の表示装置であっても適用可能である。
【0105】
【発明の効果】
以上のように、本発明の表示装置は、画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、上記表示部を駆動するための駆動回路の駆動を停止させる駆動制御回路と、データ信号を上記データ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路とを備え、上記駆動制御回路は、上記休止期間に、上記駆動回路の他に、上記クロック信号生成回路の駆動を停止させる構成である。
【0106】
それゆえ、駆動制御回路によって、画面を走査する走査期間(リフレッシュ期間)と走査期間(リフレッシュ期間)との間に設けられた休止期間(非リフレッシュ期間)に、データ信号をデータ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路の駆動を停止させることで、休止期間での消費電力を大幅に低減させることが可能となる。
【0107】
これにより、走査期間と休止期間とにおける平均消費電力を大幅に低減させることができるので、表示装置の消費電力の低減を図ることができるという効果を奏する。
【0108】
上記駆動回路の上記表示部への駆動信号の出力タイミングに使用される出力タイミングクロックを生成する出力タイミングクロック生成回路が設けられ、上記クロック信号生成回路は、上記出力タイミングクロック生成回路にて生成された出力タイミングクロックに基づいて、上記クロック信号を生成すると共に、上記駆動制御回路は、上記休止期間に、上記出力タイミングクロック生成回路の駆動を停止させるようにしてもよい。
【0109】
上記出力タイミングクロック生成回路にて生成される出力タイミングクロックは、駆動信号の出力タイミングに使用される他、クロック信号生成回路にてクロック信号を生成するのに使用される。つまり、上記出力タイミングクロックは、走査期間には生成する必要があるが、休止期間には生成する必要がない。
【0110】
したがって、上記構成のように、休止期間に、出力タイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができるという効果を奏する。
【0111】
また、上記駆動回路の走査スタートタイミングに使用されるスタートタイミングクロックを生成するスタートタイミングクロック生成回路が設けられ、上記出力タイミングクロック生成回路は、上記スタートタイミングクロック生成回路にて生成されたスタートタイミングクロックに基づいて、出力タイミングクロックを生成すると共に、上記駆動制御回路は、上記休止期間に、上記スタートタイミングクロック生成回路の駆動を停止させるようにしてもよい。
【0112】
上記スタートタイミングクロック生成回路にて生成されるスタートタイミングクロックは、駆動回路の走査スタートタイミングに使用される他、出力タイミングクロック生成回路にて出力タイミングクロックを生成するのに使用される。つまり、上記スタートタイミングクロックは、走査期間には生成する必要があるが、休止期間には生成する必要がない。
【0113】
したがって、上記構成のように、休止期間に、スタートタイミングクロック生成回路の駆動を停止させることで、消費電力を低減させることができるという効果を奏する。
【0114】
上記クロック信号生成回路は、自身がクロック信号を発振するクロック信号発振回路であってもよい。
【0115】
それゆえ、クロック信号生成回路にて生成されるクロック信号は、外部からのクロックに基づいて生成されないので、他のクロック信号生成回路とは独立して設けることができる。このように、クロック信号生成回路を独立して設ければ、該クロック信号生成回路は、クロック信号の周波数を上げるだけの設計でよいので、設計は簡単になり、しかも、動作が不安定になることもない。したがって、表示装置を安定して動作させることが可能となるという効果を奏する。
【0116】
また、走査期間と休止期間とにおける平均消費電力を低減させるには、休止期間をできるだけ長くすればよい。これを実現する一例として、画素に、液晶表示素子を使用することが考えられる。
【0117】
この場合、画素に液晶表示素子を使用することで、休止期間を長くすることが可能となるので、走査期間と休止期間とにおける平均消費電力を低減することが可能となる。
【0118】
このように、画素を液晶表示素子とした場合、携帯電話等の携帯端末に用いられる表示装置に液晶表示装置の消費電力を大幅に低減することができるので、例えば、休止期間を携帯電話の待機時とすれば、待機時の消費電力を大幅に低減させることができる。これにより、携帯電話等の携帯端末における待機時間を長くすることが可能となるという効果を奏する。
【0119】
本発明の表示装置の駆動方法は、上記の課題を解決するために、画素がマトリクス状に配置された画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置の駆動方法において、上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、データ信号を上記データ信号線に取り込むためのクロック信号を生成するクロック信号生成回路の駆動を停止させる構成である。
【0120】
それゆえ、消費電力の大きいクロック信号生成回路を休止期間に停止させることで、走査期間と休止期間とにおける平均消費電力を大幅に低減することができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施の形態にかかる表示装置のブロック図である。
【図2】図1に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図3】(a)は従来の休止駆動法を適用した表示装置の消費電力を示す図であり、(b)は図1に示す表示装置の消費電力を示す図である。
【図4】本発明の他の実施の形態にかかる表示装置のブロック図である。
【図5】図4に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図6】本発明のさらに他の実施の形態にかかる表示装置のブロック図である。
【図7】図6に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図8】本発明のさらに他の実施の形態にかかる表示装置のブロック図である。
【図9】図8に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図10】一般的な表示装置のブロック図である。
【図11】図10に示す表示装置のドットクロックと水平同期信号、垂直同期信号の波形図である。
【図12】他の一般的な表示装置のブロック図である。
【図13】図12に示す表示装置のドットクロックと水平同期信号、垂直同期信号、駆動制御信号の波形図である。
【図14】(a)は、図10に示す表示装置の駆動波形図であり、(b)は、図12に示す表示装置の駆動波形図である。
【図15】(a)は、図10に示す表示装置の消費電力を示す図であり、(b)は、図12に示す表示装置の消費電力を示す図である。
【図16】発振周波数と消費電力との関係を示すグラフである。
【符号の説明】
1 アクティブマトリクスパネル(表示部)
2 信号線駆動回路(駆動回路)
3 走査線駆動回路(駆動回路)
4 フレームメモリ
5 アナログ回路(駆動回路)
6 DCK−PLL回路(クロック信号生成回路)
7 水平同期発振回路(出力タイミングクロック生成回路)
8 Vカウンタ(スタートタイミングクロック生成回路)
9 休止制御回路(駆動制御回路)
10 中速PLL回路(出力タイミングクロック生成回路)
11 垂直同期発振回路(スタートタイミングクロック生成回路)
12 休止周期発振回路(駆動制御回路)
13 低速PLL回路(スタートタイミングクロック生成回路)
14 DCK発振回路(クロック信号生成回路)
15 水平周期発振回路(出力タイミングクロック生成回路)
DCK ドットクロック
Hsync 水平同期信号
Scan 駆動制御信号
Vsync 垂直同期信号
Claims (2)
- 画素がマトリクス状に配置された表示部の画面の各ラインを、各々のラインにおける画素の走査信号線に走査信号を印加することにより選択して上記画面を走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置において、
上記画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に、上記表示部を駆動するための駆動回路の駆動を停止させる駆動制御回路と、
データ信号を上記データ信号線に取り込むために使用されるクロック信号を生成するクロック信号生成回路とを備え、
さらに、上記駆動回路の上記表示部への駆動信号の出力タイミングに使用される出力タイミングクロックを生成する出力タイミングクロック生成回路と、
上記駆動回路の走査スタートタイミングに使用されるスタートタイミングクロックを生成するスタートタイミングクロック生成回路とが設けられ、
上記クロック信号生成回路は、上記出力タイミングクロック生成回路にて生成された出力タイミングクロックに基づいて、上記クロック信号を生成すると共に、
上記出力タイミングクロック生成回路は、上記スタートタイミングクロック生成回路にて生成されたスタートタイミングクロックに基づいて、出力タイミングクロックを生成し、
上記駆動制御回路は、自ら発振し、上記休止期間にローレベルとなり、上記休止期間以外の期間にハイレベルとなる駆動制御信号を生成し、この駆動制御信号を、上記駆動回路の他に、上記クロック信号生成回路、上記出力タイミングクロック生成回路、上記スタートタイミングクロック生成回路に供給すると共に、
上記駆動回路、上記クロック信号生成回路、上記出力タイミングクロック生成回路、上記スタートタイミングクロック生成回路は、供給された駆動制御信号がローレベルのときに、停止状態となり、供給された駆動制御信号がハイレベルのときに、駆動状態となることを特徴とする表示装置。 - 上記画素に、液晶表示素子が使用されていることを特徴とする請求項1記載の表示装置。
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