WO2014103918A1 - 液晶表示装置およびその駆動方法 - Google Patents
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N5/63—Generation or supply of power specially adapted for television receivers
Definitions
- the present invention relates to a liquid crystal display device and a driving method thereof, and more particularly, to a liquid crystal display device capable of performing rest driving and a driving method thereof.
- pause drive As one of driving methods for reducing the power consumption of the liquid crystal display device, after a driving period in which a scanning signal line is scanned and a voltage of a driving image signal based on image data (hereinafter referred to as “image signal voltage”) is written. There is a drive method called “pause drive” in which all scan signal lines are deactivated to provide a pause period in which writing is paused. In the pause drive, the operation of the scan signal line drive circuit and the data signal line drive circuit during the pause period is paused without giving control signals to the scan signal line drive circuit and the data signal line drive circuit. It becomes possible to reduce electric power.
- the pause drive is sometimes called “low frequency drive” or “intermittent drive”.
- Patent Document 1 describes a display device that controls a liquid crystal module by a liquid crystal controller.
- the liquid crystal module has a normal drive mode and a pause drive mode.
- the liquid crystal controller receives an operation signal indicating the normal drive mode or a pause signal indicating the pause drive mode from the liquid crystal module, various control signals necessary for controlling the liquid crystal module based on the received operation signal / pause signal are received.
- the image data is transmitted to the liquid crystal module, and the screen is refreshed or the refresh is paused.
- Patent Documents 2 to 5 also describe display devices that perform pause driving. Specifically, Patent Document 2 describes a microcomputer that reduces power consumption while continuing the operation of a specific peripheral circuit in the low power consumption mode. Patent Documents 3 and 4 describe a display device driving method for reducing power consumption in a state where display quality such as brightness and contrast is satisfied. Patent Document 5 describes a display device that reduces power consumption by stopping a circuit with large power consumption during a non-refresh period.
- the liquid crystal display device is quiescently driven to reduce power consumption, it may be necessary to perform refresh continuously.
- the liquid crystal display device is substantially the same as the case where it is normally driven even though it is restingly driven, and there is a problem that the power consumption is not reduced.
- an object of the present invention is to provide a liquid crystal display device and a driving method thereof that can control the timing of refreshing and reliably reduce the power consumption in the rest driving.
- a first aspect of the present invention is a liquid crystal display device that performs pause driving in which a pause frame that pauses screen refresh is provided between two refresh frames that perform screen refresh.
- a plurality of scanning signal lines formed on an insulating substrate, a plurality of data signal lines intersecting with each of the plurality of scanning signal lines, and a matrix corresponding to the intersections of the scanning signal lines and the data signal lines, respectively.
- a display unit including a plurality of arranged pixel formation units; A scanning signal line driving circuit for sequentially selecting the plurality of scanning signal lines; A data signal line driving circuit for writing an image signal voltage generated based on image data input from the outside to the plurality of data signal lines; A display control circuit for controlling operations of the scanning signal line driving circuit and the data signal line driving circuit,
- the display control circuit includes: A correction circuit that outputs corrected image data that has been subjected to enhancement gradation processing that emphasizes temporal changes in image data of the current frame, or a correction circuit that outputs the image data of the current frame without performing the enhancement gradation processing; A first register for storing a preset threshold value, The display control circuit determines whether or not the number of pause frames before the current frame is greater than the threshold; When the data signal line driving circuit determines that the number of frames of the pause frame is larger than the threshold, the correction output from the correction circuit has a polarity different from that of the image data of the pause frame.
- a boost charge voltage based on image data and an image signal voltage having the same polarity as the corrected image data and based on the image data of the current frame are continuously applied to the data signal line and determined to be smaller than the threshold value
- the image signal voltage having a polarity different from the polarity of the image data of the pause frame is applied to the data signal line.
- the display control circuit further includes an image change detection circuit that detects a change in state of the image data of the current frame.
- the image data input from the outside is data input continuously for each frame
- the image change detection circuit detects that the image represented by the image data changes for each frame;
- the display control circuit receives the corrected image data and the image data, or the image data from the frame next to the frame in which the image has changed. It is given to a line drive circuit.
- the display control circuit includes: A counter that counts the number of consecutive pause frames that are frames before the frame determined that the image data has changed; A second register for storing a predetermined value set in advance; The display control circuit determines whether or not the counted number of pause frames is greater than the predetermined value regardless of whether the image has changed, and determines that it is greater than the predetermined value.
- the correction image data output from the correction circuit and the image data are continuously given to the data signal line drive circuit, and when it is determined that the image data is smaller than the predetermined value, the image data is The data signal line driving circuit is provided.
- the image data input from the outside is data input intermittently or in response to a transmission request from the liquid crystal display device,
- the display control circuit sends the corrected image data and the image data or the image data to the data signal line drive circuit from the frame in which the image data is detected. It is characterized by giving.
- a sixth aspect of the present invention is the fifth aspect of the present invention,
- the display control circuit includes: A counter that counts the number of consecutive pause frames that are frames before the frame in which the image data is detected to be input; A second register for storing a predetermined value set in advance; The display control circuit determines whether or not the counted number of pause frames is larger than the predetermined value regardless of whether the image data is detected, and determines that the number is larger than the predetermined value.
- the corrected image data and the image data output from the correction circuit are continuously given to the data signal line driving circuit, and when it is determined that the value is smaller than the predetermined value, the correction circuit The output image data is supplied to the data signal line driving circuit.
- the display control circuit further includes a rewritable first frame memory that holds at least image data in which the state change is detected, When the refresh frame is displayed on the display unit, the display control circuit reads out the image data held in the first frame memory and supplies it to the data signal line driver circuit.
- the display control circuit further includes an interface unit that extracts the image data and a timing signal necessary for operating the display control circuit from data input from the outside, The display control circuit controls timing for supplying the image data or the corrected image data to the data signal line driver circuit based on a control signal generated from the timing signal.
- the display control circuit further includes a command register that outputs the image data as RAM write data based on a command input from the outside, and internally generates a timing control signal for controlling the operation. .
- the image change detection circuit detects the presence / absence of an image change by comparing a value obtained by an arithmetic process using image data of a preceding frame and a value obtained by an arithmetic process using image data of the current frame. It is characterized by doing.
- An eleventh aspect of the present invention is the second aspect of the present invention.
- the image change detection circuit detects presence or absence of an image change by comparing image data of a preceding frame and image data of a current frame.
- a twelfth aspect of the present invention is the second aspect of the present invention,
- the image change detection circuit detects the presence or absence of an image change based on a predetermined signal input from the outside.
- the image change detection circuit includes a third register for externally writing a value indicating the presence / absence of an image change, and detects the presence / absence of an image change based on the value written to the third register.
- a fourteenth aspect of the present invention is the second aspect of the present invention.
- the image change detection circuit is a checksum circuit that calculates and compares the checksum value of the image data of the preceding frame and the checksum value of the image data of the current frame.
- the image change detection circuit detects presence or absence of an image change by an image determination packet included in a header portion of image data of the current frame.
- the display control circuit further includes a command register in which information indicating whether or not the image data scheduled to be transmitted includes a changed image is stored in advance. Each time the image change detection circuit receives the image data, the image change detection circuit detects the image data including the changed image based on the information stored in the command register.
- the correction circuit includes: A second frame memory for holding image data of a preceding frame; A lookup table that stores correction values for emphasizing temporal changes for each combination of a gradation value corresponding to the image data of the preceding frame and a gradation value corresponding to the image data of the current frame.
- the correction circuit when given the image data of the current frame, reads a gradation value corresponding to the image data of the preceding frame and a correction value corresponding to the image data of the current frame from the lookup table.
- the enhancement gradation process is performed based on the read correction value.
- the lookup table stores only a correction value when a gradation value corresponding to the image data of the preceding frame is equal to a gradation value corresponding to the image data of the current frame.
- the pixel formation unit includes a thin film transistor functioning as a switching element, and a pixel capacitor connected to the thin film transistor and charged with the image signal voltage.
- the thin film transistor has a control terminal connected to the scanning signal line, a first conduction terminal connected to the data signal line, a second conduction terminal connected to a pixel electrode of the pixel capacitor, and a channel layer formed of In-Ga. It is characterized by being formed of -Zn-O.
- an AC voltage based on image data input from the outside is provided when a pause drive is provided in which a pause frame for pausing screen refresh is provided between two refresh frames for screen refresh.
- a method of driving a liquid crystal display device that displays an image by applying to a liquid crystal, Detecting whether there is a change in the state of the image data of the current frame; Determining whether the number of pause frames prior to the current frame is greater than a preset threshold when detecting a change in state of image data of the current frame; If it is determined that the number of frames of the pause frame is greater than the threshold value, the enhancement grayscale has a polarity different from that of the image data of the pause frame and emphasizes temporal changes in the image data of the current frame Applying a boost charge voltage based on the processed corrected image data and an image signal voltage having the same polarity as the corrected image data and based on the image data of the current frame to the data signal lines; Applying the image signal voltage having a polarity different
- the number of pause frames before the current frame is compared with a threshold value.
- the boost charge voltage and the image signal voltage are continuously applied to the data signal line, or only the image signal voltage is applied.
- the polarities of these voltages are voltages obtained by inverting the polarities of the image signal voltages of the pause frame before the current frame, AC driving is also performed in the pause drive.
- the image signal voltage written following the boost charge voltage is a signal voltage based on the image data of the current frame, the image of the current frame can be displayed even in the pause drive.
- the display control circuit since the display control circuit includes the image change detection circuit, it is possible to easily and reliably detect the state change of the image data of the current frame.
- the third aspect of the present invention when image data is continuously input for each frame and it is detected that the image has changed, the number of pause frames in the preceding frame And the threshold are compared. Depending on the magnitude relationship, the boost charge voltage and the image signal voltage are continuously applied to the image data signal line, or only the image signal voltage is applied. Thereby, when an image changes, there exists an effect similar to the 1st aspect of the present invention.
- the number of pause frames before the current frame is compared with the threshold value.
- a boost charge voltage and an image signal voltage are continuously applied to the image data signal line, or only the image signal voltage is applied.
- the number of pause frames in the preceding frame is compared with a threshold value.
- a boost charge voltage and an image signal voltage are continuously applied to the image data signal line, or only the image signal voltage is applied.
- the sixth aspect of the present invention even when image data is not input from the outside, the number of pause frames before the current frame is compared with a threshold value, and the image data signal line is set according to the magnitude relationship.
- the boost charge voltage and the image signal voltage are applied continuously, or only the image signal voltage is applied.
- the seventh aspect of the present invention among the image data transmitted from the outside, at least the image data in which the state change is detected is held in the frame memory. As a result, the image data written in the frame memory can be read and displayed at any time, so that the power consumption during the rest driving can be reduced.
- the eighth aspect of the present invention it is possible to arbitrarily control the refresh timing of the screen and the necessary image data by using the image data extracted from the data transmitted from the outside and the timing signal. Thereby, it is possible to effectively realize the pause driving.
- image data is output as RAM write data using a command transmitted from the outside, and a timing control signal is generated and output internally.
- the liquid crystal display device can be driven even if the timing control signal is not given from the outside.
- the pause driving can be effectively realized.
- the image data of the previous frame and the image data of the current frame are directly compared, even a slight image change can be detected.
- the eleventh aspect of the present invention it is only necessary to store the value obtained by the arithmetic processing, so that it is possible to determine the presence or absence of an image change without providing a large capacity memory.
- a memory, a register, or the like is unnecessary. For this reason, a liquid crystal display device can be manufactured at low cost.
- the presence / absence of an image change can be determined based on the value written in the third register, the presence / absence of an image change can be determined with a simple configuration.
- a well-known checksum circuit can be used as the image change detection circuit.
- the image data including the changed image can be easily and reliably detected.
- the image data including the changed image can be easily and reliably detected.
- information indicating whether or not the image data scheduled to be transmitted includes a changed image is stored in advance in the command register.
- the image data including the changed image can be easily and reliably detected.
- the correction circuit can obtain the corrected image data by performing the enhancement gradation process using the correction value stored in the lookup table, so that the corrected image data can be easily obtained. Can be sought.
- the flicker is easily visually recognized when the same image is continuously displayed. For this reason, by performing boost charge driving only when images with the same gradation value are continuously displayed, the viewer can hardly see flicker.
- the size of the lookup table can be reduced, the manufacturing cost of the liquid crystal display device can be reduced.
- a thin film transistor in which a channel layer is formed of In—Ga—Zn—O is used as the thin film transistor in the pixel formation portion.
- leakage current is reduced, so that the voltage written in the pixel formation portion can be held at a sufficient level for a long time. Thereby, the display quality of the image displayed on the display unit can be kept high.
- FIG. 5 is a block diagram showing a configuration of a video mode RAM through display control circuit included in the liquid crystal display device shown in FIG. 4. It is a figure which shows how to obtain
- FIG. 5 is a block diagram showing a configuration of a correction circuit included in the display control circuit of the liquid crystal display device shown in FIG. 4.
- FIG. 1 is a diagram for explaining conventional pause driving in a liquid crystal display device.
- a positive image signal voltage is written in the first drive period, and the image signal voltage is continuously held in the subsequent pause period.
- the negative image signal voltage is written in the second drive period, and the image signal voltage is continuously held in the subsequent pause period.
- the image signal voltage whose polarity is inverted is alternately written every driving period, and the image signal voltage written in the subsequent rest period is continuously held.
- FIG. 2 is a diagram for explaining pause driving by boost charge driving.
- This “boost charge drive” means that a voltage larger than the image signal voltage and the image signal voltage are successively written.
- a positive voltage greater than the image signal voltage is written, then a positive image signal voltage is written, and then a rest period is set.
- a negative voltage whose absolute value is larger than the absolute value of the image signal voltage is written, then a negative image signal voltage is written, and then a rest period is set.
- a voltage having the same polarity as the image signal voltage and an absolute value larger than the absolute value of the image signal voltage is written.
- FIG. 3 is a diagram showing that inconvenience may occur when boost charge driving is performed.
- a case where an image signal updated at 30 Hz is transmitted from the host will be described with reference to FIG.
- the image signal is updated every other frame.
- a positive voltage larger than the image signal voltage is written in the first frame.
- the image signal voltage is written in the second frame, which should be a pause period.
- a negative voltage having a larger absolute value than the absolute value of the image signal voltage is written.
- the image signal voltage is written in the fourth frame which should be a pause period.
- an image signal voltage larger than the image signal voltage transmitted from the host is written in odd-numbered frames.
- an image signal voltage having an absolute value larger than the absolute value of the image signal voltage transmitted from the host is written.
- the liquid crystal display device is refreshed every frame. That is, although the host transmits image data at 30 Hz, the liquid crystal display device displays an image at 60 Hz. For this reason, according to this driving method, the power consumption of the liquid crystal display device is not reduced at all even though the liquid crystal display device performs the rest driving.
- the absolute value of the image signal voltage is constant for simplification, but actually differs from one another.
- charging the pixel capacity of the pixel forming unit based on image data for one frame regardless of whether there is an image change is also referred to as “refresh”, and a frame for performing refresh is referred to as a “refresh frame”. . Further, not charging the pixel capacity is referred to as “non-refresh”, and a frame in which non-refresh is performed is referred to as a “pause frame”.
- a voltage higher than the image signal (data) voltage for preventing the occurrence of flicker is referred to as “boost charge voltage”.
- Charging (writing) the image signal (data) voltage to the pixel capacitor is called “image signal (data) driving”.
- the boost charge voltage and the image signal (data) voltage are continuously charged (written) to the pixel capacitor. ) Is sometimes called “boost charge drive”.
- the liquid crystal has the property of deteriorating when a DC voltage is continuously applied. Therefore, in the liquid crystal display device, in order to suppress the deterioration of the liquid crystal, AC driving for inverting the polarity of the voltage (applied voltage) applied to the liquid crystal layer is performed.
- AC driving for inverting the polarity of the voltage (applied voltage) applied to the liquid crystal layer is performed.
- frame inversion driving a driving method called frame inversion driving in which the polarity of the applied voltage is inverted every frame in the state where the polarity of the applied voltage of all the pixels is the same is well known.
- flicker is relatively likely to occur during image display. Therefore, various inversion driving methods have been developed in order to suppress the occurrence of flicker.
- the polarity of the applied voltage is inverted every frame and every predetermined number of scanning signal lines, and the polarity of the applied voltage is inverted every frame and every predetermined number of data signal lines.
- Column inversion driving is known
- dot inversion driving in which the polarity of the applied voltage is inverted every frame and the polarity of pixels adjacent in the vertical and horizontal directions is also inverted is known.
- description will be made assuming that column inversion driving is performed.
- the present invention can be similarly applied to the case of performing line inversion driving, dot inversion driving, or frame inversion driving.
- FIG. 4 is a block diagram showing the configuration of the liquid crystal display device according to the first embodiment of the present invention.
- the liquid crystal display device includes a liquid crystal panel 14 and a backlight unit 18.
- the liquid crystal panel 14 is provided with an FPC (Flexible Printed Circuit) 13 for connection to the outside.
- FPC Flexible Printed Circuit
- a display unit 15 On the liquid crystal panel 14, a display unit 15, a display control circuit 60, a scanning signal line driving circuit 16, and a data signal line driving circuit 17 are provided.
- the scanning signal line driving circuit 16 and the data signal line driving circuit 17 may be provided in the display control circuit 60.
- both or one of the scanning signal line driving circuit 16 and the data signal line driving circuit 17 may be formed integrally with the display unit 15.
- a host 1 (system) mainly composed of a CPU is provided outside the liquid crystal display device.
- the display unit 15 includes a plurality (m) of data signal lines SL1 to SLm, a plurality (n) of scanning signal lines GL1 to GLn, and the m data signal lines SL1 to SLm and n data signals lines SL1 to SLm.
- a plurality (m ⁇ n) of pixel forming portions 20 provided corresponding to each of the intersections with the scanning signal lines GL1 to GLn are formed.
- data signal lines SL1 to SLm are not distinguished, they are simply referred to as “data signal lines SL”
- n scanning signal lines GL1 to GLn are not distinguished, they are simply referred to as “scanning signals”.
- Line GL ".
- the m ⁇ n pixel forming portions 20 are formed in a matrix.
- a gate terminal as a control terminal is connected to the scanning signal line GL passing through the corresponding intersection, and a source terminal as a first conduction terminal is connected to the data signal line SL passing through the intersection.
- a liquid crystal layer (not shown) sandwiched between the common electrodes 24 and provided in common to the plurality of pixel forming portions 20 is configured.
- the liquid crystal capacitor 22 formed by the pixel electrode 23 and the common electrode 24 constitutes a pixel capacitor.
- the pixel capacitor is generally composed of a liquid crystal capacitor 22 and an auxiliary capacitor.
- the description will be made assuming that the pixel capacitor is composed of only the liquid crystal capacitor 22.
- a TFT having a channel layer made of an oxide semiconductor (hereinafter referred to as “oxide TFT”) is used. More specifically, the channel layer of the TFT 21 is formed of In—Ga—Zn—O (indium gallium zinc oxide) containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O). Yes.
- a TFT having a channel layer made of In—Ga—Zn—O has a very small off-leakage current as compared to a silicon-based TFT having a channel layer made of polycrystalline silicon, amorphous silicon, or the like. For this reason, the image signal voltage written in the liquid crystal capacitor 22 is maintained for a long time.
- oxide semiconductor other than In—Ga—Zn—O for example, indium, gallium, zinc, copper (Cu), silicon (Si), tin (Sn), aluminum (Al), calcium (Ca), germanium ( The same effect can be obtained even when an oxide semiconductor containing at least one of Ge) and lead (Pb) is used for the channel layer.
- an oxide TFT is used as the TFT 21, and a silicon-based TFT such as polycrystalline silicon or amorphous silicon may be used instead.
- the display control circuit 60 is typically realized by an LSI (Large Scale Integration).
- the display control circuit 60 receives data DAT including image data from the host 1 via the FPC 13, and generates a data signal line control signal SCT, a scanning signal line control signal GCT, and a common voltage Vcom in response to the data DAT. Output.
- the data signal line control signal SCT is supplied to the data signal line driving circuit 17.
- the scanning signal line control signal GCT is supplied to the scanning signal line driving circuit 16.
- the common voltage Vcom is applied to the common electrode 24.
- transmission / reception of data DAT between the host 1 and the display control circuit 60 is performed through an interface compliant with the DSI (Display Serial Interface) standard proposed by MIPI (Mobile Industry Processor Interface) Alliance. Is called.
- DSI Display Serial Interface
- MIPI Mobile Industry Processor Interface
- the scanning signal line driving circuit 16 repeats applying an active scanning signal to the scanning signal line GL at a predetermined period in accordance with the scanning signal line control signal GCT.
- the scanning signal line control signal GCT includes, for example, a gate clock signal and a gate start pulse signal. In response to the gate clock signal and the gate start pulse signal, the scanning signal line driving circuit 16 operates a shift register (not shown) and the like to generate a scanning signal.
- the data signal line driving circuit 17 generates and outputs an image signal voltage to be applied to the data signal line SL in accordance with the data signal line control signal SCT.
- the data signal line control signal SCT includes, for example, a digital image signal based on image data, a source start pulse signal, a source clock signal, and a latch strobe signal.
- the data signal line driving circuit 17 operates a shift register and a sampling latch circuit (not shown) therein according to a source start pulse signal, a source clock signal, and a latch strobe signal, and a DA conversion circuit (not shown)
- the image signal voltage is generated by converting into an analog signal.
- the backlight unit 18 is provided on the back side of the liquid crystal panel 14 and irradiates the liquid crystal panel 14 with backlight light from the back side.
- the backlight unit 18 includes, for example, a plurality of LEDs (Light (Emitting Diode).
- the backlight unit 18 may be controlled by the display control circuit 60, or may be controlled by other methods. In addition, when the liquid crystal panel 14 is a reflection type, the backlight unit 18 is unnecessary.
- the image signal voltage is applied to the data signal line SL
- the scanning signal voltage is applied to the scanning signal line GL
- the backlight unit 18 is driven, whereby the image data transmitted from the host 1 is converted.
- a corresponding screen is displayed on the display unit 15 of the liquid crystal panel 14.
- the display control circuit 60 in the present embodiment is a mode in which a video mode is used and no RAM (Random Access Memory) is provided.
- video mode RAM through such a mode is referred to as “video mode RAM through”.
- FIG. 5 is a block diagram showing a configuration of a display control circuit 60 (hereinafter referred to as “video mode RAM through display control circuit 60”) corresponding to the video mode RAM through in the present embodiment.
- the display control circuit 60 includes an interface unit 31, a command register 37, an NVM (Non-volatile memory) 38, a timing generator 35, an OSC (Oscillator) 40, and a checksum circuit 32.
- the interface unit 31 includes a DSI receiving unit 31a
- the checksum circuit 32 includes a memory 32a.
- the timing generator 35 includes a counter 35a
- the command register 37 includes registers 37a to 37c. As described above, both or one of the scanning signal line driving circuit 16 and the data signal line driving circuit 17 may be provided in the display control circuit 60.
- the DSI receiving unit 31a in the interface unit 31 conforms to the DSI standard.
- the data DAT in the video mode includes RGB data RGBD indicating data relating to an image, a vertical synchronization signal VSYNC, a horizontal synchronization signal HSYNC, a data enable signal DE, a clock signal CLK, and command data CM which are synchronization signals.
- the command data CM includes data related to various controls.
- the DSI receiving unit 31a When receiving the data DAT from the host 1, the DSI receiving unit 31a transmits the RGB data RGBD included in the data DAT to the checksum circuit 32, and the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, the data enable signal DE, and the clock signal CLK is transmitted to the timing generator 35 and command data CM is transmitted to the command register 37.
- the command data CM may be transmitted from the host 1 to the command register 37 via an interface conforming to the I 2 C (Inter Integrated Circuit) standard or SPI (Serial Peripheral Interface) standard.
- the interface unit 31 includes a receiving unit compliant with the I 2 C standard or the SPI standard.
- the RGB data RGB is also referred to as “image data”, and signals such as the vertical synchronization signal VSYNC, horizontal synchronization signal HSYNC, and data enable signal DE are collectively referred to as “timing signal”.
- the checksum circuit 32 calculates (checksum) every time RGB data RGBD for one screen is received, obtains a checksum value, and stores the obtained checksum value in the memory 32a. Therefore, a checksum value is obtained for RGB data RGBD of a certain frame (preceding frame), and the obtained checksum value is stored in the memory 32a. Next, a checksum is performed on the RGB data RGBD of the immediately following frame (current frame or subsequent frame). When the checksum value of the current frame is compared with the checksum value of the preceding frame stored in the memory 32a, if both are the same value, it is determined that they are the same image. Are determined to be different images. Then, the result is transmitted to the timing generator 35 as checksum confirmation data CRC.
- the checksum circuit 32 is used because it is possible to easily and surely determine whether or not the RGB data RGBD is updated data, and a large-capacity memory becomes unnecessary.
- the checksum circuit 32 is also referred to as an “image change detection circuit”. Further, it may be determined whether or not the images are the same by performing an operation other than the checksum. In this case, another arithmetic circuit is used instead of the checksum circuit 32.
- the checksum value is a value obtained by checksumming image data for one screen, and is a value obtained for each frame.
- the checksum value of a predetermined line or a predetermined block may be obtained.
- the command register 37 holds command data CM. Further, different setting values are stored in the three registers 37a to 37c of the command register 37, respectively. Specifically, the register 37a stores a boost charge threshold value BCTH which is a reference for determining whether or not to perform boost charge driving, and the register 37b defines a boost count for performing boost charge driving. The refresh count BCREF is stored, and the register 37c stores a non-refresh frame number NREF that defines the maximum number of frames that are not refreshed.
- the register 37a is referred to as a “first register”, and the register 37c is also referred to as a “second register”.
- the NVM 38 holds setting data SET for various controls.
- the command register 37 reads the setting data SET held in the NVM 38 and updates the setting data SET according to the command data CM.
- the command register 37 transmits the timing control signal TS and the setting values stored in the registers 37a to 37c to the timing generator 35 according to the command data CM and the setting data SET, and sends the voltage setting signal VS to the built-in power supply circuit 39. Send.
- the timing generator 35 receives the checksum confirmation data CRC from the checksum circuit 32.
- the timing generator 35 determines that the RGB data RGBD has not changed based on the checksum confirmation data CRC
- the timing generator 35 increments the count value of the counter 35a, and then the non-refresh stored in the register 37c.
- the number of frames NREF is compared.
- the count value is smaller than the non-refresh frame number NREF
- no refresh is performed. For this reason, the same image is continuously displayed on the display unit 15.
- the count value is larger than the non-refresh frame number NREF, necessary control signals are given to the correction circuit 33 and the latch circuit 34 in order to refresh the screen by boost charge driving, and the counter 35a is reset.
- the timing generator 35 determines that the image has changed based on the checksum confirmation data CRC, the timing generator 35 increments the count value of the counter 35a, and then the boost value stored in the register 37a. -Compare with the dithreshold BCTH. As a result, if the count value is smaller than the boost charge threshold value BCTH, the control signal necessary for the correction circuit 33 and the latch circuit 34 is given to refresh the screen only once without correcting the RGB data RGBD. The counter 35a is reset. On the other hand, if the count value is larger than the boost charge threshold BCTH, a control signal necessary for refreshing the screen by boost charge driving is supplied to the correction circuit 33 and the latch circuit 34, respectively, and the counter 35a is reset. In either case, the changed image is displayed on the display unit 15.
- the timing generator 35 also includes a correction circuit 33 based on the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, the data enable signal DE, the clock signal CLK, the timing control signal TS, and the built-in clock signal ICK generated by the OSC 40. Control signals for controlling the latch circuit 34, the data signal line control signal output unit 36, and the scanning signal line control signal output unit 41 are generated and transmitted to them.
- the timing generator 35 may request the host 1 to transmit data DAT when performing refresh.
- the request signal REQ generated based on the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, the data enable signal DE, the clock signal CLK, the timing control signal TS, and the internal clock signal ICK generated by the OSC 40 is hosted. 1 to send.
- the host 1 receives the request signal REQ, the host 1 transmits the data DAT to the DSI receiving unit 31a of the display control circuit 60.
- the OSC 40 is not an essential component.
- the correction circuit 33 When the correction circuit 33 receives a control signal for generating the boost charge voltage from the timing generator 35, the correction circuit 33 determines the level of the current frame based on the relationship between the gradation value of the preceding frame and the gradation value of the current frame. The RGB data RGBB corrected so that the boost charge voltage has a gradation value larger than the tone value is obtained and applied to the latch circuit 34. When the correction circuit 33 does not receive the control signal for generating the boost charge voltage from the timing generator 35, the correction circuit 33 gives the received RGB data RGBD to the latch circuit 34 without correcting it.
- the latch circuit 34 transmits one line of RGB data RGBD or corrected RGB data RGBB to the data signal line control signal output unit 36 line by line based on the control signal supplied from the timing generator 35. In this way, by refreshing the screen at a necessary timing, the same or changed image as the image currently displayed on the display unit 15 is displayed.
- the built-in power supply circuit 39 is used by the data signal line control signal output unit 36 and the scanning signal line control signal output unit 41 based on the power supply supplied from the host 1 and the voltage setting signal VS supplied from the command register 37. A power supply voltage and a common voltage Vcom are generated and output.
- the data signal line control signal output unit 36 controls the data signal lines based on the RGB data RGBD or RGBB given from the latch circuit 34, the control signal given from the timing generator 35, and the power supply voltage given from the built-in power supply circuit 39.
- a signal SCT is generated and transmitted to the data signal line driving circuit 17.
- the scanning signal line control signal output unit 41 generates a scanning signal line control signal GCT based on the control signal supplied from the timing generator 35 and the power supply voltage supplied from the built-in power supply circuit 39, and generates the scanning signal line control signal GCT. 16 to send.
- FIG. 6 is a diagram illustrating how to obtain a boost charge voltage used for boost charge driving.
- a dotted line shown in FIG. 6 is a case where the gradation value of the image data input to the correction circuit 33 is equal to the gradation value of the image data output from the correction circuit 33, that is, no correction is performed, and the solid line is This is a case where the input image data is corrected so that the gradation value of the output image data is larger than the gradation value of the input image data.
- FIG. 6 is a diagram illustrating how to obtain a boost charge voltage used for boost charge driving.
- a dotted line shown in FIG. 6 is a case where the gradation value of the image data input to the correction circuit 33 is equal to the gradation value of the image data output from the correction circuit 33, that is, no correction is performed, and the solid line is This is a case where the input image data is corrected so that the gradation value of the output image data is larger than the gradation value of the input image data.
- FIG. 6 shows, as an example, the gradation values of the output image data when the gradation values of the input image data are 0 gradation, 31 gradation, 127 gradation, 224 gradation, 255 gradation. This indicates that correction is performed so as to be larger than the gradation value of the input image data by 0 gradation, +2 gradation, +4 gradation, +5 gradation, +6 gradation, and +7 gradation, respectively.
- any one of ⁇ 7 to +7 gradations is used as a correction value for each gradation value regardless of whether the polarity of the image signal voltage based on the input image data is positive or negative.
- Which correction value is used can be determined independently of the polarity of the image signal voltage and the gradation value. Further, when the gradation value of the output image data becomes a negative value or a value larger than 255 gradation as a result of correction using the correction value, it is treated as 0 gradation or 255 gradation, respectively. . If the gradation value of the input image data is a gradation value for which a correction value is not determined, such as 1 to 30 gradations or 32 to 126 gradations, correction is performed using a linear interpolation method. Find the value.
- FIG. 7 is a block diagram showing the configuration of the correction circuit 33. As shown in FIG. The operation of the correction circuit 33 will be described with reference to FIG.
- the correction circuit 33 includes a frame memory 33a, an addition circuit 33b, a comparison circuit 33c, and a lookup table 33d (LUT 33d).
- a control signal is given from the timing generator 35 to the correction circuit 33.
- the frame memory 33a stores the RGB data RGBD of the preceding frame given from the checksum circuit 32 for one frame.
- the comparison circuit 33c determines the gradation value of the RGB data RGBD of the current frame (the gradation value of the current frame) and the gradation value of the RGB data of the preceding frame stored in the frame memory 33a (the gradation value of the preceding frame). And the result is given to the LUT 33d.
- the LUT 33d stores a plurality of correction values associated with each gradation value of the preceding frame and each gradation value of the current frame. If the gradation value of the preceding frame and the gradation value of the current frame are given from the comparison circuit 33c, the LUT 33d gives a correction value corresponding to them to the adding circuit 33b.
- the adder circuit 33b generates the corrected RGB data RGBB by adding the correction value given from the LUT 33d to the gradation value of the current frame, and outputs it to the latch circuit.
- the correction circuit 33 directly corrects the gradation value of the RGB data RGBD supplied from the checksum circuit 32 based on the control signal supplied from the timing generator 35. Output to the latch circuit 34.
- FIG. 8 is a diagram illustrating an example of the configuration of the LUT 33d.
- the LUT 33d stores only the correction value when the gradation value of the preceding frame is equal to the gradation value of the current frame.
- the correction value is stored only when the gradation value of the current frame is 31 gradations and corresponds to other gradation values. No correction value is stored. This is because flicker is easily visible when the same image is continuously displayed. In this case, if the boost charge voltage is generated using the corrected RGB data RGBB, the viewer can hardly see the flicker. Further, since the correction value to be stored is small, the size of the lookup table is reduced, and the manufacturing cost of the liquid crystal display device can be reduced.
- the boost charge driving performed in the present embodiment includes first and second boost charge driving. Therefore, the boost charge driving will be described in order.
- FIG. 9 is a diagram for explaining the first boost charge drive. Before specifically describing the first boost charge driving, various setting values necessary for performing the boost charge driving and conditions for performing refresh by boost charge driving or image signal driving will be described.
- the numbers in the “Frame” column indicate the number of frames when the refresh frame by boost charge driving is the “1” frame.
- the “Image” column alphabets are written to identify an image in each frame based on the data DAT transmitted from the host 1. For this reason, if the alphabet changes from A in order, the image also changes accordingly.
- “ ⁇ ” in the “CRC” column indicates that the current frame image is the same as the previous frame image, and “ ⁇ ” indicates that the current frame image has changed and is different from the previous frame image. Represents.
- the column “REF / NREF” indicates whether each frame is a refresh frame or a pause frame, “R” indicates a refresh frame, and “N” indicates a pause frame.
- the column “Driving” indicates a driving method in the refresh frame. In the present embodiment, column inversion driving is performed, so “Column” is described.
- “P” in the column “Poshi / Nega” indicates that the polarity of the boost charge voltage or image signal voltage is positive, and “N” indicates that it is negative.
- the numbers in the “NREF_Counter” column indicate the number of consecutive pause frames, and are counted by a counter 35 a provided inside the timing generator 35.
- “1” and “2” in the column “BCREF” represent frames necessary for performing boost charge driving.
- “V” in the column of “Boost_Charge” represents a frame to which a boost charge voltage is applied when boost charge driving is performed.
- the refresh shown in FIG. 9 includes “boost charge refresh” and “image signal refresh”.
- “Boost charge refresh” is refresh performed by writing the boost charge voltage to the data signal line SL
- “image signal refresh” is refresh performed by applying the image signal voltage to the data signal line SL.
- boost charge refresh is performed first, followed by image signal refresh.
- image signal driving image signal refresh is performed only once.
- the frame in which these refreshes are performed is a frame that satisfies any of the following conditions. 1 Next frame after “X” in the “CRC” field 2 Next frame after the frame whose number in the “NREF_Counter” field is “6”
- boost charge refresh when refresh is performed by satisfying the above conditions, whether the refresh is boost charge refresh or image signal refresh depends on the number of consecutive pause frames immediately before and the boost charge threshold BCTH (this embodiment). In this case, the determination is made based on the magnitude relationship with “3”. That is, 1 When the number of pause frames is equal to or greater than the boost charge threshold, boost charge refresh is performed. 2. When the number of pause frames is smaller than the boost charge threshold, image signal refresh is performed.
- boost charge drive has the following three features. 1 When the number of consecutive pause frames immediately before becomes NREF (set to “6” in this embodiment), the polarity of boost charge refresh is inverted in the next frame. 2. In image signal refresh performed immediately after boost charge refresh, an image signal voltage based on RGB data is applied, and the polarity thereof is the same as that of the boost charge voltage. 3 The boost charge voltage is obtained by correcting the RGB data of the current frame, not the RGB data of the preceding frame.
- boost charge driving and image signal driving are performed will be described below by selecting a representative frame.
- the number of consecutive pause frames up to the eighth frame is “6” from the count value of the counter 35a.
- the number of pause frames is larger than “3” which is the boost charge threshold BCTH.
- boost charge driving is performed in the ninth and tenth frames.
- boost charge refresh is performed in the ninth frame.
- the polarity of the image signal voltage in the eighth frame is “negative polarity (N)”
- the polarity of the boost charge voltage in the ninth frame is set to “positive polarity (P)”.
- image signal refresh is performed in the tenth frame.
- the polarity of the image signal voltage of the 10th frame is set to the same “positive polarity” as the polarity of the boost charge voltage of the 9th frame.
- the polarity of the boost charge voltage in the ninth frame is set to“ positive polarity (P) ”
- the polarity of the ninth frame is set to“ positive polarity (P) ”
- boost charge driving is performed in the 37th and 38th frames.
- boost charge refresh is performed in the 37th frame.
- the polarity of the 36th frame is “negative polarity”
- the polarity of the 37th frame is set to “positive polarity”.
- image signal refresh is performed in the 38th frame.
- the polarity of the 38th frame is set to the same “positive polarity” as that of the 37th frame.
- boost charge driving is performed in the 46th and 47th frames.
- boost charge refresh is performed in the 46th frame.
- the polarity of the 45th frame is “negative polarity”
- the polarity of the 46th frame is set to “positive polarity”.
- image signal refresh is performed in the 47th frame.
- the polarity of the 47th frame is the same as the polarity of the 46th frame.
- FIG. 10 is a diagram for explaining the second boost charge drive. The second boost charge drive will be described with reference to FIG.
- RGB data was continuously transmitted from the host 1 for each frame.
- the request signal REQ requesting transmission of RGB data is transmitted from the timing generator 35 of the display control circuit 60 to the host 1, and intermittently regardless of the request signal REQ, RGB data is transmitted from the host 1.
- the request signal REQ is transmitted to the host 1 in a frame in which “v” is added to the “REQOUT” column.
- the host 1 Upon receiving the request signal REQ, the host 1 transmits RGB data to the liquid crystal display device in the next frame.
- the timing at which the timing generator 35 transmits the request signal REQ and the timing at which the RGB data is received are shifted by one frame. Even if the host 1 does not receive the request signal REQ, the host 1 appropriately transmits RGB data to the liquid crystal display device.
- the refresh shown in FIG. 10 includes boost charge refresh and image signal refresh as in the case of FIG.
- which of these refreshes is performed is a case where one of the following conditions is satisfied, which is partly different from the case of FIG. 1 Frame when the image changes in the “Image” column 2 Frame next to the frame where the number in the “NREF_Counter” column becomes “6”
- the refresh is performed not on the next frame but on the frame when the image changes. Note that refreshing is performed in the frame next to the frame in which the count value of the counter 35a is “6” as in the case of FIG.
- boost charge refresh or image signal refresh is set to the number of immediately preceding pause frames and the boost charge threshold BCTH (in this embodiment, “3”), as in FIG. ) And the description thereof will be omitted.
- the three features of boost charge driving are also the same as in the case of the first embodiment, and a description thereof will be omitted.
- boost charge driving and image signal driving are performed will be described below by selecting a representative frame.
- the request signal REQ is transmitted from the timing generator 35 to the host 1.
- RGB data of the image A is transmitted from the host 1 in the ninth frame.
- the number of consecutive pause frames up to the eighth frame is “6” from the count value of the counter 35a.
- the number of pause frames is larger than “3” which is the boost charge threshold BCTH.
- boost charge driving is performed in the ninth and tenth frames.
- boost charge refresh is performed in the ninth frame. At this time, since the polarity of the eighth frame is “positive polarity”, the polarity of the ninth frame is set to “negative polarity”.
- the image A data is transmitted again from the host 1 in the tenth frame. Therefore, image signal refresh is performed in the tenth frame.
- the polarity of the tenth frame is also set to “negative polarity”, which is the same as the polarity of the ninth frame.
- RGB data of image C is transmitted from the host 1. Therefore, refresh is performed in the 21st frame.
- the number of consecutive pause frames up to the 20th frame is “2” from the count value of the counter 35a.
- the number of pause frames is smaller than “3” which is the boost charge threshold BCTH. Therefore, only image signal refresh is performed to drive the image signal in the 21st frame.
- the polarity of the 20th frame is “positive polarity”
- the polarity of the 21st frame is set to “negative polarity”. Since the request signal REQ is not transmitted in the 20th frame, the data of the image C is data transmitted regardless of the request signal REQ.
- RGB data of the image F is transmitted from the host 1 in the 32nd frame. Therefore, refresh is also performed in the 32nd frame.
- the number of consecutive pause frames up to the 31st frame is “0” from the count value of the counter 35a.
- the number of pause frames is smaller than “3” which is the boost charge threshold BCTH. Therefore, only image signal refresh is performed to drive the image signal in the 32nd frame.
- the polarity of the 31st frame is “positive polarity”
- the polarity of the 32nd frame is set to “negative polarity”. As described above, refresh is continuously performed in the 31st frame and the 32nd frame, but these are not boost charge driving but image signal driving, respectively. For this reason, the columns “BCREF” and “Boost_Charge” are blank.
- RGB data of the image H is transmitted from the host 1 in the 37th frame.
- This RGB data is not data based on the request signal REQ.
- the number of consecutive pause frames up to the 36th frame is “4” from the count value of the counter 35a.
- the number of pause frames is larger than “3” which is the boost charge threshold BCTH.
- boost charge driving is performed in the 37th and 38th frames.
- boost charge refresh is performed in the 37th frame.
- the polarity of the 36th frame is “negative polarity”
- the polarity of the 37th frame is set to “positive polarity”.
- RGB data of the image H is transmitted from the host 1 again in the 38th frame. Therefore, image signal refresh is performed in the 38th frame.
- the polarity of the 38th frame is also set to the same “positive polarity” as the polarity of the 37th frame.
- the RGB data of the image I is transmitted in the 39th frame
- refresh is performed in the 39th frame.
- the number of consecutive pause frames up to the 38th frame is “0” from the count value of the counter 35a.
- the number of pause frames is smaller than “3” which is the boost charge threshold BCTH. Therefore, only image signal refresh is performed to drive the image signal in the 39th frame.
- the polarity of the 38th frame is “positive polarity”
- the polarity of the 39th frame is set to “negative polarity”.
- an image change in the first boost charge drive or an image data input from the outside in the second boost charge drive is sometimes referred to as a “state change” of the image data.
- the polarities of the boost charge voltage and the image signal voltage are voltages obtained by inverting the polarity of the image signal voltage of the preceding frame, the alternating drive is performed even in the pause drive. Further, since the image signal voltage written following the boost charge voltage is a signal voltage based on the image data of the current frame, the image of the current frame can be displayed even in the pause drive.
- the display control circuit 70 uses a video mode and is provided with a RAM.
- video mode RAM capture such an aspect is referred to as “video mode RAM capture”.
- FIG. 11 is a block diagram showing a configuration of a display control circuit 70 (hereinafter referred to as “video mode RAM capture display control circuit 70”) corresponding to video mode RAM capture in the present embodiment.
- the display control circuit 70 includes an interface unit 31 including a DSI receiving unit 31a, a checksum circuit 32, a correction circuit 33, a latch circuit 34, a timing generator 35, and a command register 37.
- OSC 40 data signal line control signal output unit 36, scanning signal line control signal output unit 41, NVM 38, and built-in power supply circuit 39, and frame memory 51 between checksum circuit 32 and correction circuit 33. It has.
- the frame memory 51 is also referred to as “first frame memory”.
- the RGB data RGBD received by the DSI receiver 31a is given in the order of the checksum circuit 32, the correction circuit 33, and the latch circuit 34.
- the RGB data RGBD received by the DSI receiving unit 31a is obtained by the checksum circuit 32 and further written to the frame memory 51 by overwriting. Therefore, the frame memory 51 stores only the latest RGB data RGBD.
- the timing generator 35 When the timing generator 35 receives the timing control signal TS from the command register 37, the timing generator 35 transmits the control signal to the frame memory 51, the correction circuit 33, and the latch circuit 34. Thereby, the RGB data RGBD stored in the frame memory 51 is read from the frame memory 51 and given to the correction circuit 33 at a timing determined by the control signal. The RGB data RGBD is subjected to the necessary correction by the correction circuit 33 and then supplied to the latch circuit 34.
- the timing generator 35 transmits a vertical synchronization output signal VSOUT to the host 1.
- the vertical synchronization output signal VSOUT is a signal for controlling the transmission timing of the data DAT from the host 1 so that the writing timing of the RGB data RGBD to the frame memory 51 and the reading timing of the RGB data RGBD from the frame memory 51 do not overlap. It is.
- the RGB data RGBD is written to the frame memory 51 by overwriting only when the checksum circuit 32 detects that the image has changed. If the image has not changed, the checksum circuit 32 discards the image. For this reason, when refreshing with the same image as the currently displayed image, the RGB data RGBD stored in the frame memory 51 may be read, so that the power consumption of the display control circuit 70 is reduced. Specifically, in FIGS. 9 and 10, the RGB data RGBD is written to the frame memory 51 in a frame in which “X” is added to the “CRC” column.
- the configuration of the active matrix type liquid crystal display device according to the third embodiment of the present invention is the same as the configuration of the active matrix type liquid crystal display device according to the first embodiment shown in FIG.
- the display control circuit 80 in the present embodiment is a mode in which a command mode is used and a RAM is provided.
- command mode RAM write such an aspect is referred to as “command mode RAM write”.
- FIG. 12 is a block diagram showing a configuration of a display control circuit 80 (hereinafter referred to as “command mode RAM write display control circuit 80”) corresponding to the command mode RAM write in the present embodiment.
- the command mode RAM write display control circuit 80 has the same configuration as the video mode RAM capture display control circuit 70 described above, but the type of data included in the data DAT is different.
- the command mode data DAT includes command data CM, but does not include RGB data RGBD, vertical synchronization signal VSYNC, horizontal synchronization signal HSYNC, data enable signal DE, and clock signal CLK. Data relating to images and data relating to various timings are included in the command data CM.
- the command register 37 transmits the RAM write data RAMW corresponding to the image data in the command data CM to the checksum circuit 32.
- the RAM write data RAMW corresponds to the RGB data RGBD.
- the timing generator 35 does not receive the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC, the internal vertical synchronization signal IVSYNC and the internal horizontal synchronization signal corresponding to the internal clock signal ICK and the timing control signal TS based on the built-in clock signal ICK and the timing control signal TS.
- IHSYNC is generated inside the timing generator 35.
- the timing generator 35 controls the frame memory 51, the correction circuit 33, the latch circuit 34, the data signal line control signal output unit 36, and the scanning signal line control.
- the signal output unit 41 is controlled.
- the timing generator 35 transmits a transmission control signal TE corresponding to the vertical synchronization output signal VSOUT to the host 1.
- the checksum circuit 32 which is one of the image change detection circuits, compares the checksum values of the RGB data of the previous frame and the current frame to determine whether there is an image change. was judged.
- the image change detection circuit that can be used in the present embodiment is not limited to this, and the following image change detection circuit can also be used. Therefore, these will be described below as modified examples of the image change detection circuit.
- FIG. 13 is a block diagram showing a configuration of the image change detection circuit 52 according to the first modification.
- the image change detection circuit 52 includes a comparison circuit 52a and a frame memory 52b.
- RGB data RGBD for one frame of the preceding frame is stored in the frame memory 52b.
- the comparison circuit 52a reads the RGB data of the preceding frame stored in the frame memory 52b and directly compares it with the RGB data RGBD of the current frame. In this way, it is determined whether or not the image has changed. In this case, even a slight image change can be detected.
- the frame memory 52b is also referred to as a “second frame memory”.
- FIG. 14 is a block diagram showing a configuration of the image change detection circuit 53 according to the second modification.
- the image change detection circuit 53 includes a determination circuit 53a.
- the determination circuit 53a receives not only the RGB data RGBD but also a signal S1 indicating whether or not there is an image change from the host 1. Therefore, the determination circuit 53a determines whether or not the image has changed based on the signal S1. In this case, since it is not necessary to provide a memory or the like, the manufacturing cost of the image change detection circuit 53 can be reduced.
- FIG. 15 is a block diagram showing a configuration of the image change detection circuit 54 according to the third modification.
- the image change detection circuit 54 includes a determination circuit 54a and a determination register 54b.
- a value PS indicating the presence / absence of an image change is given from the host 1 together with the RGB data RGBD, the value PS indicating the presence / absence of an image change is written into the determination register 54b.
- the determination circuit 54a determines whether or not the image has changed by referring to the value PS written in the determination register 54b. In this case, it is possible to determine the presence or absence of an image change with a simple configuration.
- the determination register 54b is also referred to as a “third register”.
- a packet determination circuit (not shown) may be provided instead of the checksum circuit 32.
- the display control circuit 80 receives the command transmitted from the host 1, and reads the packet value described in the image determination packet included in the header by the packet determination circuit. As a result, if the read packet value is 0, it is determined that the image has not changed, and if it is 1, it is determined that the image has changed. Thereby, it is possible to easily and reliably detect the RAM write data RAMW including the changing image.
- the correction circuit 33 associates the gradation value based on the RGB data of the preceding frame and the gradation value based on the RGB data of the current frame only to match the gradation value of the current frame.
- An LUT 33d for storing correction values for correction was provided.
- the LUT usable in the correction circuit 33 is not limited to this, and the following LUT may be used.
- the LUT stores the correction value not only when the gradation value of the preceding frame and the gradation value of the current frame are the same, but also when they are different. Note that the LUT may store correction values for each combination of 256 ⁇ 256 gradation values, and may store correction values for some combinations thereof.
- the LUT stores only the correction value for the gradation value of the current frame.
- the correction value is determined only by the gradation value of the current frame regardless of the gradation value of the preceding frame, so whether or not the gradation value of the preceding claim and the gradation value of the current frame are the same. There is no need to judge. Thereby, since the structure of a correction circuit can be simplified, the manufacturing cost of a liquid crystal display device can be reduced.
- a plurality of LUTs having different correction values for each temperature range are provided, and the correction values are obtained by switching those LUTs based on the temperature of the liquid crystal display device.
- LUTs having different correction values are provided when the polarity of input RGB data is switched from positive polarity to negative polarity and when the polarity is switched from negative polarity to positive polarity. Then, correction values are obtained using different LUTs when the polarity of RGB data is switched from positive polarity to negative polarity and when the polarity is switched from negative polarity to positive polarity.
- FIG. 16 is a block diagram showing a configuration of a BC voltage generation circuit 55 using an interpolation processing circuit.
- the BC voltage generation circuit 55 includes an interpolation processing circuit 55a, a frame memory 55b capable of storing image data for at least one frame, and a memory 55c.
- the memory 55c stores a correction value for each combination of the gradation value of the preceding frame and the gradation value of the current frame.
- the interpolation processing circuit 55a When given the RGB data RGBD of the current frame, the interpolation processing circuit 55a, based on the RGB data RGBD of the preceding frame stored in the frame memory 55b, the tone value closest to the tone value, and the tone value of the current frame The correction value corresponding to the tone value closest to is read from the memory 55c, and interpolation processing is performed using the read correction value. Thereby, it is possible to obtain image data indicating the boost charge voltage by correcting the gradation value of the current frame.
- the present invention is used in a display device that performs pause driving by controlling the timing of refreshing.
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Abstract
リフレッシュを行うタイミングの制御を行って休止駆動における消費電力を確実に低減することが可能な液晶表示装置を提供する。 外部から入力されたRGBデータの画像が変化したとき、または休止フレーム数が連続して所定回数になったときに、直前の休止フレーム数が閾値BCTH未満の場合には、画像信号リフレッシュを1回だけ行い、休止フレーム数が閾値BCTH以上の場合には、まずブーストチャージリフレッシュを行い、続けて画像信号リフレッシュを行う。これにより、輝度の低下によるフリッカを低減できるだけでなく、休止駆動時におけるRGBデータの周波数が高い場合(例えば30Hz)であっても、リフレッシュを連続して行うことがなくなる。
Description
本発明は、液晶表示装置およびその駆動方法に関し、特に、休止駆動を行うことが可能な液晶表示装置およびその駆動方法に関する。
近年、小型で軽量の電子機器の開発が活発に行われている。このような電子機器に搭載される液晶表示装置には消費電力が少ないことが求められている。液晶表示装置の消費電力を低減する駆動方法の1つとして、走査信号線を走査して画像データに基づく駆動用画像信号の電圧(以下、「画像信号電圧」という)を書き込む駆動期間の後に、全ての走査信号線を非アクティブにして書込みを休止する休止期間を設ける「休止駆動」と呼ばれる駆動方法がある。休止駆動では、走査信号線駆動回路およびデータ信号線駆動回路に制御用の信号などを与えないようにして、休止期間における走査信号線駆動回路およびデータ信号線駆動回路の動作を休止させるので、消費電力を低減することが可能になる。なお、休止駆動は「低周波駆動」または「間欠駆動」と呼ばれることもある。
例えば、特許文献1には、液晶コントローラによって液晶モジュールを制御する表示装置が記載されている。液晶モジュールは、通常駆動モードと休止駆動モードとを有している。液晶コントローラは、通常駆動モードを示す動作信号または休止駆動モードを示す休止信号を液晶モジュールから受信すると、受信した動作信号/休止信号に基づいて、液晶モジュールを制御するために必要な各種の制御信号と、画像データとを液晶モジュールに送信し、画面をリフレッシュしたり、リフレッシュを休止したりする。
また、特許文献2~5にも、休止駆動を行う表示装置が記載されている。具体的には、特許文献2には、低消費電力モード時に、特定の周辺回路の動作を継続しながら低消費電力化を図るマイクロコンピュータが記載されている。特許文献3および特許文献4には、明るさ、コントラスト等などの表示品位を満たした状態で、低消費電力化を図る表示装置の駆動方法が記載されている。特許文献5には、非リフレッシュ期間に、消費電力の大きな回路を停止することによって、消費電力を低減する表示装置が記載されている。
しかし、消費電力を低減するために液晶表示装置を休止駆動する場合であっても、リフレッシュを連続して行うことが必要になる場合がある。この場合、液晶表示装置は休止駆動されているにもかかわらず、実質的に通常駆動されている場合と同じになり、その消費電力が低減されないという問題がある。
そこで、本発明は、リフレッシュを行うタイミングの制御を行って休止駆動における消費電力を確実に低減することが可能な液晶表示装置およびその駆動方法を提供することを目的とする。
本発明の第1の局面は、画面のリフレッシュを行う2つのリフレッシュフレームの間に画面のリフレッシュを休止する休止フレームを設ける休止駆動を行う液晶表示装置であって、
絶縁基板上に形成された複数の走査信号線と、前記複数の走査信号線とそれぞれ交差する複数のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、
前記複数の走査信号線を順に選択する走査信号線駆動回路と、
外部から入力された画像データに基づいて生成した画像信号電圧を前記複数のデータ信号線に書き込むデータ信号線駆動回路と、
前記走査信号線駆動回路および前記データ信号線駆動回路の動作を制御する表示制御回路とを備え、
前記表示制御回路は、
現フレームの画像データに時間的変化を強調する強調階調処理をした補正画像データを出力し、または、前記現フレームの画像データを、前記強調階調処理をしないで出力する補正回路と、
予め設定された閾値を記憶する第1のレジスタとを備え、
前記表示制御回路は、前記現フレームよりも前の休止フレームのフレーム数が前記閾値よりも大きいか否かを判定し、
前記データ信号線駆動回路は、前記休止フレームのフレーム数が前記閾値よりも大きいと判定した場合には、前記休止フレームの画像データの極性と異なる極性であって前記補正回路から出力される前記補正画像データに基づくブーストチャージ電圧と、前記補正画像データと同じ極性であって前記現フレームの画像データに基づく画像信号電圧とを連続して前記データ信号線に印加し、前記閾値よりも小さいと判定した場合には、前記休止フレームの画像データの極性と異なる極性の前記画像信号電圧を前記データ信号線に印加することを特徴とする。
絶縁基板上に形成された複数の走査信号線と、前記複数の走査信号線とそれぞれ交差する複数のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、
前記複数の走査信号線を順に選択する走査信号線駆動回路と、
外部から入力された画像データに基づいて生成した画像信号電圧を前記複数のデータ信号線に書き込むデータ信号線駆動回路と、
前記走査信号線駆動回路および前記データ信号線駆動回路の動作を制御する表示制御回路とを備え、
前記表示制御回路は、
現フレームの画像データに時間的変化を強調する強調階調処理をした補正画像データを出力し、または、前記現フレームの画像データを、前記強調階調処理をしないで出力する補正回路と、
予め設定された閾値を記憶する第1のレジスタとを備え、
前記表示制御回路は、前記現フレームよりも前の休止フレームのフレーム数が前記閾値よりも大きいか否かを判定し、
前記データ信号線駆動回路は、前記休止フレームのフレーム数が前記閾値よりも大きいと判定した場合には、前記休止フレームの画像データの極性と異なる極性であって前記補正回路から出力される前記補正画像データに基づくブーストチャージ電圧と、前記補正画像データと同じ極性であって前記現フレームの画像データに基づく画像信号電圧とを連続して前記データ信号線に印加し、前記閾値よりも小さいと判定した場合には、前記休止フレームの画像データの極性と異なる極性の前記画像信号電圧を前記データ信号線に印加することを特徴とする。
本発明の第2の局面は、本発明の第1の局面において、
前記表示制御回路は、前記現フレームの画像データの状態変化を検出する画像変化検出回路をさらに備えることを特徴とする。
前記表示制御回路は、前記現フレームの画像データの状態変化を検出する画像変化検出回路をさらに備えることを特徴とする。
本発明の第3の局面は、本発明の第2の局面において、
前記外部から入力される画像データは、フレームごとに連続して入力されるデータであり、
前記画像変化検出回路は、フレームごとに前記画像データによって表わされる画像が変化していることを検出し、
前記表示制御回路は、前記画像が変化していることを検出した場合には、前記画像が変化したフレームの次のフレームから、前記補正画像データと前記画像データ、または前記画像データを前記データ信号線駆動回路に与えることを特徴とする。
前記外部から入力される画像データは、フレームごとに連続して入力されるデータであり、
前記画像変化検出回路は、フレームごとに前記画像データによって表わされる画像が変化していることを検出し、
前記表示制御回路は、前記画像が変化していることを検出した場合には、前記画像が変化したフレームの次のフレームから、前記補正画像データと前記画像データ、または前記画像データを前記データ信号線駆動回路に与えることを特徴とする。
本発明の第4の局面は、本発明の第3の局面において、
前記表示制御回路は、
前記画像データが変化していると判定したフレームよりも前のフレームであって、連続する休止フレームのフレーム数をカウントするカウンタと、
予め設定された所定値を記憶する第2のレジスタとをさらに備え、
前記表示制御回路は、前記画像の変化の有無にかかわらず、前記カウントされた休止フレームのフレーム数が、前記所定値よりも大きいか否かを判定し、前記所定値よりも大きいと判定した場合には、前記補正回路から出力される前記補正画像データと前記画像データとを連続して前記データ信号線駆動回路に与え、前記所定値よりも小さいと判定した場合には、前記画像データを前記データ信号線駆動回路に与えることを特徴とする。
前記表示制御回路は、
前記画像データが変化していると判定したフレームよりも前のフレームであって、連続する休止フレームのフレーム数をカウントするカウンタと、
予め設定された所定値を記憶する第2のレジスタとをさらに備え、
前記表示制御回路は、前記画像の変化の有無にかかわらず、前記カウントされた休止フレームのフレーム数が、前記所定値よりも大きいか否かを判定し、前記所定値よりも大きいと判定した場合には、前記補正回路から出力される前記補正画像データと前記画像データとを連続して前記データ信号線駆動回路に与え、前記所定値よりも小さいと判定した場合には、前記画像データを前記データ信号線駆動回路に与えることを特徴とする。
本発明の第5の局面は、本発明の第1の局面において、
前記外部から入力される画像データは、間欠的に、または液晶表示装置からの送信要求に応じて入力されるデータであり、
外部から入力された画像データが入力されれば、前記表示制御回路は、前記画像データを検出したフレームから、前記補正画像データと前記画像データ、または前記画像データを、前記データ信号線駆動回路に与えることを特徴とする。
前記外部から入力される画像データは、間欠的に、または液晶表示装置からの送信要求に応じて入力されるデータであり、
外部から入力された画像データが入力されれば、前記表示制御回路は、前記画像データを検出したフレームから、前記補正画像データと前記画像データ、または前記画像データを、前記データ信号線駆動回路に与えることを特徴とする。
本発明の第6の局面は、本発明の第5の局面において、
前記表示制御回路は、
前記画像データが入力されたことを検出したフレームよりも前のフレームであって、連続する休止フレームのフレーム数をカウントするカウンタと、
予め設定された所定値を記憶する第2のレジスタとをさらに備え、
前記表示制御回路は、前記画像データの検出の有無にかかわらず、前記カウントされた休止フレームのフレーム数が、前記所定値よりも大きいか否かを判定し、前記所定値よりも大きいと判定した場合には、前記補正回路から出力される前記補正画像データと前記画像データとを連続して前記データ信号線駆動回路に与え、前記所定値よりも小さいと判定した場合には、前記補正回路から出力される前記画像データを前記データ信号線駆動回路に与えることを特徴とする。
前記表示制御回路は、
前記画像データが入力されたことを検出したフレームよりも前のフレームであって、連続する休止フレームのフレーム数をカウントするカウンタと、
予め設定された所定値を記憶する第2のレジスタとをさらに備え、
前記表示制御回路は、前記画像データの検出の有無にかかわらず、前記カウントされた休止フレームのフレーム数が、前記所定値よりも大きいか否かを判定し、前記所定値よりも大きいと判定した場合には、前記補正回路から出力される前記補正画像データと前記画像データとを連続して前記データ信号線駆動回路に与え、前記所定値よりも小さいと判定した場合には、前記補正回路から出力される前記画像データを前記データ信号線駆動回路に与えることを特徴とする。
本発明の第7の局面は、本発明の第2の局面において、
前記表示制御回路は、少なくとも前記状態変化が検出された画像データを保持する書き換え可能な第1のフレームメモリをさらに備え、
前記表示部に前記リフレッシュフレームを表示するとき、前記表示制御回路は、前記第1のフレームメモリに保持されている前記画像データを読み出して、前記データ信号線駆動回路に与えることを特徴とする。
前記表示制御回路は、少なくとも前記状態変化が検出された画像データを保持する書き換え可能な第1のフレームメモリをさらに備え、
前記表示部に前記リフレッシュフレームを表示するとき、前記表示制御回路は、前記第1のフレームメモリに保持されている前記画像データを読み出して、前記データ信号線駆動回路に与えることを特徴とする。
本発明の第8の局面は、本発明の第1の局面において、
前記表示制御回路は、外部から入力されるデータから前記画像データと、前記表示制御回路を動作させるために必要なタイミング信号とを取り出すインターフェース部をさらに備え、
前記表示制御回路は、前記タイミング信号から生成した制御信号に基づいて、前記画像データまたは前記補正画像データを前記データ信号線駆動回路に与えるタイミングを制御することを特徴とする。
前記表示制御回路は、外部から入力されるデータから前記画像データと、前記表示制御回路を動作させるために必要なタイミング信号とを取り出すインターフェース部をさらに備え、
前記表示制御回路は、前記タイミング信号から生成した制御信号に基づいて、前記画像データまたは前記補正画像データを前記データ信号線駆動回路に与えるタイミングを制御することを特徴とする。
本発明の第9の局面は、本発明の第1の局面において、
前記表示制御回路は、外部から入力されるコマンドに基づいて前記画像データをRAMライトデータとして出力するコマンドレジスタをさらに備え、動作を制御するためのタイミング制御信号を内部で生成することを特徴とする。
前記表示制御回路は、外部から入力されるコマンドに基づいて前記画像データをRAMライトデータとして出力するコマンドレジスタをさらに備え、動作を制御するためのタイミング制御信号を内部で生成することを特徴とする。
本発明の第10の局面は、本発明の第2の局面において、
前記画像変化検出回路は、先行フレームの画像データを用いた演算処理によって得られる値と現フレームの画像データを用いた演算処理によって得られる値とを比較することによって、画像の変化の有無を検出することを特徴とする。
前記画像変化検出回路は、先行フレームの画像データを用いた演算処理によって得られる値と現フレームの画像データを用いた演算処理によって得られる値とを比較することによって、画像の変化の有無を検出することを特徴とする。
本発明の第11の局面は、本発明の第2の局面において、
前記画像変化検出回路は、先行フレームの画像データと現フレームの画像データとを比較することによって、画像の変化の有無を検出することを特徴とする。
前記画像変化検出回路は、先行フレームの画像データと現フレームの画像データとを比較することによって、画像の変化の有無を検出することを特徴とする。
本発明の第12の局面は、本発明の第2の局面において、
前記画像変化検出回路は、外部から入力される所定の信号に基づいて、画像の変化の有無を検出することを特徴とする。
前記画像変化検出回路は、外部から入力される所定の信号に基づいて、画像の変化の有無を検出することを特徴とする。
本発明の第13の局面は、本発明の第2の局面において、
前記画像変化検出回路は、画像変化の有無を示す値を外部から書き込むための第3のレジスタを備え、前記第3のレジスタに書き込まれた値に基づいて画像の変化の有無を検出することを特徴とする。
前記画像変化検出回路は、画像変化の有無を示す値を外部から書き込むための第3のレジスタを備え、前記第3のレジスタに書き込まれた値に基づいて画像の変化の有無を検出することを特徴とする。
本発明の第14の局面は、本発明の第2の局面において、
前記画像変化検出回路は、前記先行フレームの画像データのチェックサム値と、前記現フレームの画像データのチェックサム値とを求めて比較するチェックサム回路であることを特徴とする。
前記画像変化検出回路は、前記先行フレームの画像データのチェックサム値と、前記現フレームの画像データのチェックサム値とを求めて比較するチェックサム回路であることを特徴とする。
本発明の第15の局面は、本発明の第2の局面において、
前記画像変化検出回路は、前記現フレームの画像データのヘッダ部に含まれる画像判定パケットにより画像の変化の有無を検出することを特徴とする。
前記画像変化検出回路は、前記現フレームの画像データのヘッダ部に含まれる画像判定パケットにより画像の変化の有無を検出することを特徴とする。
本発明の第16の局面は、本発明の第2の局面において、
前記表示制御回路は、送信を予定されている前記画像データが変化した画像を含むか否かを示す情報を予め記憶させたコマンドレジスタをさらに備え、
前記画像変化検出回路は、前記画像データを受信するごとに、前記コマンドレジスタに記憶された前記情報に基づいて、変化した画像を含む前記画像データを検知することを特徴とする。
前記表示制御回路は、送信を予定されている前記画像データが変化した画像を含むか否かを示す情報を予め記憶させたコマンドレジスタをさらに備え、
前記画像変化検出回路は、前記画像データを受信するごとに、前記コマンドレジスタに記憶された前記情報に基づいて、変化した画像を含む前記画像データを検知することを特徴とする。
本発明の第17の局面は、本発明の第1の局面において、
前記補正回路は、
先行フレームの画像データを保持する第2のフレームメモリと、
前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する階調値との組み合わせごとに時間的変化を強調するための補正値を記憶するルックアップテーブルとを含み、
前記補正回路は、前記現フレームの画像データを与えられたとき、前記ルックアップテーブルから、前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する補正値を読み出し、読み出した補正値に基づいて前記強調階調処理をすることを特徴とする。
前記補正回路は、
先行フレームの画像データを保持する第2のフレームメモリと、
前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する階調値との組み合わせごとに時間的変化を強調するための補正値を記憶するルックアップテーブルとを含み、
前記補正回路は、前記現フレームの画像データを与えられたとき、前記ルックアップテーブルから、前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する補正値を読み出し、読み出した補正値に基づいて前記強調階調処理をすることを特徴とする。
本発明の第18の局面は、本発明の第17の局面において、
前記ルックアップテーブルは、前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する階調値とが等しい場合の補正値のみを記憶していることを特徴とする。
前記ルックアップテーブルは、前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する階調値とが等しい場合の補正値のみを記憶していることを特徴とする。
本発明の第19の局面は、本発明の第1の局面において、
前記画素形成部は、スイッチング素子として機能する薄膜トランジスタと、前記薄膜トランジスタに接続され、前記画像信号電圧が充電される画素容量とを備え、
前記薄膜トランジスタは、前記走査信号線に制御端子が接続され、前記データ信号線に第1の導通端子が接続され、前記画素容量の画素電極に第2導通端子が接続され、チャネル層はIn-Ga-Zn-Oにより形成されていることを特徴とする。
前記画素形成部は、スイッチング素子として機能する薄膜トランジスタと、前記薄膜トランジスタに接続され、前記画像信号電圧が充電される画素容量とを備え、
前記薄膜トランジスタは、前記走査信号線に制御端子が接続され、前記データ信号線に第1の導通端子が接続され、前記画素容量の画素電極に第2導通端子が接続され、チャネル層はIn-Ga-Zn-Oにより形成されていることを特徴とする。
本発明の第20の局面は、画面のリフレッシュを行う2つのリフレッシュフレームの間に画面のリフレッシュを休止する休止フレームを設ける休止駆動を行う際に、外部から入力される画像データに基づく交流電圧を液晶に印加することにより画像を表示する液晶表示装置の駆動方法であって、
現フレームの画像データの状態変化があるか否かを検出するステップと、
現フレームの画像データの状態変化を検出したとき、前記現フレームよりも前の休止フレームのフレーム数が予め設定された閾値よりも大きいか否かを判定するステップと、
前記休止フレームのフレーム数が前記閾値よりも大きいと判定した場合には、前記休止フレームの画像データの極性と異なる極性であって、前記現フレームの画像データに時間的変化を強調する強調階調処理をした補正画像データに基づくブーストチャージ電圧と、前記補正画像データと同じ極性であって、前記現フレームの画像データに基づく画像信号電圧とを連続してデータ信号線に印加するステップと、
前記休止フレームのフレーム数が前記閾値よりも小さいと判定した場合には、前記休止フレームの画像データの極性と異なる極性の前記画像信号電圧を前記データ信号線に印加するステップとを備えることを特徴とする。
現フレームの画像データの状態変化があるか否かを検出するステップと、
現フレームの画像データの状態変化を検出したとき、前記現フレームよりも前の休止フレームのフレーム数が予め設定された閾値よりも大きいか否かを判定するステップと、
前記休止フレームのフレーム数が前記閾値よりも大きいと判定した場合には、前記休止フレームの画像データの極性と異なる極性であって、前記現フレームの画像データに時間的変化を強調する強調階調処理をした補正画像データに基づくブーストチャージ電圧と、前記補正画像データと同じ極性であって、前記現フレームの画像データに基づく画像信号電圧とを連続してデータ信号線に印加するステップと、
前記休止フレームのフレーム数が前記閾値よりも小さいと判定した場合には、前記休止フレームの画像データの極性と異なる極性の前記画像信号電圧を前記データ信号線に印加するステップとを備えることを特徴とする。
本発明の第1の局面によれば、現フレームよりも前の休止フレームのフレーム数と閾値とを比較する。その大小関係に応じて、データ信号線にブーストチャージ電圧と画像信号電圧とを連続して印加したり、前記画像信号電圧だけを印加したりする。これにより、休止駆動の周波数が高い場合であっても、消費電力を確実に低減することができる。また、これらの電圧の極性は、現フレームよりも前の休止フレームの画像信号電圧の極性を反転させた電圧であるので、休止駆動においても交流駆動される。さらに、ブーストチャージ電圧に続いて書き込まれる画像信号電圧は、現フレームの画像データに基づく信号電圧であるので、休止駆動においても現フレームの画像を表示することができる。
本発明の第2の局面によれば、表示制御回路は画像変化検出回路を備えているので、現フレームの画像データの状態変化を容易かつ確実に検出することができる。
本発明の第3の局面によれば、画像データがフレームごとに連続して入力される場合であって、画像が変化していることを検出した場合には、先行フレームにおける休止フレームのフレーム数と閾値とを比較する。その大小関係に応じて、画像データ信号線にブーストチャージ電圧と画像信号電圧とを連続して印加したり、画像信号電圧だけを印加したりする。これにより、画像が変化した場合には、本発明の第1の局面と同様の効果を奏する。
本発明の第4の局面によれば、画像が変化していない場合にも、現フレームよりも前の休止フレームのフレーム数と閾値とを比較する。その大小関係に応じて、画像データ信号線にブーストチャージ電圧と画像信号電圧とを連続して印加したり、前記画像信号電圧だけを印加したりする。これにより、画像が変化していない場合にも、本発明の第1の局面と同様の効果を奏する。
本発明の第5の局面によれば、画像データが間欠的に入力されたり、送信要求に応じて外部から入力されたりした場合には、先行フレームにおける休止フレームのフレーム数と閾値とを比較する。その大小関係に応じて、画像データ信号線にブーストチャージ電圧と画像信号電圧とを連続して印加したり、前記画像信号電圧だけを印加したりする。これにより、画像データが外部から入力された場合には、本発明の第1の局面と同様の効果を奏する。
本発明の第6の局面によれば、画像データが外部から入力されない場合にも、現フレームよりも前の休止フレームのフレーム数を閾値と比較しその大小関係に応じて、画像データ信号線にブーストチャージ電圧と画像信号電圧とを連続して印加したり、前記画像信号電圧だけを印加したりする。これにより、画像データが外部から入力された場合にも、本発明の第1の局面と同様の効果を奏する。
本発明の第7の局面によれば、外部から送信された画像データのうち、少なくとも状態変化が検出された画像データはフレームメモリに保持される。これにより、フレームメモリに書き込まれた画像データをいつでも読み出して表示することができるので、休止駆動時における消費電力を低減することができる。
本発明の第8の局面によれば、外部から送信されるデータから取り出された画像データとタイミング信号とを用いることにより、画面のリフレッシュのタイミングと必要な画像データとを任意に制御できる。これにより、効果的に休止駆動を実現することができる。
本発明の第9の局面によれば、外部から送信されるコマンドを用いて、画像データをRAMライトデータとして出力し、タイミング制御信号を内部で生成して出力する。これにより、タイミング制御信号を外部から与えられなくても液晶表示装置を駆動することができる。また、休止駆動を効果的に実現することができる。
本発明の第10の局面によれば、先行フレームの画像データと現フレームの画像データを直接比較するので、わずかな画像の変化であっても検知することができる。
本発明の第11の局面によれば、演算処理によって得られた値を記憶すればよいので、容量の大きなメモリを備えることなく、画像変化の有無を判定することができる。
本発明の第12の局面によれば、外部から入力される所定の信号に基づいて判定するので、メモリやレジスタなどは不要である。このため、液晶表示装置を安価に製造することができる。
本発明の第13の局面によれば、第3のレジスタに書き込まれた値に基づいて画像変化の有無を判定できるので、簡易な構成で画像変化の有無を判定することができる。
本発明の第14の局面によれば、画像変化検出回路として、よく知られたチェックサム回路を用いることができる。これにより、変化した画像を含む画像データを容易かつ確実に検出することができる。
本発明の第15の局面によれば、画像データのヘッダ部に含まれる画像判定パケットに基づいて、画像データが変化した画像を含むか否かを判定する。これにより、変化した画像を含む画像データを容易かつ確実に検出することができる。
本発明の第16の局面によれば、送信を予定している画像データが変化した画像を含むか否かを示す情報をコマンドレジスタに予め記憶させておく。これにより、変化した画像を含む画像データを容易かつ確実に検出することができる。
本発明の第17の局面によれば、補正回路は、ルックアップテーブルに記憶させた補正値を用いて強調階調処理を行って補正画像データを求めることができるので、補正画像データを容易に求めることができる。
本発明の第18の局面によれば、フリッカは同じ画像を連続して表示する場合に視認されやすい。このため、階調値が同じ画像を連続して表示する場合のみブーストチャージ駆動を行うことによって、視聴者はフリッカをほとんど視認できなくなる。また、ルックアップテーブルのサイズを小さくすることができるので、液晶表示装置の製造コストを低減することができる。
本発明の第19の局面によれば、画素形成部内の薄膜トランジスタとしてチャネル層がIn-Ga-Zn-Oにより形成された薄膜トランジスタが用いられる。このような薄膜トランジスタではリーク電流が少なくなるので、画素形成部に書き込まれた電圧を長時間にわたって十分なレベルで保持できる。これにより、表示部に表示された画像の表示品位を高く保つことができる。
本発明の第20の局面によれば、本発明の第19の局面と同様の効果を奏する。
<1.基礎検討>
図1は、液晶表示装置における従来の休止駆動を説明するための図である。図1に示す休止駆動を行う場合、第1駆動期間において、正極性の画像信号電圧を書き込み、それに続く休止期間にその画像信号電圧を保持し続ける。次に、第2駆動期間において、負極性の画像信号電圧を書き込み、それに続く休止期間にその画像信号電圧を保持し続ける。以下同様にして、駆動期間ごとに、極性を反転させた画像信号電圧を交互に書き込み、それに続く休止期間に書き込まれた画像信号電圧を保持し続けることを繰り返す。
図1は、液晶表示装置における従来の休止駆動を説明するための図である。図1に示す休止駆動を行う場合、第1駆動期間において、正極性の画像信号電圧を書き込み、それに続く休止期間にその画像信号電圧を保持し続ける。次に、第2駆動期間において、負極性の画像信号電圧を書き込み、それに続く休止期間にその画像信号電圧を保持し続ける。以下同様にして、駆動期間ごとに、極性を反転させた画像信号電圧を交互に書き込み、それに続く休止期間に書き込まれた画像信号電圧を保持し続けることを繰り返す。
液晶の応答速度を速くしたい場合には、画像信号電圧よりも大きな電圧を書き込むオーバーシュート駆動が行われる。しかし、この場合には、画像信号電圧を書き込んだ直後に輝度が急激に低下し、その後ゆっくり回復する。このような輝度の変化は、通常駆動時には視聴者に視認されにくいが、休止駆動時にはフリッカとして視認されやすい。
図2は、ブーストチャージ駆動による休止駆動を説明するための図である。この「ブーストチャージ駆動」とは、画像信号電圧よりも大きな電圧と画像信号電圧とを連続して書き込むことをいう。図2に示すように、奇数番目の駆動期間には、画像信号電圧よりも大きな正極性の電圧を書き込み、次に正極性の画像信号電圧を書き込み、その後休止期間とする。また、偶数番目の駆動期間には、絶対値が画像信号電圧の絶対値よりも大きな負極性の電圧を書き込み、次に負極性の画像信号電圧を書き込み、その後休止期間とする。このように、画像信号電圧を書き込む直前に、画像信号電圧と同じ極性で、絶対値が画像信号電圧の絶対値よりも大きな電圧を書き込む。これにより、画像信号電圧の書込みを行った際の輝度の低下が大幅に抑制されるので、休止駆動時に視聴者はフリッカをほとんど視認しなくなるが、消費電力が通常駆動の場合と変わらない場合がある。そのような具体例を次に説明する。なお、図2において「BC」は、ブーストチャージ駆動を行った際の画像信号電圧との差分を示す。
図3は、ブーストチャージ駆動を行ったときに不都合が生じる場合があることを示す図である。図3を参照して、30Hzで更新される画像信号がホストから送信されてくる場合について説明する。画像信号は1フレームおきに更新されている。この場合、第1フレームにおいて、画像信号電圧よりも大きな正極性の電圧を書き込む。次に休止期間であるべき第2フレームにおいて画像信号電圧を書き込む。第3フレームにおいて、新たな画像信号がホストから送信されてくるので、画像信号電圧の絶対値よりも絶対値が大きな負極性の電圧を書き込む。次に休止期間であるべき第4フレームにおいて画像信号電圧を書き込む。以下、同様にして、奇数番目のフレームではホストから送信されてきた画像信号電圧よりも大きな画像信号電圧を書き込む。偶数番目のフレームでは、ホストから送信されてきた画像信号電圧の絶対値よりも大きな絶対値の画像信号電圧を書き込む。その結果、画像信号は1フレームおきに更新されているにもかかわらず、液晶表示装置には、すべてのフレームでリフレッシュされる。つまり、ホストは30Hzで画像データを送信しているにもかかわらず、液晶表示装置は60Hzで画像を表示していることになる。このため、この駆動方法によれば、液晶表示装置は休止駆動を行っているにもかかわらず、その消費電力はまったく低減されていない。なお、図3では、簡略化のため画像信号電圧の絶対値は一定としたが、実際にはそれぞれ異なる値になる。
そこで、添付図面を参照しつつ、本発明の各実施形態について説明する。なお、本明細書では、画像変化の有無にかかわらず1フレーム分の画像データに基づいて画素形成部の画素容量を充電することを「リフレッシュ」ともいい、リフレッシュを行うフレームを「リフレッシュフレーム」という。また、画素容量の充電を行わないことを「ノンリフレッシュ」といい、ノンリフレッシュを行うフレームを「休止フレーム」という。また、フリッカの発生を防止するための画像信号(データ)電圧よりも高い電圧を「ブーストチャージ(Boost Charge)電圧」という。また、画像信号(データ)電圧を画素容量に充電(書込み)することを「画像信号(データ)駆動」といい、ブーストチャージ電圧および画像信号(データ)電圧を連続して画素容量に充電(書込み)することを「ブーストチャージ駆動」ということがある。
また液晶には、直流電圧を印加し続けると劣化するという性質がある。そこで、液晶表示装置では、液晶の劣化を抑えるために、液晶層に印加する電圧(印加電圧)の極性を反転させる交流駆動が行われている。交流駆動の方式としては、全ての画素の印加電圧の極性を同じにした状態で1フレームごとに印加電圧の極性を反転させるフレーム反転駆動と呼ばれる駆動方式がよく知られている。しかし、フレーム反転駆動を行えば、画像表示の際に比較的フリッカが発生しやすい。そこで、フリッカの発生を抑制するために、種々の反転駆動方式が開発されている。典型的な反転駆動方式としては、印加電圧の極性を1フレームごとかつ所定本数の走査信号線ごとに反転させるライン反転駆動、印加電圧の極性を1フレームごとかつ所定本数のデータ信号線ごとに反転させるカラム反転駆動、印加電圧の極性を1フレームごとに反転させ、かつ、垂直・水平方向に隣り合う画素の極性をも反転させるドット反転駆動が知られている。以下の各実施形態ではカラム反転駆動を行うとして説明するが、ライン反転駆動、ドット反転駆動、またはフレーム反転駆動を行う場合にも同様に適用可能である。
<2.第1の実施形態>
<2.1 液晶表示装置の構成>
図4は、本発明の第1の実施形態に係る液晶表示装置の構成を示すブロック図である。図4に示すように、液晶表示装置は、液晶パネル14、およびバックライトユニット18を備えている。液晶パネル14には、外部との接続用のFPC(Flexible Printed Circuit)13が設けられている。また、液晶パネル14上には、表示部15、表示制御回路60、走査信号線駆動回路16、およびデータ信号線駆動回路17が設けられている。なお、走査信号線駆動回路16およびデータ信号線駆動回路17の双方またはいずれか一方は表示制御回路60内に設けられていてもよい。また、走査信号線駆動回路16およびデータ信号線駆動回路17の双方またはいずれか一方は表示部15と一体的に形成されていてもよい。液晶表示装置の外部には、主としてCPUにより構成されるホスト1(システム)が設けられている。
<2.1 液晶表示装置の構成>
図4は、本発明の第1の実施形態に係る液晶表示装置の構成を示すブロック図である。図4に示すように、液晶表示装置は、液晶パネル14、およびバックライトユニット18を備えている。液晶パネル14には、外部との接続用のFPC(Flexible Printed Circuit)13が設けられている。また、液晶パネル14上には、表示部15、表示制御回路60、走査信号線駆動回路16、およびデータ信号線駆動回路17が設けられている。なお、走査信号線駆動回路16およびデータ信号線駆動回路17の双方またはいずれか一方は表示制御回路60内に設けられていてもよい。また、走査信号線駆動回路16およびデータ信号線駆動回路17の双方またはいずれか一方は表示部15と一体的に形成されていてもよい。液晶表示装置の外部には、主としてCPUにより構成されるホスト1(システム)が設けられている。
表示部15には、複数本(m本)のデータ信号線SL1~SLmと、複数本(n本)の走査信号線GL1~GLnと、これらm本のデータ信号線SL1~SLmとn本の走査信号線GL1~GLnとの交差点のそれぞれに対応して設けられた複数個(m×n個)の画素形成部20とが形成されている。以下、m本のデータ信号線SL1~SLmを区別しない場合にはこれらを単に「データ信号線SL」といい、n本の走査信号線GL1~GLnを区別しない場合にはこれらを単に「走査信号線GL」という。m×n個の画素形成部20はマトリクス状に形成されている。各画素形成部20は、対応する交差点を通過する走査信号線GLに制御端子としてのゲート端子が接続されると共に、当該交差点を通過するデータ信号線SLに第1導通端子としてのソース端子が接続されたTFT21と、当該TFT21の第2導通端子としてのドレイン端子に接続された画素電極23と、m×n個の画素形成部20に共通的に設けられた共通電極24と、画素電極23と共通電極24との間に挟持され、複数個の画素形成部20に共通的に設けられた液晶層(図示しない)とにより構成される。画素電極23と共通電極24により形成される液晶容量22は、画素容量を構成する。なお、典型的には、画素容量に確実に電圧を保持すべく液晶容量22に並列に補助容量が設けられている。このため、画素容量は液晶容量22および補助容量により構成されているのが一般的である。しかし、本明細書では、画素容量は液晶容量22のみにより構成されるとして説明する。
TFT21としては、例えば酸化物半導体からなるチャネル層を有するTFT(以下「酸化物TFT」という。)が用いられる。より詳細には、TFT21のチャネル層は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、および酸素(O)を含むIn-Ga-Zn-O(酸化インジウムガリウム亜鉛)により形成されている。In-Ga-Zn-Oからなるチャネル層を有するTFTは、多結晶シリコンや非晶質シリコンなどからなるチャネル層を有するシリコン系のTFTに比べてオフリーク電流が非常に小さい。このため、液晶容量22に書き込まれた画像信号電圧は長期間保持される。なお、In-Ga-Zn-O以外の酸化物半導体として、例えばインジウム、ガリウム、亜鉛、銅(Cu)、シリコン(Si)、錫(Sn)、アルミニウム(Al)、カルシウム(Ca)、ゲルマニウム(Ge)、および鉛(Pb)のうち少なくとも1つを含む酸化物半導体をチャネル層に用いた場合でも同様の効果が得られる。また、TFT21として酸化物TFTを用いるのは一例であり、これに代えて多結晶シリコンや非晶質シリコンなどのシリコン系のTFTを用いてもよい。
表示制御回路60は、典型的にはLSI(Large Scale Integration)によって実現される。表示制御回路60は、FPC13を介してホスト1から画像データを含むデータDATを受信し、これに応じてデータ信号線用制御信号SCT、走査信号線用制御信号GCT、および共通電圧Vcomを生成して出力する。データ信号線用制御信号SCTはデータ信号線駆動回路17に与えられる。走査信号線用制御信号GCTは走査信号線駆動回路16に与えられる。共通電圧Vcomは共通電極24に与えられる。本実施形態では、ホスト1と表示制御回路60との間におけるデータDATの送受信は、MIPI(Mobile Industry Processor Interface)Allianceによって提案された、DSI(Display Serial Interface)規格に準拠したインターフェースを介して行われる。このDSI規格に準拠したインターフェースによれば、データ伝送を高速で行うことが可能になる。そこで、本実施形態を含む各実施形態では、DSI規格に準拠したインターフェースのビデオモードまたはコマンドモードを用いる。
走査信号線駆動回路16は、走査信号線用制御信号GCTに応じて、アクティブな走査信号を所定周期で走査信号線GLに印加することを繰り返す。走査信号線用制御信号GCTには、例えばゲートクロック信号およびゲートスタートパルス信号が含まれる。走査信号線駆動回路16は、ゲートクロック信号およびゲートスタートパルス信号に応じて、その内部の図示しないシフトレジスタなどを動作させ、走査信号を生成する。
データ信号線駆動回路17は、データ信号線用制御信号SCTに応じて、データ信号線SLに印加するべき画像信号電圧を生成して出力する。データ信号線用制御信号SCTには、例えば画像データに基づくデジタル画像信号、ソーススタートパルス信号、ソースクロック信号、およびラッチストローブ信号などが含まれる。データ信号線駆動回路17は、ソーススタートパルス信号、ソースクロック信号、およびラッチストローブ信号に応じて、その内部の図示しないシフトレジスタおよびサンプリングラッチ回路などを動作させ、デジタル画像信号を図示しないDA変換回路でアナログ信号に変換することにより画像信号電圧を生成する。
バックライトユニット18は、液晶パネル14の背面側に設けられ、液晶パネル14に背面からバックライト光を照射する。バックライトユニット18は、例えば複数のLED(Light Emitting Diode)によって構成されている。バックライトユニット18は、表示制御回路60により制御されるものであってもよいし、その他の方法により制御されるものであってもよい。なお、液晶パネル14が反射型である場合には、バックライトユニット18は不要である。
以上のようにして、データ信号線SLに画像信号電圧が印加され、走査信号線GLに走査信号電圧が印加され、バックライトユニット18が駆動されることにより、ホスト1から送信された画像データに応じた画面が液晶パネル14の表示部15に表示される。
<2.2 表示制御回路の構成>
次に、表示制御回路60の構成を説明する。本実施形態における表示制御回路60は、ビデオモードを用い、かつRAM(Random Access Memory)を設けない態様である。以下では、このような態様を「ビデオモードRAMスルー」という。
次に、表示制御回路60の構成を説明する。本実施形態における表示制御回路60は、ビデオモードを用い、かつRAM(Random Access Memory)を設けない態様である。以下では、このような態様を「ビデオモードRAMスルー」という。
図5は、本実施形態における、ビデオモードRAMスルーに対応した表示制御回路60(以下「ビデオモードRAMスルーの表示制御回路60」という。)の構成を示すブロック図である。図5に示すように、表示制御回路60は、インターフェース部31、コマンドレジスタ37、NVM(Non-volatile memory:不揮発性メモリ)38、タイミングジェネレータ35、OSC(Oscillator:発振器)40、チェックサム回路32、補正回路33、ラッチ回路34、内蔵電源回路39、データ信号線用制御信号出力部36、走査信号線用制御信号出力部41を備えている。インターフェース部31はDSI受信部31aを含み、チェックサム回路32はメモリ32aを含む。また、タイミングジェネレータ35はカウンタ35aを含み、コマンドレジスタ37はレジスタ37a~37cを含む。なお、上述のように、走査信号線駆動回路16およびデータ信号線駆動回路17の双方またはいずれか一方は表示制御回路60内に設けられていてもよい。
インターフェース部31内のDSI受信部31aはDSI規格に準拠している。ビデオモードにおけるデータDATには、画像に関するデータを示すRGBデータRGBDと、同期信号である垂直同期信号VSYNC、水平同期信号HSYNC、データイネーブル信号DE、およびクロック信号CLKと、コマンドデータCMとが含まれている。コマンドデータCMには、各種制御に関するデータが含まれている。DSI受信部31aは、ホスト1からデータDATを受信すると、データDATに含まれるRGBデータRGBDをチェックサム回路32に送信し、垂直同期信号VSYNC、水平同期信号HSYNC、データイネーブル信号DE、およびクロック信号CLKをタイミングジェネレータ35に送信し、コマンドデータCMをコマンドレジスタ37に送信する。なお、コマンドデータCMは、I2C(Inter Integrated Circuit)規格またはSPI(Serial Peripheral Interface)規格に準拠したインターフェースを介してホスト1からコマンドレジスタ37に送信されてもよい。この場合、インターフェース部31にはI2C規格またはSPI規格に準拠した受信部が含まれる。また、RGBデータRGBを「画像データ」ともいい、垂直同期信号VSYNC、水平同期信号HSYNC、データイネーブル信号DEなどの信号をまとめて「タイミング信号」ともいう。
チェックサム回路32は、1画面分のRGBデータRGBDを受信するごとに演算(チェックサム)してチェックサム値を求め、求めたチェックサム値をメモリ32aに記憶する。そこで、あるフレーム(先行フレーム)のRGBデータRGBDについてチェックサム値を求め、求めたチェックサム値をメモリ32aに記憶する。次に、その直後のフレーム(現フレームまたは後続フレーム)のRGBデータRGBDについてチェックサムを行う。現フレームのチェックサム値とメモリ32aに記憶されている先行フレームのチェックサム値とを比較し、両者が同じ値である場合には同じ画像であると判定し、両者が異なる値である場合には、異なる画像であると判定する。そして、その結果をチェックサム確認データCRCとしてタイミングジェネレータ35に送信する。このように、チェックサム回路32を用いるのは、RGBデータRGBDが更新されたデータであるか否かの判定を容易かつ確実に行うことができ、また容量の大きなメモリが不要になるからである。なお、チェックサム回路32を「画像変化検出回路」ともいう。また、チェックサム以外の演算を行うことによって同じ画像か否かを判定してもよい。その場合にはチェックサム回路32の代わりに他の演算回路が用いられる。
なお、以下の説明では、チェックサム値は、1画面分の画像データをチェックサムした値であり、フレームごとに求めた値であるとして説明する。しかし、例えば、所定のラインまたは所定のブロックのチェックサム値を求めてもよい。
コマンドレジスタ37はコマンドデータCMを保持する。また、コマンドレジスタ37の3つのレジスタ37a~37cには、それぞれ異なる設定値が記憶されている。具体的には、レジスタ37aはブーストチャ-ジ駆動を行うか否かを判定する際の基準となるブーストチャージ閾値BCTHを記憶し、レジスタ37bはブーストチャージ駆動を行う場合のリフレッシュ回数を規定するブーストリフレッシュ回数BCREFを記憶し、レジスタ37cはリフレッシュを行わない最大のフレーム数を規定するノンリフレッシュフレーム数NREFを記憶する。なお、レジスタ37aを「第1のレジスタ」といい、レジスタ37cを「第2のレジスタ」ともいう。
NVM38には各種制御用の設定データSETが保持されている。コマンドレジスタ37は、NVM38に保持された設定データSETを読み出し、また、コマンドデータCMに応じて設定データSETを更新する。コマンドレジスタ37は、コマンドデータCMおよび設定データSETに応じて、タイミング制御信号TSおよび各レジスタ37a~37cに記憶させた設定値をタイミングジェネレータ35に送信し、電圧設定信号VSを内蔵電源回路39に送信する。
タイミングジェネレータ35は、チェックサム回路32から、チェックサム確認データCRCを受信する。タイミングジェネレータ35は、チェックサム確認データCRCに基づき、RGBデータRGBDが変化していないと判定した場合には、カウンタ35aのカウント値をインクリメントした後に、カウント値と、レジスタ37cに記憶されたノンリフレッシュフレーム数NREFとを比較する。その結果、カウント値がノンリフレッシュフレーム数NREFよりも小さい場合にはリフレッシュを行わない。このため、同じ画像が表示部15に継続して表示される。一方、カウント値がノンリフレッシュフレーム数NREFよりも大きい場合にはブーストチャージ駆動によって画面をリフレッシュするために補正回路33とラッチ回路34にそれぞれ必要な制御信号を与え、カウンタ35aをリセットする。
また、タイミングジェネレータ35は、チェックサム確認データCRCに基づいて画像が変化していると判定した場合には、カウンタ35aのカウント値をインクリメントした後に、カウント値と、レジスタ37aに記憶されたブーストチャ-ジ閾値BCTHとを比較する。その結果、カウント値がブーストチャ-ジ閾値BCTHよりも小さければ、RGBデータRGBDを補正することなく、画面を1回だけリフレッシュするために補正回路33とラッチ回路34に必要な制御信号を与え、カウンタ35aをリセットする。一方、カウント値がブーストチャ-ジ閾値BCTHよりも大きければ、ブーストチャージ駆動によって画面をリフレッシュするために補正回路33とラッチ回路34にそれぞれ必要な制御信号を与え、カウンタ35aをリセットする。いずれの場合にも、変化した画像が表示部15に表示される。
また、タイミングジェネレータ35は、垂直同期信号VSYNC、水平同期信号HSYNC、データイネーブル信号DE、およびクロック信号CLKと、タイミング制御信号TSと、OSC40で生成される内蔵クロック信号ICKに基づいて、補正回路33、ラッチ回路34、データ信号線用制御信号出力部36、および走査信号線用制御信号出力部41を制御する制御信号を生成し、それらに送信する。
また、タイミングジェネレータ35は、リフレッシュを行うとき、ホスト1に対してデータDATの送信を要求する場合がある。この場合、垂直同期信号VSYNC、水平同期信号HSYNC、データイネーブル信号DE、およびクロック信号CLKと、タイミング制御信号TSと、OSC40で生成される内蔵クロック信号ICKとに基づいて生成したリクエスト信号REQをホスト1に送信する。ホスト1は、リクエスト信号REQを受信すると、データDATを表示制御回路60のDSI受信部31aに送信する。なお、ビデオモードRAMスルーの表示制御回路60では、OSC40は必須の構成要素ではない。
補正回路33は、タイミングジェネレータ35から、ブーストチャージ電圧を生成するための制御信号を受信した場合、先行フレームの階調値と、現フレームの階調値との関係に基づいて、現フレームの階調値よりも大きな階調値のブーストチャージ電圧となるように補正されたRGBデータRGBBを求め、ラッチ回路34に与える。また、補正回路33は、タイミングジェネレータ35から、ブーストチャージ電圧を生成するための制御信号を受信しなかった場合には、受信したRGBデータRGBDを補正することなくラッチ回路34に与える。
ラッチ回路34は、タイミングジェネレータ35から与えられる制御信号に基づいて1ライン分のRGBデータRGBDまたは補正されたRGBデータRGBBを1ライン分ずつデータ信号線用制御信号出力部36に送信する。このようにして、必要なタイミングで画面のリフレッシュを行うことにより、表示部15に現在表示されている画像と同じ画像または変化した画像を表示する。
内蔵電源回路39は、ホスト1から与えられる電源およびコマンドレジスタ37から与えられる電圧設定信号VSに基づいて、データ信号線用制御信号出力部36および走査信号線用制御信号出力部41で用いるための電源電圧および共通電圧Vcomを生成して出力する。
データ信号線用制御信号出力部36は、ラッチ回路34から与えられるRGBデータRGBDまたはRGBB、タイミングジェネレータ35から与えられる制御信号、および内蔵電源回路39から与えられる電源電圧に基づいてデータ信号線用制御信号SCTを生成し、これをデータ信号線駆動回路17に送信する。
走査信号線用制御信号出力部41は、タイミングジェネレータ35から与えられる制御信号および内蔵電源回路39から与えられる電源電圧に基づいて走査信号線用制御信号GCTを生成し、これを走査信号線駆動回路16に送信する。
休止駆動時には消費電力を低減するために、補正回路33、ラッチ回路34、データ信号線用制御信号出力部36、および走査信号線用制御信号出力部41などの内部回路の動作が停止される。これにより、液晶表示装置が休止駆動されているときには、同じ画像を表示し続ける。
<2.3 補正回路の構成>
ブーストチャージ電圧を求めるために、補正回路33で行う階調値の補正について説明する。図6は、ブーストチャージ駆動に使用するブーストチャージ電圧の求め方を示す図である。図6に示す点線は、補正回路33に入力された画像データの階調値と、補正回路33から出力される画像データの階調値とが等しい場合、すなわち補正をしない場合であり、実線は出力される画像データの階調値が入力された画像データの階調値よりも大きくなるように、入力された画像データを補正する場合である。図6には、一例として入力された画像データの階調値が0階調、31階調、127階調、224階調、255階調のときに、出力される画像データの階調値が入力された画像データの階調値よりもそれぞれ0階調、+2階調、+4階調、+5階調、+6階調、+7階調だけ大きくなるように補正することを示している。
ブーストチャージ電圧を求めるために、補正回路33で行う階調値の補正について説明する。図6は、ブーストチャージ駆動に使用するブーストチャージ電圧の求め方を示す図である。図6に示す点線は、補正回路33に入力された画像データの階調値と、補正回路33から出力される画像データの階調値とが等しい場合、すなわち補正をしない場合であり、実線は出力される画像データの階調値が入力された画像データの階調値よりも大きくなるように、入力された画像データを補正する場合である。図6には、一例として入力された画像データの階調値が0階調、31階調、127階調、224階調、255階調のときに、出力される画像データの階調値が入力された画像データの階調値よりもそれぞれ0階調、+2階調、+4階調、+5階調、+6階調、+7階調だけ大きくなるように補正することを示している。
この場合、入力された画像データに基づく画像信号電圧の極性が正極性であるか負極性であるかにかかわらず、各階調値に対する補正値として、-7~+7階調のいずれかを使用する。いずれの補正値を使用するかは、画像信号電圧の極性および階調値によらずそれぞれ独立して決めることができる。また、上記補正値を用いて補正した結果、出力される画像データの階調値が負の値または255階調よりも大きな値になった場合には、それぞれ0階調または255階調として扱う。また、入力された画像データの階調値が、1~30階調、32~126階調などのように、補正値を決めていない階調値の場合には、線形補間法を用いて補正値を求める。
図7は、補正回路33の構成を示すブロック図である。図7を参照して補正回路33の動作を説明する。補正回路33は、フレームメモリ33aと、加算回路33bと、比較回路33cと、ルックアップテーブル33d(LUT33d)とを含む。RGBデータRGBDの階調値を補正してブーストチャージ電圧を生成する場合には、タイミングジェネレータ35から補正回路33に制御信号が与えられる。補正回路33に制御信号が与えられれば、フレームメモリ33aは、チェックサム回路32から与えられた先行フレームのRGBデータRGBDを1フレーム分だけ記憶する。比較回路33cは、現フレームのRGBデータRGBDの階調値(現フレームの階調値)と、フレームメモリ33aに記憶されている先行フレームのRGBデータの階調値(先行フレームの階調値)とを求め、その結果をLUT33dに与える。LUT33dは、後述するように、先行フレームの各階調値と現フレームの各階調値にそれぞれ対応づけられた複数の補正値を記憶している。LUT33dは、比較回路33cから先行フレームの階調値と現フレームの階調値を与えられれば、それらに対応する補正値を加算回路33bに与える。加算回路33bは現フレームの階調値にLUT33dから与えられる補正値を加算することにより補正したRGBデータRGBBを生成してラッチ回路34に出力する。
また、RGBデータRGBDを補正しない場合には、補正回路33は、タイミングジェネレータ35から与えられた制御信号に基づき、チェックサム回路32から与えられたRGBデータRGBDの階調値を補正することなくそのままラッチ回路34に出力する。
図8は、LUT33dの構成の一例を示す図である。図8に示すように、LUT33dは、先行フレームの階調値と現フレームの階調値とが等しい場合の補正値のみを記憶している。例えば、先行フレームの階調値が31階調の場合において、補正値が記憶されているのは、現フレームの階調値が31階調の場合だけであり、他の階調値に対応する補正値は記憶されていない。これは、フリッカは同じ画像を連続して表示する場合に視認されやすいからである。この場合に、補正されたRGBデータRGBBを用いて、ブーストチャージ電圧を生成すれば、視聴者はフリッカをほとんど視認できなくなる。また、記憶する補正値が少ないので、ルックアップテーブルのサイズが小さくなり、液晶表示装置の製造コストを低減することができる。
<2.4 ブーストチャージ駆動の説明>
本実施形態で行われるブーストチャージ駆動には、第1および第2のブーストチャージ駆動がある。そこで、それらのブーストチャージ駆動について順に説明する。
本実施形態で行われるブーストチャージ駆動には、第1および第2のブーストチャージ駆動がある。そこで、それらのブーストチャージ駆動について順に説明する。
<2.4.1 第1のブーストチャージ駆動>
図9は、第1のブーストチャージ駆動を説明するための図である。第1のブーストチャージ駆動について具体的に説明する前に、ブーストチャージ駆動を行うために必要な各種の設定値の説明、および、ブーストチャージ駆動または画像信号駆動によりリフレッシュを行う条件を説明する。
図9は、第1のブーストチャージ駆動を説明するための図である。第1のブーストチャージ駆動について具体的に説明する前に、ブーストチャージ駆動を行うために必要な各種の設定値の説明、および、ブーストチャージ駆動または画像信号駆動によりリフレッシュを行う条件を説明する。
まず、ブーストチャージ駆動を行うために必要な各種の設定について説明する。予め設定しておくべき項目は、図9の左上に記載されている「BC」、「BCTH」、「BCREF」、および「NREF」である。「BC」はブーストチャージ駆動を行うか否かを示し、「ON」のときにブーストチャージ駆動を行う。「BCTH」はブーストチャージ駆動を行うか否かを判定するための閾値であり、休止フレーム数がBCTH以上のときにはブーストチャージ駆動を行い、BCTH未満のときには画像信号駆動を行う。「BCREF」はブーストチャージ駆動に必要なフレーム数である。「NREF」は休止フレーム数の最大値を表している。これらの項目は、本明細書ではそれぞれ以下のように設定されているとする。なお、以下の数字は一例であり、適宜変更してもよい。
BC=ON
BCTH=3
BCREF=2(固定)
NREF=6
BC=ON
BCTH=3
BCREF=2(固定)
NREF=6
次に、図9の左側に記載されている各項目について説明する。「Frame」の欄の数字は、ブーストチャージ駆動によるリフレッシュフレームを「1」フレーム目としたときの何フレーム目かを表している。「Image」の欄には、ホスト1から送信されるデータDATに基づく各フレームにおける画像を特定するためにアルファベットを記している。このため、アルファベットがAから順に変化すれば、画像もそれに合わせて変化することを表している。「CRC」の欄の「○」は、現フレームの画像が先行フレームの画像と同じであることを表しており、「×」は、現フレームの画像が変化したために先行フレームの画像と異なることを表している。「REF/NREF」の欄は、各フレームがリフレッシュフレームまたは休止フレームのいずれであるかを表しており、「R」はリフレッシュフレームを示し、「N」は休止フレームを示している。「Driving」の欄は、リフレッシュフレームにおける駆動方式を示している。本実施形態ではカラム反転駆動を行うので、「Column」と記載されている。「Pоsi/Nega」の欄の「P」はブーストチャージ電圧または画像信号電圧の極性が正極性であることを表し、「N」は負極性であることを表している。「NREF_Counter」の欄の数字は連続する休止フレーム数を表し、タイミングジェネレータ35の内部に設けられたカウンタ35aによってカウントされる。「BCREF」の欄の「1」および「2」は、ブーストチャージ駆動を行うために必要なフレームを表している。「Boost_Charge」の欄の「v」は、ブーストチャージ駆動を行う場合にブーストチャージ電圧を印加するフレームを表している。
図9に示すリフレッシュには、「ブーストチャージリフレッシュ」と、「画像信号リフレッシュ」とがある。「ブーストチャージリフレッシュ」とは、ブーストチャージ電圧をデータ信号線SLに書き込むことによって行うリフレッシュであり、「画像信号リフレッシュ」とは、画像信号電圧をデータ信号線SLに印加することによって行うリフレッシュである。ブーストチャージ駆動では、まずブーストチャージリフレッシュを行い、続いて画像信号リフレッシュを行う。これに対し、画像信号駆動では画像信号リフレッシュを1回だけを行う。これらのリフレッシュが行われるフレームは、次のいずれかの条件を満たすフレームである。
1 「CRC」の欄に「×」が付されたフレームの次のフレーム
2 「NREF_Counter」の欄の数字が「6」になるフレームの次のフレーム
1 「CRC」の欄に「×」が付されたフレームの次のフレーム
2 「NREF_Counter」の欄の数字が「6」になるフレームの次のフレーム
また、上記条件を満たすことによりリフレッシュを行う場合には、そのリフレッシュがブーストチャージリフレッシュであるか、画像信号リフレッシュであるかは、直前の連続する休止フレーム数と、ブーストチャージ閾値BCTH(本実施形態では「3」に設定)との大小関係によって判定する。すなわち、
1 休止フレーム数 ≧ ブーストチャージ閾値の場合には、ブーストチャージリフレッシュを行う。
2 休止フレーム数 < ブーストチャージ閾値の場合には、画像信号リフレッシュを行う。
1 休止フレーム数 ≧ ブーストチャージ閾値の場合には、ブーストチャージリフレッシュを行う。
2 休止フレーム数 < ブーストチャージ閾値の場合には、画像信号リフレッシュを行う。
このようなブーストチャージ駆動の特徴は次の3つの特徴を備えている。
1 直前の連続する休止フレーム数がNREF(本実施形態では「6」に設定)になったときに、その次のフレームでブーストチャージリフレッシュの極性を反転させる。
2 ブーストチャージリフレッシュの直後に行う画像信号リフレッシュでは、RGBデータに基づく画像信号電圧を印加し、その極性はブーストチャージ電圧と同じ極性である。
3 ブーストチャージ電圧は、先行フレームのRGBデータではなく、現フレームのRGBデータを補正することによって求める。
1 直前の連続する休止フレーム数がNREF(本実施形態では「6」に設定)になったときに、その次のフレームでブーストチャージリフレッシュの極性を反転させる。
2 ブーストチャージリフレッシュの直後に行う画像信号リフレッシュでは、RGBデータに基づく画像信号電圧を印加し、その極性はブーストチャージ電圧と同じ極性である。
3 ブーストチャージ電圧は、先行フレームのRGBデータではなく、現フレームのRGBデータを補正することによって求める。
図9を参照して、ブーストチャージ駆動および画像信号駆動を行う場合について、代表的なフレームを選択して以下に説明する。
第8フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「6」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも大きい。このため、第9および第10フレームにおいて、ブーストチャージ駆動を行う。まず、第9フレームにおいてブーストチャージリフレッシュを行う。このとき、第8フレームの画像信号電圧の極性が「負極性(N)」であるので、第9フレームのブーストチャージ電圧の極性を「正極性(P)」にする。次に、第10フレームでは画像信号リフレッシュを行う。第10フレームの画像信号電圧の極性は、第9フレームのブーストチャージ電圧の極性と同じ「正極性」にする。なお、以下では、例えば「第9フレームのブーストチャージ電圧の極性を「正極性(P)」にする」を「第9フレームの極性を「正極性(P)」にする」のように略して記載する。
第20フレームでは、画像がBからCに変化しているので、第21フレームにおいてリフレッシュを行う。第19フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「2」であることがわかる。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも小さい。そこで、第21フレームにおいて画像信号駆動を行うために、画像信号リフレッシュのみを行う。このとき、第20フレームの極性が「負極性」であるので、第21フレームの極性は「正極性」にする。
第36フレームにおいて、画像がGからHに変化しているので、第37フレームにおいてリフレッシュを行う。第36フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「4」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも大きい。このため、第37および第38フレームにおいて、ブーストチャージ駆動を行う。まず、第37フレームにおいてブーストチャージリフレッシュを行う。このとき、第36フレームの極性が「負極性」であるので、第37フレームの極性を「正極性」にする。次に、第38フレームでは画像信号リフレッシュを行う。第38フレームの極性は、第37フレームの極性と同じ「正極性」にする。
さらに、第38フレームにおいて、画像がHからIに変化しているので、第39フレームにおいてリフレッシュを行う。第38フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「0」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも小さい。そこで、第39フレームにおいて画像信号駆動を行うために、画像信号リフレッシュのみを行う。このため、第39フレームにおいて画像信号リフレッシュを行う。このとき、第38フレームの極性は「正極性」であるので、第39フレームの極性は「負極性」にする。
第45フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「6」であり、また第45フレームにおいて画像がIからJに変化している。このため、このため、第46および第47フレームにおいて、ブーストチャージ駆動を行う。まず、第46フレームにおいてブーストチャージリフレッシュを行う。このとき、第45フレームの極性は「負極性」であるので、第46フレームの極性は「正極性」にする。次に、第47フレームでは画像信号リフレッシュを行う。第47フレームの極性は、第46フレームの極性と同じ「正極性」にする。
<2.4.2 第2のブーストチャージ駆動>
図10は、第2のブーストチャージ駆動を説明するための図である。図10を参照して、第2のブーストチャージ駆動を説明する。
図10は、第2のブーストチャージ駆動を説明するための図である。図10を参照して、第2のブーストチャージ駆動を説明する。
図10の左上には、液晶表示装置を休止駆動する場合に、予め設定しておくべき項目が記載されている。これらの項目および設定されている数値は、図9に示す場合と同じであるので、それらの説明を省略する。
また、「Frame」の欄なども、図9に示す場合と同じであるので、それらの説明を省略する。ただし、図10には、図9の場合と異なり、「REQOUT」の欄が追加されている。図9の場合には、フレームごとにホスト1からRGBデータが連続して送信されていた。しかし、図10の場合には、表示制御回路60のタイミングジェネレータ35からホスト1に対してRGBデータの送信を要求するリクエスト信号REQを送信した場合、およびリクエスト信号REQとは無関係に間欠的に、ホスト1からRGBデータが送信されてくる。このリクエスト信号REQは、「REQOUT」の欄に「v」が付されたフレームにおいて、ホスト1に対し送信される。ホスト1は、リクエスト信号REQを受信すると、次のフレームでRGBデータを液晶表示装置に送信する。このため、タイミングジェネレータ35がリクエスト信号REQを送信するタイミングと、RGBデータを受信するタイミングとは1フレーム分だけずれる。なお、ホスト1は、リクエスト信号REQを受信しない場合であっても、RGBデータを液晶表示装置に適宜送信する。
図10に示すリフレッシュには、図9の場合と同様に、ブーストチャージリフレッシュと、画像信号リフレッシュとが含まれる。しかし、これらのリフレッシュのうちいずれが行われるのかは、図9の場合と一部異なり次のいずれかの条件を満たす場合である。
1 「Image」の欄に画像が変化したときのフレーム
2 「NREF_Counter」の欄の数字が「6」になるフレームの次のフレーム
このように、図9の場合と異なり、画像が変化したフレームの次のフレームではなく、画像が変化したときのフレームにおいてリフレッシュが行われる。なお、カウンタ35aのカウント値が「6」となるフレームの次のフレームでリフレッシュを行うことは図9の場合と同じである。
1 「Image」の欄に画像が変化したときのフレーム
2 「NREF_Counter」の欄の数字が「6」になるフレームの次のフレーム
このように、図9の場合と異なり、画像が変化したフレームの次のフレームではなく、画像が変化したときのフレームにおいてリフレッシュが行われる。なお、カウンタ35aのカウント値が「6」となるフレームの次のフレームでリフレッシュを行うことは図9の場合と同じである。
また、リフレッシュがブーストチャージリフレッシュであるか、画像信号リフレッシュであるかは、図9の場合と同様に、直前の連続する休止フレーム数と、ブーストチャージ閾値BCTH(本実施形態では「3」に設定)との大小関係によって決まるので、その説明を省略する。また、ブーストチャージ駆動の3つの特徴も、第1の実施形態の場合と同じであるので、その説明を省略する。
図10を参照して、ブーストチャージ駆動および画像信号駆動を行う場合について、代表的なフレームを選択して以下に説明する。
第8フレームにおいて、タイミングジェネレータ35からホスト1にリクエスト信号REQを送信する。このリクエスト信号REQに基づき、第9フレームで画像AのRGBデータがホスト1から送信されてくる。第8フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「6」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも大きい。このため、第9および第10フレームにおいて、ブーストチャージ駆動を行う。まず、第9フレームにおいてブーストチャージリフレッシュを行う。このとき、第8フレームの極性が「正極性」であるので、第9フレームの極性は「負極性」にする。次に、第9フレームにおいて送信したリクエスト信号REQに基づき、第10フレームで再び画像Aのデータがホスト1から送信されてくる。そこで、第10フレームでは画像信号リフレッシュを行う。第10フレームの極性も、第9フレームの極性と同じ「負極性」にする。
第21フレームでは画像CのRGBデータがホスト1から送信されてくる。そこで、第21フレームにおいてリフレッシュを行う。第20フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「2」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも小さい。そこで、第21フレームにおいて画像信号駆動を行うために、画像信号リフレッシュのみを行う。このとき、第20フレームの極性が「正極性」であるので、第21フレームの極性は「負極性」にする。なお、第20フレームでリクエスト信号REQが送信されていないので、画像Cのデータはリクエスト信号REQとは無関係に送信されてきたデータである。
第31フレームにおいて行われた画像信号駆動は、第21フレームで行われた画像信号リフレッシュと同様であるため、その説明を省略する。第32フレームで画像FのRGBデータがホスト1から送信されてくる。そこで、第32フレームにおいてもリフレッシュを行う。第31フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「0」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも小さい。そこで、第32フレームにおいて画像信号駆動を行うために、画像信号リフレッシュのみを行う。このとき、第31フレームの極性が「正極性」であるので、第32フレームの極性は「負極性」にする。このように、第31フレームと第32フレームにおいて、リフレッシュが連続して行われているが、これらはブーストチャージ駆動ではなく、それぞれ画像信号駆動である。このため、「BCREF」および「Boost_Charge」の欄は空欄になっている。
第37フレームで画像HのRGBデータがホスト1から送信されてくる。このRGBデータはリクエスト信号REQに基づくデータではない。第36フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「4」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも大きい。このため、第37および第38フレームにおいて、ブーストチャージ駆動を行う。まず、第37フレームにおいてブーストチャージリフレッシュを行う。このとき、第36フレームの極性が「負極性」であるので、第37フレームの極性を「正極性」にする。次に、第37フレームにおいて送信したリクエスト信号REQに基づき、第38フレームで再び画像HのRGBデータがホスト1から送信されてくる。そこで、第38フレームでは画像信号リフレッシュを行う。第38フレームの極性も、第37フレームの極性と同じ「正極性」にする。
さらに、第39フレームにおいて、画像IのRGBデータが送信されてくるので、第39フレームにおいてリフレッシュを行う。第38フレームまでの連続する休止フレーム数はカウンタ35aのカウント値から「0」である。この休止フレーム数はブーストチャージ閾値BCTHである「3」よりも小さい。そこで、第39フレームにおいて画像信号駆動を行うために、画像信号リフレッシュのみを行う。このとき、第38フレームの極性が「正極性」であるので、第39フレームの極性を「負極性」にする。
なお、第1のブーストチャージ駆動において画像が変化したり、第2のブーストチャージ駆動において外部から画像データが入力されたりすることを画像データの「状態変化」といことがある。
<2.5 効果>
本実施形態によれば、外部から入力されたRGBデータの画像が変化したとき、または連続する休止フレーム数が所定回数になったときに、休止フレーム数がブーストチャージ閾値BCTH未満の場合には、画像信号リフレッシュを1回だけ行い、休止フレーム数がブーストチャージ閾値BCTH以上の場合には、まずブーストチャージリフレッシュを行い、次に画像信号リフレッシュを行う。これにより、輝度の低下によるフリッカを低減できるだけでなく、休止駆動時におけるRGBデータの周波数が高い場合(例えば30Hz)の場合であっても、リフレッシュを連続して行うことがなくなる。このため、液晶表示装置の消費電力を確実に低減することができる。
本実施形態によれば、外部から入力されたRGBデータの画像が変化したとき、または連続する休止フレーム数が所定回数になったときに、休止フレーム数がブーストチャージ閾値BCTH未満の場合には、画像信号リフレッシュを1回だけ行い、休止フレーム数がブーストチャージ閾値BCTH以上の場合には、まずブーストチャージリフレッシュを行い、次に画像信号リフレッシュを行う。これにより、輝度の低下によるフリッカを低減できるだけでなく、休止駆動時におけるRGBデータの周波数が高い場合(例えば30Hz)の場合であっても、リフレッシュを連続して行うことがなくなる。このため、液晶表示装置の消費電力を確実に低減することができる。
また、ブーストチャージ電圧および画像信号電圧の極性は、先行フレームの画像信号電圧の極性を反転させた電圧であるので、休止駆動においても交流駆動される。さらに、ブーストチャージ電圧に続いて書き込まれる画像信号電圧は、現フレームの画像データに基づく信号電圧であるので、休止駆動においても現フレームの画像を表示することができる。
<3.第2の実施形態>
本発明の第2の実施形態に係るアクティブマトリクス型の液晶表示装置の構成は、図4に示す第1の実施形態に係るアクティブマトリクス型の液晶表示装置の構成と同じであるので、液晶表示装置の構成を示すブロック図およびその説明を省略する。
本発明の第2の実施形態に係るアクティブマトリクス型の液晶表示装置の構成は、図4に示す第1の実施形態に係るアクティブマトリクス型の液晶表示装置の構成と同じであるので、液晶表示装置の構成を示すブロック図およびその説明を省略する。
<3.1 表示制御回路の構成>
次に、本実施形態における表示制御回路70の構成を説明する。表示制御回路70は、ビデオモードを用い、かつRAMを設ける態様である。以下では、このような態様を「ビデオモードRAMキャプチャ」という。
次に、本実施形態における表示制御回路70の構成を説明する。表示制御回路70は、ビデオモードを用い、かつRAMを設ける態様である。以下では、このような態様を「ビデオモードRAMキャプチャ」という。
図11は、本実施形態における、ビデオモードRAMキャプチャに対応した表示制御回路70(以下「ビデオモードRAMキャプチャの表示制御回路70」という。)の構成を示すブロック図である。表示制御回路70は、第1の実施形態の表示制御回路60と同様に、DSI受信部31aを含むインターフェース部31、チェックサム回路32、補正回路33、ラッチ回路34、タイミングジェネレータ35、コマンドレジスタ37、OSC40、データ信号線用制御信号出力部36、走査信号線用制御信号出力部41、NVM38、および内蔵電源回路39とを含み、さらにチェックサム回路32と補正回路33との間にフレームメモリ51を備えている。なお、フレームメモリ51を「第1のフレームメモリ」ともいう。
ビデオモードRAMスルーの表示制御回路60では、DSI受信部31aで受信されたRGBデータRGBDは、チェックサム回路32、補正回路33、ラッチ回路34の順に与えられる。しかし、ビデオモードRAMキャプチャの表示制御回路70では、DSI受信部31aで受信されたRGBデータRGBDは、チェックサム回路32でチェックサム値を求め、さらに上書きによってフレームメモリ51に書き込まれる。このため、フレームメモリ51は最新のRGBデータRGBDのみを記憶する。
タイミングジェネレータ35は、コマンドレジスタ37からタイミング制御信号TSを受信すれば、制御信号をフレームメモリ51、補正回路33、およびラッチ回路34に送信する。これにより、フレームメモリ51に記憶されているRGBデータRGBDは、制御信号によって決まるタイミングでフレームメモリ51から読み出されて補正回路33に与えられる。RGBデータRGBDは、補正回路33で必要な補正をされ、次にラッチ回路34に与えられる。
また、タイミングジェネレータ35は、垂直同期出力信号VSOUTをホスト1に送信する。垂直同期出力信号VSOUTは、フレームメモリ51へのRGBデータRGBDの書き込みタイミングとフレームメモリ51からのRGBデータRGBDの読み出しタイミングとが重複しないように、ホスト1からのデータDATの送信タイミングを制御する信号である。
ビデオモードRAMキャプチャの表示制御回路70のその他の構成および動作は、ビデオモードRAMスルーの表示制御回路60における構成および動作と同じであるので、その説明を省略する。なお、ビデオモードRAMキャプチャの表示制御回路70でもOSC40は必須の構成要素ではない。
<3.2 ブーストチャージ駆動>
ビデオモードRAMキャプチャの表示制御回路70を備えた液晶表示装置において、ブーストチャージ駆動を行うための動作および効果は、第1の実施形態において説明した第1および第2のブーストチャージ駆動の説明と同じであるので、それらの説明を省略する。
ビデオモードRAMキャプチャの表示制御回路70を備えた液晶表示装置において、ブーストチャージ駆動を行うための動作および効果は、第1の実施形態において説明した第1および第2のブーストチャージ駆動の説明と同じであるので、それらの説明を省略する。
なお、ビデオモードRAMキャプチャの表示制御回路70はフレームメモリ51を備えているので、チェックサム回路32によって画像が変化していることを検出した場合のみ、RGBデータRGBDはフレームメモリ51に上書きによって書き込まれ、画像が変化していない場合にはチェックサム回路32で破棄される。このため、現在表示されている画像と同じ画像によってリフレッシュを行う場合には、フレームメモリ51に記憶されているRGBデータRGBDを読み出せばよいので、表示制御回路70の消費電力は低減される。具体的には、図9および図10において、「CRC」の欄に「×」が付されているフレームにおいて、RGBデータRGBDはフレームメモリ51に書き込まれる。
<4.第3の実施形態>
本発明の第3の実施形態に係るアクティブマトリクス型の液晶表示装置の構成は、図4に示す第1の実施形態に係るアクティブマトリクス型の液晶表示装置の構成と同じであるので、液晶表示装置の構成を示すブロック図およびその説明を省略する。
本発明の第3の実施形態に係るアクティブマトリクス型の液晶表示装置の構成は、図4に示す第1の実施形態に係るアクティブマトリクス型の液晶表示装置の構成と同じであるので、液晶表示装置の構成を示すブロック図およびその説明を省略する。
<4.1 コマンドモードRAMライト>
次に、表示制御回路80の構成を説明する。本実施形態における表示制御回路80は、コマンドモードを用い、かつRAMを設ける態様である。以下では、このような態様を「コマンドモードRAMライト」という。
次に、表示制御回路80の構成を説明する。本実施形態における表示制御回路80は、コマンドモードを用い、かつRAMを設ける態様である。以下では、このような態様を「コマンドモードRAMライト」という。
図12は、本実施形態における、コマンドモードRAMライトに対応した表示制御回路80(以下「コマンドモードRAMライトの表示制御回路80」という。)の構成を示すブロック図である。コマンドモードRAMライトの表示制御回路80は、図12に示すように、上述のビデオモードRAMキャプチャの表示制御回路70と同様の構成であるが、データDATに含まれるデータの種類が異なる。
コマンドモードのデータDATは、コマンドデータCMを含むが、RGBデータRGBD、垂直同期信号VSYNC、水平同期信号HSYNC、データイネーブル信号DE、およびクロック信号CLKを含まない。画像に関するデータおよび各種タイミングに関するデータはコマンドデータCMに含まれている。コマンドレジスタ37は、コマンドデータCMのうちの、画像に関するデータに相当するRAMライトデータRAMWをチェックサム回路32に送信する。このRAMライトデータRAMWは、上記RGBデータRGBDに相当する。
また、コマンドモードでは、タイミングジェネレータ35は垂直同期信号VSYNCおよび水平同期信号HSYNCを受信しないので、内蔵クロック信号ICKおよびタイミング制御信号TSに基づいてそれらに相当する内部垂直同期信号IVSYNCおよび内部水平同期信号IHSYNCをタイミングジェネレータ35の内部で生成する。タイミングジェネレータ35は、これらの内部垂直同期信号IVSYNCおよび内部水平同期信号IHSYNCに基づいて、フレームメモリ51、補正回路33、ラッチ回路34、データ信号線用制御信号出力部36、および走査信号線用制御信号出力部41を制御する。また、タイミングジェネレータ35は、上記垂直同期出力信号VSOUTに相当する送信制御信号TEをホスト1に送信する。
その他の回路の機能およびそれらの接続は、第2の実施形態のビデオモードRAMキャプチャの表示制御回路70と同じであるので、それらの説明を省略する。また、ビデオモードRAMキャプチャの表示制御回路70を備えた液晶表示装置において、ブーストチャージ駆動を行うための動作および効果は、第1の実施形態において説明した第1および第2のブーストチャージ駆動の説明と同じであるので、それらの説明を省略する。
<5.変形例>
<5.1 画像の変化の有無の判定する回路の変形例>
上記各実施形態では、画像変化を検出するために、画像変化検出回路の1つであるチェックサム回路32により、先行フレームと現フレームのRGBデータのチェックサム値を比較して画像の変化の有無を判定した。しかし、本実施形態において使用可能な画像変化検出回路はこれに限定されず、以下の画像変化検出回路も使用可能である。そこで、それらを画像変化検出回路の変形例として以下に説明する。
<5.1 画像の変化の有無の判定する回路の変形例>
上記各実施形態では、画像変化を検出するために、画像変化検出回路の1つであるチェックサム回路32により、先行フレームと現フレームのRGBデータのチェックサム値を比較して画像の変化の有無を判定した。しかし、本実施形態において使用可能な画像変化検出回路はこれに限定されず、以下の画像変化検出回路も使用可能である。そこで、それらを画像変化検出回路の変形例として以下に説明する。
図13は、第1の変形例に係る画像変化検出回路52の構成を示すブロック図である。図13に示すように、画像変化検出回路52は、比較回路52aとフレームメモリ52bとを含む。まず、先行フレームの1フレーム分のRGBデータRGBDをフレームメモリ52bに記憶させておく。次に、現フレームのRGBデータが比較回路52aに入力されると、比較回路52aは、フレームメモリ52bに記憶されている先行フレームのRGBデータを読み出し、現フレームのRGBデータRGBDと直接比較する。このようにして、画像が変化しているか否かを判定する。この場合、わずかな画像の変化であっても検出することができる。なお、フレームメモリ52bは「第2のフレームメモリ」ともいう。
図14は、第2の変形例に係る画像変化検出回路53の構成を示すブロック図である。図14に示すように、画像変化検出回路53は判定回路53aを含む。判定回路53aには、RGBデータRGBDだけではなく、画像変化の有無を示すための信号S1もホスト1から入力される。そこで、判定回路53aは、信号S1に基づいて画像が変化しているか否かを判定する。この場合、メモリなどを設ける必要がないので、画像変化検出回路53の製造コストを低減することができる。
図15は、第3の変形例に係る画像変化検出回路54の構成を示すブロック図である。図15に示すように、画像変化検出回路54は、判定回路54aと判定用レジスタ54bとを含む。RGBデータRGBDと共に、画像変化の有無を示す値PSがホスト1から与えられると、画像変化の有無を示す値PSは判定用レジスタ54bに書き込まれる。判定回路54aは、判定用レジスタ54bに書き込まれた値PSを参照することによって、画像が変化しているか否かを判定する。この場合、簡易な構成で画像変化の有無を判定することができる。なお、判定用レジスタ54bは「第3のレジスタ」ともいう。
また、図12において、チェックサム回路32の代わりに、パケット判定回路(図示しない)を設けてもよい。この場合、表示制御回路80は、ホスト1から送信されるコマンドを受信し、そのヘッダに含まれる画像判定パケットに記載されたパケット値をパケット判定回路によって読み取る。その結果、読み取ったパケット値が0であれば画像が変化していないと判定し、1であれば画像が変化していると判定する。これにより、変化している画像を含むRAMライトデータRAMWを容易かつ確実に検出することができる。
また、図12において、ホスト1からコマンドレジスタ37に、これから送信する予定のフレームのどのフレームにおいて、画像が変化しているのかを示す情報を予め送信しておき、コマンドレジスタ37のメモリ(図示しない)に記憶させておく。また、チェックサム回路32の代わりに、設定値判定回路を設け、設定値判定回路にRGBデータが与えられるごとに、タイミングジェネレータ35によってコマンドレジスタ37に記憶させておいた情報を読み出し、変化した画像を含むRAMライトデータRAMWであるか否かを判定する。これにより、変化した画像を含むRAMライトデータRAMWを容易かつ確実に検出することができる。
<5.2 ブーストチャージ電圧を求める回路の変形例>
上記各実施形態では、補正回路33は、先行フレームのRGBデータに基づく階調値と、現フレームのRGBデータに基づく階調値とが同じ場合のみに対応づけて、現フレームの階調値を補正するための補正値を記憶するLUT33dを備えていた。しかし、補正回路33において使用可能なLUTはこれに限定されず、以下のようなLUTであってもよい。
上記各実施形態では、補正回路33は、先行フレームのRGBデータに基づく階調値と、現フレームのRGBデータに基づく階調値とが同じ場合のみに対応づけて、現フレームの階調値を補正するための補正値を記憶するLUT33dを備えていた。しかし、補正回路33において使用可能なLUTはこれに限定されず、以下のようなLUTであってもよい。
第1の変形例では、LUTは、先行フレームの階調値と現フレームの階調値が同じ場合だけでなく、異なる場合にもその補正値を記憶している。なお、LUTは、256×256個の階調値の組み合わせごとに補正値を記憶していてもよく、またそのうちのいくつかの組み合わせについて補正値を記憶していてもよい。
第2の変形例では、LUTは現フレームの階調値に対する補正値のみを記憶している。この場合、補正値は、先行フレームの階調値にかかわらず、現フレームの階調値のみによって決まるので、先行クレームの階調値と現フレームの階調値とが同じであるか否かを判定する必要がない。これにより、補正回路の構成を簡略化できるので、液晶表示装置の製造コストを低減することができる。
第3の変形では、温度範囲ごとに補正値が異なる複数のLUTを設け、液晶表示装置の温度に基づき、それらのLUTを切り替えて補正値を求める。これにより、広い温度範囲で使用される液晶表示装置においても、画像信号電圧の書き込み時の輝度の低下が抑制される。
第4の変形例では、入力されるRGBデータの極性が正極性から負極性に切り替わる場合と、負極性から正極性に切り替わる場合とで補正値が異なるLUTを設ける。そして、RGBデータの極性が正極性から負極性に切り替わる場合と負極性から正極性に切り替わる場合とで、異なるLUTを用いて補正値を求める。これにより、液晶層に印加する電圧の方向によって液晶の応答速度が異なる場合であっても、適切なLUTを選択することにより、印加電圧の方向による書き込み時の輝度の低下を同程度に小さくすることができる。
また、上記各変形例ではLUTを使用してブーストチャージ電圧を求めたが、補間処理回路を使用してブーストチャージ電圧を求めてもよい。図16は、補間処理回路を使用したBC電圧生成回路55の構成を示すブロック図である。図16に示すように、BC電圧生成回路55は、補間処理回路55aと、少なくとも1フレーム分の画像データの記憶が可能なフレームメモリ55bと、メモリ55cとを備えている。メモリ55cには、先行フレームの階調値と現フレームの階調値との組み合わせにごとに補正値が記憶されている。補間処理回路55aは、現フレームのRGBデータRGBDを与えられると、フレームメモリ55bに記憶された先行フレームのRGBデータRGBDに基づきその階調値に最も近い階調値と、現フレームの階調値に最も近い階調値とに対応する補正値をメモリ55cから読み出し、読み出した補正値を使用して補間処理を行う。これにより、現フレームの階調値を補正してブーストチャージ電圧を示す画像データを求めることができる。
本発明は、リフレッシュを行うタイミングの制御を行って休止駆動を行う表示装置に利用される。
14…液晶パネル
15…表示部
16…走査信号線駆動回路
17…データ信号線駆動回路
20…画素形成部
21…薄膜トランジスタ(TFT)
22…液晶容量(画素容量)
23…画素電極
32…チェックサム回路
33…補正回路
33d…ルックアップテーブル(LUT)
34…ラッチ回路
35…タイミングジェネレータ
35a…カウンタ
37…コマンドレジスタ
37a~37c…レジスタ
51…フレームメモリ
52、53、54…画像変化検出回路
55…BC電圧生成回路
60、70、80…表示制御回路
GL…走査信号線
SL…データ信号線
BCTH…ブーストチャージ閾値
NREF…ノンリフレッシュフレーム数
15…表示部
16…走査信号線駆動回路
17…データ信号線駆動回路
20…画素形成部
21…薄膜トランジスタ(TFT)
22…液晶容量(画素容量)
23…画素電極
32…チェックサム回路
33…補正回路
33d…ルックアップテーブル(LUT)
34…ラッチ回路
35…タイミングジェネレータ
35a…カウンタ
37…コマンドレジスタ
37a~37c…レジスタ
51…フレームメモリ
52、53、54…画像変化検出回路
55…BC電圧生成回路
60、70、80…表示制御回路
GL…走査信号線
SL…データ信号線
BCTH…ブーストチャージ閾値
NREF…ノンリフレッシュフレーム数
Claims (20)
- 画面のリフレッシュを行う2つのリフレッシュフレームの間に画面のリフレッシュを休止する休止フレームを設ける休止駆動を行う液晶表示装置であって、
絶縁基板上に形成された複数の走査信号線と、前記複数の走査信号線とそれぞれ交差する複数のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、
前記複数の走査信号線を順に選択する走査信号線駆動回路と、
外部から入力された画像データに基づいて生成した画像信号電圧を前記複数のデータ信号線に書き込むデータ信号線駆動回路と、
前記走査信号線駆動回路および前記データ信号線駆動回路の動作を制御する表示制御回路とを備え、
前記表示制御回路は、
現フレームの画像データに時間的変化を強調する強調階調処理をした補正画像データを出力し、または、前記現フレームの画像データを、前記強調階調処理をしないで出力する補正回路と、
予め設定された閾値を記憶する第1のレジスタとを備え、
前記表示制御回路は、前記現フレームよりも前の休止フレームのフレーム数が前記閾値よりも大きいか否かを判定し、
前記データ信号線駆動回路は、前記休止フレームのフレーム数が前記閾値よりも大きいと判定した場合には、前記休止フレームの画像データの極性と異なる極性であって前記補正回路から出力される前記補正画像データに基づくブーストチャージ電圧と、前記補正画像データと同じ極性であって前記現フレームの画像データに基づく画像信号電圧とを連続して前記データ信号線に印加し、前記閾値よりも小さいと判定した場合には、前記休止フレームの画像データの極性と異なる極性の前記画像信号電圧を前記データ信号線に印加することを特徴とする、液晶表示装置。 - 前記表示制御回路は、前記現フレームの画像データの状態変化を検出する画像変化検出回路をさらに備えることを特徴とする、請求項1に記載の液晶表示装置。
- 前記外部から入力される画像データは、フレームごとに連続して入力されるデータであり、
前記画像変化検出回路は、フレームごとに前記画像データによって表わされる画像が変化していることを検出し、
前記表示制御回路は、前記画像が変化していることを検出した場合には、前記画像が変化したフレームの次のフレームから、前記補正画像データと前記画像データ、または前記画像データを前記データ信号線駆動回路に与えることを特徴とする、請求項2に記載の液晶表示装置。 - 前記表示制御回路は、
前記画像データが変化していると判定したフレームよりも前のフレームであって、連続する休止フレームのフレーム数をカウントするカウンタと、
予め設定された所定値を記憶する第2のレジスタとをさらに備え、
前記表示制御回路は、前記画像の変化の有無にかかわらず、前記カウントされた休止フレームのフレーム数が、前記所定値よりも大きいか否かを判定し、前記所定値よりも大きいと判定した場合には、前記補正回路から出力される前記補正画像データと前記画像データとを連続して前記データ信号線駆動回路に与え、前記所定値よりも小さいと判定した場合には、前記画像データを前記データ信号線駆動回路に与えることを特徴とする、請求項3に記載の液晶表示装置。 - 前記外部から入力される画像データは、間欠的に、または液晶表示装置からの送信要求に応じて入力されるデータであり、
外部から入力された画像データが入力されれば、前記表示制御回路は、前記画像データを検出したフレームから、前記補正画像データと前記画像データ、または前記画像データを、前記データ信号線駆動回路に与えることを特徴とする、請求項1に記載の液晶表示装置。 - 前記表示制御回路は、
前記画像データが入力されたことを検出したフレームよりも前のフレームであって、連続する休止フレームのフレーム数をカウントするカウンタと、
予め設定された所定値を記憶する第2のレジスタとをさらに備え、
前記表示制御回路は、前記画像データの検出の有無にかかわらず、前記カウントされた休止フレームのフレーム数が、前記所定値よりも大きいか否かを判定し、前記所定値よりも大きいと判定した場合には、前記補正回路から出力される前記補正画像データと前記画像データとを連続して前記データ信号線駆動回路に与え、前記所定値よりも小さいと判定した場合には、前記補正回路から出力される前記画像データを前記データ信号線駆動回路に与えることを特徴とする、請求項5に記載の液晶表示装置。 - 前記表示制御回路は、少なくとも前記状態変化が検出された画像データを保持する書き換え可能な第1のフレームメモリをさらに備え、
前記表示部に前記リフレッシュフレームを表示するとき、前記表示制御回路は、前記第1のフレームメモリに保持されている前記画像データを読み出して、前記データ信号線駆動回路に与えることを特徴とする、請求項2に記載の液晶表示装置。 - 前記表示制御回路は、外部から入力されるデータから前記画像データと、前記表示制御回路を動作させるために必要なタイミング信号とを取り出すインターフェース部をさらに備え、
前記表示制御回路は、前記タイミング信号から生成した制御信号に基づいて、前記画像データまたは前記補正画像データを前記データ信号線駆動回路に与えるタイミングを制御することを特徴とする、請求項1に記載の液晶表示装置。 - 前記表示制御回路は、外部から入力されるコマンドに基づいて前記画像データをRAMライトデータとして出力するコマンドレジスタをさらに備え、動作を制御するためのタイミング制御信号を内部で生成することを特徴とする、請求項1に記載の液晶表示装置。
- 前記画像変化検出回路は、先行フレームの画像データを用いた演算処理によって得られる値と現フレームの画像データを用いた演算処理によって得られる値とを比較することによって、画像の変化の有無を検出することを特徴とする、請求項2に記載の液晶表示装置。
- 前記画像変化検出回路は、先行フレームの画像データと現フレームの画像データとを比較することによって、画像の変化の有無を検出することを特徴とする、請求項2に記載の液晶表示装置。
- 前記画像変化検出回路は、外部から入力される所定の信号に基づいて、画像の変化の有無を検出することを特徴とする、請求項2に記載の液晶表示装置。
- 前記画像変化検出回路は、画像変化の有無を示す値を外部から書き込むための第3のレジスタを備え、前記第3のレジスタに書き込まれた値に基づいて画像の変化の有無を検出することを特徴とする、請求項2に記載の液晶表示装置。
- 前記画像変化検出回路は、前記先行フレームの画像データのチェックサム値と、前記現フレームの画像データのチェックサム値とを求めて比較するチェックサム回路であることを特徴とする、請求項2に記載の液晶表示装置。
- 前記画像変化検出回路は、前記現フレームの画像データのヘッダ部に含まれる画像判定パケットにより画像の変化の有無を検出することを特徴とする、請求項2に記載の液晶表示装置。
- 前記表示制御回路は、送信を予定されている前記画像データが変化した画像を含むか否かを示す情報を予め記憶させたコマンドレジスタをさらに備え、
前記画像変化検出回路は、前記画像データを受信するごとに、前記コマンドレジスタに記憶された前記情報に基づいて、変化した画像を含む前記画像データを検知することを特徴とする、請求項2に記載の液晶表示装置。 - 前記補正回路は、
先行フレームの画像データを保持する第2のフレームメモリと、
前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する階調値との組み合わせごとに時間的変化を強調するための補正値を記憶するルックアップテーブルとを含み、
前記補正回路は、前記現フレームの画像データを与えられたとき、前記ルックアップテーブルから、前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する補正値を読み出し、読み出した補正値に基づいて前記強調階調処理をすることを特徴とする、請求項1に記載の液晶表示装置。 - 前記ルックアップテーブルは、前記先行フレームの画像データに対応する階調値と、前記現フレームの画像データに対応する階調値とが等しい場合の補正値のみを記憶していることを特徴とする、請求項17に記載の液晶表示装置。
- 前記画素形成部は、スイッチング素子として機能する薄膜トランジスタと、前記薄膜トランジスタに接続され、前記画像信号電圧が充電される画素容量とを備え、
前記薄膜トランジスタは、前記走査信号線に制御端子が接続され、前記データ信号線に第1の導通端子が接続され、前記画素容量の画素電極に第2導通端子が接続され、チャネル層はIn-Ga-Zn-Oにより形成されていることを特徴とする、請求項1に記載の液晶表示装置。 - 画面のリフレッシュを行う2つのリフレッシュフレームの間に画面のリフレッシュを休止する休止フレームを設ける休止駆動を行う際に、外部から入力される画像データに基づく交流電圧を液晶に印加することにより画像を表示する液晶表示装置の駆動方法であって、
現フレームの画像データの状態変化があるか否かを検出するステップと、
現フレームの画像データの状態変化を検出したとき、前記現フレームよりも前の休止フレームのフレーム数が予め設定された閾値よりも大きいか否かを判定するステップと、
前記休止フレームのフレーム数が前記閾値よりも大きいと判定した場合には、前記休止フレームの画像データの極性と異なる極性であって、前記現フレームの画像データに時間的変化を強調する強調階調処理をした補正画像データに基づくブーストチャージ電圧と、前記補正画像データと同じ極性であって、前記現フレームの画像データに基づく画像信号電圧とを連続してデータ信号線に印加するステップと、
前記休止フレームのフレーム数が前記閾値よりも小さいと判定した場合には、前記休止フレームの画像データの極性と異なる極性前記画像信号電圧を前記データ信号線に印加するステップとを備えることを特徴とする、液晶表示装置の駆動方法。
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