WO2017130860A1 - 表示装置 - Google Patents

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image
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琢矢 曽根
達彦 須山
田中　紀行
健太郎 植村
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シャープ株式会社
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    • G09G2340/16—Determination of a pixel data signal depending on the signal applied in the previous frame

Definitions

  • the present invention relates to a display device, and more particularly, to a liquid crystal display device capable of rest driving.
  • a liquid crystal display device mounted on such an electronic device is required to have low power consumption.
  • driving methods for reducing power consumption of a liquid crystal display device driving for displaying a moving image by scanning a scanning signal line and writing a voltage of an image signal based on image data (hereinafter referred to as “image signal voltage”).
  • image signal voltage There is a driving method called “pause driving” that provides a pause period in which a still image is displayed by pausing writing by deactivating all scanning signal lines after the period.
  • pause driving the gate driver and the source driver are paused while the control signal is not supplied to the gate driver and the source driver during the pause period, so that the power consumption can be reduced.
  • the image signal voltage whose polarity is inverted is applied in the driving period immediately after the idle period. At this time, since the brightness of the image is greatly reduced, flicker is easily visually recognized.
  • boost charge drive (hereinafter, referred to as boost charge drive higher than the image signal voltage) is applied.
  • BC driving or “tone value emphasizing driving”
  • normal driving driving for applying an image signal voltage
  • an object of the present invention is to provide a display device that makes it difficult to visually recognize flicker by suppressing a change in luminance of an image when shifting from a pause period to a driving period.
  • a first aspect of the present invention is a display device capable of rest driving, A plurality of scanning signal lines, a plurality of data signal lines intersecting with the plurality of scanning signal lines, respectively, and a plurality of pixel formations arranged in a matrix corresponding to each intersection of the scanning signal lines and the data signal lines
  • a display panel formed with a portion,
  • a signal line driving circuit that sequentially selects the plurality of scanning signal lines and writes image signal voltages generated based on image data input from the outside to the plurality of data signal lines;
  • a display control circuit including a correction circuit for controlling the operation of the signal line drive circuit and correcting the image data;
  • the correction circuit includes: A pause / motion frame discrimination circuit that outputs either an action frame detection signal that is output when an action frame is detected or a pause frame detection signal that is output when a pause frame is detected;
  • a high-speed scanning unit capable of writing an image signal voltage obtained based on the image data at a second speed faster than a first speed for writing to the pixel
  • the second correction value is corrected using the second correction value by operating the gradation value emphasis driving unit and the high-speed scanning unit.
  • the signal line driver circuit writes a first gradation value enhancement voltage generated based on the first corrected image data in the pixel forming unit in the first operation frame, and the second operation frame in the second operation frame.
  • the second gradation value enhancement voltage generated based on the corrected image data is written in the pixel forming unit.
  • a third operation frame subsequent to the second operation frame only the high-speed scanning unit is operated to write an image signal voltage based on the image data to the pixel forming unit at the second speed.
  • the gradation value emphasis driving unit includes an addition / subtraction circuit that corrects the image data using the first correction value or the second correction value,
  • the addition / subtraction circuit obtains the first correction image data by adding or subtracting the first correction value to or from the image data, or adds or subtracts the second correction value from the image data. 2 correction image data is obtained.
  • the second correction value is smaller than the first correction value
  • the gradation value emphasis driving unit includes an addition / subtraction circuit that corrects the image data using the first correction value or the second correction value
  • the addition / subtraction circuit obtains the first correction image data by adding the first correction value to the image data, and adds the second correction image data to the image data by adding the second correction value. It is characterized by seeking.
  • the high-speed scanning unit includes a frame memory that holds the image data input from the outside
  • the gradation value emphasis driving unit is An operation frame number count that has a first counter that counts the number of operation frames every time an operation frame detection signal is given from the pause / operation frame discrimination circuit and outputs a table selection signal according to the count value of the first counter Circuit, A correction that includes a first table and a second table, and selects either the first table or the second table according to the count value given from the operation frame number counting circuit and outputs the selected table to the addition / subtraction circuit
  • a value output circuit The operation frame number counting circuit outputs the table selection signal for selecting the first table when the count value of the first counter is “1”, and the count value of the first counter is 3 or more. Sometimes the table selection signal is not output, and when the count value is between “1” and the value of 3 or more, the table selection signal for selecting the second table is output.
  • the count value of the first counter is reset by a pause frame detection signal output from the pause / operation frame discrimination circuit.
  • the high-speed scanning unit includes a pause frame number counting circuit having a second counter that counts the number of operation frames every time a pause frame detection signal is given from the pause / action frame discrimination circuit, and the image data from the frame memory.
  • a scan speed determining circuit for outputting at the second speed; When the count value of the second counter reaches a predetermined value, the pause frame number counting circuit outputs a high-speed scan enable signal that enables the image data to be output from the frame memory at the second speed.
  • a table enable signal that enables selection of the first table or the second table is output to the correction value output circuit
  • the scan speed determination circuit outputs, to the frame memory, a high-speed scan signal that causes the image data to be output from the frame memory to the addition / subtraction circuit at the second speed
  • the correction value output circuit can select any one of the first table and the second table selected by the table selection signal when receiving the table selection signal from the operation frame number counting circuit. It is characterized by doing.
  • An eighth aspect of the present invention is the seventh aspect of the present invention,
  • the count value of the second counter is reset by an operation frame detection signal output from the pause / operation frame determination circuit.
  • the high-speed scanning unit uses a checksum value to determine whether an image represented by the image data input from the outside and an image represented by the image data input from the outside immediately before the image data are the same image.
  • An image comparison circuit for determining, and a scan speed determination circuit for outputting the image data from the frame memory at the second speed,
  • the image comparison circuit includes a checksum circuit for obtaining the checksum value, and includes a checksum value of image data input from the outside and an image data of an image displayed immediately before the image data is input.
  • the scan speed determination circuit outputs a high-speed scan signal to the frame memory so that the frame memory can output the image data to the addition / subtraction circuit at the second speed
  • the correction value output circuit can select either the first table or the second table when receiving the table selection signal from the operation frame number counting circuit.
  • the high-speed scanning unit uses a checksum value to determine whether an image represented by the image data input from the outside and an image represented by the image data input from the outside immediately before the image data are the same image.
  • the image comparison circuit includes a checksum circuit for obtaining the checksum value, and includes a checksum value of image data input from the outside and an image data of an image displayed immediately before the image data is input.
  • a high-speed scan enable signal is output to the scan speed determination circuit, and a table enable signal is output to the correction value output circuit.
  • the scan speed determination circuit can output the image data to the addition / subtraction circuit at the second speed.
  • the correction value output circuit is selected by the table selection signal from the first table or the second table. The table can be selected.
  • the high-speed scanning unit is a frame memory that holds the image data input from the outside, a temperature sensor circuit that measures the temperature of the display panel, and a speed according to the temperature measured by the temperature sensor circuit, A scan speed determination circuit that scans the operation frame at a speed faster than the first speed; and an addition / subtraction circuit that adds or subtracts a correction value to the image data,
  • the gradation value enhancement driving unit further includes a correction value output circuit that selects any one of a plurality of tables including correction values of the image data and outputs the selected value to the addition / subtraction circuit,
  • the temperature sensor circuit outputs temperature information indicating the temperature of the display panel to the scan speed determination circuit and outputs a table enable signal enabling selection of the table to the correction value output circuit.
  • the pixel forming unit includes: A liquid crystal capacitor for holding the image signal voltage; A switching element having a control terminal connected to the scanning signal line, a first conduction terminal connected to the data signal line, and a second conduction terminal connected to the liquid crystal capacitor;
  • the switching element is a thin film transistor in which a channel layer is formed of an oxide semiconductor.
  • a thirteenth aspect of the present invention is the twelfth aspect of the present invention,
  • the thin film transistor is a channel etch type thin film transistor.
  • a fourteenth aspect of the present invention is the thirteenth aspect of the present invention.
  • the oxide semiconductor is indium gallium zinc oxide.
  • a fifteenth aspect of the present invention is the fourteenth aspect of the present invention.
  • the oxide semiconductor is a crystalline oxide semiconductor.
  • the high-speed scanning unit and the gradation value emphasizing driving unit are operated, so that the image using the first correction value is used.
  • First corrected image data obtained by correcting the data is generated, and second corrected image data obtained by correcting the image data using the second correction value in the second operation frame is generated.
  • the gradation value enhancement voltage obtained based on these corrected image data is written into the pixel forming unit at a second speed that is faster than the first speed at which the image signal voltage is written.
  • the change in luminance of the image immediately after the transition from the pause period to the drive period can be suppressed in a short time, so that the occurrence of flicker visually recognized by the viewer is suppressed.
  • the first and second gradation value emphasizing voltages are written at the second speed until the luminance of the image is restored, and thereafter, the image signal voltage is written at the first speed. Can be reduced.
  • the image signal voltage is written to the pixel forming unit at the second speed by operating only the high-speed scanning unit.
  • the brightness of the displayed image can be adjusted in a short time so that the brightness should be represented by the image data.
  • the luminance of the image is made higher than the luminance that should be represented by the image data, and in the second operation frame, it is made lower than the luminance that should be represented by the image data.
  • the correction value of the image data used in each operation frame is sequentially reduced.
  • the brightness of the displayed image can be adjusted in a short time so that the brightness should be represented by the image data.
  • the count value of the first counter provided in the operation frame number count circuit is reset by the pause frame detection signal output from the pause / operation frame discrimination circuit.
  • the count value of the first counter can be reset and the number of operation frames can be counted each time the suspension period shifts to the drive period. Therefore, whether gradation value emphasis driving and high-speed scanning are performed based on the count value It is possible to determine whether or not, and to select a correction value when performing gradation value emphasis driving.
  • gradation value emphasis driving and high-speed scanning are performed for each operation frame in the drive period immediately thereafter.
  • the change in luminance of the image immediately after the transition from the pause period to the drive period can be suppressed in a short time, so that the occurrence of flicker visually recognized by the viewer is suppressed.
  • the count value of the second counter provided in the pause frame number count circuit is reset by the action frame detection signal output from the pause / action frame discrimination circuit.
  • the count value of the second counter is reset every time the driving period shifts to the pause period, so whether or not to perform gradation value enhancement driving and high-speed scanning based on the number of pause frames counted for each pause period. Can be determined.
  • the image displayed immediately after the transition from the pause period to the drive period is It is determined whether or not the image is the same as that displayed during the pause period. This is because the luminance change in the operation frame is conspicuous for the same image, and the luminance change is not conspicuous if the image is changed. Therefore, when it is determined that the images are the same, gradation change emphasis driving and high-speed scanning are performed for each operation frame, thereby suppressing the luminance change of the image immediately after the transition from the pause period to the driving period. . Thereby, occurrence of flicker visually recognized by the viewer is suppressed.
  • the pause frame number counting circuit according to the seventh aspect and the image comparison circuit according to the ninth aspect. For this reason, if the number of pause frames is greater than the predetermined value and the image displayed immediately after the transition from the pause period to the drive period is the same as the image displayed during the immediately previous pause period, the number of pause frames is set for each operation frame. Performs tone emphasis driving and high-speed scanning. Thereby, a change in luminance of the image can be suppressed in a short time, and occurrence of flicker visually recognized by the viewer is suppressed.
  • the eleventh aspect by utilizing the fact that the response speed of the liquid crystal depends on the temperature, at a speed according to the temperature of the liquid crystal layer of the pixel formation portion measured by the temperature sensor circuit provided in the display panel.
  • the operation frame is scanned at a speed higher than the first speed, and a correction value is output to the addition / subtraction circuit by giving a table enable signal enabling selection of the table to the correction value output circuit.
  • a thin film transistor in which a channel layer is formed of an oxide semiconductor is used as a switching element of each pixel formation portion.
  • the off-leakage current of the thin film transistor is greatly reduced, and the voltage written in the pixel capacitance of each pixel formation portion is held for a longer period. For this reason, generation
  • FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating a configuration of a correction circuit provided in a display control circuit of the liquid crystal display device illustrated in FIG. 1.
  • FIG. 3 is a diagram illustrating an example of a gradation value and a correction value held by an LUT of a correction value output circuit provided in the correction circuit shown in FIG. 2, and (A) is an example of a gradation value and a correction value held by the first LUT.
  • FIG. 8B is a diagram illustrating an example of a gradation value and a correction value held by the second LUT.
  • FIG. 3 (A) and FIG. 3 (B) It is a figure which shows the gradation value of the correction
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device 1 according to the first embodiment of the present invention.
  • the liquid crystal display device 1 includes a liquid crystal display panel 10, a gate driver 30 as a scanning signal line driving unit, a source driver 40 as a data signal line driving unit, and a display control circuit 50 as a display control unit. It has.
  • the liquid crystal display panel 10 includes source lines SL1 to SLm as m video signal lines, gate lines GL1 to GLn as n scanning signal lines, and source lines SL1 to SLm and gate lines GL1 to GLn. And (m ⁇ n) pixel forming portions 20 arranged in a matrix corresponding to each intersection.
  • a gate terminal as a control terminal is connected to a gate line GL passing through a corresponding intersection
  • a source terminal as a first conduction terminal is connected to a source line SL passing through the intersection.
  • the pixel electrode 26 and the common electrode 27 together with the liquid crystal layer sandwiched therebetween constitute a liquid crystal capacitor 28.
  • the TFT 21 may be a TFT whose channel layer is made of amorphous silicon, polycrystalline silicon, or an oxide semiconductor. However, considering that it is used in the liquid crystal display device 1 capable of rest driving, it is preferable that the off-leakage current is small. Therefore, a TFT using an oxide semiconductor for the channel layer (semiconductor layer) is more suitable. Therefore, details of a TFT having a channel layer made of an oxide semiconductor will be described later.
  • the display control circuit 50 When the display control circuit 50 receives image data DV representing an image to be displayed and a control signal SC such as a vertical synchronization signal and a horizontal synchronization signal from an external signal source 90, the display control circuit 50 generates a source driver based on the control signal SC. Control signal SCT, gate driver control signal GCT, and the like are generated. The source driver control signal SCT is supplied to the source driver 40, and the gate driver control signal GCT is supplied to the gate driver 30. The gate driver 30 and the source driver 40 may be collectively referred to as a “signal line driver circuit”.
  • the display control circuit 50 corrects the image data DV in order to perform BC driving (also referred to as “gradation value enhancement driving”), or corrects the scan speed when displaying an image on the liquid crystal display panel 10.
  • a circuit (not shown) is included therein.
  • the correction circuit outputs the image data DV or corrected image data DVA obtained by correcting the image data DV to the source driver 40. The detailed configuration and operation of the correction circuit will be described later.
  • the source driver 40 applies to each source line SL based on positive image data DV supplied from a positive gamma circuit (not shown) or negative image data DV supplied from a negative gamma circuit.
  • An image signal voltage to be given is generated and output.
  • the source driver control signal SCT includes, for example, a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the source driver 40 operates a shift register and a sampling latch circuit (not shown) in accordance with the source driver control signal SCT and converts the image data DV into an analog signal by a DA conversion circuit (not shown). To generate an image signal voltage.
  • the source driver 40 includes an amplifier that amplifies a positive image signal voltage (not shown) and an amplifier that amplifies a negative image signal voltage, and the image signal voltage is selected according to the polarity. Amplified by the amplifier and output to the liquid crystal display panel 10. In the present embodiment, not only the image signal voltage generated based on the image data DV but also the boost charge voltage generated based on the corrected image signal (hereinafter referred to as “BC voltage” or “gradation value enhancement voltage”). Is also applied to each source line SL.
  • BC voltage boost charge voltage generated based on the corrected image signal
  • the gate driver 30 repeats the application of the active scanning signal to each gate line GL in a predetermined cycle according to the gate driver control signal GCT.
  • the gate driver control signal GCT includes, for example, a gate clock signal and a gate start pulse signal.
  • the gate driver 30 operates the shift register (not shown) in the gate driver 30 to generate the scanning signal.
  • the BC voltage and the image signal voltage are sequentially applied to each source line SL, and the scanning signal is applied to each gate line GL, thereby representing the image data DV transmitted from the external signal source 90.
  • An image is displayed on the liquid crystal display panel 10.
  • FIG. 2 is a block diagram showing a configuration of the correction circuit 101 provided in the display control circuit 50.
  • the correction circuit 101 includes a frame memory 110, a pause / motion frame determination circuit 120, a motion frame count circuit 130, a correction value output circuit 170, and an addition / subtraction circuit 180.
  • the image data DV input from the external signal source 90 is given to the frame memory 110 and the pause / operation frame discrimination circuit 120.
  • the frame memory 110 functioning as a memory buffer can hold the image data DV input just before for one frame.
  • the pause / operation frame discriminating circuit 120 stores the frame rate of the image data DV in a register provided therein, and each time the image data DV is given, the operation frame (“refresh frame”) is based on the frame rate. Or a pause frame (also referred to as “non-refresh frame”).
  • the pause / action frame discriminating circuit 120 generates an action frame detection signal SRDT when detecting an action frame, and generates a count reset signal SCR1 when detecting a pause frame, both of which are output to the action frame number counting circuit 130.
  • the operation frame number counting circuit 130 includes a counter 130c (also referred to as a “first counter”), and increments the count value of the counter 130c by one every time the operation frame detection signal SRDT is applied, and provides the count reset signal SCR1. If it is, the counter 130c is reset and the count value is set to "0".
  • a counter 130c also referred to as a “first counter”
  • the correction value output circuit 170 uses two types of lookup tables (hereinafter referred to as “LUT”) in which correction values of the image data DV are written in order to correct the gradation values of the image represented by the image data DV.
  • LUT lookup tables
  • a first LUT 170a also referred to as “first table”
  • a second LUT 170b also referred to as “second table” are provided. Which of these LUTs is selected is determined by the LUT selection signal SLS (also referred to as “table selection signal”) provided from the operation frame number counting circuit 130.
  • the operation frame number counting circuit 130 selects the first LUT 170a when the count value of the counter 130c is “1”, selects the second LUT 170b when the count value is “2”, and selects when the count value is “3”.
  • LUT selection signal SLS indicating that no LUT is selected is generated and output to correction value output circuit 170.
  • the pause / operation frame discrimination circuit 120 outputs a data read start signal SDS to the frame memory 110 every time an operation frame is detected.
  • the frame memory 110 starts reading the held image data DV, and is 60 Hz (16.6 ms / frame) which is a normal frame rate (also referred to as “first speed”).
  • the read image data DV is output to the adder / subtractor circuit 180 at a higher frame rate of 120 Hz (8.3 ms / frame) (also referred to as “second speed”).
  • the pause / operation frame determination circuit 120 determines an operation frame and a pause frame based on detection of an image included in the image data DV or based on register settings.
  • the correction value read from the selected first LUT 170a or the second LUT 170b of the correction value output circuit 170 is supplied as correction value information ILT to the addition / subtraction circuit 180, the correction is performed.
  • the corrected image data DVA corrected using the value information ILT or the uncorrected image data DV is output to the source driver 40. That is, when the adder / subtracter circuit 180 shifts from the pause period to the drive period, in the first operation frame (also referred to as “first operation frame”), the correction value read from the first LUT 170a to the image data of the operation frame (
  • the corrected image data DVA generated by adding also referred to as “first correction value” is output to perform BC driving.
  • second motion frame also referred to as “second motion frame”
  • DVA is output to perform BC drive.
  • third operation frame also referred to as “third operation frame”
  • the image data DV of the operation frame is output as it is without correction and normal driving is performed.
  • FIG. 3 is a diagram showing an example of correction value ranges and correction values held in the first and second LUTs 170a and 170b of the correction value output circuit 170. More specifically, FIG. 3A shows the first LUT 170a.
  • FIG. 3B is a diagram illustrating an example of a correction value range and a correction value, and FIG. 3B is a diagram illustrating an example of a correction value range and a correction value in the second LUT 170b.
  • the correction value is 0 gradation, 31 gradation, 127 gradation, 224 gradation, and 255 gradation.
  • Each of the first LUT 170a and the second LUT 170b is set in a range from -7 gradations to +7 gradations.
  • FIG. 4 is a diagram showing the gradation values of the corrected image data DVA corrected using the first and second LUTs 170a and 170b shown in FIGS. 3 (A) and 3 (B).
  • the dotted lines shown in FIG. 4 indicate the relationship between the input gradation value and the output gradation value when the image data DV input to the adder / subtractor circuit 180 is output without correction.
  • a solid line above the dotted line indicates the relationship between the gradation value of the image data DV obtained by adding the correction value indicated in the first LUT 170a and the gradation value at the time of input.
  • a solid line below the dotted line indicates the relationship between the gradation value of the image data DV obtained by subtracting the correction value indicated in the second LUT 170b and the gradation value at the time of input.
  • the image data having the gradation values at the time of input of 0 gradation, 31 gradation, 127 gradation, 224 gradation, and 255 gradation is corrected if it is corrected using the first LUT 170a.
  • the gradation value of the image data can be corrected to be larger than the gradation value at the time of input by 0 gradation, +2 gradation, +4 gradation, +6 gradation, and +7 gradation, respectively.
  • the output image data can be corrected so as to be smaller than the input gradation value by 0 gradation, -2 gradation, -4 gradation, -6 gradation, and -7 gradation, respectively.
  • the correction values of the first and second LUTs 170a and 170b are examples, and optimal correction values can be set as appropriate according to the correction.
  • the gradation value represented by the corrected image data becomes a negative value or a value larger than 255 gradations as a result of correcting the image data DV using the correction value, each of the 0th floors. Handled as a tone or 255 gradations. Also, when the correction value is not set in the first and second LUTs 170a and 170b, such as the gradation values of the input image data such as 1 to 30 gradations and 32 to 126 gradations, before and after Is obtained by linear interpolation using the correction value.
  • FIG. 5 is a diagram illustrating an example of a change in luminance of an image when neither BC driving nor high-speed scanning is performed.
  • the frame rate of each frame in the driving period is 60 Hz (16.6 ms).
  • the operation frame of the image data DV whose polarity is inverted is normally continued in three frames. Drive.
  • the operation shifts again to the suspension period, and the operation shifts to the suspension period in which the image signal voltage used in the third operation frame is held and the suspension drive for displaying the still image is performed.
  • the luminance of the image is greatly reduced in the first operation frame, and the luminance slowly returns to the original luminance represented by the image data DV in the subsequent drive period and rest period.
  • Such a change in luminance that greatly decreases and then returns slowly has the problem of making the viewer visually recognize flicker.
  • FIG. 6 is a diagram illustrating an example of a change in luminance of an image when only BC driving is performed.
  • BC driving is performed using the corrected image data DVA (also referred to as “first corrected image data”) obtained by adding the correction value to the image data DV, and the second operation frame.
  • the BC drive is performed using the corrected image data DVA (also referred to as “second corrected image data”) obtained by subtracting the correction value from the image data DV.
  • the image data DV is output as it is without correction.
  • the frame following the third operation frame becomes a pause frame, and shifts to a pause period in which pause driving is performed to hold the image data DV as the third operation frame and display a still image.
  • the time from when the first BC drive starts until the luminance returns to the original luminance is shortened compared to the case shown in FIG. For this reason, although the flicker visually recognized by the viewer is reduced as compared with the case shown in FIG. 5, there still remains a problem that flicker that cannot be ignored remains.
  • FIG. 7 is a diagram illustrating an example of a change in luminance of an image when high-speed scanning and BC driving are performed.
  • correction is performed by adding the correction value read from the first LUT 170a to the image data DV, and based on the obtained corrected image data DVA.
  • a corrected image voltage also referred to as “first boost charge voltage” or “first gradation value emphasizing voltage”
  • BC driving and high-speed scanning are performed.
  • the second operation frame correction is performed by subtracting the correction value read out from the second LUT 170b from the image data DV, and the corrected image voltage (“second boost charge voltage” or “ (Also referred to as “second gradation value emphasis voltage”), and BC driving and high-speed scanning are performed.
  • the third operation frame only high-speed scanning is performed without correcting the image data DV. For this reason, the operation frame number counting circuit 130 does not output the LUT selection signal SLS in the third operation frame. Thereafter, the frame following the third operation frame becomes a pause frame, and a transition is made to a pause period in which pause driving is performed in which the image signal used in the third operation frame is held and a still image is displayed.
  • the luminance in each operation frame is lower than that shown in FIG. 6, and the luminance in the third operation frame is slightly higher than the original luminance. Further, the luminance gradually decreases and returns to the original luminance during the subsequent rest period. In this way, the change in luminance in the first and second operation frames is smaller than in the case shown in FIG. 6, and since the luminance returns to the original luminance in a short time, the flicker becomes even less visible.
  • the timing at which the luminance of the image shown in FIGS. 6 and 7 starts to change is an example, and changes depending on the response speed and temperature of the liquid crystal.
  • only the high-speed scan is performed without correcting the image data DV in the third operation frame in each driving period.
  • BC driving may be performed by performing correction by subtracting the correction value from the image data DV using the second LUT 170b in the third operation frame.
  • high-speed scanning is performed in the first to third operation frames regardless of the number of pause frames in the immediately preceding pause period and whether or not there is a change in the image immediately after the transition from the pause period to the drive period.
  • BC drive for writing the boost charge voltage is performed in the first and second operation frames.
  • the change in luminance of the image immediately after the transition from the pause period to the drive period can be suppressed in a short time, so that the occurrence of flicker visually recognized by the viewer is suppressed.
  • the power consumption of the liquid crystal display device 1 can be reduced.
  • the second LUT 170b is used to correct the image data DV so that the gradation value is smaller than the gradation value of the image data DV, and the corrected image data DV is used.
  • the second operation frame performs BC driving and high-speed scanning.
  • the operation frame that is corrected using the first LUT 170a and the operation frame that is not corrected are each one frame, and the remaining operation frames are the second LUT 170b.
  • BC driving and high-speed scanning may be performed using the corrected image data DVA corrected by use.
  • FIG. 8 is a diagram illustrating an example of a change in voltage applied to the liquid crystal layer of the pixel forming unit 20 by the driving method according to the first modification of the present embodiment.
  • the operation frame number count circuit 130 is 1
  • the LUT selection signal SLS for selecting the first LUT 170a is output.
  • the operation frame detection signal SRDT is given in the fifth operation frame, no LUT is selected, so the operation frame number counting circuit 130 does not output the LUT selection signal SLS.
  • the operation frame number counting circuit 130 outputs the LUT selection signal SLS for selecting the second LUT 170b for each operation frame.
  • flicker can be more reliably suppressed by setting the number of operation frames to 4 or more.
  • this modification is applicable also to each embodiment mentioned later, and there exists the same effect by it.
  • FIG. 9 is a diagram illustrating an example of a change in voltage applied to the liquid crystal layer of the pixel forming unit 20 by the driving method according to the second modification of the present embodiment. As shown in FIG. 9, the correction for adding the correction value is performed in the second operation frame in the driving period as in the first operation frame. This correction is performed using a correction value smaller than the correction value used in the correction of the first motion frame.
  • the luminance of the image in the second operation frame can be lower than the luminance of the first operation frame and higher than the luminance of the third operation frame.
  • the correction value is subtracted in the first operation frame of the driving period and the correction value is added in the second operation frame, or the correction value is set in both the first and second operation frames. Correction for subtraction may be performed.
  • this modification is applicable also to each embodiment mentioned later, and there exists the same effect by it.
  • FIG. 10 is a block diagram showing a configuration of the correction circuit 102 included in the display control circuit of the liquid crystal display device according to the present embodiment.
  • the correction circuit 102 shown in FIG. 10 further includes a pause frame number count circuit 140 and a scan speed determination circuit 160 in the correction circuit 101 shown in FIG. Therefore, the same components as those of the correction circuit 101 shown in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted. The description will focus on the pause frame number counting circuit 140 and the scan speed determining circuit 160.
  • the pause frame number counting circuit 140 includes a counter 140c (also referred to as a “second counter”), and increments the count value of the counter 140c by 1 each time the pause frame detection signal SNDT is given from the pause / action frame discrimination circuit 120. To do. When the count value reaches a predetermined value, the pause frame number counting circuit 140 outputs the high-speed scan enable signal SES to the scan speed determination circuit 160 and also corrects the LUT enable signal SEA (also referred to as “table enable signal”). Output to the output circuit 170.
  • SEA also referred to as “table enable signal
  • the pause / operation frame discriminating circuit 120 detects an operation frame based on the frame rate of the image data DV stored in the register, it outputs a count reset signal SCR2 to the pause frame number counting circuit 140.
  • the count reset signal SCR2 is given, the pause frame number counting circuit 140 resets the counter 140c that has counted the number of pause frames, and sets the count value to “0”. Thereby, when shifting from the drive period to a new pause period, the number of pause frames in the pause period can be counted.
  • the scan speed determination circuit 160 outputs the high speed scan signal SHS to the frame memory 110 when the high speed scan enable signal SES is given from the pause frame number counting circuit 140.
  • the frame memory 110 stores the held image data DV at a frame rate of 120 Hz. Is read out and output to the addition / subtraction circuit 180.
  • the scan speed determination circuit 160 transmits the high-speed scan signal SHS to the frame memory 110. Output to. As a result, high-speed scanning is performed in the first to third operation frames.
  • the correction value output circuit 170 determines which one of the first and second LUTs 170a and 170b based on the LUT selection signal SLS supplied from the operation frame number counting circuit 130. Select. For example, when the count value of the counter 130c of the operation frame number count circuit 130 is “1”, the correction value output circuit 170 provides the LUT selection signal SLS for selecting the first LUT 170a. When the count value is “2”, since it is the second operation frame, the correction value output circuit 170 is supplied with the LUT selection signal SLS for selecting the second LUT 170b.
  • the addition / subtraction circuit 180 corrects the image data DV to the corrected image data DVA, so that BC driving is possible in the first and second operation frames. However, since the addition / subtraction circuit 180 outputs the image data DV without correction in the third operation frame, the BC drive is not performed. At this time, the operation frame number counting circuit 130 does not output the LUT selection signal SLS to the correction value output circuit 170.
  • FIG. 11 is a block diagram showing a configuration of the correction circuit 103 included in the display control circuit of the liquid crystal display device according to the modification of the present embodiment.
  • the operation frame number counting circuit 130 included in the correction circuit 103 shown in FIG. 11 performs an operation frame from the pause / operation frame determination circuit 120 in the fourth and subsequent operation frames in addition to the same operation as in the above embodiment. Every time the detection signal SRDT is given, the count value of the counter 130c is incremented by "1". However, the operation frame number counting circuit 130 outputs the normal scan enable signal SEU to the scan speed determination circuit 160 when the count value of the counter 130c exceeds the number of frames to be scanned at high speed (“3” in this embodiment). , The output of the LUT selection signal SLS is stopped.
  • the scan speed determination circuit 160 when the high-speed scan enable signal SES is given from the pause frame number counting circuit 140, the scan speed determination circuit 160 outputs the high-speed scan signal SHS to the frame memory 110.
  • the scan speed determination circuit 160 outputs the normal scan signal SUS to the frame memory 110 when the normal scan enable signal SEU is supplied from the operation frame number counting circuit 130.
  • FIG. 12 is a diagram illustrating an example of a change in voltage applied to the liquid crystal layer of the pixel forming unit 20 by the driving method of the present modification.
  • the liquid crystal display device performs high-speed scanning and BC driving at the frame rate of 120 Hz described in the present embodiment in the first and second operation frames immediately after the transition from the pause period to the driving period. .
  • the third operation frame high-speed scanning and normal driving are performed.
  • the image is continuously displayed by performing the normal scan at the frame rate of 60 Hz without correcting the image data DV, and thereafter, the period is shifted to the pause period.
  • this modification is applicable also to each embodiment mentioned later, and there exists the same effect by it.
  • FIG. 13 is a block diagram showing a configuration of the correction circuit 104 included in the display control circuit of the liquid crystal display device according to the present embodiment.
  • the correction circuit 104 shown in FIG. 13 includes an image comparison circuit 150 instead of the pause frame number counting circuit 140 in the correction circuit 102 shown in FIG. Therefore, the same components as those of the correction circuit 102 illustrated in FIG. 10 are denoted by the same reference numerals and description thereof is omitted, and the image comparison circuit 150 will be mainly described.
  • the image comparison circuit 150 includes a checksum circuit 150s for obtaining a checksum value for each operation frame, and a memory 150m for storing the checksum value of the immediately previous operation frame calculated by the checksum circuit 150s.
  • the image comparison circuit 150 determines whether or not the image of the first operation frame immediately after the transition from the pause period to the drive period has changed from the image displayed in the pause period immediately before. For this determination, the image comparison circuit 150 obtains the checksum value of the image by the checksum circuit 150s based on the image data DV given from the external signal source 90, and stores the checksum value and the memory 150m. Compare with the checksum value of the image displayed during the pause period.
  • the image comparison circuit 150 determines that both are the same value, the image displayed in the first operation frame is determined not to have changed from the image displayed in the immediately preceding pause period, and the scan speed is determined.
  • the high-speed scan enable signal SES is output to the circuit 160, and the LUT enable signal SEA is output to the correction value output circuit 170.
  • the image comparison circuit 150 determines that the values are different from each other, it is determined that the image displayed in the first operation frame has changed from the image displayed in the immediately preceding pause period. Neither the signal SES nor the LUT enable signal SEA is output.
  • the checksum value is obtained and replaced with the checksum value stored in the memory 150m. This checksum value is not used in the driving period. However, when shifting from the driving period to the rest period, the checksum value of the image displayed in the last operation frame is held in the memory 150m until the end of the rest period, and the image when the next transition to the driving period is performed. Used for comparison.
  • the operations of the frame memory 110 to which the high-speed scan signal SHS and the data read start signal SDS are given, the correction value output circuit 170 to which the LUT enable signal SEA and the LUT selection signal SLS are given, and the addition / subtraction circuit 180 are: Since this is the same as the case of the second embodiment shown in FIG. 10, the description thereof is omitted.
  • the liquid crystal display panel 10 outputs the high-speed scan signal SHS from the scan speed determination circuit 160. Scan at high speed. Further, the correction value output circuit 170 becomes operable, and an addition / subtraction circuit 180 adds a correction value from one of the first and second LUTs 170a and 170b selected by the LUT selection signal SLS given from the operation frame count circuit 130. Output to. The addition / subtraction circuit 180 corrects the image data using the given correction value to generate corrected image data DVA, and outputs the corrected image data DVA to the source driver 40. In this way, BC driving and high-speed scanning are performed in the first and second operation frames, and high-speed scanning and normal driving are performed in the third operation frame.
  • the BC drive and the high-speed scan are performed for each operation frame, so that when the transition from the pause period to the drive period occurs. It is possible to suppress the change in luminance of the conspicuous image in a short time. Thereby, occurrence of flicker visually recognized by the viewer is suppressed.
  • normal driving and normal scanning are performed for each operation frame. Thereby, the power consumption of a liquid crystal display device can be reduced.
  • FIG. 14 is a block diagram illustrating a configuration of the correction circuit 105 included in the display control circuit of the liquid crystal display device according to the modification of the present embodiment.
  • the correction circuit 105 of the present modification example is obtained by adding a pause frame number counting circuit 140 shown in FIG. 10 to the correction circuit 104 of this embodiment shown in FIG. Therefore, main components among the components of the correction circuit 104 shown in FIG. 14 will be briefly described.
  • the image comparison circuit 150 obtains the checksum values of the image data DV and the image data DV of the immediately preceding pause frame, respectively. Determine whether they are equal. As a result, when they are equal, the high-speed scan enable signal SES is output to the scan speed determination circuit 160 and the LUT enable signal SEA is output to the correction value output circuit 170. Further, as described in the second embodiment, the pause frame number counting circuit 140 allows the scan speed determination circuit 160 to perform high-speed scan enable when the number of pause frames during the pause period counted by the counter 140c reaches a predetermined value. The signal SES is output, and the LUT enable signal SEA is output to the correction value output circuit 170.
  • the scan speed determination circuit 160 includes a register (not shown) that stores the number of frames for high-speed scanning. As a result, when the high-speed scan enable signal SES is given from the pause frame number counting circuit 140 and the image comparison circuit 150, the scan speed determination circuit 160 performs high-speed scan in the frame memory 110 by the number of frames stored in the register. The signal SHS is output. The frame memory 110 sends the image data DV to the addition / subtraction circuit 180 at a frame rate of 120 Hz based on the data read start signal SDS given from the pause / operation frame discrimination circuit 120 and the high speed scan signal SHS given from the scan speed determination circuit 160. Output.
  • the correction value output circuit 170 is supplied with the LUT enable signal SEA from the pause frame number counting circuit 140 and the image comparison circuit 150, and when the LUT selection signal SLS is further supplied from the operation frame number counting circuit 130, the first or second LUT 170a. , 170b selected by the LUT selection signal SLS, the correction value is output to the addition / subtraction circuit 180 as correction value information ILT.
  • the addition / subtraction circuit 180 generates corrected image data DVA by adding or subtracting the correction value included in the correction value information ILT to the image data DV given at a frame rate of 120 Hz, and outputs the corrected image data DVA to the source driver 40.
  • the correction value information ILT is not given to the addition / subtraction circuit 180, the image data DV is output to the source driver 40 without being corrected.
  • FIG. 15 is a block diagram showing a configuration of the correction circuit 106 included in the display control circuit of the liquid crystal display device according to the present embodiment.
  • the correction circuit 106 shown in FIG. 15 further includes a temperature sensor circuit 190 in the correction circuit 102 shown in FIG.
  • the temperature sensor circuit 190 is disposed on the liquid crystal display panel 10 and measures the temperature of the liquid crystal display panel 10. Since the temperature of the liquid crystal display panel 10 becomes substantially equal to the temperature of the liquid crystal layer of the pixel forming portion 20, the measured temperature is considered to be the temperature of the liquid crystal layer.
  • the temperature sensor circuit 190 measures the temperature when the operation frame detection signal SRDT is given from the pause / operation frame discriminating circuit 120, and when the measured temperature is higher than a predetermined value, the high speed scan enable signal SES is scanned. The data is output to the decision circuit 160. Further, as described in the second embodiment, the pause frame number count circuit 140 outputs the high-speed scan enable signal SES to the scan speed determination circuit 160 when the count value of the pause frame number reaches a predetermined value. . When the high-speed scan enable signal SES is given from the temperature sensor circuit 190 and the pause frame number counting circuit 140, the scan speed determination circuit 160 outputs a high-speed scan signal SHS for high-speed scanning of the liquid crystal display panel 10 to the frame memory 110. . The frame memory 110 to which the high-speed scan signal SHS is given reads the image data DV at a scan speed determined by the temperature information signal as described in the second embodiment, so that high-speed scanning is possible.
  • the temperature sensor circuit 190 and the pause frame number count circuit 140 output the LUT enable signal SEA to the correction value output circuit 170.
  • the correction value output circuit 170 is supplied with the LUT enable signal SEA from the temperature sensor circuit 190 and the pause frame number counting circuit 140, and based on the LUT selection signal SLS when the LUT selection signal SLS is further supplied from the operation frame number counting circuit 130. Any one of the first and second LUTs 170a and 170b is selected and output to the addition / subtraction circuit 180 as correction value information ILT including a correction value.
  • the addition / subtraction circuit 180 corrects the image data DV to the corrected image data DVA based on the correction value information ILT, so that BC driving is possible.
  • the temperature sensor circuit 190 determines whether to perform high-speed scanning based on whether the temperature sensor circuit 190 is higher than a predetermined value.
  • the temperature sensor circuit 190 may supply the measured temperature as temperature information to the scan speed determination circuit 160, and the scan speed determination circuit 160 may determine the scan speed based on the temperature information.
  • the scan speed can be set more finely according to the temperature of the liquid crystal layer, the flicker can be made more difficult to visually recognize.
  • the correction circuit 106 in which the temperature sensor circuit 190 is added to the correction circuit 102 shown in FIG. 10 has been described.
  • the correction circuit to which the temperature sensor circuit 190 can be added is not limited to this, and the correction circuit 103 shown in FIG. 11, the correction circuit 104 shown in FIG. 13, and the correction circuit 105 shown in FIG. In either case, the same effects as those of the present embodiment can be obtained.
  • the present embodiment utilizing the fact that the response speed of the liquid crystal depends on the temperature, when the liquid crystal temperature is higher than a predetermined value when the transition from the pause period to the normal period, the high-speed scan is performed, and By performing the BC drive, it is possible to suppress a change in the luminance of the image and make it difficult to see the flicker. Furthermore, when the temperature of the liquid crystal is lower than a predetermined value, the power consumption of the liquid crystal display device can be reduced by performing normal scanning.
  • the TFT 21 that is included in the pixel forming portion 20 of the liquid crystal display device according to each embodiment of the present invention and functions as a switching element will be described.
  • the TFT 21 included in the pixel formation portion 20 may be a channel etch type TFT having an oxide semiconductor layer or an etch stop type TFT.
  • the oxide semiconductor layer may be formed of indium gallium zinc oxide, may be formed of a crystalline oxide semiconductor, or may have a stacked structure.
  • FIG. 16 is a diagram showing a configuration of a channel etch type TFT.
  • a gate electrode 72, a gate insulating film 73, an oxide semiconductor layer 74, a source electrode 75, and a drain electrode 76 are stacked on a substrate 71, and a protective film is formed thereon. 77.
  • a portion of the oxide semiconductor layer 74 that exists above the gate electrode 72 functions as a channel region.
  • an etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source electrode 75 and the drain electrode 76 are arranged in contact with the upper surface of the oxide semiconductor layer 74. Yes.
  • the channel etch TFT is formed, for example, by forming a conductive film for a source / drain electrode on the oxide semiconductor layer 74 and performing a source / drain separation process. In the source / drain separation step, the surface portion of the channel region may be etched.
  • an etch stop layer is formed on the channel region.
  • the lower surfaces of the end portions on the channel side of the source electrode and the drain electrode are located, for example, on the etch stop layer.
  • a conductive film for source / drain electrodes is formed on the oxide semiconductor layer and the etch stop layer.
  • the oxide semiconductor contained in the oxide semiconductor layer of the TFT may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • a crystalline oxide semiconductor a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface, or the like can be used.
  • the oxide semiconductor layer of the TFT may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer, or may include a plurality of crystalline oxide semiconductor layers having different crystal structures.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc).
  • the oxide semiconductor layer is formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is included in a driving TFT (eg, a driving circuit provided on the same substrate as the display region around the display region including a plurality of pixel circuits). TFT) and a pixel TFT (TFT provided in a pixel circuit).
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer may include, for example, an In—Sn—Zn—O-based semiconductor (eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO).
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included.
  • Al represents aluminum
  • Ti represents titanium
  • Cd represents cadmium
  • Ge germanium
  • Pb represents lead
  • Mg represents magnesium
  • Zr zirconium
  • Hf hafnium.
  • the TFT 21 included in the pixel formation portion 20 is a TFT having a channel layer made of an oxide semiconductor layer.
  • the peripheral circuits such as the source driver and the gate and driver may also be constituted by a TFT having a channel layer made of an oxide semiconductor layer.
  • the frame memory 110 the pause frame number count circuit, the image comparison circuit 150, and the scan speed determination circuit 160 are collectively referred to as a “high-speed scan unit”.
  • the operation frame number count circuit 130, the correction value output circuit 170 and the addition / subtraction circuit 180 may be collectively referred to as a “BC drive unit” or a “gradation value enhancement drive unit”.
  • SYMBOLS 10 Liquid crystal display panel 20 ... Pixel formation part 21 ... Thin-film transistor (TFT) 26: Pixel electrode 27 ... Common electrode 28 ... Liquid crystal capacitance (pixel capacitance) DESCRIPTION OF SYMBOLS 30 ... Gate driver 40 ... Source driver 50 ... Display control circuit 101-106 ... Correction circuit 110 ... Frame memory 120 ... Pause / operation frame discrimination circuit 130 ... Operation frame number count circuit 130c ... Counter 140 ... Pause frame number count circuit 140c ... Counter 150 ... Image comparison circuit 150s ... Check sum circuit 150m ... Memory 160 ... Scan speed determination circuit 170 ... Correction value output circuit 170a ... First LUT 170b ... 2nd LUT 180 ... addition / subtraction circuit 190 ... temperature sensor circuit

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Abstract

休止期間から駆動期間に移行する際における画像の輝度の変化を抑制することによってフリッカを視認されにくくする表示装置を提供する。　直前の休止期間における休止フレーム数の多寡、および休止期間から駆動期間に移行した直後の画像の変化の有無にかかわらず、１番目から３番目の動作フレームにおいて高速スキャンを行うと共に、１番目および２番目の動作フレームにおいてＢＣ駆動を行う。これにより、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制することができるので、視聴者に視認されるフリッカの発生が抑制される。また、高速スキャンを行うのは、１番目から３番目の動作フレームまでであるので、液晶表示装置１の消費電力を低減することができる。

Description

表示装置
　本発明は、表示装置に関し、特に、休止駆動が可能な液晶表示装置に関する。
　近年、小型で軽量の電子機器の開発が活発に行われている。このような電子機器に搭載される液晶表示装置では低消費電力であることが求められている。液晶表示装置の消費電力を低減する駆動方法の１つとして、走査信号線を走査して画像データに基づく画像信号の電圧（以下、「画像信号電圧」という）を書き込むことによって動画を表示する駆動期間の後に、全ての走査信号線を非アクティブにして書込みを休止することによって静止画を表示する休止期間を設ける「休止駆動」と呼ばれる駆動方法がある。休止駆動では、休止期間にゲートドライバおよびソースドライバに制御用の信号などを与えないようにして、ゲートドライバおよびソースドライバの動作を休止させるので、消費電力を低減することが可能になる。しかし、直流電圧が印加され続けることによって液晶が劣化することを防止するため、休止駆動を行う場合、休止期間の直後の駆動期間に、極性を反転させた画像信号電圧を印加する。このとき、画像の輝度が大きく低下するので、フリッカが視認されやすくなる。
　特許文献１には、休止期間から駆動期間に移行する際に、その直前の休止フレーム数が所定数以上の場合には、まず画像信号電圧よりも高いブーストチャージ電圧を印加するブーストチャージ駆動（以下、「ＢＣ駆動」または「階調値強調駆動」という）と、画像信号電圧を印加する駆動（以下、「通常駆動」という）とを連続して行い、次に通常駆動を１回だけ行うことが記載されている。これによって、休止駆動における消費電力を低減することができる。
国際公開第２０１４／１０３９１８号
　しかし、特許文献１のように、休止期間から駆動期間に移行する際にブーストチャージ駆動と通常駆動を連続して行っても、画像の輝度の低下の抑制が不十分なため、フリッカが視認されるという問題がある。
　そこで、本発明は、休止期間から駆動期間に移行する際における画像の輝度の変化を抑制することによってフリッカを視認されにくくする表示装置を提供することを目的とする。
　本発明の第１の局面は、休止駆動が可能な表示装置であって、
　複数の走査信号線と、前記複数の走査信号線とそれぞれ交差する複数のデータ信号線と、前記走査信号線と前記データ信号線の各交差点に対応してマトリクス状に配置された複数の画素形成部とが形成された表示パネルと、
　前記複数の走査信号線を順に選択し、外部から入力された画像データに基づいて生成した画像信号電圧を前記複数のデータ信号線に書き込む信号線駆動回路と、
　前記信号線駆動回路の動作を制御すると共に、前記画像データを補正する補正回路を含む表示制御回路とを備え、
　前記補正回路は、
　　動作フレームを検出したときに出力する動作フレーム検出信号、または休止フレームを検出したときに出力する休止フレーム検出信号のいずれかを出力する休止／動作フレーム判別回路と、
　　前記画像データに基づいて求めた画像信号電圧を前記画素形成部に書き込む第１スピードよりも速い第２スピードで書き込むことが可能な高速スキャン部と、
　　前記画像データを、第１補正値または第２補正値のいずれかを用いて補正した補正画像データを求めることによって階調値強調駆動を可能にする階調値強調駆動部とを備え、
　　前記休止駆動を行う休止期間から通常駆動を行う駆動期間に移行した直後の第１動作フレームでは、前記高速スキャン部と前記階調値強調駆動部とを動作させることによって、第１補正値を用いて補正した第１補正画像データを生成し、
　　前記第１動作フレームに続く、１または２以上のフレームからなる第２動作フレームでは、前記階調値強調駆動部および前記高速スキャン部を動作させることによって、第２補正値を用いて補正した第２補正画像データを生成し、
　前記信号線駆動回路は、前記第１動作フレームでは、前記第１補正画像データに基づいて生成した第１階調値強調電圧を前記画素形成部に書き込み、前記第２動作フレームでは、前記第２補正画像データに基づいて生成した第２階調値強調電圧を前記画素形成部に書き込むことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記第２動作フレームに続く第３動作フレームでは、前記高速スキャン部のみを動作させることによって、前記画像データに基づく画像信号電圧を前記第２スピードで前記画素形成部に書き込むことを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記階調値強調駆動部は、前記第１補正値または前記第２補正値を用いて前記画像データを補正する加減算回路を備え、
　前記加減算回路は、前記画像データに前記第１補正値を加算または減算することによって前記第１補正画像データを求め、または、前記画像データから前記第２補正値を加算または減算することによって前記第２補正画像データを求めることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記第２補正値は、前記第１補正値よりも小さく、
　前記階調値強調駆動部は、前記第１補正値または前記第２補正値を用いて前記画像データを補正する加減算回路を含み、
　前記加減算回路は、前記画像データに前記第１補正値を加算することによって前記第１補正画像データを求めると共に、前記画像データに前記第２補正値を加算することによって前記第２補正画像データを求めることを特徴とする。
　本発明の第５の局面は、本発明の第３の局面において、
　前記高速スキャン部は外部から入力される前記画像データを保持するフレームメモリを備え、
　前記階調値強調駆動部は、
　　前記休止／動作フレーム判別回路から動作フレーム検出信号を与えられる毎に動作フレーム数をカウントする第１カウンタを有し、前記第１カウンタのカウント値に応じたテーブル選択信号を出力する動作フレーム数カウント回路と、
　　第１テーブルおよび第２テーブルを有し、前記動作フレーム数カウント回路から与えられた前記カウント値に応じて前記第１テーブルまたは前記第２テーブルのいずれかを選択して前記加減算回路に出力する補正値出力回路とをさらに備え、
　前記動作フレーム数カウント回路は、前記第１カウンタのカウント値が“１”のときには前記第１テーブルを選択する前記テーブル選択信号を出力し、前記第１カウンタのカウント値が３以上の値であるときには前記テーブル選択信号は出力せず、当該カウント値が“１”と前記３以上の値の間の値のときには前記第２テーブルを選択する前記テーブル選択信号を出力することを特徴とする。
　本発明の第６の局面は、本発明の第２の局面において、
　前記第１カウンタのカウント値は、前記休止／動作フレーム判別回路から出力された休止フレーム検出信号によってリセットされることを特徴とする。
　本発明の第７の局面は、本発明の第５または第６の局面において、
　前記高速スキャン部は、前記休止／動作フレーム判別回路から休止フレーム検出信号を与えられる毎に動作フレーム数をカウントする第２カウンタを有する休止フレーム数カウント回路と、前記画像データを前記フレームメモリから前記第２スピードで出力させるスキャンスピード決定回路とをさらに備え、
　前記休止フレーム数カウント回路は、前記第２カウンタのカウント値が所定値になったとき、前記フレームメモリから前記画像データを前記第２スピードで出力可能にする高速スキャンイネーブル信号を前記スキャンスピード決定回路に出力すると共に、前記第１テーブルまたは前記第２テーブルを選択可能にするテーブルイネーブル信号を前記補正値出力回路に出力し、
　前記スキャンスピード決定回路は、前記フレームメモリから前記画像データを前記第２スピードで前記加減算回路に出力させる高速スキャン信号を前記フレームメモリに出力し、
　前記補正値出力回路は、前記動作フレーム数カウント回路から前記テーブル選択信号を与えられれば、前記第１テーブルまたは前記第２テーブルのうち前記テーブル選択信号によって選択されたいずれかのテーブルを選択可能にすることを特徴とする。
　本発明の第８の局面は、本発明の第７の局面において、
　前記第２カウンタのカウント値は、前記休止／動作フレーム判別回路から出力される動作フレーム検出信号によってリセットされることを特徴とする。
　本発明の第９の局面は、本発明の第５または第６の局面において、
　前記高速スキャン部は、外部から入力された前記画像データが表す画像と、当該画像データの直前に外部から入力された画像データが表す画像とが同一の画像であるか否かをチェックサム値によって判定する画像比較回路と、前記画像データを前記フレームメモリから前記第２スピードで出力させるスキャンスピード決定回路とをさらに備え、
　前記画像比較回路は、前記チェックサム値を求めるチェックサム回路を有し、外部から入力された画像データのチェックサム値と、当該画像データが入力される直前に表示されていた画像の画像データのチェックサム値とが同じ値になったとき、前記スキャンスピード決定回路に高速スキャンイネーブル信号を出力すると共に、前記補正値出力回路にテーブルイネーブル信号を出力し、
　前記スキャンスピード決定回路は、前記フレームメモリが前記画像データを前記第２スピードで前記加減算回路に出力できるようにするために高速スキャン信号を前記フレームメモリに出力し、
　前記補正値出力回路は、前記動作フレーム数カウント回路から前記テーブル選択信号を与えられれば、前記第１テーブルまたは前記第２テーブルのいずれかを選択可能にすることを特徴とする。
　本発明の第１０の局面は、本発明の第７または第８の局面において、
　前記高速スキャン部は、外部から入力された前記画像データが表す画像と、当該画像データの直前に外部から入力された画像データが表す画像とが同一の画像であるか否かをチェックサム値によって判定する画像比較回路をさらに備え、
　前記画像比較回路は、前記チェックサム値を求めるチェックサム回路を有し、外部から入力された画像データのチェックサム値と、当該画像データが入力される直前に表示されていた画像の画像データのチェックサム値とが同じ値になったとき、前記スキャンスピード決定回路に高速スキャンイネーブル信号を出力すると共に、前記補正値出力回路にテーブルイネーブル信号を出力し、
　前記スキャンスピード決定回路は、前記休止フレーム数カウント回路および前記画像比較回路から前記高速スキャンイネーブル信号を与えられれば、前記フレームメモリが前記画像データを前記第２スピードで前記加減算回路に出力できるようにするために高速スキャン信号を前記フレームメモリに出力し、
　前記補正値出力回路は、前記休止フレーム数カウント回路および前記画像比較回路から前記高速スキャンイネーブル信号を与えられれば、前記第１テーブルまたは前記第２テーブルのうち前記テーブル選択信号によって選択されたいずれかのテーブルを選択可能にすることを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面において、
　前記高速スキャン部は、外部から入力される前記画像データを保持するフレームメモリと、前記表示パネルの温度を測定する温度センサ回路と、前記温度センサ回路によって測定した温度に応じたスピードであって、前記動作フレームを前記第１スピードよりも速いスピードでスキャンするスキャンスピード決定回路と、前記画像データに補正値を加算または減算する加減算回路とをさらに備え、
　前記階調値強調駆動部は、前記画像データの補正値を含む複数のテーブルからいずれかを選択して前記加減算回路に出力する補正値出力回路をさらに備え、
　前記温度センサ回路は、前記表示パネルの温度を示す温度情報を前記スキャンスピード決定回路に出力するとともに、前記テーブルの選択を可能にするテーブルイネーブル信号を前記補正値出力回路に出力することを特徴とする。
　本発明の第１２の局面は、本発明の第１の局面において、
　前記画素形成部は、
　　前記画像信号電圧を保持するための液晶容量と、
　　前記走査信号線に制御端子が接続され、前記データ信号線に第１導通端子が接続され、前記液晶容量に第２導通端子が接続されたスイッチング素子とを含み、
　前記スイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする。
　本発明の第１３の局面は、本発明の第１２の局面において、
　前記薄膜トランジスタは、チャネルエッチ型薄膜トランジスタであることを特徴とする。
　本発明の第１４の局面は、本発明の第１３の局面において、
　前記酸化物半導体は、インジウムガリウム亜鉛酸化物であることを特徴とする。
　本発明の第１５の局面は、本発明の第１４の局面において、
　前記酸化物半導体は、結晶質酸化物半導体であることを特徴とする。
　上記第１の局面によれば、休止期間から駆動期間に移行した直後の第１動作フレームにおいて、高速スキャン部と階調値強調駆動部とを動作させることにより、第１補正値を用いて画像データを補正した第１補正画像データを生成し、第２動作フレームにおいて第２補正値を用いて画像データを補正した第２補正画像データを生成する。これらの補正画像データに基づいて求めた階調値強調電圧を、画像信号電圧を書き込む第１スピードよりも速い第２スピードで画素形成部に書き込む。これにより、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制することができるので、視聴者に視認されるフリッカの発生が抑制される。この場合、第１および第２階調値強調電圧を第２スピードで書き込むのは、画像の輝度が回復するまでであり、その後は画像信号電圧を第１スピードで書き込むので、表示装置の消費電力を低減することができる。
　上記第２の局面によれば、第３動作フレームにおいて、高速スキャン部のみを動作させることにより画像信号電圧を第２スピードで画素形成部に書き込む。これにより、表示される画像の輝度を、画像データによって表されるべき輝度になるように短時間で調整することができる。
　上記第３の局面によれば、第１動作フレームでは、画像の輝度を画像データによって表されるべき輝度よりも高くし、第２動作フレームでは画像データによって表されるべき輝度よりも低くする。これにより、駆動期間に移行したときに表示される画像の輝度の変化をより短時間で抑制することができる
　上記第４の局面によれば、各動作フレームにおいて用いる画像データの補正値を順に小さくする。これにより、表示される画像の輝度を、画像データによって表されるべき輝度になるように短時間で調整することができる。
　上記第５の局面によれば、休止期間における休止フレーム数の多寡、または、駆動期間に移行した直後の動作フレームの画像が直前の休止期間に表示されていた画像と同じであるか否かにかかわらず、動作フレーム毎に階調値強調駆動と高速スキャンを行う。これにより、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制することができるので、視聴者に視認されるフリッカの発生が抑制される。
　上記第６の局面によれば、動作フレーム数カウント回路に設けられた第１カウンタのカウント値を、休止／動作フレーム判別回路から出力された休止フレーム検出信号によってリセットする。これにより、休止期間から駆動期間に移行する毎に、第１カウンタのカウント値をリセットし動作フレーム数をカウントすることができるので、カウント値に基づいて階調値強調駆動および高速スキャンを行うか否かを判定したり、階調値強調駆動を行う際の補正値を選択したりすることができる。
　上記第７の局面によれば、休止期間における休止フレーム数が所定値よりも多い場合のみ、その直後の駆動期間における動作フレーム毎に階調値強調駆動と高速スキャンを行う。これは、休止フレーム数が多い休止期間から動作期間に移行した場合には、画像の輝度の変化が目立ちやすいので、その場合に画像の輝度の変化を抑制する必要があるからである。そこで、休止フレーム数が所定値よりも多い場合のみ、動作フレーム毎に階調値強調駆動と高速スキャンを行う。これにより、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制することができるので、視聴者に視認されるフリッカの発生が抑制される。
　上記第８の局面によれば、休止フレーム数カウント回路に設けられた第２カウンタのカウント値を、休止／動作フレーム判別回路から出力された動作フレーム検出信号によってリセットする。これにより、駆動期間から休止期間に移行する毎に第２カウンタのカウント値がリセットされるので、休止期間毎にカウントした休止フレーム数に基づいて、階調値強調駆動および高速スキャンを行うか否かを判定することができる。
　上記第９の局面によれば、画像比較回路の内部に設けられたチェックサム回路によって求めたチェックサム値を比較することにより、休止期間から駆動期間に移行した直後に表示される画像が、直前の休止期間に表示されていた画像と同じであるか否かを判定する。これは、同じ画像であれば、動作フレームにおける輝度の変化は目立ちやすく、画像が変化していれば輝度の変化は目立ちにくいからである。そこで、同じ画像であると判定された場合に、動作フレーム毎に階調値強調駆動と高速スキャンを行うことによって、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制する。これにより、視聴者に視認されるフリッカの発生が抑制される。
　上記第１０の局面によれば、上記第７の局面の休止フレーム数カウント回路と、上記第９の局面の画像比較回路を備えている。このため、休止フレーム数が所定値よりも多く、かつ休止期間から駆動期間に移行した直後に表示される画像が、直前の休止期間に表示されていた画像と同じ場合に、動作フレーム毎に階調値強調駆動と高速スキャンを行う。これにより、画像の輝度変化を短時間で抑制することができ、視聴者に視認されるフリッカの発生が抑制される。
　上記第１１の局面によれば、液晶の応答速度が温度に依存することを利用して、表示パネルに設けられた温度センサ回路によって測定された画素形成部の液晶層の温度に応じたスピードであって、動作フレームを前記第１スピードよりも速いスピードで高速スキャンを行うと共に、補正値出力回路にテーブルの選択を可能にするテーブルイネーブル信号を与えることによって、加減算回路に補正値を出力する。これにより、液晶の温度が高い場合には、高速スキャンと階調値強調駆動を行うことによって、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制する。その結果、視聴者に視認されるフリッカの発生が抑制される。
　上記第１２から第１５のいずれかの局面によれば、各画素形成部のスイッチング素子として、酸化物半導体によりチャネル層が形成された薄膜トランジスタを使用する。これにより、薄膜トランジスタのオフリーク電流が大幅に低減され、各画素形成部の画素容量に書き込まれた電圧はより長期間保持される。このため、休止期間から駆動期間に移行する際のフリッカの発生を抑制することができる。
本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置の表示制御回路内に設けられた補正回路の構成を示すブロック図である。 図２示す補正回路内に設けられた補正値出力回路のＬＵＴが保持する階調値と補正値の一例を示す図であり、（Ａ）は第１ＬＵＴが保持する階調値と補正値の一例を示す図であり、（Ｂ）は第２ＬＵＴが保持する階調値と補正値の一例を示す図である。 図３（Ａ）および図３（Ｂ）に示す第１および第２ＬＵＴを使用して、補正した補正画像データの階調値を示す図である。 高速スキャンおよびＢＣ駆動のいずれも行わなかったときの画像の輝度の変化の一例を示す図である。 ＢＣ駆動だけを行ったときの画像の輝度の変化の一例を示す図である。 高速スキャンおよびＢＣ駆動を行ったときの画像の輝度の変化の一例を示す図である。 第１の実施形態の第１の変形例の駆動方法によって画素形成部の液晶層に印加される電圧の変化の一例を示す図である。 第１の実施形態の第２の変形例の駆動方法によって画素形成部の液晶層に印加される電圧の変化の一例を示す図である。 第２の実施形態に係る液晶表示装置の表示制御回路に含まれる補正回路の構成を示すブロック図である。 第２の実施形態の変形例に係る液晶表示装置の表示制御回路に含まれる補正回路の構成を示すブロック図である。 第２の実施形態の変形例の駆動方法によって画素形成部の液晶層に印加される電圧の変化の一例を示す図である。 第３の本実施形態に係る液晶表示装置の表示制御回路に含まれる補正回路の構成を示すブロック図である。 第３の実施形態の変形例に係る液晶表示装置の表示制御回路に含まれる補正回路の構成を示すブロック図である。 第４の実施形態に係る液晶表示装置の表示制御回路に含まれる補正回路の構成を示すブロック図である。 チャネルエッチ型ＴＦＴの構成を示す図である。
＜１．第１の実施形態＞
＜１．１　液晶表示装置の構成および動作概要＞
　図１は、本発明の第１の実施形態に係る液晶表示装置１の構成を示すブロック図である。図１に示すように、液晶表示装置１は、液晶表示パネル１０、走査信号線駆動部としてのゲートドライバ３０、データ信号線駆動部としてのソースドライバ４０、および表示制御部としての表示制御回路５０を備えている。
　液晶表示パネル１０には、ｍ本の映像信号線としてのソースラインＳＬ１～ＳＬｍと、ｎ本の走査信号線としてのゲートラインＧＬ１～ＧＬｎと、これらのソースラインＳＬ１～ＳＬｍとゲートラインＧＬ１～ＧＬｎとの各交差点に対応してマトリクス状に配置された（ｍ×ｎ）個の画素形成部２０とが形成されている。各画素形成部２０は、対応する交差点を通過するゲートラインＧＬに制御端子としてのゲート端子が接続されると共に、当該交差点を通過するソースラインＳＬに第１導通端子としてのソース端子が接続されたＴＦＴ２１と、ＴＦＴ２１の第２導通端子としてのドレイン端子に接続された画素電極２６と、複数個の画素形成部２０に共通的に設けられた共通電極２７と、画素電極２６と共通電極２７との間に挟持された図示しない液晶層とを含む。画素電極２６および共通電極２７は、それらの間に挟持された液晶層と共に液晶容量２８を構成する。
　また、上記ＴＦＴ２１は、チャネル層がアモルファスシリコン、多結晶シリコン、酸化物半導体のいずれかからなるＴＦＴであれば良い。しかし、休止駆動が可能な液晶表示装置１において使用されることを考えれば、オフリーク電流は小さい方が好ましいので、チャネル層（半導体層）に酸化物半導体を用いたＴＦＴがより適している。そこで、酸化物半導体からなるチャネル層を有するＴＦＴの詳細は後述する。
　表示制御回路５０は、表示すべき画像を表す画像データＤＶと、垂直同期信号、水平同期信号などの制御信号ＳＣとが外部の信号源９０から入力されると、制御信号ＳＣに基づいてソースドライバ用制御信号ＳＣＴ、ゲートドライバ用制御信号ＧＣＴなどを生成する。ソースドライバ用制御信号ＳＣＴはソースドライバ４０に与えられ、ゲートドライバ用制御信号ＧＣＴはゲートドライバ３０に与えられる。なお、ゲートドライバ３０とソースドライバ４０をまとめて「信号線駆動回路」ということがある。
　表示制御回路５０は、ＢＣ駆動（「階調値強調駆動」ともいう）を行うために画像データＤＶを補正したり、液晶表示パネル１０に画像を表示する際のスキャンスピードを制御したりする補正回路（図示しない）をその内部に有する。補正回路は、画像データＤＶまたは画像データＤＶを補正した補正画像データＤＶＡをソースドライバ４０に出力する。補正回路の詳細な構成および動作については後述する。
　ソースドライバ４０は、ソースドライバ用制御信号ＳＣＴに応じて、図示しない正極ガンマ回路から与えられる正極性の画像データＤＶ、または負極ガンマ回路から与えられる負極性の画像データＤＶに基づき各ソースラインＳＬに与えるべき画像信号電圧を生成して出力する。ソースドライバ用制御信号ＳＣＴには、例えばソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれる。ソースドライバ４０は、このようなソースドライバ用制御信号ＳＣＴに応じて、その内部の図示しないシフトレジスタおよびサンプリングラッチ回路などを動作させ、図示しないＤＡ変換回路で画像データＤＶをアナログ信号に変換することにより画像信号電圧を生成する。また、ソースドライバ４０には、図示しない正極性の画像信号電圧を増幅するアンプと、負極性の画像信号電圧を増幅するアンプが含まれており、画像信号電圧はその極性に応じて選択されたアンプによって増幅され液晶表示パネル１０に出力される。なお、本実施形態では、画像データＤＶに基づいて生成された画像信号電圧だけでなく、補正画像信号に基づいて生成されたブーストチャージ電圧（以下、「ＢＣ電圧」または「階調値強調電圧」という）も各ソースラインＳＬに印加される。
　ゲートドライバ３０は、ゲートドライバ用制御信号ＧＣＴに応じて、アクティブな走査信号の各ゲートラインＧＬへの印加を所定周期で繰り返す。ゲートドライバ用制御信号ＧＣＴには、例えばゲートクロック信号およびゲートスタートパルス信号が含まれる。ゲートドライバ３０は、ゲートクロック信号およびゲートスタートパルス信号に応じて、その内部の図示しないシフトレジスタなどを動作させることにより上記走査信号を生成する。
　以上のようにして、各ソースラインＳＬにＢＣ電圧と画像信号電圧が順に印加され、各ゲートラインＧＬに走査信号が印加されることにより、外部の信号源９０から送信された画像データＤＶの表す画像が液晶表示パネル１０に表示される。
＜１．２　補正回路の構成と動作＞
　図２は、表示制御回路５０内に設けられた補正回路１０１の構成を示すブロック図である。図２に示すように、補正回路１０１は、フレームメモリ１１０、休止／動作フレーム判別回路１２０、動作フレーム数カウント回路１３０、補正値出力回路１７０、および加減算回路１８０を備える。
　外部の信号源９０から入力された画像データＤＶは、フレームメモリ１１０と休止／動作フレーム判別回路１２０に与えられる。メモリバッファとして機能するフレームメモリ１１０は、直前に入力された画像データＤＶを１フレーム分だけ保持することができる。
　休止／動作フレーム判別回路１２０は、その内部に設けられたレジスタに画像データＤＶのフレームレートを記憶しており、画像データＤＶを与えられる毎に当該フレームレートに基づいて動作フレーム（「リフレッシュフレーム」ともいう）であるのか、休止フレーム（「非リフレッシュフレーム」ともいう）であるのかを判別する。休止／動作フレーム判別回路１２０は、動作フレームを検出したときには動作フレーム検出信号ＳＲＤＴを生成し、休止フレームを検出したときにはカウントリセット信号ＳＣＲ１を生成し、いずれも動作フレーム数カウント回路１３０に出力する。
　動作フレーム数カウント回路１３０はカウンタ１３０ｃ（「第１カウンタ」ともいう）を備えており、動作フレーム検出信号ＳＲＤＴを与えられる毎にカウンタ１３０ｃのカウント値を１ずつインクリメントし、カウントリセット信号ＳＣＲ１を与えられるとカウンタ１３０ｃをリセットし、カウント値を“０”にする。
　補正値出力回路１７０は、画像データＤＶによって表される画像の階調値を補正するために、画像データＤＶの補正値が書き込まれた２種類のルックアップテーブル（以下、「ＬＵＴ」という）である第１ＬＵＴ１７０ａ（「第１テーブル」ともいう）と第２ＬＵＴ１７０ｂ（「第２テーブル」ともいう）を備えている。これらのＬＵＴのうちいずれを選択するかは、動作フレーム数カウント回路１３０から与えられるＬＵＴ選択信号ＳＬＳ（「テーブル選択信号」ともいう）によって決まる。例えば、動作フレーム数カウント回路１３０は、カウンタ１３０ｃのカウント値が“１”のときには第１ＬＵＴ１７０ａを選択し、カウント値が“２”のときには第２ＬＵＴ１７０ｂを選択し、カウント値が“３”のときにはいずれのＬＵＴも選択しないことを表すＬＵＴ選択信号ＳＬＳを生成し、補正値出力回路１７０に出力する。
　休止／動作フレーム判別回路１２０は、動作フレームを検出する毎にデータリード開始信号ＳＤＳをフレームメモリ１１０に出力する。フレームメモリ１１０は、データリード開始信号ＳＤＳを与えられると、保持している画像データＤＶの読み出しを開始し、通常のフレームレートである６０Ｈｚ（１６．６ｍｓ／フレーム）（「第１スピード」ともいう）よりも高速のフレームレートである１２０Ｈｚ（８．３ｍｓ／フレーム）（「第２スピード」ともいう）で、読み出した画像データＤＶを加減算回路１８０に出力する。なお、休止／動作フレーム判別回路１２０は、画像データＤＶに含まれている画像を検出したり、レジスタの設定に基づいたりして、動作フレームと休止フレームを決定する。
　加減算回路１８０は、フレームメモリ１１０から与えられた画像データＤＶを補正値出力回路１７０の選択された第１ＬＵＴ１７０ａまたは第２ＬＵＴ１７０ｂのいずれかから読み出した補正値が補正値情報ＩＬＴとして与えられると、当該補正値情報ＩＬＴを用いて補正した補正画像データＤＶＡ、または補正しない画像データＤＶをソースドライバ４０に出力する。すなわち、加減算回路１８０は、休止期間から駆動期間に移行する際に、１番目の動作フレーム（「第１動作フレーム」ともいう）では、当該動作フレームの画像データに第１ＬＵＴ１７０ａから読み出した補正値（「第１補正値」ともいう）を加算することによって生成した補正画像データＤＶＡを出力してＢＣ駆動を行う。２番目の動作フレーム（「第２動作フレーム」ともいう）では、当該各フレームの画像データＤＶから第２ＬＵＴ１７０ｂの補正値（「第２補正値」ともいう）を減算することによって生成した補正画像データＤＶＡを出力してＢＣ駆動を行う。３番目の動作フレーム（「第３動作フレーム」ともいう）では、当該動作フレームの画像データＤＶを補正することなくそのまま出力して通常駆動を行う。
　これにより、直前の休止期間に含まれる休止フレーム数の多寡、および、駆動期間に表示される画像が直前の休止期間に表示されていた画像から変化しているか否かにかかわらず、休止期間から通常駆動期間に移行する際に１番目および２番目の動作フレームでＢＣ駆動と高速スキャンを行い、３番目の動作フレームで通常駆動と高速スキャンを行う。
＜１．３　ＢＣ駆動＞
　ＢＣ駆動を行うために、補正値出力回路１７０で行う画像データＤＶの補正について説明する。図３は、補正値出力回路１７０の第１および第２ＬＵＴ１７０ａ、１７０ｂに保持されている補正値の範囲と補正値の一例を示す図であり、より詳しくは、図３（Ａ）は第１ＬＵＴ１７０ａにおける補正値の範囲と補正値の一例を示す図であり、図３（Ｂ）は第２ＬＵＴ１７０ｂにおける補正値の範囲と補正値の一例を示す図である。
　図３（Ａ）および図３（Ｂ）に示すように、０～２５５階調のうち、０階調、３１階調、１２７階調、２２４階調、２５５階調に対して、補正値は、第１ＬＵＴ１７０ａおよび第２ＬＵＴ１７０ｂのそれぞれにおいて－７階調から＋７階調の範囲で設定されている。
　各階調に対する補正値は、いずれのＬＵＴ１７０ａ、１７０ｂの場合にも、階調値が大きくなるのに伴ってその絶対値も大きくなるように設定されている。図４は、図３（Ａ）および図３（Ｂ）に示す第１および第２ＬＵＴ１７０ａ、１７０ｂを使用して、補正した補正画像データＤＶＡの階調値を示す図である。図４に示す点線は、加減算回路１８０に入力された画像データＤＶを補正することなく出力したときの入力時の階調値と出力時の階調値との関係を示す。点線よりも上方の実線は、第１ＬＵＴ１７０ａに示す補正値を加算した画像データＤＶの階調値と入力時の階調値との関係を示す。点線よりも下方の実線は、第２ＬＵＴ１７０ｂに示す補正値を減算した画像データＤＶの階調値と入力時の階調値との関係を示す。具体的には、入力時の階調値が０階調、３１階調、１２７階調、２２４階調、および２５５階調である画像データを、第１ＬＵＴ１７０ａを用いて補正すれば、出力される画像データの階調値は入力時の階調値よりもそれぞれ０階調、＋２階調、＋４階調、＋６階調、＋７階調だけ大きくなるように補正することができる。同様に、入力時の階調値が０階調、３１階調、１２７階調、２２４階調、および２５５階調である画像データを、第２ＬＵＴ１７０ｂを用いて補正すれば、出力される画像データの階調値は入力時の階調値よりもそれぞれ０階調、－２階調、－４階調、－６階調、－７階調だけ小さくなるように補正することができる。第１および第２ＬＵＴ１７０ａ、１７０ｂの上記補正値は一例であり、補正に応じて最適な補正値を適宜設定することができる。
　なお、上記補正値を用いて画像データＤＶを補正した結果、補正後の画像データによって表される階調値が負の値または２５５階調よりも大きな値になった場合には、それぞれ０階調または２５５階調として扱う。また、入力された画像データの階調値が、１～３０階調、３２～１２６階調などのように、第１および第２ＬＵＴ１７０ａ、１７０ｂにおいて補正値が設定されていない場合には、その前後の補正値を用いて線形補間法により求める。
＜１．４　ＢＣ駆動および高速スキャンによる効果＞
　休止期間から駆動期間に移行する際に生じる輝度の低下とその後の回復について説明する。図５は、ＢＣ駆動および高速スキャンのいずれも行わなかったときの画像の輝度の変化の一例を示す図である。駆動期間における各フレームのフレームレートは６０Ｈｚ（１６．６ｍｓ）である。図５に示すように、液晶表示装置１は、休止フレームが３フレーム連続する休止期間の直後に駆動期間に移行する際に、極性を反転させた画像データＤＶの動作フレームが３フレーム連続する通常駆動を行う。３番目の動作フレームの後に再び休止期間に移行し、３番目の動作フレームで使用した画像信号電圧を保持して静止画像を表示する休止駆動を行う休止期間に移行する。この場合、１番目の動作フレームにおいて画像の輝度が大きく低下し、輝度はその後の駆動期間および休止期間に画像データＤＶが表す本来の輝度までゆっくりと戻る。このような大きく低下しその後ゆっくりと戻る輝度の変化は、視聴者にフリッカを視認させるという問題がある。
　次に、動作フレームにおいて画像データＤＶを補正した補正画像データＤＶＡを用いることによりＢＣ駆動を行う。図６は、ＢＣ駆動だけを行ったときの画像の輝度の変化の一例を示す図である。図６に示すように、１番目の動作フレームでは画像データＤＶに補正値を加算した補正画像データＤＶＡ（「第１補正画像データ」ともいう）を用いてＢＣ駆動を行い、２番目の動作フレームでは逆に画像データＤＶから補正値を減算した補正画像データＤＶＡ（「第２補正画像データ」ともいう）を用いてＢＣ駆動を行う。３番目の動作フレームでは、画像データＤＶを補正することなくそのまま出力する。３番目の動作フレームに続くフレームは休止フレームとなり、３番目の動作フレームである画像データＤＶを保持して静止画像を表示する休止駆動を行う休止期間に移行する。この場合、最初のＢＣ駆動開始時から輝度が本来の輝度に戻るまでの時間は、図５に示す場合と比べて短縮される。このため、視聴者に視認されるフリッカは、図５に示す場合と比べて低減されるが、それでも無視できないフリッカが残るという問題がある。
　そこで、動作フレームにおいてＢＣ駆動を行うと共に、フレームレートが１２０Ｈｚ（周期８．３ｍｓ）の高速スキャンを行う。図７は、高速スキャンおよびＢＣ駆動を行ったときの画像の輝度の変化の一例を示す図である。図７に示すように、まず休止期間の直後の駆動期間の１番目の動作フレームにおいて、第１ＬＵＴ１７０ａから読み出した補正値を画像データＤＶに加算する補正を行い、得られた補正画像データＤＶＡに基づいて補正画像電圧（「第１ブーストチャージ電圧」または「第１階調値強調電圧」ともいう）を生成し、ＢＣ駆動と高速スキャンを行う。次に、２番目の動作フレームにおいて、第２ＬＵＴ１７０ｂから読み出した補正値を画像データＤＶから減算する補正を行い、得られた補正画像データＤＶＡに基づいて補正画像電圧（「第２ブーストチャージ電圧」または「第２階調値強調電圧」ともいう）を生成し、ＢＣ駆動と高速スキャンを行う。３番目の動作フレームでは、画像データＤＶを補正することなく高速スキャンだけを行う。このため、動作フレーム数カウント回路１３０は、３番目の動作フレームではＬＵＴ選択信号ＳＬＳを出力しない。その後、３番目の動作フレームに続くフレームは休止フレームとなり、３番目の動作フレームで使用した画像信号を保持して静止画像を表示する休止駆動を行う休止期間に移行する。
　この場合、各動作フレームにおける輝度は、図６に示す場合と比べて低下し、３番目の動作フレームでは輝度は本来の輝度よりもわずかに高くなる。さらに、その後の休止期間に輝度が徐々に低下して本来の輝度に戻る。このように、１番目および２番目の動作フレームにおける輝度の変化は図６に示す場合よりも小さくなり、さらに短時間で輝度が本来の輝度に戻るので、フリッカがより一層視認されにくくなる。なお、図６および図７に示す画像の輝度が変化し始めるタイミングは一例であり、液晶の応答速度や温度などの影響を受けて変化する。
　上記実施形態では、各駆動期間の３番目の動作フレームでは、画像データＤＶを補正することなく高速スキャンだけを行うとした。しかし、当該３番目の動作フレームでも第２ＬＵＴ１７０ｂを使用して画像データＤＶから補正値を減算した補正を行うことによって高速スキャンだけでなくＢＣ駆動も行っても良い。
＜１．５　効果＞
　本実施形態によれば、直前の休止期間における休止フレーム数の多寡、および休止期間から駆動期間に移行した直後の画像の変化の有無にかかわらず、１番目から３番目の動作フレームにおいて高速スキャンを行うと共に、１番目および２番目の動作フレームにおいてブーストチャージ電圧を書き込むＢＣ駆動を行う。これにより、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制することができるので、視聴者に視認されるフリッカの発生が抑制される。また、高速スキャンを行うのは、１番目から３番目の動作フレームまでに限られるので、液晶表示装置１の消費電力を低減することができる。
＜１．６　第１の変形例＞
　本実施形態では、図７に示すように、第２ＬＵＴ１７０ｂを使用して画像データＤＶの階調値よりも小さな階調値となるように画像データＤＶを補正し、補正後の画像データＤＶを用いてＢＣ駆動と高速スキャンを行うのは２番目の動作フレームだけであると説明した。しかし、駆動期間における動作フレーム数が４フレーム以上の場合には、第１ＬＵＴ１７０ａを使用して補正する動作フレーム、および補正をしない動作フレームをそれぞれ１フレームずつとし、残りの動作フレームでは、第２ＬＵＴ１７０ｂを使用して補正した補正画像データＤＶＡを用いてＢＣ駆動と高速スキャンを行っても良い。
　図８は、本実施形態の第１の変形例の駆動方法によって画素形成部２０の液晶層に印加される電圧の変化の一例を示す図である。図８に示すように、例えば、休止／動作フレーム判別回路１２０のレジスタに記憶されているフレームレートから動作フレーム数が“５”であると判定された場合、動作フレーム数カウント回路１３０は、１番目の動作フレームにおいて動作フレーム検出信号ＳＲＤＴを与えられたときには第１ＬＵＴ１７０ａを選択するＬＵＴ選択信号ＳＬＳを出力する。また、５番目の動作フレームにおいて動作フレーム検出信号ＳＲＤＴを与えられたときには、いずれのＬＵＴも選択しないので、動作フレーム数カウント回路１３０は、ＬＵＴ選択信号ＳＬＳを出力しない。しかし、２～４番目の動作フレームにおいて動作フレーム検出信号ＳＲＤＴを与えられたときは、動作フレーム数カウント回路１３０は、動作フレーム毎に第２ＬＵＴ１７０ｂを選択するＬＵＴ選択信号ＳＬＳを出力する。この場合、動作フレーム数が３フレームではフリッカの抑制が不十分な場合であっても、動作フレーム数を４フレーム以上にすることによって、フリッカをより確実に抑制することができる。なお、本変形例は、後述する各実施形態にも適用可能であり、それによって同様の効果を奏する。
＜１．７　第２の変形例＞
　本実施形態では、図７に示すように、駆動期間の１番目の動作フレームでは、補正値を加算する補正を行い、２番目の動作フレームでは補正値を減算する補正を行うと説明した。しかし、２番目の動作フレームにおいても補正値を加算する補正を行っても良い。図９は、本実施形態の第２の変形例の駆動方法によって画素形成部２０の液晶層に印加される電圧の変化の一例を示す図である。図９に示すように、駆動期間の２番目の動作フレームでも、１番目の動作フレームと同様に、補正値を加算する補正を行う。この補正は、１番目の動作フレームの補正で使用した補正値よりも小さい補正値を使用して行う。これによって、２番目の動作フレームにおける画像の輝度を、１番目の動作フレームの輝度よりも低く、３番目の動作フレームの輝度よりも高くすることができる。なお、駆動期間の１番目の動作フレームでは、補正値を減算し、２番目の動作フレームでは補正値を加算する補正を行ったり、１番目および２番目の動作フレームのいずれにおいても、補正値を減算する補正を行ったりしても良い。また、本変形例は、後述する各実施形態にも適用可能であり、それによって同様の効果を奏する。
＜２．第２の実施形態＞
　本発明の第２の実施形態に係る液晶表示装置の構成は、図１に示す第１の実施形態に係る液晶表示装置１の構成と同じであるので、ブロック図およびその説明を省略する。本実施形態に係る液晶表示装置は、休止期間における休止フレーム数が所定数よりも多いときには、その直後の駆動期間にＢＣ駆動と高速スキャンを行うが、所定数よりも少ないときには、ＢＣ駆動および高速スキャンのいずれも行わない。
＜２．１　補正回路の構成および動作＞
　図１０は、本実施形態に係る液晶表示装置の表示制御回路に含まれる補正回路１０２の構成を示すブロック図である。図１０に示す補正回路１０２は、図２に示す補正回路１０１において、休止フレーム数カウント回路１４０とスキャンスピード決定回路１６０をさらに備えている。そこで、図２に示す補正回路１０１の構成要素と同じ構成要素については同じ参照符号を付してその説明を省略し、休止フレーム数カウント回路１４０とスキャンスピード決定回路１６０を中心に説明する。
　休止フレーム数カウント回路１４０はカウンタ１４０ｃ（「第２カウンタ」ともいう）を備えており、休止／動作フレーム判別回路１２０から休止フレーム検出信号ＳＮＤＴを与えられる毎にカウンタ１４０ｃのカウント値を１ずつインクリメントする。カウント値が所定値になったときに、休止フレーム数カウント回路１４０は高速スキャンイネーブル信号ＳＥＳをスキャンスピード決定回路１６０に出力すると共に、ＬＵＴイネーブル信号ＳＥＡ(「テーブルイネーブル信号」ともいう）を補正値出力回路１７０に出力する。
　また、休止／動作フレーム判別回路１２０は、レジスタに記憶されている画像データＤＶのフレームレートに基づき動作フレームを検出すると、休止フレーム数カウント回路１４０にカウントリセット信号ＳＣＲ２を出力する。休止フレーム数カウント回路１４０は、カウントリセット信号ＳＣＲ２を与えられると、休止フレーム数をカウントしていたカウンタ１４０ｃをリセットし、カウント値を“０”にする。これにより、駆動期間から新たな休止期間に移行する際に、当該休止期間における休止フレーム数をカウントすることができる。
　スキャンスピード決定回路１６０は、休止フレーム数カウント回路１４０から高速スキャンイネーブル信号ＳＥＳを与えられると、高速スキャン信号ＳＨＳをフレームメモリ１１０に出力する。フレームメモリ１１０は、休止／動作フレーム判別回路１２０からデータリード開始信号ＳＤＳを与えられ、休止フレーム数カウント回路１４０から高速スキャン信号ＳＨＳを与えられると、保持している画像データＤＶを１２０Ｈｚのフレームレートで読み出し、加減算回路１８０に出力する。例えば、休止フレーム数カウント回路１４０は、１番目から３番目の動作フレームにおいて、スキャンスピード決定回路１６０に高速スキャンイネーブル信号ＳＥＳを出力すれば、スキャンスピード決定回路１６０は高速スキャン信号ＳＨＳをフレームメモリ１１０に出力する。これにより、１番目から３番目の動作フレームにおいて高速スキャンが行われる。
　補正値出力回路１７０は、休止フレーム数カウント回路１４０からＬＵＴイネーブル信号ＳＥＡを与えられると、動作フレーム数カウント回路１３０から与えられたＬＵＴ選択信号ＳＬＳに基づき、第１および第２ＬＵＴ１７０ａ、１７０ｂのうちいずれかを選択する。例えば、動作フレーム数カウント回路１３０のカウンタ１３０ｃのカウント値が“１”の場合には１番目の動作フレームであるので、補正値出力回路１７０は第１ＬＵＴ１７０ａを選択するＬＵＴ選択信号ＳＬＳを与える。カウント値が“２”の場合には２番目の動作フレームであるので、補正値出力回路１７０は第２ＬＵＴ１７０ｂを選択するＬＵＴ選択信号ＳＬＳを与えられる。これにより、加減算回路１８０は画像データＤＶを補正画像データＤＶＡに補正するので、１番目および２番目の動作フレームにおいてＢＣ駆動が可能になる。しかし、加減算回路１８０は、３番目の動作フレームでは画像データＤＶを補正することなく出力するので、ＢＣ駆動は行わない。このとき、動作フレーム数カウント回路１３０は補正値出力回路１７０にＬＵＴ選択信号ＳＬＳを出力しない。
　このようにして、直前の休止期間における休止フレーム数のカウント値があらかじめ設定されている所定値になったときに、１番目と２番目の動作フレームでは、高速スキャンとＢＣ駆動を行い、３番目の動作フレームでは高速スキャンと通常駆動を行う。
＜２．２　効果＞
　休止期間から駆動期間に移行する際の画像の輝度の変化は、休止期間が長いほど、すなわち休止フレーム数が多くなるほど大きくなる。そこで、本実施形態によれば、休止期間における休止フレーム数が所定値よりも多い場合には、第１の実施形態の場合と同様に、休止期間の直後の駆動期間における動作フレーム毎にＢＣ駆動と高速スキャンを行う。これにより、休止期間から駆動期間に移行した直後の画像の輝度変化を短時間で抑制することができるので、視聴者に視認されるフリッカの発生が抑制される。
＜２．３　変形例＞
　図１１は、本実施形態の変形例に係る液晶表示装置の表示制御回路に含まれる補正回路１０３の構成を示すブロック図である。図１１に示す補正回路１０３に含まれる動作フレーム数カウント回路１３０は、上記実施形態の場合と同様の動作に加えて、４番目以降の動作フレームにおいても、休止／動作フレーム判別回路１２０から動作フレーム検出信号ＳＲＤＴを与えられる毎に、カウンタ１３０ｃのカウント値を“１”ずつインクリメントする。ただし、動作フレーム数カウント回路１３０は、カウンタ１３０ｃのカウント値が高速スキャンを行うフレーム数（本実施形態の場合“３”）を越えると、スキャンスピード決定回路１６０に通常スキャンイネーブル信号ＳＥＵを出力し、ＬＵＴ選択信号ＳＬＳの出力を停止する。
　これにより、スキャンスピード決定回路１６０は、休止フレーム数カウント回路１４０から高速スキャンイネーブル信号ＳＥＳを与えられれば、フレームメモリ１１０に高速スキャン信号ＳＨＳを出力する。また、スキャンスピード決定回路１６０は、動作フレーム数カウント回路１３０から通常スキャンイネーブル信号ＳＥＵを与えられれば、フレームメモリ１１０に通常スキャン信号ＳＵＳを出力する。
　その結果、休止期間から駆動期間に移行した直後の最初の１番目および２番目の動作フレームでは、１２０Ｈｚのフレームレートで高速スキャンとＢＣ駆動を行い、３番目の動作フレームでは高スキャンと通常駆動を行う。さらに、４番目の動作フレームから所定のフレームまで６０Ｈｚのフレームレートで通常スキャンと通常駆動を行い、その後休止期間に移行する。
　図１２は、本件変形例の駆動方法によって画素形成部２０の液晶層に印加される電圧の変化の一例を示す図である。図１２に示すように、液晶表示装置は、休止期間から駆動期間に移行した直後の１番目および２番目の動作フレームでは、本実施形態で説明した１２０Ｈｚのフレームレートで高速スキャンとＢＣ駆動を行う。３番目の動作フレームでは高速スキャンと通常駆動を行う。さらに、４番目の動作フレームから９番目の動作フレームまで、画像データＤＶを補正することなく、６０Ｈｚのフレームレートで通常スキャンを行うことによって画像を継続して表示し、その後休止期間に移行する。このように、４番目以後の動作フレームでは通常スキャンと通常駆動を行うので、液晶表示装置の消費電力を抑制することができる。なお、本変形例は、後述する各実施形態にも適用可能であり、それによって同様の効果を奏する。
＜３．第３の実施形態＞
　本発明の第３の実施形態に係る液晶表示装置の構成は、図１に示す第１の実施形態に係る液晶表示装置の構成と同じであるので、ブロック図およびその説明を省略する。本実施形態に係る液晶表示装置は、休止期間から駆動期間に移行する際に画像が変化していないときには、フリッカが視認されやすくなるので、その直後の駆動期間にＢＣ駆動と高速スキャンを行う。しかし、画像が変化しているときには、フリッカは視認されにくくなるので、ＢＣ駆動および高速スキャンのいずれも行わない。
＜３．１　補正回路の構成および動作＞
　図１３は、本実施形態に係る液晶表示装置の表示制御回路に含まれる補正回路１０４の構成を示すブロック図である。図１３に示す補正回路１０４は、図１０に示す補正回路１０２において、休止フレーム数カウント回路１４０の代わりに画像比較回路１５０を備えている。そこで、図１０に示す補正回路１０２の構成要素と同じ構成要素については同じ参照符号を付してその説明を省略し、画像比較回路１５０を中心に説明する。
　画像比較回路１５０は、動作フレーム毎にチェックサム値を求めるチェックサム回路１５０ｓと、チェックサム回路１５０ｓによって算出した直前の動作フレームのチェックサム値を記憶するメモリ１５０ｍとを備えている。画像比較回路１５０は、休止期間から駆動期間に移行した直後の１番目の動作フレームの画像が、その直前の休止期間に表示されていた画像から変化しているか否かを判定する。この判定のため、画像比較回路１５０は、外部の信号源９０から与えられた画像データＤＶに基づき画像のチェックサム値をチェックサム回路１５０ｓによって求め、当該チェックサム値とメモリ１５０ｍに記憶されている休止期間に表示されていた画像のチェックサム値と比較する。その結果、画像比較回路１５０は、両者が同じ値である判定すれば、１番目の動作フレームにおいて表示される画像は直前の休止期間に表示されていた画像から変化していないとして、スキャンスピード決定回路１６０に高速スキャンイネーブル信号ＳＥＳを出力し、補正値出力回路１７０にＬＵＴイネーブル信号ＳＥＡを出力する。一方、画像比較回路１５０は、両者が異なる値であると判定すれば、１番目の動作フレームにおいて表示される画像は直前の休止期間に表示されていた画像から変化しているとして、高速スキャンイネーブル信号ＳＥＳおよびＬＵＴイネーブル信号ＳＥＡのいずれも出力しない。
　なお、駆動期間においても、新たな画像データが与えられる毎にそのチェックサム値が求められ、メモリ１５０ｍに記憶されているチェックサム値に置き換えられる。このチェックサム値は、当該駆動期間では使用されることない。しかし、駆動期間から休止期間に移行する際に、最後の動作フレームにおいて表示されていた画像のチェックサム値は、休止期間が終わるまでメモリ１５０ｍに保持され、次に駆動期間に移行する際の画像比較に使用される。
　本実施形態において、高速スキャン信号ＳＨＳとデータリード開始信号ＳＤＳを与えられたフレームメモリ１１０、ＬＵＴイネーブル信号ＳＥＡとＬＵＴ選択信号ＳＬＳを与えられた補正値出力回路１７０、および加減算回路１８０の動作は、図１０に示す第２の実施形態の場合と同じであるので、それらの説明は省略する。
　このようにして、１番目の動作フレームの画像と、直前の休止期間における休止フレームの画像とが同じであるとき、スキャンスピード決定回路１６０から高速スキャン信号ＳＨＳを出力することによって、液晶表示パネル１０を高速スキャンする。また、補正値出力回路１７０は動作可能な状態になり、動作フレーム数カウント回路１３０から与えられたＬＵＴ選択信号ＳＬＳによって選択された第１および第２ＬＵＴ１７０ａ、１７０ｂのいずれかから補正値を加減算回路１８０に出力する。加減算回路１８０は、与えられた補正値を用いて画像データを補正して補正画像データＤＶＡを生成し、ソースドライバ４０に出力する。このようにして、１番目と２番目の動作フレームではＢＣ駆動と高速スキャンを行い、３番目の動作フレームでは高速スキャンと通常駆動を行う。
＜３．２　効果＞
　休止期間から駆動期間に移行する際に画像が変化していないときには、その直後の駆動期間に画像の輝度の変化が目立つが、画像が変化していれば画像の輝度の変化はあまり目立たない。そこで、本実施形態によれば、画像比較回路１５０の内部に設けられたチェックサム回路１５０ｓによって求めたチェックサム値を比較することにより、休止期間から駆動期間に移行した直後に表示される画像が、直前の休止期間に表示されていた画像と同じであるか否かを判定する。その結果、同じ画像であると判定された場合には、第１の実施形態の場合と同様に、動作フレーム毎にＢＣ駆動と高速スキャンを行うことによって、休止期間から駆動期間に移行した際に目立ちやすい画像の輝度変化を短時間で抑制することができる。これにより、視聴者に視認されるフリッカの発生が抑制される。また、画像が変化しているときには動作フレーム毎に通常駆動と通常スキャンを行う。これにより、液晶表示装置の消費電力を低減することができる。
＜３．３　変形例＞
　図１４は、本実施形態の変形例に係る液晶表示装置の表示制御回路に含まれる補正回路１０５の構成を示すブロック図である。図１４に示すように、本変形例の補正回路１０５は、図１３に示す本実施形態の補正回路１０４に、さらに図１０に示す休止フレーム数カウント回路１４０が追加されている。そこで、図１４に示す補正回路１０４の構成要素のうち、主な構成要素について簡単に説明する。
　画像比較回路１５０は、本実施形態において説明したように、外部の信号源９０から画像データＤＶを与えられると、当該画像データＤＶと直前の休止フレームの画像データＤＶのチェックサム値をそれぞれ求め、それらが等しいか否かを判定する。その結果、それらが等しい場合には、スキャンスピード決定回路１６０に高速スキャンイネーブル信号ＳＥＳを出力すると共に、補正値出力回路１７０にＬＵＴイネーブル信号ＳＥＡを出力する。また、休止フレーム数カウント回路１４０は、第２の実施形態において説明したように、カウンタ１４０ｃによってカウントした休止期間における休止フレーム数が所定値になったときに、スキャンスピード決定回路１６０に高速スキャンイネーブル信号ＳＥＳを出力すると共に、補正値出力回路１７０にＬＵＴイネーブル信号ＳＥＡを出力する。
　スキャンスピード決定回路１６０は、高速スキャンを行うフレーム数を記憶させておくレジスタ（図示しない）を備えている。これにより、スキャンスピード決定回路１６０は、休止フレーム数カウント回路１４０および画像比較回路１５０からそれぞれ高速スキャンイネーブル信号ＳＥＳを与えられれば、当該レジスタに記憶されているフレーム数だけ、フレームメモリ１１０に高速スキャン信号ＳＨＳを出力する。フレームメモリ１１０は、休止／動作フレーム判別回路１２０から与えられるデータリード開始信号ＳＤＳと、スキャンスピード決定回路１６０から与えられる高速スキャン信号ＳＨＳに基づき、画像データＤＶを１２０Ｈｚのフレームレートで加減算回路１８０に出力する。
　補正値出力回路１７０は、休止フレーム数カウント回路１４０および画像比較回路１５０からそれぞれＬＵＴイネーブル信号ＳＥＡを与えられ、さらに動作フレーム数カウント回路１３０からＬＵＴ選択信号ＳＬＳを与えられれば、第１または第２ＬＵＴ１７０ａ、１７０ｂのうちＬＵＴ選択信号ＳＬＳによって選択されたいずれかから補正値を補正値情報ＩＬＴとして加減算回路１８０に出力する。加減算回路１８０は、１２０Ｈｚのフレームレートで与えられた画像データＤＶに補正値情報ＩＬＴに含まれる補正値を加算または減算することによって、補正画像データＤＶＡを生成し、ソースドライバ４０に出力する。また、補正値情報ＩＬＴが加減算回路１８０に与えられない場合には、画像データＤＶを補正することなくソースドライバ４０に出力する。
　このようにして、駆動期間の１番目の動作フレームで表示される画像が休止期間に表示されていた画像から変化しておらず、かつ休止期間における休止フレーム数が所定値以上である場合に、１番目と２番目の動作フレームにおいて高速スキャンとＢＣ駆動を行い、３番目の動作フレームでは高速スキャンと通常駆動を行う。これにより、休止期間から駆動期間に移行した際に目立ちやすい画像の輝度変化を短時間で抑制することができる。なお、休止期間が短いとき、または画像が変化しているときにはフリッカは視認されにくいので、通常スキャンおよび通常駆動を行う。その結果、液晶表示装置の消費電力の増加を抑制することができる。
＜４．第４の実施形態＞
　本発明の第４の実施形態に係る液晶表示装置の構成は、図１に示す第１の実施形態に係る液晶表示装置１の構成と同じであるので、ブロック図およびその説明を省略する。液晶の応答速度は、高温では常温の場合に比べて速くなるので、フリッカがより視認されやすくなる。逆に、常温に近づけば応答速度は遅くなるので、フリッカが視認されにくくなる。そこで、フリッカが視認されやすくなる高温では、高速スキャンを行うことによってフリッカを抑制する。さらに、他の実施形態の場合と同様に、高温の場合にはＢＣ駆動を行い、低温の場合には通常駆動を行うことによってフリッカを視認されにくくすることができる。
＜４．１　補正回路の構成および動作＞
　図１５は、本実施形態に係る液晶表示装置の表示制御回路に含まれる補正回路１０６の構成を示すブロック図である。図１５に示す補正回路１０６は、図１０に示す補正回路１０２において温度センサ回路１９０をさらに備える。温度センサ回路１９０は、液晶表示パネル１０上に配置され、液晶表示パネル１０の温度を測定する。液晶表示パネル１０の温度は画素形成部２０の液晶層の温度とほぼ等しくなるので、測定された温度は液晶層の温度であると考えられる。
　温度センサ回路１９０は、休止／動作フレーム判別回路１２０から動作フレーム検出信号ＳＲＤＴを与えられると温度を測定し、測定した温度が所定値よりも高温の場合には、高速スキャンイネーブル信号ＳＥＳをスキャンスピード決定回路１６０に出力する。また、第２の実施形態において説明したように、休止フレーム数カウント回路１４０は、休止フレーム数のカウント値が所定値になったときに、高速スキャンイネーブル信号ＳＥＳをスキャンスピード決定回路１６０に出力する。スキャンスピード決定回路１６０は、温度センサ回路１９０および休止フレーム数カウント回路１４０から高速スキャンイネーブル信号ＳＥＳを与えられれば、液晶表示パネル１０を高速スキャンするための高速スキャン信号ＳＨＳをフレームメモリ１１０に出力する。高速スキャン信号ＳＨＳを与えられたフレームメモリ１１０は、第２の実施形態で説明したように、温度情報信号によって決まるスキャンスピードで画像データＤＶを読み出すので、高速スキャンが可能になる。
　このとき、温度センサ回路１９０および休止フレーム数カウント回路１４０は、ＬＵＴイネーブル信号ＳＥＡを補正値出力回路１７０に出力する。補正値出力回路１７０は、温度センサ回路１９０および休止フレーム数カウント回路１４０からＬＵＴイネーブル信号ＳＥＡを与えられ、さらに動作フレーム数カウント回路１３０からＬＵＴ選択信号ＳＬＳを与えられれば、ＬＵＴ選択信号ＳＬＳに基づき、第１および第２ＬＵＴ１７０ａ、１７０ｂのうちいずれかを選択し、補正値を含む補正値情報ＩＬＴとして加減算回路１８０に出力する。これにより、第２の実施形態で説明したように、加減算回路１８０は補正値情報ＩＬＴに基づいて、画像データＤＶを補正画像データＤＶＡに補正するので、ＢＣ駆動が可能になる。
　このようにして、休止期間から駆動期間に移行する際に、温度センサ回路１９０によって測定された温度が所定値よりも高い場合には高速スキャンを行うと共に、補正値出力回路１７０にＬＵＴイネーブル信号ＳＥＡを与えることによってＢＣ駆動を行う。一方、液晶層の温度が所定値よりも低い場合には、フリッカが視認されにくくなるので、補正値出力回路１７０にＬＵＴイネーブル信号ＳＥＡを与えないようにして通常スキャンと通常駆動を行う。
　なお、上記説明では、温度センサ回路１９０は、所定値よりも高いか否かによって、高速スキャンを行うか否かを判定するとした。しかし、温度センサ回路１９０は、測定した温度を温度情報としてスキャンスピード決定回路１６０に与え、スキャンスピード決定回路１６０は当該温度情報に基づいてスキャンスピードを決定しても良い。この場合、液晶層の温度に応じてより細かくスキャンスピードを設定することができるので、より一層フリッカを視認しにくくすることができる。
　また、上記説明では、図１０に示す補正回路１０２に温度センサ回路１９０を追加した補正回路１０６について説明した。しかし、温度センサ回路１９０を追加することが可能な補正回路はこれに限らず、図１１に示す補正回路１０３、図１３に示す補正回路１０４、および図１４に示す補正回路１０５にも追加することができ、いずれの場合も本実施形態と同様の効果を奏する。
＜４．２　効果＞
　本実施形態によれば、液晶の応答速度が温度に依存することを利用して、休止期間から通常期間に移行したときに、液晶の温度が所定値よりも高い場合、高速スキャンを行い、さらにＢＣ駆動を行うことによって、画像の輝度変化を抑制し、フリッカを視認されにくくすることができる。さらに、液晶の温度が所定値よりも低い場合には、通常スキャンを行うことによって、液晶表示装置の消費電力を低減することができる。
＜５．画素形成部のＴＦＴ＞
　以下、本発明の各実施形態に係る液晶表示装置の画素形成部２０に含まれ、スイッチング素子として機能するＴＦＴ２１について説明する。図１に示すように、画素形成部２０に含まれるＴＦＴ２１は、酸化物半導体層を有するチャネルエッチ型ＴＦＴでも良く、あるいはエッチストップ型ＴＦＴでも良い。酸化物半導体層は、インジウムガリウム亜鉛酸化物で形成されていても良く、結晶質酸化物半導体で形成されていても良く、積層構造を有していても良い。酸化物半導体層を有するＴＦＴを用いることにより、表示品位を保ちながら、液晶パネルを駆動する回数を大幅に削減し、液晶表示装置の消費電力を大幅に削減することができる。
　図１６は、チャネルエッチ型ＴＦＴの構成を示す図である。図１６に示すように、チャネルエッチ型ＴＦＴは、基板７１上にゲート電極７２、ゲート絶縁膜７３、酸化物半導体層７４、ソース電極７５、および、ドレイン電極７６を積層し、その上に保護膜７７を形成した構造を有する。酸化物半導体層７４のうちゲート電極７２の上方に存在する部分は、チャネル領域として機能する。チャネルエッチ型ＴＦＴでは、チャネル領域上にエッチストップ層が形成されておらず、ソース電極７５およびドレイン電極７６のチャネル側の端部下面は、酸化物半導体層７４の上面と接するように配置されている。チャネルエッチ型ＴＦＴは、例えば、酸化物半導体層７４上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離工程を実行することにより形成される。ソース・ドレイン分離工程では、チャネル領域の表面部分がエッチングされる場合がある。
　エッチストップ型ＴＦＴ（図示せず）では、チャネル領域上にエッチストップ層が形成されている。ソース電極およびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型ＴＦＴは、例えば、酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離工程を実行することにより形成される。
　ＴＦＴの酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体でも良く、結晶質部分を有する結晶質酸化物半導体でも良い。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などを使用することができる。
　ＴＦＴの酸化物半導体層は、２層以上の積層構造を有していても良い。この場合、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいても良く、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいても良く、複数の非晶質酸化物半導体層を含んでいても良い。酸化物半導体層が上層と下層とを含む２層構造を有する場合には、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、２層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくても良い。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－７３９９号公報に記載されている。参考のために、特開２０１４－７３９９号公報の開示内容のすべてを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでも良い。酸化物半導体層には、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば、インジウムガリウム亜鉛酸化物）が含まれる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでも良い。酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜を用いて形成される。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでも良く、結晶質でも良い。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容のすべてを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有する。このため、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、駆動用ＴＦＴ（例えば、複数の画素回路を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素用ＴＦＴ（画素回路に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体に代えて、他の酸化物半導体を含んでいても良い。酸化物半導体層は、例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2 Ｏ3 －ＳｎＯ2 －ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでも良い。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。また、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいても良い。ここで、Ａｌはアルミニウム、Ｔｉはチタン、Ｃｄはカドミウム、Ｇｅはゲルマニウム、Ｐｂは鉛、Ｍｇはマグネシウム、Ｚｒはジルコニウム、Ｈｆはハフニウムを表す。
　上記説明では、画素形成部２０に含まれるＴＦＴ２１は、酸化物半導体層からなるチャネル層を有するＴＦＴである場合について説明した。しかし、ソースドライバやゲートとドライバなどの周辺回路も、酸化物半導体層からなるチャネル層を有するＴＦＴによって構成しても良い。
　なお、本明細書では、フレームメモリ１１０、休止フレーム数カウント回路、画像比較回路１５０、およびスキャンスピード決定回路１６０をまとめて「高速スキャン部」といい、動作フレーム数カウント回路１３０、補正値出力回路１７０、および加減算回路１８０をまとめて「ＢＣ駆動部」または「階調値強調駆動部」という場合がある。
　本願は、２０１６年１月２８日に出願された「表示装置」という名称の日本国特願２０１６－１３９７１号に基づく優先権を主張する出願であり、この出願の内容は引用することによって本願の中に含まれる。
　１０…液晶表示パネル
　２０…画素形成部
　２１…薄膜トランジスタ（ＴＦＴ）
　２６…画素電極
　２７…共通電極
　２８…液晶容量（画素容量）
　３０…ゲートドライバ
　４０…ソースドライバ
　５０…表示制御回路
　１０１～１０６…補正回路
　１１０…フレームメモリ
　１２０…休止／動作フレーム判別回路
　１３０…動作フレーム数カウント回路
　１３０ｃ…カウンタ
　１４０…休止フレーム数カウント回路
　１４０ｃ…カウンタ
　１５０…画像比較回路
　１５０ｓ…チェックサム回路
　１５０ｍ…メモリ
　１６０…スキャンスピード決定回路
　１７０…補正値出力回路
　１７０ａ…第１ＬＵＴ
　１７０ｂ…第２ＬＵＴ
　１８０…加減算回路
　１９０…温度センサ回路

Claims (15)

  1. 　休止駆動が可能な表示装置であって、
    　複数の走査信号線と、前記複数の走査信号線とそれぞれ交差する複数のデータ信号線と、前記走査信号線と前記データ信号線の各交差点に対応してマトリクス状に配置された複数の画素形成部とが形成された表示パネルと、
    　前記複数の走査信号線を順に選択し、外部から入力された画像データに基づいて生成した画像信号電圧を前記複数のデータ信号線に書き込む信号線駆動回路と、
    　前記信号線駆動回路の動作を制御すると共に、前記画像データを補正する補正回路を含む表示制御回路とを備え、
    　前記補正回路は、
    　　動作フレームを検出したときに出力する動作フレーム検出信号、または休止フレームを検出したときに出力する休止フレーム検出信号のいずれかを出力する休止／動作フレーム判別回路と、
    　　前記画像データに基づいて求めた画像信号電圧を前記画素形成部に書き込む第１スピードよりも速い第２スピードで書き込むことが可能な高速スキャン部と、
    　　前記画像データを、第１補正値または第２補正値のいずれかを用いて補正した補正画像データを求めることによって階調値強調駆動を可能にする階調値強調駆動部とを備え、
    　　前記休止駆動を行う休止期間から通常駆動を行う駆動期間に移行した直後の第１動作フレームでは、前記高速スキャン部と前記階調値強調駆動部とを動作させることによって、第１補正値を用いて補正した第１補正画像データを生成し、
    　　前記第１動作フレームに続く、１または２以上のフレームからなる第２動作フレームでは、前記階調値強調駆動部および前記高速スキャン部を動作させることによって、第２補正値を用いて補正した第２補正画像データを生成し、
    　前記信号線駆動回路は、前記第１動作フレームでは、前記第１補正画像データに基づいて生成した第１階調値強調電圧を前記画素形成部に書き込み、前記第２動作フレームでは、前記第２補正画像データに基づいて生成した第２階調値強調電圧を前記画素形成部に書き込むことを特徴とする、表示装置。
  2. 　前記第２動作フレームに続く第３動作フレームでは、前記高速スキャン部のみを動作させることによって、前記画像データに基づく画像信号電圧を前記第２スピードで前記画素形成部に書き込むことを特徴とする、請求項１に記載の表示装置。
  3. 　前記階調値強調駆動部は、前記第１補正値または前記第２補正値を用いて前記画像データを補正する加減算回路を備え、
    　前記加減算回路は、前記画像データに前記第１補正値を加算または減算することによって前記第１補正画像データを求め、または、前記画像データから前記第２補正値を加算または減算することによって前記第２補正画像データを求めることを特徴とする、請求項１に記載の表示装置。
  4. 　前記第２補正値は、前記第１補正値よりも小さく、
    　前記階調値強調駆動部は、前記第１補正値または前記第２補正値を用いて前記画像データを補正する加減算回路を含み、
    　前記加減算回路は、前記画像データに前記第１補正値を加算することによって前記第１補正画像データを求めると共に、前記画像データに前記第２補正値を加算することによって前記第２補正画像データを求めることを特徴とする、請求項１に記載の表示装置。
  5. 　前記高速スキャン部は外部から入力される前記画像データを保持するフレームメモリを備え、
    　前記階調値強調駆動部は、
    　　前記休止／動作フレーム判別回路から動作フレーム検出信号を与えられる毎に動作フレーム数をカウントする第１カウンタを有し、前記第１カウンタのカウント値に応じたテーブル選択信号を出力する動作フレーム数カウント回路と、
    　　第１テーブルおよび第２テーブルを有し、前記動作フレーム数カウント回路から与えられた前記カウント値に応じて前記第１テーブルまたは前記第２テーブルのいずれかを選択して前記加減算回路に出力する補正値出力回路とをさらに備え、
    　前記動作フレーム数カウント回路は、前記第１カウンタのカウント値が“１”のときには前記第１テーブルを選択する前記テーブル選択信号を出力し、前記第１カウンタのカウント値が３以上の値であるときには前記テーブル選択信号は出力せず、当該カウント値が“１”と前記３以上の値の間の値のときには前記第２テーブルを選択する前記テーブル選択信号を出力することを特徴とする、請求項３に記載の表示装置。
  6. 　前記第１カウンタのカウント値は、前記休止／動作フレーム判別回路から出力された休止フレーム検出信号によってリセットされることを特徴とする、請求項５に記載の表示装置。
  7. 　前記高速スキャン部は、前記休止／動作フレーム判別回路から休止フレーム検出信号を与えられる毎に動作フレーム数をカウントする第２カウンタを有する休止フレーム数カウント回路と、前記画像データを前記フレームメモリから前記第２スピードで出力させるスキャンスピード決定回路とをさらに備え、
    　前記休止フレーム数カウント回路は、前記第２カウンタのカウント値が所定値になったとき、前記フレームメモリから前記画像データを前記第２スピードで出力可能にする高速スキャンイネーブル信号を前記スキャンスピード決定回路に出力すると共に、前記第１テーブルまたは前記第２テーブルを選択可能にするテーブルイネーブル信号を前記補正値出力回路に出力し、
    　前記スキャンスピード決定回路は、前記フレームメモリから前記画像データを前記第２スピードで前記加減算回路に出力させる高速スキャン信号を前記フレームメモリに出力し、
    　前記補正値出力回路は、前記動作フレーム数カウント回路から前記テーブル選択信号を与えられれば、前記第１テーブルまたは前記第２テーブルのうち前記テーブル選択信号によって選択されたいずれかのテーブルを選択可能にすることを特徴とする、請求項５または６に記載の表示装置。
  8. 　前記第２カウンタのカウント値は、前記休止／動作フレーム判別回路から出力される動作フレーム検出信号によってリセットされることを特徴とする、請求項７に記載の表示装置。
  9. 　前記高速スキャン部は、外部から入力された前記画像データが表す画像と、当該画像データの直前に外部から入力された画像データが表す画像とが同一の画像であるか否かをチェックサム値によって判定する画像比較回路と、前記画像データを前記フレームメモリから前記第２スピードで出力させるスキャンスピード決定回路とをさらに備え、
    　前記画像比較回路は、前記チェックサム値を求めるチェックサム回路を有し、外部から入力された画像データのチェックサム値と、当該画像データが入力される直前に表示されていた画像の画像データのチェックサム値とが同じ値になったとき、前記スキャンスピード決定回路に高速スキャンイネーブル信号を出力すると共に、前記補正値出力回路にテーブルイネーブル信号を出力し、
    　前記スキャンスピード決定回路は、前記フレームメモリが前記画像データを前記第２スピードで前記加減算回路に出力できるようにするために高速スキャン信号を前記フレームメモリに出力し、
    　前記補正値出力回路は、前記動作フレーム数カウント回路から前記テーブル選択信号を与えられれば、前記第１テーブルまたは前記第２テーブルのいずれかを選択可能にすることを特徴とする、請求項５または６に記載の表示装置。
  10. 　前記高速スキャン部は、外部から入力された前記画像データが表す画像と、当該画像データの直前に外部から入力された画像データが表す画像とが同一の画像であるか否かをチェックサム値によって判定する画像比較回路をさらに備え、
    　前記画像比較回路は、前記チェックサム値を求めるチェックサム回路を有し、外部から入力された画像データのチェックサム値と、当該画像データが入力される直前に表示されていた画像の画像データのチェックサム値とが同じ値になったとき、前記スキャンスピード決定回路に高速スキャンイネーブル信号を出力すると共に、前記補正値出力回路にテーブルイネーブル信号を出力し、
    　前記スキャンスピード決定回路は、前記休止フレーム数カウント回路および前記画像比較回路から前記高速スキャンイネーブル信号を与えられれば、前記フレームメモリが前記画像データを前記第２スピードで前記加減算回路に出力できるようにするために高速スキャン信号を前記フレームメモリに出力し、
    　前記補正値出力回路は、前記休止フレーム数カウント回路および前記画像比較回路から前記高速スキャンイネーブル信号を与えられれば、前記第１テーブルまたは前記第２テーブルのうち前記テーブル選択信号によって選択されたいずれかのテーブルを選択可能にすることを特徴とする、請求項７または８に記載の表示装置。
  11. 　前記高速スキャン部は、外部から入力される前記画像データを保持するフレームメモリと、前記表示パネルの温度を測定する温度センサ回路と、前記温度センサ回路によって測定した温度に応じたスピードであって、前記動作フレームを前記第１スピードよりも速いスピードでスキャンするスキャンスピード決定回路と、前記画像データに補正値を加算または減算する加減算回路とをさらに備え、
    　前記階調値強調駆動部は、前記画像データの補正値を含む複数のテーブルからいずれかを選択して前記加減算回路に出力する補正値出力回路をさらに備え、
    　前記温度センサ回路は、前記表示パネルの温度を示す温度情報を前記スキャンスピード決定回路に出力するとともに、前記テーブルの選択を可能にするテーブルイネーブル信号を前記補正値出力回路に出力することを特徴とする、請求項１に記載の表示装置。
  12. 　前記画素形成部は、
    　　前記画像信号電圧を保持するための液晶容量と、
    　　前記走査信号線に制御端子が接続され、前記データ信号線に第１導通端子が接続され、前記液晶容量に第２導通端子が接続されたスイッチング素子とを含み、
    　前記スイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１に記載の表示装置。
  13. 　前記薄膜トランジスタは、チャネルエッチ型薄膜トランジスタであることを特徴とする、請求項１２に記載の表示装置。
  14. 　前記酸化物半導体は、インジウムガリウム亜鉛酸化物であることを特徴とする、請求項１３に記載の表示装置。
  15. 　前記酸化物半導体は、結晶質酸化物半導体であることを特徴とする、請求項１４に記載の表示装置。
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