WO2017047464A1 - 液晶表示装置およびその駆動方法 - Google Patents

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limit
signal
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達彦 須山
琢矢 曽根
田中　紀行
和樹 高橋
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シャープ株式会社
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    • G09G2340/0435—Change or adaptation of the frame rate of the video stream

Definitions

  • the present invention relates to a liquid crystal display device and a driving method thereof, and more particularly to a liquid crystal display device capable of displaying an image by pause driving and a driving method thereof.
  • Patent Document 1 discloses a liquid crystal display device that changes a refresh rate according to an image to be displayed. Specifically, the liquid crystal display device is driven with an increased refresh rate when displaying a moving image, and is paused when displaying a still image to reduce power consumption.
  • This liquid crystal display device manages the time during which a positive polarity data signal is written and the time during which a negative polarity data signal is written so as not to cause a bias in polarity in each pixel formation portion when switching the refresh rate. If the time difference between the two becomes extremely large, limit refresh described later is performed. In this way, the liquid crystal display device prevents the polarity bias from becoming extremely large.
  • an object of the present invention is to provide a liquid crystal display device and a driving method thereof capable of preventing a bias in polarity while suppressing power consumption.
  • a first aspect of the present invention is a liquid crystal display device that displays an image represented by the image data on the display unit by applying a data voltage corresponding to input image data to a liquid crystal layer of the display unit,
  • a driving unit for applying the data voltage to the liquid crystal layer
  • a plurality of pixel forming units configured to hold the data voltage, managing the bias of the polarity of the data voltage every predetermined period, and forcing the polarity in the forced refresh to update the image displayed on the display unit
  • a display control unit that controls the drive unit in a direction to eliminate the bias of The display control unit rewrites the polarity of the data voltage held in the pixel forming unit so as to invert the polarity when the polarity bias value indicating the polarity bias reaches a preset limit value, and It is determined whether or not the frequency at which the polarity bias value reaches the limit value satisfies a predetermined condition. If it is determined that the predetermined condition is satisfied, a determination is made immediately after the predetermined condition is satisfied.
  • the display control unit A polarity bias management circuit that obtains and manages the polarity bias value for each predetermined period and outputs a limit hit signal when the polarity bias value reaches the limit value;
  • the polarity bias value is controlled to approach “0”, and the polarity bias value is controlled.
  • a polarity inversion control circuit When reaching the limit value, a polarity inversion control circuit that generates and outputs a polarity signal that controls the polarity bias value in a direction to be inverted, and When a forced refresh signal for performing the forced refresh is received, a refresh signal is generated, and when a limit hit signal is received, a limit refresh signal is generated and applied to the polarity bias management circuit and the polarity inversion control circuit A control circuit, The timing control circuit determines whether the frequency of receiving the limit hit signal satisfies the predetermined condition, and generates an occurrence frequency signal when determining that the predetermined condition is satisfied. To the polarity inversion control circuit, The polarity inversion control circuit controls the forced refresh based on the image data so as to be performed with the same polarity as that of the refresh performed immediately before the occurrence frequency signal.
  • the timing control circuit includes: A limit counter that counts the number of times the limit hit signal is received, a threshold register that stores a threshold value for the number of times the limit hit signal is received, and a comparison circuit that compares the number of times the limit hit signal is received and the threshold value, The number of receptions of the limit hit signal stored in the limit counter is compared with the threshold value stored in the threshold register by the comparison circuit, and it is determined that the number of receptions of the limit hit signal is equal to or greater than the threshold. If it is, the occurrence frequency signal is output to the polarity inversion control circuit.
  • the timing control circuit further includes a refresh counter that counts the number of times the forced refresh signal is received, and is generated based on the number of receptions stored in the limit counter and the number of receptions stored in the refresh counter.
  • the frequency is obtained, the occurrence frequency is compared with the threshold value stored in the threshold value register by the comparison circuit, and when the occurrence frequency is determined to be equal to or greater than the threshold value, the occurrence frequency signal is converted to the polarity inversion. It outputs to a control circuit, It is characterized by the above-mentioned.
  • the refresh counter counts and sums the number of times the forced refresh signal is received and the limit refresh signal is received.
  • the timing control circuit further includes a Y frame register for storing a Y frame setting period, reads the Y frame setting period from the Y frame register, and from a predetermined point in time during which the forced refresh is performed in the past
  • the Y frame is set retroactively, and it is determined whether or not the occurrence frequency in the Y frame is equal to or higher than the threshold value.
  • the timing control circuit includes a Z frame register for storing a setting period of a Z frame,
  • the timing control circuit receives the limit refresh signal from the polarity deviation management circuit, the timing control circuit reads the setting period of the Z frame from the Z frame register and sets the Z frame toward the future.
  • the limit refresh signal is received, the occurrence frequency signal is output to the polarity inversion control circuit.
  • the polarity deviation management circuit includes a balance counter that counts and holds the polarity deviation value, and each time a vertical synchronization signal is given to display an image represented by the image data on the display unit, The held polarity bias value is increased or decreased by “1” in the direction specified by the polarity signal.
  • the display control unit further comprises a selector for selecting either the positive gamma circuit or the negative gamma circuit for the image data, The selector selects either the positive gamma circuit or the negative gamma circuit based on the polarity signal given from the polarity inversion control circuit so that no polarity deviation occurs in each pixel forming unit.
  • the image data is provided.
  • the display control unit further includes a frame memory for storing the input image data,
  • the timing control circuit outputs the refresh signal to the polarity inversion control circuit and the polarity bias management circuit, and provides a read signal for reading the image data to the frame memory,
  • the frame memory outputs the image data stored when the read signal is given to the selector.
  • An eleventh aspect of the present invention is the second aspect of the present invention, Further comprising a data signal line and a scanning signal line formed on the display unit for connecting the pixel forming unit and the driving unit,
  • the pixel forming unit includes: A pixel capacity for holding the data voltage; A switching element having a control terminal connected to the scanning signal line, a first conduction terminal connected to the data signal line, and a second conduction terminal connected to the pixel capacitor;
  • the switching element includes a thin film transistor in which a channel layer is formed of an oxide semiconductor.
  • a twelfth aspect of the present invention is the eleventh aspect of the present invention,
  • the pixel formation portion includes a thin film transistor having an oxide semiconductor layer.
  • a thirteenth aspect of the present invention is the twelfth aspect of the present invention,
  • the thin film transistor is a channel etch type thin film transistor.
  • a fourteenth aspect of the present invention is the twelfth aspect of the present invention,
  • the oxide semiconductor layer is formed of indium gallium zinc oxide.
  • a fifteenth aspect of the present invention is the twelfth aspect of the present invention,
  • the oxide semiconductor layer is formed of a crystalline oxide semiconductor.
  • a sixteenth aspect of the present invention is the twelfth aspect of the present invention,
  • the oxide semiconductor layer has a stacked structure.
  • a seventeenth aspect of the present invention is a liquid crystal display device that displays an image represented by the image data on the display unit by applying a data voltage corresponding to input image data to the liquid crystal layer of the display unit, A driving unit for applying the data voltage to the liquid crystal layer; and a plurality of pixel forming units configured to hold the data voltage, and managing the bias of the polarity of the data voltage every predetermined period.
  • a method for driving a liquid crystal display device comprising: a display control unit that controls the drive unit in a direction to eliminate the bias of the polarity of the data voltage in a frame period in which an image displayed on the display unit is updated, Rewriting to invert the polarity of the data voltage held in the pixel forming unit when a polarity bias value indicating the polarity bias reaches a preset limit value; Determining whether the polarity bias value satisfies a predetermined condition; When it is determined that the predetermined condition is satisfied, the driving unit is configured to rewrite the data voltage without inverting the polarity in the forced refresh based on the update of the image data performed immediately after the limit refresh. And a step of controlling.
  • the polarity bias value when it is determined that the predetermined condition is satisfied, refresh is performed to rewrite the data voltage without inverting the polarity in the forced refresh performed immediately after the predetermined condition is satisfied. As a result, the polarity bias value moves away from the limit value, so that it is not necessary to perform limit refresh, and the number of limit refreshes can be reduced. As a result, the total power consumption due to refresh in the limit refresh period can be reduced as compared with the conventional case.
  • the timing control circuit determines that the frequency of receiving the limit hit signal output from the polarity bias management circuit satisfies a predetermined condition
  • the polarity inversion control circuit Is given an occurrence frequency signal.
  • the polarity inversion control circuit performs forced refresh with the same polarity as that of the refresh performed immediately before.
  • the polarity bias value moves away from the limit value, there is no need to perform limit refresh, and the number of limit refreshes can be reduced.
  • the total power consumption due to refresh in the limit refresh period can be reduced as compared with the conventional case.
  • the third aspect of the present invention when determining whether or not to perform refresh without inverting the polarity, the number of times the limit refresh signal is received is directly compared with the threshold value. There is no need to provide a counter for counting the number of receptions. As a result, the circuit configuration of the timing control circuit is simplified, and the cost of the liquid crystal display device can be reduced.
  • the liquid crystal display device it is determined whether to perform forced refresh without inverting the polarity using a Y frame register, a threshold register, a limit counter, a refresh counter, and a comparison circuit. Therefore, although it is better not to reverse the polarity, an erroneous determination that the polarity is reversed is less likely to occur. Thereby, it can suppress that limit refresh is performed again and power consumption increases.
  • the refresh counter counts and sums the number of times the forced refresh signal is received and the limit refresh signal is received. Thereby, the frequency of occurrence of limit refresh can be grasped more accurately.
  • the sixth aspect of the present invention when a Y frame that is a certain period is set and the frequency of occurrence of limit refresh in the Y frame exceeds a predetermined threshold value, forced refresh is performed without reversing the polarity. Do. As a result, the polarity bias value moves away from the limit value, so that it is not necessary to perform limit refresh, and the number of limit refreshes can be reduced. As a result, the total power consumption by refresh can be reduced as compared with the conventional case.
  • the timing control circuit for determining whether or not to perform forced refresh without inverting the polarity has a simpler configuration than the cases of the fourth and fifth aspects of the present invention. become. For this reason, there is a possibility that the number of limit refreshes is increased and the power consumption is increased by determining that the polarity is not reversed when the polarity is to be reversed, but the manufacturing cost of the liquid crystal display device can be suppressed at a low cost.
  • the polarity bias value held in the balance counter is incremented by “1” in the direction specified by the polarity signal. Accordingly, the polarity deviation management circuit can reliably count the polarity deviation value in correspondence with the charge deviation generated in the pixel formation portion.
  • a positive gamma circuit for generating positive polarity image data selectable by a selector and a negative polarity gamma circuit for generating negative polarity image data are provided. Therefore, paying attention to one pixel forming portion to which positive polarity image data is given and controlling the direction to increase the polarity bias value, the input image data is given to the positive gamma circuit and the polarity bias value is decreased. When controlling in the direction to be applied, the negative gamma circuit is given. Note that the image data constituting one display screen includes not only positive image data but also the same number of negative image data.
  • the input image data is given to the negative polarity gamma circuit, and the polarity bias value is set.
  • the polarity deviation of the voltage applied to the liquid crystal layer can be matched with the polarity deviation value managed by the polarity deviation management circuit.
  • the image data transmitted from the host is stored in the frame memory, and the image data can be read by giving a read signal when the refresh signal is output from the timing control circuit. .
  • the image data can be read from the frame memory, so that the image can be easily updated.
  • a thin film transistor in which a channel layer is formed of an oxide semiconductor is used as a switching element of each pixel formation portion in an active matrix liquid crystal display device.
  • the off-leakage current of the thin film transistor is greatly reduced, and the voltage written in the pixel capacitance of each pixel formation portion is held for a longer period.
  • by applying an AC voltage it is possible to reduce the bias in the polarity of the voltage applied to the liquid crystal layer by controlling the driving unit after the OFF signal is input. Therefore, when performing pause driving and low-frequency driving, it is possible to significantly reduce power consumption for image display while suppressing occurrence of flicker and the like.
  • any one of the twelfth to sixteenth aspects of the present invention by using a thin film transistor having an oxide semiconductor layer, the number of times of driving the display panel is significantly reduced while maintaining display quality, and the display device is consumed. Electric power can be greatly reduced.
  • FIG. 6 is a timing chart for explaining rest driving of the liquid crystal display device.
  • 1 is a block diagram illustrating a configuration of a liquid crystal display device according to a first embodiment of the present invention. It is a block diagram which shows the structure of the display control part contained in the liquid crystal display device of this embodiment. It is a figure which shows the change of the polarity bias value when refreshing is repeated in the conventional liquid crystal display device. In the liquid crystal display device which concerns on the 1st Embodiment of this invention, it is a figure which shows the change of the polarity bias value when performing a specific refresh. It is a figure which shows the power consumption in the conventional liquid crystal display device.
  • FIG. 1 is a timing chart for explaining pause driving of the liquid crystal display device.
  • writing of the data voltage for one screen is performed in one frame period, and writing of the data voltage is suspended in the subsequent 59 frame periods. That is, the display unit of the liquid crystal display device is driven so that one refresh frame period and 59 pause frame periods (pause drive periods) appear alternately. Therefore, the refresh rate is 1 Hz, and the refresh cycle is 1 second.
  • the polarity of the data voltage to be written to the pixel formation unit is inverted every refresh frame period.
  • the voltage polarity A indicates the polarity of the data voltage (that is, the voltage held in the pixel capacitor in the pixel formation portion) written in one pixel formation portion
  • the voltage polarity B indicates the same frame period.
  • the polarity of the data voltage written in the other pixel formation portion in FIG. As can be seen from the voltage polarities A and B shown in FIG. 1, since the polarity of the data voltage held in the pixel capacitance in each pixel forming portion is inverted every second, the polarity of the data voltage applied to the liquid crystal layer is also Inverted every second.
  • the polarity inversion period of the data voltage applied to the liquid crystal layer (simply referred to as “inversion period”) is one frame period (16.67 ms) which is the inversion period in a normal liquid crystal display device that does not perform pause driving. Very long compared to.
  • the liquid crystal display device displays an image by applying a voltage to the liquid crystal layer and controlling the light transmittance of the liquid crystal layer. If a DC component is included in the voltage applied to this liquid crystal layer, charge accumulation (also referred to as “charge bias”) occurs due to the uneven distribution of impurity ions in the liquid crystal layer, resulting in poor display due to flicker or afterimages, etc. Occurs.
  • the AC drive is performed in the liquid crystal display device.
  • the polarity of the voltage applied to the liquid crystal layer is inverted every predetermined period (typically every one frame period) as in voltage polarities A and B shown in FIG.
  • the temporal average value (or integral value) of the voltage applied to the layer can be substantially “0”.
  • the polarity deviation means a difference between the total time for which the positive data voltage is held in the pixel formation portion and the total time for which the negative data voltage is held in the pixel formation portion.
  • the degree of the polarity deviation is determined by the sum of the frame periods in which the positive voltage is applied to the same position in the liquid crystal layer and the frame in which the negative voltage is applied. Expressed by the difference from the sum of the periods, if this difference is “0”, it can be said that there is no bias in polarity. Note that “charge bias” corresponds to “polarity bias”, and both represent the same state.
  • FIG. 2 is a block diagram showing the configuration of the liquid crystal display device 100 according to the first embodiment of the present invention.
  • the liquid crystal display device 100 includes a display control unit 200, a driving unit 300, a gamma unit 400, and a display unit 500.
  • the driving unit 300 includes a source driver 310 as a data signal line driving circuit and a gate driver 320 as a scanning signal line driving circuit.
  • the gamma unit 400 outputs the image data DV included in the data DAT transmitted from the host 90 to the source driver 310 as the positive image data DV and the negative gamma circuit 410 to the source driver 310 as the negative image data DV.
  • Output negative gamma circuit 420 is a block diagram showing the configuration of the liquid crystal display device 100 according to the first embodiment of the present invention.
  • the liquid crystal display device 100 includes a display control unit 200, a driving unit 300, a gamma unit 400, and a display unit 500.
  • the driving unit 300 includes a source driver
  • Both or one of the source driver 310 and the gate driver 320 may be integrally formed on the liquid crystal panel constituting the display unit 500.
  • a host 90 mainly composed of a CPU (Central Processing Unit) is provided outside the liquid crystal display device 100.
  • the host 90 gives the liquid crystal display device 100 data DAT including image data DV, a command necessary for displaying an image on the display unit 500, an off sequence signal when the power is turned off, and the like.
  • the display unit 500 is arranged in a matrix corresponding to the plurality of data signal lines SL, the plurality of scanning signal lines GL, the plurality of data signal lines SL, and the plurality of scanning signal lines GL.
  • a plurality of pixel forming portions 10 are formed. In FIG. 2, for the sake of convenience, one pixel forming portion 10 and one data signal line SL and one scanning signal line GL corresponding thereto are shown.
  • Each pixel forming unit 10 has a gate terminal (also referred to as “control terminal”) connected to the corresponding scanning signal line GL and a source terminal (also referred to as “first conduction terminal”) connected to the corresponding data signal line SL.
  • the thin film transistor (TFT) 11 operating as a switching element, the pixel electrode 12 connected to the drain terminal (also referred to as “second conduction terminal”) of the TFT 20, and the plurality of pixel forming portions 10 in common.
  • a common electrode 13 provided, and a liquid crystal layer sandwiched between the pixel electrode 12 and the common electrode 13 and provided in common to the plurality of pixel formation portions 10 are provided.
  • the liquid crystal capacitance formed by the pixel electrode 12 and the common electrode 13 constitutes a pixel capacitance Cp.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to securely hold the voltage in the pixel capacitor Cp, and therefore the pixel capacitor Cp is actually constituted by a liquid crystal capacitor and an auxiliary capacitor.
  • the TFT 20 may be a TFT whose channel layer is made of amorphous silicon, polycrystalline silicon, or an oxide semiconductor. However, considering that it is used in a liquid crystal display device capable of rest driving, it is preferable that off-leakage current is small, so that a TFT using an oxide semiconductor for the channel layer is more suitable. Therefore, details of the TFT having a channel layer made of an oxide semiconductor used in each embodiment of the present invention will be described later.
  • the display control unit 200 is typically realized by an IC (Integrated Circuit).
  • the display control unit 200 When receiving data DAT including image data DV representing an image to be displayed from the host 90, the display control unit 200 generates and outputs a source driver control signal Ssc, a gate driver control signal Sgc, a common voltage signal, and the like.
  • the source driver control signal Ssc is supplied to the source driver 310
  • the gate driver control signal Sgc is supplied to the gate driver 320
  • the common voltage signal is supplied to the common electrode 13 provided in the display unit 500.
  • the display control unit 200, the drive unit 300, and the gamma unit 400 may be configured by one chip.
  • the source driver 310 responds to the source driver control signal Ssc based on the positive polarity image data DV given from the positive polarity gamma circuit 410 or the negative polarity image data DV given from the negative polarity gamma circuit 420.
  • a data voltage to be applied to is generated and output.
  • the source driver control signal Ssc includes, for example, a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the source driver 310 operates a shift register and a sampling latch circuit (not shown) inside the source driver 310 in response to the source driver control signal Ssc, and converts the image data DV into an analog signal by a DA converter circuit (not shown). To generate a data voltage.
  • the source driver 310 includes an amplifier that amplifies a positive data voltage (not shown) (referred to as “positive amplifier”) and an amplifier that amplifies a negative data voltage (not shown) (referred to as “negative amplifier”).
  • the data voltage is amplified by an amplifier selected according to its polarity and output to the display unit 500.
  • the gate driver 320 repeats the application of the active scanning signal to each scanning signal line GL in a predetermined cycle in accordance with the gate driver control signal Sgc.
  • the gate driver control signal Sgc includes, for example, a gate clock signal and a gate start pulse signal.
  • the gate driver 320 generates the scanning signal by operating an internal shift register (not shown) in accordance with the gate clock signal and the gate start pulse signal.
  • the data voltage is applied to each data signal line SL and the scanning signal is applied to each scanning signal line GL, whereby the image represented by the image data DV included in the data DAT transmitted from the host 90 is displayed. Is displayed on the display unit 500 of the liquid crystal panel.
  • FIG. 3 is a block diagram illustrating a configuration of the display control unit 200 included in the liquid crystal display device 100 of the present embodiment.
  • the display control unit 200 includes a frame memory 210, a timing control circuit 230, a polarity deviation management circuit 250, a polarity inversion control circuit 270, and a selector 220.
  • Data DAT transmitted from the host 90 is forcibly refreshed with image data DV, a control signal SC such as a vertical synchronization signal Vsync and a horizontal synchronization signal Hsync, and an image such as a RAM write signal Srw and an image update detection signal Svr.
  • a forced refresh signal Sfrf is included.
  • the refresh by the forced refresh signal Sfrf is referred to as “forced refresh” or “intended refresh”.
  • the frame memory 210 stores image data DV transmitted from the host 90 for each frame.
  • the timing control circuit 230 provides a read signal Srd to the frame memory 210 at a timing when a refresh signal Sref described later is output to the polarity deviation management circuit 250 and the polarity inversion control circuit 270.
  • the frame memory 210 outputs the stored image data DV to the source driver 310 via the selector 220 and the gamma unit 400.
  • the image data DV can be read from the frame memory 210 when the image displayed on the display unit 500 is updated, so that the image can be easily updated.
  • the displayed image is continuously displayed on the display unit 500, so that the read signal Srd is not supplied to the frame memory 210.
  • the image data DV transmitted from the host 90 is described as being temporarily stored in the frame memory 210.
  • the image data DV is not directly stored in the frame memory 210 but is directly supplied from the host 90 to the selector 220. Also good.
  • the timing control circuit 230 includes a Y frame register 231 that stores a certain period (referred to as “Y frame”), a threshold register 232 that stores a threshold value of a limit refresh (unintentional refresh) occurrence rate R, and limit refresh in the Y frame. Based on the limit counter 233 that counts the number of times, the refresh counter 234 that counts the number of all refreshes in the Y frame, the limit refresh number stored in the limit counter 233 and all the refresh times stored in the refresh counter 234 And a comparison circuit 235 that compares the limit refresh occurrence ratio R obtained in this way with the threshold value stored in the threshold value register 232.
  • the “Y frame” (“Y” is an arbitrary positive integer) stored in the Y frame register 231 represents a period retroactive from a certain point in time, and the numerical value of “Y” is large in the retroactive period. It gets longer.
  • the period specified by the Y frame in this embodiment will be described later.
  • the timing control circuit 230 performs a forced refresh based on the forced refresh signal Sfrf transmitted from the host 90, or performs a refresh based on a balance limit hit signal Sbh provided from a polarity deviation management circuit 250 described later. In any refresh, the timing control circuit 230 outputs the refresh signal Sref to the polarity deviation management circuit 250 and the polarity inversion control circuit 270. The timing control circuit 230 outputs the vertical synchronization signal Vsync from the host 90 to the polarity deviation management circuit 250 every time it receives the vertical synchronization signal Vsync.
  • the refresh performed by the timing control circuit 230 based on the balance limit hit signal Sbh received from the polarity deviation management circuit 250 is called “limit refresh” or “unintentional refresh”, and the balance limit hit signal Sbh is called “limit hit signal”.
  • the polarity bias management circuit 250 includes a counter 260 (referred to as “balance counter”) for holding the polarity bias value obtained based on the vertical synchronization signal Vsync given from the timing control circuit 230.
  • the polarity bias value held in the balance counter 260 is represented by the symbol “Nb”.
  • the polarity bias management circuit 250 receives the vertical synchronization signal Vsync by the polarity bias value Nb held in the balance counter 260 based on the polarity signal Spl described later. Is added or subtracted.
  • the polarity deviation management circuit 250 increments or decrements the polarity deviation value Nb stored in the balance counter 260 by “1” every time the polarity signal Spl is given from the polarity inversion control circuit 270.
  • the polarity bias value Nb becomes “positive value”, becomes “0”, or becomes “negative value”.
  • Limit values are set in advance for such a polarity bias value Nb, and when the polarity bias value Nb reaches either the upper limit value or the lower limit value, the polarity bias management circuit 250
  • the balance limit hit signal Sbh is output to the timing control circuit 230.
  • the timing control circuit 230 Each time the timing control circuit 230 receives the balance limit hit signal Sbh from the polarity deviation management circuit 250, the timing control circuit 230 counts and stores the number of receptions by the limit counter 233 and the refresh counter 234, respectively. Further, every time the forced refresh signal Sfrf is received from the host 90, the timing control circuit 230 counts and stores the number of receptions by the refresh counter 234. That is, the refresh counter 234 counts and stores the total number of receptions of the balance limit hit signal Sbh and the forced refresh signal Sfrf.
  • the timing control circuit 230 receives the balance limit hit signal Sbh from the polarity deviation management circuit 250, the timing control circuit 230 receives the balance limit hit signal Sbh stored in the limit counter 233 and the balance limit stored in the refresh counter 234.
  • the total reception count of the hit signal Sbh and the forced refresh signal Sfrf is read out, and the generation rate R is obtained by the following equation (1).
  • R the number of receptions of the balance limit hit signal / (the number of receptions of the balance limit hit signal + the number of receptions of the forced refresh signal) (1)
  • the occurrence ratio R obtained by the equation (1) is compared with the threshold value stored in the threshold value register 232 by the comparison circuit 235.
  • the timing control circuit 230 determines that the generation ratio R is smaller than the threshold value
  • the timing control circuit 230 generates a refresh signal Sref for updating the image displayed on the display unit 500, and the polarity inversion control circuit 270. And output to the polarity deviation management circuit 250.
  • the timing control circuit 230 when it is determined that the generation rate R is equal to or greater than the threshold, the timing control circuit 230 not only generates the refresh signal Sref and outputs it to the polarity inversion control circuit 270 and the polarity bias management circuit 250 but also generates the generation rate R.
  • the polarity signal Spl for inverting the polarity of the refresh performed immediately before is generated.
  • the polarity signal Spl is generated and output to the selector 220, the source driver 310, and the polarity bias management circuit 250.
  • the selector 220 operates as follows when the polarity signal Spl is given from the polarity inversion control circuit 270. That is, if the negative gamma circuit 420 is selected in the previous refresh, the positive gamma circuit 410 is selected in the current limit refresh, and if the positive gamma circuit 410 is selected in the previous refresh, the negative gamma circuit 410 is selected in the current refresh. The gamma circuit 420 is selected. As a result, regardless of the polarity bias value Nb, if a positive data voltage is generated in the previous refresh, a negative data voltage is generated in the current refresh, and a negative data voltage is generated in the previous refresh. If generated, a positive data voltage is generated in the current refresh.
  • the source driver 310 operates as follows when the polarity signal Spl for inverting refresh is supplied from the polarity inversion control circuit 270. That is, if the selector 220 selects the positive gamma circuit 410, a positive data voltage is generated, so the source driver 310 selects a positive amplifier that amplifies the positive data voltage. If the negative gamma circuit 420 is selected, a negative data voltage is generated. Therefore, the source driver 310 selects a negative amplifier that amplifies the negative data voltage. As a result, the positive data voltage is amplified by the positive polarity amplifier and the negative data voltage is amplified by the negative polarity amplifier. Therefore, the data voltage applied to the liquid crystal layer of the pixel forming unit 10 at the last refresh time.
  • a voltage with a different polarity is applied.
  • a data voltage obtained by inverting the polarity of the data voltage applied in the previous refresh is applied to the liquid crystal layer of the pixel forming unit 10.
  • refresh is performed to invert the polarity every time the balance limit hit signal Sbh or the forced refresh signal Sfrf is given to the timing control circuit 230.
  • the polarity deviation management circuit 250 operates as follows when the polarity signal Spl is given from the polarity inversion control circuit 270 and the vertical synchronization signal Vsync is next given from the timing control circuit 230. That is, when the polarity bias value Nb is incremented by “1” so as to approach “0” at the last refresh, the next time the vertical synchronization signal Vsync is given from the timing control circuit 230, the polarity bias value Nb is Decrement by "1" to move away from "0".
  • the polarity bias value Nb is decremented by “1” so as to be away from “0” at the previous refresh
  • the vertical synchronization signal Vsync is given from the timing control circuit 230
  • the polarity bias value Nb becomes “0”.
  • "1” is incremented so as to approach “.”
  • the polarity bias value alternately repeats “1” approaching “0” or moving away from “0”.
  • the timing control circuit 230 when the balance limit hit signal Sbh is given from the polarity deviation management circuit 250 to the timing control circuit 230, the timing control circuit 230 generates a refresh signal Sref and sends it to the polarity deviation management circuit 250 and the polarity inversion control circuit 270. In addition, the generation frequency signal Sr is supplied to the polarity inversion control circuit 270.
  • the polarity deviation management circuit 250 When the refresh signal Sref is given to the polarity deviation management circuit 250, the polarity deviation management circuit 250 reads the polarity deviation value Nb stored in the balance counter 260 and gives it to the polarity inversion control circuit 270. At this time, since the occurrence frequency signal Sr is supplied to the polarity inversion control circuit 270, the polarity inversion control circuit 270 indicates that the polarity bias value Nb is either “positive value” or “negative value”. And a polarity signal Spl for making the polarity bias value close to “0” is generated. The polarity signal Spl generated in this way is given to the selector 220, the source driver 310, and the polarity bias management circuit 250.
  • the selector 220 selects the positive gamma circuit 410 or the negative gamma circuit 420 so that the polarity bias value Nb approaches “0” based on the polarity signal Spl. . That is, if the polarity deviation value Nb is “positive value”, the negative gamma circuit 420 is selected, and if it is “negative value”, the positive gamma circuit 410 is selected. Thus, when the polarity bias value Nb is “positive value”, a negative data voltage is generated, and when the polarity bias value Nb is “negative value”, a positive data voltage is generated.
  • the source driver 310 When the source driver 310 is supplied with the polarity signal Spl from the polarity inversion control circuit 270, the source driver 310 selects an amplifier having the same polarity as the polarity of the data voltage. As a result, the positive data voltage is amplified by the positive polarity amplifier, and the negative data voltage is amplified by the negative polarity amplifier. As a result, when the polarity bias value Nb is “positive value”, a negative data voltage is applied to the liquid crystal layer of the pixel forming unit 10, and when the polarity bias value Nb is “negative value”, the positive polarity Is applied to the liquid crystal layer of the pixel formation unit 10.
  • the polarity bias management circuit 250 When the polarity bias management circuit 250 receives the polarity signal Spl from the polarity inversion control circuit 270, the polarity bias value Nb approaches “0” when the vertical synchronization signal Vsync is next applied from the timing control circuit 230. Further, the polarity bias value Nb held in the balance counter 260 is incremented by 1 or decremented. That is, when the polarity bias value Nb is “positive value”, it is decremented by 1, and when the polarity bias value Nb is “negative value”, it is incremented by “1”. Thus, when the next forced refresh signal Sfrf is given from the host 90, the timing control circuit 230 generates the refresh signal Sref and gives it to the polarity deviation management circuit 250 and the polarity inversion control circuit 270.
  • the input image data is input to the positive gamma circuit 410. If the polarity bias value Nb is controlled to decrease, the negative polarity gamma circuit 420 is supplied.
  • the image data constituting one display screen includes not only positive image data but also the same number of negative image data. Accordingly, when attention is paid to other pixel forming units 10 to which negative polarity image data is input on the same display screen, when the control is performed in the direction in which the polarity bias value Nb is increased, the input image data is converted to a negative polarity gamma circuit.
  • the polarity bias value Nb is supplied to the positive gamma circuit 410.
  • the polarity deviation of the voltage applied to the liquid crystal layer can be matched with the polarity deviation value Nb managed by the polarity deviation management circuit 250.
  • the vertical refresh signal Vsync supplied from the host 90 to the polarity deviation management circuit 250 is counted by the balance counter 260, and the limit refresh performed when the count value exceeds the limit value has been described.
  • the forced refresh signal Sfrf for performing the forced refresh may be given from the host 90 to the timing control circuit 230.
  • the occurrence rate R never exceeds the threshold from the above equation (1).
  • the forced refresh is performed by inverting the polarity of the immediately preceding refresh, as in the case described above. For this reason, the description of the operation of the display control unit 200 in the forced refresh is omitted.
  • high frequency driving in which an image is updated every frame period corresponds to a case where forced refresh is continuously performed. For this reason, the description of the operation of the display control unit 200 in high frequency driving is also omitted.
  • FIG. 4 is a diagram showing a change in the polarity bias value Nb when the refresh is repeated in the conventional liquid crystal display device.
  • forced refresh is represented by a black circle and limit refresh is represented by a white circle.
  • the three periods T1 to T3 shown in FIG. 4 indicate a high frequency driving period T1, a pause frame period T2, and a limit refresh period T3, respectively.
  • the high frequency drive period T1 since the polarity is inverted every frame period by the high frequency drive, the polarity bias value Nb is repeatedly incremented or decremented by “1” in the vicinity of “0”.
  • the polarity bias value Nb continuously increases in the negative direction due to pause driving.
  • the polarity bias management circuit 250 performs timing control on the balance limit hit signal Sbh in order to perform limit refresh. This is applied to the circuit 230.
  • the timing control circuit 230 When receiving the balance limit hit signal Sbh, the timing control circuit 230 generates a refresh signal Sref and outputs it to the polarity inversion control circuit 270 and the polarity bias management circuit 250. Thereby, limit refresh is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • the timing control circuit 230 In order to perform forced refresh based on the forced refresh signal Sfrf supplied from the host 90, the timing control circuit 230 generates the refresh signal Sref and supplies it to the polarity inversion control circuit 270 and the polarity bias management circuit 250. As a result, the data voltage corresponding to the image data DV with the polarity reversed in the negative direction is written to the pixel forming unit 10.
  • the polarity bias management circuit 250 outputs a balance limit hit signal Sbh to the timing control circuit 230 in order to perform limit refresh.
  • the timing control circuit 230 generates a refresh signal Sref and supplies it to the polarity inversion control circuit 270 and the polarity bias management circuit 250. Thereby, limit refresh is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • forced refresh and limit refresh are alternately repeated at each time point.
  • limit refresh is performed 6 times
  • forced refresh is performed 5 times, so the total number of these refreshes is 11 times.
  • FIG. 5 is a diagram showing a change in the polarity bias value Nb when a specific refresh is performed in the liquid crystal display device 100 according to the present embodiment. Similar to the case shown in FIG. 4, in FIG. 5, forced refresh (intended refresh) is represented by a black circle, limit refresh (unintentional refresh) is represented by a white circle, and specific refresh is represented by an asterisk.
  • Three periods T1 to T3 indicate a high frequency drive period, a pause frame period, and a limit refresh period, respectively. Of these periods, the high frequency drive period T1 and the pause frame period T2 are the same as those in the conventional liquid crystal display device. Since it is the same, the description is abbreviate
  • a Y frame representing a certain period is set in the Y frame register 231.
  • the Y frame represents a period for determining whether or not to reverse the polarity in the forced refresh, and represents a period from the final determination time point (time point t4 in FIG. 5) to a certain time point in the past. .
  • the liquid crystal display device 100 determines whether or not to perform the specific refresh during the period specified by the Y frame.
  • the polarity bias management circuit 250 When the polarity bias value Nb reaches a preset lower limit at time t0 of the limit refresh period T3, the polarity bias management circuit 250 outputs a balance limit hit signal Sbh to the timing control circuit 230.
  • the timing control circuit 230 When receiving the balance limit hit signal Sbh, the timing control circuit 230 generates a refresh signal Sref and supplies it to the polarity inversion control circuit 270 and the polarity bias management circuit 250. Thereby, limit refresh for inverting the polarity is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • the timing control circuit 230 obtains the count value of the limit counter 233 that counts the number of receptions of the balance limit hit signal Sbh, and the count value of the refresh counter 234 that counts the number of receptions of the forced refresh signal Sfrf and the balance limit hit signal Sbh.
  • the occurrence rate R of limit refresh is obtained, and the occurrence rate R is compared with a threshold value set in advance in the threshold value register 232 (60% in this embodiment).
  • the count value of the refresh counter 234 is 1, and the count value of the limit counter 233 is 1, so the generation rate R is 50% from the above equation (1).
  • the threshold value of the threshold value register 232 is 60%. For this reason, it is determined that the generation ratio R is smaller than the threshold value, and the timing control circuit 230 outputs only the refresh signal Sref and does not output the generation frequency signal Sr.
  • the timing control circuit 230 When the forced refresh signal Sfrf is given from the host 90 at time t1, the timing control circuit 230 generates the refresh signal Sref and performs polarity inversion in order to perform forced refresh based on the image data DV transmitted from the frame memory 210. This is given to the control circuit 270 and the polarity deviation management circuit 250. As a result, forced refresh that inverts the polarity is performed, and a negative data voltage corresponding to the image data DV is written into the pixel forming unit 10. At this time, the polarity deviation management circuit 250 decrements the polarity deviation value Nb held in the balance counter 260 by “1” based on the polarity signal Spl.
  • the polarity bias management circuit 250 outputs a balance limit hit signal Sbh to the timing control circuit 230.
  • the timing control circuit 230 When receiving the balance limit hit signal Sbh, the timing control circuit 230 generates a refresh signal Sref and supplies it to the polarity inversion control circuit 270 and the polarity bias management circuit 250. Thereby, limit refresh for inverting the polarity is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • the timing control circuit 230 counts the count value of the limit counter 233 that counts the number of receptions of the balance limit hit signal Sbh, and the count value of the refresh counter 234 that counts the number of receptions of the forced refresh signal Sfrf and the balance limit hit signal Sbh. Is substituted into the above equation (1) to determine the limit refresh occurrence rate R, and the occurrence rate R is compared with a threshold value preset in the threshold register 232.
  • the count value of the refresh counter 234 is “3” and the count value of the limit counter 233 is “2”, so the generation rate R is about 67% from the above equation (1).
  • the threshold value of the threshold value register 232 is 60%.
  • the generation ratio R is determined to be equal to or greater than the threshold value, and the timing control circuit 230 generates the refresh signal Sref and the occurrence frequency signal Sr. Then, the refresh signal Sref is output to the polarity deviation management circuit 250 and the polarity inversion control circuit 270, and the generation frequency signal Sr is output to the polarity inversion control circuit 270.
  • the timing control circuit 230 When the forced refresh signal Sfrf is given from the host 90 at time t3, the timing control circuit 230 generates the refresh signal Sref based on the image data DV transmitted from the frame memory 210, and the polarity inversion control circuit 270 and the polarity bias management. This is applied to the circuit 250.
  • the polarity inversion control circuit 270 performs forced refresh that does not invert the polarity based on the occurrence frequency signal Sr given from the timing control circuit 230 at time t2.
  • Such forced refresh that does not reverse the polarity is referred to as “characteristic refresh”.
  • the polarity inversion control circuit 270 generates a polarity signal Spl for performing a specific refresh and supplies the polarity signal Spl to the selector 220, the source driver 310, and the polarity bias management circuit 250. Since the limit refresh at time t2 is a positive refresh, the selector 220 selects the positive gamma circuit 410 based on the polarity signal Spl, and the source driver 310 amplifies the data voltage by the positive amplifier. Thereby, also at the time point t3, as in the case of the time point t2, the positive data voltage corresponding to the image data DV is written in the pixel forming unit 10. The polarity deviation management circuit 250 increments the polarity deviation value Nb by “1” based on the polarity signal Spl.
  • the timing control circuit 230 When the forced refresh signal Sfrf is given from the host 90 at time t4, the timing control circuit 230 generates the refresh signal Sref based on the image data DV transmitted from the frame memory 210, and the polarity inversion control circuit 270 and the polarity bias management. This is applied to the circuit 250. As a result, forced refresh that inverts the polarity is performed, and a negative data voltage corresponding to the image data DV is written into the pixel forming unit 10. At this time, the polarity deviation management circuit 250 decrements the polarity deviation value Nb held in the balance counter 260 by “1” based on the polarity signal Spl.
  • the timing control circuit 230 When the forced refresh signal Sfrf is given from the host 90 at time t5, the timing control circuit 230 generates the refresh signal Sref based on the image data DV transmitted from the frame memory 210, and the polarity inversion control circuit 270 and the polarity bias management circuit. 250. As a result, forcible refresh that inverts the polarity is performed, and a positive data voltage corresponding to the image data DV is written to the pixel forming unit 10, and at the same time, the polarity bias value Nb held in the balance counter 260 is set to “1”. Increment by ".
  • the forced refresh that inverts the polarity is performed, and the data voltage corresponding to the negative image data DV is written to the pixel forming unit 10 at the same time as it is written, and at the same time to the balance counter 260.
  • the held polarity bias value Nb is decremented by “1”.
  • FIG. 6 is a diagram showing power consumption in a conventional liquid crystal display device. As shown in FIG. 6, from time t1 to time t4 of the high-frequency driving period T1, forced refresh is performed four times in a short cycle, and power for performing refresh is consumed each time. Since pause driving is performed in the next pause frame period T2, power for refreshing is not consumed.
  • FIG. 7 is a diagram illustrating power consumption in the liquid crystal display device 100 according to the present embodiment. 7 shows a period from the high-frequency driving period T1 shown in FIG. 7 and its final determination time point (time point t4 in FIG. 5) to a certain time point going back in the past. In this case, the liquid crystal display device 100 determines whether or not to perform the specific refresh during the period specified by the Y frame. The period from the final determination time point (time point t4 in FIG. 5) to a certain time point going back in the past is shown. In this case, the liquid crystal display device 100 determines whether or not to perform the specific refresh during the period specified by the Y frame.
  • the period from the final determination time point (time point t4 in FIG. 5) to a certain time point going back in the past is shown.
  • the liquid crystal display device 100 determines whether or not to perform the specific refresh during the period specified by the Y frame.
  • the period from the final determination time point (time point t4 in FIG. 5) to a certain time point going back in the past is shown.
  • the liquid crystal display device 100 determines whether or not to perform the specific refresh during the period specified by the Y frame.
  • the power consumption in the pause frame period T2 is the same as that shown in FIG.
  • the liquid crystal display device 100 can reduce power consumption as compared with the conventional liquid crystal display device in the limit refresh period T3.
  • the liquid crystal display device 100 when forced refresh is performed five times, for example, a Y frame that is a certain period is set, and the limit refresh occurrence rate R in the Y frame is equal to or greater than a predetermined threshold. Specific refresh is performed without inverting the polarity. As a result, the polarity bias value Nb moves away from the lower limit, which is the limit value, and does not reach the lower limit. For this reason, it is not necessary to perform limit refresh, and the number of limit refreshes can be reduced. As a result, the total power consumption by refresh in the limit refresh period T3 can be reduced as compared with the conventional case.
  • the Y frame register 231, the threshold register 232, the limit counter 233, the refresh counter 234, and the comparison circuit 235 are used to determine whether or not to perform specific refresh. In spite of being good, it is difficult for erroneous determination to reverse the polarity. Thereby, it can suppress that limit refresh is performed again and power consumption increases.
  • the threshold value set in the threshold value register 232 is 60%. However, the threshold value may be larger or smaller. If the threshold value is increased, the time point for performing the specific refresh can be delayed, and if the threshold value is decreased, the time point for performing the specific refresh can be advanced.
  • the generation ratio R is obtained by the above equation (1).
  • the generation ratio R may be obtained by the following formula (2), for example, or may be obtained by another method.
  • R number of receptions of balance limit hit signal / number of receptions of forced refresh signal (2)
  • the refresh counter 234 counts the number of times the forced refresh signal is received.
  • FIG. 8 is a block diagram showing a configuration of the display control unit 201 included in the liquid crystal display device according to the second embodiment of the present invention.
  • the display control unit 201 of the present embodiment has substantially the same configuration as the display control unit 200 of the first embodiment shown in FIG. 3, but the configuration of the timing control circuit 280 is different. Therefore, the configuration of the timing control circuit 280 will be described, and the description of other configurations will be omitted.
  • the timing control circuit 280 does not require the refresh counter 234 included in the timing control circuit 230 shown in FIG.
  • the threshold value register 232 stores a threshold value of the number of occurrences instead of the threshold value of the occurrence rate R. Therefore, as shown in FIG. 9, for example, the Y frame represents a period from a time point t4 to a certain point in the pause frame period T2 that goes back to the past. In this case, the liquid crystal display device 100 determines whether or not to perform the specific refresh during the period specified by the Y frame.
  • threshold register 232 of the present embodiment for example, “2” is stored as a threshold for the number of occurrences. However, if a number of occurrences of 1 to 5 is stored, it is defined by the Y frame. The characteristic refresh is performed during the period.
  • FIG. 9 is a diagram illustrating a change in the polarity bias value Nb when a specific refresh is performed in the liquid crystal display device 100 according to the present embodiment. Also in FIG. 9, similarly to the case shown in FIG. 5, the high frequency driving period T1 to the limit refresh period T3 indicate a high frequency driving period, a pause frame period and a limit refresh period, respectively, and a Y frame is set.
  • the timing control circuit 280 receives the balance limit hit signal Sbh from the polarity bias management circuit 250, generates the refresh signal Sref, and the polarity inversion control circuit 270 and the polarity Output to the bias management circuit 250.
  • the timing control circuit 280 counts the count value of the limit counter 233 that counts the number of receptions of the balance limit hit signal Sbh, that is, the number of occurrences of limit refresh, and the threshold value of the number of occurrences of limit refresh that is preset in the threshold register 232. Compare In this case, the number of occurrences of limit refresh is “1”, and the threshold for the number of occurrences is “2”. Therefore, the timing control circuit 280 compares them with the comparison circuit 235, determines that the number of occurrences of limit refresh is smaller than the threshold, and outputs only the refresh signal Sref. Thereby, limit refresh for inverting the polarity is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • forced refresh is performed based on the image data DV transmitted from the frame memory 210.
  • forced refresh that reverses the polarity is performed, and a negative data voltage corresponding to the image data DV is written into the pixel forming unit 10.
  • the polarity deviation management circuit 250 increments the polarity deviation value Nb held in the balance counter 260 by “1” based on the polarity signal Spl generated at the time point t0.
  • the polarity bias management circuit 250 When the polarity bias value Nb reaches a preset lower limit at time t2, the polarity bias management circuit 250 outputs a balance limit hit signal Sbh to the timing control circuit 280.
  • the timing control circuit 280 receives the balance limit hit signal Sbh, the timing control circuit 280 generates a refresh signal Sref and supplies it to the polarity inversion control circuit 270 and the polarity bias management circuit 250.
  • the timing control circuit 280 compares the count value of the limit counter 233 that counts the number of times the balance limit hit signal Sbh is received with the threshold value set in advance in the threshold register 232.
  • the count value of the limit counter 233 is “2”
  • the threshold value of the number of occurrences of the threshold register 232 is “2”. For this reason, since the count value of the limit counter 233 is determined to be equal to or greater than the threshold value, the timing control circuit 230 generates the refresh signal Sref and the occurrence frequency signal Sr.
  • the refresh signal Sref is output to the polarity deviation management circuit 250 and the polarity inversion control circuit 270, and the generation frequency signal Sr is output to the polarity inversion control circuit 270.
  • limit refresh for inverting the polarity is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • the polarity deviation management circuit 250 decrements the polarity deviation value Nb held in the balance counter 260 by “1” based on the polarity signal Spl generated at the time point t1.
  • the forced refresh is performed based on the image data DV transmitted from the frame memory 210.
  • the occurrence frequency signal Sr is given to the polarity inversion control circuit 270 because it is determined that the number of occurrences of limit refresh is equal to or greater than the threshold at time t2. Therefore, at the time t3, unlike the case at the time t1, the polarity of the data voltage held in each pixel forming unit 10 is not inverted, the positive specific refresh is performed, and the positive polarity according to the image data DV is performed. A data voltage is written into the pixel formation unit 10.
  • the polarity bias value Nb Since positive specific refresh was performed at time t3, the polarity bias value Nb is incremented by “1” at time t4. For this reason, the polarity bias value Nb comes away from the lower limit and approaches “0”. As a result, the polarity bias value Nb does not reach the lower limit even if the negative polarity and positive polarity forced refresh are alternately performed from time t4 to time t6. As a result, from time t4 to time t6, negative polarity forced refresh and positive polarity forced refresh are alternately performed, and negative or positive data voltages corresponding to the image data DV are alternately written to the pixel forming unit 10. It is.
  • the same effect as in the case of the first embodiment can be achieved. Further, when determining whether or not to perform the specific refresh, the number of times the limit refresh signal is received is directly compared with the threshold value, so that the refresh counter 234 is not necessary as compared with the case of the first embodiment. As a result, the circuit configuration of the timing control circuit 280 is simplified, and the manufacturing cost of the liquid crystal display device can be reduced.
  • FIG. 10 is a block diagram showing a configuration of the display control unit 202 included in the liquid crystal display device according to the third embodiment of the present invention.
  • the display control unit 202 of this embodiment is substantially the same as the configuration of the display control unit 200 of the first embodiment shown in FIG. 3, but the configuration of the timing control circuit 290 is different. Therefore, the configuration of the timing control circuit 290 will be described, and description of other configurations will be omitted.
  • the timing control circuit 290 includes a Z frame register 237 for storing Z frames, and an NREF counter 236 that counts the number of frames that are not refreshed. If the number of frames that are not refreshed counted by the NREF counter 236 reaches a predetermined value, the liquid crystal display device performs refreshing (referred to as “periodic refreshing”) even if the host 90 does not receive image data DV.
  • periodic refreshing a predetermined period
  • the other registers and counters provided in the timing control circuits 230 and 280 of the first and second embodiments are not provided.
  • Z in the Z frame also represents a positive integer like “Y” in the Y frame, and the length of the period differs depending on the value of Z. The larger the value of Z, the longer the period.
  • the Y frame represents a period before the certain point in time, whereas the Z frame represents a period beyond the point immediately after the limit refresh is first performed.
  • the first limit refresh is not included in the Z frame, and if the number of limit refreshes is included even once in the Z frame period, the characteristic refresh is performed. Therefore, the timing control of the first and second embodiments is performed.
  • the threshold register 232, limit counter 233, refresh counter 234, and comparison circuit 235 included in the circuits 230 and 280 are not included.
  • FIG. 11 is a diagram illustrating a change in the polarity bias value Nb when a specific refresh is performed in the liquid crystal display device according to the present embodiment.
  • the three periods T1 to T3 indicate a high frequency drive period, a pause frame period, and a limit refresh period, respectively.
  • the timing control circuit 290 At the time t0, when the polarity bias value Nb reaches the lower limit, the timing control circuit 290 generates a refresh signal and supplies it to the polarity inversion control circuit 270 and the polarity bias management circuit 250. Thereby, limit refresh for inverting the polarity is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • the time point t0 since the first limit refresh is performed at the time point t0, the time point t0 is not included in the Z frame, and the period from immediately after that to the time point t6 is set as the Z frame. To do.
  • forced refresh is performed based on the image data DV transmitted from the frame memory 210. Further, the limit refresh at time t0 is not a refresh of the Z frame. For this reason, at time t1, forced refresh that reverses the polarity is performed, and a data voltage corresponding to the negative image data DV is written into the pixel forming unit 10. Further, since the occurrence frequency signal Sr is not given to the polarity inversion control circuit 270 at the time point t0, the polarity deviation value Nb of the balance counter 260 is decremented by “1” so as to be away from “0”.
  • the polarity bias management circuit 250 When the polarity bias value Nb reaches the preset lower limit for the first time at time t2, the polarity bias management circuit 250 outputs the balance limit hit signal Sbh to the timing control circuit 280.
  • the timing control circuit 280 receives the balance limit hit signal Sbh, the timing control circuit 280 generates a refresh signal Sref and outputs the refresh signal Sref to the polarity inversion control circuit 270 and the polarity deviation management circuit 250, and also outputs the occurrence frequency signal Sr to the polarity inversion control circuit 270. .
  • limit refresh for inverting the polarity is performed, and the data voltage held in each pixel forming unit 10 is rewritten so that the polarity is inverted in the positive direction.
  • the forced refresh since the forced refresh has been performed at time t1, the polarity is inverted, and the polarity bias value Nb of the balance counter 260 is incremented by “1” so as to approach “0”.
  • the polarity inversion control circuit 270 When the forced refresh signal Sfrf is given from the host 90 at time t3, specific refresh is performed based on the image data DV transmitted from the frame memory 210. At this time, the occurrence frequency signal Sr generated by the timing control circuit 290 is given to the polarity inversion control circuit 270 at the time point t2. Thereby, at time t3, unlike the case at time t1, the polarity inversion control circuit 270 generates the polarity signal Spl based on the occurrence frequency signal Sr and outputs the polarity signal Spl to the selector, the source driver, and the polarity bias management circuit 250.
  • the polarity of the positive data voltage held in each pixel forming unit 10 is not reversed, the specific refresh that does not reverse the polarity is performed, and the data voltage corresponding to the positive image data DV is changed to the pixel forming unit. 10 is written. Further, the polarity bias value Nb of the balance counter 260 is incremented by “1” so as to approach “0”.
  • the polarity bias value Nb reaches the lower limit even when the negative polarity and the positive polarity forced refresh are alternately performed from the time point t4 to the time point t6. Will disappear.
  • the polarity of the data voltage held in each pixel forming unit 10 is alternately inverted, and negative polarity forced refresh and positive polarity forced refresh are alternately performed.
  • the same effect as in the case of the first embodiment can be achieved. Further, when determining whether or not to perform the specific refresh, the Y frame register 231, the threshold register 232, the limit counter 233, the refresh counter 234, and the comparison circuit provided in the timing control circuit 230 of the first embodiment. Since 235 is not necessary, it may be erroneously determined that the polarity should be reversed when the polarity should not be reversed or that the polarity should not be reversed when the polarity should be reversed. . This increases the number of limit refreshes and may increase power consumption. However, the configuration of the timing control circuit 230 can be simplified, so that the manufacturing cost of the liquid crystal display device can be reduced.
  • the timing control circuit 290 when the polarity bias value Nb first reaches the lower limit in the Z frame, the timing control circuit 290 generates the generation frequency signal Sr to perform specific refresh that does not reverse the polarity at the next forced refresh. And output to the polarity inversion control circuit 270.
  • specific refresh may be performed when the polarity bias value Nb reaches the lower limit at the second or third time in the Z frame.
  • the timing control circuit 290 needs to be further provided with a limit counter that counts the number of limit refreshes.
  • the TFT 20 included in the pixel formation portion 10 may be a channel etch type TFT having an oxide semiconductor layer or an etch stop type TFT.
  • the oxide semiconductor layer may be formed of indium gallium zinc oxide, may be formed of a crystalline oxide semiconductor, or may have a stacked structure.
  • FIG. 12 is a diagram showing a configuration of a channel etch type TFT.
  • a gate electrode 22, a gate insulating film 23, an oxide semiconductor layer 24, a source electrode 25, and a drain electrode 26 are stacked on a substrate 21, and a protective film is formed thereon. 27 is formed.
  • a portion of the oxide semiconductor layer 24 that exists above the gate electrode 22 functions as a channel region.
  • an etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source electrode 25 and the drain electrode 26 are disposed in contact with the upper surface of the oxide semiconductor layer 24. Yes.
  • the channel etch TFT is formed, for example, by forming a conductive film for source / drain electrodes on the oxide semiconductor layer 24 and performing a source / drain separation process. In the source / drain separation step, the surface portion of the channel region may be etched.
  • an etch stop layer is formed on the channel region.
  • the lower surfaces of the end portions on the channel side of the source electrode and the drain electrode are located, for example, on the etch stop layer.
  • a conductive film for source / drain electrodes is formed on the oxide semiconductor layer and the etch stop layer.
  • the oxide semiconductor contained in the oxide semiconductor layer of the TFT may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • a crystalline oxide semiconductor a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface, or the like can be used.
  • the oxide semiconductor layer of the TFT may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer, or may include a plurality of crystalline oxide semiconductor layers having different crystal structures.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc).
  • the oxide semiconductor layer is formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor. Note that a channel-etch TFT having an active layer including an oxide semiconductor (OS) such as an In—Ga—Zn—O-based semiconductor is also referred to as a “CE-OS-TFT”.
  • OS oxide semiconductor
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is included in a driving TFT (eg, a driving circuit provided on the same substrate as the display region around the display region including a plurality of pixel circuits). TFT) and a pixel TFT (TFT provided in a pixel circuit).
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer may include, for example, an In—Sn—Zn—O-based semiconductor (eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO).
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included.
  • Al represents aluminum
  • Ti represents titanium
  • Cd represents cadmium
  • Ge germanium
  • Pb represents lead
  • Mg represents magnesium
  • Zr zirconium
  • Hf hafnium.
  • the TFT 20 included in the pixel formation portion 10 is a TFT having a channel layer made of an oxide semiconductor layer.
  • the peripheral circuits such as the source driver and the gate and driver may also be constituted by a TFT having a channel layer made of an oxide semiconductor layer.
  • the present invention is applied to a liquid crystal display device capable of preventing a bias in polarity while suppressing power consumption, and particularly applied to a liquid crystal display device mounted on a portable electronic device.

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Abstract

消費電力を抑制しつつ極性の偏りを防止することが可能な液晶表示装置およびその駆動方法を提供する。　液晶表示装置（１００）において、強制リフレッシュを例えば５回行う場合、一定の期間であるＹフレームを設定し、当該期間におけるリミットリフレッシュの発生割合が所定の閾値を超えたときに、極性を反転させない特定リフレッシュを行う。これにより、極性偏り値Ｎｂが"０"に近づくので、リミットリフレッシュを行う必要がなくなり、リフレッシュの回数が減る。その結果、リミットリフレッシュ期間Ｔ３におけるリフレッシュによる全消費電力を従来と比べて減らすことができる。

Description

液晶表示装置およびその駆動方法
　本発明は、液晶表示装置およびその駆動方法に関し、特に、休止駆動によって画像の表示が可能な液晶表示装置およびその駆動方法に関する。
　スマートフォン、タブレット端末などの携帯型電子機器のディスプレイには、消費電力が少なく、薄型である液晶表示装置が採用されることが多い。このような液晶表示装置の一例として、特許文献１には、表示する画像に応じてリフレッシュレートを変更する液晶表示装置が開示されている。具体的には、液晶表示装置は、動画を表示する際にはリフレッシュレートを上げて駆動し、静止画を表示する際には休止駆動を行うことによって消費電力を低減する。この液晶表示装置は、リフレッシュレートを切り換える際に、各画素形成部に極性の偏りが生じないように、正極性のデータ信号が書き込まれる時間と、負極性のデータ信号が書き込まれる時間とを管理し、両者の時間差が極端に大きくなれば、後述するリミットリフレッシュを行う。このようにして、液晶表示装置は、極性の偏りが極端に大きくならないようにしている。
国際公開第２０１３／１２５４０６号パンフレット
　しかし、特許文献１に記載の液晶表示装置のように、所定の条件を満たしたときにリフレッシュレートを変更する液晶表示装置では、その条件が満たされるまで新たなリフレッシュが行われないので、その間に極性の偏りが生じる。一方、極性の偏りの解消を優先してリミットリフレッシュを繰り返せば、リフレッシュの回数が増加し、消費電力が増大する。
　そこで、本発明は、消費電力を抑制しつつ極性の偏りを防止することが可能な液晶表示装置およびその駆動方法を提供することを目的とする。
　本発明の第１の局面は、入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置であって、
　前記データ電圧を前記液晶層に印加する駆動部と、
　前記データ電圧を保持するように構成された複数の画素形成部を含み、前記データ電圧の極性の偏りを所定期間毎に管理し、前記表示部に表示された画像を更新する強制リフレッシュにおいて前記極性の偏りを解消する方向に前記駆動部を制御する表示制御部とを備え、
　前記表示制御部は、前記極性の偏りを示す極性偏り値があらかじめ設定された限界値に到達したとき、前記画素形成部に保持されている前記データ電圧の極性を反転させるように書き換えると共に、前記極性偏り値が前記限界値に到達した頻度が所定の条件を満たしているか否かを判定し、前記所定の条件を満たしていると判定した場合には、前記所定の条件を満たした直後に行われる前記強制リフレッシュにおいて極性を反転させないで前記データ電圧の書き換えを行うように前記駆動部を制御することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記表示制御部は、
　　前記所定期間毎に前記極性偏り値を求めて管理し、前記極性偏り値が前記限界値に到達したときにはリミットヒット信号を出力する極性偏り管理回路と、
　　前記強制リフレッシュにおいて、前記極性偏り管理回路から出力された前記極性偏り値が前記限界値に到達していない場合には、前記極性偏り値を“０”に近づける方向に制御し、前記極性偏り値が前記限界値に到達した場合には、前記極性偏り値を反転する方向に制御する極性信号を生成して出力する極性反転制御回路と、
　　前記強制リフレッシュを行う強制リフレッシュ信号を受信したときにはリフレッシュ信号を生成し、前記リミットヒット信号を受信した場合にはリミットリフレッシュ信号を生成して、前記極性偏り管理回路および前記極性反転制御回路に与えるタイミング制御回路とを備え、
　前記タイミング制御回路は、前記リミットヒット信号を受信した頻度が前記所定の条件を満たしているか否かを判定し、前記所定の条件を満たしていると判定した場合には、発生頻度信号を生成して前記極性反転制御回路に与え、
　前記極性反転制御回路は、前記発生頻度信号を与えられれば、前記画像データに基づく前記強制リフレッシュを、直前の行われたリフレッシュの極性と同じ極性で行うように制御することを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記タイミング制御回路は、
　　前記リミットヒット信号の受信回数をカウントするリミットカウンタと、前記リミットヒット信号の受信回数の閾値を記憶する閾値レジスタと、前記リミットヒット信号の受信回数と前記閾値とを比較する比較回路とを備え、
　　前記リミットカウンタに記憶されている前記リミットヒット信号の受信回数と前記閾値レジスタに記憶されている前記閾値とを前記比較回路によって比較し、前記リミットヒット信号の受信回数が前記閾値以上であると判定された場合には、前記発生頻度信号を前記極性反転制御回路に出力することを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記タイミング制御回路は、前記強制リフレッシュ信号の受信回数をカウントするリフレッシュカウンタをさらに備え、前記リミットカウンタに記憶されている前記受信回数と前記リフレッシュカウンタに記憶されている前記受信回数とに基づいて発生頻度を求め、前記発生頻度と前記閾値レジスタに記憶されている前記閾値とを前記比較回路によって比較し、前記発生頻度が前記閾値以上と判定された場合には、前記発生頻度信号を前記極性反転制御回路に出力することを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記リフレッシュカウンタは、前記強制リフレッシュ信号の受信回数およびリミットリフレッシュ信号の受信回数をカウントして合計することを特徴とする。
　本発明の第６の局面は、本発明の第３または第４の局面において、
　前記タイミング制御回路は、Ｙフレームの設定期間を記憶するＹフレームレジスタをさらに備え、前記Ｙフレームレジスタから前記Ｙフレームの設定期間を読み出し、前記強制リフレッシュが行われる期間内の任意の時点から過去に遡って前記Ｙフレームを設定し、前記Ｙフレームにおいて発生頻度が前記閾値以上か否かを判定することを特徴とする。
　本発明の第７の局面は、本発明の第２の局面において、
　前記タイミング制御回路は、Ｚフレームの設定期間を記憶するＺフレームレジスタを備え、
　前記タイミング制御回路は、前記極性偏り管理回路からリミットリフレッシュ信号を受信すると、前記Ｚフレームレジスタから前記Ｚフレームの設定期間を読み出して将来に向かって前記Ｚフレームを設定し、前記Ｚフレームにおいて最初のリミットリフレッシュ信号を受信したときに前記発生頻度信号を前記極性反転制御回路に出力することを特徴とする。
　本発明の第８の局面は、本発明の第２の局面において、
　前記極性偏り管理回路は、前記極性偏り値をカウントして保持するバランスカウンタを備え、前記画像データの表す画像を前記表示部に表示するために垂直同期信号が与えられる毎に、前記バランスカウンタに保持されている前記極性偏り値を前記極性信号によって特定された方向に“１”ずつ増加または減少させることを特徴とする。
　本発明の第９の局面は、本発明の第２局面において、
　前記画像データに基づいて正極性の画像データを生成する正極ガンマ回路と負極性の画像データを生成する負極ガンマ回路とをさらに備え、
　前記表示制御部は、前記画像データを前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択するセレクタをさらに備え、
　前記セレクタは、前記画素形成部毎に極性の偏りが生じないように、前記極性反転制御回路から与えられた前記極性信号に基づき、前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択して前記画像データを与えることを特徴とする。
　本発明の第１０の局面は、本発明の第９の局面において、
　前記表示制御部は、入力された前記画像データを格納するフレームメモリをさらに含み、
　前記タイミング制御回路は、前記リフレッシュ信号を前記極性反転制御回路および前記極性偏り管理回路に出力すると共に、前記画像データを読み出すための読出し信号を前記フレームメモリに与え、
　前記フレームメモリは、前記読出し信号を与えられたときに格納されている前記画像データを前記セレクタに出力することを特徴とする。
　本発明の第１１の局面は、本発明の第２の局面において、
　前記画素形成部と前記駆動部とを接続する、前記表示部に形成されたデータ信号線および走査信号線をさらに備え、
　前記画素形成部は、
　　前記データ電圧を保持するための画素容量と、
　　前記走査信号線に制御端子が接続され、前記データ信号線に第１導通端子が接続され、前記画素容量に第２導通端子が接続されたスイッチング素子とを含み、
　前記スイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタを含むことを特徴とする。
　本発明の第１２の局面は、本発明の第１１の局面において、
　前記画素形成部は、酸化物半導体層を有する薄膜トランジスタを含むことを特徴とする。
　本発明の第１３の局面は、本発明の第１２の局面において、
　前記薄膜トランジスタは、チャネルエッチ型薄膜トランジスタであることを特徴とする。
　本発明の第１４の局面は、本発明の第１２の局面において、
　前記酸化物半導体層は、インジウムガリウム亜鉛酸化物で形成されていることを特徴とする。
　本発明の第１５の局面は、本発明の第１２の局面において、
　前記酸化物半導体層は、結晶質酸化物半導体で形成されていることを特徴とする。
　本発明の第１６の局面は、本発明の第１２の局面において、
　前記酸化物半導体層は、積層構造を有することを特徴とする。
　本発明の第１７の局面は、入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置であって、前記データ電圧を前記液晶層に印加するための駆動部と、前記データ電圧を保持するように構成された複数の画素形成部を含み、前記データ電圧の前記極性の偏りを所定期間毎に管理し、前記表示部に表示された画像を更新するフレーム期間における前記データ電圧の前記極性の偏りを解消する方向に前記駆動部を制御する表示制御部とを備える液晶表示装置の駆動方法であって、
　前記極性の偏りを示す極性偏り値があらかじめ設定された限界値に到達したとき、前記画素形成部に保持されている前記データ電圧の極性を反転させるように書き換えるステップと、
　前記極性偏り値が所定の条件を満たしているか否かを判定するステップと、
　前記所定の条件を満たしていると判定された場合に、リミットリフレッシュの直後に行われる前記画像データの更新に基づく強制リフレッシュにおいて極性を反転させないで前記データ電圧の書き換えを行うように前記駆動部を制御するステップとを備えることを特徴とする。
　本発明の第１の局面によれば、極性偏り値があらかじめ設定された限界値に到達したとき、画素形成部に保持されているデータ電圧の極性を反転させるように書き換えると共に、極性偏り値が前記限界値に到達した頻度が所定の条件を満たしているか否かを判定する。その結果、所定の条件を満たしていると判定した場合には、所定の条件を満たした直後に行われる強制リフレッシュにおいて極性を反転させないでデータ電圧の書き換えを行うリフレッシュを行う。これにより、極性偏り値が限界値から遠ざかるので、リミットリフレッシュを行う必要がなくなり、リミットリフレッシュの回数を減らすことができる。その結果、リミットリフレッシュ期間におけるリフレッシュによる全消費電力を従来と比べて減らすことができる。
　本発明の第２の局面によれば、タイミング制御回路は、極性偏り管理回路から出力されるリミットヒット信号を受信した頻度が所定の条件を満たしていると判定した場合には、極性反転制御回路に発生頻度信号を与える。これにより、極性反転制御回路は、直前に行われたリフレッシュの極性と同じ極性で強制リフレッシュを行う。その結果、極性偏り値が限界値から遠ざかるので、リミットリフレッシュを行う必要がなくなり、リミットリフレッシュの回数を減らすことができる。その結果、リミットリフレッシュ期間におけるリフレッシュによる全消費電力を従来と比べて減らすことができる。
　本発明の第３の局面によれば、極性を反転させないリフレッシュを行うか否かを判定する際に、リミットリフレッシュ信号の受信回数をその閾値と直接比較するので、強制リフレッシュ信号を含むリフレッシュ信号の受信回数をカウントするカウンタを設ける必要がない。これにより、タイミング制御回路の回路構成が簡単になるので、液晶表示装置のコストを低減することができる。
　本発明の第４の局面によれば、液晶表示装置において、Ｙフレームレジスタ、閾値レジスタ、リミットカウンタ、リフレッシュカウンタ、および比較回路を用いて、極性を反転させない強制リフレッシュを行うか否かの判定を行うので、極性を反転させない方が良いにもかかわらず、極性を反転させてしまうという誤判定が生じにくくなる。これにより、再びリミットリフレッシュが行われて消費電力が増加することを抑制することができる。
　本発明の第５の局面によれば、リフレッシュカウンタは、強制リフレッシュ信号の受信回数およびリミットリフレッシュ信号の受信回数をカウントして合計する。これにより、リミットリフレッシュの発生頻度をより正確に把握することができる。
　本発明の第６の局面によれば、一定の期間であるＹフレームを設定し、当該Ｙフレームにおけるリミットリフレッシュの発生頻度が所定の閾値以上になったときに、極性を反転させないで強制リフレッシュを行う。これにより、極性偏り値が限界値から遠ざかるので、リミットリフレッシュを行う必要がなくなり、リミットリフレッシュの回数を減らすことができる。その結果、リフレッシュによる全消費電力を従来と比べて減らすことができる。
　本発明の第７の局面によれば、極性を反転させない強制リフレッシュを行うか否かを判定するタイミング制御回路は、本発明の第４および第５の局面の場合と比較してより単純な構成になる。このため、極性を反転させるべきときに反転させないと判定されることにより、リミットリフレッシュの回数が増え消費電力が増加する可能性はあるが、液晶表示装置の製造コストを安価に抑えることができる。
　本発明の第８の局面によれば、垂直同期信号を与えられる毎に、バランスカウンタに保持されている極性偏り値を極性信号によって特定された方向に“１”ずつインクリメントする。これにより、極性偏り管理回路は、画素形成部に生じた電荷の偏りと対応させて極性偏り値を確実にカウントすることができる。
　本発明の第９の局面によれば、セレクタによって選択可能な正極性の画像データを生成するための正極ガンマ回路と、負極性の画像データを生成するための負極ガンマ回路とが設けられている。そこで、正極性の画像データが与えられる１つの画素形成部に着目し、極性偏り値を増加させる方向に制御する場合には、入力された画像データを正極ガンマ回路に与え、極性偏り値を減少させる方向に制御する場合には負極ガンマ回路に与える。なお、１つの表示画面を構成する画像データには、正極性の画像データだけでなく、それと同数の負極性の画像データが存在する。このため、負極性の画像データが与えられる他の画素形成部に注目すれば、極性偏り値を増加させる方向に制御する場合には、入力された画像データを負極ガンマ回路に与え、極性偏り値を減少させる方向に制御する場合には正極ガンマ回路に与える。これにより、いずれの場合も、液晶層に印加される電圧の極性の偏りを、極性偏り管理回路で管理される極性偏り値と一致させることができる。
　本発明の第１０の局面によれば、ホストから送信される画像データはフレームメモリに格納され、タイミング制御回路からリフレッシュ信号が出力されるときに読出し信号を与えることによって画像データを読み出すことができる。これにより、表示部に表示される画像を更新する際に画像データをフレームメモリから読み出すことができるので、画像の更新を容易に行うことができる。
　本発明の第１１の局面によれば、アクティブマトリクス型の液晶表示装置における各画素形成部のスイッチング素子として、酸化物半導体によりチャネル層が形成された薄膜トランジスタが使用される。これにより、薄膜トランジスタのオフリーク電流が大幅に低減され、各画素形成部の画素容量に書き込まれた電圧はより長期間保持される。また、交流電圧を印加することによって、オフ信号の入力時点以後の駆動部の制御によって液晶層への印加電圧の極性の偏りを低減することができる。したがって、休止駆動および低周波駆動を行う場合には、フリッカーの発生などを抑制しつつ、画像表示のための消費電力を大幅に低減することができる。
　本発明の第１２～第１６のいずれかの局面によれば、酸化物半導体層を有する薄膜トランジスタを用いることにより、表示品位を保ちながら、表示パネルの駆動回数を大幅に削減し、表示装置の消費電力を大幅に削減することができる。
　本発明の第１７の局面によれば、第１の発明と同様の効果を達成することができる。
液晶表示装置の休止駆動を説明するためのタイミングチャートである。 本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 本実施形態の液晶表示装置に含まれる表示制御部の構成を示すブロック図である。 従来の液晶表示装置において、リフレッシュを繰り返したときの極性偏り値の変化を示す図である。 本発明の第１の実施形態に係る液晶表示装置において、特定リフレッシュを行ったときの極性偏り値の変化を示す図である。 従来の液晶表示装置における消費電力を示す図である。 本発明の第１の実施形態に係る液晶表示装置における消費電力を示す図である。 本発明の第２の実施形態に係る液晶表示装置に含まれる表示制御部の構成を示すブロック図である。 本発明の第２の実施形態に係る液晶表示装置において、特定リフレッシュを行ったときの極性偏り値の変化を示す図である。 本発明の第３の実施形態に係る液晶表示装置に含まれる表示制御部の構成を示すブロック図である。 本発明の第３の実施形態に係る液晶表示装置において、特定リフレッシュを行ったときの極性偏り値の変化を示す図である。 チャネルエッチ型ＴＦＴの構成を示す図である。
＜０．基礎検討＞
　本発明において問題となる、液晶層に印加する電圧の極性の偏り（単に「極性の偏り」ともいう）は休止駆動によって生じるので、まず休止駆動について説明する。図１は、液晶表示装置の休止駆動を説明するためのタイミングチャートである。この例では、１フレーム期間に１画面分のデータ電圧の書込みが行われ、その後の５９フレーム期間にはデータ電圧の書込みが休止される。すなわち、１個のリフレッシュフレーム期間と５９個の休止フレーム期間（休止駆動期間）とが交互に現れるように液晶表示装置の表示部が駆動される。したがって、リフレッシュレートは１Ｈｚであり、リフレッシュ周期は１秒である。
　この例では、リフレッシュフレーム期間毎に画素形成部に書き込むべきデータ電圧の極性が反転される。図１において、電圧極性Ａは、一つの画素形成部に書き込まれたデータ電圧（すなわち当該画素形成部内の画素容量に保持される電圧）の極性を示しており、電圧極性Ｂは、同一フレーム期間において他の画素形成部に書き込まれた、データ電圧の極性を示している。図１に示す電圧極性ＡおよびＢからわかるように、各画素形成部内の画素容量に保持されるデータ電圧の極性は１秒毎に反転されるので、液晶層に印加されるデータ電圧の極性も１秒毎に反転される。これにより、液晶層に印加されるデータ電圧の極性の反転周期（単に「反転周期」という）は、休止駆動を行わない通常の液晶表示装置における反転周期である１フレーム期間（１６．６７ｍｓ）に比べて非常に長い。
　液晶表示装置は液晶層に電圧を印加して、液晶層の光透過率を制御することで画像を表示する。この液晶層への印加電圧に直流成分が含まれると、当該液晶層内における不純物イオンの偏在により電荷の蓄積（「電荷の偏り」ともいう）が生じ、その結果、フリッカーや残像などによる表示不良が発生する。このような表示不良の発生を抑制するために、液晶表示装置では交流駆動が行われる。交流駆動を行えば、図１に示される電圧極性ＡおよびＢのように、液晶層への印加電圧の極性を所定期間毎に（典型的には１フレーム期間毎に）反転することにより当該液晶層への印加電圧の時間的平均値（または積分値）を実質的に“０”にすることができる。
　また、極性の偏りとは、画素形成部に正極性のデータ電圧が保持される時間の総和と、当該画素形成部に負極性のデータ電圧が保持される時間の総和との差をいう。例えば１フレーム期間を単位として表現する場合には、この極性の偏りの程度は、液晶層における同一位置に対し正極性の電圧が印加されるフレーム期間の総和と負極性の電圧が印加されるフレーム期間の総和との差によって表され、この差が“０”であれば極性の偏りがないといえる。なお、「電荷の偏り」は「極性の偏り」に対応し、両者は同じ状態を表している。
＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図２は、本発明の第１の実施形態に係る液晶表示装置１００の構成を示すブロック図である。この液晶表示装置１００は、表示制御部２００、駆動部３００、ガンマ部４００および表示部５００を備えている。駆動部３００は、データ信号線駆動回路としてのソースドライバ３１０と走査信号線駆動回路としてのゲートドライバ３２０とを含む。ガンマ部４００は、ホスト９０から送信されるデータＤＡＴに含まれる画像データＤＶを正極性の画像データＤＶとしてソースドライバ３１０に出力する正極ガンマ回路４１０と、負極性の画像データＤＶとしてソースドライバ３１０に出力する負極ガンマ回路４２０とを含む。表示部５００を構成する液晶パネルには、ソースドライバ３１０およびゲートドライバ３２０の双方または一方が一体的に形成されていても良い。液晶表示装置１００の外部には、主としてＣＰＵ（Central Processing Unit）により構成されるホスト９０が設けられている。ホスト９０は、画像データＤＶを含むデータＤＡＴ、表示部５００に画像を表示するために必要なコマンド、電源をオフしたときのオフシーケンス信号などを液晶表示装置１００に与える。
　表示部５００には、複数本のデータ信号線ＳＬと、複数本の走査信号線ＧＬと、当該複数本のデータ信号線ＳＬおよび当該複数本の走査信号線ＧＬに対応してマトリクス状に配置された複数個の画素形成部１０とが形成されている。図２には、便宜上、１個の画素形成部１０と、それに対応する１本のデータ信号線ＳＬおよび１本の走査信号線ＧＬとが示されている。各画素形成部１０は、対応する走査信号線ＧＬにゲート端子（「制御端子」ともいう）が接続されると共に対応するデータ信号線ＳＬにソース端子（「第１導通端子」ともいう）が接続されたスイッチング素子として動作する薄膜トランジスタ（ＴＦＴ）１１と、当該ＴＦＴ２０のドレイン端子（「第２導通端子」ともいう）に接続された画素電極１２と、上記複数個の画素形成部１０に共通的に設けられた共通電極１３と、画素電極１２と共通電極１３との間に挟持され、上記複数個の画素形成部１０に共通的に設けられた液晶層とを有している。また、画素電極１２および共通電極１３により形成される液晶容量は画素容量Ｃｐを構成する。なお、典型的には、画素容量Ｃｐに電圧を確実に保持すべく液晶容量に並列に補助容量が設けられるので、実際には画素容量Ｃｐは液晶容量および補助容量により構成される。なお、上記ＴＦＴ２０は、チャネル層がアモルファスシリコン、多結晶シリコン、酸化物半導体のいずれかからなるＴＦＴであれば良い。しかし、休止駆動が可能な液晶表示装置において使用されることを考えれば、オフリーク電流が小さいことが好ましいので、チャネル層に酸化物半導体を用いたＴＦＴがより適している。そこで、本発明の各実施形態において使用され、酸化物半導体からなるチャネル層を有するＴＦＴの詳細については後述する。
　表示制御部２００は、典型的にはＩＣ（Integrated Circuit）によって実現される。表示制御部２００は、表示すべき画像を表す画像データＤＶを含むデータＤＡＴをホスト９０から受信すると、ソースドライバ用制御信号Ｓｓｃ、ゲートドライバ用制御信号Ｓｇｃ、および共通電圧信号などを生成し出力する。ソースドライバ用制御信号Ｓｓｃはソースドライバ３１０に与えられ、ゲートドライバ用制御信号Ｓｇｃはゲートドライバ３２０に与えられ、共通電圧信号は表示部５００に設けられた共通電極１３に与えられる。なお、図２では、表示制御部２００，駆動部３００およびガンマ部４００は、１チップで構成される場合もある。
　ソースドライバ３１０は、ソースドライバ用制御信号Ｓｓｃに応じて、正極ガンマ回路４１０から与えられる正極性の画像データＤＶ、または負極ガンマ回路４２０から与えられる負極性の画像データＤＶに基づき各データ信号線ＳＬに与えるべきデータ電圧を生成して出力する。ソースドライバ用制御信号Ｓｓｃには、例えばソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれる。ソースドライバ３１０は、このようなソースドライバ用制御信号Ｓｓｃに応じて、その内部の図示しないシフトレジスタおよびサンプリングラッチ回路などを動作させ、図示しないＤＡ変換回路で画像データＤＶをアナログ信号に変換することによりデータ電圧を生成する。また、ソースドライバ３１０には、図示しない正極性のデータ電圧を増幅するアンプ（「正極性用アンプ」という）と、図示しない負極性のデータ電圧を増幅するアンプ（「負極性用アンプ」という）が含まれており、データ電圧はその極性に応じて選択されたアンプによって増幅され表示部５００に出力される。
　ゲートドライバ３２０は、ゲートドライバ用制御信号Ｓｇｃに応じて、アクティブな走査信号の各走査信号線ＧＬへの印加を所定周期で繰り返す。ゲートドライバ用制御信号Ｓｇｃには、例えばゲートクロック信号およびゲートスタートパルス信号が含まれる。ゲートドライバ３２０は、ゲートクロック信号およびゲートスタートパルス信号に応じて、その内部の図示しないシフトレジスタなどを動作させることにより上記走査信号を生成する。
　以上のようにして、各データ信号線ＳＬにデータ電圧が印加され、各走査信号線ＧＬに走査信号が印加されることにより、ホスト９０から送信されたデータＤＡＴに含まれる画像データＤＶの表す画像が液晶パネルの表示部５００に表示される。
＜１．２　表示制御部の構成＞
　図３は、本実施形態の液晶表示装置１００に含まれる表示制御部２００の構成を示すブロック図である。図３に示すように、表示制御部２００は、フレームメモリ２１０、タイミング制御回路２３０、極性偏り管理回路２５０、極性反転制御回路２７０、およびセレクタ２２０を含んでいる。ホスト９０から送信されるデータＤＡＴには、画像データＤＶと、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃなどの制御信号ＳＣと、ＲＡＭライト信号Ｓｒｗ、画像更新検知信号Ｓｖｒなどの画像を強制的にリフレッシュするための強制リフレッシュ信号Ｓｆｒｆが含まれている。この強制リフレッシュ信号Ｓｆｒｆによるリフレッシュを「強制リフレッシュ」また「意図したリフレッシュ」という。
　フレームメモリ２１０は、ホスト９０から送信された画像データＤＶを１フレーム分ずつ格納している。タイミング制御回路２３０は、後述するリフレッシュ信号Ｓｒｅｆを極性偏り管理回路２５０および極性反転制御回路２７０に出力するタイミングで、読出し信号Ｓｒｄをフレームメモリ２１０に与える。これにより、フレームメモリ２１０は、格納している画像データＤＶをセレクタ２２０およびガンマ部４００を介してソースドライバ３１０に出力する。フレームメモリ２１０を設けることにより、表示部５００に表示される画像を更新する際に画像データＤＶをフレームメモリ２１０から読み出すことができるので、画像の更新を容易に行なうことができる。なお、休止フレーム期間中は、表示されている画像がそのまま引き続いて表示部５００に表示されるので、読出し信号Ｓｒｄはフレームメモリ２１０に与えられない。また、本実施形態では、ホスト９０から送信された画像データＤＶは一旦フレームメモリ２１０に格納されるとして説明するが、フレームメモリ２１０に格納されることなく、ホスト９０からセレクタ２２０に直接与えられても良い。
　タイミング制御回路２３０は、一定の期間（「Ｙフレーム」という）を記憶するＹフレームレジスタ２３１、リミットリフレッシュ（意図しないリフレッシュ）の発生割合Ｒの閾値を記憶する閾値レジスタ２３２、Ｙフレームにおけるリミットリフレッシュの回数をカウントするリミットカウンタ２３３、Ｙフレームにおけるすべてのリフレッシュの回数をカウントするリフレッシュカウンタ２３４、リミットカウンタ２３３に記憶されているリミットリフレッシュ回数とリフレッシュカウンタ２３４に記憶されているすべてのリフレッシュ回数とに基づいて求めたリミットリフレッシュの発生割合Ｒと、閾値レジスタ２３２に記憶されている閾値を比較する比較回路２３５とを備えている。ここで、Ｙフレームレジスタ２３１に記憶されている「Ｙフレーム」（“Ｙ”は任意の正の整数）は、ある時点から過去に遡った期間を表し、遡る期間は“Ｙ”の数値が大きくなるほど長くなる。なお、本実施形態においてＹフレームにより指定される期間の具体例は後述する。
　タイミング制御回路２３０は、ホスト９０から送信されてくる強制リフレッシュ信号Ｓｆｒｆに基づいて強制リフレッシュを行ったり、後述する極性偏り管理回路２５０から与えられるバランスリミットヒット信号Ｓｂｈに基づいてリフレッシュを行ったりする。いずれのリフレッシュの場合も、タイミング制御回路２３０は、極性偏り管理回路２５０および極性反転制御回路２７０にリフレッシュ信号Ｓｒｅｆを出力する。また、タイミング制御回路２３０は、ホスト９０から垂直同期信号Ｖｓｙｎｃを受信するごとに、それを極性偏り管理回路２５０に出力する。なお、タイミング制御回路２３０が極性偏り管理回路２５０から受信したバランスリミットヒット信号Ｓｂｈに基づいて行うリフレッシュを「リミットリフレッシュ」または「意図しないリフレッシュ」といい、当該バランスリミットヒット信号Ｓｂｈを「リミットヒット信号」という場合がある。
　極性偏り管理回路２５０は、タイミング制御回路２３０から与えられた垂直同期信号Ｖｓｙｎｃに基づいて求めた極性偏り値を保持するためのカウンタ（「バランスカウンタ」という）２６０を備えている。このバランスカウンタ２６０に保持されている極性偏り値を記号“Ｎｂ”で表す。極性偏り管理回路２５０は、タイミング制御回路２３０から垂直同期信号Ｖｓｙｎｃを与えられる毎に、後述する極性信号Ｓｐｌに基づいてバランスカウンタ２６０に保持されている極性偏り値Ｎｂに垂直同期信号Ｖｓｙｎｃの受信回数を加算したり減算したりする。垂直同期信号Ｖｓｙｎｃの受信回数が加算されるか減算されるかは、後述する極性信号Ｓｐｌによって決まる。すなわち、極性偏り管理回路２５０は、極性反転制御回路２７０から極性信号Ｓｐｌを与えられる毎に、バランスカウンタ２６０に格納されている極性偏り値Ｎｂを“１”ずつインクリメントしたり、デクリメントしたりする。これにより、極性偏り値Ｎｂは、“正の値”になったり、“０”になったり、“負の値”になったりする。このような極性偏り値Ｎｂには、限界値（上限値および下限値）があらかじめ設定されており、極性偏り値Ｎｂが上限値または下限値のいずれかに到達したとき、極性偏り管理回路２５０は、タイミング制御回路２３０に対してバランスリミットヒット信号Ｓｂｈを出力する。
　タイミング制御回路２３０は、極性偏り管理回路２５０からバランスリミットヒット信号Ｓｂｈを受け取る毎に、その受信回数をリミットカウンタ２３３およびリフレッシュカウンタ２３４によってそれぞれカウントし記憶する。また、タイミング制御回路２３０は、ホスト９０から強制リフレッシュ信号Ｓｆｒｆを受信する毎に、その受信回数をリフレッシュカウンタ２３４によってカウントし記憶する。つまり、リフレッシュカウンタ２３４は、バランスリミットヒット信号Ｓｂｈと強制リフレッシュ信号Ｓｆｒｆとの合計受信回数をカウントし記憶する。
　タイミング制御回路２３０は、極性偏り管理回路２５０からバランスリミットヒット信号Ｓｂｈを受け取る毎に、リミットカウンタ２３３に記憶されているバランスリミットヒット信号Ｓｂｈの受信回数と、リフレッシュカウンタ２３４に記憶されているバランスリミットヒット信号Ｓｂｈおよび強制リフレッシュ信号Ｓｆｒｆの合計受信回数とをそれぞれ読み出し、次式（１）によって発生割合Ｒを求める。
　　　Ｒ＝バランスリミットヒット信号の受信回数
　　／（バランスリミットヒット信号の受信回数＋強制リフレッシュ信号の受信回数）…（１）
　次に、式（１）によって求めた発生割合Ｒと閾値レジスタ２３２に格納された閾値とを比較回路２３５によって比較する。その結果、タイミング制御回路２３０は、発生割合Ｒが閾値よりも小さいと判定した場合には、表示部５００に表示されている画像を更新するためのリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に出力する。一方、タイミング制御回路２３０は、発生割合Ｒが閾値以上と判定した場合には、リフレッシュ信号Ｓｒｅｆを生成して極性反転制御回路２７０および極性偏り管理回路２５０に出力するだけでなく、さらに発生割合Ｒを示す発生頻度信号Ｓｒを極性反転制御回路２７０に出力する。そこで、発生割合Ｒが閾値よりも小さいと判定された場合と、閾値以上と判定された場合に分け以下に説明する。以下では、正極性の画像データが入力される１つの画素形成部１０に着目して説明する。
　まず、発生割合Ｒが閾値よりも小さいと判定された場合について説明する。この場合、リミットリフレッシュにおいて、タイミング制御回路２３０で生成されたリフレッシュ信号Ｓｒｅｆが極性偏り管理回路２５０および極性反転制御回路２７０に与えられると、直前に行われたリフレッシュの極性を反転させる極性信号Ｓｐｌを生成し、当該極性信号Ｓｐｌを、セレクタ２２０、ソースドライバ３１０および極性偏り管理回路２５０に出力する。
　セレクタ２２０は、極性反転制御回路２７０から極性信号Ｓｐｌを与えられると次のように動作する。すなわち、直前のリフレッシュにおいて負極ガンマ回路４２０を選択していれば、今回のリミットリフレッシュにおいて正極ガンマ回路４１０を選択し、直前のリフレッシュにおいて正極ガンマ回路４１０を選択していれば、今回のリフレッシュにおいて負極ガンマ回路４２０を選択する。その結果、極性偏り値Ｎｂによらず、前回のリフレッシュにおいて正極性のデータ電圧が生成されていれば、今回のリフレッシュにおいて負極性のデータ電圧が生成され、前回のリフレッシュにおいて負極性のデータ電圧が生成されていれば、今回のリフレッシュにおいて正極性のデータ電圧が生成される。
　ソースドライバ３１０は、極性反転制御回路２７０からリフレッシュを反転させる極性信号Ｓｐｌを与えられると次のように動作する。すなわち、セレクタ２２０によって、正極ガンマ回路４１０が選択されれば、正極性のデータ電圧が生成されるので、ソースドライバ３１０は、正極性のデータ電圧を増幅する正極性用アンプを選択する。負極ガンマ回路４２０が選択されれば、負極性のデータ電圧が生成されるので、ソースドライバ３１０は、負極性のデータ電圧を増幅する負極性用アンプを選択する。これにより、正極性のデータ電圧は正極性用アンプによって増幅され、負極性のデータ電圧は負極性用アンプによって増幅されるので、直前のリフレッシュ時に画素形成部１０の液晶層に印加されたデータ電圧と異なる極性の電圧が印加される。その結果、画素形成部１０の液晶層には、前回のリフレッシュにおいて印加されたデータ電圧の極性を反転させたデータ電圧が印加される。このようにして、タイミング制御回路２３０に、バランスリミットヒット信号Ｓｂｈまたは強制リフレッシュ信号Ｓｆｒｆが与えられる毎に極性を反転させるリフレッシュが行われる。
　このとき、極性偏り管理回路２５０は、極性反転制御回路２７０から極性信号Ｓｐｌを与えられると、次にタイミング制御回路２３０から垂直同期信号Ｖｓｙｎｃを与えられたときに次のように動作する。すなわち、直前のリフレッシュ時に極性偏り値Ｎｂが“０”に近づくように“１”だけインクリメントされた場合には、次にタイミング制御回路２３０から垂直同期信号Ｖｓｙｎｃを与えられると、極性偏り値Ｎｂは“０”から遠ざかるように“１”だけデクリメントされる。また、直前のリフレッシュ時に極性偏り値Ｎｂを“０”から遠ざかるように“１”だけデクリメントされた場合には、タイミング制御回路２３０から垂直同期信号Ｖｓｙｎｃが与えられると、極性偏り値Ｎｂは“０”に近づくように“１”だけインクリメントされる。このように、極性が交互に反転されたリフレッシュを繰り返す毎に、極性偏り値は“１”ずつ“０”に近づいたり、“０”から遠ざかったりすることを交互に繰り返す。
　次に、発生割合Ｒが閾値以上と判定された場合について説明する。この場合、極性偏り管理回路２５０からタイミング制御回路２３０に、バランスリミットヒット信号Ｓｂｈが与えられると、タイミング制御回路２３０は、リフレッシュ信号Ｓｒｅｆを生成して極性偏り管理回路２５０と極性反転制御回路２７０に与えると共に、発生頻度信号Ｓｒを極性反転制御回路２７０に与える。
　リフレッシュ信号Ｓｒｅｆが極性偏り管理回路２５０に与えられると、極性偏り管理回路２５０は、バランスカウンタ２６０に格納されている極性偏り値Ｎｂを読み出して極性反転制御回路２７０に与える。このとき、極性反転制御回路２７０には、発生頻度信号Ｓｒが与えられているので、極性反転制御回路２７０は、当該極性偏り値Ｎｂが“正の値”または“負の値”のいずれであるかを判定し、当該極性偏り値を“０”に近づける極性信号Ｓｐｌを生成する。このようにして生成された極性信号Ｓｐｌは、セレクタ２２０、ソースドライバ３１０および極性偏り管理回路２５０に与えられる。
　セレクタ２２０は、極性反転制御回路２７０から極性信号Ｓｐｌを与えられると、当該極性信号Ｓｐｌに基づき、極性偏り値Ｎｂが“０”に近づくように、正極ガンマ回路４１０または負極ガンマ回路４２０を選択する。すなわち、極性偏り値Ｎｂが“正の値”であれば負極ガンマ回路４２０を選択し、“負の値”であれば正極ガンマ回路４１０を選択する。これにより、極性偏り値Ｎｂが“正の値”のときには、負極性のデータ電圧が生成され、極性偏り値Ｎｂが“負の値”のときには、正極性のデータ電圧が生成される。
　ソースドライバ３１０は、極性反転制御回路２７０から極性信号Ｓｐｌを与えられると、データ電圧の極性と同じ極性のアンプを選択する。これにより、正極性のデータ電圧は正極性用アンプによって増幅され、負極性のデータ電圧は負極性用アンプによって増幅される。その結果、極性偏り値Ｎｂが“正の値”のときは、負極性のデータ電圧が画素形成部１０の液晶層に印加され、極性偏り値Ｎｂが“負の値”のときに、正極性のデータ電圧が画素形成部１０の液晶層に印加される。
　極性偏り管理回路２５０は、極性反転制御回路２７０から極性信号Ｓｐｌを与えられると、次にタイミング制御回路２３０から垂直同期信号Ｖｓｙｎｃを与えられたときに、極性偏り値Ｎｂが“０”に近づくようにバランスカウンタ２６０に保持されている極性偏り値Ｎｂを１だけインクリメントしたり、デクリメントしたりする。すなわち、極性偏り値Ｎｂが“正の値”のときには１だけデクリメントし、極性偏り値Ｎｂが“負の値”のときには“１”だけインクリメントする。これにより、ホスト９０から次の強制リフレッシュ信号Ｓｆｒｆを与えられると、タイミング制御回路２３０は、リフレッシュ信号Ｓｒｅｆを生成し、極性偏り管理回路２５０と極性反転制御回路２７０に与える。
　このように、正極性の画像データが入力される１つの画素形成部１０に着目すれば、極性偏り値Ｎｂを増加させる方向に制御する場合には、入力された画像データを正極ガンマ回路４１０に与え、極性偏り値Ｎｂを減少させる方向に制御する場合には負極ガンマ回路４２０に与える。しかし、１つの表示画面を構成する画像データには、正極性の画像データだけでなく、負極性の画像データも同数存在する。そこで、同じ表示画面において負極性の画像データが入力される他の画素形成部１０に注目すれば、極性偏り値Ｎｂを増加させる方向に制御する場合には、入力された画像データを負極ガンマ回路４２０に与え、極性偏り値Ｎｂを減少させる方向に制御する場合には正極ガンマ回路４１０に与える。これにより、いずれの場合も、液晶層に印加される電圧の極性の偏りを、極性偏り管理回路２５０で管理される極性偏り値Ｎｂと一致させることができる。
　上記リフレッシュの説明は、ホスト９０から極性偏り管理回路２５０に与えられる垂直同期信号Ｖｓｙｎｃをバランスカウンタ２６０によってカウントし、カウント値が限界値を超えたために行われるリミットリフレッシュについて説明した。しかし、強制リフレッシュ（意図したリフレッシュ）を行うための強制リフレッシュ信号Ｓｆｒｆが、ホスト９０からタイミング制御回路２３０に与えられる場合がある。この強制リフレッシュの場合には、上式（１）から、発生割合Ｒが閾値以上になることはない。このため、強制リフレッシュは、上述の場合と同様に、直前のリフレッシュの極性を反転させることにより行われる。このため、強制リフレッシュにおける表示制御部２００の動作の説明は省略する。
　また、１フレーム期間毎に画像が更新される高周波駆動は、強制リフレッシュを連続して行う場合に相当する。このため、高周波駆動における表示制御部２００の動作の説明も省略する。
＜１．３　極性の偏りを解消するための動作＞
　本実施形態に係る液晶表示装置１００におけるリフレッシュによる極性の偏りを解消するための動作を、従来の液晶表示装置におけるリフレッシュによる極性の偏りと比較して説明する。そこで、まず従来の液晶表示装置における極性の偏りを説明する。
＜１．３．１　従来の液晶表示装置＞
　図４は、従来の液晶表示装置において、リフレッシュを繰り返したときの極性偏り値Ｎｂの変化を示す図である。なお、図４では、強制リフレッシュを黒丸で表し、リミットリフレッシュを白丸で表す。
　図４に示されている３つの期間Ｔ１～期間Ｔ３は、それぞれ高周波駆動期間Ｔ１、休止フレーム期間Ｔ２、およびリミットリフレッシュ期間Ｔ３を示す。高周波駆動期間Ｔ１では、高周波駆動によってフレーム期間毎に極性が反転されるので、極性偏り値Ｎｂは“０”付近で“１”だけインクリメントされたり、デクリメントされたりすることを交互に繰り返している。休止フレーム期間Ｔ２では、休止駆動によって極性偏り値Ｎｂは、負の方向に連続的に大きくなっている。
　次に、リミットリフレッシュ期間Ｔ３について説明する。時点ｔ０において、極性偏り値Ｎｂが極性偏り管理回路２５０の閾値レジスタ２３２にあらかじめ設定された下限値に到達すると、極性偏り管理回路２５０はリミットリフレッシュを行うために、バランスリミットヒット信号Ｓｂｈをタイミング制御回路２３０に与える。タイミング制御回路２３０は、バランスリミットヒット信号Ｓｂｈを受け取ると、リフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に出力する。これにより、リミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。
　時点ｔ１では、ホスト９０から与えられる強制リフレッシュ信号Ｓｆｒｆに基づいて強制リフレッシュを行うために、タイミング制御回路２３０はリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。これにより、極性が負の方向に反転された、画像データＤＶに応じたデータ電圧が画素形成部１０に書き込まれる。
　時点ｔ２では、極性偏り値Ｎｂがあらかじめ設定された下限値に到達するので、極性偏り管理回路２５０はリミットリフレッシュを行うために、バランスリミットヒット信号Ｓｂｈをタイミング制御回路２３０に出力する。タイミング制御回路２３０は、リフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。これにより、リミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。
　以下同様にして、時点毎に、強制リフレッシュとリミットリフレッシュが交互に繰り返される。その結果、例えばリミットリフレッシュが６回行われれば、強制リフレッシュは５回行われるので、これらのリフレッシュの合計回数は１１回になる。
＜１．３．２　本実施形態に係る液晶表示装置＞
　図５は、本実施形態に係る液晶表示装置１００において、特定リフレッシュを行ったときの極性偏り値Ｎｂの変化を示す図である。なお、図４に示す場合と同様に、図５においても、強制リフレッシュ（意図したリフレッシュ）を黒丸で表し、リミットリフレッシュ（意図しないリフレッシュ）を白丸で表し、特定リフレッシュを星印で表す。また、３つの期間Ｔ１～期間Ｔ３は、それぞれ高周波駆動期間、休止フレーム期間およびリミットリフレッシュ期間を示しており、そのうちの高周波駆動期間Ｔ１と休止フレーム期間Ｔ２は、上記従来の液晶表示装置の場合と同一であるので、その説明を省略する。なお、特定リフレッシュの説明は後述する。
　また、本実施形態では、一定の期間を表すＹフレームはＹフレームレジスタ２３１に設定されている。Ｙフレームは、強制リフレッシュにおいて極性を反転させるか否かを判定するための期間を表しており、その最終判定時点（図５では時点ｔ４）から過去に遡ったある時点までの期間を表している。この場合、液晶表示装置１００は、特定リフレッシュを行うか否かの判断をＹフレームによって規定される期間に判断する。
　リミットリフレッシュ期間Ｔ３の時点ｔ０において、極性偏り値Ｎｂがあらかじめ設定された下限に到達すると、極性偏り管理回路２５０はタイミング制御回路２３０にバランスリミットヒット信号Ｓｂｈを出力する。タイミング制御回路２３０は、バランスリミットヒット信号Ｓｂｈを受信するとリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。これにより、極性を反転させるリミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。
　このとき、タイミング制御回路２３０は、バランスリミットヒット信号Ｓｂｈの受信回数をカウントするリミットカウンタ２３３のカウント値、強制リフレッシュ信号Ｓｆｒｆおよびバランスリミットヒット信号Ｓｂｈの受信回数をカウントするリフレッシュカウンタ２３４のカウント値を上式（１）に代入してリミットリフレッシュの発生割合Ｒを求め、当該発生割合Ｒと、閾値レジスタ２３２にあらかじめ設定された閾値（本実施形態では６０％とする）とを比較する。本実施形態の場合、リフレッシュカウンタ２３４のカウント値は１であり、リミットカウンタ２３３のカウント値も１であるため、発生割合Ｒは上式（１）から５０％である。一方、閾値レジスタ２３２の閾値は６０％である。このため、発生割合Ｒは閾値よりも小さいと判定され、タイミング制御回路２３０はリフレッシュ信号Ｓｒｅｆだけを出力し、発生頻度信号Ｓｒは出力しない。
　時点ｔ１においてホスト９０から強制リフレッシュ信号Ｓｆｒｆを与えられると、タイミング制御回路２３０は、フレームメモリ２１０から送信される画像データＤＶに基づいて強制リフレッシュを行うために、リフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。これにより、極性を反転させる強制リフレッシュが行われ、画像データＤＶに応じた負極性のデータ電圧が画素形成部１０に書き込まれる。このとき、極性偏り管理回路２５０は、極性信号Ｓｐｌに基づき、バランスカウンタ２６０に保持されている極性偏り値Ｎｂを“１”だけデクリメントする。
　時点ｔ２において、極性偏り値Ｎｂがあらかじめ設定された下限に到達すると、極性偏り管理回路２５０はタイミング制御回路２３０にバランスリミットヒット信号Ｓｂｈを出力する。タイミング制御回路２３０は、バランスリミットヒット信号Ｓｂｈを受信するとリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。これにより、極性を反転させるリミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。
　このとき、タイミング制御回路２３０は、バランスリミットヒット信号Ｓｂｈの受信回数をカウントするリミットカウンタ２３３のカウント値と、強制リフレッシュ信号Ｓｆｒｆおよびバランスリミットヒット信号Ｓｂｈの受信回数をカウントするリフレッシュカウンタ２３４のカウント値とを上式（１）に代入してリミットリフレッシュの発生割合Ｒを求め、当該発生割合Ｒと、閾値レジスタ２３２にあらかじめ設定された閾値とを比較する。本実施形態の場合、リフレッシュカウンタ２３４のカウント値は“３”であり、リミットカウンタ２３３のカウント値は“２”であるため、発生割合Ｒは上式（１）から約６７％になる。一方、閾値レジスタ２３２の閾値は６０％である。このため、発生割合Ｒは閾値以上と判定され、タイミング制御回路２３０はリフレッシュ信号Ｓｒｅｆと発生頻度信号Ｓｒを生成する。そして、リフレッシュ信号Ｓｒｅｆを極性偏り管理回路２５０と極性反転制御回路２７０に出力し、発生頻度信号Ｓｒを極性反転制御回路２７０に出力する。
　時点ｔ３においてホスト９０から強制リフレッシュ信号Ｓｆｒｆを与えられると、タイミング制御回路２３０は、フレームメモリ２１０から送信される画像データＤＶに基づいてリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。この場合、極性反転制御回路２７０は、時点ｔ２においてタイミング制御回路２３０から与えられた発生頻度信号Ｓｒに基づき、極性を反転させない強制リフレッシュを行う。このような極性を反転させない強制リフレッシュを「特性リフレッシュ」という。極性反転制御回路２７０は、特定リフレッシュを行うための極性信号Ｓｐｌを生成し、セレクタ２２０、ソースドライバ３１０および極性偏り管理回路２５０に与える。時点ｔ２におけるリミットリフレッシュは正極性のリフレッシュであるので、極性信号Ｓｐｌに基づき、セレクタ２２０は正極ガンマ回路４１０を選択し、ソースドライバ３１０はデータ電圧を正極性用アンプによって増幅する。これにより、時点ｔ３においても、時点ｔ２の場合と同様に、画像データＤＶに応じた正極性のデータ電圧が画素形成部１０に書き込まれる。また、極性偏り管理回路２５０は、極性信号Ｓｐｌに基づき、極性偏り値Ｎｂを“１”だけインクリメントする。
　時点ｔ４においてホスト９０から強制リフレッシュ信号Ｓｆｒｆを与えられると、タイミング制御回路２３０は、フレームメモリ２１０から送信される画像データＤＶに基づいてリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。これにより、極性を反転させる強制リフレッシュが行われ、画像データＤＶに応じた負極性のデータ電圧が画素形成部１０に書き込まれる。このとき、極性偏り管理回路２５０は、極性信号Ｓｐｌに基づき、バランスカウンタ２６０に保持されている極性偏り値Ｎｂを“１”だけデクリメントする。
　時点ｔ５においてホスト９０から強制リフレッシュ信号Ｓｆｒｆを与えられると、タイミング制御回路２３０はフレームメモリ２１０から送信される画像データＤＶに基づいてリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。これにより、極性を反転させる強制リフレッシュが行われ、画像データＤＶに応じた正極性のデータ電圧が画素形成部１０に書き込まれると同時に、バランスカウンタ２６０に保持されている極性偏り値Ｎｂを“１”だけインクリメントする。同様にして、時点ｔ６においても、極性を反転させる強制リフレッシュが行われ、負極性の画像データＤＶに応じたデータ電圧が画素形成部１０に書き込まれると同時に、書き込まれると同時に、バランスカウンタ２６０に保持されている極性偏り値Ｎｂを“１”だけデクリメントする。このように、時点ｔ３において特性リフレッシュを行うことにより、時点ｔ４以後には、リミットリフレッシュは行われず、強制リフレッシュのみが行われる。
＜１．４　消費電力＞
　本実施形態に係る液晶表示装置１００におけるリフレッシュによって消費される電力について、従来の液晶表示装置におけるリフレッシュによって消費される電力と比較して説明する。そこで、まず従来の液晶表示装置におけるリフレッシュによって消費される電力について説明する。
＜１．４．１　従来の液晶表示装置＞
　図６は、従来の液晶表示装置における消費電力を示す図である。図６に示すように、高周波駆動期間Ｔ１の時点ｔ１～時点ｔ４までは、短い周期で強制リフレッシュが４回行われ、その都度リフレッシュを行うための電力が消費される。次の休止フレーム期間Ｔ２では休止駆動が行われるので、リフレッシュを行うための電力は消費されない。
　リミットリフレッシュ期間Ｔ３では、強制リフレッシュと、リミットリフレッシュが交互に行われる。例えば図６に示す場合、強制リフレッシュを５回行う間にリミットリフレッシュを６回行うので、合計１１回のリフレッシュを行うことになる。これにより、時点ｔ０における最初の強制リフレッシュから、時点ｔ１０における最後の強制リフレッシュまでの各駆動期間において電力が消費される。このため、リミットリフレッシュ期間Ｔ３の時点ｔ０～時点ｔ１０によって消費される全消費電力は大きくなる。
＜１．４．２　本実施形態に係る液晶表示装置＞
　図７は、本実施形態に係る液晶表示装置１００における消費電力を示す図である。図７に示す高周波駆動期間Ｔ１およびその最終判定時点（図５では時点ｔ４）から過去に遡ったある時点までの期間を表している。この場合、液晶表示装置１００は、特定リフレッシュを行うか否かの判断をＹフレームによって規定される期間に判断する。その最終判定時点（図５では時点ｔ４）から過去に遡ったある時点までの期間を表している。この場合、液晶表示装置１００は、特定リフレッシュを行うか否かの判断をＹフレームによって規定される期間に判断する。その最終判定時点（図５では時点ｔ４）から過去に遡ったある時点までの期間を表している。この場合、液晶表示装置１００は、特定リフレッシュを行うか否かの判断をＹフレームによって規定される期間に判断する。その最終判定時点（図５では時点ｔ４）から過去に遡ったある時点までの期間を表している。この場合、液晶表示装置１００は、特定リフレッシュを行うか否かの判断をＹフレームによって規定される期間に判断する。休止フレーム期間Ｔ２における消費電力は、図６に示す場合と同じであるので、その説明を省略する。
　次に、リミットリフレッシュ期間Ｔ３の時点ｔ０におけるリミットリフレッシュから、時点ｔ３における特定リフレッシュまでの各駆動期間に、短い周期でリミットリフレッシュと強制リフレッシュを交互に行うので、図６に示す場合と同様に、各駆動期間においてリフレッシュによる電力が消費される。
　しかし、時点ｔ３において極性を反転させない特定リフレッシュを行うことによって、時点ｔ４以後に極性偏り値Ｎｂが下限に到達することがなくなるので、リミットリフレッシュは行われなくなる。このため、リミットリフレッシュを行うための電力が不要になる。また、時点ｔ４以後の強制リフレッシュにおいても、リフレッシュを行うための電力は必要であるが、その反転周期が長くなるので、各反転周期の後半ではリフレッシュを行うための電力が不要になる。その結果、液晶表示装置１００では、リミットリフレッシュ期間Ｔ３における従来の液晶表示装置と比較して消費電力を低減することができる。
＜１．５　効果＞
　本実施形態に係る液晶表示装置１００によれば、強制リフレッシュを例えば５回行う場合、一定の期間であるＹフレームを設定し、当該Ｙフレームにおけるリミットリフレッシュの発生割合Ｒが所定の閾値以上になったときに、極性を反転させない特定リフレッシュを行う。これにより、極性偏り値Ｎｂは、限界値である下限から遠ざかり、下限に到達することがなくなる。このため、リミットリフレッシュを行う必要がなくなり、リミットリフレッシュの回数を減らすことができる。その結果、リミットリフレッシュ期間Ｔ３におけるリフレッシュによる全消費電力を従来と比べて減らすことができる。
　また、液晶表示装置１００では、Ｙフレームレジスタ２３１、閾値レジスタ２３２、リミットカウンタ２３３、リフレッシュカウンタ２３４、および比較回路２３５を用いて特定リフレッシュを行うか否かの判定を行うので、極性を反転させない方が良いにもかかわらず、極性を反転させてしまう誤判定が生じにくくなる。これにより、再びリミットリフレッシュが行われて消費電力が増加することを抑制することができる。
＜１．６　変形例＞
　上記第１の実施形態では、閾値レジスタ２３２に設定した閾値を６０％としたが、閾値はこれ以上であっても、小さくても良い。閾値を大きくすれば特定リフレッシュを行う時点を遅らせることができ、閾値を小さくすれば特定リフレッシュを行う時点を早めることができる。
　また上記第１の実施形態では、発生割合Ｒを上式（１）によって求めた。しかし、発生割合Ｒは、例えば次式（２）によって求めても良く、または他の方法によって求めても良い。
　　　Ｒ＝バランスリミットヒット信号の受信回数
　　　　　　　　／強制リフレッシュ信号の受信回数…（２）
なお、上記変形例の場合、第１の実施形態の場合と異なり、リフレッシュカウンタ２３４は、強制リフレッシュ信号の受信回数をカウントする。
＜２．第２の実施形態＞
　第２の実施形態に係る液晶表示装置の構成は、図２に示す第１の実施形態に係る液晶表示装置１００の構成と同じであるので、その構成を示すブロック図およびその説明を省略する。図８は、本発明の第２の実施形態に係る液晶表示装置に含まれる表示制御部２０１の構成を示すブロック図である。図８に示すように、本実施形態の表示制御部２０１は、図３に示す第１の実施形態の表示制御部２００とほぼ同じ構成であるが、タイミング制御回路２８０の構成が異なる。そこで、タイミング制御回路２８０の構成について説明し、その他の構成については説明を省略する。
　本実施形態では、後述するように、強制リフレッシュにおいて特定リフレッシュを行うか否かを、リミットリフレッシュの発生割合Ｒによって決めるのではなく、発生回数によって決める。このため、タイミング制御回路２８０では、図３に示すタイミング制御回路２３０に含まれていたリフレッシュカウンタ２３４が不要になる。また、閾値レジスタ２３２には、発生割合Ｒの閾値の代わりに、発生回数の閾値が記憶されている。そこで、図９に示すように、例えばＹフレームが時点ｔ４から過去に遡った休止フレーム期間Ｔ２のある時点までの期間を表している。この場合、液晶表示装置１００は、特定リフレッシュを行うか否かの判断をＹフレームによって規定される期間に判断する。なお、本実施形態の閾値レジスタ２３２には、発生回数の閾値として例えば“２”が記憶されているとするが、１回以上５回以下の発生回数が記憶されていればＹフレームによって規定される期間に特性リフレッシュが行われる。
＜２．１　極性の偏りを解消する動作＞
　図９は、本実施形態に係る液晶表示装置１００において、特定リフレッシュを行ったときの極性偏り値Ｎｂの変化を示す図である。図９においても、図５に示す場合と同様に、高周波駆動期間Ｔ１～リミットリフレッシュ期間Ｔ３は、それぞれ高周波駆動期間、休止フレーム期間およびリミットリフレッシュ期間を示し、またＹフレームが設定されている。
　高周波駆動期間Ｔ１および休止フレーム期間Ｔ２は、第１の実施形態の場合と同じであるため、それらの説明を省略する。次に、リミットリフレッシュ期間Ｔ３について説明する。時点ｔ０において、極性偏り値Ｎｂが下限に到達することにより、タイミング制御回路２８０は極性偏り管理回路２５０からバランスリミットヒット信号Ｓｂｈを受信すると、リフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に出力する。このとき、タイミング制御回路２８０は、バランスリミットヒット信号Ｓｂｈの受信回数をカウントするリミットカウンタ２３３のカウント値すなわちリミットリフレッシュの発生回数と、閾値レジスタ２３２にあらかじめ設定されたリミットリフレッシュの発生回数の閾値とを比較する。この場合、リミットリフレッシュの発生回数は“１”であり、発生回数の閾値は“２”である。そこで、タイミング制御回路２８０は、それらを比較回路２３５によって比較してリミットリフレッシュの発生回数が閾値よりも小さいと判定し、リフレッシュ信号Ｓｒｅｆだけを出力する。これにより、極性を反転させるリミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。
　時点ｔ１においてホスト９０から強制リフレッシュ信号Ｓｆｒｆが与えられると、フレームメモリ２１０から送信される画像データＤＶに基づいて強制リフレッシュが行われる。これにより、時点ｔ１では、極性を反転させる強制リフレッシュが行われ、画像データＤＶに応じた負極性のデータ電圧が画素形成部１０に書き込まれる。このとき、極性偏り管理回路２５０は、時点ｔ０において生成された極性信号Ｓｐｌに基づき、バランスカウンタ２６０に保持されている極性偏り値Ｎｂを“１”だけインクリメントする。
　時点ｔ２において、極性偏り値Ｎｂがあらかじめ設定された下限に到達すると、極性偏り管理回路２５０はバランスリミットヒット信号Ｓｂｈをタイミング制御回路２８０に出力する。タイミング制御回路２８０は、バランスリミットヒット信号Ｓｂｈを受信するとリフレッシュ信号Ｓｒｅｆを生成し、極性反転制御回路２７０および極性偏り管理回路２５０に与える。
　このとき、タイミング制御回路２８０は、バランスリミットヒット信号Ｓｂｈの受信回数をカウントするリミットカウンタ２３３のカウント値と、閾値レジスタ２３２にあらかじめ設定された回数の閾値とを比較する。本実施形態の場合、リミットカウンタ２３３のカウント値は“２”であり、閾値レジスタ２３２の発生回数の閾値は“２”である。このため、リミットカウンタ２３３のカウント値は閾値以上と判定されるので、タイミング制御回路２３０はリフレッシュ信号Ｓｒｅｆと発生頻度信号Ｓｒを生成する。そして、リフレッシュ信号Ｓｒｅｆを極性偏り管理回路２５０と極性反転制御回路２７０に出力し、発生頻度信号Ｓｒを極性反転制御回路２７０に出力する。これにより、極性を反転させるリミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。また、極性偏り管理回路２５０は、時点ｔ１において生成された極性信号Ｓｐｌに基づき、バランスカウンタ２６０に保持されている極性偏り値Ｎｂを“１”だけデクリメントする。
　時点ｔ３において、ホスト９０から強制リフレッシュ信号Ｓｆｒｆが与えられると、フレームメモリ２１０から送信される画像データＤＶに基づいて強制リフレッシュが行われる。この場合、時点ｔ２においてリミットリフレッシュの発生回数は閾値以上と判定されたので、発生頻度信号Ｓｒが極性反転制御回路２７０に与えられた。そこで、時点ｔ３では、時点ｔ１の場合と異なり、各画素形成部１０に保持されているデータ電圧の極性は反転されず、正極性の特定リフレッシュが行われ、画像データＤＶに応じた正極性のデータ電圧が画素形成部１０に書き込まれる。
　時点ｔ３において正極性の特定リフレッシュを行ったので、時点ｔ４において、極性偏り値Ｎｂは“１”だけインクリメントされる。このため、極性偏り値Ｎｂは、下限から離れて“０”に近づくようになる。これにより、時点ｔ４～時点ｔ６において、負極性と正極性の強制リフレッシュを交互に行っても、極性偏り値Ｎｂが下限に到達することはなくなる。その結果、時点ｔ４～時点ｔ６では、負極性の強制リフレッシュと正極性の強制リフレッシュが交互に行われ、画像データＤＶに応じた負極性または正極性のデータ電圧が画素形成部１０に交互に書き込まれる。
＜２．２　消費電力＞
　本実施形態においても、第１の実施形態の場合と同様に、リミットリフレッシュ期間Ｔ３の時点ｔ３において特定リフレッシュが行われると、極性偏り値Ｎｂが“０”に近づくようになる。これにより、時点ｔ４以後にリミットリフレッシュは行われなくなり、強制リフレッシュの反転周期が長くなる。このため、図７に示す第１の実施形態の場合と同様に、時点ｔ３～時点ｔ６における強制リフレッシュの反転周期の後半では、リミットリフレッシュを行うための電力が不要になる。その結果、本実施形態に係る液晶表示装置でも、従来の液晶表示装置と比較して消費電力を低減することができる。
＜２．３　効果＞
　本実施形態に係る液晶表示装置によれば、第１の実施形態の場合と同様の効果を達成することができる。また、特定リフレッシュを行うか否かを判定する際に、リミットリフレッシュ信号の受信回数をその閾値と直接比較するので、第１の実施形態の場合と比較して、リフレッシュカウンタ２３４が不要になる。これにより、タイミング制御回路２８０の回路構成が簡単になるので、液晶表示装置の製造コストを低減することができる。
＜２．４　変形例＞
　上記実施形態では、時点ｔ２において、極性偏り値が２回目に下限に到達したときに発生頻度信号Ｓｒを生成して極性反転制御回路２７０に与えることによりリミットリフレッシュを行うと共に、次の時点ｔ３において強制リフレッシュ時に極性を反転させない特定リフレッシュを行った。しかし、これは一例であり、閾値レジスタ２３２に設定されているリミットリフレッシュの発生回数の閾値を変更することにより、特定リフレッシュを行うか否かを決める発生回数の閾値を任意の値に変更することもできる。この場合、その発生回数の閾値に応じてＹフレームの設定期間を調整する必要がある。
＜３．第３の実施形態＞
　第３の実施形態に係る液晶表示装置の構成は、図２に示す第１の実施形態に係る液晶表示装置１００の構成と同じであるので、構成を示すブロック図およびその説明を省略する。図１０は、本発明の第３の実施形態に係る液晶表示装置に含まれる表示制御部２０２の構成を示すブロック図である。図１０に示すように、本実施形態の表示制御部２０２は、図３に示す第１の実施形態の表示制御部２００の構成とほぼ同じであるが、タイミング制御回路２９０の構成が異なる。そこで、タイミング制御回路２９０の構成について説明し、その他の構成についての説明は省略する。
　本実施形態では、後述するように、特定リフレッシュを行うか否かを、あらかじめ決められた一定の期間（「Ｚフレーム」という）内に極性偏り値Ｎｂが下限に到達するか否かによって決める。タイミング制御回路２９０は、Ｚフレームを記憶するためのＺフレームレジスタ２３７と、リフレッシュが行われないフレーム数をカウントするＮＲＥＦカウンタ２３６とを備えている。ＮＲＥＦカウンタ２３６によってカウントされたリフレッシュが行われないフレーム数が所定値になれば、液晶表示装置はホスト９０から画像データＤＶが与えられなくてもリフレッシュ（「定期リフレッシュ」という）を行う。なお、第１および第２の実施形態のタイミング制御回路２３０、２８０にそれぞれ備えられていたその他のレジスタおよびカウンタなどは備えていない。
　次に、Ｚフレームについて説明する。Ｚフレームの“Ｚ”も、Ｙフレームの“Ｙ”と同様に正の整数を表し、Ｚの値によってその期間の長さが異なり、Ｚの値が大きいほどその期間も長くなる。Ｙフレームはある時点よりも過去の期間を表していたが、Ｚフレームは、最初にリミットリフレッシュが行われた直後の時点よりも将来の期間を表す。Ｚフレームには、最初のリミットリフレッシュは含まれず、またＺフレーム期間にリミットリフレッシュの回数が１回でも含まれていれば、特性リフレッシュが行われるので、第１および第２の実施形態のタイミング制御回路２３０、２８０に含まれていた閾値レジスタ２３２、リミットカウンタ２３３、リフレッシュカウンタ２３４、および比較回路２３５は含まれていない。
＜３．１　極性の偏りを解消する動作＞
　図１１は、本実施形態に係る液晶表示装置において、特定リフレッシュを行ったときの極性偏り値Ｎｂの変化を示す図である。図５に示す場合と同様に、図１１においても、３つの期間Ｔ１～期間Ｔ３は、それぞれ高周波駆動期間、休止フレーム期間およびリミットリフレッシュ期間を示す。
　図１１に示すように、時点ｔ０では、極性偏り値Ｎｂが下限に到達することによって、タイミング制御回路２９０はリフレッシュ信号を生成して極性反転制御回路２７０と、極性偏り管理回路２５０に与える。これにより、極性を反転させるリミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。なお、本実施形態では、時点ｔ０において最初のリミットリフレッシュが行われているので、時点ｔ０はＺフレームに含まれておらず、その直後から将来に向かって時点ｔ６までの期間をＺフレームとして設定する。
　時点ｔ１においてホスト９０から強制リフレッシュ信号Ｓｆｒｆが与えられると、フレームメモリ２１０から送信される画像データＤＶに基づいて強制リフレッシュが行われる。また、時点ｔ０におけるリミットリフレッシュはＺフレームのリフレッシュではない。このため、時点ｔ１では、極性を反転させる強制リフレッシュが行われ、負極性の画像データＤＶに応じたデータ電圧が画素形成部１０に書き込まれる。また、時点ｔ０において発生頻度信号Ｓｒが極性反転制御回路２７０に与えられなかったので、バランスカウンタ２６０の極性偏り値Ｎｂは“０”から遠ざかるように“１”だけデクリメントされる。
　時点ｔ２において、極性偏り値Ｎｂがあらかじめ設定された下限に初めて到達すると、極性偏り管理回路２５０はタイミング制御回路２８０にバランスリミットヒット信号Ｓｂｈを出力する。タイミング制御回路２８０は、バランスリミットヒット信号Ｓｂｈを受信するとリフレッシュ信号Ｓｒｅｆを生成して極性反転制御回路２７０および極性偏り管理回路２５０に出力すると共に、極性反転制御回路２７０に発生頻度信号Ｓｒを出力する。これにより、極性を反転させるリミットリフレッシュが行われ、各画素形成部１０に保持されているデータ電圧は、その極性が正の方向に反転されるように書き換えられる。また、時点ｔ１では強制リフレッシュが行われたので、極性が反転され、バランスカウンタ２６０の極性偏り値Ｎｂは“０”に近づくように“１”だけインクリメントされる。
　時点ｔ３においてホスト９０から強制リフレッシュ信号Ｓｆｒｆが与えられると、フレームメモリ２１０から送信される画像データＤＶに基づいて特定リフレッシュが行われる。このとき、極性反転制御回路２７０には、時点ｔ２において、タイミング制御回路２９０によって生成された発生頻度信号Ｓｒが与えられる。これにより、時点ｔ３では、時点ｔ１の場合と異なり、極性反転制御回路２７０は、当該発生頻度信号Ｓｒに基づいて極性信号Ｓｐｌを生成し、セレクタ、ソースドライバおよび極性偏り管理回路２５０に出力する。その結果、各画素形成部１０に保持されている正極性のデータ電圧の極性は反転されず、極性を反転させない特定リフレッシュが行われ、正極性の画像データＤＶに応じたデータ電圧が画素形成部１０に書き込まれる。また、バランスカウンタ２６０の極性偏り値Ｎｂは“０”に近づくように“１”だけインクリメントされる。
　時点ｔ３において極性を反転させないで正極性の特定リフレッシュを行ったので、時点ｔ４～時点ｔ６において、負極性と正極性の強制リフレッシュを交互に行っても、極性偏り値Ｎｂが下限に到達することはなくなる。これにより、時点ｔ４～時点ｔ６では、各画素形成部１０に保持されているデータ電圧の極性が交互に反転され、負極性の強制リフレッシュと正極性の強制リフレッシュが交互に行われる。
＜３．２　消費電力＞
　本実施形態においても、第１の実施形態の場合と同様に、リミットリフレッシュ期間Ｔ３の時点ｔ３において特定リフレッシュが行われると、その後リミットリフレッシュは行われなくなるので、強制リフレッシュの周期が長くなる。このため、第１の実施形態の場合と同様に、強制リフレッシュの各反転周期の後半ではリフレッシュを行うための電力が不要になる。その結果、液晶表示装置１００では、従来の液晶表示装置と比較して消費電力を低減することができる。
＜３．３　効果＞
　本実施形態に係る液晶表示装置によれば、第１の実施形態の場合と同様の効果を達成することができる。また、特定リフレッシュを行うか否かを判定する際に、第１の実施形態のタイミング制御回路２３０に設けられていたＹフレームレジスタ２３１、閾値レジスタ２３２、リミットカウンタ２３３、リフレッシュカウンタ２３４、および比較回路２３５が不要になるので、極性を反転させるべきでないときに誤って反転させるべきと判定されたり、極性を反転させるべきときに反転させるべきでないと判定されたりするなどの誤判定が生じることがある。これにより、リミットリフレッシュの回数が増え、消費電力が増加する可能性はあるが、タイミング制御回路２３０の構成を簡略化できるので、液晶表示装置の製造コストを安価に抑えることができる。
＜３．３　変形例＞
　上記実施形態では、Ｚフレームにおいて、極性偏り値Ｎｂが最初に下限に到達したときに、タイミング制御回路２９０は、次の強制リフレッシュ時に極性を反転させない特定リフレッシュを行うために発生頻度信号Ｓｒを生成して極性反転制御回路２７０に出力した。しかし、これは一例であり、Ｚフレームにおいて、極性偏り値Ｎｂが２回目あるいは３回目目などに下限に到達したときなどに特定リフレッシュを行うようにしても良い。この場合、タイミング制御回路２９０に、リミットリフレッシュの回数をカウントするリミットカウンタをさらに設ける必要がある。
＜４．上記各実施形態に共通の変形例＞
　上記各実施形態においては、リミットリフレッシュ期間Ｔ３において、極性偏り値Ｎｂが到達する限界値は下限であるとして説明した。しかし、極性偏り値Ｎｂが到達する限界値が上限の場合にも、本発明は同様に適用される。
＜５．画素形成部のＴＦＴ＞
　以下、本発明の各実施形態に係る液晶表示装置の画素形成部に含まれるＴＦＴについて説明する。図２に示すように、画素形成部１０に含まれるＴＦＴ２０は、酸化物半導体層を有するチャネルエッチ型ＴＦＴでも良く、あるいはエッチストップ型ＴＦＴでも良い。酸化物半導体層は、インジウムガリウム亜鉛酸化物で形成されていても良く、結晶質酸化物半導体で形成されていても良く、積層構造を有していても良い。酸化物半導体層を有するＴＦＴを用いることにより、表示品位を保ちながら、液晶パネルを駆動する回数を大幅に削減し、液晶表示装置の消費電力を大幅に削減することができる。
　図１２は、チャネルエッチ型ＴＦＴの構成を示す図である。図１２に示すように、チャネルエッチ型ＴＦＴは、基板２１上にゲート電極２２、ゲート絶縁膜２３、酸化物半導体層２４、ソース電極２５、および、ドレイン電極２６を積層し、その上に保護膜２７を形成した構造を有する。酸化物半導体層２４のうちゲート電極２２の上方に存在する部分は、チャネル領域として機能する。チャネルエッチ型ＴＦＴでは、チャネル領域上にエッチストップ層が形成されておらず、ソース電極２５およびドレイン電極２６のチャネル側の端部下面は、酸化物半導体層２４の上面と接するように配置されている。チャネルエッチ型ＴＦＴは、例えば、酸化物半導体層２４上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離工程を実行することにより形成される。ソース・ドレイン分離工程では、チャネル領域の表面部分がエッチングされる場合がある。
　エッチストップ型ＴＦＴ（図示せず）では、チャネル領域上にエッチストップ層が形成されている。ソース電極およびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型ＴＦＴは、例えば、酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離工程を実行することにより形成される。
　ＴＦＴの酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体でも良く、結晶質部分を有する結晶質酸化物半導体でも良い。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などを使用することができる。
　ＴＦＴの酸化物半導体層は、２層以上の積層構造を有していても良い。この場合、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいても良く、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいても良く、複数の非晶質酸化物半導体層を含んでいても良い。酸化物半導体層が上層と下層とを含む２層構造を有する場合には、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、２層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくても良い。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－７３９９号公報に記載されている。参考のために、特開２０１４－７３９９号公報の開示内容のすべてを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでも良い。酸化物半導体層には、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば、インジウムガリウム亜鉛酸化物）が含まれる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでも良い。酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜を用いて形成される。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体など、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を含む活性層を有するチャネルエッチ型ＴＦＴは、「ＣＥ－ＯＳ－ＴＦＴ」とも呼ばれる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでも良く、結晶質でも良い。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容のすべてを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有する。このため、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、駆動用ＴＦＴ（例えば、複数の画素回路を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素用ＴＦＴ（画素回路に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体に代えて、他の酸化物半導体を含んでいても良い。酸化物半導体層は、例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2 Ｏ3 －ＳｎＯ2 －ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでも良い。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。また、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいても良い。ここで、Ａｌはアルミニウム、Ｔｉはチタン、Ｃｄはカドミウム、Ｇｅはゲルマニウム、Ｐｂは鉛、Ｍｇはマグネシウム、Ｚｒはジルコニウム、Ｈｆはハフニウムを表す。
　上記説明では、画素形成部１０に含まれるＴＦＴ２０は、酸化物半導体層からなるチャネル層を有するＴＦＴである場合について説明した。しかし、ソースドライバやゲートとドライバなどの周辺回路も、酸化物半導体層からなるチャネル層を有するＴＦＴによって構成しても良い。
　なお、本願は、２０１５年８月２７日に出願された「液晶表示装置およびその駆動方法」という名称の日本国特願２０１５－１８０４１８号に基づく優先権を主張する出願であり、この出願の内容は引用することによって本願の中に含まれる。
　本発明は、消費電力を抑制しつつ極性の偏りを防止することが可能な液晶表示装置に適用され、特に携帯型電子機器に搭載される液晶表示装置に適用される。
　１０　…　画素形成部
　１１　…　薄膜トランジスタ
　１００　…　液晶表示装置
　２００　…　表示制御部
　２１０　…　フレームメモリ
　２２０　…　セレクタ
　２３０　…　タイミング制御回路
　２３１　…　Ｙフレームレジスタ
　２３２　…　閾値レジスタ
　２３３　…　リミットカウンタ
　２３４　…　リフレッシュカウンタ
　２３５　…　比較回路
　２３６　…　ＮＲＥＦカウンタ
　２３７　…　Ｚフレームレジスタ
　２５０　…　極性偏り管理回路
　２６０　…　極性偏り値カウンタ
　２７０　…　極性反転制御回路
　３００　…　駆動部
　３１０　…　ソースドライバ
　４００　…　ガンマ部
　４１０　…　正極ガンマ回路
　４２０　…　負極ガンマ回路
　５００　…　表示部（液晶パネル）
　ＧＬ　…　走査信号線
　ＳＬ　…　データ信号線
　Ｃｐ　…　液晶容量

Claims (17)

  1. 　入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置であって、
    　前記データ電圧を前記液晶層に印加する駆動部と、
    　前記データ電圧を保持するように構成された複数の画素形成部を含み、前記データ電圧の極性の偏りを所定期間毎に管理し、前記表示部に表示された画像を更新する強制リフレッシュにおいて前記極性の偏りを解消する方向に前記駆動部を制御する表示制御部とを備え、
    　前記表示制御部は、前記極性の偏りを示す極性偏り値があらかじめ設定された限界値に到達したとき、前記画素形成部に保持されている前記データ電圧の極性を反転させるように書き換えると共に、前記極性偏り値が前記限界値に到達した頻度が所定の条件を満たしているか否かを判定し、前記所定の条件を満たしていると判定した場合には、前記所定の条件を満たした直後に行われる前記強制リフレッシュにおいて極性を反転させないで前記データ電圧の書き換えを行うように前記駆動部を制御することを特徴とする、液晶表示装置。
  2. 　前記表示制御部は、
    　　前記所定期間毎に前記極性偏り値を求めて管理し、前記極性偏り値が前記限界値に到達したときにはリミットヒット信号を出力する極性偏り管理回路と、
    　　前記強制リフレッシュにおいて、前記極性偏り管理回路から出力された前記極性偏り値が前記限界値に到達していない場合には、前記極性偏り値を“０”に近づける方向に制御し、前記極性偏り値が前記限界値に到達した場合には、前記極性偏り値を反転する方向に制御する極性信号を生成して出力する極性反転制御回路と、
    　　前記強制リフレッシュを行う強制リフレッシュ信号を受信したときにはリフレッシュ信号を生成し、前記リミットヒット信号を受信した場合にはリミットリフレッシュ信号を生成して、前記極性偏り管理回路および前記極性反転制御回路に与えるタイミング制御回路とを備え、
    　前記タイミング制御回路は、前記リミットヒット信号を受信した頻度が前記所定の条件を満たしているか否かを判定し、前記所定の条件を満たしていると判定した場合には、発生頻度信号を生成して前記極性反転制御回路に与え、
    　前記極性反転制御回路は、前記発生頻度信号を与えられれば、前記画像データに基づく前記強制リフレッシュを、直前の行われたリフレッシュの極性と同じ極性で行うように制御することを特徴とする、請求項１に記載の液晶表示装置。
  3. 　前記タイミング制御回路は、
    　　前記リミットヒット信号の受信回数をカウントするリミットカウンタと、前記リミットヒット信号の受信回数の閾値を記憶する閾値レジスタと、前記リミットヒット信号の受信回数と前記閾値とを比較する比較回路とを備え、
    　　前記リミットカウンタに記憶されている前記リミットヒット信号の受信回数と前記閾値レジスタに記憶されている前記閾値とを前記比較回路によって比較し、前記リミットヒット信号の受信回数が前記閾値以上と判定された場合には、前記発生頻度信号を前記極性反転制御回路に出力することを特徴とする、請求項２に記載の液晶表示装置。
  4. 　前記タイミング制御回路は、前記強制リフレッシュ信号の受信回数をカウントするリフレッシュカウンタをさらに備え、前記リミットカウンタに記憶されている前記受信回数と前記リフレッシュカウンタに記憶されている前記受信回数とに基づいて発生頻度を求め、前記発生頻度と前記閾値レジスタに記憶されている前記閾値とを前記比較回路によって比較し、前記発生頻度が前記閾値以上と判定された場合には、前記発生頻度信号を前記極性反転制御回路に出力することを特徴とする、請求項３に記載の液晶表示装置。
  5. 　前記リフレッシュカウンタは、前記強制リフレッシュ信号の受信回数およびリミットリフレッシュ信号の受信回数をカウントして合計することを特徴とする、請求項４に記載の液晶表示装置。
  6. 　前記タイミング制御回路は、Ｙフレームの設定期間を記憶するＹフレームレジスタをさらに備え、前記Ｙフレームレジスタから前記Ｙフレームの設定期間を読み出し、前記強制リフレッシュが行われる期間内の任意の時点から過去に遡って前記Ｙフレームを設定し、前記Ｙフレームにおいて発生頻度が前記閾値以上か否かを判定することを特徴とする、請求項３または４に記載の液晶表示装置。
  7. 　前記タイミング制御回路は、Ｚフレームの設定期間を記憶するＺフレームレジスタを備え、
    　前記タイミング制御回路は、前記極性偏り管理回路からリミットリフレッシュ信号を受信すると、前記Ｚフレームレジスタから前記Ｚフレームの設定期間を読み出して将来に向かって前記Ｚフレームを設定し、前記Ｚフレームにおいて最初のリミットリフレッシュ信号を受信したときに前記発生頻度信号を前記極性反転制御回路に出力することを特徴とする、請求項２に記載の液晶表示装置。
  8. 　前記極性偏り管理回路は、前記極性偏り値をカウントして保持するバランスカウンタを備え、前記画像データの表す画像を前記表示部に表示するために垂直同期信号が与えられる毎に、前記バランスカウンタに保持されている前記極性偏り値を前記極性信号によって特定された方向に“１”ずつ増加または減少させることを特徴とする、請求項２に記載の液晶表示装置。
  9. 　前記画像データに基づいて正極性の画像データを生成する正極ガンマ回路と負極性の画像データを生成する負極ガンマ回路とをさらに備え、
    　前記表示制御部は、前記画像データを前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択するセレクタをさらに備え、
    　前記セレクタは、前記画素形成部毎に極性の偏りが生じないように、前記極性反転制御回路から与えられた前記極性信号に基づき、前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択して前記画像データを与えることを特徴とする、請求項２に記載の液晶表示装置。
  10. 　前記表示制御部は、入力された前記画像データを格納するフレームメモリをさらに含み、
    　前記タイミング制御回路は、前記リフレッシュ信号を前記極性反転制御回路および前記極性偏り管理回路に出力すると共に、前記画像データを読み出すための読出し信号を前記フレームメモリに与え、
    　前記フレームメモリは、前記読出し信号を与えられたときに格納されている前記画像データを前記セレクタに出力することを特徴とする、請求項９に記載の液晶表示装置。
  11. 　前記画素形成部と前記駆動部とを接続する、前記表示部に形成されたデータ信号線および走査信号線をさらに備え、
    　前記画素形成部は、
    　　前記データ電圧を保持するための画素容量と、
    　　前記走査信号線に制御端子が接続され、前記データ信号線に第１導通端子が接続され、前記画素容量に第２導通端子が接続されたスイッチング素子とを含み、
    　前記スイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタを含むことを特徴とする、請求項２に記載の液晶表示装置。
  12. 　前記画素形成部は、酸化物半導体層を有する薄膜トランジスタを含むことを特徴とする、請求項１１に記載の液晶表示装置。
  13. 　前記薄膜トランジスタは、チャネルエッチ型薄膜トランジスタであることを特徴とする、請求項１２に記載の液晶表示装置。
  14. 　前記酸化物半導体層は、インジウムガリウム亜鉛酸化物で形成されていることを特徴とする、請求項１２に記載の液晶表示装置。
  15. 　前記酸化物半導体層は、結晶質酸化物半導体で形成されていることを特徴とする、請求項１２に記載の液晶表示装置。
  16. 　前記酸化物半導体層は、積層構造を有することを特徴とする、請求項１２に記載の液晶表示装置。
  17. 　入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置であって、前記データ電圧を前記液晶層に印加するための駆動部と、前記データ電圧を保持するように構成された複数の画素形成部を含み、前記データ電圧の前記極性の偏りを所定期間毎に管理し、前記表示部に表示された画像を更新するフレーム期間における前記データ電圧の前記極性の偏りを解消する方向に前記駆動部を制御する表示制御部とを備える液晶表示装置の駆動方法であって、
    　前記極性の偏りを示す極性偏り値があらかじめ設定された限界値に到達したとき、前記画素形成部に保持されている前記データ電圧の極性を反転させるように書き換えるステップと、
    　前記極性偏り値が所定の条件を満たしているか否かを判定するステップと、
    　前記所定の条件を満たしていると判定された場合に、リミットリフレッシュの直後に行われる前記画像データの更新に基づく強制リフレッシュにおいて極性を反転させないで前記データ電圧の書き換えを行うように前記駆動部を制御するステップとを備えることを特徴とする、液晶表示装置の駆動方法。
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