WO2015087587A1 - 液晶表示装置およびその駆動方法 - Google Patents

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crystal display
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健太郎 植村
則夫 大村
達彦 須山
田中 紀行
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シャープ株式会社
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Definitions

  • the present invention relates to a liquid crystal display device and a driving method thereof, and more particularly, to a liquid crystal display device that suppresses generation of flicker and an afterimage and a driving method thereof.
  • a plurality of pixel forming portions are formed in a matrix.
  • Each pixel formation portion is provided with a thin film transistor (Thin Transistor: hereinafter referred to as “TFT”) operating as a switching element and a pixel capacitor connected to the data signal line through the TFT.
  • TFT Thin Transistor
  • a voltage of image data for displaying an image is written as a data voltage in a pixel capacitor in the pixel formation portion.
  • This data voltage is applied to the liquid crystal layer of the pixel forming portion, and the orientation direction of the liquid crystal molecules is changed in a direction corresponding to the data voltage value.
  • the liquid crystal display device displays an image on the display unit by controlling the light transmittance of the liquid crystal layer for each pixel forming unit.
  • the pause drive is a scanning period (also referred to as a “refresh period”) in which a display signal is refreshed by scanning a scanning signal line, as described in, for example, Japanese Unexamined Patent Publication No. 2001-31253.
  • the liquid crystal display device can pause the operation of the scanning signal line driving circuit and / or the data signal line driving circuit in the pause period by performing the pause driving, and can reduce power consumption.
  • polarity deviation charge deviation
  • impurity ions contained in the liquid crystal layer are unevenly distributed due to the polarity deviation. Due to the DC voltage component generated by the unevenly distributed impurity ions, the orientation direction of the liquid crystal molecules to be changed in the direction corresponding to the data voltage value is affected. As a result, display defects such as flicker due to a shift in the optimum common voltage or afterimage due to liquid crystal burn-in occur during operation of the liquid crystal display device.
  • an object of the present invention is to provide a liquid crystal display device in which a display defect due to a biased polarity accumulated during pause driving hardly occurs and a driving method thereof.
  • a first aspect of the present invention is a liquid crystal display device that displays an image represented by the image data on the display unit by applying a data voltage corresponding to input image data to a liquid crystal layer of the display unit, A driving unit for applying the data voltage to the liquid crystal layer; Display control for managing the polarity of the data voltage in units of a predetermined period and controlling the drive unit in a direction to cancel the polarity of the polarity of the data voltage in a frame period in which an image displayed on the display unit is updated A part.
  • the display unit includes a plurality of pixel formation units configured to hold the data voltage
  • the display control unit specifies a direction in which a polarity deviation value representing the polarity deviation is changed in order to eliminate the polarity deviation in a frame period in which the image is updated, and a frame period in which the image is updated
  • the driving unit is controlled to apply the data voltage in which the polarity bias value is changed in the specified direction to each of the plurality of pixel forming units every frame period subsequent to the frame period.
  • the display control unit A polarity bias management circuit that obtains and manages the polarity bias value in units of the predetermined period; When the polarity bias value output from the polarity bias management circuit is not “0” in the frame period for updating the image, the polarity bias value is controlled in a direction approaching “0”, and the polarity bias value Is “0”, a polarity reversal control circuit that generates a polarity signal for controlling the polarity bias value in a direction to be reversed; A timing control circuit that generates a refresh signal indicating a frame period for updating the image at a predetermined timing, and supplies the refresh signal to the polarity bias management circuit and the polarity inversion control circuit; An NREF counter that counts the number of pause frame periods; The polarity bias management circuit increases or decreases the polarity bias value by “1” in a direction specified by the polarity signal provided from the polarity inversion control circuit.
  • the polarity deviation management circuit includes a balance counter that counts and holds the polarity deviation value, and each time a vertical synchronization signal used for displaying an image represented by the image data is displayed on the display unit, The polarity bias value held in the balance counter is increased or decreased by “1” in the specified direction by the polarity signal.
  • the timing control circuit generates and outputs the refresh signal when the count value of the NREF counter reaches a predetermined number of times.
  • the timing control circuit is based on the forced refresh signal.
  • the refresh signal is generated and output.
  • the timing control circuit generates and outputs the refresh signal based on the command when given a command for inverting the image displayed on the display unit from side to side or up and down.
  • the timing control circuit generates the refresh signal based on the high-frequency synchronization signal if the high-frequency synchronization signal generated in synchronization with the period of the high-frequency drive is given when shifting from the rest drive to the high-frequency drive.
  • the polarity deviation management circuit increases or decreases the polarity deviation value by “1” in the direction specified by the polarity signal every time the high frequency synchronization signal is given.
  • the timing control circuit resets the NREF counter when generating and outputting the refresh signal.
  • the display control unit further includes a selector for selecting either the positive gamma circuit or the negative gamma circuit for the image data, The selector selects one of the positive gamma circuit and the negative gamma circuit based on the polarity signal given from the polarity inversion control circuit, and provides the image data.
  • the display control unit further includes a frame memory for storing the input image data,
  • the timing control circuit outputs the refresh signal and simultaneously gives a read signal to the frame memory for reading the image data,
  • the frame memory outputs the image data stored when the read signal is given.
  • a twelfth aspect of the present invention is the third aspect of the present invention,
  • an off-sequence signal that is an alternating voltage of a predetermined frequency and erase data for erasing the data voltage written in the pixel formation unit are given to the display control unit.
  • the timing control circuit generates the refresh signal based on the off-sequence signal and outputs the refresh signal to the polarity bias management circuit and the polarity inversion control circuit, Each time the polarity of the off-sequence signal changes, the polarity bias management circuit increases or decreases the polarity bias value by “1” in the direction specified by the polarity signal,
  • the erase data is provided to the driving unit.
  • the pixel forming unit includes: A pixel capacity for holding the data voltage; A switching element having a control terminal connected to the scanning signal line, a first conduction terminal connected to the data signal line, and a second conduction terminal connected to the pixel capacitor;
  • the switching element includes a thin film transistor in which a channel layer is formed of an oxide semiconductor.
  • a fourteenth aspect of the present invention is the thirteenth aspect of the present invention.
  • the oxide semiconductor includes indium gallium zinc oxide.
  • a fifteenth aspect of the present invention is a method of driving a liquid crystal display device that displays an image represented by the image data on the display unit by applying a data voltage corresponding to the input image data to the liquid crystal layer of the display unit.
  • Driving a driving unit to apply the data voltage to the liquid crystal layer Managing the bias of the polarity of the data voltage in units of a predetermined period; Controlling the drive unit in a direction to eliminate the bias of the polarity of the data voltage in the frame period in which the image displayed on the display unit is updated.
  • the display control unit of the liquid crystal display device manages the polarity deviation of the data voltage in a predetermined period unit.
  • the drive unit is driven in a direction to eliminate the bias in the polarity of the stored data voltage.
  • the bias of the polarity accumulated up to the frame period in which the image is updated is directed to cancel.
  • the liquid crystal display device is driven, electric charges due to the uneven distribution of impurity ions are less likely to be accumulated in the liquid crystal layer, thereby suppressing the occurrence of flicker and the like.
  • the display control unit of the liquid crystal display device specifies the direction in which the polarity bias value indicating the polarity bias is increased or decreased, and follows the frame period for updating the image and the frame period. For each frame period, the drive unit is driven such that a data voltage whose polarity bias value is changed in the specified direction is applied to each of the plurality of pixel formation units. Thus, the polarity bias accumulated until the frame period in which the image is updated is gradually eliminated every frame period following the frame period.
  • the polarity bias management circuit when the polarity bias management circuit is given a polarity signal from the polarity inversion control circuit, if the polarity bias value at the time when the refresh signal is generated is not “0”, the polarity bias management circuit The bias value is controlled so as to approach “0”, and when it is “0”, the polarity bias value is controlled so as to be reversed. As a result, the polarity bias value obtained for each subsequent frame period is unlikely to deviate greatly from “0”. As a result, when the liquid crystal display device is driven, electric charges due to the uneven distribution of impurity ions are less likely to be accumulated in the liquid crystal layer, thereby suppressing the occurrence of flicker and the like.
  • the polarity deviation management circuit is specified by the polarity signal given from the polarity inversion control circuit every time the vertical synchronization signal used for displaying the image on the display unit is given.
  • the polarity bias value is obtained by incrementing or decrementing by "1" in the direction. Accordingly, the polarity deviation management circuit can easily obtain the polarity deviation value.
  • the timing control circuit when the count value of the NREF counter reaches a predetermined number during pause driving, periodic refresh is performed and the timing control circuit generates a refresh signal.
  • the polarity bias value is obtained by increasing or decreasing by “1” in the direction specified by the polarity signal obtained by the polarity inversion control circuit.
  • the polarity bias value obtained for each frame period after the periodic refresh becomes difficult to deviate greatly from “0”, and the occurrence of flicker or the like is suppressed.
  • the timing control circuit generates the refresh signal when the forced refresh signal is given during the pause driving.
  • the polarity bias value is obtained by increasing or decreasing by “1” in the direction specified by the polarity signal obtained by the polarity inversion control circuit.
  • the polarity bias value obtained for each frame period after the forced refresh is not greatly deviated from “0”, and the occurrence of flicker or the like is suppressed.
  • the timing control circuit when a command for inverting the image displayed on the display unit vertically or horizontally is given, the timing control circuit generates a refresh signal.
  • the polarity bias value is obtained by increasing or decreasing by “1” in the direction specified by the polarity signal obtained by the polarity inversion control circuit.
  • the polarity bias value obtained for each frame period after the image is inverted by the command is less likely to deviate greatly from “0”, and the occurrence of flicker or the like is suppressed.
  • the timing control circuit Generates a refresh signal in synchronization with the period of high-frequency driving.
  • the polarity inversion control circuit also generates a polarity signal in synchronization with the frequency of the high frequency drive. Therefore, when the polarity bias value is not “0”, the polarity bias management circuit sets the polarity bias value to “0”. In the case of “0”, the polarity bias value is reversed.
  • the polarity bias value at the time of the rest drive is greatly deviated from “0”
  • the polarity bias value is changed to “0” by “1” every frame period by shifting to the high frequency drive.
  • the polarity bias value alternately repeats “+1” and “0” or “0” and “ ⁇ 1”.
  • the polarity bias value becomes substantially “0” in the high frequency driving, so that the occurrence of flicker or the like is suppressed.
  • the timing control circuit since the timing control circuit resets the NREF counter when outputting the refresh signal, the NREF count value stored in the NREF counter until then becomes “0”. For this reason, the regular refresh can be performed at an appropriate timing.
  • a positive gamma circuit for generating positive polarity image data selectable by a selector and a negative polarity gamma circuit for generating negative polarity image data are provided.
  • the selector Based on the polarity signal generated by the polarity inversion control circuit, the selector gives the input image data to the positive gamma circuit and controls the polarity bias value to decrease when controlling the polarity bias value to increase. If so, it is given to the negative gamma circuit.
  • the polarity deviation of the voltage applied to the liquid crystal layer can be matched with the polarity deviation value managed by the polarity deviation management circuit.
  • the image data transmitted from the host is stored in the frame memory, and the image data can be read by giving a read signal when the refresh signal is output from the timing control circuit. .
  • the image data can be read from the frame memory, so that the image can be easily updated.
  • an off-sequence signal that is an alternating voltage of a predetermined frequency and the pixel forming unit are written during a preset off-sequence period. If erase data for erasing the data voltage is given, the timing control circuit generates a refresh signal every time the polarity of the off-sequence signal changes. As a result, the polarity inversion control circuit generates a polarity signal every time the polarity of the off-sequence signal changes. Therefore, the polarity bias management circuit greatly differs from “0” in the polarity bias value immediately before the off-sequence signal is input.
  • a thin film transistor in which a channel layer is formed of an oxide semiconductor is used as a switching element of each pixel formation portion in an active matrix liquid crystal display device.
  • the off-leakage current of the thin film transistor is greatly reduced, and the voltage written in the pixel capacitance of each pixel formation portion is held for a longer period.
  • by applying an AC voltage it is possible to reduce the bias in the polarity of the voltage applied to the liquid crystal layer by controlling the driving unit after the OFF signal is input. Therefore, when performing rest driving and high-frequency driving, it is possible to significantly reduce power consumption for image display while suppressing occurrence of flicker and the like.
  • the effect of the twelfth aspect of the present invention can be reliably obtained by using indium gallium zinc oxide as the oxide semiconductor forming the channel layer of the thin film transistor included in the pixel formation portion. it can.
  • FIG. 6 is a timing chart for explaining rest driving of the liquid crystal display device. It is a figure which shows the change of the bias
  • 1 is a block diagram illustrating a configuration of a liquid crystal display device according to a first embodiment of the present invention. It is a block diagram which shows the structure of the display control part contained in the liquid crystal display device of this embodiment.
  • FIG. 10 is another diagram illustrating a method of adjusting the polarity bias value Nb to approach “0” when the liquid crystal display device according to the present embodiment is operated by switching from rest driving to high frequency driving.
  • FIG. 4B is a schematic diagram illustrating a state when high frequency driving is performed in a state where the uneven distribution of impurity ions in the pixel formation portion is eliminated. It is a figure which shows operation
  • FIG. 1 is a timing chart for explaining pause driving of the liquid crystal display device.
  • the data voltage for one screen is written in one frame period, and the data voltage writing is suspended in the subsequent 59 frame periods. That is, the display unit of the liquid crystal display device is driven so that one refresh frame period and 59 pause frame periods appear alternately. Therefore, the refresh rate is 1 Hz, and the refresh cycle is 1 second.
  • the polarity of the data voltage to be written to the pixel formation unit is inverted every refresh frame period.
  • the voltage polarity A indicates the polarity of the data voltage (that is, the voltage held in the pixel capacitance in the pixel formation portion) written in one pixel formation portion
  • the voltage polarity B indicates the other pixel.
  • a data voltage having a polarity different from the polarity of the data voltage written in the forming unit and written in the pixel forming unit in the same frame period is shown. As can be seen from the voltage polarities A and B shown in FIG.
  • the liquid crystal display device displays an image by applying a voltage to the liquid crystal layer and controlling the light transmittance of the liquid crystal layer.
  • charge accumulation hereinafter referred to as “charge bias”
  • the AC drive is performed in the liquid crystal display device.
  • the polarity of the voltage applied to the liquid crystal layer is inverted every predetermined period (typically every one frame period) as in voltage polarities A and B shown in FIG.
  • the temporal average value (or integral value) of the voltage applied to the layer can be substantially “0”.
  • a frame period for writing the voltage of image data representing an image to be displayed as a data voltage to the pixel formation portion is referred to as a “refresh frame period”, and a frame period in which writing of the data voltage is paused. This is called “pause frame period”.
  • the “one frame period” is a period for refreshing one screen (data voltage rewriting or writing).
  • the length of the “one frame period” is 1 in a general display device having a refresh rate of 60 Hz. Although the length of the frame period is 16.67 ms, the present invention is not limited to this.
  • refresh is performed to rewrite the data voltage held in each pixel forming unit 10 based on the image data so that the polarity is inverted, and in the idle frame period, all the scanning signal lines GL are not selected. Refresh is paused.
  • forced refresh based on the new image data received from the host 90
  • the refresh is performed every predetermined period (hereinafter, this refresh is referred to as “periodic refresh”). Is called).
  • FIG. 2 is a diagram showing a change in the bias of polarity when the liquid crystal display device is paused.
  • the polarity bias is the difference between the total time during which the positive data voltage is held in the same pixel formation portion and the total time during which the negative data voltage is held in the same pixel formation portion.
  • this polarity deviation is caused by the sum of the frame periods in which a positive voltage is applied to the same position in the liquid crystal layer and the frame period in which a negative voltage is applied. If the difference is “0”, it can be said that there is no bias in polarity.
  • the “charge bias” corresponds to this “polarity bias”, and both represent the same state.
  • the forced refresh period is performed based on the image data given from the host, and the subsequent 29 frame period is a pause period.
  • the polarity of the voltage applied to the liquid crystal layer (data voltage held in each pixel formation portion) is reversed when the data voltage is written in the regular refresh period.
  • the polarity of the voltage applied to the liquid crystal layer is reversed by the writing of the data voltage in the regular refresh period.
  • each pixel forming unit keeps the data voltage applied by the forced refresh substantially as it is during the rest period without inverting the polarity.
  • the polarity bias reverses the polarity of the applied voltage every time the regular refresh is performed, and the polarity bias value increases / decreases monotonously in the subsequent pause period.
  • the polarity bias value is monotonously increased / decreased during the subsequent rest period without inverting the polarity of the applied voltage. Accordingly, the polarity bias value repeatedly increases and decreases between the maximum value and the minimum value regardless of whether or not forced refresh is performed.
  • the polarity of the applied voltage that is, the direction of the polarity deviation is not always reversed even if the forced refresh is performed.
  • the polarity of the applied voltage may be always reversed every time forced refresh is performed.
  • the power supply of the liquid crystal display device is turned off when the polarity bias value is close to the maximum value or the minimum value, a DC voltage is applied to the liquid crystal layer even while the power supply is turned off. Become. If the power supply of the liquid crystal display device is turned on again in such a state, display defects such as flicker and afterimages are likely to occur.
  • FIG. 3 is a diagram illustrating a change in the polarity bias when the high-frequency driving and the pause driving are alternately switched in the liquid crystal display device.
  • the liquid crystal display device operates by alternately switching between high frequency driving and rest driving (also referred to as “low frequency driving”), as shown in FIG.
  • the polarity bias value during the pause driving may reach the lower limit value. Therefore, as shown in FIG. 3, for example, an upper / lower limit management circuit is provided in the display control unit to force the reverse polarity refresh so that the polarity bias value at the time of rest driving is away from the lower limit value. .
  • the polarity bias value is adjusted to be a value between the upper limit value and the lower limit value.
  • switching to high-frequency driving may occur when the polarity bias value is close to the lower limit value.
  • the polarity bias value repeatedly increases or decreases by “1” from the value immediately after switching from the rest drive to the high frequency drive by performing the high frequency drive. The value is almost the same as the value immediately after switching to.
  • the state is the same as a state where the DC voltage component is applied to the liquid crystal layer for a long time.
  • the problem of display failure due to the polarity bias occurring in the first and second basic studies is caused by charge accumulation due to uneven distribution of impurity ions in the liquid crystal layer, and this charge accumulation is caused by the liquid crystal layer. This is considered to be caused by a deviation in the polarity of the data voltage applied to. For this reason, display defects due to flicker, afterimages, and the like cannot be eliminated even by executing a conventional off sequence for discharging the charges accumulated in the pixel capacitor when the power is turned off. Therefore, an embodiment of the present invention, which has been made to solve the problem of display failure due to polarity deviation based on the above basic study, will be described below.
  • FIG. 4 is a block diagram showing the configuration of the liquid crystal display device 100 according to the first embodiment of the present invention.
  • the liquid crystal display device 100 includes a display control unit 200, a driving unit 300, a gamma unit 400, and a display unit 500.
  • the driving unit 300 includes a source driver 310 as a data signal line driving circuit and a gate driver 320 as a scanning signal line driving circuit.
  • the gamma unit 400 outputs a positive gamma circuit 410 that outputs image data included in the data DAT transmitted from the host 90 to the source driver 310 as positive image data, and a negative electrode that outputs to the source driver 310 as negative image data.
  • Both or one of the source driver 310 and the gate driver 320 may be integrally formed on the liquid crystal panel constituting the display unit 500.
  • a host 90 mainly composed of a CPU (Central Processing Unit) is provided outside the liquid crystal display device 100.
  • the host 90 gives the liquid crystal display device 100 data DAT including image data, a command necessary for displaying an image on the display unit 500, an off sequence signal given when the power is turned off, and the like.
  • the display unit 500 is arranged in a matrix corresponding to the plurality of data signal lines SL, the plurality of scanning signal lines GL, the plurality of data signal lines SL, and the plurality of scanning signal lines GL.
  • a plurality of pixel forming portions 10 are formed. In FIG. 4, for the sake of convenience, one pixel forming portion 10 and one data signal line SL and one scanning signal line GL corresponding thereto are shown.
  • Each pixel forming unit 10 has a gate terminal (also referred to as “control terminal”) connected to the corresponding scanning signal line GL and a source terminal (also referred to as “first conduction terminal”) connected to the corresponding data signal line SL.
  • the thin film transistor (TFT) 11 operating as a switching element, the pixel electrode 12 connected to the drain terminal (also referred to as “second conduction terminal”) of the TFT 11, and the plurality of pixel forming portions 10 in common.
  • a common electrode 13 provided, and a liquid crystal layer sandwiched between the pixel electrode 12 and the common electrode 13 and provided in common to the plurality of pixel formation portions 10 are provided.
  • the liquid crystal capacitance formed by the pixel electrode 12 and the common electrode 13 constitutes a pixel capacitance Cp.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to securely hold the voltage in the pixel capacitor Cp, and therefore the pixel capacitor Cp is actually constituted by a liquid crystal capacitor and an auxiliary capacitor.
  • the channel layer of the TFT 11 is formed of an oxide semiconductor containing InGaZnO (indium gallium zinc oxide) made of indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • InGaZnO indium gallium zinc oxide
  • a TFT containing InGaZnO has much lower off-leakage current than a silicon-based TFT using polycrystalline silicon, amorphous silicon, or the like as a channel layer. For this reason, the voltage written in the pixel capacitor Cp can be held for a longer period while maintaining the voltage value.
  • oxide semiconductors other than InGaZnO for example, indium, gallium, zinc, copper (Cu), silicon (Si), tin (Sn), aluminum (Al), calcium (Ca), germanium (Ge), and lead ( A similar effect can be obtained even when an oxide semiconductor containing at least one of Pb) is used for the channel layer.
  • oxide semiconductors other than InGaZnO, for example, indium, gallium, zinc, copper (Cu), silicon (Si), tin (Sn), aluminum (Al), calcium (Ca), germanium (Ge), and lead ( A similar effect can be obtained even when an oxide semiconductor containing at least one of Pb) is used for the channel layer.
  • the use of an oxide semiconductor as the channel layer of the TFT 11 is merely an example. Instead, a silicon-based semiconductor such as polycrystalline silicon or amorphous silicon may be used.
  • the display control unit 200 is typically realized by an IC (Integrated Circuit).
  • the display control unit 200 When receiving data DAT including image data representing an image to be displayed from the host 90, the display control unit 200 generates and outputs a source driver control signal Ssc, a gate driver control signal Sgc, a common voltage signal, and the like.
  • the source driver control signal Ssc is supplied to the source driver 310
  • the gate driver control signal Sgc is supplied to the gate driver 320
  • the common voltage signal is supplied to the common electrode 13 provided in the display unit 500.
  • the source driver 310 generates and outputs a data voltage to be given to each data signal line SL based on the image data given from the positive gamma circuit 410 or the negative gamma circuit 420 according to the source driver control signal Ssc.
  • the source driver control signal Ssc includes, for example, a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the source driver 310 operates a shift register and a sampling latch circuit (not shown) therein, and converts image data into an analog signal by a DA converter circuit (not shown). Generate a data voltage.
  • the source driver 310 includes an amplifier (not shown) that amplifies the positive data voltage and an amplifier (not shown) that amplifies the negative data voltage, and the data voltage is selected according to its polarity. Amplified by the amplified amplifier and output to the display unit 500.
  • the gate driver 320 repeats the application of the active scanning signal to each scanning signal line GL in a predetermined cycle in accordance with the gate driver control signal Sgc.
  • the gate driver control signal Sgc includes, for example, a gate clock signal and a gate start pulse signal.
  • the gate driver 320 generates the scanning signal by operating an internal shift register (not shown) in accordance with the gate clock signal and the gate start pulse signal.
  • a data voltage is applied to each data signal line SL, and a scanning signal is applied to each scanning signal line GL, whereby an image represented by image data included in the data DAT transmitted from the host 90 is displayed. It is displayed on the display unit 500 of the liquid crystal panel.
  • FIG. 5 is a block diagram illustrating a configuration of the display control unit 200 included in the liquid crystal display device 100 of the present embodiment.
  • the display control unit 200 includes a frame memory 210, a timing control circuit 230, a polarity deviation management circuit 250, a polarity inversion control circuit 270, and a selector 220.
  • Data DAT transmitted from the host 90 includes image data DV, a control signal SC such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, and a forced refresh signal Scrf that is input when the image is forcibly refreshed. .
  • the frame memory 210 stores image data DV transmitted from the host 90 for each frame, and gives a read signal Srd at a timing when a refresh signal Sref described later is output from the timing control circuit 230 to the polarity deviation management circuit 250 or the like. If so, the stored image data DV is output to the source driver 310. Further, when the forced refresh signal Scrf is given from the host 90 to the timing control circuit 230, the read signal Srd is given from the timing control circuit 230 to the frame memory 210, and the frame memory 210 receives the stored image data DV. Output. However, since the image updated by the regular refresh or the forced refresh is continuously displayed on the display unit 500 during the pause period, the read signal Srd is not given to the frame memory 210.
  • the image data DV can be read from the frame memory 210 when the image displayed on the display unit 500 is updated, so that the image can be easily updated.
  • the image data DV transmitted from the host 90 is described as being stored in the frame memory 210.
  • the image data DV may be directly supplied to the selector 220 without being stored in the frame memory 210.
  • the timing control circuit 230 has a register 240 for storing the number of pause frame periods.
  • the register 240 is referred to as an NREF counter 240, and the NREF count value stored in the NREF counter 240 is represented by a symbol “Nc”.
  • the timing control circuit 230 increments the NREF count value Nc by “1” every time the vertical synchronization signal Vsync included in the control signal SC transmitted from the host 90 is received for each frame period, and the NREF counter 240 each time. And the vertical synchronization signal Vsync is supplied to the polarity deviation management circuit 250.
  • the polarity deviation management circuit 250 has a register 260 for holding the polarity deviation value obtained based on the vertical synchronization signal Vsync.
  • this register 260 is referred to as a balance counter 260, and the polarity bias value stored in the balance counter 260 is represented by the symbol “Nb”.
  • the polarity control circuit 250 receives the vertical synchronization signal Vsync from the timing control circuit 230, the polarity deviation management circuit 250 adds or subtracts the number of times the vertical synchronization signal Vsync is received based on the polarity signal Spl described later, thereby balancing the balance.
  • the polarity bias value Nb stored in the counter 260 is incremented by “1” or decremented.
  • the polarity bias value Nb has a value “1” in the direction specified by the polarity signal Spl described later for each pause frame period, regular refresh frame period, and forced refresh frame period. It is incremented or decremented by one. As a result, the polarity bias value Nb becomes “positive value”, becomes “0”, or becomes “negative value”.
  • the timing control circuit 230 refreshes the refresh signal Sref to update the image displayed on the display unit 500. Is generated and applied to the polarity deviation management circuit 250 and the polarity inversion control circuit 270, and the NREF counter 240 is reset to set the NREF count value Nc to "0". By providing the NREF counter 240, the regular refresh can be performed at an appropriate timing.
  • the timing control circuit 230 gives a read signal Srd to the frame memory 210 in order to read the image data DV stored in the frame memory 210. Thereby, the frame memory 210 outputs the stored image data DV. Further, if the forced refresh signal Scrf is given to the timing control circuit 230 until the NREF count value Nc reaches the maximum value or the minimum value, the NREF counter 240 is reset at that time to set the NREF count value Nc to “0”. Performs the same operation as above.
  • the polarity bias management circuit 250 reads the held polarity bias value Nb from the balance counter 260 and gives it to the polarity inversion control circuit 270.
  • the polarity inversion control circuit 270 determines whether the polarity bias value Nb given from the polarity bias management circuit 250 is a “positive value” or a “negative value”.
  • a polarity signal Spl is generated according to the determination result. The polarity signal Spl is given to the selector 220, the source driver 310, and the polarity deviation management circuit 250.
  • the selector 220 operations of the selector 220, the source driver 310, and the polarity bias management circuit 250 when the polarity signal Spl is given will be described in order.
  • the operation of the selector 220 will be described. If the polarity bias value Nb given from the polarity bias management circuit 250 is “positive value”, the source driver 310 generates a negative data voltage based on the image data DV output from the frame memory 210. The image data DV is supplied to the negative electrode gamma circuit 420. On the other hand, if the polarity bias value Nb is “negative”, the source driver 310 generates the positive data voltage based on the image data DV output from the frame memory 210, and the image data DV is converted into the positive gamma circuit. 410.
  • the selector 220 selects either the positive gamma circuit 410 or the negative gamma circuit 420 based on the polarity signal. That is, the selector 220 selects the negative gamma circuit 420 to generate the negative polarity image data DV if the polarity bias value Nb is “positive value”, and the polarity bias value Nb is “negative value”.
  • the positive gamma circuit 410 is selected to generate a positive data voltage.
  • a positive data voltage is applied to the liquid crystal layer of the unit 10. In this way, the polarity bias is eliminated. Thereby, the polarity deviation of the voltage applied to the liquid crystal layer can be matched with the polarity deviation value Nb managed by the polarity deviation management circuit 250.
  • the source driver 310 when given the polarity signal Spl, selects an amplifier having the same polarity as the polarity of the data voltage. As a result, the positive data voltage is amplified by the positive data voltage amplifier, and the negative data voltage is amplified by the negative data voltage amplifier.
  • the polarity deviation management circuit 250 operates as follows when the polarity signal Spl is given. In other words, if the polarity bias value Nb given to the polarity inversion control circuit 270 is a “positive value”, the polarity bias management circuit 250 sets the polarity bias value Nb counted every pause frame period and refresh frame period to “1”. Decrement by one. If it is “negative value”, the polarity bias value Nb counted every pause frame period and refresh frame period is incremented by “1”. In this way, the polarity signal Spl specifies the direction in which the polarity bias value Nb changes by controlling the polarity bias management circuit 250 so that the polarity bias value Nb at the time when the refresh signal Sref is applied approaches “0”. The polarity deviation management circuit 250 increments or decrements the polarity deviation value Nb held in the balance counter 260 by “1” in the specified direction every time the vertical synchronization signal Vsync is given.
  • high-frequency driving is the same as when forced refresh is continuously performed for each frame period in pause driving. For this reason, the operation of the display control unit 200 in high-frequency driving is the same as that in forced refresh, and thus the description of the operation of the display control unit 200 in high-frequency driving is omitted.
  • FIG. 6 is a diagram illustrating a method of adjusting the polarity bias value Nb to be close to “0” when the liquid crystal display device 100 according to the present embodiment performs pause driving.
  • the symbol indicating the refresh position indicates the position immediately before the refresh, that is, the start position of the refresh frame.
  • the polarity bias value Nb in the 0th frame period before the power of the liquid crystal display device 100 is turned on is “0”.
  • data DAT including image data DV is supplied from the host 90 to the liquid crystal display device 100 in the first frame period immediately after the power is turned on, a positive data voltage is written to the pixel capacitor Cp of the pixel forming unit 10. A refresh is performed. Subsequently, the positive data voltage is held in the pixel capacitor Cp during the rest period from the second to the seventh frame period.
  • the polarity bias value Nb is incremented by “1” every first frame period, which is a refresh period, and subsequent pause frame periods of the second to seventh frame periods, and the incremented polarity bias value Nb becomes polar each time. It is stored in the balance counter 260 of the bias management circuit 250.
  • the polarity bias value Nb at the end of the seventh frame period is “+7” and “positive value”.
  • the image data DV is not updated, but the polarity deviation value Nb reaches the preset maximum value of “+7”. For this reason, periodic refresh is performed in the eighth frame period. Since the polarity bias value Nb at this time is a “positive value”, the direction in which the polarity bias value Nb approaches “0”, that is, the polarity bias value Nb decreases, based on the polarity signal Spl output from the polarity inversion control circuit 270. The direction to do is maintained. Therefore, the regular refresh is performed by writing a data voltage whose polarity is inverted to a negative polarity. Subsequently, the negative data voltage is held in the pixel capacitor Cp also in the rest period from the ninth to eleventh frame periods.
  • the polarity bias value Nb is decremented by “1” every 8th frame period, which is a regular refresh period, and the subsequent idle frame periods of the 9th to 11th frame periods, and the decremented polarity bias value Nb is Stored in the balance counter 260.
  • the polarity bias value Nb at the end of the eleventh frame period is “+3” and “positive value”.
  • the forced refresh signal Scrf is given from the host 90 in the twelfth frame period, and the forced refresh is performed. Since the polarity bias value Nb at this time is a “positive value”, the direction in which the polarity bias value Nb approaches “0” based on the polarity signal Spl, that is, the direction in which the polarity bias value Nb decreases is maintained. For this reason, the forced refresh is continuously performed by writing a negative data voltage to the pixel capacitor Cp. Subsequently, the negative data voltage is held in the pixel capacitor Cp during the rest period from the 13th to the 18th frame period.
  • the polarity bias value Nb is decremented by “1” every 12th frame period, which is the forced refresh period, and the subsequent pause frame periods of the 13th to 18th frame periods, and the decremented polarity bias value Nb is Stored in the balance counter 260.
  • the polarity bias value Nb at the end of the 18th frame period is “ ⁇ 4” and “negative value”.
  • the forced refresh signal Scrf is given from the host 90, and the forced refresh is performed. Since the polarity bias value Nb at this time is a “negative value”, the polarity bias value Nb is changed to a direction in which the polarity bias value Nb approaches “0”, that is, the polarity bias value Nb increases, based on the polarity signal Spl. For this reason, the forced refresh is performed by writing a data voltage whose polarity is inverted to a positive polarity. Subsequently, the positive data voltage is held in the pixel capacitor Cp during the rest period from the 20th frame period to the 25th frame period.
  • the polarity bias value Nb is incremented by “1” every 19th frame period, which is a forced refresh period, and the following pause frame periods of the 20th to 25th frame periods, and the incremented polarity bias value Nb is increased each time.
  • the polarity bias value Nb at the end of the 25th frame period is “+3” and “positive value”.
  • the forced refresh signal Scrf is given from the host 90 in the 26th frame period, and the forced refresh is performed. Since the polarity bias value Nb at this time is a “positive value”, the polarity bias value Nb is changed to a direction in which the polarity bias value Nb approaches “0”, that is, a direction in which the polarity bias value Nb decreases, based on the polarity signal Spl. For this reason, the forced refresh is performed by writing a data voltage whose polarity is inverted to a negative polarity. Subsequently, the negative data voltage is also held in the pixel capacitor Cp during the rest period after the 27th frame period. As a result, the polarity bias value Nb is decremented by “1” every 26th frame period, which is the forced refresh period, and the rest frame period after the 26th frame period, and the decremented polarity bias value Nb is 260 stored.
  • the polarity bias value Nb given from the polarity bias management circuit 250 to the polarity inversion control circuit 270 is “positive value” every time periodic refresh or forced refresh is performed, it is based on the polarity signal Spl.
  • a negative data voltage is written to the pixel capacitor Cp so that the polarity bias value Nb approaches “0”, that is, the polarity bias value Nb decreases, and the negative data voltage is also applied during the subsequent rest period. Repeat writing.
  • the polarity bias value Nb is “negative value”
  • the polarity bias value Nb approaches the direction of “0” based on the polarity signal Spl that is, the polarity bias value Nb increases.
  • the data voltage is written to the pixel capacitor Cp, and the positive data voltage is also written during the subsequent pause period.
  • the polarity bias value Nb when the image displayed on the display unit 500 is updated in pause driving, that is, when the refresh signal Sref is output from the timing control circuit 230, the polarity bias value Nb is “positive value”. In this case, a negative data voltage is applied in the refresh period and the subsequent pause frame period. On the other hand, when the polarity bias value Nb is a “negative value”, a positive data voltage is applied in the refresh period and the subsequent pause frame period. As a result, the polarity bias value Nb comes close to “0”, so that it is difficult to greatly deviate from “0”. For this reason, the impurity ions 15 are less likely to be unevenly distributed, and it is possible to suppress the occurrence of display defects due to afterimages caused by flicker or liquid crystal burn-in.
  • the polarity bias value Nb is controlled to go to “0”, so the polarity bias value Nb at the time when the power is turned off is also close to “0”. There will be more. As a result, the DC voltage is not continuously applied to the liquid crystal layer during the period when the power is turned off, so that the occurrence of display defects such as flicker and afterimages that are likely to occur when the power of the liquid crystal display device 100 is turned on is suppressed.
  • the polarity bias value Nb is controlled to approach “0” when performing refresh, it has been conventionally provided to manage the polarity bias value Nb so as not to exceed the upper limit value and the lower limit value. An upper / lower limit management circuit is not required. Thereby, the manufacturing cost of the display control part 200 can be reduced.
  • the arrangement of the components of the display control unit 200 included in the liquid crystal display device 100 is the same as the arrangement of the components shown in FIG. 5, but some signals are different, so different signals will be described.
  • the forced refresh signal Scrf is given from the host 90 to the timing control circuit 230.
  • the high frequency synchronization generated in synchronization with the cycle of the high frequency drive. A signal is given.
  • the timing control circuit 230 When receiving the high-frequency synchronization signal, the timing control circuit 230 generates the refresh signal Sref and supplies it to the polarity deviation management circuit 250 and the polarity inversion control circuit 270 in order to update the image displayed on the display unit 500.
  • the refresh signal Sref is also applied to the NREF counter 240 in order to reset the NREF counter 240.
  • the image data at the time of high frequency driving is data for displaying a moving image. Further, the subsequent operation of the display control unit 200 is the same as the operation of the display control unit 200 shown in FIG.
  • FIG. 7 is a diagram illustrating a method of adjusting the polarity bias value Nb to approach “0” when the liquid crystal display device 100 according to the present embodiment is operated by switching from the rest drive to the high frequency drive.
  • the symbol indicating the refresh position indicates the position immediately before the refresh, that is, the start position of the refresh frame.
  • the polarity bias value Nb in the 0th frame period before the power source of the liquid crystal display device 100 is turned on is “0”.
  • data DAT including image data DV is supplied from the host 90 to the liquid crystal display device 100 in the first frame period immediately after the power is turned on, a positive data voltage is written to the pixel capacitor Cp of the pixel forming unit 10. A refresh is performed. Subsequently, the positive data voltage is held in the pixel capacitor Cp during the rest period from the second to fourth frame periods.
  • the polarity bias value Nb is incremented by “1” every first frame period, which is a refresh period, and subsequent pause frame periods of the second to fourth frame periods, and the incremented polarity bias value Nb becomes polar each time. It is stored in the balance counter 260 of the bias management circuit 250.
  • the polarity bias value Nb at the end of the fourth frame period is “+4” and “positive value”.
  • the forced refresh signal Scrf is given from the host 90, and the forced refresh is performed. Since the polarity bias value Nb at this time is a “positive value”, the direction in which the polarity bias value Nb approaches “0”, that is, the polarity bias value Nb decreases, based on the polarity signal Spl output from the polarity inversion control circuit 270. The direction is changed. For this reason, the forced refresh is performed by writing a data voltage whose polarity is inverted to a negative polarity. Subsequently, the negative data voltage is held in the pixel capacitor Cp during the rest period from the sixth to the 15th frame period.
  • the polarity bias value Nb is decremented by “1” every fifth frame period, which is a forced refresh period, and the subsequent pause frame periods of the sixth to fifteenth frame periods, and the decremented polarity bias value Nb is Stored in the balance counter 260.
  • the polarity bias value Nb at the end of the fifteenth frame period is “ ⁇ 7” and “negative value”.
  • the image data DV has not been updated, but the polarity bias value Nb has reached the preset minimum value of “ ⁇ 7”. Therefore, regular refresh is performed in the 16th frame period. Since the polarity bias value Nb at this time is a “negative value”, the polarity bias value Nb is changed to a direction in which the polarity bias value Nb approaches “0”, that is, the polarity bias value Nb increases, based on the polarity signal Spl. Therefore, the periodic refresh is performed by writing a data voltage whose polarity is inverted to the positive polarity. Subsequently, the positive data voltage is held in the pixel capacitor Cp during the rest period until the 17th and 18th frame periods.
  • the polarity bias value Nb is incremented by “1” for each of the sixteenth frame period, which is a periodic refresh period, and the subsequent pause frame periods of the seventeenth and eighteenth frame periods, and the incremented polarity bias value Nb is Stored in the balance counter 260.
  • the polarity bias value Nb at the end of the 18th frame period is “ ⁇ 4” and “negative value”.
  • the drive is switched from the rest drive to the high frequency drive.
  • the high frequency driving is performed by alternately writing a positive data voltage and a negative data voltage to the pixel capacitor Cp.
  • the polarity bias value Nb in the 18th frame period is “ ⁇ 4”
  • the direction in which the polarity bias value Nb approaches “0” that is, the direction in which the polarity bias value Nb increases is maintained based on the polarity signal Spl. . Therefore, a positive data voltage is written.
  • the polarity bias value Nb in the nineteenth frame period is “ ⁇ 3”, the direction in which the polarity bias value Nb approaches “0”, that is, the direction in which the polarity bias value Nb increases is maintained based on the polarity signal Spl. The Therefore, a positive data voltage is written. Similarly, a positive data voltage is written to the pixel capacitor Cp every frame period until the polarity deviation value Nb becomes “0”. As a result, the polarity bias value is incremented by “1” and becomes “0” in the 22nd frame period. In the liquid crystal display device 100, when the polarity bias value Nb becomes “0”, the polarity of the data voltage is inverted.
  • the polarity bias value Nb repeats “0” and “ ⁇ 1” every frame period.
  • FIG. 8 is another diagram showing a method for adjusting the polarity bias value Nb to approach “0” when the liquid crystal display device 100 according to this embodiment is operated by switching from the rest drive to the high frequency drive.
  • the first high-frequency driving period is switched to the first pause driving period, and the image data DV for displaying the forced refresh signal Scrf and the moving image is displayed from the host 90 in the middle of the first pause driving period.
  • the first high frequency driving period is further switched from the first pause driving period.
  • the positive refresh that applies the positive data voltage and the negative refresh that applies the negative data voltage are alternately repeated.
  • the polarity bias value Nb when switching from the first rest driving period to the second high-frequency driving period is a negative value
  • the polarity is changed every refresh frame period.
  • the positive refresh is repeated four times so that the bias value Nb is “0”, that is, toward the center of FIG.
  • Each of these four refreshes is represented by four black circles in the ellipse shown in FIG.
  • the polarity bias value Nb becomes “0” by the fourth refresh, the polarity of the data voltage to be written to the pixel capacitor Cp is alternately inverted, thereby repeating the negative refresh and the positive refresh alternately.
  • the extreme bias value repeats “0” and “ ⁇ 1” every frame period, and the polarity bias is substantially eliminated.
  • the polarity bias value Nb during the pause driving is a positive value and further switched to the third high-frequency driving period
  • the polarity is changed every refresh frame period.
  • the negative polarity refresh is repeated three times so that the bias value Nb is “0”, that is, toward the center of FIG.
  • Each of the three refreshes is represented by three black circles in the ellipse shown in FIG.
  • the polarity bias value Nb becomes “0” by the third refresh
  • the polarity of the data voltage to be written to the pixel capacitor Cp is alternately inverted to alternately repeat the positive polarity refresh and the negative polarity refresh.
  • the extreme bias value repeats “+1” and “0” every frame period, and the polarity bias is substantially eliminated.
  • FIG. 9 is a schematic diagram showing the distribution of impurity ions 15 in the liquid crystal layer of the pixel formation unit 10 in high-frequency driving. More specifically, FIG. 9A shows a state in which the impurity ions 15 of the pixel formation unit 10 are unevenly distributed.
  • FIG. 9B is a schematic diagram illustrating a state when high frequency driving is performed in a state in which the uneven distribution of the impurity ions 15 in the pixel forming portion 10 is eliminated. It is. As shown in FIG.
  • the polarity of the data voltage is controlled and applied by the above method so that the polarity bias value Nb approaches “0” in the refresh period and the subsequent pause period.
  • the DC voltage component is hardly applied to the liquid crystal molecules during the high frequency driving. . For this reason, it is possible to suppress the occurrence of display defects such as flicker and afterimages during high-frequency driving.
  • the timing control circuit 230 causes the high-frequency driving cycle.
  • the refresh signal Sref is generated in synchronization with
  • the polarity inversion control circuit 270 also generates the polarity signal Spl in synchronization with the period of the high frequency drive. Therefore, when the polarity bias value Nb is not “0”, the polarity bias management circuit 250 determines the polarity bias value. Nb is controlled so as to approach “0”, and when it is “0”, control is performed so that the polarity bias value Nb is reversed.
  • the polarity bias value Nb is “0” by “1” for each frame period by shifting to high frequency driving.
  • the polarity deviation value Nb repeats “+1” and “0” or “0” and “ ⁇ 1” alternately.
  • the polarity deviation value Nb becomes substantially “0” in the high frequency driving, so that the occurrence of flicker or the like is suppressed.
  • the liquid crystal display device 100 can suppress the occurrence of display defects such as flicker and afterimage due to the DC voltage component being applied to the liquid crystal layer when operating with high frequency driving. .
  • the polarity driving value Nb is biased to the positive or negative side when switching from the rest driving to the high frequency driving, the polarity bias is controlled to go to “0”, so that the operation is performed by the high frequency driving.
  • the bias of the polarity is close to “0”. In this case, since the DC voltage is not continuously applied to the liquid crystal layer during the period when the power is turned off, the occurrence of display defects such as flicker and afterimages that are likely to occur when the power is turned on is suppressed.
  • an upper limit / lower limit management circuit for managing the polarity bias value Nb so as not to exceed the upper limit value and the lower limit value Is no longer necessary. Thereby, the manufacturing cost of the display control part 200 can be reduced.
  • the arrangement of the components of the display control unit 200 included in the liquid crystal display device 100 is the same as the arrangement of the components shown in FIG. However, since some signals are different, the signals will be described.
  • the forced refresh signal Scrf is given from the host 90 to the timing control circuit, but in this embodiment, an off sequence signal that is an alternating voltage of a predetermined frequency is given.
  • the timing control circuit 230 When the off-sequence signal is given, the timing control circuit 230 generates a refresh signal Sref and gives it to the polarity deviation management circuit 250 and the polarity inversion control circuit 270.
  • image data DV is given from the host 90 to the frame memory 210.
  • erase data for erasing the image data stored in the pixel forming unit 10 is given.
  • the subsequent operation of the display control unit 200 is the same as the operation of the display control unit 200 shown in FIG.
  • the liquid crystal display device 100 shifts to an off sequence if an off signal is given from the host 90 when pause driving is performed in the case of the first or second embodiment. If the off-sequence period can be shortened, the usability of the liquid crystal display device 100 is improved. Therefore, first, a conventional off sequence will be described as a reference example, and then, how the problems caused by the conventional off sequence are solved in this embodiment will be described.
  • FIG. 10 is a diagram showing the operation of the liquid crystal display device during a conventional off sequence as a reference example.
  • the polarity bias value Nb is close to the lower limit value in the pause driving
  • the liquid crystal display device interrupts the pause driving and shifts to the off sequence.
  • an off sequence signal that is an AC voltage is supplied from the host 90 for a predetermined time Tac.
  • the off-sequence signal By applying the off-sequence signal to each pixel forming unit 10, the charge accumulated in the pixel capacitor Cp is discharged when the power is turned off, and the image displayed on the display unit 500 until the off signal is given is erased.
  • the At this time even if the polarity bias value Nb when the off-sequence signal is given is greatly biased to either the positive polarity or the negative polarity side, the positive polarity voltage and the negative polarity voltage are applied alternately.
  • the polarity bias value Nb immediately before the off-sequence signal is given does not change greatly.
  • the polarity value bias value Nb is gradually brought closer to “0” in order to further set the polarity bias value Nb to “0”.
  • the time for setting the polarity bias value Nb to “0” is referred to as a wait time Twt.
  • FIG. 11 is a diagram illustrating an operation during an off sequence in the liquid crystal display device 100 according to the present embodiment.
  • the liquid crystal display device 100 is paused if an off signal is given from the host 90.
  • the drive is interrupted and the operation proceeds to the off sequence.
  • an off sequence signal which is an AC voltage
  • Tac is given from the host 90 for a predetermined time Tac, and AC driving is performed. This predetermined time is the same as the predetermined time Tac of the reference example.
  • the polarity bias value Nb at the time of shifting to the off sequence is a value close to the lower limit value, as in the case of switching from the rest drive to the high frequency drive in the second embodiment.
  • a positive voltage is applied every cycle.
  • the polarity bias value Nb approaches “0” by “1” and becomes “0” in the fifth cycle.
  • the polarity deviation value Nb becomes “0”.
  • the positive polarity and the negative polarity refresh are alternately performed during the remaining time.
  • the off sequence is terminated when the predetermined time Tac has elapsed. In this case, since the polarity bias value Nb repeats “0” and “ ⁇ 1”, the average value of the polarity bias value Nb within the predetermined time Tac is almost “0”.
  • the polarity inversion control circuit 270 generates the polarity signal Spl every time the polarity of the off-sequence signal supplied from the host 90 changes, so the polarity bias management circuit 250 has the polarity immediately before the off-sequence signal is input. Even when the bias value Nb is greatly deviated from “0”, the polarity bias value Nb approaches “0” by “1” every frame period, and when the polarity bias value Nb becomes “0”, it is still If the off-sequence period remains, the polarity bias value Nb repeats “0” and “+1” or “0” and “ ⁇ 1” alternately during the remaining period.
  • the polarity bias value Nb becomes substantially “0” before the operation of the liquid crystal display device 100 stops, so that occurrence of flicker or the like is suppressed when the power is turned on again. Further, the wait time Twt until the polarity bias value Nb, which was conventionally required, is set to “0” becomes unnecessary.
  • driving methods for inverting the polarity of the data voltage such as dot inversion, line inversion, column inversion, and frame inversion.
  • the present invention is applicable to any driving method.
  • the polarity bias value Nb has been described as being incremented or decremented by “1” for each frame period that is the pause frame period and the refresh frame period. That is, it has been described that the polarity bias value Nb representing the polarity bias is managed in units of one frame period.
  • the polarity bias value Nb may be managed in units of two frame periods, three frame periods, etc., or may be managed in units of time other than the frame period. Therefore, in the present specification, these may be collectively referred to as “period units”.
  • the forced refresh is described as being performed when a new image is input.
  • the display on the display unit 500 is turned on / off or the image displayed on the display unit 500 is reversed left and right or up and down by a command given from the host 90, the same as in the case of forced refresh.
  • the same effect can be obtained by adjusting the polarity bias value Nb so as to approach “0”.
  • the polarity is inverted every frame period.
  • the high-frequency driving of the present invention includes a case where the polarity is inverted every two frame periods or every three frame periods, and so long as it is sufficiently faster than the refresh period of the pause driving.
  • the present invention is suitable for a liquid crystal display device and a driving method thereof.
  • it is suitable for a liquid crystal display device that suppresses the generation of flicker and afterimages and a driving method thereof.
  • DESCRIPTION OF SYMBOLS 10 ... Pixel formation part 11 ... Thin-film transistor (TFT) DESCRIPTION OF SYMBOLS 100 ... Liquid crystal display device 200 ... Display control part 210 ... Frame memory 220 ... Selector 230 ... Timing control circuit 240 ... NREF counter 250 ... Polarity management circuit 270 ... Polarity inversion control circuit 300 ... Drive part 310 ... Source driver 320 ... Gate driver 400 DESCRIPTION OF SYMBOLS Gamma part 410 ... Positive electrode gamma circuit 420 ... Negative electrode gamma circuit 500 ... Display part Cp ... Pixel capacity Nb ... Polarity bias value Nc ... NREF count value Sref ... Refresh signal Scrf ... Forced refresh signal Spl ... Polarity signal Srd ... Read-out signal Vsync ... Vertical sync signal

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Abstract

 休止駆動時に蓄積された極性の偏りに起因する表示不良が発生しにくい液晶表示装置およびその駆動方法を提供する。 液晶表示装置(100)では、表示部(500)に表示された画像を定期リフレッシュまたは強制リフレッシュにより更新するためのリフレッシュ信号を生成した時点における画像データに応じたデータ電圧の極性の偏りを解消する方向に制御し、その後のフレーム期間毎に極性の偏りを求める。これにより、リフレッシュ信号が生成された時点以後の極性の偏りは、リフレッシュ信号が生成された時点における極性の偏りが解消されるようにして求められるだけでなく、リフレッシュ信号が生成される毎に同じことが繰り返されるので、極性の偏りが増大することを抑制できる。

Description

液晶表示装置およびその駆動方法
 本発明は、液晶表示装置およびその駆動方法に関し、特に、フリッカーや残像の発生を抑制する液晶表示装置およびその駆動方法に関する。
 アクティブマトリクス型液晶表示装置の表示部には、複数の画素形成部がマトリクス状に形成されている。各画素形成部には、スイッチング素子として動作する薄膜トランジスタ(Thin Film Transistor:以下「TFT」という)と、当該TFTを介してデータ信号線に接続された画素容量とが設けられている。このTFTをオン/オフすることにより、画像を表示するための画像データの電圧が画素形成部内の画素容量にデータ電圧として書き込まれる。このデータ電圧は画素形成部の液晶層に印加され、液晶分子の配向方向をデータ電圧値に応じた方向に変化させる。このようにして液晶表示装置は、画素形成部毎に液晶層の光透過率を制御して表示部に画像を表示する。
 このような液晶表示装置を携帯型電子機器のディスプレイとして使用する場合には、その消費電力を低減することが求められる。そこで、静止画のみを表示したい場合には休止駆動によって動作させ、動画と静止画を切り換えて表示したい場合には、動画を表示するための高周波駆動と、静止画を表示するための休止駆動とを切り換えて動作させる。ここで、休止駆動とは、例えば日本の特開2001-312253号公報に記載されているように、走査信号線を走査して表示画像のリフレッシュを行う走査期間(「リフレッシュ期間」ともいう)の後に、全ての走査信号線を非走査状態にしてリフレッシュを休止する休止期間を設ける駆動方法である。このように液晶表示装置は、休止駆動を行うことによって休止期間における走査信号線駆動回路および/またはデータ信号線駆動回路の動作を休止し、消費電力を低減することができる。
日本の特開2001-312253号公報
 しかし、液晶表示装置において休止駆動を行えば、休止期間に極性の偏り(電荷の偏り)が蓄積されるようになり、当該極性の偏りのために液晶層内に含まれる不純物イオンが偏在する。この偏在した不純物イオンによって生じる直流電圧成分のために、データ電圧値に応じた方向に変化すべき液晶分子の配向方向が影響を受けるようになる。これにより、液晶表示装置の動作中に、最適共通電圧のずれによるフリッカーが生じたり液晶の焼き付きによる残像が生じたりする等の表示不良が発生する。
 そこで本発明は、休止駆動時に蓄積された極性の偏りに起因する表示不良が発生しにくい液晶表示装置およびその駆動方法を提供することを目的とする。
 本発明の第1の局面は、入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置であって、
 前記データ電圧を前記液晶層に印加するための駆動部と、
 前記データ電圧の極性の偏りを所定の期間単位で管理し、前記表示部に表示された画像を更新するフレーム期間における前記データ電圧の極性の偏りを解消する方向に前記駆動部を制御する表示制御部とを備える。
 本発明の第2の局面は、本発明の第1の局面において、
 前記表示部は、前記データ電圧を保持するように構成された複数の画素形成部を含み、
 前記表示制御部は、前記画像を更新するフレーム期間における前記極性の偏りを解消するために、前記極性の偏りを表す極性偏り値を変化させる方向を特定し、前記画像を更新するフレーム期間および当該フレーム期間に続くフレーム期間毎に前記極性偏り値を当該特定された方向に変化させた前記データ電圧を前記複数の画素形成部にそれぞれ印加するように前記駆動部を制御することを特徴とする。
 本発明の第3の局面は、本発明の第2の局面において、
 前記表示制御部は、
  前記所定の期間単位で前記極性偏り値を求めて管理する極性偏り管理回路と、
  前記画像を更新するフレーム期間において、前記極性偏り管理回路から出力された前記極性偏り値が“0”でない場合には、前記極性偏り値を“0”に近づく方向に制御し、前記極性偏り値が“0”である場合には、前記極性偏り値を反転する方向に制御する極性信号を生成する極性反転制御回路と、
  前記画像を更新するフレーム期間であることを示すリフレッシュ信号を所定のタイミングで生成して、前記極性偏り管理回路と前記極性反転制御回路に与えるタイミング制御回路と、
  休止フレーム期間の回数をカウントするNREFカウンタとを含み、
 前記極性偏り管理回路は、前記極性反転制御回路から与えられた前記極性信号によって特定された方向に、前記極性偏り値を“1”ずつ増加または減少させることを特徴とする。
 本発明の第4の局面は、本発明の第3の局面において、
 前記極性偏り管理回路は、前記極性偏り値をカウントして保持するバランスカウンタを含み、前記画像データの表す画像を前記表示部に表示するために使用される垂直同期信号を与えられる毎に、前記バランスカウンタに保持されている前記極性偏り値を前記極性信号によって前記特定された方向に“1”ずつ増加または減少させることを特徴とする。
 本発明の第5の局面は、本発明の第3の局面において、
 前記タイミング制御回路は、前記NREFカウンタのカウント値が所定回数に達したときに前記リフレッシュ信号を生成して出力することを特徴とする。
 本発明の第6の局面は、本発明の第3の局面において、
 新たな画像を表示するための画像データと共に、前記新たな画像を前記表示部に表示するための強制リフレッシュ信号を前記表示制御部に与えられたとき、前記タイミング制御回路は前記強制リフレッシュ信号に基づき前記リフレッシュ信号を生成して出力することを特徴とする。
 本発明の第7の局面は、本発明の第3の局面において、
 前記表示部に表示された画像を左右または上下を反転させるコマンドを与えられたとき、前記タイミング制御回路は前記コマンドに基づき前記リフレッシュ信号を生成して出力することを特徴とする。
 本発明の第8の局面は、本発明の第3の局面において、
 前記タイミング制御回路は、休止駆動から高周波駆動に移行する際に前記高周波駆動の周期に同期して生成された高周波同期信号を与えられれば、前記高周波同期信号に基づき前記リフレッシュ信号を生成して前記極性偏り管理回路および前記極性反転制御回路に出力し、
 前記極性偏り管理回路は、前記高周波同期信号を与えられる毎に、前記極性信号によって特定された方向に前記極性偏り値を“1”ずつ増加または減少させることを特徴とする。
 本発明の第9の局面は、本発明の第5から第8のいずれかの局面において、
 前記タイミング制御回路は、前記リフレッシュ信号を生成して出力する際に、前記NREFカウンタをリセットすることを特徴とする。
 本発明の第10の局面は、本発明の第3の局面において、
 前記画像データに基づいて正極性の画像データを生成する正極ガンマ回路と負極性の画像データを生成する負極ガンマ回路とを更に備え、
 前記表示制御部は、前記画像データを前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択するセレクタを更に含み、
 前記セレクタは、前記極性反転制御回路から与えられた前記極性信号に基づき、前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択して前記画像データを与えることを特徴とする。
 本発明の第11の局面は、本発明の第3の局面において、
 前記表示制御部は、入力された前記画像データを格納するフレームメモリを更に含み、
 前記タイミング制御回路は、前記リフレッシュ信号を出力すると同時に、前記画像データを読み出すための読出し信号を前記フレームメモリに与え、
 前記フレームメモリは、前記読出し信号を与えられたときに格納されている前記画像データを出力することを特徴とする。
 本発明の第12の局面は、本発明の第3局面において、
 液晶表示装置の動作を停止させる際に、所定の周波数の交流電圧であるオフシーケンス信号、および前記画素形成部に書き込まれた前記データ電圧を消去するための消去データが前記表示制御部に与えられれば、
 前記タイミング制御回路は、前記オフシーケンス信号に基づき前記リフレッシュ信号を生成して前記極性偏り管理回路および前記極性反転制御回路に出力し、
 前記極性偏り管理回路は、前記オフシーケンス信号の極性が変わる毎に、前記極性信号によって特定された方向に前記極性偏り値を“1”ずつ増加または減少させ、
 前記消去データは前記駆動部に与えられることを特徴とする。
 本発明の第13の局面は、本発明の第2の局面において、
 前記画素形成部と前記駆動部とを接続する、前記表示部に形成されたデータ信号線および走査信号線を更に備え、
 前記画素形成部は、
  前記データ電圧を保持するための画素容量と、
  前記走査信号線に制御端子が接続され、前記データ信号線に第1導通端子が接続され、前記画素容量に第2導通端子が接続されたスイッチング素子とを含み、
 前記スイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタを含むことを特徴とする。
 本発明の第14の局面は、本発明の第13の局面において、
 前記酸化物半導体は、酸化インジウムガリウム亜鉛を含むことを特徴とする。
 本発明の第15の局面は、入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置の駆動方法であって、
 前記データ電圧を前記液晶層に印加するために駆動部を駆動するステップと、
 前記データ電圧の極性の偏りを所定の期間単位で管理するステップと、
 前記表示部に表示された画像を更新するフレーム期間における前記データ電圧の極性の偏りを解消する方向に前記駆動部を制御するステップとを備える。
 本発明の第1の局面によれば、液晶表示装置の表示制御部は、データ電圧の極性の偏りを所定の期間単位で管理している。そして、表示部に表示された画像を更新するフレーム期間になれば、蓄積されていたデータ電圧の極性の偏りを解消する方向に駆動部を駆動する。これにより、画像を更新するフレーム期間までに蓄積された極性の偏りは解消される方向に向かう。その結果、液晶表示装置を駆動しているときに、不純物イオンの偏在による電荷が液晶層内に蓄積されにくくなるので、フリッカー等の発生が抑制される。
 本発明の第2の局面によれば、液晶表示装置の表示制御部は、極性の偏りを表す極性偏り値を増加または減少させる方向を特定し、画像を更新するフレーム期間および当該フレーム期間に続くフレーム期間毎に、極性偏り値を特定された方向に変化させたデータ電圧を複数の画素形成部にそれぞれ印加するように駆動部を駆動する。これにより、画像を更新するフレーム期間までに蓄積されていた極性の偏りは、当該フレーム期間に続くフレーム期間毎に徐々に解消される。
 本発明の第3の局面によれば、極性偏り管理回路は、極性反転制御回路から極性信号を与えられると、リフレッシュ信号が生成された時点における極性偏り値が“0”でない場合には、極性偏り値を“0”に近づく方向に制御し、“0”である場合には極性偏り値を反転する方向に制御する。これにより、その後のフレーム期間毎に求められる極性偏り値は“0”から大きく乖離しにくくなる。その結果、液晶表示装置を駆動しているときに、不純物イオンの偏在による電荷が液晶層内に蓄積されにくくなるので、フリッカー等の発生が抑制される。
 本発明の第4の局面によれば、極性偏り管理回路は、表示部に画像を表示するために使用される垂直同期信号を与えられる毎に、極性反転制御回路から与えられる極性信号によって特定される方向に“1”ずつ増加または減少させることによって極性偏り値を求める。これにより、極性偏り管理回路は極性偏り値を容易に求めることができる。
 本発明の第5の局面によれば、休止駆動中にNREFカウンタのカウント値が所定の回数に達したとき、定期リフレッシュが行われ、タイミング制御回路はリフレッシュ信号を生成する。これにより、極性反転制御回路で求めた極性信号によって特定される方向に“1”ずつ増加または減少させることによって極性偏り値を求める。その結果、定期リフレッシュ後のフレーム期間毎に求められる極性偏り値は“0”から大きく乖離しにくくなり、フリッカー等の発生が抑制される。
 本発明の第6の局面によれば、休止駆動中に強制リフレッシュ信号が与えられると、タイミング制御回路はリフレッシュ信号を生成する。これにより、極性反転制御回路で求めた極性信号によって特定される方向に“1”ずつ増加または減少させることによって極性偏り値を求める。その結果、強制リフレッシュ後のフレーム期間毎に求められる極性偏り値は“0”から大きく乖離しにくくなり、フリッカー等の発生が抑制される。
 本発明の第7の局面によれば、表示部に表示された画像を上下または左右に反転させるようなコマンドが与えられると、タイミング制御回路はリフレッシュ信号を生成する。これにより、極性反転制御回路で求めた極性信号によって特定される方向に“1”ずつ増加または減少させることによって極性偏り値を求める。その結果、コマンドによって画像が反転された後のフレーム期間毎に求められる極性偏り値は“0”から大きく乖離しにくくなり、フリッカー等の発生が抑制される。
 本発明の第8の局面によれば、休止駆動から反転する高周波駆動に移行する際に、高周波駆動の周期に同期して生成された高周波同期信号が表示制御部に与えられると、タイミング制御回路は高周波駆動の周期に同期してリフレッシュ信号を生成する。これにより、極性反転制御回路も、高周波駆動の周期に同期して極性信号を生成するので、極性偏り管理回路は、極性偏り値が“0”ではない場合には、極性偏り値を“0”に近づく方向に制御し、“0”である場合には極性偏り値を反転する方向に制御する。このため、休止駆動時の極性偏り値が“0”から大きく乖離している場合であっても、高周波駆動に移行することにより、極性偏り値はフレーム期間毎に“1”ずつ“0”に近づき、極性偏り値が“0”になると、極性偏り値は“+1”と“0”、または“0”と“-1”とを交互に繰り返す。その結果、高周波駆動において極性偏り値がほぼ“0”になるので、フリッカー等の発生が抑制される。
 本発明の第9の局面によれば、タイミング制御回路は、リフレッシュ信号を出力する際にNREFカウンタをリセットするので、それまでNREFカウンタに記憶されていたNREFカウント値は“0”になる。このため、定期リフレッシュを適切なタイミングで行うことができる。
 本発明の第10の局面によれば、セレクタによって選択可能な正極性の画像データを生成するための正極ガンマ回路と、負極性の画像データを生成するための負極ガンマ回路とが設けられている。セレクタは、極性反転制御回路で生成された極性信号に基づき、極性偏り値を増加させる方向に制御する場合には入力された画像データを正極ガンマ回路に与え、極性偏り値を減少させる方向に制御する場合には負極ガンマ回路に与える。これにより、液晶層に印加される電圧の極性の偏りを、極性偏り管理回路で管理される極性偏り値と一致させることができる。
 本発明の第11の局面によれば、ホストから送信される画像データはフレームメモリに格納され、タイミング制御回路からリフレッシュ信号が出力されるときに読出し信号を与えることによって画像データを読み出すことができる。これにより、表示部に表示される画像を更新する際に画像データをフレームメモリから読み出すことができるので、画像の更新を容易に行うことができる。
 本発明の第12の局面によれば、液晶表示装置の動作を停止させるために、あらかじめ設定されたオフシーケンス期間に、所定の周波数の交流電圧であるオフシーケンス信号と、画素形成部に書き込まれたデータ電圧を消去するための消去データが与えられれば、タイミング制御回路はオフシーケンス信号の極性が変わる毎にリフレッシュ信号を生成する。これにより、極性反転制御回路は、オフシーケンス信号の極性が変わる毎に極性信号を生成するので、極性偏り管理回路は、オフシーケンス信号が入力される直前の極性偏り値が“0”から大きく乖離しているときでも、極性偏り値はフレーム期間毎に“1”ずつ“0”に近づき、極性偏り値が“0”になったときに、まだオフシーケンス期間が残存していれば、その残存期間では、極性偏り値は“0”と“+1”または“0”と“-1”とを交互に繰り返す。その結果、液晶表示装置の動作が停止する前に極性偏り値がほぼ“0”になるので、電源を再びオンしたときにフリッカー等の発生が抑制される。また、従来必要であった極性偏り値を“0”にするまでのウエイト時間が不要になる。これにより、電源をオフしてから動作を停止するまでの時間を短縮できるので、液晶表示装置の使い勝手が良くなる。
 本発明の第13の局面によれば、アクティブマトリクス型の液晶表示装置における各画素形成部のスイッチング素子として、酸化物半導体によりチャネル層が形成された薄膜トランジスタが使用される。これにより、薄膜トランジスタのオフリーク電流が大幅に低減され、各画素形成部の画素容量に書き込まれた電圧はより長期間保持される。また、交流電圧を印加することによって、オフ信号の入力時点以後の駆動部の制御によって液晶層への印加電圧の極性の偏りを低減することができる。したがって、休止駆動および高周波駆動を行う場合には、フリッカーの発生等を抑制しつつ、画像表示のための消費電力を大幅に低減することができる。
 本発明の第14の局面によれば、画素形成部に含まれる薄膜トランジスタのチャネル層を形成する酸化物半導体として酸化インジウムガリウム亜鉛を用いることにより、上記第12の発明の効果を確実に得ることができる。
 本発明の第15の局面によれば、上記第1の発明の効果と同様の効果を得ることができる。
液晶表示装置の休止駆動を説明するためのタイミングチャートである。 液晶表示装置において休止駆動を行ったときの極性の偏りの変化を示す図である。 液晶表示装置において高周波駆動と休止駆動を交互に切り換えた場合の極性の偏りの変化を示す図である。 本発明の第1の実施形態に係る液晶表示装置の構成を示すブロック図である。 本実施形態の液晶表示装置に含まれる表示制御部の構成を示すブロック図である。 本実施形態の液晶表示装置において休止駆動を行うときに極性偏り値が“0”に近づくように調整する方法を示す図である。 本実施形態の液晶表示装置において休止駆動から高周波駆動に切り換えて動作させる際に極性偏り値Nbが“0”に近づくように調整する方法を示す図である。 本実施形態の液晶表示装置において休止駆動から高周波駆動に切り換えて動作させる際に極性偏り値Nbが“0”に近づくように調整する方法を示す他の図である。 高周波駆動における画素形成部の液晶層内の不純物イオンの分布を示す模式図であり、より詳しくは、(A)は画素形成部の不純物イオンが偏在した状態で高周波駆動を行ったときの様子を示す模式図であり、(B)は画素形成部の不純物イオンの偏在が解消された状態で高周波駆動を行ったときの様子を示す模式図である。 従来のオフシーケンス時における液晶表示装置の動作を参考例として示す図である。 本実施形態に係る液晶表示装置におけるオフシーケンス時の動作を示す図である。
<0.基礎検討>
<0.1 休止駆動>
 本発明において問題となる、液晶層への印加電圧の極性の偏り(以下、単に「極性の偏り」ともいう)は休止駆動によって生じるので、まず休止駆動について説明する。図1は、液晶表示装置の休止駆動を説明するためのタイミングチャートである。この例では、1フレーム期間に1画面分のデータ電圧の書込みが行われ、その後の59フレーム期間ではデータ電圧の書込みが休止される。すなわち、1個のリフレッシュフレーム期間と59個の休止フレーム期間とが交互に現れるように液晶表示装置の表示部が駆動される。したがって、リフレッシュレートは1Hzであり、リフレッシュ周期は1秒である。
 また、この例では、リフレッシュフレーム期間毎に画素形成部に書き込むべきデータ電圧の極性が反転される。図1において、電圧極性Aは、1つの画素形成部に書き込まれたデータ電圧(すなわち当該画素形成部内の画素容量に保持される電圧)の極性を示しており、電圧極性Bは、他の画素形成部に書き込まれた、同一フレーム期間において当該1つの画素形成部に書き込まれるデータ電圧の極性とは異なる極性のデータ電圧を示している。図1に示す電圧極性AおよびBからわかるように、各画素形成部内の画素容量に保持されるデータ電圧の極性は1秒毎に反転されるので、液晶層に印加されるデータ電圧の極性も1秒毎に反転される。これにより、液晶層に印加されるデータ電圧の極性の反転周期(以下、単に「反転周期」という)は、休止駆動を行わない通常の液晶表示装置における反転周期(1フレーム期間=16.67ms)に比べて非常に長い。
 液晶表示装置は液晶層に電圧を印加して、液晶層の光透過率を制御することで画像を表示する。この液晶層への印加電圧に直流成分が含まれると、当該液晶層内における不純物イオンの偏在により電荷の蓄積(以下、「電荷の偏り」という)が生じ、その結果、フリッカーや残像等による表示不良が発生する。このような表示不良の発生を抑制するために、液晶表示装置では交流駆動が行われる。交流駆動を行えば、図1に示される電圧極性AおよびBのように、液晶層への印加電圧の極性を所定期間毎に(典型的には1フレーム期間毎に)反転することにより当該液晶層への印加電圧の時間的平均値(または積分値)を実質的に“0”にすることができる。
 なお、休止駆動の説明において、表示すべき画像を表す画像データの電圧をデータ電圧として画素形成部に書き込むためのフレーム期間を「リフレッシュフレーム期間」といい、データ電圧の書込みを休止するフレーム期間を「休止フレーム期間」という。「1フレーム期間」とは1画面分のリフレッシュ(データ電圧の書換えまたは書込み)のための期間であり、「1フレーム期間」の長さは、リフレッシュレートが60Hzである一般的な表示装置における1フレーム期間の長さである16.67msとするが、本発明はこれに限定されない。
 リフレッシュフレーム期間では、画像データに基づき各画素形成部10に保持されているデータ電圧をその極性が反転されるように書き換えるリフレッシュが行われ、休止フレーム期間では、全ての走査信号線GLを非選択状態にしてリフレッシュが休止される。この休止期間において、ホスト90から受信した新たな画像データに基づく強制的なリフレッシュ(以下「強制リフレッシュ」という)が行われない場合には、所定期間毎にリフレッシュ(以下、このリフレッシュを「定期リフレッシュ」という)が行われる。
<0.2 第1の基礎検討>
 図2は、液晶表示装置において休止駆動を行ったときの極性の偏りの変化を示す図である。ここで、極性の偏りとは、同一画素形成部に正極性のデータ電圧が保持される時間の総和と、当該同一画素形成部に負極性のデータ電圧が保持される時間の総和との差をいう。例えば1フレーム期間を単位として表現する場合には、この極性の偏りは、液晶層における同一位置に対し正極性の電圧が印加されるフレーム期間の総和と負極性の電圧が印加されるフレーム期間の総和との差であり、この差が“0”であれば極性の偏りはないといえる。上記の「電荷の偏り」はこの「極性の偏り」に対応し、両者は同じ状態を表している。この極性の偏りの程度は「極性偏り値」として表現され、以下の説明では「極性偏り値」とは液晶層における同一位置に対し正極性の電圧が印加されるフレーム期間の総和と負極性の電圧が印加されるフレーム期間の総和との差をいうこととする。なお、図2に示す例では、電源がオンされた時点(t=0秒の時点)において極性の偏りはないとしている。
 まず、電源がオンされてから1秒が経過するまでの期間すなわちt=0~1の期間における極性の偏りの変化について説明する。電源がオンされると、最初の1フレーム期間はリフレッシュ期間となり、その後の29フレーム期間は休止期間となる。この休止期間では、最初のリフレッシュ期間で各画素形成部に書き込まれたデータ電圧がほぼそのまま保持される。したがって、この期間では、極性偏り値が単調(直線的に)に増加する。
 当該30フレーム期間が経過したときに、ホストから与えられる画像データに基づき強制リフレッシュが行われる強制リフレッシュ期間となり、その後の29フレーム期間は休止期間となる。この休止期間では、強制リフレッシュ期間で各画素形成部に書き込まれたデータ電圧がほぼそのまま保持される。したがって、この期間にも、極性偏り値は単調(直線的に)に増加し、時点t=1の直前のフレーム期間が経過したときに最大値になる。
 次に、t=1~2の期間における極性の偏りの変化について説明する。時点t=1(電源オン後1秒が経過した時点)の後の最初の1フレーム期間は定期リフレッシュ期間となり、直前の強制リフレッシュにおいて印加されたデータ電圧と同じデータ電圧を印加する定期リフレッシュが行われる。この定期リフレッシュ期間におけるデータ電圧の書込みの際に液晶層への印加電圧(各画素形成部に保持されるデータ電圧)の極性が反転される。その後の59フレームは休止期間となる。この休止期間では、時点t=1の後の最初のフレーム期間で各画素形成部に書き込まれたデータ電圧が保持される。したがって、t=1~2の期間では極性偏り値が単調(直線的)に減少し、t=2の時点で極性の偏りが解消され、極性偏り値は“0”になる。すなわち、t=2の時点までに液晶層に正極性電圧が印加された時間の総和と負極性電圧が印加された時間の総和とが同じになる。これは、t=0~1の期間に生じる極性の偏りがt=1~2の期間に生じる極性の偏りによって相殺されたことを表す。
 次に、t=2~3の期間における極性の偏りの変化について説明する。t=2の時点の後の最初の1フレーム期間から15フレーム期間までは休止期間となる。この休止期間では、時点t=1の後の最初のリフレッシュ期間で各画素形成部に書き込まれたデータ電圧がほぼそのまま保持される。したがって、この期間では、極性の偏りが単調(直線的に)に減少する。当該15フレーム期間が経過したときに、16フレーム期間においてホストから与えられる画像データに基づき強制リフレッシュが行われ、強制リフレッシュが行われた後の44フレーム期間は休止期間になる。この休止期間では、強制リフレッシュ期間に各画素形成部に書き込まれたデータ電圧がほぼそのまま保持される。したがって、この期間にも、極性偏り値は単調(直線的に)に減少し、時点t=3の直前のフレーム期間が経過したときに最小値になる。
 次に、t=3~4の期間における極性の偏りの変化について説明する。時点t=3の後の最初の1フレーム期間は定期リフレッシュ期間となり、直前のリフレッシュにおいて印加されたデータ電圧と同じデータ電圧を印加する定期リフレッシュが行われる。この定期リフレッシュ期間におけるデータ電圧の書込みにより液晶層への印加電圧の極性が反転される。その後の59フレームは休止期間となる。この休止期間では、時点t=3の後の最初のフレーム期間で各画素形成部に書き込まれたデータ電圧が保持される。したがって、t=3~4の期間では極性偏り値が単調(直線的)に増加し、t=4の時点で極性の偏りが解消され、極性偏り値は“0”になる。すなわち、t=4の時点までに液晶層に正極性電圧が印加された時間の総和と負極性電圧が印加された時間の総和とが同じとなる。これは、t=2~3の期間に生じる極性の偏りがt=3~4の期間に生じる極性の偏りによって相殺されたことを表す。
 以下同様にして、休止駆動において、各画素形成部は強制リフレッシュにより印加されたデータ電圧を、その極性を反転させることなく休止期間もほぼそのまま保持する。これにより、休止駆動においては、極性の偏りは定期リフレッシュが行われる毎に印加電圧の極性が反転され、その後の休止期間に極性偏り値が単調に増加/減少することを繰り返す。しかし、強制リフレッシュが行われた場合には印加電圧の極性を反転させることなく、その後の休止期間に極性偏り値が単調に増加/減少することを繰り返す。これにより、強制リフレッシュが行われるか否かにかかわらず、極性偏り値は最大値と最小値との間で増加したり減少したりすることを繰り返す。このため、極性偏り値が最大値または最小値に近い値のときに液晶表示装置の電源をオフすれば、電源をオフしている間にも液晶層に直流電圧が印加された状態になる。このような状態で、液晶表示装置の電源を再びオンにすれば、フリッカーや残像等の表示不良が発生しやすい。
 上記説明では、強制リフレッシュが行われても、印加電圧の極性すなわち極性の偏りの方向を常に反転させない場合について説明した。しかし、強制リフレッシュが行われる毎に印加電圧の極性を常に反転させても良い。この場合にも、極性偏り値が最大値または最小値に近い値のときに液晶表示装置の電源をオフすれば、電源をオフしている間にも液晶層に直流電圧が印加された状態になる。このような状態で、液晶表示装置の電源を再びオンにすれば、フリッカーや残像等の表示不良が発生しやすくなる。
<0.3 第2の基礎検討>
 図3は、液晶表示装置において高周波駆動と休止駆動を交互に切り換えた場合の極性の偏りの変化を示す図である。液晶表示装置が高周波駆動と休止駆動(「低周波駆動」ともいう)を交互に切り換えて動作しているときに、図3に示すように、極性の偏りが負極性側に偏った状態で行われている第2高周波駆動期間から第2休止駆動期間に切り換わると、休止駆動時における極性偏り値が下リミット値に達する場合がある。そこで、図3に示すように、例えば休止駆動時の極性偏り値が下リミット値から遠ざかるようにするために、表示制御部に上限/下限管理回路を設け、逆極性のリフレッシュを強制的に行う。これにより、極性偏り値は上リミット値と下リミット値との間の値になるように調整される。
 また、第2休止駆動期間から第3高周波駆動期間に切り換わる際のタイミングによっては、図3に示すように、極性偏り値が下リミット値に近い状態で高周波駆動に切り換わる場合がある。この場合、極性偏り値は、高周波駆動を行うことによって、休止駆動から高周波駆動に切り換わった直後の値から“1”だけ増加したり減少したりすることをフレーム期間毎に繰り返すので、高周波駆動に切り換わった直後の値とほぼ同じ値になる。このように、極性偏り値が上リミット値または下リミット値に近い値で長時間駆動されれば、直流電圧成分が液晶層に長時間印加されている状態と同じ状態になる。この場合、液晶表示装置が動作しているときに、フリッカーや残像等の表示不良が発生しやすくなる。また、極性の偏りが大きな状態で液晶表示装置の電源をオフすれば、電源をオフしている間にも液晶層に直流電圧が印加された状態になるので、再び電源をオンしたときに、フリッカーや残像等の表示不良が発生しやすくなる。
 上記第1および第2の基礎検討において発生する極性の偏りに起因する表示不良の問題は、液晶層内の不純物イオンの偏在による電荷の蓄積に起因するものであり、この電荷の蓄積は液晶層に印加されるデータ電圧の極性の偏りによって生じると考えられる。このため、フリッカーや残像等による表示不良は、電源オフ時に画素容量に蓄積された電荷を放電させるための従来のオフシーケンスを実行してもなくすことができない。そこで、上記基礎検討に基づき極性の偏りに起因する表示不良の問題を解決すべくなされた本発明の実施形態について以下に説明する。
<1.第1の実施形態>
<1.1 全体構成および動作概要>
 図4は、本発明の第1の実施形態に係る液晶表示装置100の構成を示すブロック図である。この液晶表示装置100は、表示制御部200、駆動部300、ガンマ部400および表示部500を備えている。駆動部300は、データ信号線駆動回路としてのソースドライバ310と走査信号線駆動回路としてのゲートドライバ320とを含んでいる。ガンマ部400は、ホスト90から送信されるデータDATに含まれる画像データを正極性の画像データとしてソースドライバ310に出力する正極ガンマ回路410と、負極性の画像データとしてソースドライバ310に出力する負極ガンマ回路420とを含んでいる。表示部500を構成する液晶パネルには、ソースドライバ310およびゲートドライバ320の双方または一方が一体的に形成されていても良い。液晶表示装置100の外部には、主としてCPU(Central Processing Unit)により構成されるホスト90が設けられている。ホスト90は、画像データを含むデータDAT、表示部500に画像を表示するために必要なコマンド、電源をオフしたときに与えられるオフシーケンス信号等を液晶表示装置100に与える。
 表示部500には、複数本のデータ信号線SLと、複数本の走査信号線GLと、当該複数本のデータ信号線SLおよび当該複数本の走査信号線GLに対応してマトリクス状に配置された複数個の画素形成部10とが形成されている。図4では、便宜上、1個の画素形成部10と、それに対応する1本のデータ信号線SLおよび1本の走査信号線GLとを示している。各画素形成部10は、対応する走査信号線GLにゲート端子(「制御端子」ともいう)が接続されると共に対応するデータ信号線SLにソース端子(「第1導通端子」ともいう)が接続されたスイッチング素子として動作する薄膜トランジスタ(TFT)11と、当該TFT11のドレイン端子(「第2導通端子」ともいう)に接続された画素電極12と、上記複数個の画素形成部10に共通的に設けられた共通電極13と、画素電極12と共通電極13との間に挟持され、上記複数個の画素形成部10に共通的に設けられた液晶層とを有している。また、画素電極12および共通電極13により形成される液晶容量は画素容量Cpを構成する。なお、典型的には、画素容量Cpに電圧を確実に保持すべく液晶容量に並列に補助容量が設けられるので、実際には画素容量Cpは液晶容量および補助容量により構成される。
 本実施形態ではTFT11として、例えば酸化物半導体をチャネル層に用いたTFTが用いられる。より詳細には、TFT11のチャネル層は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、および酸素(O)からなるInGaZnO(酸化インジウムガリウム亜鉛)を含む酸化物半導体により形成されている。InGaZnOを含むTFTは、多結晶シリコンやアモルファスシリコン等をチャネル層に用いたシリコン系のTFTに比べてオフリーク電流がはるかに小さい。このため、画素容量Cpに書き込んだ電圧をその電圧値を維持した状態でより長い期間保持することができる。なお、InGaZnO以外の酸化物半導体として、例えばインジウム、ガリウム、亜鉛、銅(Cu)、シリコン(Si)、錫(Sn)、アルミニウム(Al)、カルシウム(Ca)、ゲルマニウム(Ge)、および鉛(Pb)のうち少なくとも1つを含んだ酸化物半導体をチャネル層に用いた場合でも同様の効果が得られる。また、TFT11のチャネル層として酸化物半導体を用いるのは一例であり、これに代えて、多結晶シリコンまたはアモルファスシリコン等のシリコン系の半導体を用いても良い。
 表示制御部200は、典型的にはIC(Integrated Circuit)によって実現される。表示制御部200は、表示すべき画像を表す画像データを含むデータDATをホスト90から受信すると、ソースドライバ用制御信号Ssc、ゲートドライバ用制御信号Sgc、および共通電圧信号等を生成し出力する。ソースドライバ用制御信号Sscはソースドライバ310に与えられ、ゲートドライバ用制御信号Sgcはゲートドライバ320に与えられ、共通電圧信号は表示部500に設けられた共通電極13に与える。
 ソースドライバ310は、ソースドライバ用制御信号Sscに応じて、正極ガンマ回路410または負極ガンマ回路420から与えられる画像データに基づき各データ信号線SLに与えるべきデータ電圧を生成して出力する。ソースドライバ用制御信号Sscには、例えばソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号等が含まれる。ソースドライバ310は、このようなソースドライバ用制御信号Sscに応じて、その内部の図示しないシフトレジスタおよびサンプリングラッチ回路等を動作させ、図示しないDA変換回路で画像データをアナログ信号に変換することによりデータ電圧を生成する。また、ソースドライバ310には、正極性のデータ電圧を増幅するアンプ(図示しない)と負極性のデータ電圧を増幅するアンプ(図示しない)が含まれており、データ電圧はその極性に応じて選択されたアンプにより増幅され表示部500に出力される。
 ゲートドライバ320は、ゲートドライバ用制御信号Sgcに応じて、アクティブな走査信号の各走査信号線GLへの印加を所定周期で繰り返す。ゲートドライバ用制御信号Sgcには、例えばゲートクロック信号およびゲートスタートパルス信号が含まれる。ゲートドライバ320は、ゲートクロック信号およびゲートスタートパルス信号に応じて、その内部の図示しないシフトレジスタ等を動作させることにより上記走査信号を生成する。
 以上のようにして、各データ信号線SLにデータ電圧が印加され、各走査信号線GLに走査信号が印加されることにより、ホスト90から送信されたデータDATに含まれる画像データの表す画像が液晶パネルの表示部500に表示される。
<1.2 表示制御回路の構成>
 図5は、本実施形態の液晶表示装置100に含まれる表示制御部200の構成を示すブロック図である。図5に示すように、表示制御部200は、フレームメモリ210、タイミング制御回路230、極性偏り管理回路250、極性反転制御回路270、およびセレクタ220を含んでいる。ホスト90から送信されるデータDATには、画像データDV、垂直同期信号Vsync、水平同期信号Hsync等の制御信号SC、および画像を強制的にリフレッシュする際に入力される強制リフレッシュ信号Scrfが含まれる。
 フレームメモリ210は、ホスト90から送信された画像データDVを1フレーム分ずつ格納し、後述するリフレッシュ信号Srefがタイミング制御回路230から極性偏り管理回路250等に出力されるタイミングで読出し信号Srdを与えられれば、格納している画像データDVをソースドライバ310に向けて出力する。また、ホスト90から強制リフレッシュ信号Scrfがタイミング制御回路230に与えられた場合にも、タイミング制御回路230からフレームメモリ210に読出し信号Srdを与えられ、フレームメモリ210は格納している画像データDVを出力する。しかし、休止期間には、定期リフレッシュまたは強制リフレッシュにより更新された画像がそのまま引き続いて表示部500に表示されるので、フレームメモリ210には読出し信号Srdは与えられない。フレームメモリ210を設けることにより、表示部500に表示される画像を更新する際に画像データDVをフレームメモリ210から読み出すことができるので、画像の更新を容易に行うことができる。なお、本実施形態では、ホスト90から送信された画像データDVはフレームメモリ210に格納されるとして説明するが、フレームメモリ210に格納することなく、セレクタ220に直接与えても良い。
 タイミング制御回路230は、休止フレーム期間の回数を格納するためのレジスタ240を有している。以下では、このレジスタ240をNREFカウンタ240といい、NREFカウンタ240に格納されたNREFカウント値を記号“Nc”で表す。タイミング制御回路230は、フレーム期間毎にホスト90から送信される制御信号SCに含まれている垂直同期信号Vsyncを受信する毎にNREFカウント値Ncを“1”ずつインクリメントしてその都度NREFカウンタ240に保持すると共に、当該垂直同期信号Vsyncを極性偏り管理回路250に与える。
 極性偏り管理回路250は、当該垂直同期信号Vsyncに基づいて求めた極性偏り値を保持するためのレジスタ260を有している。以下では、このレジスタ260をバランスカウンタ260といい、バランスカウンタ260に格納されている極性偏り値を記号“Nb”で表す。極性偏り管理回路250は、タイミング制御回路230から垂直同期信号Vsyncを与えられる毎に、後述する極性信号Splに基づいて垂直同期信号Vsyncを受信した回数を加算したり減算したりすることにより、バランスカウンタ260に格納されている極性偏り値Nbを“1”ずつインクリメントしたり、デクリメントしたりする。このように、極性偏り値Nbは、NREFカウント値Ncと異なり、休止フレーム期間、定期リフレッシュフレーム期間および強制リフレッシュフレーム期間毎に、後述する極性信号Splによって特定される方向にその値が“1”ずつインクリメントされたり、デクリメントされたりする。これにより、極性偏り値Nbは、“正の値”になったり、“0”になったり、“負の値”になったりする。
 タイミング制御回路230は、NREFカウンタ240に保持されているNREFカウント値Ncがあらかじめ設定されている最大値または最小値になれば、表示部500に表示されている画像を更新するためにリフレッシュ信号Srefを生成して極性偏り管理回路250および極性反転制御回路270に与えると共に、NREFカウンタ240をリセットしてNREFカウント値Ncを“0”にする。NREFカウンタ240を設けることにより、定期リフレッシュを適切なタイミングで行うことができる。
 タイミング制御回路230は、フレームメモリ210に格納されている画像データDVを読み出すために、フレームメモリ210に読出し信号Srdを与える。これにより、フレームメモリ210は、格納している画像データDVを出力する。また、NREFカウント値Ncが最大値または最小値に達するまでに強制リフレッシュ信号Scrfがタイミング制御回路230に与えられれば、その時点でNREFカウンタ240をリセットしてNREFカウント値Ncを“0”にし、上記動作と同じ動作を行う。
 極性偏り管理回路250はタイミング制御回路230からリフレッシュ信号Srefを与えられると、保持している極性偏り値Nbをバランスカウンタ260から読み出して極性反転制御回路270に与える。極性反転制御回路270は、リフレッシュ信号Srefを与えられると、極性偏り管理回路250から与えられた極性偏り値Nbが“正の値”であるか“負の値”であるかを判定し、その判定結果に応じて極性信号Splを生成する。当該極性信号Splは、セレクタ220、ソースドライバ310および極性偏り管理回路250に与えられる。
 そこで、極性信号Splを与えられたときのセレクタ220、ソースドライバ310および極性偏り管理回路250の動作を順に説明する。まず、セレクタ220の動作について説明する。極性偏り管理回路250から与えられた極性偏り値Nbが“正の値”であれば、フレームメモリ210から出力された画像データDVに基づきソースドライバ310において負極性のデータ電圧を生成するために、画像データDVを負極ガンマ回路420に与えられるようにする。一方、極性偏り値Nbが“負の値”であれば、フレームメモリ210から出力された画像データDVに基づきソースドライバ310において正極性のデータ電圧を生成するために、画像データDVを正極ガンマ回路410に与えられるようにする。そこで、セレクタ220は、極性信号Splを与えられると当該極性信号に基づき、正極ガンマ回路410と負極ガンマ回路420のいずれかを選択する。すなわち、セレクタ220は、極性偏り値Nbが“正の値”であれば負極性の画像データDVを生成するために負極ガンマ回路420を選択し、極性偏り値Nbが“負の値”であれば正極性のデータ電圧を生成するために正極ガンマ回路410を選択する。これにより、極性偏り値Nbが“正の値”のときに、画素形成部10の液晶層に負極性のデータ電圧が印加され、極性偏り値Nbが“負の値”のときに、画素形成部10の液晶層に正極性のデータ電圧が印加される。このようにして極性の偏りが解消される。これにより、液晶層に印加される電圧の極性の偏りを、極性偏り管理回路250で管理される極性偏り値Nbと一致させることができる。
 ソースドライバ310は、極性信号Splを与えられると、データ電圧の極性と同じ極性のアンプを選択する。これにより、正極性のデータ電圧は正極性のデータ電圧用アンプによって増幅され、負極性のデータ電圧は負極性のデータ電圧用アンプによって増幅される。
 また、極性偏り管理回路250は、極性信号Splを与えられると以下のように動作する。すなわち極性偏り管理回路250は、極性反転制御回路270に与えた極性偏り値Nbが“正の値”であれば、休止フレーム期間およびリフレッシュフレーム期間毎にカウントされる極性偏り値Nbを“1”ずつデクリメントする。また、“負の値”であれば休止フレーム期間およびリフレッシュフレーム期間毎にカウントされる極性偏り値Nbを“1”ずつインクリメントする。このように、極性信号Splは、リフレッシュ信号Srefを与えられた時点における極性偏り値Nbが“0”に近づくように、極性偏り管理回路250を制御して極性偏り値Nbが変化する方向を特定し、極性偏り管理回路250は、垂直同期信号Vsyncが与えられる毎に、バランスカウンタ260に保持されている極性偏り値Nbを特定された方向に“1”ずつインクリメントまたはデクリメントする。
 なお、高周波駆動は、休止駆動において強制リフレッシュが1フレーム期間毎に連続して行われている場合と同じである。このため、高周波駆動における表示制御部200の動作は、強制リフレッシュにおける動作と同じであるので、高周波駆動における表示制御部200の動作の説明を省略する。
<1.3 極性の偏りを解消するための動作>
 図6は、本実施形態の液晶表示装置100において休止駆動を行うときに極性偏り値Nbが“0”に近づくように調整する方法を示す図である。なお、図6では、リフレッシュの位置を示す記号は、リフレッシュの直前すなわちリフレッシュフレームの先頭の位置を示しているものとする。
 図6に示すように、液晶表示装置100の電源をオンする前の第0フレーム期間における極性偏り値Nbは“0”である。電源をオンした直後の第1フレーム期間において、ホスト90から液晶表示装置100に画像データDVを含むデータDATが与えられると、画素形成部10の画素容量Cpに正極性のデータ電圧を書き込むことによりリフレッシュが行われる。続いて、第2~第7フレーム期間までの休止期間にも、正極性のデータ電圧が画素容量Cpに保持される。これにより、リフレッシュ期間である第1フレーム期間およびそれに続く第2~第7フレーム期間の休止フレーム期間毎に極性偏り値Nbは“1”ずつインクリメントされ、インクリメントされた極性偏り値Nbはその都度極性偏り管理回路250のバランスカウンタ260に記憶される。第7フレーム期間の終了時における極性偏り値Nbは“+7”と“正の値”になっている。
 第8フレーム期間において画像データDVは更新されていないが、極性偏り値Nbが“+7”とあらかじめ設定されていた最大値に達している。このため、第8フレーム期間では定期リフレッシュが行われる。このときの極性偏り値Nbは“正の値”であるので、極性反転制御回路270から出力される極性信号Splに基づき、極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが減少する方向が維持される。このため、定期リフレッシュは、極性を負極性に反転させたデータ電圧を書き込むことにより行う。続いて、第9~第11フレーム期間までの休止期間にも、負極性のデータ電圧が画素容量Cpに保持される。これにより、定期リフレッシュ期間である第8フレーム期間およびそれに続く第9~第11フレーム期間の休止フレーム期間毎に極性偏り値Nbは“1”ずつデクリメントされ、デクリメントされた極性偏り値Nbはその都度バランスカウンタ260に記憶される。第11フレーム期間の終了時における極性偏り値Nbは“+3”と“正の値”になっている。
 その後、第12フレーム期間において強制リフレッシュ信号Scrfがホスト90から与えられ、強制リフレッシュが行われる。このときの極性偏り値Nbは“正の値”であるので、極性信号Splに基づき極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが減少する方向が維持される。このため、強制リフレッシュは、引き続き負極性のデータ電圧を画素容量Cpに書き込むことにより行う。続いて、第13~第18フレーム期間までの休止期間にも、負極性のデータ電圧が画素容量Cpに保持される。これにより、強制リフレッシュ期間である第12フレーム期間およびそれに続く第13~第18フレーム期間の休止フレーム期間毎に極性偏り値Nbは“1”ずつデクリメントされ、デクリメントされた極性偏り値Nbはその都度バランスカウンタ260に記憶される。第18フレーム期間の終了時における極性偏り値Nbは“-4”と“負の値”になっている。
 再び、第19フレーム期間において強制リフレッシュ信号Scrfがホスト90から与えられ、強制リフレッシュが行われる。このときの極性偏り値Nbは“負の値”であるので、極性信号Splに基づき極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが増加する方向に変更される。このため、強制リフレッシュは、極性を正極性に反転させたデータ電圧を書き込むことにより行う。続いて、第20~第25フレーム期間までの休止期間にも、正極性のデータ電圧が画素容量Cpに保持される。これにより、強制リフレッシュ期間である第19フレーム期間およびそれに続く第20~第25フレーム期間の休止フレーム期間毎に極性偏り値Nbは“1”ずつインクリメントされ、インクリメントされた極性偏り値Nbはその都度バランスカウンタ260に記憶される。第25フレーム期間の終了時における極性偏り値Nbは“+3”と“正の値”になっている。
 更に、第26フレーム期間において強制リフレッシュ信号Scrfがホスト90から与えられ、強制リフレッシュが行われる。このときの極性偏り値Nbは“正の値”であるので、極性信号Splに基づき極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが減少する方向に変更される。このため、強制リフレッシュは、極性を負極性に反転させたデータ電圧を書き込むことにより行う。続いて、第27フレーム期間以後の休止期間にも、負極性のデータ電圧が画素容量Cpに保持される。これにより、強制リフレッシュ期間である第26フレーム期間およびそれに続く第26フレーム期間以後の休止フレーム期間毎に極性偏り値Nbは“1”ずつデクリメントされ、デクリメントされた極性偏り値Nbはその都度バランスカウンタ260に記憶される。
 以後同様にして、定期リフレッシュまたは強制リフレッシュが行われる毎に、極性偏り管理回路250から極性反転制御回路270に与えられる極性偏り値Nbが“正の値”であるときは、極性信号Splに基づき極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが減少する方向になるように、負極性のデータ電圧を画素容量Cpに書き込み、更にそれに続く休止期間にも負極性のデータ電圧を書き込むことを繰り返す。一方、極性偏り値Nbが“負の値”であるときは、極性信号Splに基づき極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが増加する方向になるように、正極性のデータ電圧を画素容量Cpに書き込み、更にそれに続く休止期間にも正極性のデータ電圧を書き込むことを繰り返す。
<1.4 効果>
 本実施形態によれば、休止駆動において、表示部500に表示された画像を更新するとき、すなわちタイミング制御回路230からリフレッシュ信号Srefが出力される際に、極性偏り値Nbが“正の値”である場合には、リフレッシュ期間およびそれに続く休止フレーム期間に負極性のデータ電圧を印加する。一方、極性偏り値Nbが“負の値”である場合には、リフレッシュ期間およびそれに続く休止フレーム期間に正極性のデータ電圧を印加する。これにより、極性偏り値Nbが“0”に近づくようになるので、“0”から大きく乖離しにくくなる。このため、不純物イオン15が偏在しにくくなり、フリッカーや液晶の焼き付きによる残像等による表示不良の発生を抑制することができる。
 また、液晶表示装置100が動作しているときには、極性偏り値Nbは“0”に向かうように制御されるので、電源がオフされた時点の極性偏り値Nbも“0”に近い状態になっていることが多くなる。これにより、電源がオフされている期間に液晶層に直流電圧が印加され続けることがなくなるので、液晶表示装置100の電源をオンしたときに生じやすいフリッカーや残像等の表示不良の発生が抑制される。
 また、リフレッシュを行う際に極性偏り値Nbは“0”に近づくように制御されるので、極性偏り値Nbが上リミット値および下リミット値を超えないように管理するために従来設けられていた上限/下限管理回路が不要になる。これにより、表示制御部200の製造コストを低減することができる。
<2.第2の実施形態>
 第2の実施形態に係る液晶表示装置100の構成は、上記第1の実施形態に係る液晶表示装置100の構成と同じであるので、本実施形態の液晶表示装置100のブロック図およびその説明を省略する。
 また、液晶表示装置100に含まれる表示制御部200の構成要素の配置は、図5に示す構成要素の配置と同じであるが、一部の信号が異なるので、異なる信号について説明する。図5では、強制リフレッシュによって画像が更新される場合には、ホスト90からタイミング制御回路230に強制リフレッシュ信号Scrfが与えられるが、本実施形態では高周波駆動の周期に同期して生成された高周波同期信号が与えられる。タイミング制御回路230は、高周波同期信号を与えられると、表示部500に表示された画像を更新するために、リフレッシュ信号Srefを生成し極性偏り管理回路250と極性反転制御回路270に与える。また、当該リフレッシュ信号Srefは、NREFカウンタ240をリセットするためにNREFカウンタ240にも与えられる。なお、高周波駆動時の画像データは動画を表示するデータである。また、その後の表示制御部200の動作は図5に示す表示制御部200の動作と同じであるので、その説明を省略する。
<2.1 極性の偏りを解消するための動作>
 図7は、本実施形態の液晶表示装置100において休止駆動から高周波駆動に切り換えて動作させる際に極性偏り値Nbが“0”に近づくように調整する方法を示す図である。なお、図7においても、図6の場合と同様に、リフレッシュの位置を示す記号は、リフレッシュの直前すなわちリフレッシュフレームの先頭の位置を示しているものとする。
 図7に示すように、液晶表示装置100の電源をオンする前の第0フレーム期間における極性偏り値Nbは“0”である。電源をオンした直後の第1フレーム期間において、ホスト90から液晶表示装置100に画像データDVを含むデータDATが与えられると、画素形成部10の画素容量Cpに正極性のデータ電圧を書き込むことによりリフレッシュが行われる。続いて、第2~第4フレーム期間までの休止期間にも、正極性のデータ電圧が画素容量Cpに保持される。これにより、リフレッシュ期間である第1フレーム期間およびそれに続く第2~第4フレーム期間の休止フレーム期間毎に極性偏り値Nbは“1”ずつインクリメントされ、インクリメントされた極性偏り値Nbはその都度極性偏り管理回路250のバランスカウンタ260に記憶される。第4フレーム期間の終了時における極性偏り値Nbは“+4”と“正の値”になっている。
 第5フレーム期間において強制リフレッシュ信号Scrfがホスト90から与えられ、強制リフレッシュが行われる。このときの極性偏り値Nbは“正の値”であるので、極性反転制御回路270から出力される極性信号Splに基づき、極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが減少する方向に変更される。このため、強制リフレッシュは、極性を負極性に反転させたデータ電圧を書き込むことにより行う。続いて、第6~第15フレーム期間までの休止期間にも、負極性のデータ電圧が画素容量Cpに保持される。これにより、強制リフレッシュ期間である第5フレーム期間およびそれに続く第6~第15フレーム期間の休止フレーム期間毎に極性偏り値Nbは“1”ずつデクリメントされ、デクリメントされた極性偏り値Nbはその都度バランスカウンタ260に記憶される。第15フレーム期間の終了時における極性偏り値Nbは“-7”と“負の値”になっている。
 第16フレーム期間において画像データDVは更新されていないが、極性偏り値Nbが“-7”とあらかじめ設定されていた最小値に達している。このため、第16フレーム期間では定期リフレッシュが行われる。このときの極性偏り値Nbは“負の値”であるので、極性信号Splに基づき、極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが増加する方向に変更される。このため、定期リフレッシュは、極性を正極性に反転させたデータ電圧を書き込むことにより行う。続いて、第17および第18フレーム期間までの休止期間にも、正極性のデータ電圧が画素容量Cpに保持される。これにより、定期リフレッシュ期間である第16フレーム期間、それに続く第17および第18フレーム期間の休止フレーム期間毎に極性偏り値Nbは“1”ずつインクリメントされ、インクリメントされた極性偏り値Nbはその都度バランスカウンタ260に記憶される。第18フレーム期間の終了時における極性偏り値Nbは“-4”と“負の値”になっている。
 第19フレーム期間において、休止駆動から高周波駆動に切り換えられる。高周波駆動は、画素容量Cpに正極性のデータ電圧と負極性のデータ電圧とを交互に書き込むことにより行われる。しかし、第18フレーム期間における極性偏り値Nbは“-4”であるので、極性信号Splに基づき、極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが増加する方向が維持される。このため、正極性のデータ電圧を書き込む。次に、第19フレーム期間における極性偏り値Nbは“-3”であるので、極性信号Splに基づき、極性偏り値Nbが“0”に近づく方向すなわち極性偏り値Nbが増加する方向が維持される。このため、正極性のデータ電圧を書き込む。同様にして、極性偏り値Nbが“0”になるまで、1フレーム期間毎に正極性のデータ電圧を画素容量Cpに書き込む。これにより、極性偏り値は“1”ずつインクリメントされ、第22フレーム期間において“0”になる。液晶表示装置100では、極性偏り値Nbが“0”になると、データ電圧の極性が反転されるので、第23フレーム期間において負極性のデータ電圧が書き込まれ、極性偏り値は“-1”になる。第24フレーム期間以後のフレーム期間では、極性偏り値Nbは1フレーム期間毎に“0”と“-1”とを繰り返す。
 なお、図7では、極性偏り値Nbが“負の値”のときに休止駆動から高周波駆動に切り換わる場合について説明したが、極性偏り値Nbが“正の値”のときに休止駆動から高周波駆動に切り換わる場合についても同様である。この高周波駆動では、前述の高周波駆動の場合と異なり、極性偏り値Nbは1フレーム期間毎に“+1”と“0”を繰り返す。
 図8は、本実施形態の液晶表示装置100において休止駆動から高周波駆動に切り換えて動作させる際に極性偏り値Nbが“0”に近づくように調整する方法を示す他の図である。図8に示すように、第1高周波駆動期間から第1休止駆動期間に切り換わり、更に第1休止駆動期間の途中で、ホスト90から強制リフレッシュ信号Scrfおよび動画を表示するための画像データDVを与えられると、第1休止駆動期間から更に第2高周波駆動期間に切り換わる。
 通常の高周波駆動期間では、正極性のデータ電圧を印加する正極性のリフレッシュと、負極性のデータ電圧を印加する負極性のリフレッシュとが交互に繰り返される。しかし、本実施形態における第2高周波駆動期間では、第1休止駆動期間から第2高周波駆動期間に切り換わるときの極性偏り値Nbが負の値である場合には、リフレッシュフレーム期間毎に、極性偏り値Nbが“0”すなわち図8のセンターに向かうように正極性のリフレッシュが4回繰り返される。この4回のリフレッシュはそれぞれ図8に示す楕円内の4個の黒丸によって表されている。4回目のリフレッシュによって極性偏り値Nbが“0”になれば、画素容量Cpに書き込むべきデータ電圧の極性を交互に反転させることにより、負極性のリフレッシュと正極性のリフレッシュを交互に繰り返す。これにより、その後の高周波駆動では極生偏り値はフレーム期間毎に“0”と“-1”とを繰り返すようになり、極性の偏りがほぼ解消される。
 更に、第2高周波駆動期間から第2休止駆動期間に切り換わり、休止駆動時の極性偏り値Nbが正の値のときに更に第3高周波駆動期間に切り換わると、リフレッシュフレーム期間毎に、極性偏り値Nbが“0”すなわち図8のセンターに向かうように負極性のリフレッシュが3回繰り返される。この3回のリフレッシュはそれぞれ図8に示す楕円内の3個の黒丸によって表されている。3回目のリフレッシュによって極性偏り値Nbが“0”になれば、画素容量Cpに書き込むべきデータ電圧の極性を交互に反転させることにより、正極性のリフレッシュと負極性のリフレッシュを交互に繰り返す。これにより、その後の第3高周波駆動期間では極生偏り値はフレーム期間毎に“+1”と“0”を繰り返すようになり、極性の偏りがほぼ解消される。
 次に、極性偏り値Nbを“0”に近づけることにより、プラスイオンおよびマイナスイオンからなる不純物イオン15の偏在による電荷の蓄積が解消された状態で行われる高周波駆動を説明する。図9は、高周波駆動における画素形成部10の液晶層内の不純物イオン15の分布を示す模式図であり、より詳しくは、図9(A)は画素形成部10の不純物イオン15が偏在した状態で高周波駆動を行ったときの様子を示す模式図であり、図9(B)は画素形成部10の不純物イオン15の偏在が解消された状態で高周波駆動を行ったときの様子を示す模式図である。図9(A)に示すように、不純物イオン15が偏在した状態で高周波駆動を行っても、不純物イオン15の偏在は解消されない。この場合、不純物イオン15の偏在により生じた直流電圧成分が液晶分子に印加されるので、高周波駆動を行っているときに、最適共通電圧のずれによるフリッカーや液晶の焼き付きによる残像等の表示不良が発生する。
 そこで、休止駆動中にリフレッシュが行われれば、リフレッシュ期間およびそれに続く休止期間において極性偏り値Nbが“0”に近づくようにデータ電圧の極性を上述の方法で制御して印加する。これにより、図9(B)に示すように、不純物イオン15の偏在が解消された状態で高周波駆動が行われるので、高周波駆動を行っているときに直流電圧成分が液晶分子にほとんど印加されなくなる。このため、高周波駆動を行っているときに、フリッカーや残像等の表示不良の発生を抑制することができる。
 このように、休止駆動から反転する高周波駆動に移行する際に、高周波駆動の周期に同期して生成された高周波同期信号が表示制御部200に与えられると、タイミング制御回路230は高周波駆動の周期に同期してリフレッシュ信号Srefを生成する。これにより、極性反転制御回路270も、高周波駆動の周期に同期して極性信号Splを生成するので、極性偏り管理回路250は、極性偏り値Nbが“0”ではない場合には、極性偏り値Nbを“0”に近づく方向に制御し、“0”である場合には極性偏り値Nbを反転する方向に制御する。このため、休止駆動時の極性偏り値Nbが“0”から大きく乖離している場合であっても、高周波駆動に移行することにより、極性偏り値Nbはフレーム期間毎に“1”ずつ“0”に近づき、極性偏り値Nbが“0”になると、極性偏り値Nbは“+1”と“0”、または“0”と“-1”とを交互に繰り返す。その結果、高周波駆動において極性偏り値Nbがほぼ“0”になるので、フリッカー等の発生が抑制される。
<2.2 効果>
 本実施形態によれば、休止駆動から高周波駆動に切り換わった際に、極性偏り値Nbが正または負側に偏っていれば、極性偏り値Nbがほぼ“0”になるまで、高周波駆動においてリフレッシュフレーム期間毎に負極性または正極性のデータ電圧を連続して印加する。これにより、極性偏り値Nbはほぼ“0”になるので、極性偏り値Nbが大きく偏った状態で高周波駆動が行われることを避けることができ、直流電圧成分が液晶層に印加されにくくなる。その結果、液晶表示装置100は、高周波駆動により動作しているときに、直流電圧成分が液晶層に印加されることに起因するフリッカーや残像等の表示不良が発生することを抑制することができる。
 また、休止駆動から高周波駆動に切り換わった際に、極性偏り値Nbが正または負側に偏っていれば、極性の偏りが“0”に向かうように制御されるので、高周波駆動により動作しているときに液晶表示装置100の電源がオフされても、極性の偏りは“0”に近い状態になっている場合が多い。この場合、電源がオフされている期間に液晶層に直流電圧が印加され続けることがなくなるので、電源をオンしたときに生じやすいフリッカーや残像等の表示不良の発生が抑制される。
 また、リフレッシュを行う際に極性偏り値Nbは“0”に近づくように制御されるので、極性偏り値Nbが上リミット値および下リミット値を超えないように管理するための上限/下限管理回路が不要になる。これにより、表示制御部200の製造コストを低減することができる。
<3.第3の実施形態>
 第2の実施形態に係る液晶表示装置100の構成は、上記第1の実施形態に係る液晶表示装置100の構成と同じであるので、本実施形態の液晶表示装置100のブロック図およびその説明を省略する。
 また、液晶表示装置100に含まれる表示制御部200の構成要素の配置は、図5に示す構成要素の配置と同じである。しかし、一部の信号が異なるので、その信号について説明する。図5では、強制リフレッシュによって画像が更新される場合には、ホスト90からタイミング制御回路に強制リフレッシュ信号Scrfが与えられるが、本実施形態では所定の周波数の交流電圧であるオフシーケンス信号が与えられる。タイミング制御回路230は、オフシーケンス信号が与えられると、リフレッシュ信号Srefを生成し極性偏り管理回路250と極性反転制御回路270に与える。また、図5では、ホスト90からフレームメモリ210に画像データDVが与えられるが、本実施形態では画素形成部10に蓄積された画像データを消去するための消去データが与えられる。なお、その後の表示制御部200の動作は図5に示す表示制御部200の動作と同じであるので、その説明を省略する。
 本実施形態では、上記第1または第2の実施形態の場合において休止駆動が行われているとき、ホスト90からオフ信号を与えられれば、液晶表示装置100はオフシーケンスに移行する。このオフシーケンスの期間を短くすることができれば、液晶表示装置100の使い勝手が良くなる。そこで、まず従来のオフシーケンスを参考例として説明し、次に従来のオフシーケンスによる問題点を本実施形態ではどのように解決したのかを説明する。
<3.1 オフシーケンス時における動作>
 従来のオフシーケンス時における液晶表示装置の動作を参考例として説明する。図10は、従来のオフシーケンス時における液晶表示装置の動作を参考例として示す図である。図10に示すように、休止駆動において極性偏り値Nbが下リミット値に近い値であるときに、ホスト90からオフ信号を与えられれば、液晶表示装置は休止駆動を中断し、オフシーケンスに移行する。オフシーケンスに移行すれば、ホスト90から交流電圧であるオフシーケンス信号が所定時間Tacだけ与えられる。このオフシーケンス信号を各画素形成部10に印加することによって、電源オフ時に画素容量Cpに蓄積された電荷が放電され、オフ信号が与えられる直前まで表示部500に表示されていた画像が消去される。このとき、オフシーケンス信号を与えられたときの極性偏り値Nbが正極性または負極性のいずれかの側に大きく偏っていても、正極性の電圧と負極性の電圧が交互に印加されるので、オフシーケンス信号を与えられる直前の極性偏り値Nbが大きく変化することはない。
 次に、オフシーケンス信号を印加するための所定時間Tacが経過した後に、更に極性偏り値Nbを“0”にするために、極性値偏り値Nbを“0”に少しずつ近づける。この極性偏り値Nbを“0”にするための時間をウエイト時間Twtという。このように、参考例の場合には、オフシーケンス信号を印加するための所定時間Tacだけでなくウエイト時間Twtも含むので、オフシーケンスの時間が長くなるという問題がある。
 次に、本実施形態に係る液晶表示装置100のオフシーケンスの動作について説明する。図11は、本実施形態に係る液晶表示装置100におけるオフシーケンス時の動作を示す図である。図11に示すように、休止駆動において極性偏り値Nbが“0”ではないとき、例えば下リミット値に近い値であるときに、ホスト90からオフ信号を与えられれば、液晶表示装置100は休止駆動を中断してオフシーケンスに移行する。オフシーケンスに移行すれば、ホスト90から交流電圧であるオフシーケンス信号が所定時間Tacだけ与えられ、交流駆動が行われる。この所定の時間は、上記参考例の所定時間Tacと同じ時間である。図11に示すように、オフシーケンスに移行したときの極性偏り値Nbが下リミット値に近い値である場合には、第2の実施形態において休止駆動から高周波駆動に切り換わったときと同様に、オフシーケンス時に、正極性の電圧を1周期毎に印加する。これにより、極性偏り値Nbは“1”ずつ“0”に近づき、5周期目で“0”になる。これにより、オフ信号が与えられる直前まで表示されていた画像を所定時間Tac内に消去するだけではなく、極性の偏りも解消されて極性偏り値Nbは“0”になる。更に、極性偏り値Nbの平均値を“0”にするまでの期間が、交流電圧を印加するための所定時間Tacよりも短い場合には、残りの時間に正極性と負極性のリフレッシュを交互に繰り返し、所定時間Tacが経過したときにオフシーケンスを終了する。この場合、極性偏り値Nbは“0”と“-1”とを繰り返すので、所定時間Tac内の極性偏り値Nbの平均値はほぼ“0”になる。
 このように、極性反転制御回路270は、ホスト90から与えられるオフシーケンス信号の極性が変わる毎に極性信号Splを生成するので、極性偏り管理回路250は、オフシーケンス信号が入力される直前の極性偏り値Nbが“0”から大きく乖離しているときでも、極性偏り値Nbはフレーム期間毎に“1”ずつ“0”に近づき、極性偏り値Nbが“0”になったときに、まだオフシーケンス期間が残存していれば、その残存期間では、極性偏り値Nbは“0”と“+1”または“0”と“-1”とを交互に繰り返す。その結果、液晶表示装置100の動作が停止する前に極性偏り値Nbがほぼ“0”になるので、電源を再びオンしたときにフリッカー等の発生が抑制される。また、従来必要であった極性偏り値Nbを“0”にするまでのウエイト時間Twtが不要になる。
<3.2 効果>
 本実施形態に係る液晶表示装置100によれば、オフシーケンスの期間内に、オフ信号が与えられる直前まで表示されていた画像を消去するだけでなく、極性の偏りも解消されるので、従来のオフシーケンスで必要とされたウエイト時間Twtが不要になり、オフシーケンスに要する時間を短縮することができる。これにより、液晶表示装置100の使い勝手を良くすることができる。
<4.その他>
 データ電圧の極性を反転させる駆動方式には、ドット反転、ライン反転、カラム反転、フレーム反転等の駆動方式があるが、本発明はいずれの駆動方式にも適用可能である。
 また、上記実施形態では、極性偏り値Nbを、休止フレーム期間およびリフレッシュフレーム期間となる1フレーム期間毎に“1”ずつインクリメントしたり、デクリメントしたりするとして説明した。つまり、1フレーム期間を単位として、極性の偏りを表す極性偏り値Nbを管理すると説明した。しかし、極性偏り値Nbを、2フレーム期間、3フレーム期間等を単位として管理しても良く、また、フレーム期間以外の時間単位で管理しても良い。そこで、本明細書では、これらをまとめて「期間単位」という場合がある。
 また、上記実施形態では、強制リフレッシュは、新たな画像が入力されたときに行われるとして説明した。しかし、例えばホスト90から与えられるコマンドにより、表示部500の表示をオン/オフしたり、表示部500に表示される画像を左右または上下に反転させたりした場合にも強制リフレッシュの場合と同様に極性偏り値Nbが“0”に近づくように調整することにより、同様の効果が得られる。
 また、上記各実施形態における高周波駆動では、1フレーム期間毎に極性が反転されるとして説明した。しかし、本発明の高周波駆動には、2フレーム期間毎、または3フレーム期間毎に極性を反転される場合等も含まれ、休止駆動のリフレッシュ周期に比べて十分速ければ良い。
 本発明は、液晶表示装置およびその駆動方法に適している。特に、フリッカーや残像の発生を抑制する液晶表示装置およびその駆動方法に適している。
 10…画素形成部
 11…薄膜トランジスタ(TFT)
 100…液晶表示装置
 200…表示制御部
 210…フレームメモリ
 220…セレクタ
 230…タイミング制御回路
 240…NREFカウンタ
 250…極性管理回路
 270…極性反転制御回路
 300…駆動部
 310…ソースドライバ
 320…ゲートドライバ
 400…ガンマ部
 410…正極ガンマ回路
 420…負極ガンマ回路
 500…表示部
 Cp…画素容量
 Nb…極性偏り値
 Nc…NREFカウント値
 Sref…リフレッシュ信号
 Scrf…強制リフレッシュ信号
 Spl…極性信号
 Srd…読出し信号
 Vsync…垂直同期信号

Claims (15)

  1.  入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置であって、
     前記データ電圧を前記液晶層に印加するための駆動部と、
     前記データ電圧の極性の偏りを所定の期間単位で管理し、前記表示部に表示された画像を更新するフレーム期間における前記データ電圧の極性の偏りを解消する方向に前記駆動部を制御する表示制御部とを備える、液晶表示装置。
  2.  前記表示部は、前記データ電圧を保持するように構成された複数の画素形成部を含み、
     前記表示制御部は、前記画像を更新するフレーム期間における前記極性の偏りを解消するために、前記極性の偏りを表す極性偏り値を変化させる方向を特定し、前記画像を更新するフレーム期間および当該フレーム期間に続くフレーム期間毎に前記極性偏り値を当該特定された方向に変化させた前記データ電圧を前記複数の画素形成部にそれぞれ印加するように前記駆動部を制御することを特徴とする、請求項1に記載の液晶表示装置。
  3.  前記表示制御部は、
      前記所定の期間単位で前記極性偏り値を求めて管理する極性偏り管理回路と、
      前記画像を更新するフレーム期間において、前記極性偏り管理回路から出力された前記極性偏り値が“0”でない場合には、前記極性偏り値を“0”に近づく方向に制御し、前記極性偏り値が“0”である場合には、前記極性偏り値を反転する方向に制御する極性信号を生成する極性反転制御回路と、
      前記画像を更新するフレーム期間であることを示すリフレッシュ信号を所定のタイミングで生成して、前記極性偏り管理回路と前記極性反転制御回路に与えるタイミング制御回路と、
      休止フレーム期間の回数をカウントするNREFカウンタとを含み、
     前記極性偏り管理回路は、前記極性反転制御回路から与えられた前記極性信号によって特定された方向に、前記極性偏り値を“1”ずつ増加または減少させることを特徴とする、請求項2に記載の液晶表示装置。
  4.  前記極性偏り管理回路は、前記極性偏り値をカウントして保持するバランスカウンタを含み、前記画像データの表す画像を前記表示部に表示するために使用される垂直同期信号を与えられる毎に、前記バランスカウンタに保持されている前記極性偏り値を前記極性信号によって前記特定された方向に“1”ずつ増加または減少させることを特徴とする、請求項3に記載の液晶表示装置。
  5.  前記タイミング制御回路は、前記NREFカウンタのカウント値が所定回数に達したときに前記リフレッシュ信号を生成して出力することを特徴とする、請求項3に記載の液晶表示装置。
  6.  新たな画像を表示するための画像データと共に、前記新たな画像を前記表示部に表示するための強制リフレッシュ信号を前記表示制御部に与えられたとき、前記タイミング制御回路は前記強制リフレッシュ信号に基づき前記リフレッシュ信号を生成して出力することを特徴とする、請求項3に記載の液晶表示装置。
  7.  前記表示部に表示された画像を左右または上下を反転させるコマンドを与えられたとき、前記タイミング制御回路は前記コマンドに基づき前記リフレッシュ信号を生成して出力することを特徴とする、請求項3に記載の液晶表示装置。
  8.  前記タイミング制御回路は、休止駆動から高周波駆動に移行する際に前記高周波駆動の周期に同期して生成された高周波同期信号を与えられれば、前記高周波同期信号に基づき前記リフレッシュ信号を生成して前記極性偏り管理回路および前記極性反転制御回路に出力し、
     前記極性偏り管理回路は、前記高周波同期信号を与えられる毎に、前記極性信号によって特定された方向に前記極性偏り値を“1”ずつ増加または減少させることを特徴とする、請求項3に記載の液晶表示装置。
  9.  前記タイミング制御回路は、前記リフレッシュ信号を生成して出力する際に、前記NREFカウンタをリセットすることを特徴とする、請求項5から8のいずれかに記載の液晶表示装置。
  10.  前記画像データに基づいて正極性の画像データを生成する正極ガンマ回路と負極性の画像データを生成する負極ガンマ回路とを更に備え、
     前記表示制御部は、前記画像データを前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択するセレクタを更に含み、
     前記セレクタは、前記極性反転制御回路から与えられた前記極性信号に基づき、前記正極ガンマ回路および前記負極ガンマ回路のいずれかを選択して前記画像データを与えることを特徴とする、請求項3に記載の液晶表示装置。
  11.  前記表示制御部は、入力された前記画像データを格納するフレームメモリを更に含み、
     前記タイミング制御回路は、前記リフレッシュ信号を出力すると同時に、前記画像データを読み出すための読出し信号を前記フレームメモリに与え、
     前記フレームメモリは、前記読出し信号を与えられたときに格納されている前記画像データを出力することを特徴とする、請求項3に記載の液晶表示装置。
  12.  液晶表示装置の動作を停止させる際に、所定の周波数の交流電圧であるオフシーケンス信号、および前記画素形成部に書き込まれた前記データ電圧を消去するための消去データが前記表示制御部に与えられれば、
     前記タイミング制御回路は、前記オフシーケンス信号に基づき前記リフレッシュ信号を生成して前記極性偏り管理回路および前記極性反転制御回路に出力し、
     前記極性偏り管理回路は、前記オフシーケンス信号の極性が変わる毎に、前記極性信号によって特定された方向に前記極性偏り値を“1”ずつ増加または減少させ、
     前記消去データは前記駆動部に与えられることを特徴とする、請求項3に記載の液晶表示装置。
  13.  前記画素形成部と前記駆動部とを接続する、前記表示部に形成されたデータ信号線および走査信号線を更に備え、
     前記画素形成部は、
      前記データ電圧を保持するための画素容量と、
      前記走査信号線に制御端子が接続され、前記データ信号線に第1導通端子が接続され、前記画素容量に第2導通端子が接続されたスイッチング素子とを含み、
     前記スイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタを含むことを特徴とする、請求項2に記載の液晶表示装置。
  14.  前記酸化物半導体は、酸化インジウムガリウム亜鉛を含むことを特徴とする、請求項13に記載の液晶表示装置。
  15.  入力された画像データに応じたデータ電圧を表示部の液晶層に印加することにより前記画像データの表す画像を前記表示部に表示する液晶表示装置の駆動方法であって、
     前記データ電圧を前記液晶層に印加するために駆動部を駆動するステップと、
     前記データ電圧の極性の偏りを所定の期間単位で管理するステップと、
     前記表示部に表示された画像を更新するフレーム期間における前記データ電圧の極性の偏りを解消する方向に前記駆動部を制御するステップとを備える、液晶表示装置の駆動方法。
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