CN108766356B - 集成栅极驱动电路及显示设备 - Google Patents

Abstract

本发明涉及驱动单元以及驱动装置。驱动单元，包括：寄存器模块，其被配置为在第一低频时钟信号的影响下，产生互为反相的第一控制信号与第二控制信号；多个输出模块，每个输出模块包括：输出支路，其被配置为在第一控制信号的影响下，通过产生驱动晶体管所接收到的高频时钟信号相关联的输出信号；多个下拉支路，其耦合到输出支路，并被配置为在第二控制信号的影响下，将输出支路中相应的多个节点维持在相应的低电位。

Description

集成栅极驱动电路及显示设备

技术领域

本发明涉及集成电路领域，特别地涉及一种集成栅极驱动电路及显示设备。

背景技术

近年来，有源矩阵有机发光显示(Active matrix organic light emittingdiode，AMOLED)技术的发展极其迅速。同传统的薄膜晶体管液晶显示器(Thin filmtransistor liquid crystalline display,TFT-LCD)相比，AMOLED显示器具有更高的对比度、更高的色彩饱和度和更轻薄的显示模组。AMOLED显示被普遍认为将成为下一代平板显示技术的主流。

集成栅极驱动电路(Gate driver on array，GOA)技术被广泛地应用在TFT-LCD中。这是因为GOA技术省去栅极电路的绑定(Bonding)工艺，可以形成窄边框显示面板。这减少了生产工艺程序，降低了产品成本，提高了集成度，缩窄了边框，对于提高显示器的性价比具有显著的优势。GOA电路对于提高AMOLED显示器的性能同样具有重要意义。然而，迄今为止，面向AMOLED的GOA电路仍少有问世。这主要是因为，与TFT-LCD不同，AMOLED是基于电流驱动的原理，OLED的发光受到像素电路所产生的与一定灰阶对应的驱动电流的控制。OLED的发光亮度与其流过的驱动电流成正比。由于像素电路的驱动TFT在迁移率、阈值电压等方面存在的不均匀性和漂移现象，在实际应用中，AMOLED像素电路必须针对上述不稳定因素来进行补偿，像素电路中往往具有较复杂的驱动时序才能保证显示的稳定性和均匀性。

目前的AMOLED的补偿方式分为像素电路内部补偿和外部补偿这两种。对于像素电路内部补偿来说，出于高分辨率的要求，电路中的TFT数量受到限制，在实现多种补偿功能过程中，需要栅极驱动电路提供更多更复杂的栅极驱动信号。对于外部补偿来说，则需要将驱动TFT的阈值电压、OLED的阈值电压、驱动电流等相关物理量精确地反馈到外部IC中进行计算和补偿，因此需要栅极驱动电路提供超宽脉冲，脉冲宽度甚至达ms量级。这些都对GOA电路的设计提出了新的要求。用于TFT-LCD上的常规GOA电路并不能产生出AMOLED驱动所要求的的驱动时序。

图1为传统的驱动单元电路。在产生一种AMOLED像素电路常用的驱动信号时，需要通过改变时钟信号的方式来实现。由于电路内部存在寄生效应，信号在进行高低电位跳变时，将产生动态功耗，使电路的总功耗随之迅速增大。因此，图1所示电路虽然可以通过改变时钟的方法得到需要的输出信号，但是随着时钟信号clkx和clkx-1变为复杂信号，电路的级联信号vcn-2、vgn-2、vcn+1和vcn+2以及本级输出信号vcn、vgn也随之改变，使得信号跳变沿增多，功耗增加；其次，在本级信号输出后的低电位维持阶段，clkx电位跳变时内部节点Q处于悬浮状态，其在受到时钟的多次耦合作用可能出现电荷积聚，从而使输出产生不稳定，甚至可能出现错误输出；此外，在产生复杂输出信号的同时，我们却不希望级联信号也因此变得更复杂，否则，其控制的晶体管将无法处于良好的工作状态，同时将增加电路的动态功耗。

由此可见，现有技术中的集成栅极驱动电路针对TFT-LCD而设计，用于产生和时钟脉宽相同的单脉冲信号，在产生复杂信号时，其功耗随产生的信号类型发生剧烈变化，同时性能甚至功能也将受到不良影响，因此不适合面向AMOLED使用。此外，传统GOA电路在产生超宽脉冲时，往往需要特殊设计，否则将会由于内部节点的漏电而使输出产生严重畸变。

综上所述，亟需一种结构简单且低功耗的驱动电路。

发明内容

本发明一方面提出了一种驱动单元，包括：寄存器模块，其被配置为在第一低频时钟信号的影响下，产生互为反相的第一控制信号与第二控制信号；多个输出模块，每个所述输出模块包括：输出支路，其被配置为在所述第一控制信号的影响下，通过产生驱动晶体管所接收到的高频时钟信号相关联的输出信号；多个下拉支路，其耦合到所述输出支路，并被配置为在所述第二控制信号的影响下，将所述输出支路中相应的多个节点维持在相应的低电位。

本发明另一方面提出了一种驱动装置，其包括：多个级联的驱动单元，其中，通过第N级的驱动单元中的寄存器模块，向第N-1级的驱动单元中的寄存器模块和第N+1级的驱动单元中的寄存器模块提供所述第一控制信号。

本发明另一方面提出了一种驱动装置，其包括：多个级联的驱动单元，其中，通过第N级的驱动单元中的寄存器模块，向第N-1级的驱动单元中的寄存器模块和第N+1级的驱动单元中的寄存器模块提供所述级联信号。

本发明另一方面提出了一种显示设备，包括：像素阵列，其包括排列成行和/或列的多个像素装置；数据驱动电路，其配置为经由多条数据线向所述像素阵列提供数据电压信息；控制电路，其包括多个驱动单元，并被配置为经由多条扫描线向所述像素阵列提供扫描信号，其中，每个驱动单元用于输出多个扫描信号。

本发明另一方面提出了一种扫描信号产生方法，其包括：在第一低频时钟信号的影响下，寄存器模块产生互为反相的第一控制信号与第二控制信号；当第一控制信号有效时，通过多个输出模块输出多个扫描信号；在输出结束后并在所述输出模块接收到下一个有效的第一控制信号之前，将所述输出模块的输出端维持在低电位。

附图说明

下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：

图1为传统的驱动单元电路示意图；

图2为依据本发明实施例的驱动单元的架构图；

图3a为依据本发明第一实施例的驱动单元的架构图；

图3b为图3a中驱动单元的时序图；

图3c为依据本发明第一实施例的驱动单元与和图1中驱动单元的功耗对比图；

图4a为依据本发明第一实施例的驱动装置架构示意图；

图4b为图4a中的驱动装置产生连续脉冲的级联仿真图；

图4c为图4a中的驱动装置产生超宽脉冲时的仿真波形图；

图5为依据本发明第二实施例的驱动装置架构示意图；

图6为依据本发明第二实施例的驱动单元的结构示意图

图7a为依据本发明第三实施例的驱动单元的示意图；

图7b为依据本发明第三实施例的驱动单元的工作时序图；

图8为依据本发明实施例的生成扫描信号的流程图；

图9为依据本发明实施例的显示设备的架构图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。

术语“像素装置”一词指含有感光器件或用于将电磁信号转换成电信号的其他器件的电子元件。晶体管可指任何结构的晶体管，例如场效应晶体管(FET)或者双极型晶体管(BJT)。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极；当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极。本申请中的发光器件可以是有机发光二极管(OLED)、量子点发光二极管(QLED)、无机发光二极管(LED)等等。“复杂信号”是指跳变沿数量多于单脉冲信号的其他常用像素电路驱动信号的统称。

图2为依据本发明实施例的驱动单元的架构图。

驱动单元200包括寄存器模块201和输出模块202、203，其中，寄存器模块201用于基于其所接收到的信号来产生互为反相的第一控制信号和第二控制信号，输出模块基于第一控制信号和所接收的时钟信号来产生与该时钟信号相关联的输出信号。

当第一控制信号有效时，输出模块202、203被启动，并基于其所接收到的时钟信号来产生相应的输出信号。在一种实施方式中，当第一控制信号有效时，输出信号的波形与时钟信号的波形相同，即输出信号跟随该时钟信号的变化。

当第二控制信号有效时，输出模块202、203的输出端被维持在低电位。譬如，输出模块可以包括耦合到相应节点的多个下拉支路，该些下拉支路响应于第二控制信号来进行工作。因此，当第二控制信号有效时，与该多个下拉支路相耦合的节点(譬如，输出模块202、203的输出端)处的电位将被下拉至低电位。

因此，由寄存器模块201所产生的第一、第二控制信号用来控制输出模块202、203是否工作，而输出模块202、203以何种形式来输出信号取决于与其所接收到的时钟信号，从而可以实现让一个寄存器模块201控制多个输出模块。

可以理解的，当一个寄存器模块201与多个输出模块202相耦合以构成多输出的驱动单元时，功耗将大大低于传统技术中的驱动单元的功耗。

图3a为依据本发明第一实施例的驱动单元的架构图。

如图所示，驱动单元300包括寄存器模块301和输出模块302。

寄存器模块301包括晶体管T101-T106以及电容器C1，其中，晶体管T101的控制极接收第一低频时钟信号LCLK1、第一极接收第一输入信号VI[N-1]，第二极耦合到晶体管T102的控制极。晶体管T102的第一极接收第二低频时钟信号LCLK2，第二极耦合到晶体管T103、T104的第一极，其中，晶体管T103的控制极耦合到晶体管T106的第一极，晶体管T103的第一极耦合到晶体管T106的控制极。晶体管T105的控制极和第一极相耦合，并接收高电位VGH信号，晶体管T105的第二极耦合到晶体管T106的第一极。另外，晶体管T104的控制极用来接收第二输入信号VI[N+1]。晶体管T103的第一极用来产生第一控制信号VI[N]，晶体管T106的第一极用来产生第二控制信号RESET[N]。电容器C1耦合在晶体管T102的控制极和第二极之间。

当多个驱动装置进行级联时，第一输入信号VI[N-1]可以是前一级中的寄存器模块所输出的第一控制信号，VI[N+1]可以是后一级中的寄存器模块所输出的第一控制信号。因此，当前一级寄存器输出后，通过对晶体管T102的栅极充电，本级才开始输出；当后一级输出之后，对通过晶体管T104来将晶体管106的栅极电位下拉到低电位，从而本级开始复位。

输出模块302包括输出支路和多个下拉支路，其中，输出支路用来基于所接收到的时钟信号产生相应的输出信号，多个下拉支路在第二控制信号RESET[N]的控制下，将输出支路中指定的节点的电位下拉到低电位。

具体而言，输出支路包括晶体管T201、T204、T205、T209以及电容器C2。晶体管T201的控制极与第一极相耦合，并接收寄存器301所提供的第一控制信号VI[N]，第二极(即，节点A)耦合到晶体管T204的控制极。晶体管T204的第一极接收高电位信号VGH，第二极(即，节点B)耦合到晶体管T205的第一极，其中，晶体管T205的控制极接收第二高频时钟信号HCLK1，第二级耦合到驱动晶体管T209的控制极(即，节点Q)。驱动晶体管T209的第一极用于接收第一高频时钟信号HCLK1，第二极经由电容器C2耦合到其控制极。

在本实施方式中，多个下拉支路包括第一、第二和第三下拉支路，其中，第一下拉支路耦合到节点A，第二下拉支路耦合到节点Q，以及第三下拉支路的耦合到输出端OUT[N](即，驱动晶体管T209的第二极)。当第二控制信号RESET[N]有效时，该三个下拉支路将节点A、Q以及输出端OUT[N]的电位下拉到低电位。本领域技术人员能够理解的是，输出模块302还可以包括其它下拉支路，以对指定的节点处的电位进行下拉。

具体而言，第一下拉支路包括晶体管T202、T203，该两个晶体管的控制极相耦合并且用来接收第二控制信号RESET[N]，晶体管T202的第一极耦合到节点A，第二极耦合到晶体管T203的第一极，晶体管T203的第二极耦合到第二低电位VGL2。类似地，第二下拉支路包括晶体管T206、T207，该两个晶体管的控制极相耦合并且用来接收第二控制信号RESET[N]，晶体管T206的第一极耦合到节点Q，第二极耦合到晶体管T207的第一极，晶体管T207的第二极耦合到第二低电位VGL2。第三下拉支路包括晶体管T210，其中，晶体管T210的第一极耦合到输出端OUT[N]。

如此，当第二控制信号RESET[N]有效时(譬如，为高电位)，晶体管T202、T203、T206、T207以及T210均将受控导通，进而将节点A、Q以及输出端OUT[N]的电位下拉到低电位。

图3b为图3a中驱动单元的时序图。结合图3b，对图3a中的电路图进行进一步阐述。

驱动单元300的工作过程包括五个阶段：(1)初始化阶段；(2)预充阶段；(3)脉冲输出阶段(4)复位阶段(5)低电位维持阶段。

P1：初始化阶段

在此阶段，第一控制信号VI[N]、第二控制信号RESET[N]分别被初始化为低电位、高电位，从而关闭输出模块302的输出，并将节点A、Q和输出端OUT[N]初始化为低电位。

具体过程如下：

第一输入信号VI[N-1]和第一低频时钟信号LCLK1为高电位，晶体管T101导通，进而将晶体管T102的控制极充电至高电位，从而使晶体管T102导通。由于此时第二低频时钟信号LCLK2为低电位，因此，晶体管T102的第二极被下拉至低电位，从而第一控制信号VI[N]为低电位。

当第一控制信号VI[N]为低电位时，晶体管T106被关断。由于晶体管T105的控制极和第一极接收高电位信号，因此，晶体管T105导通，其第二极输出的第二控制信号RESET[N]为高电位，此时晶体管T103导通，第一控制信号VI[N]维持在低电位。

当第一控制信号VI[N]为低电位VGL1且第二控制信号RESET[N]为高电位时，晶体管T201截止，第一下拉支路(即，晶体管T202、T203)、第二下拉支路(即，晶体管T206、T207)和第三下拉支路(即，晶体管T210)在第二控制信号RESET[N]的控制下，使节点A、Q和输出端OUT[N]放电至低电位。具体而言，节点A、Q处的电位被下拉至第二低电位VGL2，输出信号OUT[N]被下拉至第三低电位VGL3。

P2：预充阶段

在此阶段，移位寄存器301通过改变第一、第二控制信号来启动输出模块302并完成预充。

具体过程如下：

此时，第一低频时钟信号LCLK1跳变为低电位，晶体管T101截止。第二低频时钟信号LCLK2跳变为高电位。通过电容器C1的耦合作用，晶体管T102仍处于导通状态，从而晶体管T102的第二极被上拉至高电位，第一控制信号VI[N]为高电位，进而使晶体管T201导通，对节点A充电。当节点A为高电位时，晶体管T204导通，继而将节点B充电至高电位。由于第一高频时钟信号HCLK1为低电位、第二高频时钟信号HCLK2为高电位，晶体管T205导通，节点Q被充电至高电位，输出端OUT[N]为低电位。

当第一控制信号VI[N]为高电位时，晶体管T106导通，第二控制信号RESET[N]为第一低电位VGL1，从而将第一至第三下拉支路关闭，即不对节点A、Q以及OUT[N]的电位进行下拉。

P3：脉冲输出阶段

在此阶段，Q为高电位，驱动晶体管T209处于导通状态，输出端OUT[N]输出波形由第一高频时钟信号HCLK1和第二高频时钟信号HCLK2决定。

具体过程如下：

由于第一控制信号VIN和预充阶段保持一致，因此晶体管T201仍然导通，从而保证晶体管T204保持导通状态，节点B处于高电位。与预充阶段类似的，第二控制信号RESET为第一低电位VGL1，第一至第三下拉支路不对节点A、Q和输出端OUT[N]进行放电。

当第二高频时钟信号HCLK2跳变为高电位时，晶体管T205导通，将Q点电位上拉至高电位，从而使晶体管T209导通，从而使得输出信号OUT[N]跟随第一高频时钟信号HCLK1变化而变化。当第一高频时钟信号HCLK1为高时，第二高频时钟信号HCLK2为低，晶体管T205关断，此时节点Q处于悬浮状态。由于晶体管T209的第二极的电位为高电位，由于电容器C2的耦合作用，节点Q的电位将被自举到更高的电位(即大于第一高频时钟信号HCLK1的电位)，这提升了输出端OUT[N]的充电速度。

当第一高频时钟信号HCLK1为低电位，第二高频时钟信号HCLK2为高电位时，晶体管T205开启，输出端OUT[N]被迅速下拉至低电位，节点Q的电位将从自举高电位降低为高电位。因此，晶体管T204、T205构成了隔离器，该隔离器能够将寄存器的输出(即，第一控制信号)与晶体管T209的控制极相隔离，从而能够保持Q点处于高电平，进而在第二高频时钟信号的影响下，维持输出信号的输出。

由上可知，在脉冲输出阶段内，无论第一高频时钟信号HCLK1的电位如何改变，输出端OUT[N]所输出的信号会跟随第一高频时钟信号HCLK1而变化，即输出的波形与第一高频时钟信号HCLK1相同。

P4：复位阶段

在此阶段，第一控制信号VI[N]为第一低电位VGL1，第二控制信号RESET[N]为高电位，节点A、Q和输出端OUT[N]被维持在低电位。

具体过程为：

由于第一低频时钟信号LCLK1为高电位，晶体管T101导通，晶体管T102栅极将被晶体管T101放电，使得晶体管T102截止。第二输入信号VI[N+1]由低电位升为高电位，晶体管T104导通，其第一级的电位被下拉至第一低电位VGL1，即第一控制信号VI[N]此时为第一低电位VGL1，从而将晶体管T201、T106关断。

同时，第二控制信号RESET[N]为高电位，第一至第三下拉支路将节点A、Q和OUT[N]维持在低电位。在本阶段的最初时刻，Q尚未被拉低至低电位，而第一高频时钟信号HCLK1为低电位，因此，输出端OUT[N]同时通过晶体管T209和T210进行放电。同时，在晶体管T204和晶体管T205的作用下，内部节点Q的存储电荷量增加、放电速度减慢，增加了晶体管T209对输出端的放电时间，加快了输出端OUT[N]处的放电速度。

P5：低电位维持阶段

在此阶段，移位寄存器单元中的晶体管T101在第一低频时钟信号LCLK1的驱动下，对晶体管T102的控制极进行下拉，使晶体管T102保持截止状态。

由于寄存器模块301只需要驱动输出模块302，因此不需要很强的驱动能力和放电能力，故而寄存器模块301中的晶体管尺寸可以相对较小，同时减小了寄生效应，第一控制信号VI[N]的电位几乎不受时钟耦合的影响。因此，在晶体管T102保持截止的情况下，第一控制信号VI[N]保持为第一低电位VGL1。相应地，第二控制信号RESET[N]保持为高电位，使得各下拉支路均保持开启状态，将输出块302的输出稳定地维持在低电位。由于节点Q不处于悬浮状态，减小了时钟耦合所造成的动态功耗。

可以理解的，由于输出模块302是在第一控制信号的驱动下进行输出，因此，因此输出模块302所接收的时钟信号的频率一般要高于寄存器模块301所接收的时钟信号的频率，即，第一低频时钟信号LCLK1和第二低频时钟信号LCLK2的频率小于第一高频时钟信号HCLK1和第二高频时钟信号HCLK2的频率。

在其它实施方式中，对于耗尽型晶体管，第一低频时钟信号LCLK1和第二低频时钟信号LCLK2为低电位不同的两相相反的时钟信号，其中第一低频时钟信号LCLK1的低电位低于第二低频时钟信号LCLK2的低电位。

由于第一输入信号VI[N-1]的低电位和第一控制信号VI[N]的低电位相同，在低电位维持阶段，第一控制信号VI[N]会由晶体管T103/T104下拉至VGL1。可以理解的，针对不同的级联时序设计，第一输入信号VI[N-1]级联时候的低电位可能是VGL1,也可能是LCLK2的低电位。

晶体管T101的控制极接收第一低频时钟信号LCLK1，连接晶体管T101的第一极接收第一输入信号VI[N-1]，当第一低频时钟信号LCLK1低电位低于VGL1/LCLK2的低电位时，晶体管T101反偏关断。可以理解的，第一低频时钟信号LCLK1和第二低频时钟信号LCLK2的低电位差值的大小，由所对应的晶体管性能所决定。

为简化时钟信号，第一高频时钟信号HCLK1和第二高频时钟信号HCLK2为两相相反的时钟信号。

前述的低电位VGL1、低电位VGL2、低电位VGL3大小关系根据所使用的晶体管性能决定，对于耗尽型晶体管，其大小关系为VGL1<VGL2<VGL3。因此，当第二控制信号RESET[N]被下拉到第一低电位VGL1时，下拉支路中的晶体管被反偏关闭。

另外，当第一高频时钟信号HCLK1为高的时候，输出端OUT[N]输出为高，此时下拉支路应处于关闭状态。然而，IGZO工艺制作的晶体管往往出现负阈值电压的情况，从而导致下拉支路不能关闭，节点Q的电位无法稳定地维持为高电位。为了避免此情形，驱动单元300还包括防漏电支路。

具体而言，晶体管T208的控制极与第一极相耦合并耦合到输出端OUT[N]，第二极耦合到晶体管T202、T206的第二极。当输出信号为高电位时，晶体管T208导通，从而使得晶体管T202、T206的第二极的电位升高形成反偏，避免了节点A、Q点漏电。

图3c为依据本发明第一实施例的驱动单元与和图1中驱动单元的功耗对比图。

当图1中的驱动单元产生脉冲宽度为100μs的单脉冲信号和脉宽为50μs的连续脉冲信号时，其单级功耗从正常的10^-8量级跳变为10^-3量级，由此产生的自热效应将会对GOA电路产生严重影响，甚至会损坏面板。相应地，图1中的级联信号vcn-2和vcn+2也会变为复杂信号，由其控制的晶体管T1、晶体管T2、晶体管T4和晶体管T5在工作过程中不得不频繁开启和关闭，这也将对电路产生不良影响。

由图3c可以看出，均产生脉冲宽度为50μs的单脉冲时，图3a中的驱动单元300的功耗与图1中驱动单元功耗大致相同(曲线基本上重叠在一起)；然而，当产生脉宽为50μs的连续脉冲信号时，驱动单元300的功耗远远小于图1中驱动单元的功耗。另外，输出波形的变化对驱动单元300的功耗几乎没有影响。

由上可知，通过将寄存器模块和输出模块分离，以及驱动单元之间的级联信号由寄存器模块来提供，大大降低了输出对于电路的影响。

图4a为依据本发明第一实施例的驱动装置架构示意图。

如图4a所示，驱动装置400包括多个级联的驱动单元410a-410c，并且驱动单元410a-410c的输出端耦合到相对应的扫描线420a-420c。下面以驱动单元410a-410c分别对应第N-1、N以及N+1级为例进行阐述。

由图3a中的驱动单元的结构可知，驱动单元需要用到多个低频时钟信号与高频时钟信号，为了清楚起见，多个低频时钟信号用一条实体线来表示，即LCLKs表示多个低频时钟信号，因此，驱动单元中的寄存模块SR的CLK端表示其接收时钟信号，而并未旨在限定寄存器SR仅有一个时钟信号接收端。同样，驱动单元中的输出模块PB中的CLK端也是表示其接收时钟信号，而并未旨在限定输出模块PB仅有一个时钟信号接收端。

本领域技术人员能够理解的当需要利用驱动装置400来逐行/列打开与之相耦合的像素装置阵列时，多级的驱动单元依次进行输出，换而言之，扫描线420a-420c将依次输出。

图4a中，本级的寄存器模块向前一级提供复位信号，向下一级提供启动信号。具体而言，第N级的寄存器模块所产生第一控制信号VI[N]耦合到第N-1级的寄存器模块复位端RE以提供复位控制信号，并且向第N+1级的寄存器模块的输入端IN提供输入信号。图中的STV为开始脉冲信号。

请重新参阅图3a和3b。晶体管T101的第一极所接收的信号可以是前一级寄存器模块所输出的第一控制信号VI[N-1]，晶体管T104控制极所接收的信号可以是后一级所输出的第一控制信号VI[N+1]。寄存器模块如何根据该两个信号工作，在此不再赘述。

图4b为图4a中的驱动装置产生连续脉冲的级联仿真图。

由图可知，级联的驱动单元输出的波形均由第一高频时钟信号HCLK1来决定。因此，通过改变第一高频时钟信号HCLK1的波形，可以与之相应的波形输出。另外，通过寄存器之间的级联可以实现驱动单元的顺次输出，进而证实了本发明所提出的驱动单元级联方式的可行性。

图4c为图4a中的驱动装置产生超宽脉冲时的仿真波形图。

在图1所示的传统的驱动单元，用于下拉输出端电位的晶体管T11、T13是否导通由节点Q处的电位来控制。当节点Q为高电位时，晶体管T11、T13的控制极为低电位，进而晶体管T11、T13被关断；当节点Q为低电位时，晶体管T11、T13的控制极为高电位，进而晶体管T11、T13导通。由于超宽脉冲时间较长，节点Q很容易存在漏电的情形，当节点Q漏成低电位以后，那会导致晶体管T11、T13错误开启，这个时候输出就被错误地拉低。

与图1中的传统的驱动单元不同，图3a中的输出模块302中的下拉支路是否工作是由寄存器301所产生的第二控制信号RESET[N]控制。由于第一控制信号VI[N]一直保持在高电位，那么第二控制信号RESET[N]就会一直保持在低电位。此时，即使节点Q因为漏电而变为低电位，下拉支路也不会打开，输出信号OUT[N]不会被下拉。

由于寄存器模块301不直接驱动负载，因此其尺寸可以非常小。通过电容器C1的耦合作用，能够保持晶体管T102的控制极与第二极之间的电位差，第一控制信号VI[N]能够一直保持在高电位(即，防止T102栅极漏电)，所以即使晶体管T102处于负阈值也可以产生10ms的超宽脉冲。

图5为依据本发明第二实施例的驱动装置架构示意图。

相较于图4a中的实施例，图5中每一级中的寄存器模块对应于多个输出模块。驱动装置500包括多个级联的驱动单元510、520，并且每个驱动单元具有一个寄存器模块511或521和多个输出模块512a-512c或522a-522c，输出模块的输出端耦合到相对应的扫描线G101-103或G201-203。

前述可知，输出模块所输出的信号取决于其所接收到的时钟信号，因此，图5中每一级中的多个输出模块接收相应的时钟信号。可以理解的是，每一级中的多个输出模块也可以接收相同的时钟信号，从而在扫描线G上输出相同的信号。

由于寄存器模块不是直接驱动扫描线，而是用来驱动一个或多个数级缓冲输出级电路，因此，寄存器模块的电容和电阻负载都很小，在需要同时产生多种像素驱动信号时，可使多个并联的输出模块共用一个寄存器模块，以减小面积和功耗。另外，驱动装置的级联信号完全由寄存器模块提供，在输出复杂信号时，其级联信号仍为单脉冲信号，本级的输出波形不会影响前后级电路的启动和复位。

图6为依据本发明第二实施例的驱动单元的结构示意图。

在此实施方式中，所采用的晶体管阈值电压始终为正(如采用双栅工艺晶体管来控制其阈值电压)时。

相较于图3a中的驱动单元，图6中的驱动单元600只采用了一个低电位端。由于所采用的晶体管阈值电压始终为正，因此，可以省去旨在形成反偏的防漏电支路，即，省去了晶体管T208。

另外，第一至第三下拉支路则分别一个晶体管来构成，如此，进一步简化了电路结构。

驱动单元600与驱动单元300的具体工作过程相同，不再赘述。

图7a为依据本发明第三实施例的驱动单元的示意图。

驱动单元700包括寄存器模块701和输出模块702，其中，寄存器模块701用来向输出模块702提供第一控制信号VI[N]和第二控制信号RESET[N]。另外，当多个驱动单元700相互级联时，驱动单元700还提供了用于提供给前后级驱动单元的级联信号VC[N]。

如图所示，寄存器模块701包括晶体管T101-T112。具体地，晶体管T101的控制极与晶体管T102的控制极相耦合并用来接收第一输入信号VC[N-1]，晶体管T101的第一极接收第二输入信号VI[N-1]，晶体管T101的第二极耦合于晶体管T102的第一极和晶体管T105的第一极之间。晶体管T102的第二极耦合于晶体管T103的第一极、晶体管T108的控制极、晶体管T109的控制极和晶体管T111的控制极。晶体管T103、T104的控制极相耦合并接收第三输入信号VC[N+1]，晶体管T103的第二极耦合于晶体管T104的第一极和晶体管T106的第一极。晶体管T104、T112的第二极均耦合到第二低电位端VGL。晶体管T105、T106的控制极接收低频时钟信号LCLK。晶体管T105的第二极耦合于晶体管T106、T109的第二极、晶体管T110的第一极，其中，晶体管T109的第二极经由晶体管T110耦合到低电位VGL1端，并且产生级联输出端信号VC[N]。晶体管T107的控制极和第一极连接于高电位端VGH，第二极耦合到晶体管T108的第一极、晶体管T110的控制极和晶体管T112的控制极。晶体管T108的第二极耦合到第一低电位端VGL1，晶体管T111的第二极耦合到晶体管T112的第一极并用来产生第一控制信号VI[N]，其中晶体管T108的第一极用来输出第二控制信号RESET[N]。

输出模块702的结构与图3a中的输出模块302的结构相同，不再赘述。

图7b为依据本发明第三实施例的驱动单元的工作时序图。

(1)初始化阶段

在此阶段之前，寄存器处于复位状态，也就是说，晶体管T108关闭，晶体管T107的第二极输出高电位，进而使得晶体管T110、T112、T210导通，级联信号VC[N]、第一控制信号VI[N]和输出信号OUT[N]为低电位。

在此阶段开始之时，第一输入信号VC[N-1]、第二输入信号VI[N-1]、第三输入信号VC[N+1]分别为高电位、高电位和低电位。第一控制信号VI[N]和第二控制信号被初始化为低电位，从而关闭输出模块702。

具体过程如下：

第一输入信号VC[N-1]、第二输入信号VI[N-1]为高电位，使晶体管T101和晶体管T102开启，进而使得晶体管T108、T109和T111导通。由于此时低频时钟信号LCLK为低电位，因此，级联信号VC[N]和第一控制信号VI[N]均被初始化为低电位，输出模块702无法启动。同时，第二控制信号RESET[N]也被初始化为低电位，晶体管T110、T112截止。

(2)预充阶段

在此阶段，寄存器模块701输出初始化信号，启动输出模块702并完成预充。

具体过程如下：

由于此时低频时钟信号LCLK为高电位，因此第一控制信号VI[N]被上拉至高电位，使晶体管T201导通，对晶体管T204的控制极(即，节点A)充电，使得晶体管T204导通，对晶体管T204的第二极(即，节点B)充电。此时，第二高频时钟信号HCLK2为高电位，晶体管T205开启，驱动管T209的控制极(节点Q)被充电至高电位。由于第一高频时钟信号端HCLK1为低电位，因此，输出端OUT[N]保持在低电位。同时，第二控制信号RESET[N]为低电位，从而将晶体管T202、T203、T206、T207和T210关断。

(3)脉冲输出阶段

在此阶段，节点Q始终保持为高电位，晶体管T209始终保持开启状态，输出模块702的输出信号由第一高频时钟信号HCLK1和第二高频时钟信号HCLK2决定。

具体过程如下：

第一控制信号VI[N]和预充阶段保持一致，因此晶体管T201开启，进而保证晶体管T204始终保持开启状态，对节点B进行充电。第二控制信号RESET[N]和预充阶段保持一致，因此晶体管T202、T203、T206、T207和T210仍然处于关断状态，节点A、Q和输出端OUT[N]不会被该些晶体管放电。第二高频时钟信号HCLK2跳变为高电位，晶体管T205开启，将节点Q电位上拉至高电位，从而使晶体管T209开启，由于此时节点Q没有放电支路，因此，节点Q一直保持高电位，输出信号OUT[N]跟随第一高频时钟信号HCLK1的变化而变化

当第一高频时钟信号HCLK1为高且第二高频时钟信号HCLK2为低时，晶体管T205关断，此时节点Q处于悬浮状态，在输出过程中通过电容器C2的耦合作用而自举到更高电位，进而使输出端OUT[N]可以被更快地上拉至高电位。当第一高频时钟信号HCLK1为低电位时，HCLK2为高电位，晶体管T205开启，高电压源VGH通过晶体管T204对节点Q充电，输出端OUT[N]通过晶体管T209被迅速下拉至低电位。因此在本阶段内，无论第一高频时钟信号HCLK1的电位如何改变，输出信号OUT[N]都会跟随其变化而输出相同波形。

(4)下拉及低电位维持阶段

在此阶段，第一控制信号VI[N]被拉低，输出模块702停止工作。第二控制信号RESET[N]被拉高，输出模块702内部节点A、Q和输出端OUT[N]被下拉至低电位。

具体过程为：

第三输入信号VC[N+1]变为高电位，晶体管T108、T109和T111控制极电位被拉低到低电位VGL2端。此时，本级第二控制信号RESET[N]被晶体管T107上拉至高电位，使晶体管T110、T112、T202、T203、T206、T207和T210持续导通，从而使得级联信号VC[N]、第一控制信号VI[N]、节点A、Q和输出端OUT[N]处的电位维持在低电位。

在本实施例中，低电位VGL2小于低电位VGL1，因此，通过调整该两个低电位之差，即使晶体管(譬如，晶体管T108)的阈值电压为负，晶体管T108也会形成反偏，进而防止第二控制信号RESET[N]被错误地下拉到低电位。

可以理解的，与驱动单元300类似，驱动单元700中也可以包括多个输出模块702，即，寄存器模块701可以为多个输出模块702提供第一、第二控制信号。当多个驱动单元700级联时，前述的第一输入信号VC[N-1]为前一极的寄存器模块所产生的级联信号，第二输入信号VI[N-1]为前一极的寄存器模块所产生的第一控制信号，第三输入信号VC[N+1]为后一极的寄存器模块所产生的级联信号。

另外，当晶体管不存在负阈值电压的情形时，图7a中的驱动单元则无需使用多个低电位。

由上可知，本发明将驱动单元的移位寄存功能和编程输出功能通过寄存器模块和输出模块两部分分别实现，减小了电路的功耗与面积。另外，寄存器模块和输出模块之间的相互依赖性较小，在实际应用中，寄存器模块可根据实际的器件性能单独做出调整和设计。

本发明还提出了一种用于驱动信号产生方法。图8为依据本发明实施例的生成扫描信号的流程图。

步骤S801：在第一低频时钟信号的影响下，寄存器模块产生第一控制信号与第二控制信号，其中，第一控制信号与第二控制信号互为反相。

步骤S802：当第一控制信号有效时，通过多个输出模块输出多个扫描信号。

步骤S803：在输出结束后并在所述输出模块接收到下一个有效的第一控制信号之前，将所述输出模块的输出端维持在低电位。

本发明还提出了一种包括多个像素装置的显示设备。图9为依据本发明实施例的显示设备的架构图。

如图9所示，显示设备900包括数据驱动电路901、控制电路902以及像素阵列903。

像素阵列903包括排列成行和列的多个像素装置，每个像素装置耦合到公共电位VDD。数据驱动电路901经由多条数据线向像素阵列903提供数据电压信息，控制电路902经由多条扫描线向像素阵列903提供开关信号，从而使得像素阵列能够在控制电路902的控制下基于数据电压信息来发出相应强度的光。

上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。

Claims (15)

1.一种驱动单元，包括：

寄存器模块，其被配置为在第一低频时钟信号的影响下，产生互为反相的第一控制信号与第二控制信号；

多个输出模块，每个所述输出模块包括：

输出支路，其被配置为在所述第一控制信号的影响下，通过产生驱动晶体管所接收到的高频时钟信号相关联的输出信号；

多个下拉支路，其耦合到所述输出支路，并被配置为在所述第二控制信号的影响下，将所述输出支路中相应的多个节点维持在相应的低电位。

2.根据权利要求1所述的驱动单元，其中，所述输出支路还包括隔离器，所述隔离器被配置为在其所接收到的另一高频时钟信号的影响下，维持所述驱动晶体管的控制极的电位。

3.根据权利要求2所述的驱动单元，其中，所述隔离器包括：

第一晶体管，其第一极接收高电位信号，控制极接收所述第一控制信号；

第二晶体管，其第一极耦合到所述第一晶体管的第二极，控制极接收第二高频时钟信号，第二极耦合到所述驱动晶体管的控制极。

4.根据权利要求3所述的驱动单元，其中，所述输出模块还包括：

第三晶体管，其第一极和控制极相耦合以接收所述第一控制信号，第二极耦合到所述第一晶体管的控制极，以向所述第一晶体管提供所述第一控制信号。

5.根据权利要求3所述的驱动单元，其中，所述多个下拉支路包括：

第一下拉支路，其耦合到所述第一晶体管的控制极，被配置为基于所述第二控制信号将所述第一晶体管的控制极维持在第一低电位；

第二下拉支路，其耦合到所述驱动晶体管的控制极，被配置为基于所述第二控制信号将所述驱动晶体管的控制极维持在所述第一低电位；以及

第三下拉支路，其耦合到所述驱动晶体管的第二极，被配置为基于所述第二控制信号将所述驱动晶体管的第二极维持在第二低电位。

6.根据权利要求5所述的驱动单元，其中，

所述第一下拉支路包括：

第四晶体管，其控制极接收所述第二控制信号，第一极耦合到所述第一晶体管的控制极，

第五晶体管，其控制极接收所述第二控制信号，第一极耦合到所述第四晶体管的第二极，第二极耦合到第一低电位；

所述第二下拉支路包括：

第六晶体管，其控制极接收所述第二控制信号，第一极耦合到所述驱动晶体管的控制极，

第七晶体管，其控制极接收所述第二控制信号，第一极耦合到所述第六晶体管的第二极，第二极耦合到第一低电位。

7.根据权利要求6所述的驱动单元，其中，所述输出模块还包括：

反偏支路，其耦合到所述驱动晶体管的第二极、所述第四晶体管的第二极以及所述第六晶体管的第二极，被配置为当所述输出信号为高电位时，使得所述第四晶体管、所述第六晶体管形成反偏。

8.根据权利要求7所述的驱动单元，其中，所述反偏支路包括：

第八晶体管，其控制极与第一极均耦合到所述驱动晶体管的第二极，第二极耦合到所述第四晶体管的第二极以及所述第六晶体管的第二极。

9.根据权利要求1所述的驱动单元，其中，所述寄存器模块包括：

第九晶体管，其控制极接收所述第一低频时钟信号、第一极接收第一输入信号；

第十晶体管，其控制极耦合到所述第九晶体管的第二极，第一极接收第二低频时钟信号；

第十一晶体管，其第一极耦合到所述第十晶体管的第二极，第二极耦合到第三低电位；

第十二晶体管，其控制极接收第二输入信号，第一极耦合到所述第十晶体管的第二极，第二极耦合到所述第三低电位；

第十三晶体管，其控制极与第一极均耦合到高电位，第二极耦合到所述第十一晶体管的控制极；

第十四晶体管，其控制极耦合到所述第十晶体管的第二极，第一极耦合到所述第十三晶体管的第二极，第二极耦合到所述第三低电位，

其中，所述第十晶体管的第二极用来产生所述第一控制信号，所述第十三晶体管的第二极用来产生所述第二控制信号。

10.根据权利要求1所述的驱动单元，其中，所述寄存器模块包括：

第一控制信号产生支路，其接收所述第一低频时钟信号，以在驱动信号的控制下产生所述第一控制信号；

第二控制信号产生支路，其耦合到高电位，以在所述驱动信号的控制下产生所述第二控制信号；

级联信号产生支路，其接收所述第一低频时钟信号，以在所述驱动信号的控制下产生所述级联信号；以及

选择支路，其基于所接收到的第三输入信号、第四输入信号以及第五输入信号来产生所述驱动信号。

11.根据权利要求10所述的驱动单元，其中，所述寄存器模块包括：

第十五晶体管，其控制极接收所述第三输入信号，第一极接收第四输入信号；

第十六晶体管，其控制极接收所述第三输入信号，第一极耦合到所述第十五晶体管的第二极；

第十七晶体管，其控制极接收所述第五输入信号，第一极耦合到所述第十六晶体管的第二极；

第十八晶体管，其控制极接收所述第五输入信号，第一极耦合于所述第十七晶体管的第二极，第二极耦合到第四低电位；

第十九晶体管，其控制极接收所述第一低频时钟信号，第一极耦合到所述第十五晶体管的第二极；

第二十晶体管，其控制极接收所述第一低频时钟信号，第一极耦合到所述第十七晶体管的第二极，第二极与所述第十九晶体管的第二极相耦合；

第二十一晶体管，其控制极耦合到所述第十六晶体管的第二极，第一极接收所述第一低频时钟信号，第二极耦合到所述第二十晶体管的第二极；

第二十二晶体管，其控制极与第一极均耦合到高电位；

第二十三晶体管，其控制极耦合到所述第二十一晶体管的控制极，第一极耦合到所述第二十二晶体管的第二极，第二极耦合到第五低电位；

第二十四晶体管，其控制极耦合到所述第二十晶体管与第二十一晶体管的第二极，并且其第二极耦合到所述第五低电位；

第二十五晶体管，其控制极耦合到所述第二十一晶体管的控制极，第一极接收所述第一低频时钟信号；

第二十六晶体管，其控制极耦合到所述第二十四晶体管的控制极，第一极耦合到所述第二十五晶体管的第二极，第二极耦合到第六低电位，

其中，所述第二十五晶体管的第二极用来产生所述第一控制信号，所述第二十三晶体管的第一极用于产生所述第二控制信号。

12.一种驱动装置，其包括：

多个级联的如权利要求1至9所述的任一项驱动单元，

其中，通过第N级的驱动单元中的寄存器模块，向第N-1级的驱动单元中的寄存器模块和第N+1级的驱动单元中的寄存器模块提供所述第一控制信号。

13.一种驱动装置，其包括：

多个级联的如权利要求10或11所述的驱动单元，

其中，通过第N级的驱动单元中的寄存器模块，向第N-1级的驱动单元中的寄存器模块和第N+1级的驱动单元中的寄存器模块提供所述级联信号。

14.一种显示设备，包括：

像素阵列，其包括排列成行和/或列的多个像素装置；

数据驱动电路，其配置为经由多条数据线向所述像素阵列提供数据电压信息；

控制电路，其包括多个如权利要求1至10任一所述的驱动单元，并被配置为经由多条扫描线向所述像素阵列提供扫描信号，其中，每个驱动单元用于输出多个扫描信号。

15.一种扫描信号产生方法，其包括：

在第一低频时钟信号的影响下，寄存器模块产生互为反相的第一控制信号与第二控制信号；

当第一控制信号有效时，通过多个输出模块输出多个扫描信号；

在输出结束后并在所述输出模块接收到下一个有效的第一控制信号之前，将所述输出模块的输出端维持在低电位。

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