KR20130139328A

KR20130139328A - 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치

Info

Publication number: KR20130139328A
Application number: KR1020137018154A
Authority: KR
Inventors: 죵위엔 우
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date: 2012-04-13
Filing date: 2012-12-21
Publication date: 2013-12-20
Also published as: CN102779478A; US20140093028A1; EP2838079A4; EP2838079B1; CN102779478B; JP6114378B2; WO2013152604A1; CN202677790U; JP2015518625A; KR101613000B1; EP2838079A1; US9177666B2

Abstract

본 개시는 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치에 관한 것이다. 시프트 레지스터 유닛은 전달 신호 출력 단자(CA(n)); 구동 신호 출력 단자(OUT(n)); 풀업 노드(PU), 풀다운 노드(PD), 전달 신호 출력 단자(CA(n)) 및 구동 신호 출력 단자(OUT(n))에 각각 접속되고, 전달 신호 및 구동 신호의 분리출력을 통해, 구동 신호가 평가 단계에서 하이 레벨로 유지되고 리셋 단계에서 로우 레벨로 유지되도록 하기 위한 분리출력하는 출력 모듈(33); 평가 단계에서 제1 출력 제어 모듈(31)을 통해 풀업 노드(PU)에서의 레벨이 하이 레벨로 유지되도록 하여, 구동 신호가 하이 레벨로 유지되도록 하기 위한 풀업 노드 레벨 유지 모듈(34)을 포함한다. 이것은 분리 제공하는 출력을 사용하고 풀업 노드 레벨을 유지함으로써 공핍형 TFT의 누설 전류가 시프트 레지스터에 미치는 영향을 제거하여, 시프트 레지스터의 안정성 및 신뢰성을 향상시키고 전력 소모를 감소시킨다.

Description

시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치{SHIFT REGISTER UNIT AND DRIVING METHOD THEREOF, SHIFT REGISTER AND DISPLAY APPARATUS}

본 개시는 유기 발광 디스플레이의 분야에 관한 것이며, 구체적으로는 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치에 관한 것이다.

액티브 매트릭스(active matrix) 디스플레이에서, 각각의 행들의 스캔 라인들(scan lines) 및 각각의 열들의 데이터 라인들(data lines)은 액티브 매트릭스를 형성하기 위해 교차한다. 순차적 스캔 방법은 일반적으로 각각의 행들의 트랜지스터들을 순차적으로 턴온시키고 데이터 라인들 상의 전압을 픽셀들로 기록하도록 채택된다. 디스플레이 백보드(back board) 상에 집적된 행 스캔 및 구동 회로는 좁은 에지 및 낮은 비용의 장점들을 가지며, LCD/AMOLED 디스플레이 장치들의 대부분에서 사용되었다.

현재 예를 들어, a-Si, LTPS, 산화물 박막 트랜지스터(TFT) 등의 디스플레이 장치들의 백보드를 제조하기 위한 여러 종류의 공정들이 존재한다. a-Si 공정은 상대적으로 기술이 성숙되었고 저비용이지만, a-Si TFT는 낮은 이동도 및 낮은 안정도의 단점들을 가진다. LTPS TFT는 빠른 속도 및 큰 안정성의 장점들과, 낮은 균일도 및 고비용의 단점들을 가지며, 큰 사이즈를 가지는 패널의 제조에 적합하지 않다. 산화물 TFT는 높은 이동도, 양호한 균일도 및 저비용의 장점들을 가지며, 향후 큰 사이즈의 패널에 가장 적합한 기술의 일종이다. 그러나 산화물 TFT의 I-V 전달 특성은 일반적으로 공핍 모드인데, 즉, 산화물 TFT는 산화물 TFT의 게이트-소스 전압 Vgs가 제로인 경우에도, 여전히 턴온된다.

공핍형 TFT는 디스플레이 백보드 상의 시프트 레지스터의 집적에 대해서는 과제가 있다. 도 1a는 종래의 시프트 레지스터의 구조도이며, 도 1a의 모든 트랜지스터들은 N-타입 TFT들이다. 도 1a에 도시된 바와 같이, 종래의 시프트 레지스터는 제1 출력 트랜지스터 T1, 제2 출력 트랜지스터 T2, T1을 제어하기 위한 제1 제어 모듈(11) 및 T2를 제어하기 위한 제2 제어 모듈(12)을 포함한다. 각각의 스테이지에서의 시프트 레지스터의 출력 단자는 다음 스테이지에서의 시프트 레지스터의 입력 단자에 접속되고, 개별 스테이지들에서의 시프트 레지스터들은 50%의 듀티 비를 가지는 2개의 클록 신호들 CLK1 및 CLK2에 의해 교번적으로 제어된다. 입력 신호들 및 제어 신호들 모두는 VGL~VGH의 변화폭을 가지며, 여기서, VGL은 로우 레벨이고 VGHL은 하이 레벨이다. 제1 출력 트랜지스터 T1은 클록 신호 CLK2 및 출력 단자 OUT(n)에 접속되며 하이 레벨을 전달하는 것으로서 기능하고, 제2 출력 트랜지스터 T2는 로우 레벨 VGL을 출력하기 위한 로우 레벨 출력 단자와 출력 단자 OUT(n)에 접속되고, 로우 레벨을 전달하는 것으로서 기능한다.

도 1b에 도시된 바와 같이, 시프트 레지스터의 동작들은 3가지 상태들로 나누어질 수 있다.

제1 단계는 예비 충전 단계인데, 이전 스테이지에서의 시프트 레지스터의 출력 단자 OUT(n-1)가 하이 레벨 펄스를 생성하는 경우, PU 노드(T1의 게이트에 접속된 노드, 즉, 풀업 노드)는 하이 레벨 VGH로 충전되도록 제어되는 반면, PD 노드(T2의 게이트에 접속된 노드, 즉, 풀다운 노드)는 로우 레벨 VGL로 방전되도록 제어되어, 따라서, T1은 출력 단자 OUT(n)에 CLK2의 로우 레벨을 전달하기 위해 턴온되고 T2는 턴오프된다;

제2 단계는 평가 단계인데, 다음 하프 클록 사이클에서 PU 노드가 플로팅 상태가 되는, 즉, 이에 접속된 제1 출력 제어 모듈의 트랜지스터들이 모두 턴오프되므로 어떠한 신호도 PU 노드에 입력되지 않으며; CLK2는 출력 전압이 증가함에 따라 로우 레벨에서 하이 레벨이 되고, PU 노드에서의 전압은 T1의 게이트 및 출력 단자 OUT(n) 사이에 접속된 커패시터에 의해 더 높은 레벨로 부트스트랩핑(bootstrapping)되고, 따라서, 출력 단자 OUT(n)에서 출력 전압에서의 임계 손실이 없음이 보장되고, PD 노드는 T2를 오프로 유지하기 위해 계속 로우 레벨에 있으며, 이는 출력 단자 OUT(n)에 출력되는 하이 레벨이 T2를 통해 전기적 누설하는 것을 회피한다; 및

제3 단계는 리셋 단계이며, 제3 하프 클록 사이클에서, CLK2는 로우 레벨이 되고 CLK1은 하이 레벨이 되고, PU 노드는 로우 레벨로 방전되고, PD 노드는 하이 레벨로 재충전되고, 이때 T1은 턴오프되고, T2는 턴온되며, 따라서, 출력 단자 OUT(n)에서의 출력 전압은 T2를 통해 로우 레벨이 된다.

도 1b로부터, PU 노드 및 PD 노드가 반대 관계를 가진다는 것을 알 수 있으며, 따라서, T1 및 T2가 동시에 턴온되어 비정상적 출력을 야기하는 것이 방지된다.

한편, 도 1a에서의 T1 및 T2가 공핍형 트랜지스터들인 경우, 출력 전압에서 큰 왜곡이 발생한다. 첫째, 평가 단계에서, PU 노드에서의 전압은 하이 레벨에 있으므로 T1이 턴온되는 반면, PD 노드에서의 전압이 로우 레벨 VGL로 방전되는데, T2의 공핍 특성들로 인해 T2의 게이트-소스 전압 Vgs가 제로가 되므로, T2가 정상적으로 턴오프되지 않고 누설 전류를 생성하며, 즉, T1 및 T2가 동시에 턴온됨으로써, 출력 단자 OUT(n)에서 출력되는 하이 레벨의 전위는 T1 및 T2의 전기 저항분압에 의존하며, 통상 정상적 하이 레벨보다 훨씬 더 낮으며, 이는 다음 스테이지에서 정상적으로 동작하는 시프트 레지스터에 영향을 미치고, 다음 스테이지의 오작동을 야기할 수 있다. 둘째, 리셋 단계에서, PU 노드에서의 전압은 로우 레벨이고, PD 노드에서의 전압은 하이 레벨에 있으며, 출력 단자 OUT(n)에서의 출력 전압은 로우 레벨에 있고, 동시에, T1이 공핍형 트랜지스터이기 때문에, T1이 계속 턴온되어, CLK2가 하이 레벨이 되는 경우, 출력 단자 OUT(n)에서의 출력 전압이 하이 레벨 펄스를 생성할 수도 있으며, 그 전위는 T1 및 T2의 전기 저항분압에 의존한다. 출력 단자 OUT(n)에서의 출력 전압의 정상 파형이 도 1c에서 실선으로 도시되어 있고, 출력 단자 OUT(n)에서의 출력 전압의 왜곡된 파형이 도 1c에서 점선으로 도시되어 있다.

제1 출력 트랜지스터 T1 및 제2 출력 트랜지스터 T2 이외에, 내부 제어 회로 내의 다른 공핍형 TFT들 역시 비정상적 출력을 야기할 수 있다. 도 2a에 도시된 바와 같이, 제2 제어 모듈은 풀다운 트랜지스터 제어 모듈을 포함하고, 제1 제어 모듈은 공핍형 트랜지스터들인 T3 및 T4를 포함하며, 여기서 T3는 PU 노드(T1의 게이트에 접속된 노드) 및 이전 스테이지에서의 시프트 레지스터의 출력 단자 OUT(n-1)에 접속되고, 예비 충전 단계에서 PU 노드에서의 전압을 하이 레벨로 충전시키는 작용을 하고, T4는 리셋 신호 Rst에 접속된 게이트를 가지며, 로우 레벨 VGL을 출력하기 위한 로우 레벨 출력 단자 및 PU 노드 사이에 접속되고, 리셋 단계에서 PU 노드에서의 전압을 풀다운시키는 작용을 한다. 평가 단계에서 공핍형 트랜지스터들 T3 및 T4가 턴온될 수도 있고, 이 경우 PU 노드에서의 전압을 풀다운시킴으로써, T1이 완전히 턴온되지 않도록 하여, 도 2b에서 점선으로 도시된 바와 같이, 출력 단자 OUT(n)에서의 출력 전압의 전위에 영향을 미칠 수 있다.

따라서, 시프트 레지스터의 출력 전압에 공핍형 TFT가 미치는 영향을 제거하기 위해 시프트 레지스터의 회로 구조를 개선할 필요성이 존재한다.

본 개시의 실시예들은 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 시프트 레지스터에 공핍형 TFT의 누설 전류가 미치는 영향을 제거하기 위한 디스플레이 장치를 제공한다.

일 양태에 따라 제공되는 시프트 레지스터는:

입력 단자;

풀업 노드에 접속된 제어 신호 출력 단자를 가지고, 평가 단계에서 구동 신호를 풀업시키기 위한 제1 출력 제어 모듈 - 제1 출력 제어 모듈은 입력 단자에도 접속됨 - ;

풀다운 노드에 접속된 제어 신호 출력 단자를 가지고, 리셋 단계에서 구동 신호를 풀다운시키기 위한 제2 출력 제어 모듈을 포함하고,

상기 시프트 레지스터에 있어서:

전달 신호 출력 단자;

구동 신호 출력 단자;

풀업 노드, 풀다운 노드, 전달 신호 출력 단자 및 구동 신호 출력 단자에 각각 접속되고, 전달 신호 및 구동 신호를 분리 출력하여, 구동신호가 평가 단계에서 하이 레벨로 유지되고 리셋 단계에서 로우 레벨로 유지되도록 하는 분리출력하는 출력 모듈; 및

평가 단계에서 제1 출력 제어 모듈을 통해 풀업 노드에서의 레벨을 하이 레벨로 유지시켜, 구동신호가 하이 레벨로 유지되도록 하는 풀업 노드 레벨 유지 모듈을 더 포함하는 것을 특징으로 한다.

일 예에서, 분리출력하는 출력 모듈은:

예비 충전 단계 및 리셋 단계에서 제1 출력 제어 모듈의 제어하에 전달 신호 출력 단자가 제1 로우 레벨을 출력하도록 하고, 평가 단계에서 제2 출력 제어 모듈의 제어하에 전달 신호 출력 단자가 하이 레벨을 출력하도록 하는 전달 신호 출력 유닛; 및

평가 단계에서 제2 출력 제어 모듈의 제어하에 구동 신호 출력 단자가 하이 레벨을 출력하도록 하고, 리셋 단계에서 제1 출력 제어 모듈의 제어하에 구동 신호 출력 단자가 제2 로우 레벨을 출력하도록 하는 구동 신호 출력 유닛을 포함한다.

일 예에서, 전달 신호 출력 유닛은 제1 전달 신호 출력 TFT 및 제2 전달 신호 출력 TFT를 포함하고;

제1 전달 신호 출력 TFT는 제1 출력 제어 모듈의 제어 신호 출력 단자에 접속된 게이트, 전달 신호 출력 단자에 접속된 소스, 및 제1 클록 신호 입력 단자에 접속된 드레인을 갖고; 및

제2 전달 신호 출력 TFT는 제2 출력 제어 모듈의 제어 신호 출력 단자에 접속된 게이트, 제1 로우 레벨 출력 단자에 접속된 소스, 및 전달 신호 출력 단자에 접속된 드레인을 가진다.

일 예에서, 구동 신호 출력 유닛은 제1 구동 TFT, 제2 구동 TFT 및 부트스트랩 커패시터를 포함하고;

제1 구동 TFT는 제1 출력 제어 모듈의 제어 신호 출력 단자에 접속된 게이트, 구동 신호 출력 단자에 접속된 소스, 및 제1 클록 신호 입력 단자에 접속된 드레인을 갖고;

제2 구동 TFT는 제2 출력 제어 모듈의 제어 신호 출력 단자에 접속된 게이트, 제2 로우 레벨 출력 단자에 접속된 소스, 및 구동 신호 출력 단자에 접속된 드레인을 갖고; 및

부트스트랩 커패시터는 제1 구동 TFT의 소스 및 게이트 사이에 병렬로 접속된다.

일 예에서, 제1 전달 신호 출력 TFT, 제2 전달 신호 출력 TFT, 제1 구동 TFT 및 제2 TFT는 공핍형 TFT이다.

일 예에서, 제1 전달 신호 출력 TFT의 문턱전압, 제2 전달 신호 출력 TFT의 문턱전압, 제1 구동 TFT의 문턱전압 및 제2 구동 TFT의 문턱전압은 동일한 공핍 문턱전압이다.

제1 로우 레벨은 제2 로우 레벨보다 낮고, 제1 로우 레벨 및 제2 로우 레벨 간의 차이의 절댓값은 공핍 문턱전압의 절댓값보다 크다.

일 예에서, 제1 출력 제어 모듈은 제1 TFT, 제2 TFT, 제3 TFT 및 제4 TFT를 포함하고;

제1 TFT의 게이트 및 소스는 입력 단자에 접속되고, 제1 TFT의 드레인은 제2 TFT의 소스에 접속되고;

제2 TFT의 게이트는 입력 단자에 접속되고, 제2 TFT의 드레인은 제4 TFT의 드레인에 접속되고;

제3 TFT의 게이트는 리셋 신호 출력 단자에 접속되고, 제3 TFT의 소스는 제1 로우 레벨 출력 단자에 접속되고, 제3 TFT의 드레인은 제4 TFT의 소스에 접속되고;

제4 TFT의 게이트는 리셋 신호 출력 단자에 접속되는데;

제1 TFT의 드레인은 또한 풀업 노드 레벨 유지 모듈에 접속되고; 및

제2 TFT의 드레인은 제1 출력 제어 모듈의 제어 신호 출력 단자에 접속된다.

일 예에서, 제2 출력 제어 모듈은 제1 출력 제어 TFT, 제2 출력 제어 TFT, 및 제3 출력 제어 TFT를 포함하고;

제1 출력 제어 TFT의 게이트는 제1 전달 신호 출력 TFT의 게이트에 접속되고, 제1 출력 제어 TFT의 소스는 제2 출력 제어 TFT의 드레인에 접속되고, 제1 출력 제어 TFT의 드레인은 제2 전달 신호 출력 TFT의 게이트에 접속되며;

제2 출력 제어 TFT의 게이트는 제1 전달 신호 출력 TFT의 게이트에 접속되고, 제2 출력 제어 TFT의 소스는 제1 로우 레벨 출력 단자에 접속되며;

제3 출력 제어 TFT의 게이트 및 드레인은 하이 레벨 출력 단자에 접속되고, 제3 출력 제어 TFT의 소스는 제2 전달 신호 출력 TFT의 게이트에 접속된다.

일 예에서, 풀업 노드 레벨 유지 모듈은:

전달 신호 출력 단자에 접속된 게이트, 제1 TFT의 드레인에 접속된 소스, 및 제1 노드에 접속된 드레인을 가지는 제1 피드백 제어 TFT을 포함하고;

제1 피드백 제어 TFT는 공핍형 TFT이고;

제1 피드백 제어 TFT의 제어 전압은 공핍 문턱전압이고; 및

제1 로우 레벨은 제2 로우 레벨보다 낮고, 제1 로우 레벨 및 제2 로우 레벨 간의 차이의 절댓값은 공핍 문턱전압보다 크다.

일 예에서, 본 개시의 실시예들에 따른 시프트 레지스터 유닛은 컷오프 제어 신호 입력 단자 및 컷오프 제어 신호 출력 단자를 더 포함하고;

풀업 노드 레벨 유지 모듈은 제2 피드백 제어 TFT를 더 포함하고;

제2 피드백 제어 TFT의 게이트는 전달 신호 출력 단자에 접속되고, 제2 피드백 제어 TFT의 소스는 제1 노드에 접속되고, 제2 피드백 제어 TFT의 드레인은 컷오프 제어 신호 출력 단자에 접속되고; 및

제2 출력 제어 모듈은 컷오프 제어 신호 입력 단자에 접속된다.

일 예에서, 제1 노드는 구동 신호 출력 단자에 접속된다.

일 예에서, 분리출력하는 출력 모듈은 전달 신호 출력 유닛 및 구동 신호 출력 유닛 사이에 접속된 분리 출력 유닛을 더 포함한다.

일 예에서, 분리 출력 유닛은 제1 분리 출력 유닛 TFT 및 제2 분리 출력 유닛 TFT를 포함하고;

제1 분리 출력 유닛 TFT의 게이트는 제1 전달 신호 출력 TFT의 게이트에 접속되고, 제1 분리 출력 유닛 TFT의 드레인은 제1 클록 신호 입력 단자에 접속되고, 제1 분리 출력 유닛 TFT의 소스는 제1 노드에 접속되며; 및

제2 분리되 출력 유닛 TFT의 게이트는 제2 전달 신호 출력 TFT의 게이트에 접속되고, 제2 분리 출력 유닛 TFT의 소스는 제2 로우 레벨 출력 단자에 접속되고, 제2 분리 출력 유닛 TFT의 드레인은 제1 분리 출력 유닛 TFT의 소스에 접속된다.

다른 양태에 따라 제공되는 전술된 시프트 레지스터 유닛에 적용되는 구동 방법은:

입력 단자에 하이 레벨이 입력되는 동안, 제1 클록 신호는 로우 레벨이고, 제1 출력 제어 모듈은 부트스트랩 커패시터가 예비 충전되도록 제어하고, 이로써 전달 신호 출력 단자 및 구동 신호 출력 단자가 제1 로우 레벨을 출력하도록 제어하며, 제2 출력 제어 모듈은 제어 신호 출력 단자가 제1 로우 레벨을 출력하도록 제어하는 단계;

다음 하프 클록 사이클 동안, 제1 클록 신호는 하이 레벨이고, 제1 출력 제어 모듈은 구동 신호 출력 단자 및 전달 신호 출력 단자가 하이 레벨을 출력하도록 제어하는 단계; 및

제3 하프 클록 사이클 동안, 제1 클록 신호는 로우 레벨이고, 제1 출력 제어 모듈 및 제2 출력 제어 모듈은 전달 신호 출력 단자가 제1 로우 레벨을 출력하고, 구동 신호 출력 단자가 제2 로우 레벨을 출력하도록 하는 단계를 포함한다.

또 다른 양태에 따라 제공되는 시프트 레지스터는 복수 스테이지로 배열된 전술된 시프트 레지스터 유닛들을 포함하고;

제1 스테이지에서의 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 시프트 레지스터 유닛의 입력 단자는 이전 스테이지에서의 시프트 레지스터 유닛의 전달 신호 출력 단자에 접속된다.

제1 스테이지에서의 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 시프트 레지스터 유닛의 입력 단자는 이전 스테이지에서의 시프트 레지스터 유닛의 전달 신호 출력 단자에 접속되고; 및

마지막 스테이지에서의 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 시프트 레지스터 유닛의 컷오프 제어 신호 입력 단자는 다음 스테이지에서의 시프트 레지스터 유닛의 컷오프 제어 신호 출력 단자에 접속된다.

또 다른 양태에 따라 전술된 시프트 레지스터를 포함하는 디스플레이 장치가 제공된다.

종래 기술에 비해, 본 개시의 실시예들의 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치는 분리 제공하는 출력을 사용하고, 풀업 노드 레벨을 유지함으로써 시프트 레지스터에 공핍형 TFT의 누설 전류가 미치는 영향을 제거하여, 시프트 레지스터의 안정성 및 신뢰성을 향상시키고, 전력 소모를 감소시킨다.

도 1a는 종래의 시프트 레지스터의 회로도이다.
도 1b는 동작시의 종래의 시프트 레지스터의 개별 신호들의 타이밍 시퀀스 다이어그램이다.
도 1c는 종래의 시프트 레지스터의 출력 단자 OUT(n)의 출력 파형도이다.
도 2a는 종래의 시프트 레지스터의 특정 실시예의 회로도이다.
도 2b는 동작 시의 종래의 시프트 레지스터의 특정 실시예의 개별 신호들의 타이밍 시퀀스 다이어그램이다.
도 3은 본 개시의 제1 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 4는 본 개시의 제2 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 5는 본 개시의 제3 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 6은 본 개시의 제4 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 7은 본 개시의 제5 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 8은 본 개시의 제6 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 9는 동작 시의 본 개시의 제2, 제3, 제4, 제5 및 제6 실시예들에 따른 시프트 레지스터 유닛의 개별 신호들의 타이밍 시퀀스 다이어그램이다.
도 10은 본 개시의 제7 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 11은 본 개시의 제8 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 12는 본 개시의 제9 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 13은 동작시의 본 개시의 제9 실시예에 따른 시프트 레지스터 유닛의 개별 신호들의 타이밍 시퀀스 다이어그램이다.
도 14는 본 개시의 제10 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 15는 동작 시의 본 개시의 제10 실시예에 따른 시프트 레지스터 유닛의 개별 신호들의 타이밍 시퀀스 다이어그램이다.
도 16은 본 개시의 제11 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 17은 동작 시의 본 개시의 제11 실시예에 따른 시프트 레지스터 유닛의 개별 신호들의 타이밍 시퀀스 다이어그램이다.
도 18은 본 개시의 제12 실시예에 따른 시프트 레지스터 유닛의 회로도이다.
도 19는 공핍형 TFT들을 가지는 종래의 회로 구조 및 본 개시에 따른 회로 구조에 대한 시뮬레이션 결과들을 개략적으로 도시하는 다이어그램이다.
도 20은 본 개시의 제1 실시예에 따른 시프트 레지스터의 회로도이다.
도 21은 본 개시의 제2 실시예에 따른 시프트 레지스터의 회로도이다.

본 개시의 목적, 기술적 해결책 및 장점들의 더욱 명확하게 하기 위해, 하기에서 첨부도면들을 참조하여 본 개시의 특정 실시예들을 상세히 설명할 것이다.

본 개시는 시프트 레지스터에 공핍형 TFT들의 누설 전류가 미치는 영향을 제거하기 위한 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치를 제공한다.

도 3에 도시된 바와 같이, 본 개시의 제1 실시예에 따라, 시프트 레지스터 유닛은:

입력 단자 IN;

전달 신호 출력 단자 CA(n);

구동 신호 출력 단자 OUT(n);

PU 노드(풀업 노드)에 접속되는 제어 신호 출력 단자를 가지고, 평가 단계에서 구동 신호를 풀업하기 위한 제1 출력 제어 모듈(31) - 제1 출력 제어 모듈(31)은 또한 입력 단자 IN에 접속됨 - ;

PD 노드(풀다운 노드)에 접속되는 제어 신호 출력 단자를 가지고, 리셋 단계에서 구동 신호를 풀다운하기 위한 제2 출력 제어 모듈(32)을 포함한다.

제1 실시예에 따른 시프트 레지스터 유닛은:

PU 노드, PD 노드, 전달 신호 출력 단자 CA(n)(carry signal output terminal) 및 구동 신호 출력 단자 OUT(n)(driving signal output terminal)에 각각 접속되고, 전달 신호 및 구동 신호를 분리 출력하도록 하여 구동 신호가 평가 단계에서 하이 레벨을 유지하고 리셋 단계에서 로우 레벨을 유지하도록 하는 분리출력하는 출력 모듈(33); 및

제1 출력 제어 모듈(31)에 접속되고, 평가 단계에서 제1 출력 제어 모듈(31)을 통해 PD 노드에서의 레벨을 하이 레벨로 유지시켜 구동 신호가 하이 레벨을 유지하도록 하는 풀업 노드 레벨 유지 모듈(34)을 더 포함하고,

전달 신호 출력 단자 CA(n)는 다음 스테이지에서의 시프트 레지스터 유닛의 입력 단자 IN에 접속된다(도 3에 미도시).

본 개시의 제1 실시예에 따른 시프트 레지스터 유닛은 분리출력하는 출력 모듈(33)을 채용하여, 전달 신호 및 구동 신호를 분리 출력하도록 함으로써, 구동 신호가 평가 단계에서 하이 레벨을 유지하고 리셋 단계에서 로우 레벨을 유지하도록 하며, 이로써 시프트 레지스터 유닛의 구동 신호에 공핍형 TFT들의 누설 전류가 미치는 영향을 제거할 수 있다.

본 개시의 제1 실시예에 따른 시프트 레지스터 유닛은 풀업 노드 레벨 유지 모듈(31)을 통해 평가 단계에서 제1 출력 제어 모듈(31)을 제어하여 PU 노드의 레벨을 하이 레벨로 유지함으로써, 구동 신호가 하이 레벨로 유지되도록 하고, 이로써, 평가 단계에서 공핍 영역에서의 내부 TFT들을 통해 풀업 노드(PU 노드)로 누설전류가 발생하는 것을 회피하고, 출력에 미치는 영향을 제거한다.

도 4에 도시된 바와 같이, 본 개시의 제2 실시예에 따른 시프트 레지스터 유닛의 구조도가 도시된다. 본 개시의 제2 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제1 실시예에 따른 시프트 레지스터 유닛에 기초한다. 제2 실시예에서, 분리출력하는 출력 모듈(33)은 구동 신호 출력 유닛(331) 및 전달 신호 출력 유닛(332)을 포함한다. 여기서,

전달 신호 출력 유닛(332)은 제1 로우 레벨 출력 단자에 의해 구동된다.

구동 신호 출력 유닛(331)은 제2 로우 레벨 출력 단자에 의해 구동된다.

전달 신호 출력 유닛(332)은, 예비 충전 단계 및 리셋 단계에서 제1 출력 제어 모듈(31)의 제어하에 전달 신호 출력 단자 CA(n)가 제1 로우 레벨 VGL1을 출력하고, 평가 단계에서 제2 출력 제어 모듈(32)의 제어하에 전달 신호 출력 단자 CA(n)가 하이 레벨을 출력하도록 한다.

구동 신호 출력 유닛(331)은, 평가 단계에서 제2 출력 제어 모듈(32)의 제어하에 구동 신호 출력 단자 OUT(n)가 하이 레벨을 출력하고, 리셋 단계에서 제1 출력 제어 모듈(31)의 제어하에 구동 신호 출력 단자 OUT(n)가 제2 로우 레벨 VGL2를 출력하도록 한다.

제1 로우 레벨 출력 단자는 제1 로우 레벨 VGL1을 출력하고, 제2 로우 레벨 출력 단자는 제2 로우 레벨 VGL2를 출력한다.

제1 로우 레벨 VGL1 및 제2 로우 레벨 VGL2은 상이하며, 따라서 시프트 레지스터 유닛의 구동 신호에 공핍형 TFT의 누설 전류가 미치는 영향을 회피할 수 있다.

도 5에 도시된 바와 같이, 본 개시의 제3 실시예에 따른 시프트 레지스터 유닛의 회로도가 도시된다. 본 개시의 제3 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제2 실시예에 따른 시프트 레지스터 유닛에 기초한다. 제3 실시예에서,

전달 신호 출력 유닛(332)은 제1 전달 신호 출력 TFT T1 및 제2 전달 신호 출력 TFT T2를 포함한다.

구동 신호 출력 유닛(331)은 제1 구동 TFT T3, 제2 구동 TFT T4 및 부트스트랩 커패시터 C를 포함한다.

제1 전달 신호 출력 TFT T1은 제1 출력 제어 모듈(31)의 제어 신호 출력 단자에 접속된 게이트, 전달 신호 출력 단자 CA(n)에 접속된 소스, 및 제1 클록 신호 입력 단자에 접속된 드레인을 가진다.

제1 구동 TFT T3의 소스 및 게이트 사이에 부트스트랩 커패시터 C가 병렬로 접속되어 있다.

제1 구동 TFT T3는 제1 출력 제어 모듈(31)의 제어 신호 출력 단자에 접속되는 게이트, 구동 신호 출력 단자 OUT(n)에 접속되는 소스, 및 제1 클록 신호 입력 단자에 접속되는 드레인을 가진다.

제2 전달 신호 출력 TFT T2는 제2 출력 제어 모듈(32)의 제어 신호 출력 단자에 접속된 게이트, 제1 로우 레벨 출력 단자에 접속된 소스, 및 전달 신호 출력 단자 CA(n)에 접속된 드레인을 가진다.

제2 구동 TFT T4는 제2 출력 제어 모듈(32)의 제어 신호 출력 단자에 접속된 게이트, 제2 로우 레벨 출력 단자에 접속된 소스, 및 구동 신호 출력 단자 OUT(n)에 접속된 드레인을 가진다.

제1 출력 제어 모듈(31)은 제1 로우 레벨 출력 단자 및 입력 단자 IN에 더 접속된다.

제2 출력 제어 모듈(32)은 제1 로우 레벨 출력 단자에 더 접속된다.

또한, T1, T2, T3 및 T4은 n-타입 TFT들이다.

또한, 제1 전달 신호 출력 TFT T1, 제2 전달 신호 출력 TFT T2, 제1 구동 신호 TFT T3 및 제2 구동 TFT T4는 공핍형 TFT들이다.

또한, 제1 전달 신호 출력 TFT T1의 문턱전압, 제2 전달 신호 출력 TFT T2의 문턱전압, 제1 구동 TFT T3의 문턱전압 및 제2 구동 TFT T4의 문턱전압은 서로 동일하고, 모두 공핍 문턱전압 Vth이다.

제1 클록 신호 CLK1은 제1 클록 신호 입력 단자로부터 입력되고, 제1 로우 레벨 VGL1은 제1 로우 레벨 출력 단자로부터 출력되고, 제2 로우 레벨 VGL2은 제2 로우 레벨 출력 단자로부터 출력된다.

여기서, VGL1<VGL2 이고 |VGL1-VGL2|>|Vth|이다.

PU 노드는 제1 전달 신호 출력 TFT T1의 게이트가 접속되는 노드이고, PD 노드는 제2 전달 신호 출력 TFT T2의 게이트가 접속되는 노드이다. PU 노드에서의 전위 및 PD 노드에서의 전위는 각각 제1 출력 제어 모듈(31) 및 제2 출력 제어 모듈(32)에 의해 제어된다. PU 노드에서의 전위의 타이밍 시퀀스 다이어그램 및 PD 노드에서의 전위의 타이밍 시퀀스 다이어그램이 도 9에 도시된다. 제1 출력 제어 모듈(31)의 제어하에 도 9에 도시된 PU 노드 전위의 타이밍 시퀀스 다이어그램에 따라 PU 노드의 전위가 생성되도록 하고, 제2 출력 제어 모듈(32)의 제어하에 도 9에 도시된 PD 노드 전위의 타이밍 시퀀스 다이어그램에 따라 PD 노드의 전위가 생성되도록 한다.

제3 실시예에서, 제1 출력 제어 모듈은 제2 클록 신호 입력 단자(도 5에 미도시)에 접속된다. 대안적인 실시예에서, 제2 클록 신호가 생략될 수 있고, 제1 출력 제어 모듈은 제2 클록 신호 입력 단자에 접속되지 않고 동일한 기능들을 달성할 수 있다. 제2 클록 신호 입력 단자로부터 제2 클록 신호 CLK2가 입력되고, CLK1 및 CLK2는 반대 위상들을 가진다.

도 6에 도시된 바와 같이, 본 개시의 제4 실시예에 따른 시프트 레지스터 유닛의 회로도가 도시된다. 본 개시의 제4 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제3 실시예에 따른 시프트 레지스터 유닛에 기초한다. 제4 실시예에서, 제2 출력 제어 모듈(32)은 제1 출력 제어 TFT T21, 제2 출력 제어 TFT T22, 및 제3 출력 제어 TFT T23을 포함한다. 여기서,

제1 출력 제어 TFT T21의 게이트는 제1 전달 신호 출력 TFT T1의 게이트에 접속되고, 제1 출력 제어 TFT T21의 소스는 제2 출력 제어 TFT T22의 드레인에 접속되고, 제1 출력 제어 TFT T21의 드레인은 제2 전달 신호 출력 TFT T2의 게이트에 접속된다.

제2 출력 제어 TFT T22의 게이트는 제1 전달 신호 출력 TFT T1의 게이트에 접속되고, 제2 출력 제어 TFT T2의 소스는 제1 로우 레벨 출력 단자에 접속된다.

제3 출력 제어 TFT T23의 게이트 및 드레인은 하이 레벨 출력 단자에 접속되고, 제3 출력 제어 TFT T23의 소스는 제2 전달 신호 출력 TFT T2의 게이트에 접속되고, 하이 레벨 출력 단자는 하이 레벨 VGH을 출력한다.

도 7에 도시된 바와 같이, 본 개시의 제5 실시예에 따른 시프트 레지스터 유닛의 회로도가 도시된다. 본 개시의 제5 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제3 실시예에 따른 시프트 레지스터 유닛에 기초한다. 제5 실시예에서,

제1 출력 제어 모듈(31)은 피드백 신호 수신 단자 CO를 포함한다.

풀업 노드 레벨 유지 모듈(34)은:

전달 신호 출력 단자 CA(n)에 접속된 게이트, 제1 출력 제어 모듈(31)의 피드백 신호 수신 단자 CO에 접속된 소스, 및 구동 신호 출력 단자 OUT(n)에 접속된 드레인을 가지는 제1 피드백 제어 TFT T41을 포함한다.

제1 피드백 제어 TFT T41은 공핍형 TFT이다.

제1 피드백 제어 TFT T41의 문턱전압은 공핍 문턱전압 Vth이다.

VGL1<VGL2 및 |VGL1-VGL2|>|Vth|이고, 따라서, 리셋 단계에서 T41가 턴오프되는 것을 보장하여, 구동 신호 출력 단자에 영향을 미치지 않는다.

도 8에 도시된 바와 같이, 본 개시의 제6 실시예에 따른 시프트 레지스터 유닛의 회로도가 도시된다. 본 개시의 제6 실시예에 따른 시프트 레지스터 유닛은: 제1 출력 제어 모듈(31), 제2 출력 제어 모듈(32), 분리출력하는 출력 모듈(33), 풀업 노드 레벨 유지 모듈(34), 입력 단자 IN, 전달 신호 출력 단자 CA(n) 및 구동 신호 출력 단자 OUT(n)을 포함한다. 여기서,

제1 출력 제어 모듈(31)은 PU 노드(풀업 노드)에 접속된 제어 신호 출력 단자를 가지고, 평가 단계에서 구동 신호를 풀업시킨다.

제1 출력 제어 모듈(31)은 제1 TFT T11, 제2 TFT T12, 제3 TFT T13 및 제4 TFT T14를 더 포함한다. 여기서,

제1 TFT T11의 게이트는 제2 클록 신호 CLK2에 접속되고, 제1 TFT T11의 소스는 입력 단자에 접속되고, 제1 TFT T11의 드레인은 제2 TFT T62의 소스에 접속된다.

제2 TFT T12의 게이트는 제2 클록 신호 CLK2에 접속되고, 제2 TFT T12의 드레인은 제4 TFT T14의 드레인에 접속된다.

도 8에 도시된 실시예의 대안적인 실시예로서, T1 및 T2의 게이트들은 제2 클록 신호 CLK2에 접속되지 않고, 입력 단자 IN에 직접 접속하더라도, 동일한 기능을 달성할 수 있다. 차이점은 2개의 클록 신호들 CLK1 및 CLK2을 사용하는 경우, 본 개시에 따른 시프트 레지스터 유닛의 제어를 더 유연성 있고 정확하게 할 수 있다는 것이다.

제3 TFT T13의 게이트는 리셋 신호 출력 단자 Rst에 접속되고, 제3 TFT T13의 소스는 제1 로우 레벨 출력 단자에 접속되고, 제3 TFT T13의 드레인은 제4 TFT T14의 소스에 접속된다.

제4 TFT T14의 게이트는 리셋 신호 출력 단자 Rst에 접속된다.

제1 TFT T11의 드레인은 또한 제1 출력 제어 모듈(31)의 피드백 신호 수신 단자 CO에 접속된다.

제2 TFT T12의 드레인은 또한 제1 출력 제어 모듈(31)의 제어 신호 출력 단자에 접속된다.

리셋 신호 출력 단자 Rst는 제2 출력 제어 모듈(32)(도 8에 미도시)에 접속된다.

도 8에서, 포인트 N은 T11 및 T12가 직렬로 접속되는 접속 포인트이고, 또한, T13 및 T14가 직렬로 접속되는 접속 포인트이며; 제1 출력 제어 모듈(31)의 피드백 신호 수신 단자 CO는 포인트 N에 접속된다.

T11 및 T12는 직렬로 접속되며, PU 노드를 하이 레벨로 충전시키는 작용을 한다.

T13 및 T14는 직렬로 접속되며, PU 노드를 로우 레벨로 방전시키는 작용을 한다.

제2 출력 제어 모듈(32)은 PD 노드(풀다운 노드)에 접속되는 제어 신호 출력 단자를 가지고, 리셋 단계에서 구동 신호를 풀다운시키도록 한다.

제2 출력 제어 모듈(32)은 또한 제1 로우 레벨 출력 단자에 접속된다.

분리출력하는 출력 모듈(33)은 제1 전달 신호 출력 TFT T1 및 제2 전달 신호 출력 TFT T2를 포함한다.

제1 구동 TFT T3의 소스 및 게이트 사이에서 부트스트랩 커패시터 C가 병렬로 접속된다.

제1 구동 TFT T3는 제1 출력 제어 모듈(31)의 제어 신호 출력 단자에 접속된 게이트, 구동 신호 출력 단자 OUT(n)에 접속된 소스, 및 제1 클록 신호 입력 단자에 접속된 드레인을 가진다.

제2 출력 제어 TFT T2는 제2 출력 제어 모듈(32)의 제어 신호 출력 단자에 접속된 게이트, 제1 로우 레벨 출력 단자에 접속된 소스, 및 전달 신호 출력 단자 CA(n)에 접속된 드레인을 가진다.

풀업 노드 레벨 유지 모듈(34)은 전달 신호 출력 단자 CA(n)에 접속된 게이트, 제1 출력 제어 모듈(31)의 피드백 신호 수신 단자 CO에 접속된 소스, 및 구동 신호 출력 단자 OUT(n)에 접속된 드레인을 가지는 제1 피드백 제어 TFT T41을 포함한다.

도 9는 작동 중에 본 개시의 제2, 제3, 제4, 제5 및 제6 실시예들에 따라, CLK1으로부터 입력되는 신호, CA(n)으로부터 출력되는 신호, PU 노드에서의 전위, PD 노드에서의 전위 및 시프트 레지스터 유닛들의 OUT(n)로부터 출력되는 신호의 타이밍 시퀀스 다이어그램이다.

도 9에서, VGH는 하이 레벨을 말한다.

도 9에 도시된 바와 같이, 본 개시의 제6 실시예에 따른 시프트 레지스터 유닛의 동작은 3개 단계로 나누어진다.

제1 단계는 예비 충전 단계 S1로서, 입력 단자 IN 또는 제2 클록 신호 CLK2가 하이 레벨 펄스를 생성하는 경우, T11 및 T12는 턴온되고 T13 및 T14는 턴오프되고, PU 노드에서의 전위가 하이 레벨로 충전되어 T1 및 T3가 턴온되도록 함으로써, T3의 턴온을 통해 CLK1의 로우 레벨(VGL1)을 OUT(n)으로 전달하여, OUT(n)이 로우 레벨을 출력하는 것을 보장하고; T1의 턴온을 통해 CLK1의 로우 레벨(VGL1)을 CA(n)으로 전달하여, CA(n)이 로우 레벨을 출력하는 것을 보장한다. 동시에, T2의 게이트에 접속된 PD 노드에서의 전위는 VGL1로 방전되도록 제어되고, T2가 공핍영역에서 턴온하더라도 CA(n)이 로우 레벨 VGL1을 출력하므로, 출력에 영향을 미치지 않고, 이때, VGL1<VGL2이므로 T4가 턴오프된다.

제2 단계는 평가 단계 S2로서, 즉 다음 하프 클록 사이클에서, IN 또는 제2 클록 신호 CLK2은 로우 레벨이고, T11이 공핍영역에서 턴온되고, CLK1은 로우 레벨에서 하이 레벨로 되며, CA(n) 및 OUT(n)로부터 출력되는 전압들이 상승함에 따라, T41이 턴온되어, 하이 레벨이 포인트 N에 전달되고, 반면 이때 T12의 게이트는 로우 레벨이 됨으로써, T12의 Vgs＜0이고, 또한 Vgs＜Vth이며, 따라서 T12 및 T14가 완전히 턴오프되도록 하여, PU 노드의 플로팅 상태(즉, 그것에 접속된 제1 출력 제어 모듈(31) 내의 모든 트랜지스터들이 턴오프되어, 어떠한 신호도 PU 노드에 입력되지 않음)를 보장하고, PU 노드에서의 전압은 부트스트랩 커패시터에 의해 더 높은 하이 레벨로 부트스트랩핑됨으로써, OUT(n)에서의 출력 전압이 임계 손실되지 않는 것을 보장하고; 이때, PD 노드에서의 전위는 계속 로우 레벨로 유지되어 T4를 턴오프상태로 유지하고, T4를 통해 OUT(n)로부터 출력된 하이 레벨에 누설전류가 발생하는 것을 방지하고; 및 T2가 공핍영역에서 턴온하여 CA(n)에 소정범위의 영향을 미치더라도, OUT(n)의 구동 출력 신호의 안정성이 보장될 수 있다.

제3 단계는 리셋 단계 S3로서, 즉 제3 하프 클록 사이클에서, CLK1은 로우 레벨이 되고, 리셋 신호 출력 단자 Rst로부터 출력된 리셋 신호(이 리셋 신호는 제2 출력 제어 모듈(32)로부터 생성되거나 외부로부터 공급될 수 있음)가 T13 및 T14를 턴온시키고, PU 노드의 전위는 로우 레벨 VGL1로 방전되고, PD 노드의 전위가 하이 레벨로 재충전되며, 이때 T1이 공핍영역에서 턴온되고, T2가 턴온되어, CA(n)으로부터 출력되는 전달 신호가 로우 레벨로 유지된다. T4이 턴온되고, T3가 공핍영역에서 턴온되어, OUT(n)로부터 출력되는 구동 출력 신호가 로우 레벨 VGL2로 유지된다. 따라서, VGL1＜VGL2 또한 |VGL1－VGL2|＞|Vth|이므로, T41이 턴오프되고, 구동 출력에 대해 어떠한 영향도 미치지 않는다.

본 개시의 전술한 실시예들에 따라 시프트 레지스터 유닛은 출력이 2개로 분리되어 이루어지는데, 즉 전달 신호 출력 유닛 및 구동 신호 출력 유닛으로 나누어지고, 전달 신호 출력 유닛 및 구동 신호 출력 유닛은 각각 제1 로우 레벨 출력 단자 및 제2 로우 레벨 출력 단자에 의해 구동되며, 제1 로우 레벨 출력 단자 및 제2 로우 레벨 출력 단자에서 출력된 로우 레벨들이 상이함으로써, T3 및 T4이 공핍영역에서 턴온되어 발생하는 누설 전류가 출력에 영향을 미치는 것을 회피한다. 또한, 본 개시에서 제1 피드백 제어 TFT T41을 통해 내부 노드들을 제어하여, 평가 단계에서 내부 TFT들의 공핍영역에서의 턴온을 통해 PU 노드에 누설전류가 발생하여 출력에 영향을 미치는 것을 회피하고; 및 제1 피드백 제어 TFT T41의 소스 제어 전압 및 게이트 제어 전압이 각각 상이한 로우 레벨로 제어됨으로써, 출력이 내부 노드의 전위변화가 출력에 악영향을 미치는 것을 회피한다. T1 및 T2가 전달 신호 출력 단자만을 구동하므로, 큰 사이즈를 가질 필요는 없다.

도 10은 본 개시의 제7 실시예에 따른 시프트 레지스터 유닛의 회로도이며, 본 개시의 제7 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제5 실시예에 따른 시프트 레지스터 유닛에 기초한다.

도 10에 도시된 바와 같이, 본 개시의 제7 실시예에 따른 시프트 레지스터 유닛은 컷오프 제어 신호 입력 단자 IOFF_IN 및 컷오프 제어 신호 출력 단자 IOFF(n)를 더 포함한다.

풀업 노드 레벨 유지 모듈(34)은 제2 피드백 제어 TFT T42를 더 포함한다.

제2 피드백 제어 TFT T42의 게이트는 전달 신호 출력 단자 CA(n)에 접속되고, 제2 피드백 제어 TFT T42의 소스는 구동 신호 출력 단자 OUT(n)에 접속되고, 제2 피드백 제어 TFT T42의 드레인은 컷오프 제어 신호 출력 단자 IOFF(n)에 접속된다.

제2 출력 제어 모듈(32)은 컷오프 제어 신호 입력 단자 IOFF_IN에 접속된다.

컷오프 제어 신호 출력 단자 IOFF(n)는 이전 스테이지의 시프트 레지스터 유닛의 컷오프 제어 신호 입력 단자 IOFF_IN에 접속되고(도 10에 미도시됨), 출력된 컷오프 제어 신호가 이전 스테이지의 시프트 레지스터 유닛의 제2 출력 제어 모듈을 제어함으로써 PD 노드의 누설전류 경로를 차단한다.

도 11은 본 개시의 제8 실시예에 따른 시프트 레지스터 유닛의 회로도이며, 본 개시의 제8 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제7 실시예에 따른 시프트 레지스터 유닛에 기초한다.

도 11에 도시된 바와 같이, 본 개시의 제8 실시예에 따른 시프트 레지스터 유닛에서, 분리출력하는 출력 모듈(33)은 전달 신호 출력 유닛(332) 및 구동 신호 출력 유닛(331) 사이에 접속되는 분리 출력 유닛(333)을 더 포함하고, 제1 분리 출력 유닛 TFT T31 및 제2 분리 출력 유닛 TFT T32를 더 포함한다.

제1 분리 출력 유닛 TFT T31의 게이트는 제1 전달 신호 출력 TFT T1의 게이트에 접속되고, 제1 분리 출력 유닛 TFT T31의 드레인은 제1 클록 신호 입력 단자에 접속되고, 제1 분리 출력 유닛 TFT T31의 소스는 제2 피드백 제어 TFT T42의 소스에 접속된다.

제2 분리 출력 유닛 TFT T32의 게이트는 제2 전달 신호 출력 TFT T2의 게이트에 접속되고, 제2 분리 출력 유닛 TFT T32의 소스는 제2 로우 레벨 출력 단자에 접속되고, 제2 분리 출력 유닛 TFT T32의 드레인은 제1 분리 출력 유닛 TFT T31의 소스에 접속된다.

제8 실시예에서, T41 및 T42의 OUT(n)에 영향을 미치는 것을 회피하기 위해, 분리출력하는 출력 모듈(33)을 3개의 출력으로 나누어, 누설전류의 출력을 더 회피한다.

도 12는 본 개시의 제9 실시예에 따른 시프트 레지스터 유닛의 회로도이며, 본 개시의 제9 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제8 실시예에 따라 시프트 레지스터 유닛에 기초한다.

도 12에 도시된 바와 같이, 제1 출력 제어 모듈은 제1 TFT T11, 제2 TFT T12, 제3 TFT T13 및 제4 TFT T14를 포함하고; 제2 출력 제어 모듈은 제1 출력 제어 TFT T21, 제2 출력 제어 TFT T22, 및 제3 출력 제어 TFT T23을 포함한다.

제1 TFT T11의 게이트는 제2 클록 신호 입력 단자에 접속되고, 제1 TFT T11의 소스는 제2 TFT T12의 드레인에 접속되고, 제1 TFT T11의 드레인은 입력 단자 IN에 접속된다.

제2 TFT T12의 게이트는 제2 클록 신호 입력 단자에 접속되고, 제2 TFT T12의 소스는 제1 전달 신호 출력 TFT T1의 게이트에 접속된다.

제3 TFT T13의 게이트는 제2 전달 신호 출력 TFT T2의 게이트에 접속되고, 제3 TFT T13의 소스는 제4 TFT T14의 드레인에 접속되고, 제3 TFT T13의 드레인은 제1 출력 제어 TFT T21의 게이트에 접속된다.

제4 TFT T14의 게이트는 제2 전달 신호 출력 TFT T2의 게이트에 접속된다. 제4 TFT T14의 소스는 제1 로우 레벨 출력 단자에 접속된다.

제1 출력 제어 TFT T21의 게이트는 제1 전달 신호 출력 TFT T1의 게이트에 접속되고, 제1 출력 제어 TFT T21의 소스는 컷오프 제어 신호 입력 단자 IOFF_IN(n) 및 제2 출력 제어 TFT T22의 드레인에 각각 접속되고, 제1 출력 제어 TFT T21의 드레인은 제2 전달 신호 출력 TFT T2의 게이트에 접속된다.

제3 출력 제어 TFT T23의 게이트 및 드레인은 하이 레벨 출력 단자에 접속되고, 제3 출력 제어 TFT T23의 소스는 제2 전달 신호 출력 TFT T2의 게이트에 접속된다.

여기서, 제2 클록 신호 입력 단자로부터 제2 클록 신호 CLK2를 출력하고, CLK2와 CLK1은 반대 위상이다.

하이 레벨 출력 단자는 하이 레벨 VGH를 출력한다.

추가로, 도 12에 도시된 제2 출력 제어 모듈 및 그 접속 관계와 외부 신호 등은 본 개시의 제1, 제2, 제3, 제5, 제6, 제7 및 제8 실시예들에 따른 시프트 레지스터 유닛들에도 적합하다.

도 13은 작동시 본 개시의 제9 실시예에 따른 시프트 레지스터 유닛의 CLK2, CLK1 및 IN으로부터 입력된 신호들, PU 노드에서의 전위, PD 노드에서의 전위, CO로부터 출력된 신호, IOFF_IN(n)로부터 입력된 신호, CA(n)로부터 출력된 신호, 및 OUT(n)로부터 출력된 신호의 타이밍 시퀀스 다이어그램이며, 도 13에서 S1, S2 및 S3는 각각 예비 충전 단계, 평가 단계 및 리셋 단계를 말한다.

도 14는 본 개시의 제10 실시예에 따른 시프트 레지스터 유닛의 회로도이며, 본 개시의 제10 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제9 실시예에 따른 시프트 레지스터 유닛에 기초한다.

도 14에 도시된 바와 같이, 본 개시의 제10 실시예에 따른 시프트 레지스터 유닛에서, OUT(n)에 T41 및 T42가 영향을 미치는 것을 더 회피하기 위해, 출력을 3개로 분리하고, 이로써 누설전류의 출력을 더욱 회피할 수 있다.

본 개시의 제10 실시예에 따른 시프트 레지스터 유닛은 제1 분리 출력 유닛 TFT T31 및 제2 분리 출력 유닛 TFT T32를 더 포함한다.

여기서, 제1 분리 출력 유닛 TFT T31의 게이트는 제1 전달 신호 출력 TFT T1의 게이트에 접속되고, 제1 분리 출력 유닛 TFT T31의 드레인은 제1 클록 신호 입력 단자에 접속되고, 제1 분리 출력 유닛 TFT T31의 소스는 제2 피드백 제어 TFT T42의 소스에 접속된다.

도 15는 작동 중에 본 개시의 제10 실시예에 따른 시프트 레지스터의 CLK2, CLK1 및 IN으로부터 입력된 신호들, PU 노드에서의 전위, PD 노드에서의 전위, CO로부터 출력된 신호, IOFF_IN(n)로부터 입력된 신호, CA(n)으로부터 출력된 신호, 및 OUT(n)로부터 출력된 신호의 타이밍 시퀀스 다이어그램이며, 여기서, S1, S2 및 S3은 각각 예비 충전 단계, 평가 단계 및 리셋 단계를 말한다.

도 16은 본 개시의 제11 실시예에 따른 시프트 레지스터 유닛의 회로도이며, 본 개시의 제11 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제3 실시예에 따른 시프트 레지스터 유닛에 기초한다.

본 개시의 제11 실시예에 따른 시프트 레지스터 유닛에서,

제1 출력 제어 모듈(31)은 제1 TFT T11, 제2 TFT T12, 제3 TFT T13 및 제4 TFT T14를 포함한다. 여기서

제1 TFT T11의 게이트는 입력 단자 IN에 접속되고, 제1 TFT T11의 소스는 입력 단자 IN에 접속되고, 제1 TFT T11의 드레인은 제2 TFT T12의 소스에 접속된다.

제2 TFT T12의 게이트는 입력 단자 IN에 접속되고, 제2 TFT T12의 소스는 제4 TFT T14의 드레인에 접속된다.

제3 TFT T13의 게이트는 리셋 신호 출력 단자 Rst(n)에 접속되고, 제3 TFT T13의 드레인은 제2 TFT T12의 드레인에 접속되고, 제3 TFT T13의 소스는 제4 TFT T14의 드레인에 접속된다.

제4 TFT T14의 게이트는 리셋 신호 출력 단자 Rst(n)에 접속된다.

풀업 노드 레벨 유지 모듈(34)은 제1 로우 레벨 출력 단자에 접속된 제1 단자 및 제1 TFT T11의 드레인 및 제3 TFT T13의 소스에 접속된 제2 단자를 가지는 전위 안정화 커패시터 C1을 포함한다.

도 16에서, 포인트 M은 전위 안정화 커패시터 C1의 제2 단자에 접속되는 노드이다.

전달 신호 출력 단자 CA(n)는 또한 이전 스테이지의 시프트 레지스터 유닛의 리셋 신호 출력 단자 RST(n-1)에 접속된다.

도 17에 도시된 바와 같이, 본 개시의 제11 실시예에 따른 시프트 레지스터 유닛의 동작은 3개 단계로 나누어진다.

제1 단계는 예비 충전 단계 S1로서, 제1 클록 신호 출력 단자 및 리셋 신호 출력 단자 RST(n)는 제1 로우 레벨 VGL1을 출력하고, 입력 단자 IN은 하이 레벨 VGH를 출력하여, T11 및 T12가 턴온되고, PU 노드를 통해 부트스트랩 커패시터 C가 충전되고, 동시에 포인트 M을 통해 C1이 충전된다. T14의 소스에서의 전압이 VGL1이고 동시에 RST(n)에서의 전위가 VGL1이므로, T14의 Vgs(게이트-소스 전압)은 0이되고, T14는 소정의 턴온상태(그 특성 그래프에 대응하여, T14가 선형 동작 영역 내에 있고, 소정 저항이 있다는 것을 알 수 있음)에 있고, 입력 단자 IN이 C1을 충전할수록, 포인트 M에서의 전위가 빠르게 상승하므로, T13의 소스에서의 전위는 포인트 M에서의 전위이고, 전극 T13의 게이트에서의 전위가 VGL1이므로, T13의 Vgs는 0보다 낮으며, 따라서 포인트 M에서의 전위가 소정 값까지 상승한 후, T13이 완전히 턴오프되고, 이 때문에 PU 노드에서의 전위는 빠르게 VGH에 도달할 것이다. PD 노드에서의 전위가 VGL1이고, T2가 턴온되므로, T2의 Vgs가 0이다. VGL2＞VGL1이고, T4가 턴오프되므로, T4의 Vgs＜0이 된다. PU 노드에서의 전위가 상승하기 때문에, T1 및 T3가 턴온되고, OUT(n)이 로우 레벨 VGL1을 출력하고, CA(n)가 로우 레벨 VGL1을 출력한다.

제2 단계는 평가 단계 S2로서, 즉 CLK1은 하이 레벨로 점프하고, 입력 단자 IN에서의 전위는 제1 로우 레벨 VGL1으로 점프하며, RST(n)는 여전히 제1 로우 레벨 VGL1을 출력하고, T11의 Vgs 및 T14의 Vgs가 0이므로, T11 및 T14는 소정의 턴온상태(즉, T11 및 T14는 선형 동작 영역 내에 있고, 저항을 가짐)에 있다. T12 및 T13의 게이트들의 전위들은 모두 VGL1이고, T12 및 T13의 소스들의 전위는 포인트 M에서의 전위이며, 포인트 M가 C1에 접속되기 때문에, C1이 T11 및 T14를 통해 천천히 방전하더라도, 포인트 M에서의 전위는 빠르게 VGL1으로 점프하지 않고 천천히 감소하며, C1 양단의 전위차가 소정값에 도달하기만 하면, 하프 펄스폭 주기 내에서 C1 양단의 전위차가 VGL1보다 큰 소정값으로 유지될 수 있고, 따라서, T12의 게이트-소스 전압 Vgs 및 T13의 게이트-소스 Vgs는 0보다 낮고, T12 및 T13가 턴오프상태에 있음을 보장하며, T12 및 T13의 턴오프는 PU 노드가 전위를 변경하지 않고 하이 레벨로 유지되도록 하며, 따라서 T1 및 T3은 계속 턴온되고, PD 노드에서의 전위는 계속 로우 레벨 VGL1로 유지됨으로써, T4는 계속 턴오프되고, T2는 소정 범위의 턴온상태가 유지되고, 이때, CLK1은 하이 레벨이고, C를 통해 PU 노드의 전위를 더 증가시키고, T1 및 T3가 더 턴온되며, 따라서, OUT(n)은 하이 레벨 VGH를 출력하고, 동시에 CA(n)은 하이 레벨 VGH을 출력한다.

제3 단계는 리셋 단계 S3으로서, 즉, CLK1가 제1 로우 레벨 VGL1으로 점프하고, RST(n) 및 PD 노드는 하이 레벨 VGH를 출력하므로써, T2 및 T4가 완전히 턴온되고, T13 및 T14가 완전히 턴온되며, 따라서, PU 노드 및 포인트 M의 전위들은 VGL1으로 풀다운되고, T2 및 T4가 턴온되어 OUT(n)이 VGL2를 출력하도록 하고, CA(n)가 VGL1을 출력하도록 한다.

이 포인트에서, 시프트 레지스터 유닛의 동작이 종료하고, PU 노드에서의 전위가 VGL1으로 풀다운된 후, OUT(n)가 VGL2를 출력하고 T3가 턴오프되기 때문에, T3의 Vgs가 0보다 낮고, CLK1이 다시 하이 레벨이 되는 경우도 OUT(n)의 출력에 영향을 미치지 않을 것이다. 따라서, T1이 약간 턴온되더라도, T2가 턴온되므로, CA(n)은 VGL1을 출력한다.

도 18은 본 개시의 제12 실시예에 따른 시프트 레지스터 유닛의 회로도이고, 본 개시의 제12 실시예에 따른 시프트 레지스터 유닛은 본 개시의 제11 실시예에 따른 시프트 레지스터 유닛에 기초한다.

제12 실시예에서, 제2 출력 제어 모듈(32)은 출력 제어 TFT T321 및 출력 제어 커패시터 C322를 포함한다. 여기서

출력 제어 TFT T321의 게이트는 PU 노드에 접속되고, 출력 제어 TFT T321의 소스는 제1 로우 레벨 출력 단자에 접속되고, 출력 제어 TFT T321의 드레인은 출력 제어 커패시터 C322의 제1 단자에 접속된다.

출력 제어 커패시터 C322의 제1 단자는 출력 제어 TFT T321의 드레인에 접속되고, 출력 제어 커패시터 C322의 제2 단자는 제1 클록 신호 출력 단자에 접속된다.

도 19는 공핍형 TFT에 대한 종래 구조 및 본 개시에서 채택되는 구조의 시뮬레이션 결과들을 도시한다. 일 예로서, TFT의 문턱전압은 -2V이다. 도 19에서, 수평축은 시간을 나타내고, 수직축은 시프트 레지스터의 출력 전압을 나타내고, lin은 좌표가 선형 좌표임을 나타내고, u는 시간 단위가 마이크로초임을 나타낸다. 도 19의 상위 부분에서의 그래프들은 본 개시에 따른 시프트 레지스터 유닛의 공핍형 TFT에 대한 시뮬레이션 결과를 도시하고, 도 19의 하위 부분에서의 그래프들은 종래의 시프트 레지스터 유닛의 공핍형 TFT에 대한 시뮬레이션 결과를 도시한다. 본 개시에 따른 시프트 레지스터 유닛 및 종래의 시프트 레지스터 유닛의 공핍형 TFT에 대한 시뮬레이션 결과들 사이의 비교로부터, 종래의 시프트 레지스터 유닛의 출력이 감소하고, 공핍형 TFT의 영향으로 인해 빠르게 왜곡되는 반면, 본 개시의 실시예들에 따른 시프트 레지스터 유닛은 정상적으로 동작함을 알 수 있다. 내부 노드 Q에 대한 시뮬레이션 결과들의 비교에 따라, 종래의 시프트 레지스터 유닛의 경우, 평가 단계에서 포인트 Q에서의 전압은 공핍형 TFT에 의해 방전되는데, 이는 비정상적 출력의 즉각적 원인인 반면, 본 개시의 실시예들에 따른 시프트 레지스터 유닛의 경우 포인트 Q에서의 전압이 정상으로 유지되는데, 이는 공핍형 TFT의 누설전류가 효과적으로 억제됨을 의미한다.

본 개시에서, 본 개시의 제5 내지 제10 실시예들에 따른 시프트 레지스터 유닛들에 적용되는 구동 방법이 추가로 제공하는데, 구동 방법은:

예비 충전 단계: 입력 단자가 하이 레벨을 입력하는 동안, 제1 클록 신호는 로우 레벨이고, 제1 출력 제어 모듈이 부트스트랩 커패시터를 예비 충전시켜, 제1 전달 신호 출력 TFT 및 제1 구동 TFT를 턴온시키고, 이로써 전달 신호 출력 단자 및 구동 신호 출력 단자를 제어하여 제1 로우 레벨을 출력하도록 하고, 제1 피드백 제어 TFT가 턴오프되도록 한다. 제2 출력 제어 모듈은 그 제어 신호 출력 단자를 제어하여 제1 로우 레벨을 출력하도록 하고, 제2 전달 신호 출력 TFT를 턴온시키고 제2 구동 TFT를 턴오프시킨다.

평가 단계: 다음 하프 클록 사이클 동안, 제1 클록 신호는 하이 레벨로 변하고, 제1 출력 제어 모듈은 전달 신호 출력 단자 및 구동 신호 출력 단자를 제어하여 하이 레벨을 출력하도록 함으로써, 제1 피드백 제어 TFT를 턴온시키고, 이로써 제1 전달 신호 출력 TFT의 게이트가 플로팅 상태에 있도록 한다.

리셋 단계: 제3 하프 클록 사이클 동안, 제1 클록 신호는 로우 레벨이 되고, 제1 출력 제어 모듈은 제1 전달 신호 출력 TFT 및 제1 구동 TFT가 턴온되도록 제어하고, 제2 출력 제어 모듈이 제2 전달 신호 출력 TFT 및 제2 구동 TFT가 턴온되도록 제어함으로써, 전달 신호 출력 단자가 제1 로우 레벨을 출력하고 구동 신호 출력 단자가 제2 로우 레벨을 출력하도록 한다.

본 개시에서, 복수의 스테이지로 배열된 전술된 시프트 레지스터 유닛들을 포함하는 시프트 레지스터를 더 제공한다.

제1 스테이지의 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 시프트 레지스터 유닛의 입력 단자는 이전 스테이지의 시프트 레지스터 유닛의 전달 신호 출력 단자에 접속된다.

도 20에 도시된 바와 같이, 본 개시의 제1 실시예에 따른 시프트 레지스터는 N개 스테이지들의 시프트 레지스터 유닛들이 접속하여 이루어지고, 액티브 매트릭스의 스캔 구동회로로서 작용하며, 여기서, N은 통상 액티브 매트릭스의 행들의 개수이며, N은 정수이다.

S1, S2,..., Sn,..., SN은 제1 스테이지의 시프트 레지스터 유닛, 제2 스테이지의 시프트 레지스터 유닛, ..., 제n 스테이지의 시프트 레지스터 유닛,..., 및 제N 스테이지의 시프트 레지스터 유닛을 나타낸다.

시프트 레지스터 유닛들 각각은 제1 클록 신호 입력 단자, 제2 클록 신호 입력 단자, 제1 로우 레벨 출력 단자 및 제2 로우 레벨 출력 단자에 접속된다.

제1 클록 신호 입력 단자로부터 입력된 클록 신호 및 제2 클록 신호 입력 단자로부터 입력된 클록 신호는 반대 위상이며 듀티비는 50%이다.

제1 스테이지의 시프트 레지스터 유닛의 입력 단자 IN은 초기 펄스 신호 STV에 접속되고, STV가 하이 레벨일 때 활성화된다.

제1 스테이지의 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 시프트 레지스터 유닛의 입력 단자는 이전 스테이지의 시프트 레지스터 유닛의 전달 신호 출력 단자에 접속된다. 각각의 시프트 레지스터 유닛은 2개의 출력단자 (CA(n) 및 OUT(n))를 갖는다. CA(n)은 전달 신호 출력 단자이고, 다음 스테이지의 시프트 레지스터 유닛의 입력단 IN에 접속된다. OUT(n)은 전달 신호 출력 단자이고, 액티브 매트릭스의 행 스캔 라인 Gn에 접속된다. 여기서, n은 정수이고 N보다 작거나 같다.

2개의 인접한 스테이지들의 시프트 레지스터 유닛들의 클록 제어 신호들은 반대 위상들을 가지는데, 예를 들어, 제1 스테이지의 시프트 레지스터 유닛의 제1 클록 입력 단자가 제1 클록 신호 CLK1에 접속되고, 제1 스테이지의 시프트 레지스터 유닛의 제2 클록 신호 입력 단자가 제2 클록 신호 CLK2에 접속되는 경우, 제1 스테이지에 인접한 제2 스테이지의 시프트 레지스터 유닛의 제1 클록 신호 입력 단자는 제2 클록 신호 CLK2에 접속되고, 제2 스테이지의 시프트 레지스터 유닛의 제2 클록 신호 입력 단자는 제1 클록 신호 CLK1에 접속된다.

도 21에 도시된 바와 같이, 본 개시의 제2 실시예에 따른 시프트 레지스터의 본 개시의 제1 실시예에 따른 시프트 레지스터에 기초하며, 본 개시의 제2 실시예에 따른 시프트 레지스터는 본 개시의 제7, 제8, 제9 또는 제10 실시예에 따른 시프트 레지스터 유닛을 포함한다.

본 개시의 제2 실시예에 따른 시프트 레지스터 및 본 개시의 제1 실시예에 따른 시프트 레지스터의 차이점은: 마지막 스테이지의 시프트 레지스터 유닛을 제외하고, 각각의 스테이지의 시프트 레지스터 유닛의 컷오프 제어 신호 입력 단자가 다음 스테이지의 시프트 레지스터 유닛의 컷오프 제어 신호 출력 단자에 접속된다는 점이다.

본 개시에서, 전술된 시프트 레지스터들을 포함하는 디스플레이 장치를 더 제공하는데, 디스플레이 장치는 액정 디스플레이 장치들, 예를 들어, 액정 패널, 액정 텔레비전, 모바일 폰, 액정 디스플레이를 포함할 수 있다. 액정 디스플레이 장치 외에도, 디스플레이 장치는 유기 발광 디스플레이 또는 다른 종류의 디스플레이 장치, 예를 들어, 전자책(e-book) 등을 더 포함할 수 있다. 시프트 레지스터는 디스플레이 장치의 스캔 회로 또는 게이트 구동 회로 등으로 작용함으로써, 순차적 스캔 기능을 제공하고, 스캔 신호를 디스플레이 영역에 전달한다.

상술한 설명들은 단지 본 개시의 실시예들을 예시하기 위한 것일 뿐, 본 개시의 범위를 한정하는 것이 아니다. 당업자가 본 개시의 사상 및 범위에서 벗어나지 않고 상술한 실시예들에 대한 수정, 변경 및 동치들을 수행할 수 있다는 것은 자명하다. 이러한 변경 및 수정은 본 개시의 사상 및 범위 내에 포함되어야 한다.

Claims

시프트 레지스터 유닛으로서,
입력 단자;
풀업 노드에 접속된 제어 신호 출력 단자를 가지고, 평가 단계에서 구동 신호를 풀업시키기 위한 제1 출력 제어 모듈 - 상기 제1 출력 제어 모듈은 또한 상기 입력 단자에 접속됨 - ;
풀다운 노드에 접속되는 제어 신호 출력 단자를 가지고, 리셋 단계에서 상기 구동 신호를 풀다운시키기 위한 제2 출력 제어 모듈을 포함하고,
상기 시프트 레지스터 유닛은:
전달 신호 출력 단자;
구동 신호 출력 단자;
상기 풀업 노드, 상기 풀다운 노드, 상기 전달 신호 출력 단자 및 상기 구동 신호 출력 단자에 각각 접속되고, 전달 신호 및 구동 신호를 분리 출력하여, 상기 구동신호가 상기 평가 단계에서 하이 레벨로 유지되고 상기 리셋 단계에서 로우 레벨로 유지되도록 하는 분리출력하는 출력 모듈; 및
평가 단계에서 상기 제1 출력 제어 모듈을 통해 상기 풀업 노드에서의 레벨을 하이 레벨로 유지시켜, 상기 구동신호가 하이 레벨로 유지되도록 하는 풀업 노드 레벨 유지 모듈을 더 포함하는 것을 특징으로 하는, 시프트 레지스터 유닛.
제1항에 있어서,
상기 분리출력하는 출력 모듈은:
예비 충전 단계 및 상기 리셋 단계에서 상기 제1 출력 제어 모듈의 제어하에 상기 전달 신호 출력 단자가 제1 로우 레벨을 출력하도록 하고, 상기 평가 단계에서 상기 제2 출력 제어 모듈의 제어하에 상기 전달 신호 출력 단자가 하이 레벨을 출력하도록 하기 위한 전달 신호 출력 유닛; 및
상기 평가 단계에서 상기 제2 출력 제어 모듈의 제어하에 상기 구동 신호 출력 단자가 하이 레벨을 출력하도록 하고, 상기 리셋 단계에서 상기 제1 출력 제어 모듈의 제어하에 상기 구동 신호 출력 단자가 제2 로우 레벨을 출력하도록 하기 위한 구동 신호 출력 유닛을 포함하는 것을 특징으로 하는, 시프트 레지스터 유닛.
제2항에 있어서,
상기 전달 신호 출력 유닛은 제1 전달 신호 출력 TFT 및 제2 전달 신호 출력 TFT를 포함하고;
상기 제1 전달 신호 출력 TFT는, 상기 제1 출력 제어 모듈의 상기 제어 신호 출력 단자에 접속된 게이트, 상기 전달 신호 출력 단자에 접속된 소스, 및 제1 클록 신호 입력 단자에 접속된 드레인을 갖고;
상기 제2 전달 신호 출력 TFT는, 상기 제2 출력 제어 모듈의 상기 제어 신호 출력 단자에 접속된 게이트, 제1 로우 레벨 출력 단자에 접속된 소스, 및 상기 전달 신호 출력 단자에 접속된 드레인을 가지는 것을 특징으로 하는, 시프트 레지스터 유닛.
제3항에 있어서,
상기 구동 신호 출력 유닛은 제1 구동 TFT, 제2 구동 TFT 및 부트스트랩 커패시터를 포함하고;
상기 제1 구동 TFT는, 상기 제1 출력 제어 모듈의 제어 신호 출력 단자에 접속된 게이트, 상기 구동 신호 출력 단자에 접속된 소스, 및 제1 클록 신호 입력 단자에 접속된 드레인을 갖고;
상기 제2 구동 TFT는, 상기 제2 출력 제어 모듈의 제어 신호 출력 단자에 접속된 게이트, 상기 제2 로우 레벨 출력 단자에 접속된 소스, 및 상기 구동 신호 출력 단자에 접속된 드레인을 갖고; 및
상기 부트스트랩 커패시터가 상기 제1 구동 TFT의 소스 및 게이트 사이에 병렬로 접속되는 것을 특징으로 하는, 시프트 레지스터 유닛.
제4항에 있어서,
상기 제1 전달 신호 출력 TFT, 상기 제2 전달 신호 출력 TFT, 상기 제1 구동 TFT 및 상기 제2 구동 TFT는 공핍형 TFT들인 것을 특징으로 하는, 시프트 레지스터 유닛.
제5항에 있어서,
상기 제1 전달 신호 출력 TFT의 문턱전압, 상기 제2 전달 신호 출력 TFT의 문턱전압, 상기 제1 구동 TFT의 문턱전압 및 상기 제2 구동 TFT의 문턱전압은 서로 동일한 공핍 문턱전압이며;
상기 제1 로우 레벨은 상기 제2 로우 레벨보다 더 낮고, 상기 제1 로우 레벨 및 상기 제2 로우 레벨 간의 차이의 절댓값은 상기 공핍 문턱전압의 절댓값보다 더 큰 것을 특징으로 하는, 시프트 레지스터 유닛.
제3항 내지 제6항 중 어느 한 항에 있어서,
상기 제1 출력 제어 모듈은 제1 TFT, 제2 TFT, 제3 TFT 및 제4 TFT를 포함하고,
상기 제1 TFT의 게이트 및 소스는 상기 입력 단자에 접속되고, 상기 제1 TFT의 드레인은 상기 제2 TFT의 소스에 접속되고;
상기 제2 TFT의 게이트는 상기 입력 단자에 접속되고, 상기 제2 TFT의 드레인은 상기 제4 TFT의 드레인에 접속되고;
상기 제3 TFT의 게이트는 리셋 신호 출력 단자에 접속되고, 상기 제3 TFT의 소스는 상기 제1 로우 레벨 출력 단자에 접속되고, 상기 제3 TFT의 드레인은 상기 제4 TFT의 소스에 접속되고;
상기 제4 TFT의 게이트는 상기 리셋 신호 출력 단자에 접속되고;
상기 제1 TFT의 드레인은 또한 상기 풀업 노드 레벨 유지 모듈에 접속되고; 및
상기 제2 TFT의 드레인은 상기 제1 출력 제어 모듈의 제어 신호 출력 단자에 접속되는 것을 특징으로 하는, 시프트 레지스터 유닛.
제3항 내지 제6항 중 어느 한 항에 있어서,
상기 제2 출력 제어 모듈은 제1 출력 제어 TFT, 제2 출력 제어 TFT, 및 제3 출력 제어 TFT를 포함하고,
상기 제1 출력 제어 TFT의 게이트는 상기 제1 전달 신호 출력 TFT의 게이트에 접속되고, 상기 제1 출력 제어 TFT의 소스는 상기 제2 출력 제어 TFT의 드레인에 접속되고, 상기 제1 출력 제어 TFT의 드레인은 상기 제2 전달 신호 출력 TFT의 게이트에 접속되고;
상기 제2 출력 제어 TFT의 게이트는 상기 제1 전달 신호 출력 TFT의 게이트에 접속되고, 상기 제2 출력 제어 TFT의 소스는 상기 제1 로우 레벨 출력 단자에 접속되고; 및
상기 제3 출력 제어 TFT의 게이트 및 드레인은 하이 레벨 출력 단자에 접속되고, 상기 제3 출력 제어 TFT의 소스는 상기 제2 전달 신호 출력 TFT의 게이트에 접속되는 것을 특징으로 하는, 시프트 레지스터 유닛.
제3항 내지 제6항 중 어느 한 항에 있어서,
상기 풀업 노드 레벨 유지 모듈은 상기 전달 신호 출력 단자에 접속된 게이트, 상기 제1 TFT의 드레인에 접속된 소스, 및 상기 제1 노드에 접속된 드레인을 가지는 제1 피드백 제어 TFT를 포함하고;
상기 제1 피드백 제어 TFT는 공핍형 TFT이고;
제1 피드백 제어 TFT의 문턱전압은 공핍 문턱전압이고; 및
상기 제1 로우 레벨은 상기 제2 로우 레벨보다 낮고, 상기 제1 로우 레벨 및 상기 제2 로우 레벨 간의 차이의 절댓값은 상기 공핍 문턱전압보다 큰 것을 특징으로 하는, 시프트 레지스터 유닛.
제9항에 있어서,
상기 시프트 레지스터 유닛은 컷오프 제어 신호 입력 단자 및 컷오프 제어 신호 출력 단자를 포함하고;
상기 풀업 노드 레벨 유지 모듈은 제2 피드백 제어 TFT를 더 포함하고;
상기 제2 피드백 제어 TFT의 게이트는 상기 전달 신호 출력 단자에 접속되고, 상기 제2 피드백 제어 TFT의 소스는 상기 제1 노드에 접속되고, 상기 제2 피드백 제어 TFT의 드레인은 상기 컷오프 제어 신호 출력 단자에 접속되고; 및
상기 제2 출력 제어 모듈은 상기 컷오프 제어 신호 입력 단자에 접속되는 것을 특징으로 하는, 시프트 레지스터 유닛.
제10항에 있어서,
상기 분리출력하는 출력 모듈은 상기 전달 신호 출력 유닛 및 상기 구동 신호 출력 유닛 사이에 접속된 분리 출력 유닛을 더 포함하는 것을 특징으로 하는, 시프트 레지스터 유닛.
제11항에 있어서,
상기 분리 출력 유닛은 제1 분리 출력 유닛 TFT 및 제2 분리 출력 유닛 TFT를 포함하고;
상기 제1 분리 출력 유닛 TFT의 게이트는 상기 제1 전달 신호 출력 TFT의 게이트에 접속되고, 상기 제1 분리 출력 유닛 TFT의 드레인은 상기 제1 클록 신호 입력 단자에 접속되고, 상기 제1 분리 출력 유닛 TFT의 소스는 상기 제1 노드에 접속되고; 그리고
상기 제2 분리 출력 유닛 TFT의 게이트는 상기 제2 전달 신호 출력 TFT의 게이트에 접속되고, 상기 제2 분리 출력 유닛 TFT의 소스는 상기 제2 로우 레벨 출력 단자에 접속되고, 상기 제2 분리 출력 유닛 TFT의 드레인은 상기 제1 분리 출력 유닛 TFT의 소스에 접속되는 것을 특징으로 하는 시프트 레지스터 유닛.
제9항 또는 제10항에 있어서,
상기 제1 노드는 상기 구동 신호 출력 단자에 접속되는 것을 특징으로 하는, 시프트 레지스터 유닛.
제1항 내지 제12항 중 어느 한 항에 따른 시프트 레지스터 유닛에 적용되는 구동 방법으로서,
상기 입력 단자에 하이 레벨이 입력되는 동안, 상기 제1 클록 신호가 로우 레벨이고, 상기 제1 출력 제어 모듈은 상기 부트스트랩 커패시터가 예비 충전되도록 제어하고, 이로써 상기 구동 신호 출력 단자 및 상기 전달 신호 출력 단자가 제1 로우 레벨을 출력하도록 제어하며, 상기 제2 출력 제어 모듈은 자신의 출력 단자가 상기 제1 로우 레벨을 출력하도록 제어하는 단계;
다음 하프(half) 클록 사이클에서, 상기 제1 클록 신호가 하이 레벨이고, 상기 제1 출력 제어 모듈은 상기 구동 신호 출력 단자 및 상기 전달 신호 출력 단자가 하이 레벨을 출력하도록 제어하는 단계; 및
제3 하프 클록 사이클에서, 상기 제1 클록 신호가 로우 레벨이고, 상기 제1 출력 제어 모듈 및 상기 제2 출력 제어 모듈은 상기 전달 신호 출력 단자가 상기 제1 로우 레벨을 출력하고 상기 구동 신호 출력 단자가 상기 제2 로우 레벨을 출력하도록 제어하는 단계를 포함하는 구동 방법.
시프트 레지스터로서,
복수의 스테이지들로 배열된 제1항 내지 제8항 중 어느 한 항에 따른 시프트 레지스터 유닛들을 포함하고;
제1 스테이지에서의 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 상기 시프트 레지스터 유닛의 상기 입력 단자는 이전 스테이지에서의 상기 시프트 레지스터 유닛의 상기 전달 신호 출력 단자에 접속되는 것을 특징으로 하는, 시프트 레지스터.
시프트 레지스터로서,
복수의 스테이지들로 배열된 제10항 내지 제12항 중 어느 한 항에 따른 시프트 레지스터 유닛들을 포함하고;
제1 스테이지에서의 상기 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 상기 시프트 레지스터 유닛의 상기 입력 단자는 이전 스테이지에서의 상기 시프트 레지스터 유닛의 상기 전달 신호 출력 단자에 접속되고; 및
마지막 스테이지에서의 상기 시프트 레지스터 유닛을 제외하고, 각각의 스테이지에서의 상기 시프트 레지스터 유닛의 상기 컷오프 제어 신호 입력 단자는 다음 스테이지에서의 상기 시프트 레지스터 유닛의 상기 컷오프 제어 신호 출력 단자에 접속되는 것을 특징으로 하는, 시프트 레지스터.