CN105702192B - 移位寄存器单元、移位寄存器、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、移位寄存器、栅极驱动电路及显示装置 Download PDF

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Abstract

本申请公开了移位寄存器单元及其应用的移位寄存器、栅极驱动电路及显示装置。其中移位寄存器单元包括：输入模块(21)，用于从第一脉冲信号输入端接收输入的第一脉冲信号(VI1)；驱动模块(22)，用于在获得驱动电压后，将第一时钟信号(VA)的高电平脉冲传送到信号输出端；下拉模块(23)，用于在下拉控制信号的控制下将驱动控制端下拉至第二低电平；低电平维持模块(24)，用于在非选通状态时，将驱动信号输出端维持在第一低电平，将传递信号输出端维持在第二低电平，其中第二低电平小于第一低电平。本申请通过设计两个低电位源，在移位寄存器单元的非选通阶段，将驱动控制端Q下拉至较低的电位，从而更好地抑制了馈通效应、驱动管漏电问题。

Description

移位寄存器单元、移位寄存器、栅极驱动电路及显示装置
技术领域
本申请涉及显示器件技术领域，具体涉及一种显示装置及应用于其的栅极驱动电路、移位寄存器和移位寄存器单元。
背景技术
近年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管(TFT，Thin FilmTransistor)的形式与像素TFT一起，采用压封的办法，制作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。
移位寄存器单元是实现栅极驱动电路非常重要的单元电路，基于非晶硅TFT技术的移位寄存器单元已经得到了广泛的研究。但是研究表明，非晶硅TFT的迁移率较低、稳定性较差，限制了电路的工作速度和工作寿命。近年来，以铟镓锌氧化物TFT(IGZO-TFT)为代表的氧化物TFT由于具有迁移率高、均匀性和稳定性较好的优点，成为研究热点。基于氧化物TFT的移位寄存器电路也得到了初步的研究。目前，工艺比较成熟的IGZO-TFT多采用刻蚀阻挡层结构(ESL)。然而采用ESL结构IGZO-TFT的移位寄存器电路往往面积较大，功耗较高。这是由于移位寄存器电路中IGZO-TFT具有较大的寄生电容，且电路中驱动晶体管的寄生电容会导致严重的馈通效应。在移位寄存器单元的非选通阶段，的跳变会通过寄生电容耦合到驱动管的栅极(Q)，使驱动管产生较大的漏电，增大了电路的功耗。
因此，在移位寄存器单元中，如何有效的抑制馈通效应，降低电路的功耗，是一个值得研究的内容。
发明内容
本申请提供一种尽可能地结构精简且低功耗的移位寄存器及其单元，为实现面积小、低功耗的栅极驱动电路提供可能。
根据本申请的一个方面，本申请提供一种移位寄存器单元，其包括：
输入模块，用于从第一脉冲信号输入端接收输入的第一脉冲信号，将所述第一脉冲信号提供至驱动控制端以便为所述驱动控制端提供驱动电压，所述驱动控制端为所述输入模块的输出节点；
驱动模块，其输入端连接所述驱动控制端，并在获得所述驱动电压后，将第一时钟信号的高电平脉冲传送到信号输出端，所述信号输出端包括传递信号输出端和驱动信号输出端；
下拉模块，其输入端连接下拉控制信号输入端，用于从所述下拉控制信号输入端接收输入的下拉控制信号，并在所述下拉控制信号的控制下将所述驱动控制端下拉至第二低电平，其中所述下拉控制信号包括第二脉冲信号或第二时钟信号；
低电平维持模块，其连接于所述驱动控制端、所述信号输出端之间，所述低电平维持模块包括维持控制端，所述低电平维持模块用于在所述第一时钟信号的控制下，为所述维持控制端提供控制信号，还用于在所述移位寄存器单元为非选通状态时，在所述维持控制端的控制下，将所述驱动信号输出端维持在所述第一低电平，将所述传递信号输出端维持在所述第二低电平，其中所述第二低电平小于所述第一低电平。
根据本申请的第二方面，本申请提供一种移位寄存器，其包括：N级串联的如上所述的所述移位寄存器单元，其中N为正整数且N≥2；前一级移位寄存器单元的传递信号输出端输出的信号作为后一级移位寄存器单元的输入信号。
根据本申请的第三方面，本申请提供一种栅极驱动电路，其包括：移位寄存器、第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、启动信号线、第一地线和第二地线；所述移位寄存器包括N+3级如上所述的移位寄存器单元，其中N为正整数；所述第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线用于提供四相交叠信号，并分别连接至第4i+1级、第4i+2级、第4i+3级和第4i+4级移位寄存器的第一脉冲信号输入端，其中i为自然数；所述第一地线和第二地线分别连接至每级移位寄存器单元的第一低电平和第二低电平；所述启动信号线连接至第一级移位寄存器单元和第二级移位寄存器单元的第一脉冲信号输入端，第j级移位寄存器单元的第一脉冲信号输入端耦合至第j-2级或第j-1级移位寄存器单元的传递信号输出端，第j级移位寄存器单元的第二脉冲信号的输入端耦合至第j+3级移位寄存器单元的传递信号输出端或者第二时钟信号的输入端，其中j为正整数且j＞2。
根据本申请的第四方面，本申请提供一种显示装置，其包括：
显示面板，其具有排列成二维像素矩阵的多个像素电路、与每个像素电路相连的第一方向的多条栅极扫描线、以及与每个像素电路相连的第二方向的多条数据线；
如上所述的栅极驱动电路，用于产生扫描脉冲信号，并通过沿所述第一方向形成的各行栅极扫描线，向相应的像素电路提供所需的控制信号，以完成对所述二维像素矩阵的逐行扫描；以及
数据驱动电路，用于产生数据电压信号，并通过所述数据线传输到对应的像素电路内以实现图像灰度。
本申请的有益效果体现在：移位寄存器单元采用的两电位源设计的方法，在非选通阶段，将驱动控制端下拉至更低的电平。抑制了驱动管漏电，降低了电路功耗。
附图说明
图1为本申请一实施例的显示装置的结构示意框图；
图2为本申请实施例1中的移位寄存器单元的电路图；
图3为本申请实施例1中的移位寄存器单元的时序图；
图4为本申请实施例1中的移位寄存器单元的第二种时序图；
图5为本申请实施例2中的移位寄存器单元的电路图；
图6为本申请实施例2中的移位寄存器单元的时序图；
图7为本申请中的一种栅极驱动电路的结构框图；
图8为本申请实施例3中的一种栅极驱动电路的时序图。
具体实施方式
下面通过具体实施方式结合附图对本申请作进一步详细说明。其中相同的标号表示相同的元件。
首先对本申请中用到的一些术语进行说明。本申请各实施例中的晶体管可以为任何结构的晶体管，比如双极型晶体管(BJT)或者场效应晶体管(FET)。当晶体管为双极性晶体管时，其控制极是指双极型晶体管的基极，第一极指双极型晶体管的集电极或者发射极，对应的第二极可以为双极型晶体管的发射极或者集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或者源极，对应的第二极可以为场效应晶体管的源极或者漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。显示装置中使用的晶体管通常为薄膜晶体管(TFT)，是一种场效应晶体管。下面以薄膜晶体管为例对本申请进行说明。
如图1所示，本申请一实施例提供了一种显示装置，其包括显示面板111、栅极驱动电路112和数据驱动电路113。显示面板111包括排列成二维像素矩阵的多个像素电路1111、与每个像素电路1111相连的第一方向(例如图示的横向)的多条扫描线、以及与每个像素电路1111相连的第二方向(例如图示的纵向)的多条数据线。显示面板111可以是液晶显示面板、有机发光显示面板、或电子纸显示面板等，而对应的显示装置可以是液晶显示器、有机发光显示器、或电子纸显示器等。栅极驱动电路112用于产生扫描脉冲信号，并通过沿第一方向形成的各行扫描线，向相应的像素电路1111提供所需的控制信号，以完成对像素矩阵的逐行扫描。数据驱动电路113产生的数据电压信号通过数据线传输到对应的像素电路1111内以实现图像灰度。
因为移位寄存器单元是实现显示装置中栅极驱动电路的非常重要的单元电路，下面将结合具体的实施例来对本申请实施例提出的栅极驱动电路进行详细说明。
实施例1：
如图2所示，为本申请一实施例的移位寄存器单元的电路示意图。电路包括：输入模块21、驱动模块22、下拉模块23以及低电平维持模块24。
输入模块21包括第一晶体管T1，晶体管T1的控制极(例如栅极)和第一极(例如漏极)耦合到第一脉冲信号VI1以接收第一脉冲信号VI1，第二极(例如源极)用于给驱动控制端Q提供驱动电压。
驱动模块22包括第一驱动单元221和第二驱动单元222。第一驱动单元221包括第二十一晶体管T21，晶体管T21的控制极(例如栅极)耦合到第一晶体管T1的第二极(例如源极)，并作为驱动模块的驱动控制端Q，第一极(例如漏极)和第二极(例如源极)分别耦合到第一时钟信号VA和传递信号输出端VC。晶体管T21用于在驱动控制端Q的驱动电压的控制下，当第一时钟信号VA为高电平时对传递信号输出端VC进行充电。第二驱动单元222包括第二十二晶体管T22，晶体管T22的控制极(例如栅极)耦合到第一晶体管T1的第二极(例如源极)，并作为驱动模块的驱动控制端Q，第一极(例如漏极)和第二极(例如源极)分别耦合到第一时钟信号输入端VA和驱动信号输出端VG。晶体管T22用于在驱动控制端Q的驱动电压的控制下，当第一时钟信号VA为高电平时对驱动信号输出端VG进行充电。
下拉模块23包括第三晶体管T3，晶体管T3的控制极(例如栅极)耦合到下拉控制信号输入端，用于接收第二脉冲信号VI2或者第二时钟信号VB，晶体管T3的第一极(如漏极)耦合到第一脉冲信号VI1，晶体管T3的第二极(如源极)耦合到驱动控制端Q。当第二脉冲信号VI2的高电平到来时，晶体管T3将驱动控制端Q点的电位下拉至低电位源VSS2。
低电平维持模块24包括控制单元241和维持单元242。控制单元241包括第四晶体管T4、第五晶体管T5、第六晶体管T6和第二电容C2。第二电容C2连接在第一时钟信号VA与第四晶体管T4的控制极(如栅极)之间。第四晶体管T4的第一极(例如漏极)和第二极(例如源极)分别耦合到高电位源VDD与低电平维持控制端P之间。第五晶体管T5的控制极(如栅极)耦合到驱动控制端Q，第一极(例如漏极)和第二极(例如源极)分别耦合到低电平维持控制端P与低电位源VSS2。第六晶体管T6的控制极(如栅极)耦合到驱动控制端Q，第一极(例如漏极)耦合到晶体管T4的控制极(如栅极)，第二极(例如源极)耦合到低电位源VSS2。
维持单元242包括第七晶体管T7、第八晶体管T8和第九晶体管T9。晶体管T7的控制极(例如栅极)耦合到低电平维持控制端P，用于输入低电平维持控制信号，其第一极(例如漏极)和第二极(例如源极)分别耦合到驱动控制端Q和低电位源VSS2。晶体管T8的控制极(例如栅极)耦合到低电平维持控制端P，用于输入低电平维持控制信号，第一极(例如漏极)和第二极(例如源极)分别耦合到驱动信号输出端VG和低电位源VSS1。在本实施例中，由P点的电压脉冲来控制下拉晶体管T8。控制单元241用于移位寄存单元的非选通阶段，将信号输出端电压VG下拉到低电位源VSS1。晶体管T9的控制极(例如栅极)耦合到低电平维持控制端P，用于输入低电平维持控制信号，第一极(例如漏极)和第二极(例如源极)分别耦合到传递信号输出端VC和低电位源VSS2。在本实施例中，由P点的电压脉冲来控制下拉晶体管T9。控制单元241用于移位寄存单元的非选通阶段，将信号输出端电压VC下拉到低电位源VSS2。
图3为本实施例中移位寄存器单元的第一种时序图。参见图3，该移位寄存器单元的工作过程可以分为四个阶段：预充电阶段、上拉阶段、下拉阶段和低电平维持阶段，下面详细说明这四个阶段的工作过程：
(1)预充电阶段(对应图3中t1至t2)
在第一时钟信号VA的高电平到来之前，第一脉冲信号VI1通过二极管连接的晶体管T1对Q端进行充电阶段。
预充电阶段，第一时钟信号VA和第二脉冲信号VI2均为低电平，第一脉冲信号VI1为高电平。此时，第一晶体管T1导通，第一脉冲信号VI1通过导通的晶体管T1对驱动控制端Q端充电，并将电荷存储在第一电容C1与第二十二晶体管T22的寄生电容中。当Q端电位上升到VH-VTH1(VTH1为第一晶体管T1的阈值电压)，第一晶体管T1关断。在这个过程中，第二十二晶体管T22和T8导通，驱动信号输出端VG放电到低电平VSS1，晶体管T22和T9导通，传递信号输出端VC放电到低电平VSS2。
(2)上拉阶段(对应图3中t2至t3)
第一时钟信号VA变为高电平，并通过导通的第二十二晶体管T22对驱动信号输出端VG进行充电，驱动信号输出端VG最终上升到VDD，通过晶体管T21对传递信号输出端VC进行充电的过程称为上拉阶段。
在此阶段，第一脉冲信号VI1下降为低电平、第一时钟信号VA由低电平上升为高电平；第二脉冲信号VI2为低电平。此时第一晶体管T1、第七晶体管T7关断使得驱动控制端Q浮空，第一时钟信号VA分别通过晶体管T21、T22对传递信号输出端、驱动信号输出端充电，驱动控制端Q的电位也随着信号输出端电位的上升而上升，这被称为自举。驱动控制端电位的上升，加快了对驱动信号输出端VG、传递信号输出端VC的充电速度，使得信号VG、VC端电位得以快速上升到高电平VH。
(3)下拉阶段(对应图中t4时刻)
在此阶段，第一时钟信号VA下降为低电平，传递信号输出端VC、驱动信号输出端VG分别通过晶体管T21、T22放电至低电平，因此该阶段为下拉阶段。
当第二脉冲信号VI2到来时，VI2信号此时为高电平，第三晶体管T3导通，驱动控制端Q端被下拉至低电平VSS2，驱动模块中的晶体管T21和T22被关断。
(4)低电平维持阶段(t5之后)
在输出端VC、VG电位下拉至低电平之后，移位寄存器单元进入非选通状态；输出信号必须维持在低电平，以避免与信号输出端VC、VG相连的显示器像素中的开关晶体管误导通，导致图像信息写入错误，这个过程为低电平维持阶段。
在下拉阶段结束后，即Q端被下拉至低电平VSS2之后，第五晶体管T5、第六晶体管T6关断，当第一时钟信号VA为高电平时，第四晶体管T4管打开，P点电位被充至高电平，晶体管T7、T8、T9导通，Q、VC、VG端分别通过晶体管T7、T8、T9放电以分别维持在VSS2、VSS1、VSS2。
在下拉阶段结束后，第一脉冲信号VI1、第二脉冲信号VI2以及驱动控制端Q的电位为低电平，第一晶体管T1与第二十二晶体管T22关断，信号输出端的电位应保持为低电平。但是在晶体管T22的控制极和第一极(例如漏极)之间有较大的寄生电容CGD22。当第一时钟信号VA通过第二十二晶体管T22对驱动信号输出端VG充电(第一时钟信号VA通过晶体管T21对传递信号输出端VC充电)，导致输出端VC、VG产生较大的噪声电压。此外，在实际的显示器中，面板上的信号线之间存在寄生电容耦合效应，也会使得移位寄存器单元的输出信号产生噪声电压。因此，在移位寄存器单元的非选通状态，必须采取一定的措施来保证输出信号为低电平。
在该阶段，本实施例采用低电平维持模块来消除噪声电压。在下拉阶段之后，P点被充电至高电平，第八晶体管T8、第九晶体管T9导通，在这个阶段，VG与VC分别被下拉至VSS1与VSS2。从而保持了信号输出端为低电平。
图4为本实施例中移位寄存器单元的第二种时序图，其中，下拉模块的控制信号输入端为第二时钟信号VB。采用图4所示时序图的移位寄存器单元的工作过程与上述图3的过程类似，不同在于，在t5时刻，驱动控制端Q下拉是由第二时钟信号VB控制，第二时钟信号VB比第一时钟信号VA延时3/4周期。其优势是下拉控制信号由第二时钟信号VB担任，不需要后级提供反馈信号。
实施例2：
如图5所示为移位寄存器单元第二实施例的电路图。与实施例1相比，本实施例的移位寄存器单元的优点在于，其驱动模块只包含了第一驱动单元(即晶体管T22)，而维持单元242也减少了晶体管T8，图5实施例的电路结构精简，仅采用一个低电位源VSS2，输出模块也仅有一个输出端信号VC。
图6为本实施例的移位寄存器单元的时序图。在本实施例中，其移位寄存器单元的工作过程与实施例1工作过程基本相同，在此不再赘述。
在本实施例中，在移位寄存器单元的低电平维持阶段，驱动控制端Q端、输出端VC的信号在非选通阶段被维持在低电平VSS2。其优势是下拉控制信号由第二时钟信号担任，不需要后级提供反馈信号。
实施例3：
图7为本申请实施例公开的一种栅极驱动电路的结构框图。如图所示，栅极驱动电路包括移位寄存器，此移位寄存器包含N+3级联的移位寄存器单元。其中，第一级至第N级移位寄存器单元采用实施例1中所示的电路结构，第N+1至第N+3级移位寄存器单元采用实施例2所示的电路结构，其中N为正整数。栅极驱动电路还包括第一信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第四时钟信号线CK4、启动信号线STV、以及地线VSS1和VSS2。在该栅极驱动电路中，其中第4i+1级、4i+2级、4i+3级、4i+4级(i为自然数)移位寄存器单元的第一时钟信号输入端分别耦合至第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线。地线VSS1为各级移位寄存器单元的低电平信号VSS1，地线VSS2为各级移位寄存器单元的低电平信号VSS2。
如图8所示为本实施例的栅极驱动电路的时序图。当CK1、CK2、CK3、CK4的高电平交替到来时，栅极驱动信号VG(1)～VG(N)顺次输出高电平脉冲。
当然，其它实施例中，栅极驱动电路中的移位寄存器单元可以全部采用实施例1中所示的移位寄存器单元的电路结构，或者全部采用实施例2中所示的移位寄存器单元的电路结构，此时只需要稍微调整配线位置即可。
基于以上描述可知，本申请采用两个低电位设计，引入一个电位更低的Vss2，可以将Q点、输出端电位下拉至更低的电平，从而抑制了驱动管漏电，实现在非选通阶段，输出端电平稳定在低电平，从而实现了栅驱动电路低功耗设计。在本申请一种实施例中，所提供的移位寄存器单元包括：
第一脉冲信号输入端，用于接收第一脉冲信号VI1；
第一时钟信号输入端，用于接收第一时钟信号VA；
下拉控制信号输入端，用于接收下拉控制信号，其可以是第二脉冲信号VI2或者第二时钟信号VB；
驱动信号输出端，用于输出驱动信号VG；
传递信号输出端，用于输出传递信号VC；
高电位源VDD，用于输入高电平VH；
第一低电位源VSS1，用于输入第一低电位VL1；
第二低电位源VSS2，用于输入第二低电位VL2；
输入模块21，其连接在第一信号输入端和驱动模块22的驱动控制端Q之间，用于从第一信号输入端接收第一脉冲信号VI1，给驱动模块22的驱动控制端Q提供驱动电压；
驱动模块22，连接在第一时钟信号输入端和驱动信号输出端VG、传递信号输出端VC之间，在其驱动控制端Q获得驱动电压后，将第一时钟信号传送到信号输出端VG和VC，当第一时钟信号为高电平时，驱动模块对信号输出端充电。一种实施例中，具体地，驱动模块22包括第一电容C1、驱动控制端Q、以及选自第一驱动单元221和第二驱动单元222中的至少一者；其中，第一驱动单元221连接在驱动控制端Q、信号输入端、传递信号输出端之间，当驱动控制端Q获得驱动电压后，驱动模块用于将第一时钟信号VA的高电平脉冲传送到传递信号输出端VC；第二驱动单元222连接在驱动控制端Q、信号输入端、驱动信号输出端之间，当驱动控制端Q获得驱动电压后，驱动模块用于将第一时钟信号VA的高电平脉冲传送到驱动信号输出端VG；第一电容C1连接在驱动控制端Q与驱动信号输出端VG之间，或者连接在驱动控制端Q与传递信号输出端VC之间；
下拉模块23，其连接在驱动模块22的驱动控制端Q、第一脉冲信号输入端和下拉控制信号输入端之间，用于在下拉控制信号的控制下将驱动控制端Q下拉至第二低电平VL2；下拉控制信号可以是第二脉冲信号VI2或者第二时钟信号VB；
低电平维持模块24，其连接在驱动控制端、信号输出端，以及两个低电位源之间，用于在移位寄存器非选通阶段时，分别将驱动信号输出端VG、传递信号输出端VC耦合到低电平VSS1、VSS2；并且，低电平维持模块还包括低电平维持控制端P，用于产生低电平维持信号，非选通阶段将Q点下拉到低电位VSS2。一种实施例中，具体地，低电平维持模块24包括控制单元241和维持单元242以及维持控制端P；其中，控制单元241连接在驱动控制端Q、第一信号输入端、高电平端VDD、第二低电位源VSS2和维持控制端P之间，用于在第一时钟信号VA的控制下，为维持控制端P提供控制信号；维持单元242连接在维持控制端P、驱动控制端Q、驱动信号输出端、传递信号输出端、第一低电位源VSS1和第二低电位源VSS2之间，用于在移位寄存器单元的非选通阶段时，在维持控制端P的控制下将驱动信号输出端维持至第一低电位VL1，将传递信号输出端维持在第二低电位VL2；
其中，第一脉冲信号VI1的高电平比第一时钟信号VA的一个高电平脉冲超前1/2或1/4个周期；第二脉冲信号VI2的高电平脉冲比第一时钟信号VA的一个高电平滞后3/4个周期；第一时钟信号VA和第二时钟信号VB是周期相同相位不同的信号，第一时钟信号VA比第二时钟信号VB滞后1/4个周期；
第二低电位源VSS2输入的第二低电位VL2小于第一低电位源VSS1输入的第一低电位VL1。
以上各模块在前述各实施例中已有相关描述，在此不再赘述。
基于以上实施例提供的移位寄存器单元，本申请一种实施例中提供了一种栅极驱动电路，其包括移位寄存器、第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第四时钟信号线CK4、启动信号线STV、第一地线SS1和第二地线SS2；其中，移位寄存器包括N+3级(N为正整数)前述实施例的移位寄存器单元；线CK1、CK2、CK3、CK4为栅极驱动电路提供四相交叠信号，每一个信号依次比前一个滞后1/4个周期，分别连接至第4i+1级、第4i+2级、第4i+3级和第4i+4级(i为自然数)移位寄存器的第一信号输入端；第一地线SS1和第二地线SS2分别连接至每级移位寄存器单元的第一低电位源VSS1和第二低电位源VSS2；启动信号线STV连接至第1级移位寄存器单元和第2级移位寄存器单元的第一脉冲信号输入端，第j级移位寄存器单元的第一脉冲信号输入端耦合至第j-2级(或j-1级，j是大于2的正整数)移位寄存器单元的传递信号输出端，第j级移位寄存器单元的下拉控制信号输入端耦合至第j+3级移位寄存器单元的传递信号输出端或者第二时钟信号输入端。当第(N+3)级传递输出信号高电平脉冲到来时，对Q点放电，将Q点电位下拉至低电平。
综上，本申请实施例提供的电路结构简单，而且，在电路中设计两个低电位源，VSS2比VSS1电平更低，通过这样设计，在低电平维持阶段，Q点能被下拉到更低的电平，减少了驱动管漏电，降低了电路功耗。
以上应用了具体各例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。具体的实施例中均采用的为N型TFT给出，其他结合P型或者N、P型TFT的像素电路也可以根据本思想设计出来。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (9)

1.一种移位寄存器单元，其特征在于，包括：
输入模块(21)，用于从第一脉冲信号输入端接收输入的第一脉冲信号(VI1)，将所述第一脉冲信号提供至驱动控制端(Q)以便为所述驱动控制端提供驱动电压，所述驱动控制端为所述输入模块的输出节点；
驱动模块(22)，其输入端连接所述驱动控制端，并在获得所述驱动电压后，将第一时钟信号(VA)的高电平脉冲传送到信号输出端，所述信号输出端包括传递信号输出端(VC)和驱动信号输出端(VG)；
下拉模块(23)，其输入端连接下拉控制信号输入端，用于从所述下拉控制信号输入端接收输入的下拉控制信号(VI2，VB)，并在所述下拉控制信号的控制下将所述驱动控制端下拉至第二低电平，其中所述下拉控制信号包括第二脉冲信号(VI2)或第二时钟信号(VB)；
低电平维持模块(24)，其连接于所述驱动控制端、所述信号输出端之间，所述低电平维持模块包括维持控制端(P)，所述低电平维持模块用于在所述第一时钟信号的控制下，为所述维持控制端提供控制信号，还用于在所述移位寄存器单元为非选通状态时，在所述维持控制端的控制下，将所述驱动信号输出端维持在第一低电平，将所述传递信号输出端维持在所述第二低电平，其中所述第二低电平小于所述第一低电平；
其中，所述低电平维持模块包括控制单元(241)和维持单元(242)，
所述控制单元包括第四晶体管(T4)、第五晶体管(T5)、第六晶体管(T6)和第二电容(C2)，所述第四晶体管的控制极耦合至第六晶体管的第一极，所述第四晶体管的第一极耦合至高电位源(VDD)，所述第四晶体管的第二极耦合至所述第五晶体管的第一极并形成维持控制端(P)，所述第五晶体管和所述第六晶体管的控制极耦合至驱动控制端，所述第五晶体管和所述第六晶体管的第二极耦合至用于提供所述第二低电平的第二低电位源(VSS2)，所述第二电容耦合于所述第一时钟信号和第六晶体管的第一极之间；
所述维持单元包括第七晶体管(T7)和第九晶体管(T9)，或者所述维持单元包括第七晶体管(T7)、第八晶体管(T8)和第九晶体管(T9)，其中，所述第七晶体管的第一极耦合至所述驱动控制端，所述第九晶体管的第一极耦合至所述传递信号输出端，所述第七晶体管的控制极和所述第九晶体管的控制极共同耦合至所述维持控制端；所述第七晶体管的第二极和第九晶体管的第二极共同耦合至所述第二低电位源，所述第八晶体管的控制极耦合至所述维持控制端，所述第八晶体管的第一极耦合至所述驱动信号输出端，所述第八晶体管的第二极耦合至用于提供所述第一低电平的第一低电位源(VSS1)。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管(T1)，所述第一晶体管的控制极和第一极耦合到所述第一脉冲信号输入端，所述第一晶体管的第二极耦合到所述驱动控制端。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述驱动模块包括第一驱动单元(221)和第二驱动单元(222)中的至少一者、以及第一电容(C1)，其中，
第一电容连接在所述驱动控制端和所述驱动信号输出端或所述传递信号输出端之间；
所述第一驱动单元包括第二十一晶体管(T21)，所述第二十一晶体管的控制极耦合到所述驱动控制端，所述第二十一晶体管的第一极耦合到所述第一时钟信号输入端，所述第二十一晶体管的第二极耦合到所述传递信号输出端；
所述第二驱动单元包括第二十二晶体管(T22)，所述第二十二晶体管的控制极耦合到所述驱动控制端，所述第二十二晶体管的第一极耦合到所述第一时钟信号输入端，所述第二十二晶体管的第二极耦合到所述驱动信号输出端。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第三晶体管(T3)，所述第三晶体管的控制极耦合到所述下拉控制信号输入端，所述第三晶体管的第一极耦合到所述第一脉冲信号输入端，所述第三晶体管的第二极耦合到所述驱动控制端。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述第一脉冲信号(VI1)的高电平脉冲比所述第一时钟信号(VA)的一个高电平脉冲超前1/2或1/4个周期；所述第二脉冲信号的高电平脉冲比所述第一时钟信号的一个高电平脉冲滞后3/4个周期，所述第一时钟信号和所述第二时钟信号是周期相同但相位不同的信号，所述第一时钟信号比所述第二时钟信号滞后1/4个周期。
6.一种移位寄存器，其特征在于，包括：N级串联的如权利要求1-5任一项所述的所述移位寄存器单元，其中N为正整数且N≥2；前一级移位寄存器单元的传递信号输出端输出的信号作为后一级移位寄存器单元的输入信号。
7.如权利要求6所述的移位寄存器，其特征在于，所述N≥4，第一级和第二级移位寄存器单元的第一脉冲信号输入端由启动信号线(STV)提供输入，第j级的第一脉冲信号输入端耦合至第j-1级或第j-2级移位寄存器单元的传递信号输入端，第j级移位寄存器单元的第二脉冲信号输入端耦合至第j+3级移位寄存器单元的传递信号输出端或者第二时钟信号的输入端，其中j为正整数且j＞2。
8.一种栅极驱动电路，其特征在于，包括：移位寄存器、第一时钟信号线(CK1)、第二时钟信号线(CK2)、第三时钟信号线(CK3)、第四时钟信号线(CK4)、启动信号线(STV)、第一地线(SS1)和第二地线(SS2)；所述移位寄存器包括N+3级如权利要求1至5任一项所述的移位寄存器单元，其中N为正整数；所述第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线用于提供四相交叠信号，并分别连接至第4i+1级、第4i+2级、第4i+3级和第4i+4级移位寄存器的第一脉冲信号输入端，其中i为自然数；所述第一地线和第二地线分别连接至每级移位寄存器单元的第一低电平和第二低电平；所述启动信号线连接至第一级移位寄存器单元和第二级移位寄存器单元的第一脉冲信号输入端，第j级移位寄存器单元的第一脉冲信号输入端耦合至第j-2级或第j-1级移位寄存器单元的传递信号输出端，第j级移位寄存器单元的第二脉冲信号的输入端耦合至第j+3级移位寄存器单元的传递信号输出端或者第二时钟信号的输入端，其中j为正整数且j＞2。
9.一种显示装置，其特征在于，包括：
显示面板(111)，其具有排列成二维像素矩阵的多个像素电路(1111)、与每个像素电路相连的第一方向的多条栅极扫描线、以及与每个像素电路相连的第二方向的多条数据线；
如权利要求8所述的栅极驱动电路(112)，用于产生扫描脉冲信号，并通过沿所述第一方向形成的各行栅极扫描线，向相应的像素电路提供所需的控制信号，以完成对所述二维像素矩阵的逐行扫描；
数据驱动电路(113)，用于产生数据电压信号，并通过所述数据线传输到对应的像素电路内以实现图像灰度。
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