CN107945732B - 栅极驱动电路 - Google Patents

Abstract

本申请公开了一种移位寄存器单元电路，包括输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；存储提取模块，被配置为至少在在第一时钟信号的控制下从所述输入存储模块提取所述输入信号；输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到输出端；以及下拉和维持模块，被配置为在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。本申请还公开了包括前述移位寄存器单元的栅极驱动电路以及产生栅极驱动信号的方法。

Description

栅极驱动电路

技术领域

本申请涉及有源矩阵显示技术领域，更具体地，涉及一种栅极驱动电路。

背景技术

随着显示器向高分辨率、窄边框方向发展，集成驱动电路的显示器成为了显示器驱动领域研究的热点。当前，薄膜晶体管(Thin Film Transistor,TFT)已经被应用于显示器的制造之中，运用TFT技术来实现显示器的驱动电路可以减少外围驱动芯片的数量和简化工艺流程，从而降低成本；能够提高模组的集成度，增强机械可靠性，以便于制造质量轻，厚度薄的窄边框甚至无边框的显示器。集成驱动电路的显示技术的研究，最终目标是实现屏上全集成系统(System on Panel,SOP)。

栅极驱动电路的集成最早得到了学者研究和产业化应用。实现集成栅极驱动电路的TFT技术主要分为三种:氢化非晶硅TFT，低温多晶硅TFT和氧化物TFT。氢化非晶硅TFT是显示领域中主流的TFT技术，但其迁移率低，主要应用于分辨率较低的显示器中，低温多晶硅TFT是一种新兴的TFT技术，其迁移率高但均匀性差，主要应用在小尺寸高分辨率的显示器中，而氧化物TFT则被认为是下一代TFT技术，其迁移率高均匀性好，制造工艺与非晶硅兼容，适合应用于高分辨率的显示器中。这些TFT技术的发展，也推动了显示器不断接近SOP目标的实现。

发明内容

本申请提供了一种开关电容电压自举电路作为高稳定性、低功耗的移位寄存器单元，并利用包含就这种单元的移位寄存器单元实现栅极驱动电路以及显示器的设计。

本申请提供了一种移位寄存器单元电路，包括输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；存储提取模块，被配置为至少在第一时钟信号的影响下从所述输入存储模块提取所述输入信号；输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到输出端；以及下拉和维持模块，被配置为在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。

特别的，所述输入存储模块包括，存储电容被配置为存储所述输入信号，所述存储电容的第一端通过第一开关与所述输入端耦接，第二端通过第二开关与低电平耦接，所述第一开关和第二开关在所述输入信号的控制下开启或关闭；所述输出驱动模块包括，第一晶体管，所述第一晶体管包括与高电平耦接的第一极，以及与所述输出端和所述下拉和维持模块耦接的第二极，以及与所述存储提取模块耦接的第三极；所述存储提取模块包括，耦接在所述存储电容第一端以及所述第一晶体管第三极之间的第三开关，以及耦接在所述存储电容第二端以及所述输出端之间的第四开关，其中，所述第一时钟信号影响所述第三和第四开关的开关状态。

特别的，所述输出驱动模块还包括第二晶体管，所述第二晶体管的第一极耦接到高电平，第二极耦接到第二输出端，第三极耦接到所述第一晶体管的第三极，其中所述第一晶体管的尺寸大于所述第二晶体管的尺寸。

特别的，所述第一开关是第三晶体管，包括耦接到所述输入端的第一极和第三极，以及耦接到所述存储电容第一端的第二极；所述第二开关是第四晶体管，包括耦接到所述存储电容第二端的第一极，耦接到低电平的第二极，和耦接到所述输入端的第三极，当所述输入信号为高电平时，所述第一和第二开关开启，所述存储电容充电。

特性的，所述第三开关是第五晶体管，包括耦接到所述存储电容第一端的第一极，耦接到所述第一晶体管第三极的第二极，和耦接到第一时钟信号输入端的第三极；所述第四开关是第六晶体管，包括耦接到所述存储电容第二端的第一极，耦接到所述输出端的第二极，和耦接到第一时钟信号输入端的第三极；所述第一时钟信号在所述存储电容充电结束后达到高电平，所述第三和第四开关开启。

特别的，所述存储提取模块还包括第七晶体管和第八晶体管，第七晶体管的第一极和第三极耦接到所述第一时钟信号输入端，第二极耦接到所述第五晶体管和第六晶体管的第三极，第八晶体管的第一极耦接到所述第七晶体管的第二极，第二极耦接到低电平，第三极耦接到放电控制信号输入端，使得在所述存储电容充电期间所述第三和第四开关处于关闭状态。

特别的，所述下拉和维持模块包括第九晶体管和第十晶体管，其中所述第九晶体管包括耦接到所述第一晶体管第三极的第一极，耦接到低电平的第二极，以及耦接到下拉和维持控制信号输入端的第三极，所述第十晶体管包括耦接到所述输出端的第一极，耦接到低电平的第二端，以及耦接到下拉和维持控制信号输入端的第三极。

特别的，所述下拉和维持模块包括下拉子模块和维持子模块，其中所述下拉子模块包括所述下拉子模块包括第十一和第十二晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到一个下拉控制信号输入端，其中第十一晶体管的第一极耦接到所述第一晶体管的第三极，第十二晶体管的第一极耦接到第一晶体管的第二极和所述输出端；所述维持子模块包括第十四和第十五晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到第二时钟信号输入端，其中第十四晶体管的第一极耦接到第一晶体管的第三极，第十五晶体管的第一极耦接到第一晶体管的第二极和所述输出端。

特别的，所述下拉和维持模块包括下拉子模块和维持子模块；所述下拉子模块包括第十一、第十二和第十三晶体管，该三个晶体管的第二极都耦接到低电平，第三极都耦接到一个下拉控制信号输入端，其中第十一晶体管的第一极耦接到所述第一晶体管和第二晶体管的第三极，第十二晶体管的第一极耦接到第一晶体管的第二极和所述输出端，第十三晶体管的第一极耦接到第二晶体管的第二极和所述第二输出端；所述维持子模块包括第十四、第十五和第十六晶体管，该三个晶体管的第二极都耦接到低电平，第三极都耦接到第二时钟信号输入端，其中第十四晶体管的第一极耦接到第一晶体管和第二晶体管的第三极，第十五晶体管的第一极耦接到第一晶体管的第二极和所述输出端，第十六晶体管的第一极耦接到第二晶体管的第二极和所述第二输出端。

本申请还提供了一种栅极驱动电路，包括移位寄存器，所述移位寄存器包括M个级连的单元，其中第1至M-1级所述单元包括如前述任一权利要求所述的电路，其中第N级的输入端耦接到第N-1级的第二输出端，第N级的下拉控制信号端耦接到第N+1级的第二输出端，第N级的放电控制信号输入端耦接到第N-2级的第二输出端，其中M为大于4的正整数，N为小于等于M-1但不小于3的正整数；其中第1级移位寄存器单元的输入端接收初始的输入信号，第1级的放电控制信号输入端接收初始的放电控制信号，第1级的下拉控制信号输入端耦接到第2级的第二输出端；以及第2级的放电控制信号输入端接收初始的输入信号，第2级的输入端耦接到第1级的第二输出端，第2级的下拉控制信号输入端耦接到第3级的第二输出端。

特别的，第M级移位寄存器单元的其输出仅被配置向第M-1级单元提供下拉控制信号。

本申请还提供了一种显示器，包括像素矩阵，与所述像素矩阵耦接的数据驱动电路，以及与所述像素矩阵耦接的如前所述的栅极驱动电路。

特别的，所述显示器为TFT显示器，所述栅极驱动电路与所述像素矩阵形成在相同的基板上。

本申请还提供了一种产生显示器栅极驱动信号的方法，包括由显示器的栅极驱动模块中的移位寄存器中的每个单元执行以下操作，其中每个移位寄存器单元包括输入存储模块、存储提取模块、输出驱动模块和下拉维持模块；输入存储模块接收并存储输入信号；存储提取模块至少在时钟信号的影响下将所存储的输入信号传输到输出驱动模块；输出驱动模块在所述存储提取模块的控制下将所述输入信号传输到输出端；下拉和维持模块在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。

本申请所介绍的栅极驱动电路和显示器，避免了将用于驱动负载的输出晶体管直接连接到时钟信号，从而抑制了时钟馈通效应和动态功耗，能够大大减少电路的功耗和减少低电平维持阶段内部节点的电压波动；另一方面，只需用一个低电平就能完成低功耗的设计目标，减少了布线的复杂度和总体的电路面积。

以下将参照附图对本申请的示例性实施例的详细描述。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本申请的实施例，并且连同其说明一起用于解释本申请的原理。

图1所示为根据本申请一个实施例的移位寄存器单元电路示意图；

图2所示为图1所示的电路工作时序示意图；

图3所示为根据本申请一个实施例的移位寄存器单元电路示意图；

图4所示为根据本申请另一个实施例的移位寄存器单元电路示意图；

图5所示为图3或者图4所示电路的工作时序示意图；

图6所示为根据本申请一个实施例的栅极驱动电路示意图；

图7所示为根据本申请另一个实施例的栅极驱动电路示意图；

图8所示为图6所示的栅极驱动电路工作时序示意图；

图9所示为根据本申请一个实施例的显示器示意图；以及

图10所示为根据本申请一个实施例的产生栅极驱动信号的方法的流程图。

具体实施方式

以下将参照附图来详细描述本申请的各示例性实施例。应注意的是，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意的是，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

目前的栅极驱动电路大多采用1993年Thomson公司提出的GOA(Gate driver OnArray)结构，这种结构通过栅极电压的自举来获得用于驱动负载的输出晶体管的较大的过驱动电压，以提高电路的驱动能力。从那以后，各个机构在该结构的基础上进行了大量研究。由于当前主流的TFT技术只提供N型晶体管,在对例如GOA结构的输出节点进行充电时，需要用到电压自举技术。

然而，目前采用的电压自举电路的结构面临动态功耗和时钟馈通的问题，这些问题尤其是在蚀刻层阻挡(Etch Stop Layer，ESL)的工艺下会对电路性能造成很大影响。这是因为在当前栅极驱动电路中所采用的例如GOA结构的输出晶体管的第一极直接连接时钟信号，随着时钟信号的周期性变化以及输出晶体管的寄生电容的存在会导致动态功耗。在低电平维持阶段，由于时钟信号的周期性变化，电路内部节点的电压也会相应动的产生周期性的波动，从而产生时钟馈通的现象。另外，在传统的电路中需要采用两种不同的低电平，这是为了在低电平维持阶段，输出晶体管的第三极例如栅极的电压低于其第二级例如源极的电压，从而抑制输出晶体管的漏电功耗。但是低电压源数量的增加以及相应的布线安排都会增加电路的复杂度和面积。

因此，在保证电路驱动能力的基础上，抑制时钟馈通效应和减小动态功耗，是当前栅极驱动电路亟待解决的问题。

下面通过具体实施方式结合附图对本申请作进一步详细说明。

首先对本申请中用到的一些术语进行说明。在本申请中，晶体管可以是任何结构的晶体管，如场效应晶体管(FET，Field Effect Transistor)或者双极型晶体管(BJT，Bipolar Junction Transistor)。当晶体管为FET时，第一极指漏极，第二极指源极，第三极指栅极；当晶体管为BJT时，第一极指集电极，第二极指发射极，第三极指基极。显示装置中的晶体管可以是TFT器件。当晶体管作为开关使用时，其第一极和第二极可以互换。在本申请中，发光器件可以是有机发光二极管OLED，也可以是其他类型的发光器件。除特别说明外，本申请中所用的晶体管为N型场效应管或NPN型双极晶体管。

以下以场效应晶体管为例进行说明。当然，以双极型晶体管实施以下的方案也属于本申请所要求保护的内容。

图1所示为根据本申请一个实施例的移位寄存器单元电路的示意图。根据一个实施例，该电路包括输入存储模块11，存储提取模块12，输出驱动模块13和下拉和维持模块14。

根据一个实施例，输入存储模块11可以包括存储电容C1，耦接在C1第一端和信号输入端VI之间的开关S1，和耦接在C1的第二端和低电平VSS之间的开关S2。开关S1和S2的开启和关闭受输入端VI接收到的输入信号的控制。

根据一个实施例，存储提取模块12可以包括耦接在C1第一端Q1节点和输出驱动模块13之间的开关S3，以及耦接在C1第二端和输出驱动模块之间13的开关S4，开关控制端SW节点负责接收控制S3和S4开启和关闭的控制信号。根据一个实施例，这个控制信号可以是一个时钟信号如图2所示。

根据一个实施例，输出驱动模块13可以包括输出晶体管T1，其第一极耦接到高电平VDD，其第三极与开关S3在Q2点耦接，第二极耦接到输出端OUT。另外，输出端OUT与开关S4耦接如图2所示。

根据一个实施例，下拉和维持模块14可以包括晶体管T2和T3，晶体管T2的第一极耦接至输出晶体管T1的第三极，T3的第一极耦接至输出端OUT，T2和T3的第二极都耦接至低电平VSS，T2和T3第三极都耦接至产生下拉和维持控制信号的子模块141。

图2为图1所示电路的示例性工作时序图。根据一个实施例，可以将图1中电路的工作时序分为预充电阶段P1，上拉阶段P2，下拉阶段P3和低电平维持阶段P4，下面详细描述这四个阶段的工作过程。

(1)预充电阶段P1

在这个阶段内，输入端VI接收到的输入信号处在高电平，开关S1和S2开启，电容C1被充电。在这个过程中，控制端SW接收到的信号为低电平，开关S3和S4关闭，输出晶体管T1的第三极和Q2节点电压维持在低电平，T1关断，从而输出端OUT的电压处在低电平。

(2)上拉阶段P2

在这个阶段内，输入端VI接收到的输入信号变为低电平，开关S1和S2关闭，不再接收输入信号。控制端SW接收到的控制信号变为高电平，开关S3和S4开启，电容C1放电，Q1节点上的电压被传输到Q2节点，Q2节点电压升高，输出晶体管T1导通，对输出端OUT进行充电。由于电容C1的第一端Q1处于浮空状态，第二端与输出端OUT耦接，随着OUT节点电压的升至高电平，浮空的Q1节点的电压也会跟着抬升，Q2节点的电压也会抬升至高于高电平VDD的一个电压水平例如Vq，从而保证了输出端电压的上升速度，这种现象被称为电压自举。

(3)下拉阶段P3

在这个阶段内，控制端SW接收到的控制信号变为低电平，S3和S4关闭，输出晶体管T1关断，晶体管T2和T3的第三极接收到的下拉信号Dis在这个阶段变为高电平，输出端OUT和Q2节点被下拉至低电平VSS。在这个实施示例中，Q1节点在这一阶段并没有放电至低电平，而是下降到例如高电平VDD。这是因为，如图2所示，控制端SW接收到的控制信号是一个例如时钟信号，这个信号在这个阶段内处于低电平，因此Q1节点与Q2节点并没有相连，因此Q1节点的电压无法在这个阶段下降到VSS。但是由于输出端OUT电压已经下拉到了低电平，在电容耦合的作用下，Q1点的电压从Vq下降到了VDD。

(4)低电平维持阶段P4

在这个阶段内和这个阶段后，T2和T3的第三极接收到的低电平维持信号KLL在这个阶段变为高电平，将输出端OUT和Q2节点维持在低电平。在这个实施示例中，如图2所示，SW端的信号在这个阶段达到高电平，Q1节点在这一阶段内与Q2节点相连，并放电至低电平。如图2所示低电平维持信号KLL在P2和P3阶段是低电平，在其他阶段是高电平。当然,KLL信号还可以是其他形式的，只要确保其在P2阶段是低电平即可。

在本实施例中的电路，通过电容存储和传递电压，使得驱动负载的输出晶体管在第一极耦接到固定的正电压源VDD的情况下同样实现了电压自举，从而在保证电路速度的前提下，避免了传统结构中输出晶体管与时钟信号直接相连而导致的严重的动态功耗和时钟馈通效应。因此，这种结构可以大大减小电路的总体功耗，增强电路的稳定性。

在本实施例所介绍的电路中，开关控制端SW所接收到的信号很重要，图2中的电路主要是用来阐述开关电容自举电路结构的特征，并不局限于用时钟来作为在SW节点来控制开关S3和S4的信号。也就是说只要采用了存储提取模块这种方式，而不是将输出晶体管直接与高电平相连，并且控制存储提取模块的工作是受时钟信号影响的自举电路或者移位寄存器单元电路结构都是本申请所要求保护的范畴。至于采用什么样的电路来产生开关控制信号，根据不同的应用和需求，是可以有不同的变化的。以下我们将详细介绍一些实例。

图3所示为根据本申请一个实施例的一种移位寄存器单元电路。该电路可以包括输入存储模块31，存储提取模块32，输出驱动模块33，下拉模块34，低电平维持模块35。

根据一个实施例，输入存储模块31可以包括存储电容C1和晶体管T311和T312，晶体管T311的第一极和第三极都耦接到输入端VI1，第二极耦接到电容C1的第一端和节点Q1；晶体管T312的第一端耦接到电容C1的第二端，T312的第二极耦接到低电平VSS，T312的第三极耦接到输入端VI1。

根据一个实施例，存储提取模块32可以包括用于传递存储电压的晶体管T321和T322，晶体管T321的第一极耦接到电容C1的第一端和节点Q1，T322的第一极耦接到电容C1的第二端。晶体管T321和T322的第三极都耦接到节点SW，控制信号输入端SW被配置为接收控制晶体管T321和T322工作的控制信号。

根据一个实施例，存储提取模块32还可以包括晶体管T323和T324，T323的第一极和第三极都耦接到第一时钟信号输入端CLK1，T323的第二极耦接至T321和T322的第三极SW节点；T324的第一极耦接至T323的第二极，T324的第二极耦接至低电平VSS，第三极耦接至放电控制信号输入端VI0。

根据一个实施例，输出驱动模块33可以包括输出晶体管T331和输出晶体管T332。T331和T332的第一极都耦接到高电平VDD，第三极都耦接到T321的第二极和节点Q2。T331的第二极耦接到级联输出端COUT，T332的第二极耦接到信号输出端OUT。根据一个实施例，级联输出端COUT输出的信号不用于驱动负载，只用于输出给其他级的移位寄存器单元作为输入或控制之用。因此，根据一个实施例，输出晶体管T332的尺寸大于输出T331的尺寸。

根据一个实施例，下拉模块34可以包括Q2点的下拉管T341，COUT端的下拉管T342，和OUT端的下拉管T343，这三个晶体管的第二极都耦接到低电平VSS，第三极都耦接到下拉控制信号输入端VR1，区别在于T341的第一极耦接到Q2，T342的第一极耦接到COUT，T343的第一极耦接到OUT。

根据一个实施例，低电平维持模块35可以包括晶体管T351，T352和T353，它们的第二极都耦接到低电平VSS，第三极都耦接到第二时钟信号输入端CLK2，区别在于T351的第一极耦接到Q2节点，T352的第一极耦接到COUT，T353的第一极耦接到OUT。

图5所示为图3所示的根据本申请一个实施例的移位寄存器单元的示例性工作时序图。如图所示，可以将该移位寄存器单元的工作过程分为以下五个阶段：放电阶段P0，预充电阶段P1，上拉阶段P2，下拉阶段P3和低电平维持阶段P4，下面详细描述这五个阶段的工作过程。

(1)放电阶段P0

在这个阶段内，在输入信号端VI1接收到的输入为低电平，放电控制信号输入端VI0接收到的信号为高电平，T324晶体管被开启，将SW节点电压放电至低电平。这是为了确保在对存储电容C1充电的时候，T321和T322是关断的，因此导致输出晶体管被提前打开而造成逻辑混乱。

当然，这步放电操作也可以放到P1阶段进行，但这样做可能会存在着同时对SW节点充电和放电的情形，会增加漏电功耗。

(2)预充电阶段P1

在这个阶段内，输入信号端VI1所接收到的输入信号变为高电平，T311管和T312管开启，电容C1充电。在这个过程中，第一时钟信号输入端CLK1所接收到的第一时钟信号处在低电平，SW点继续保持在低电平，T321管和T322管关断。没有高电平传输到输出晶体管T331和T332的第三极，T331和T332处于关断状态。并且，第二时钟信号输入端CLK2所接收到的时钟信号处在高电平，Q2节点、输出端OUT、级联输出端COUT都被维持在低电平VSS。

(3)上拉阶段P2

在这个阶段内，输入信号端VI1接收到的输入信号变为低电平，晶体管T311和T312关断。第一时钟信号端CLK1接收到的时钟信号在这个阶段处在高电平，晶体管T323被开启，放电控制信号输入端VI0在这个阶段处在低电平，晶体管T324关断，从而SW节点电压从低电平变为高电平，开关晶体管T321和T322被开启，Q1节点上的电压被传输到Q2节点上。

随着Q2节点电压的升高，输出晶体管T331和T332被开启，对输出端OUT和级联输出端COUT进行充电。随着输出端OUT和级联输出端COUT电压的抬升至高电平，由于输出晶体管T331的寄生电容以及电容C1的存在，浮空的Q1节点和Q2节点的电压会因自举而抬升到高于高电平VDD的电压例如Vq。对于SW节点而言，晶体管T323导通将SW节点充电至高电平VDD，又由于Q1和Q2节点的电压抬升，使得SW节点的电压受电容耦合的影响被抬高至例如Vq。由图5可见，Q1节点、Q2节点和SW节点的电压都提高到高于VDD的例如电压Vq水平，这保证了开关晶体管T321和输出晶体管T331在这个阶段都是导通的，保证了输出晶体管T331的对输出端OUT充电速度。

根据一个实施例，由于晶体管T323的第一极和第三极都耦接至VDD，T323相当于一个二极管。因此，即便SW节点的电压达到高于VDD的水平，也不会发生倒灌的现象。

(4)下拉阶段P3

在这个阶段内，第一时钟信号输入端CLK1接收到的时钟信号下降到低电平，而下拉控制信号输入端VR1接收到的下拉控制信号处在高电平，晶体管T341，T342和T343被开启，将输出端OUT，级联输出端COUT，Q1节点和Q2节点进行放电至低电平。从图5可见，在这个实施示例中，SW节点的电压在这个阶段没有下拉至低电平而是下拉到一个低于高电平VDD而高于低电平VSS的电压水平例如Vx。这是由于SW节点的电压从低电平上升到高电平时，是晶体管T323对开关晶体管T321第三极充电和电容耦合的共同结果，而从高电平下降时，只有电容耦合的影响。

(5)低电平维持阶段P4

在这个阶段内和这个阶段后，第二时钟信号输入端CLK2接收到的第二时钟信号处在高电平，晶体管T351，T352和T353被开启。根据一个实施例，由于Q1点仍与Q2点相连，级联输出端COUT，输出端OUT，Q1节点和Q2节点都被维持在低电平VSS。

其中，第二时钟信号只要是一个与第一时钟信号不交叠的时钟信号即可。根据一个实施例，CLK1所接收到的第一时钟信号可以是三相的，因此第二时钟信号可以是图5中所示的彼此相差一个相位的CLK2或者CLK2’。

图3所示的实施例中的电路中控制开关晶体管T321和T322工作的SW节点处的电压可以被自举，可以让Q1点和Q2点更高效地连接在一起，保证自举的效果。相较于将输出晶体管的第一极直接连接至时钟信号的传统自举电路来说，本实施例中的电路避免了内部节点的时钟馈通效应和输出晶体管上因时钟信号引起的动态功耗。

图4所示为根据本申请一个实施例的一种移位寄存器单元电路。这种电路可以负载相对较小的应用场景。该电路可以包括输入存储模块41，存储提取模块42，输出驱动模块43，下拉模块44，低电平维持模块45。

根据一个实施例，输入存储模块41可以包括存储电容C1和晶体管T411和T412，晶体管T411的第一极和第三极都耦接到输入端VI1，第二极耦接到电容C1的第一端和节点Q1；晶体管T412的第一端耦接到电容C1的第二端，T412的第二极耦接到低电平VSS，T412的第三极耦接到输入端VI1。

根据一个实施例，存储提取模块42可以包括用于传递存储电压的晶体管T421和T422，晶体管T421的第一极耦接到电容C1的第一端和节点Q1，T422的第一极耦接到电容C1的第二端。晶体管T421和T422的第三极都耦接到节点SW，控制信号输入端SW被配置为接收控制晶体管T421和T422工作的控制信号。

根据一个实施例，存储提取模块42还可以包括晶体管T423和T424，T423的第一极和第三极都耦接到第一时钟信号输入端CLK1，T423的第二极耦接至T421和T422的第三极SW节点；T424的第一极耦接至T423的第二极，T424的第二极耦接至低电平VSS，第三极耦接至放电控制信号输入端VI0。

根据一个实施例，输出驱动模块43可以包括输出晶体管T431。T431的第一极耦接到高电平VDD，第三极耦接到T421的第二极和节点Q2。T431的第二极耦接到输出端OUT/COUT,这个输出信号既用于驱动负载又用于输出给其他级的移位寄存器单元作为输入或控制之用。

根据一个实施例，下拉模块44可以包括Q2点的下拉管T441和OUT/COUT端的下拉管T442，这两个晶体管的第二极都耦接到低电平VSS，第三极都耦接到下拉控制信号输入端VR1，区别在于T441的第一极耦接到Q2，而T442的第一极耦接到OUT/COUT。

根据一个实施例，低电平维持模块45可以包括晶体管T451和T452，它们的第二极都耦接到低电平VSS，第三极都耦接到第二时钟信号输入端CLK2，区别在于T451的第一极耦接到Q2节点，T452的第一极耦接到OUT/COUT。

图5所示为图4所示的根据本申请一个实施例的移位寄存器单元的示例性工作时序图。如图所示，可以将该移位寄存器单元的工作过程分为以下五个阶段：放电阶段P0，预充电阶段P1，上拉阶段P2，下拉阶段P3和低电平维持阶段P4，下面详细描述这五个阶段的工作过程。

(1)放电阶段P0

在这个阶段内，在输入信号端VI1接收到的输入为低电平，放电控制信号输入端VI0接收到的信号为高电平，T424晶体管被开启，将SW节点电压放电至低电平。这是为了确保在对存储电容C1充电的时候，T421和T422是关断的，因此导致输出晶体管被提前打开而造成逻辑混乱。

当然，这步放电操作也可以放到P1阶段进行，但这样做可能会存在着同时对SW节点充电和放电的情形，会增加漏电功耗。

(2)预充电阶段P1

在这个阶段内，输入信号端VI1所接收到的输入信号变为高电平，T411管和T412管开启，电容C1充电。在这个过程中，第一时钟信号输入端CLK1所接收到的第一时钟信号处在低电平，SW点继续保持在低电平，T421管和T422管关断。没有高电平传输到输出晶体管T431和T432的第三极，T431和T432处于关断状态。并且，第二时钟信号输入端CLK2所接收到的时钟信号处在高电平，Q2节点和输出端OUT/COUT都被维持在低电平VSS。

(3)上拉阶段P2

在这个阶段内，输入信号端VI1接收到的输入信号变为低电平，晶体管T411和T412关断。第一时钟信号端CLK1接收到的时钟信号在这个阶段处在高电平，晶体管T423被开启，放电控制信号输入端VI0在这个阶段处在低电平，晶体管T424关断，从而SW节点电压从低电平变为高电平，开关晶体管T421和T422被开启，Q1节点上的电压被传输到Q2节点上。

随着Q2节点电压的升高，输出晶体管T431被开启，对输出端OUT/COUT进行充电。随着输出端OUT/COUT电压的抬升至高电平，由于输出晶体管T431的寄生电容以及电容C1的存在，浮空的Q1节点和Q2节点的电压会因自举而抬升到高于高电平VDD的电压例如Vq。对于SW节点而言，晶体管T323导通将SW节点充电至高电平VDD，又由于Q1和Q2节点的电压抬升，使得SW节点的电压受电容耦合的影响被抬高至例如Vq。由图5可见，Q1节点、Q2节点和SW节点的电压都提高到高于VDD的例如电压Vq水平，这保证了开关晶体管T421和输出晶体管T431在这个阶段都是导通的，保证了输出晶体管T431对输出端OUT的充电速度。

根据一个实施例，由于晶体管T423的第一极和第三极都耦接至VDD，T423相当于一个二极管。因此，即便SW节点的电压达到高于VDD的水平，也不会发生倒灌的现象。

(4)下拉阶段P3

在这个阶段内，第一时钟信号输入端CLK1接收到的时钟信号下降到低电平，而下拉控制信号输入端VR1接收到的下拉控制信号处在高电平，晶体管T441和T442被开启，将输出端OUT/COUT、Q1节点和Q2节点进行放电至低电平。从图5可见，在这个实施示例中，SW节点的电压在这个阶段没有下拉至低电平而是下拉到了一个低于到电平VDD但高于低电平VSS的电压水平例如Vx。这是由于SW点的电压从低电平上升到高电平时，是晶体管T423对开关晶体管T421第三极充电和电容耦合的共同结果，而从高电平下降时，只有电容耦合的影响。

(5)低电平维持阶段P4

在这个阶段内和这个阶段后，第二时钟信号输入端CLK2接收到的第二时钟信号处在高电平，晶体管T451和T452被开启。根据一个实施例，由于Q1点仍与Q2点相连，输出端OUT/OUT，Q1节点和Q2节点都被维持在低电平VSS。

其中，第二时钟信号只要是一个与第一时钟信号不交叠的时钟信号即可。根据一个实施例，第一时钟信号输入端CLK1所接收到的第一时钟信号可以是三相的，因此第二时钟信号可以是图5中所示的彼此相差一个相位的CLK2或者CLK2’。

如图4所示的实施例提供了另一种移位寄存器单元电路方案，这个电路方案同样在SW节点产生稳定的控制信号，可以避免内部节点的时钟馈通效应和因与时钟信号相连而在输出晶体管上产生的动态功耗。相较于图3所示的电路，采用了更少的晶体管数量，电路结构更加简单，适合用于驱动负荷较小的情形。

图6所示为根据本申请一个实施例的显示器栅极驱动电路示意框图。该栅极驱动电路可以包括移位寄存器和多条信号线。其中，移位寄存器可以是由M个图3或图4所示的移位寄存器单元组成的，M可以是大于等于4的正整数。

根据一个实施例，该栅极驱动电路可以包括五条输入信号线：第一时钟信号CK1，第二时钟信号CK2，第三时钟信号CK3，第一初始脉冲信号STV0和第二初始脉冲信号STV1。当然还要提供正电压源VDD和负电压源VSS。

根据一个实施例，对于第一级移位寄存器单元来说，放电控制信号输入端VI0可以被配置为接收第一初始脉冲信号STV0，输入端VI1可以被配置为接收第二初始脉冲信号STV1，第一时钟信号输入端CLK1可以被配置为接收第一时钟信号CK1，第二时钟信号输入端CLK2可以被配置为接收第二时钟信号CK2，下拉控制信号输入端VR1可以被耦接至第二级移位寄存器单元的级联输出端C<2>。

根据一个实施例，对第二级移位寄存器单元来说，放电控制信号输入端VI0可以被配置为接收第二初始脉冲信号STV1，输入端VI1可以被配置为耦接到第一级移位寄存器单元的级联输出端C<1>，第一时钟信号输入端CLK1可以被配置为接收第二时钟信号CK2，第二时钟信号输入端CLK2可以被配置为接收第三时钟信号CK3，下拉控制信号输入端VR1可以被耦接至第三级移位寄存器单元的级联输出端C<3>。

根据一个实施例，对于第二级之后的移位寄存器单元来说，以第N级移位寄存器单元为例(N为大于等于3小于M-1的正整数)，放电控制信号端VI0可以耦接至第N-2级移位寄存器单元的级联输出端C<N-2>，输入端VI1可以耦接至第N-1级移位寄存器单元的级联输出端C<N-1>，下拉控制信号输入端VR1可以被耦接至第N+1级移位寄存器的级联输出端C<N+1>。

根据一个实施例，对于第N-1级的移位寄存器单元来说，第一时钟信号输入端CLK1可以被配置为接收第一时钟信号CK1,第二时钟信号输入端CLK2可以配置为接收第二时钟信号CK2；对于第N级的移位寄存器单元来说，第一时钟信号输入端CLK1可以被配置为接收第二时钟信号CK2，第二时钟信号输入端CLK2可以被配置为接收第三时钟信号CK3。当然，其他的组合方式也是可以的，只要相邻两级的移位寄存器单元的第一时钟信号输入端CLK1接收到的时钟信号相差至少一个相位，相邻两级的单元的第二时钟信号输入端CLK2接收到的时钟信号也至少相差一个相位即可。

对于除最后一级外的每级移位寄存器单元来说，采用下一级的级联输出信号作为下拉控制信号，并不需要等到下一级的级联输出信号完全输出才能实现下拉，只需要下一级级联输出信号出现例如上升沿即可触发下拉操作，因此上述连接方式完全可以满足各级的下拉操作需要。

根据一个实施例，最后一级移位寄存器单元例如第M级，可以不用于驱动负载，而只用于产生级联输出信号以提供给M-1级作为下拉控制信号。由于第M级的移位寄存器单元不需要驱动负载，因此可以不设置输出端OUT和驱动输出端OUT的电路，也可以不需要设置输出端OUT的下拉控制信号输出端VR和相应的下拉和维持晶体管。

图7所示为根据本申请另一个实施例的栅极驱动电路。与图6中所示的栅极驱动电路类似，该栅极驱动电路可以包括移位寄存器和多条信号线。其中，移位寄存器可以是由M个图3或图4所示的移位寄存器单元组成的，M可以是大于等于4的正整数。

与图6不同的是，根据一个实施例，对于第N-1级的移位寄存器单元来说，第一时钟信号输入端CLK1可以被配置为接收第一时钟信号CK1,第二时钟信号输入端CLK2可以配置为接收第三时钟信号CK3；对于第N级的移位寄存器单元来说，第一时钟信号输入端CLK1可以被配置为接收第二时钟信号CK2，第二时钟信号输入端CLK2可以被配置为接收第一时钟信号CK1。当然，其他的组合方式，只要相邻两级的移位寄存器单元的第一时钟信号输入端CLK1接收到的信号相差至少一个相位，相邻两级的移位寄存器单元的第二时钟信号输入端CLK2接收到的信号也至少相差一个相位即可。

图8所示为图6所示的栅极驱动电路的示例性时序波形图。可以看出，第一、第二和第三时钟CK1,CK2和CK3可以是一套三相时钟，彼此相差一个相位。

对于第一级的移位寄存器单元来说，在输入信号端的STV1到达高电平开始充电之前以及在CK1达到高电平之前，放电控制信号STV0先达到高电平，实现了对SW节点的放电操作，确保不会在充电阶段就开启开关晶体管T321和T322。

随后，STV1达到高电平，向C1充电，同时CK1处于低电平。

STV1变为低电平从而充电结束后，CK1到达高电平，存储电容C1中存储的输入信号被传输到输出晶体管T331和T332的第三极，并在输出端OUT产生第一级的栅极驱动信号O<1>。

类似的，对于第二级移位寄存器单元来说，第二时钟信号CK2达到高电平的时候，开关晶体管T321和T322被开启，在第二级的输出端得到输出信号O<2>。以此类推依次产生M-1个输出信号

这个实施例中，全局的布线只用到了一个正电压源和一个负电压源，减小了功耗和增强了电路的稳定性，在增强电路性能的同时，降低了版图布线耗费的面积。

图9所示为根据本申请一个实施例的一种显示器。该显示器可以包括栅极驱动电路91，数据驱动电路92，像素矩阵93，栅极驱动线94和数据驱动线95。这种显示器可以是液晶显示器，有机发光显示器，量子点发光显示器或电子纸显示器等。栅极驱动电路91产生扫描信号，并通过栅极驱动线94传递到像素矩阵93中，控制像素矩阵93逐行打开，以写入数据。而数据驱动电路92则产生每行所需的数据电压，通过数据驱动线95传递到像素矩阵内。本实施例中的栅极驱动电路可以包括本申请所提供的移位寄存器，如图6或图7所示。

图10所示为根据本申请一个实施例的产生栅极驱动信号方法的流程图。根据一个实施例，显示器的栅极驱动模块中的移位寄存器中包括多级移位寄存器单元，这个方法可以由除最后一级外的任一移位寄存器单元执行以下操作，其中每个移位寄存器单元包括输入存储模块、存储提取模块、输出驱动模块和下拉维持模块。

在步骤1002，输入存储模块接收并存储输入信号；

在步骤1004，存储提取模块至少在时钟信号的影响下将所存储的输入信号传输到输出驱动模块；

在步骤1006，输出驱动模块在所述存储提取模块的控制下将所述输入信号传输到输出端；

在步骤1008，下拉和维持模块在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。

虽然已经通过例子对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。

Claims (14)

1.一种移位寄存器单元电路，包括：

输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；

存储提取模块，被配置为至少在第一时钟信号的影响下从所述输入存储模块提取所述输入信号；

输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到第一输出端；以及

下拉和维持模块，被配置为在输出结束后将所述第一输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述第一输出端电压维持在低电平；

所述输入存储模块包括，存储电容被配置为存储所述输入信号，所述存储电容的第一端通过第一开关与所述输入端耦接，第二端通过第二开关与低电平耦接，所述第一开关和第二开关在所述输入信号的控制下开启或关闭。

2.如权利要求1所述的电路，其中

所述输出驱动模块包括，第一晶体管，所述第一晶体管包括与高电平耦接的第一极，以及与所述第一输出端和所述下拉和维持模块耦接的第二极，以及与所述存储提取模块耦接的第三极；

所述存储提取模块包括，耦接在所述存储电容第一端以及所述第一晶体管第三极之间的第三开关，以及耦接在所述存储电容第二端以及所述第一输出端之间的第四开关，其中所述第一时钟信号影响所述第三和第四开关的开关状态。

3.如权利要求2所述的电路，其中所述输出驱动模块还包括第二晶体管，所述第二晶体管的第一极耦接到高电平，第二极耦接到第二输出端，第三极耦接到所述第一晶体管的第三极，其中所述第一晶体管的尺寸大于所述第二晶体管的尺寸。

4.如权利要求3所述的电路，其中所述第一开关是第三晶体管，包括耦接到所述输入端的第一极和第三极，以及耦接到所述存储电容第一端的第二极；所述第二开关是第四晶体管，包括耦接到所述存储电容第二端的第一极，耦接到低电平的第二极，和耦接到所述输入端的第三极，当所述输入信号为高电平时，所述第一和第二开关开启，所述存储电容充电。

5.如权利要求4所述的电路，其中所述第三开关是第五晶体管，包括耦接到所述存储电容第一端的第一极，耦接到所述第一晶体管第三极的第二极，和耦接到第一时钟信号输入端的第三极；所述第四开关是第六晶体管，包括耦接到所述存储电容第二端的第一极，耦接到所述第一输出端的第二极，和耦接到第一时钟信号输入端的第三极；所述第一时钟信号在所述存储电容充电结束后达到高电平，所述第三和第四开关开启。

6.如权利要求5所述的电路，其中所述存储提取模块还包括第七晶体管和第八晶体管，第七晶体管的第一极和第三极耦接到所述第一时钟信号输入端，第二极耦接到所述第五晶体管和第六晶体管的第三极，第八晶体管的第一极耦接到所述第七晶体管的第二极，第二极耦接到低电平，第三极耦接到放电控制信号输入端，使得在所述存储电容充电期间所述第三和第四开关处于关闭状态。

7.如权利要求3所述的电路，其中所述下拉和维持模块包括第九晶体管和第十晶体管，其中所述第九晶体管包括耦接到所述第一晶体管第三极的第一极，耦接到低电平的第二极，以及耦接到下拉和维持控制信号输入端的第三极，所述第十晶体管包括耦接到所述第一输出端的第一极，耦接到低电平的第二端，以及耦接到下拉和维持控制信号输入端的第三极。

8.如权利要求3所述的电路，其中所述下拉和维持模块包括下拉子模块和维持子模块，其中

所述下拉子模块包括所述下拉子模块包括第十一和第十二晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到下拉控制信号输入端，其中第十一晶体管的第一极耦接到所述第一晶体管的第三极，第十二晶体管的第一极耦接到第一晶体管的第二极和所述第一输出端；

所述维持子模块包括第十四和第十五晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到第二时钟信号输入端，其中第十四晶体管的第一极耦接到第一晶体管的第三极，第十五晶体管的第一极耦接到第一晶体管的第二极和所述第一输出端。

9.如权利要求3至7任一所述的电路，其中所述下拉和维持模块包括下拉子模块和维持子模块；

所述下拉子模块包括第十一、第十二和第十三晶体管，该三个晶体管的第二极都耦接到低电平，第三极都耦接到一个下拉控制信号输入端，其中第十一晶体管的第一极耦接到所述第一晶体管和第二晶体管的第三极，第十二晶体管的第一极耦接到第一晶体管的第二极和所述第一输出端，第十三晶体管的第一极耦接到第二晶体管的第二极和所述第二输出端；

所述维持子模块包括第十四、第十五和第十六晶体管，该三个晶体管的第二极都耦接到低电平，第三极都耦接到第二时钟信号输入端，其中第十四晶体管的第一极耦接到第一晶体管和第二晶体管的第三极，第十五晶体管的第一极耦接到第一晶体管的第二极和所述第一输出端，第十六晶体管的第一极耦接到第二晶体管的第二极和第二输出端。

10.一种栅极驱动电路，包括移位寄存器，所述移位寄存器包括M个级连的单元，其中第1至M-1级所述单元包括如前述任一权利要求所述的电路，其中

第N级的输入端耦接到第N-1级的第二输出端，第N级的下拉控制信号端耦接到第N+1级的第二输出端，第N级的放电控制信号输入端耦接到第N-2级的第二输出端，其中M为大于等于4的正整数，N为小于等于M-1但不小于3的正整数；

其中第1级移位寄存器单元的输入端接收初始的输入信号，第1级的放电控制信号输入端接收初始的放电控制信号，第1级的下拉控制信号输入端耦接到第2级的第二输出端；以及第2级的放电控制信号输入端接收初始的输入信号，第2级的输入端耦接到第1级的第二输出端，第2级的下拉控制信号输入端耦接到第3级的第二输出端。

11.如权利要求10所述的栅极驱动电路，其中第M级移位寄存器单元具有如权利要求2所述的电路结构，其输出仅被配置向第M-1级单元提供下拉控制信号。

12.一种显示器，包括像素矩阵，与所述像素矩阵耦接的数据驱动电路，以及与所述像素矩阵耦接的如权利要求10或11所述的栅极驱动电路。

13.如权利要求12所述的显示器，其中所述显示器为TFT显示器，所述栅极驱动电路与所述像素矩阵形成在相同的基板上。

14.一种产生显示器栅极驱动信号的方法，包括显示器的栅极驱动中的移位寄存器中的每个单元执行以下操作，其中每个移位寄存器单元包括输入存储模块、存储提取模块、输出驱动模块和下拉维持模块，

输入存储模块接收并存储输入信号；

存储提取模块至少在时钟信号的影响下将所存储的输入信号传输到输出驱动模块；

输出驱动模块在所述存储提取模块的控制下将所述输入信号传输到移位寄存器单元的输出端；

下拉和维持模块在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。

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