CN107146570A - 移位寄存器单元、扫描驱动电路、阵列基板和显示装置 - Google Patents
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Abstract
本发明公开了一种移位寄存器单元、扫描驱动电路、阵列基板和显示装置，属于显示领域。该移位寄存器单元具有输入端和输出端，包括：分别连接输入端和第一节点的输入模块，用于在输入端处为有效电平时将第一节点处置为有效电平；分别连接输入端和第二节点的重置模块，用于在输入端处为有效电平时将第二节点处置为无效电平；分别连接第一节点和输出端的输出模块，用于在第一节点处为有效电平时利用时钟信号将输出端处置为有效电平；分别连接第一节点、输出端和第二节点的下拉模块，用于在第二节点处为有效电平时将第一节点处和输出端处置为无效电平。本发明可以解决现有GOA单元中下拉节点的电平转换容易对上拉节点的电平转换造成不良影响的问题。
Description
技术领域
本发明涉及显示领域，特别涉及一种移位寄存器单元、扫描驱动电路、阵列基板和显示装置。
背景技术
阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。
现有的GOA单元中，上拉节点(Pull Up)一般被设计为控制栅极驱动信号的输出，因而在需要输出栅极驱动信号时为有效电平；而下拉节点(Pull Down)一般被设计为控制上拉节点处和输出端处的电平的复位，因而需要在输出栅极驱动信号之前和之后为有效电平。可以看出，在输出栅极驱动信号之前，下拉节点需从有效电平转为无效电平，同时上拉节点需从无效电平转为有效电平，在此过程中下拉节点对上拉节点的电平复位作用显然会影响上拉节点的电平转换速度。而且，在工艺缺陷和器件性能劣化等因素的影响下，上拉节点的电平转换速度可能会进一步变慢，甚至可能出现上拉节点处达不到有效电平的情况，导致GOA单元输出异常，造成显示故障。
发明内容
本发明提供一种移位寄存器单元、扫描驱动电路、阵列基板和显示装置，可以解决现有GOA单元中下拉节点的电平转换容易对上拉节点的电平转换造成不良影响的问题。
第一方面，本发明提供了一种移位寄存器单元，所述移位寄存器单元具有输入端和输出端，所述移位寄存器单元包括：
分别连接所述输入端和第一节点的输入模块，用于在所述输入端处为有效电平时将所述第一节点处置为有效电平；
分别连接所述输入端和第二节点的重置模块，用于在所述输入端处为有效电平时将所述第二节点处置为无效电平；
分别连接所述第一节点和所述输出端的输出模块，用于在所述第一节点处为有效电平时利用时钟信号将所述输出端处置为有效电平；
分别连接所述第一节点、所述输出端和所述第二节点的下拉模块，用于在所述第二节点处为有效电平时将所述第一节点处和所述输出端处置为无效电平。
在一种可能的实现方式中，所述重置模块包括第一晶体管；所述第一晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述第二节点，另一个连接所述第二节点的无效电平。
在一种可能的实现方式中，所述移位寄存器单元还包括：
分别连接所述第一节点和所述第二节点的下拉控制模块，用于在所述第一节点处为有效电平时将所述第二节点处置为无效电平，在所述第一节点处为无效电平时利用时钟信号将所述第二节点处置为有效电平。
在一种可能的实现方式中，所述移位寄存器单元还具有复位端，所述移位寄存器单元还包括：
分别连接所述复位端、所述第一节点和所述输出端的复位模块，用于在所述复位端处为有效电平时将所述第一节点处和所述输出端处置为无效电平。
在一种可能的实现方式中，所述输入模块包括第二晶体管，所述输出模块包括第三晶体管和第一电容，所述复位模块包括第四晶体管和第五晶体管，所述下拉模块包括第六晶体管和第七晶体管，所述下拉控制模块包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管；其中，
所述第二晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端或者所述第一节点的有效电平，另一个连接所述第一节点；
所述第三晶体管的栅极连接所述第一节点，源极和漏极中的一个连接第一时钟信号线，另一个连接所述输出端；
所述第一电容的第一端连接所述第一节点，第二端连接所述输出端；
所述第四晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述第一节点，另一个连接所述第一节点的无效电平；
所述第五晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接所述输出端的无效电平；
所述第六晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一节点，另一个连接所述第一节点的无效电平；
所述第七晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述输出端，另一个连接所述输出端的无效电平；
所述第八晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点，另一个连接所述第二节点的无效电平；
所述第九晶体管的栅极连接第三节点，源极和漏极中的一个连接第二时钟信号线，另一个连接所述第二节点；
所述第十晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第三节点，另一个连接栅极关闭电压；
所述第十一晶体管的栅极连接第所述第二时钟信号线，源极和漏极中的一个连接所述第二时钟信号线，另一个连接所述第三节点；
其中，所述第一时钟信号和所述第二时钟信号分别用于加载正相时钟信号和反相时钟信号中的一个。
在一种可能的实现方式中，所述移位寄存器单元还包括：
第十二晶体管，所述第十二晶体管的栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述输出端，另一个连接所述输出端的无效电平。
在一种可能的实现方式中，所述移位寄存器单元还包括：
第十三晶体管，所述第十三晶体管的栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。
第二方面，本发明还提供了一种扫描驱动电路，所述扫描驱动电路包括多级上述任意一种的移位寄存器单元。
第三方面，本发明还提供了一种阵列基板，所述阵列基板包括上述任意一种的扫描驱动电路。
第四方面，本发明还提供了一种显示装置，所述显示装置包括上述任意一种的阵列基板。
由上述技术方案可知，基于重置模块的设置，本发明可以在输入模块将第一节点处置为有效电平的同时将第二节点处置为无效电平，从而能够减小下拉模块在将第一节点处置为有效电平的过程中所造成的阻碍，解决现有GOA单元中下拉节点的电平转换容易对上拉节点的电平转换造成不良影响的问题。相比于现有技术，本发明能够加快第一节点处的电平转换速度，有助于提升相关电路结构的响应速度和输出信号的稳定性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，这些附图的合理变型也都涵盖在本发明的保护范围中。
图1是本发明一个实施例提供的移位寄存器单元的结构框图；
图2是本发明又一实施例提供的移位寄存器单元的电路结构图；
图3是图2所示的移位寄存器单元的电路时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。
图1是本发明一个实施例提供的移位寄存器单元的结构框图。参见图1，本发明实施例的移位寄存器单元具有输入端IN和输出端OUT，包括：
分别连接输入端IN和第一节点PU的输入模块11，输入模块11用于在输入端IN处为有效电平时将第一节点PU处置为有效电平；
分别连接输入端IN和第二节点PD的重置模块12，重置模块12用于在输入端IN处为有效电平时将第二节点PD处置为无效电平；
分别连接第一节点PU和输出端OUT的输出模块13，输出模块13用于在第一节点PU处为有效电平时利用时钟信号将输出端OUT处置为有效电平；
分别连接第一节点PU、输出端OUT和第二节点PD的下拉模块14，下拉模块14用于在第二节点PD处为有效电平时将第一节点PU处和输出端OUT处置为无效电平。
需要说明的是，本文中的有效电平与无效电平分别指的是针对特定电路节点而言的两个不同的预先配置的电压范围(均以公共端电压为基准)。在一个示例中，所有电路节点的有效电平均为所在数字电路中的高电平。在又一示例中，所有电路节点的有效电平均为所在数字电路中的低电平。在又一示例中，输入端IN处的有效电平是所在数字电路中的低电平，而输出端OUT、第一节点PU和第二节点PD处的有效电平是所在数字电路中的高电平。当然，关于有效电平和无效电平的设置方式可以不仅限于以上示例。
可以看出，基于重置模块的设置，本发明实施例可以在输入模块将第一节点处置为有效电平的同时将第二节点处置为无效电平，从而能够减小下拉模块在将第一节点处置为有效电平的过程中所造成的阻碍，解决现有GOA单元中下拉节点的电平转换容易对上拉节点的电平转换造成不良影响的问题。相比于现有技术，本发明实施例能够加快第一节点处的电平转换速度，有助于提升相关电路结构的响应速度和输出信号的稳定性。
图2是本发明又一实施例提供的移位寄存器单元的电路结构图。参见图2，本实施例的移位寄存器单元包括输入模块11、重置模块12、输出模块13、下拉模块14(包括第一部分14a和第二部分14b)、下拉控制模块15、复位模块16(包括第一部分16a和第二部分16b)，以及第十二晶体管M12和第十三晶体管M13。接下来，将依次介绍每一部分的电路结构并进行相关说明。
如图2所示，输入模块11包括第二晶体管M2，第二晶体管M2的栅极连接输入端IN，源极和漏极中的一个连接输入端IN，另一个连接第一节点PU。需要说明的是，根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。如此，当输入端IN处为高电平时，第二晶体管M2在栅极的高电平作用下打开，将第一节点PU处上拉至高电平，实现上述在输入端IN处为有效电平时将第一节点PU处置为有效电平的功能。在一种可能的替代方式中，第二晶体管M2的源极和漏极中与输入端IN相连的一极可以改接第一节点的有效电平，同样可以实现上述功能。当然，输入模块11的电路结构可以不仅限于以上形式。
如图2所示，重置模块12包括第一晶体管M1；第一晶体管M1的栅极连接输入端IN，源极和漏极中的一个连接第二节点PD，另一个连接可提供第二节点PD的无效电平的无效电平电压线VSS。如此，当输入端IN处为高电平时，第一晶体管M1在栅极的高电平作用下打开，将第二节点PD处下拉至低电平，实现上述在输入端IN处为有效电平时将第二节点PD处置为无效电平的功能。当然，重置模块12的电路结构可以不仅限于以上形式。
如图2所示，输出模块13包括第三晶体管M3和第一电容C1，其中第三晶体管M3的栅极连接第一节点PU，源极和漏极中的一个连接第一时钟信号线CLK，另一个连接输出端OUT；第一电容C1的第一端连接第一节点PU，第二端连接输出端OUT。其中，作为本实施例的一种示例，第一时钟信号线CLK上和第二时钟信号线CLKB上可以分别加载正相时钟信号和反相时钟信号中的一个。如此，当第一节点PU处为高电平时，第三晶体管M3在栅极的高电平作用下打开，从而能够利用第一时钟信号线CLK上的高电平将输出端OUT处上拉至高电平，实现上述在第一节点PU处为有效电平时利用时钟信号将输出端OUT处置为有效电平的功能。当然，输出模块13的电路结构可以不仅限于以上形式。
如图2所示，下拉模块14括第六晶体管M6和第七晶体管M7，其中的第六晶体管M6的栅极连接第二节点PD，源极和漏极中的一个连接第一节点PU，另一个连接可提供第一节点PU的无效电平的无效电平电压线VSS；第七晶体管M7的栅极连接第二节点PD，源极和漏极中的一个连接输出端OUT，另一个连接可提供输出端OUT的无效电平的无效电平电压线VSS。如此，在第二节点PD处为高电平时，第六晶体管M6和第七晶体管M7在栅极的高电平作用下打开，从而能够将第一节点PU和输出端OUT处下拉至低电平，实现上述在第二节点PD处为有效电平时将第一节点PU处和输出端OUT处置为无效电平的功能。当然，下拉模块14的电路结构可以不仅限于以上形式。
如图2所示，本实施例的移位寄存器单元还包括分别连接第一节点PU和第二节点PD的下拉控制模块15，该下拉控制模块15用于在第一节点PU处为有效电平时将第二节点PD处置为无效电平，在第一节点PU处为无效电平时利用时钟信号将第二节点PD处置为有效电平。具体地，本实施例中的下拉控制模块15包括第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11。其中，第八晶体管M8的栅极连接第一节点PU，源极和漏极中的一个连接第二节点PD，另一个连接可提供第二节点PD的无效电平的无效电平电压线VSS。第九晶体管M9的栅极连接第三节点PN，源极和漏极中的一个连接第二时钟信号线CLKB，另一个连接第二节点PD。第十晶体管M10的栅极连接第一节点PU，源极和漏极中的一个连接第三节点PN，另一个连接可提供栅极关闭电压的无效电平电压线VSS。第十一晶体管M11的栅极连接第第二时钟信号线CLKB，源极和漏极中的一个连接第二时钟信号线CLKB，另一个连接第三节点PN。
如此，当第一节点PU处为高电平时，第八晶体管M8和第十晶体管M10在栅极的高电平作用下打开，将第二节点PD和第三节点PN处下拉至低电平。而当第一节点PU处为低电平时，第十一晶体管M11能够在每个时钟周期内第二时钟信号线CLKB为高电平的时段内打开，从而将第三节点PN上拉至高电平，使得第十一晶体管M11在栅极的高电平作用下打开，从而将第二节点PD处也上拉至高电平。可见，上述电路结构能够实现上述在第一节点PU处为有效电平时将第二节点PD处置为无效电平，在第一节点PU处为无效电平时利用时钟信号将第二节点PD处置为有效电平的功能。当然，下拉控制模块15的电路结构可以不仅限于以上形式。
如图2所示，本实施例中的移位寄存器单元还具有复位端RES，并且还包括分别连接复位端RES、第一节点PU和输出端OUT的复位模块16，该复位模块16用于在复位端RES处为有效电平时将第一节点PU处和输出端OUT处置为无效电平。具体地，本实施例中的复位模块16包括第四晶体管M4和第五晶体管M5，其中的第四晶体管M4的栅极连接复位端RES，源极和漏极中的一个连接第一节点PU，另一个连接可提供第一节点PU的无效电平的无效电平电压线VSS；第五晶体管M5的栅极连接复位端RES，源极和漏极中的一个连接输出端OUT，另一个连接可提供输出端OUT的无效电平的无效电平电压线VSS。如此，当复位端RES处为高电平时，第四晶体管M4和第五晶体管M5在栅极的高电平作用下打开，从而将第一节点PU和输出端OUT处下拉至低电平，实现上述在复位端RES处为有效电平时将第一节点PU处和输出端OUT处置为无效电平的功能。当然，复位模块16的电路结构可以不仅限于以上形式。
如图2所示，第十二晶体管M12的栅极连接第二时钟信号线CLKB，源极和漏极中的一个连接输出端OUT，另一个连接可提供输出端OUT的无效电平的无效电平电压线VSS。如此，当第二时钟信号线CLKB为高电平时，第十二晶体管M12在栅极的高电平作用下打开，从而将输出端OUT处下拉至低电平。第十二晶体管M12能够随着时钟周期释放输出端OUT处的噪声电压，帮助稳定输出端OUT处的电位。
如图2所示，第十三晶体管M13的栅极连接第二时钟信号线CLKB，源极和漏极中的一个连接输入端IN，另一个连接第一节点PU。如此，当第二时钟信号线CLKB为高电平时，第十三晶体管M13在栅极的高电平作用下打开，从而将输入端IN与第一节点PU彼此导通。第十三晶体管M13能够在输入端IN处为高电平时帮助输入模块11对第一节点PU处进行上拉，并能够随着时钟周期释放第一节点PU处的噪声电压，帮助稳定第一节点PU处的电位。
需要说明的是，图2中示出的晶体管均为N型晶体管，即可以通过相同制作工艺形成以降低制造成本。为了便于理解，本实施例中均是以全部晶体管均为N型晶体管，并且高电平作为有效电平、低电平作为无效电平为例进行说明的。当然，实施时在也可以采用低电平作为有效电平、高电平作为无效电平，和/或将部分或全部的N型晶体管变更为P型晶体管的设置。例如，可以在本实施例的基础上进行如下变更：将图2中的晶体管全部设置为P型晶体管，并将相关信号的高电平与低电平相互交换，例如使无效电平电压线VSS由输出低电平变更为输出高电平。容易理解的是，这样的变更会使得电路工作原理中的高电平变为低电平、低电平变为高电平，电位上拉变为电位下拉、电位下拉变为电位上拉，而电路工作原理的实质则保持不变。因此，变更后的电路结构、电路时序和电路工作原理可以比照上述实施例进行理解，在此不再赘述。
图3是图2所示的移位寄存器单元的电路时序图。参见图3，上述移位寄存器单元的工作阶段主要包括输入阶段I、输出阶段II和复位阶段III。参见图2和图3，上述移位寄存器单元的工作原理简述如下：
输入阶段I之前和复位阶段III之后，随着第二时钟信号线CLKB上高电平与低电平的周期性交替，第三节点PN处将会在第十一晶体管M11的周期性的上拉作用下被保持为高电平，而第二节点PD处则会在第九晶体管M9的上拉作用下被保持为与第二时钟信号线CLKB相同的波形。由此，第一节点PU处将会在第六晶体管M6的下拉作用和第十三晶体管M13的周期性下拉作用下被保持为低电平，输出端OUT处将会在第七晶体管M7的下拉作用和第十二晶体管M12的周期性下拉作用下被保持为低电平，即移位寄存器单元处于复位状态。
输入阶段I中，输入端IN处转为高电平，第一晶体管M1和第二晶体管M2打开，分别将第二节点PD处下拉至低电平、将第一节点PU处上拉至高电平。从而，第六晶体管M6和第七晶体管M7关闭，而第三晶体管M3、第八晶体管M8、第十晶体管M10打开，第三节点PN处被下拉至低电平，第九晶体管M9关闭。同时，第十二晶体管M12和第十三晶体管M13在第二时钟信号线CLKB上的高电平作用下打开，此时第十三晶体管M13帮助进行第一节点PU处的上拉。输出端OUT处在第三晶体管M3和第十二晶体管M12的下拉作用下保持为低电平。由此，第一电容C1的第一端处为第一节点PU处的高电平，第二端处为输出端OUT处的低电平，处于被充电的状态。
输出阶段II中，输入端IN处转为低电平，第二时钟信号线CLKB上为低电平，第一时钟信号线CLK上为高电平。在第一电容C1的电荷保持作用下，第一节点PU处会随着第一时钟信号线CLK上由低电平转为高电平的变化跳变至一电位更高的高电平上。这使得第三晶体管M3完全打开，快速完成输出端OUT处的电位上拉，即输出端OUT处开始进行栅极驱动信号的输出。
复位阶段III中：复位端RES处转为高电平，第二时钟信号线CLKB上为高电平，第一时钟信号线CLK上为低电平。复位端RES处的高电平作用下第四晶体管M4和第五晶体管M5打开，分别对第一节点PU和输出端OUT处进行电位下拉。由此，第八晶体管M8停止对第二节点PD处的电位下拉，第十晶体管M10停止对第三节点PN处的电位下拉。在第二时钟信号线CLKB上的高电平作用下，第十一晶体管M11打开而第三节点PN处被置为高电平，第九晶体管M9打开而第二节点PD处被置为高电平。在第二节点PD处的高电平作用下，第六晶体管M6和第七晶体管M7的打开会使得第一节点PU处和输出端GO处被置为低电平，即停止栅极驱动信号的输出。此后，移位寄存器单元将会一直处于复位状态，直到下一次输入阶段I的开始。
可以看出，如果失去第一晶体管M1在输入阶段I中对第二节点PD处的电位下拉作用，第二晶体管M2对第一节点PU处的电位上拉作用将会受到第六晶体管M6第一节点PU处的电位下拉作用的影响，造成第一节点PU处的电位上升速度和第二节点PD处的电位下降速度缓慢，甚至可能出现第一节点PU处在输入阶段I结束时还达不到所需要的高电平的情况，导致移位寄存器单元无法输出栅极驱动信号，即产生了工作异常。而由于存在有第一晶体管M1在输入阶段I中对第二节点PD处的电位下拉作用，第二节点PD处的电位将会被迅速置为低电平，而第二晶体管M2对第一节点PU处的电位上拉作用将几乎不会受到第六晶体管M6第一节点PU处的电位下拉作用的影响。因此，本发明实施例能够加快第一节点PU处的电平转换速度，有助于提升相关电路结构的响应速度和输出信号的稳定性。
在本发明实施例中需要说明的是，在上述第十三晶体管M13和上述第四晶体管M4均可以在复位阶段III中实现对第一节点PU处的下拉，因此在其他实现方式中还可以只保留其中的一个而去掉另一个，而上述移位寄存器单元的工作流程仍能正常进行。上述第五晶体管M5和上述第二晶体管M12均可以在复位阶段III中实现对输出端OUT处的下拉，但即使去掉其中的一个或两个，仍能由第七晶体管M7完成对输出端OUT处的下拉，因此在其他实现方式中可以去掉其中的一个或两个，而上述移位寄存器单元的工作流程仍能正常进行。
基于同样的发明构思，本发明的又一实施例提供了一种扫描驱动电路，该扫描驱动电路包括若干级的上述任意一种的移位寄存器单元。在每个栅极驱动电路中：除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端均与上一级移位寄存器单元的输出端相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端均与上一级移位寄存器单元的复位端相连。而且为了实现正确的信号时序，奇数级的移位寄存器单元所连接的第一时钟信号线是偶数级的移位寄存器单元所连接的第二时钟信号线，奇数级的移位寄存器单元所连接的第二时钟信号线是偶数级移位寄存器单元所连接的第一时钟信号线。即除第一级之外，任一级移位寄存器单元的时钟信号的连接方式与上一级移位寄存器单元的相反。基于移位寄存器单元所能取得的更优的电路性能，该扫描驱动电路也能取得更优的电路性能。
基于同样的发明构思，本发明的又一实施例提供了一种阵列基板，该阵列基板包括上述任意一种的移位寄存器单元或上述任意一种的扫描驱动电路。在一个示例中，该阵列基板在显示区域之外设置有若干个上述任意一种的扫描驱动电路。基于移位寄存器单元或扫描驱动电路所能取得的更优的电路性能，该阵列基板也能取得更优的性能。
基于同样的发明构思，本发明的又一实施例提供了一种显示装置，该显示装置包括上述任意一种的移位寄存器单元、上述任意一种的扫描驱动电路或上述任意一种的阵列基板。本发明实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。基于移位寄存器单元、扫描驱动电路或阵列基板所能取得的更优的性能，该显示装置也能取得更优的性能。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种移位寄存器单元，其特征在于，所述移位寄存器单元具有输入端和输出端，所述移位寄存器单元包括：
分别连接所述输入端和第一节点的输入模块，用于在所述输入端处为有效电平时将所述第一节点处置为有效电平；
分别连接所述输入端和第二节点的重置模块，用于在所述输入端处为有效电平时将所述第二节点处置为无效电平；
分别连接所述第一节点和所述输出端的输出模块，用于在所述第一节点处为有效电平时利用时钟信号将所述输出端处置为有效电平；
分别连接所述第一节点、所述输出端和所述第二节点的下拉模块，用于在所述第二节点处为有效电平时将所述第一节点处和所述输出端处置为无效电平。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述重置模块包括第一晶体管；所述第一晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述第二节点，另一个连接所述第二节点的无效电平。
3.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
分别连接所述第一节点和所述第二节点的下拉控制模块，用于在所述第一节点处为有效电平时将所述第二节点处置为无效电平，在所述第一节点处为无效电平时利用时钟信号将所述第二节点处置为有效电平。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元还具有复位端，所述移位寄存器单元还包括：
分别连接所述复位端、所述第一节点和所述输出端的复位模块，用于在所述复位端处为有效电平时将所述第一节点处和所述输出端处置为无效电平。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述输入模块包括第二晶体管，所述输出模块包括第三晶体管和第一电容，所述复位模块包括第四晶体管和第五晶体管，所述下拉模块包括第六晶体管和第七晶体管，所述下拉控制模块包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管；其中，
所述第二晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端或者所述第一节点的有效电平，另一个连接所述第一节点；
所述第三晶体管的栅极连接所述第一节点，源极和漏极中的一个连接第一时钟信号线，另一个连接所述输出端；
所述第一电容的第一端连接所述第一节点，第二端连接所述输出端；
所述第四晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述第一节点，另一个连接所述第一节点的无效电平；
所述第五晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接所述输出端的无效电平；
所述第六晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一节点，另一个连接所述第一节点的无效电平；
所述第七晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述输出端，另一个连接所述输出端的无效电平；
所述第八晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点，另一个连接所述第二节点的无效电平；
所述第九晶体管的栅极连接第三节点，源极和漏极中的一个连接第二时钟信号线，另一个连接所述第二节点；
所述第十晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第三节点，另一个连接栅极关闭电压；
所述第十一晶体管的栅极连接第所述第二时钟信号线，源极和漏极中的一个连接所述第二时钟信号线，另一个连接所述第三节点；
其中，所述第一时钟信号和所述第二时钟信号分别用于加载正相时钟信号和反相时钟信号中的一个。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
第十二晶体管，所述第十二晶体管的栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述输出端，另一个连接所述输出端的无效电平。
7.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
第十三晶体管，所述第十三晶体管的栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。
8.一种扫描驱动电路，其特征在于，包括多级如权利要求1至7中任一项所述的移位寄存器单元。
9.一种阵列基板，其特征在于，包括如权利要求8所述的扫描驱动电路。
10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。
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