CN107507553B - 移位寄存器单元及其驱动方法、阵列基板和显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、扫描驱动电路、阵列基板和显示装置，属于显示领域。该移位寄存器单元具有输入端和输出端，包括：分别连接输入端和第一节点的输入模块，用于在输入端处为有效电平时将第一节点处置为有效电平；分别连接输入端和第二节点的重置模块，用于在输入端处为有效电平时将第二节点处置为无效电平；分别连接第一节点和输出端的输出模块，用于在第一节点处为有效电平时利用时钟信号将输出端处置为有效电平；分别连接第一节点、输出端和第二节点的下拉模块，用于在第二节点处为有效电平时将第一节点处和输出端处置为无效电平。本发明可以解决现有GOA单元中下拉节点的电平转换容易对上拉节点的电平转换造成不良影响的问题。

Description

移位寄存器单元及其驱动方法、阵列基板和显示装置

技术领域

本发明涉及显示领域，特别涉及一种移位寄存器单元及其驱动方法、阵列基板和显示装置。

背景技术

阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。作为采用GOA技术的栅极驱动器的基本电路单元，移位寄存器单元可以在输入端所接信号和复位端所接信号的共同作用下输出栅极驱动信号。然而在目前的移位寄存器单元中，输入端所接信号可能会对由复位端所接信号触发的操作造成干扰，在晶体管存在零电压导通的情况时甚至会影响移位寄存器单元的正常工作。

发明内容

本发明提供一种移位寄存器单元及其驱动方法、阵列基板和显示装置，可以抑制移位寄存器单元的输入端所接信号对复位端所接信号造成的干扰。

第一方面，本发明提供了一种移位寄存器单元，所述移位寄存器单元所述移位寄存器单元包括输入端、输出端和复位端，还包括：

分别连接所述输入端和第一节点的输入模块，用于在所述输入端处为有效电平时将所述第一节点处置为有效电平；

分别连接所述输出端和第一节点的输出模块，用于在所述第一节点为有效电平时利用第一时钟信号将所述输出端处置为有效电平；

分别连接所述第一节点和第二节点的复位模块，用于在所述第二节点处为有效电平时将所述第一节点处置为无效电平；

分别连接所述第二节点、所述输入端和所述复位端的第一复位控制模块，用于在所述复位端处为有效电平时将所述第二节点处置为有效电平，并将所述输入端处置为无效电平；以及，

分别连接所述第二节点和所述输入端的第二复位控制模块，用于在所述输入端处为有效电平时将所述第二节点处置为无效电平。

在一种可能的实现方式中，所述第一复位控制模块包括：

分别连接所述复位端和第三节点的第一导通单元，用于在所述复位端处为有效电平时将所述复位端导通至所述第三节点；

分别连接所述第三节点、所述复位端和所述第二节点的第二导通单元，用于在所述第三节点处为所述复位端处的有效电平时将所述复位端导通至所述第二节点；以及，

分别连接所述复位端和所述输入端的复位单元，用于在所述复位端处为有效电平时将所述输入端处置为无效电平；

相应地，所述第二复位控制模块还与所述第三节点相连，所述第二复位控制模块还用于在所述输入端处为有效电平时将所述第三节点处置为所述复位端处的无效电平。

在一种可能的实现方式中，所述第一导通单元包括第一晶体管，所述第二导通单元包括第二晶体管，所述复位单元包括第三晶体管；其中，

所述第一晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述复位端，另一个连接所述第三节点；

所述第二晶体管的栅极连接所述第三节点，源极和漏极中的一个连接所述复位端，另一个连接所述第二节点；

所述第三晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输入端，另一个连接无效电平电压线。

在一种可能的实现方式中，所述第一复位控制模块还包括第一电容，

所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述第三节点。

在一种可能的实现方式中，所述第三节点与所述第二节点相连。

在一种可能的实现方式中，所述第二复位控制模块第四晶体管和第五晶体管；其中，

所述第四晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述第二节点，另一个连接无效电平电压线；

所述第五晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述第三节点，另一个连接无效电平电压线。

在一种可能的实现方式中，所述复位模块包括第六晶体管，

所述第六晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一节点，另一个连接无效电平电压线。

在一种可能的实现方式中，所述复位模块还包括第七晶体管，

所述第七晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

在一种可能的实现方式中，所述复位模块还包括第八晶体管，

所述第八晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述第一节点，另一个连接所述第一时钟信号或者无效电平电压线。

在一种可能的实现方式中，所述复位模块还包括第九晶体管，

所述第九晶体管的栅极连接所述复位端或者第二时钟信号，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线；

其中，所述第一时钟信号与所述第二时钟信号分别是正向时钟信号和反相时钟信号中的一个。

在一种可能的实现方式中，所述输入模块包括第十晶体管，

所述第十晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。

在一种可能的实现方式中，所述输出模块包括第十一晶体管和第二电容；其中，

所述第十一晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号，另一个连接所述输出端；

所述第二电容的第一端连接所述第一节点，所述第二电容的第二端连接所述输出端。

第二方面，本发明还提供了一种阵列基板，所述阵列基板包括上述任意一种的移位寄存器单元。

第三方面，本发明还提供了一种显示装置，所述显示装置包括上述任意一种的移位寄存器单元或者上述任意一种的阵列基板。

第四方面，本发明还提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元具有输入端、复位端和输出端，所述驱动方法包括：

在所述输入端处为有效电平时，将所述第一节点处置为有效电平，将所述第二节点处置为无效电平；

在所述第一节点为有效电平时，利用第一时钟信号将所述输出端处置为有效电平；

在所述复位端处为有效电平时，将所述第二节点处置为有效电平，并将所述输入端处置为无效电平；

在所述第二节点处为有效电平时将所述第一节点处置为无效电平。

由上述技术方案可知，基于复位模块、第一复位控制模块和第二复位控制模块的设置，本发明的移位寄存器单元能够在实现复位控制的基础上，在复位端处为有效电平的时段内避免输入端处的信号对第二节点造成影响，因而能够抑制输入端所接信号对复位端所接信号造成的干扰，有助于降低移位寄存器单元的输出噪声，提升产品的可靠性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，这些附图的合理变型也都涵盖在本发明的保护范围中。

图1是本发明一个实施例提供的移位寄存器单元的结构框图；

图2是本发明又一实施例提供的移位寄存器单元的局部电路结构图；

图3是本发明又一实施例提供的移位寄存器单元的电路结构图；

图4是图3所示的移位寄存器单元的电路时序图；

图5是本发明一个对比示例提供的移位寄存器单元的局部电路结构图；

图6是本发明一个实施例提供的移位寄存器单元的驱动方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。

图1是本发明一个实施例提供的移位寄存器单元的结构框图。参见图1，该移位寄存器单元包括输入端IN、复位端RES和输出端OUT，还包括：

分别连接输入端IN和第一节点PU的输入模块11，用于在输入端IN处为有效电平时将第一节点PU处置为有效电平；

分别连接输出端OUT和第一节点PU的输出模块12，用于在第一节点PU为有效电平时利用第一时钟信号将输出端OUT处置为有效电平；

分别连接第一节点PU和第二节点PD的复位模块13，用于在第二节点PD处为有效电平时将第一节点PU处置为无效电平；

分别连接第二节点PD、输入端IN和复位端RES的第一复位控制模块14，用于在复位端RES处为有效电平时将第二节点PD处置为有效电平，并将输入端IN处置为无效电平；以及，

分别连接第二节点PD和输入端IN的第二复位控制模块15，用于在输入端IN处为有效电平时将第二节点PD处置为无效电平。

需要说明的是，本文中的有效电平与无效电平分别指的是针对特定电路节点而言的两个不同的预先配置的电压范围(均以公共端电压为基准)。在一个示例中，所有电路节点的有效电平均为所在数字电路中的高电平。在又一示例中，所有电路节点的有效电平均为所在数字电路中的低电平。在又一示例中，输入端IN和复位端RES处的有效电平是所在数字电路中的低电平，而输出端OUT、第一节点PU和第二节点PD处的有效电平是所在数字电路中的高电平。当然，有效电平和无效电平的设置方式可以不仅限于以上示例。

应理解的是，第二节点PD处被置为有效电平的过程可以是由第一复位控制模块14在复位端RES处为有效电平时完成的，而同一时间内第一复位控制模块14还将输入端IN处置为无效电平，即可以将输入端IN处的噪声电压向提供无效电平的电路节点处释放。由此，输入端IN处的噪声电压将不会影响第二节点PD处的电平，使得第一节点PU处能顺利地被置为无效电平，避免输出端OUT处出现无法回到无效电平的异常情况。

可以看出，基于复位模块、第一复位控制模块和第二复位控制模块的设置，本发明实施例的移位寄存器单元能够在实现复位控制的基础上在复位端处为有效电平的时段内避免输入端处的信号对第二节点造成影响，因而能够抑制输入端所接信号对复位端所接信号造成的干扰，有助于降低移位寄存器单元的输出噪声，提升产品的可靠性。

图2是本发明又一实施例提供的移位寄存器单元的局部电路结构图，示出了移位寄存器单元中第一复位控制模块和第二复位控制模块的一种示例性的电路结构。参见图2，本实施例中的第一复位控制模块包括第一导通单元14a、第二导通单元14b和复位单元14c，其中：

第一导通单元14a分别连接复位端RES和第三节点PC，用于在复位端RES处为有效电平时将复位端RES导通至第三节点PC。图2中，第一导通单元14a以包括一个第一晶体管M1的结构作为示例，该第一晶体管M1的栅极连接复位端RES，源极和漏极中的一个连接复位端RES，另一个连接第三节点PC，从而能够在复位端RES处为作为有效电平的高电平时利用源漏电流形成复位端RES与第三节点PC之间的导通关系。需要说明的是，根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。

第二导通单元14b分别连接第三节点PC、复位端RES和第二节点PD，用于在第三节点PC处为复位端RES处的有效电平时将复位端RES导通至第二节点PD。图2中，第二导通单元14b以包括一个第二晶体管M2的结构作为示例，该第二晶体管M2的栅极连接第三节点PC，源极和漏极中的一个连接复位端RES，另一个连接第二节点PD，从而能够在第三节点PC处为作为有效电平的高电平时利用源漏电流形成复位端RES与第二节点PD之间的导通关系。

复位单元14c分别连接复位端RES和输入端IN，用于在复位端RES处为有效电平时将输入端IN处置为无效电平。图2中，复位单元14c以包括一个第三晶体管M3的结构作为示例，该第三晶体管M3的栅极连接复位端RES，源极和漏极中的一个连接输入端IN，另一个连接无效电平电压线VGL(低电平电压线)，从而能够在复位端RES处为作为有效电平的高电平时利用从输入端IN处流向无效电平电压线VGL的源漏电流将输入端IN处下拉至作为无效电平的低电平。

此外，图2中的第二复位控制模块包括第一部分15a和第二部分15b，并在分别连接第二节点PD和输入端IN的基础上还与第三节点PC相连。本实施例中，第二复位控制模块不仅用于在输入端IN处为有效电平时将第二节点PD处置为无效电平，还用于在输入端IN处为有效电平时将第三节点PC处置为复位端RES处的无效电平。图2中，第二复位控制模块的第一部分15a以包括一个第四晶体管M4的结构作为示例，该第四晶体管M4的栅极连接输入端IN，源极和漏极中的一个连接第二节点PD，另一个连接无效电平电压线VGL，从而能够在输入端IN处为作为有效电平的高电平时利用从第二节点PD处流向无效电平电压线VGL的源漏电流将第二节点PD下拉至作为无效电平的低电平。图2中，第二复位控制模块的第二部分15b以包括一个第五晶体管M5的结构作为示例，该第五晶体管M5的栅极连接输入端IN，源极和漏极中的一个连接第三节点PC，另一个连接无效电平电压线VGL，从而能够在输入端IN处为作为有效电平的高电平时利用从第三节点PC处流向无效电平电压线VGL的源漏电流将第三节点PC下拉至作为无效电平的低电平。

本实施例中，第二节点PD与第三节点PC相连，即第二节点PD的电平与第三节点PC的电平始终保持一致。基于此，在输入端IN处为有效电平而复位端RES处为无效电平的时段内，第二节点PD和第三节点PC会被第二复位控制模块的第一部分15a和第二部分15b置为无效电平，而图2中具有二极管连接方式的第一晶体管M1会使得复位端RES处的噪声电压能够藉由第一晶体管M1和第五晶体管M5的源漏电流释放到无效电平电压线VGL上。而在此后的输入端IN处为无效电平而复位端RES处为有效电平的时段内，第一导通单元14a和第二导通单元14b的作用下第二节点PD和第三节点PC能够被置为有效电平，同时复位单元14c能够将输出端IN处的噪声电压释放到无效电平电压线VGL上。由此，能避免输入端IN与复位端RES之间的相互干扰。

在一个变型示例中，第二节点PD与第三节点PC之间断开，即第二节点PD的电平与第三节点PC的电平保持彼此独立。基于此，在输入端IN处为有效电平而复位端RES处为无效电平的时段内，第二节点PD会被第二复位控制模块的第一部分15a置为无效电平，第三节点PC会被第二复位控制模块的第二部分15b置为无效电平，图2中具有二极管连接方式的第一晶体管M1会使得复位端RES处的噪声电压和第三节点PC处的噪声电压能够藉由第一晶体管M1和第五晶体管M5的源漏电流释放到无效电平电压线VGL上。在此后的输入端IN处为无效电平而复位端RES处为有效电平的时段内，第一导通单元14a的作用下第三节点PC处被置为有效电平，第二导通单元14b的作用下第二节点PD处被置为有效电平，同时复位单元14c能够将输出端IN处的噪声电压释放到无效电平电压线VGL上。由此，能够避免输入端IN与复位端RES之间的相互干扰。

可以看出，无论第二节点PD与第三节点PC之间是否相连，均能够避免输入端IN与复位端RES之间的相互干扰。而第二节点PD不与第三节点PC相连时，第二节点PD上的高电平电压不会通过具有二极管连接方式的第二晶体管M2释放到复位端RES处，能使得复位模块13的工作时间更长，更有利于维持第一节点PU处的电平的稳定性。

应理解的是，第二节点PD处被置为无效电平的过程可以是由第二复位控制模块15在输入端IN处为有效电平时完成的，而同一时间内第二复位控制模块14还将第三节点PC处置为无效电平，即可以将第三节点PC处的噪声电压向提供无效电平的电路节点处释放。由此，复位端RES处的噪声电压将不会影响第三节点PC处和第二节点PD处的电平，使得复位模块13能在输入模块11的工作时间内暂时停止将第一节点PU处置为无效电平，以避免第一节点PU处被置为无效电平而使得输出端OUT处无法正常输出有效电平的异常情况。

可以看出，基于上述第一导通单元、第二导通单元、复位单元和第二复位控制模块的设置，本实施例的移位寄存器单元能够在实现复位控制的基础上，在输入端为有效电平的时段内避免复位端处的信号对第二节点造成影响，因而能够抑制复位端所接信号对输入端所接信号造成的干扰。有助于进一步降低移位寄存器单元的输出噪声，提升产品的可靠性。

图3是本发明又一实施例提供的移位寄存器单元的电路结构图。参见图3，本实施例的移位寄存器单元相比于图2所示的结构而言，在第一复位控制模块中增加了第一电容C1，并且还示出了输入模块11、输出模块12和复位模块13的示例性的电路结构。

参见图3，输入模块11包括第十晶体管M10，该第十晶体管M10的栅极连接输入端IN，源极和漏极中的一个连接输入端IN，另一个连接第一节点PU，从而能够在输入端IN处为作为有效电平的高电平时利用从输入端IN处流向第一节点PU的源漏电流将第一节点PU处上拉至作为有效电平的高电平，实现上述在输入端IN处为有效电平时将第一节点PU处置为有效电平的功能。

参见图3，输出模块12包括第十一晶体管M11和第二电容C2，第十一晶体管M11的栅极连接第一节点PU，源极和漏极中的一个连接第一时钟信号CK1，另一个连接输出端OUT；第二电容C2的第一端连接第一节点PU，第二电容C2的第二端连接输出端OUT。其中，作为本实施例的一种示例，第一时钟信号线CK1上和第二时钟信号线CK2上可以分别加载正相时钟信号和反相时钟信号中的一个。如此，当第一节点PU处为高电平时，第十一晶体管M11在栅极的高电平作用下开启，从而能够利用第一时钟信号线CK1上的高电平将输出端OUT处上拉至高电平，实现上述在第一节点PU为有效电平时利用第一时钟信号将输出端OUT处置为有效电平的功能。当然，输出单元12的电路结构可以不仅限于以上形式。

参见图3，复位模块13包括第六晶体管M6，该第六晶体管M6的栅极连接第二节点PD，源极和漏极中的一个连接第一节点PU，另一个连接无效电平电压线VGL，从而能够在第二节点PD处为作为有效电平的高电平时利用从第一节点PU处流向无效电平电压线VGL的源漏电流将第一节点PU处下拉至作为无效电平的低电平，实现上述第二节点PD处为有效电平时将第一节点PU处置为无效电平的功能。

参见图3，复位模块13还包括一第七晶体管M7，该第七晶体管M7的栅极连接第二节点PD，源极和漏极中的一个连接输出端OUT，另一个连接无效电平电压线VGL，从而能够在第二节点PD处为作为有效电平的高电平时利用从输出端OUT处流向为低电平的无效电平电压线VGL的源漏电流将输出端OUT处下拉至作为无效电平的低电平，帮助进行输出端OUT处的复位。

参见图3，复位模块13还包括第八晶体管M8，该第八晶体管M8的栅极连接复位端RES，源极和漏极中的一个连接第一节点PU，另一个连接第一时钟信号CK1，从而能够在复位端RES处为作为有效电平的高电平时利用从第一节点PU处流向为低电平的第一时钟信号CK1的源漏电流将第一节点PU处下拉至作为无效电平的低电平，帮助完成第一节点PU处的复位。

参见图3，复位模块13还包括第九晶体管M9，该第九晶体管M9栅极连接第二时钟信号CK2，源极和漏极中的一个连接输出端OUT，另一个连接无效电平电压线VGL，从而能够在第二时钟信号CK2处为作为有效电平的高电平时利用从输出端OUT处流向无效电平电压线VGL的源漏电流将输出端OUT处下拉至作为无效电平的低电平，帮助完成输出端OUT处的复位，并随时钟周期周期性释放输出端OUT处的噪声电压，保持维持输出端OUT处的信号的稳定性。

图4是图3所示的移位寄存器单元的电路时序图。参见图4，上述移位寄存器单元的工作阶段主要包括输入阶段I、输出阶段II和复位阶段III。参见图3和图4，上述移位寄存器单元的工作原理简述如下：

输入阶段I中，输入端IN处转为高电平，第四晶体管M4、第五晶体管M5和第十晶体管M10开启，将第一节点PU处上拉至高电平，使得第十一晶体管M11开启，并将第二节点PD和第三节点PC处下拉为低电平。此时，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，输出端OUT处在第九晶体管M9开启的下拉作用下保持为低电平。由此，第二电容C2的第一端处为第一节点PU处的高电平，第二端处为输出端OUT处的低电平。而且，第一电容C1的第一端处为第二节点PD处的低电平，第二端处为第三节点PC处的低电平。

输出阶段II中，输入端IN处转为低电平，第一时钟信号CK1转为高电平。在第二电容C2的电荷保持作用下，第一节点PU处会随着第一时钟信号CK1由低电平转为高电平的变化跳变至一电位更高的高电平上。这使得第十一晶体管M11完全开启，快速完成输出端OUT处的电位上拉，即输出端OUT处开始进行栅极驱动信号的输出。

复位阶段III中，复位端RES处转为高电平，第一时钟信号CK1转为低电平，第二时钟信号CK2转为高电平，第一晶体管M1、第三晶体管M3、第七晶体管M7、第八晶体管M8和第九晶体管M9开启。第三节点PC处的电位随着第一晶体管M1的源漏电流的注入而逐渐上升，在第三节点PC处的电位上升到第二晶体管M2开启之前，第二晶体管M2尚未开启，因而第二节点PD处的电位会在第一电容C1的电荷保持作用下随着第三节点PC的电位上升而上升。在第二晶体管M2开启之后，第二节点PD处的电位会在第一电容C1的抬升和第二晶体管M2的源漏电流的共同作用下快速上升至高电平，继而使得第六晶体管M6和第七晶体管M7开启。在此过程中，第三晶体管M3会将输入端IN处保持为低电平，避免输入端IN处的噪声对上述过程造成影响。在第六晶体管M6和第八晶体管M8的共同作用下，第一节点PU被下拉至低电平；在第七晶体管M7和第九晶体管M9的共同作用下，输出端OUT处被下拉至低电平，完成移位寄存器单元的复位。

为了更清楚地体现本发明实施例的有益效果，图5是本发明一个对比示例提供的移位寄存器单元的局部电路结构图。参见图5，本对比示例在图3所示电路的基础上将第二复位控制模块15设置为仅包含上述第四晶体管M4的电路结构，而将第一复位控制模块14设置为仅包含一个栅极和漏极连接复位端RES、源极连接第二节点PD的第一晶体管M1。基于此，在上述输入阶段I中，复位端RES处的噪声电压可能通过第一晶体管M1对第二节点PD处的电位有上拉作用，容易意外地使第六晶体管M6开启而使得第一节点PU无法被上拉至高电平，导致输出阶段II中输出端OUT处不能输出高电平，产生输出异常。而且，在上述复位阶段III中，输入端IN处的噪声电压可能通过第四晶体管M4而对第二节点PD处的电位有下拉作用，容易使得第二节点PD无法达到至高电平，导致第一节点PU下拉不完全，而在复位阶段III之后造成输出端处的误输出。

而将图3和图4所示的实现方式与上述对比示例相比较后可以看出，本发明的实施例中输入端IN和复位端RES处的噪声电压能够得到抑制，从而使得上述异常状况的出现概率大大减小。即，基于上述第一导通单元、第二导通单元、复位单元、第一复位控制模块和第二复位控制模块的设置，本实施例的移位寄存器单元能够在实现复位控制的基础上，减小输入端与复位端之间的相互干扰，因而有助于进一步降低移位寄存器单元的输出噪声，提升产品的可靠性。

需要说明的是，图3中示出的晶体管均为N型晶体管，即可以通过相同制作工艺形成以降低制造成本。为了便于理解，本实施例中均是以全部晶体管均为N型晶体管，并且高电平作为有效电平、低电平作为无效电平为例进行说明的。当然，实施时在也可以采用低电平作为有效电平、高电平作为无效电平，和/或将部分或全部的N型晶体管变更为P型晶体管的设置。例如，可以在本实施例的基础上进行如下变更：将图3中的晶体管全部设置为P型晶体管，并将相关信号的高电平与低电平相互交换，例如使无效电平电压线VGL由输出低电平变更为输出高电平。容易理解的是，这样的变更会使得电路工作原理中的高电平变为低电平、低电平变为高电平，电位上拉变为电位下拉、电位下拉变为电位上拉，而电路工作原理的实质则保持不变。因此，变更后的电路结构、电路时序和电路工作原理可以比照上述实施例进行理解，在此不再赘述。

应理解的是，图3和图4所示的实施方式仅是示例性的，在具体应用场景中可以根据需要进行变形，而不脱离本发明实施例的技术构思。例如，在一种变形示例中，上述该第八晶体管M8的源极可以改接无效电平电压线VGL，而使得第八晶体管M8的功能和作用不变。再如，在一种变形示例中，第九晶体管M9的源极可以改接复位端RES，使得第九晶体管M9不会将第二时钟信号CK2上的噪声引入到输出端OUT处。

此外，关于第一电容C1的设置：如图3所示，第一电容C1的第一端连接第二节点PD，第一电容C1的第二端连接第三节点PC。基于第一电容C1的设置，在复位端RES处从低电平转为高电平的时刻开始，第三节点PC处的电位随着第一晶体管M1的源漏电流的注入而逐渐上升，在第三节点PC处的电位上升到第二晶体管M2开启之前，第二晶体管M2尚未开启，因而第二节点PD处的电位会在第一电容C1的电荷保持作用下随着第三节点PC的电位上升而上升。相比于未设置第一电容C1的情形来说，在第二晶体管M2恰好开启时第二节点PD处的电位得以抬升，使得第二节点PD处能更快地达到高电平，继而使第六晶体管M6和第七晶体管更早地开启，加快第一节点PU和输出端OUT处在复位阶段III开始时的复位速度。

基于同样的发明构思，本发明的又一实施例提供了一种扫描驱动电路，该扫描驱动电路包括若干级的上述任意一种的移位寄存器单元。在每个栅极驱动电路中：除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端均与上一级移位寄存器单元的输出端相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端均与上一级移位寄存器单元的复位端相连。而且为了实现正确的信号时序，奇数级的移位寄存器单元所连接的第一时钟信号是偶数级的移位寄存器单元所连接的第二时钟信号，奇数级的移位寄存器单元所连接的第二时钟信号是偶数级移位寄存器单元所连接的第一时钟信号。即除第一级之外，任一级移位寄存器单元的时钟信号的连接方式与上一级移位寄存器单元的相反。基于移位寄存器单元所能取得的有益效果，该扫描驱动电路也能取得相同或相应的有益效果。

基于同样的发明构思，本发明的又一实施例提供了一种阵列基板，该阵列基板包括上述任意一种的移位寄存器单元或至少一个上述任意一种的扫描驱动电路。在一个示例中，该阵列基板在显示区域之外设置有若干个上述任意一种的扫描驱动电路。基于移位寄存器单元或扫描驱动电路所能取得的有益效果，该阵列基板也能取得相同或相应的有益效果。

基于同样的发明构思，本发明的又一实施例提供了一种显示装置，该显示装置包括上述任意一种的移位寄存器单元、上述任意一种的扫描驱动电路或上述任意一种的阵列基板。本发明实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。基于移位寄存器单元、扫描驱动电路或阵列基板所能取得的有益效果能，该显示装置也能取得相同或相应的有益效果。

基于同样的发明构思，本发明的又一实施例提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元具有输入端、复位端和输出端，参见图6，所述驱动方法包括：

步骤101、在输入端处为有效电平时，将第一节点处置为有效电平，将第二节点处置为无效电平。

步骤102、在第一节点为有效电平时，利用第一时钟信号将输出端处置为有效电平。

步骤103、在复位端处为有效电平时，将第二节点处置为有效电平，并将输入端处置为无效电平。

步骤104、在第二节点处为有效电平时将第一节点处置为无效电平。

应理解的是，上述任意一种移位寄存器单元的工作过程均可以视作上述驱动方法的一种实现方式示例，因此上述各步骤的具体过程示例可以参见上文，在此不再赘述。

可以看出，本发明的移位寄存器单元的驱动方法能够在实现复位控制的基础上，在复位端处为有效电平的时段内避免输入端处的信号对第二节点造成影响，因而能够抑制输入端所接信号对复位端所接信号造成的干扰，有助于降低移位寄存器单元的输出噪声，提升产品的可靠性。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括输入端、输出端和复位端，还包括：

分别连接所述输入端和第一节点的输入模块，用于在所述输入端处为有效电平时将所述第一节点处置为有效电平；

分别连接所述输出端和第一节点的输出模块，用于在所述第一节点为有效电平时利用第一时钟信号将所述输出端处置为有效电平；

分别连接所述第一节点和第二节点的复位模块，用于在所述第二节点处为有效电平时将所述第一节点处置为无效电平；

分别连接所述第二节点、所述输入端和所述复位端的第一复位控制模块，用于在所述复位端处为有效电平时将所述第二节点处置为有效电平，并将所述输入端处置为无效电平；以及，

分别连接所述第二节点和所述输入端的第二复位控制模块，用于在所述输入端处为有效电平时将所述第二节点处置为无效电平。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一复位控制模块包括：

分别连接所述复位端和第三节点的第一导通单元，用于在所述复位端处为有效电平时将所述复位端导通至所述第三节点；

分别连接所述第三节点、所述复位端和所述第二节点的第二导通单元，用于在所述第三节点处为所述复位端处的有效电平时将所述复位端导通至所述第二节点；以及，

分别连接所述复位端和所述输入端的复位单元，用于在所述复位端处为有效电平时将所述输入端处置为无效电平；

相应地，所述第二复位控制模块还与所述第三节点相连，所述第二复位控制模块还用于在所述输入端处为有效电平时将所述第三节点处置为所述复位端处的无效电平。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一导通单元包括第一晶体管，所述第二导通单元包括第二晶体管，所述复位单元包括第三晶体管；其中，

所述第一晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述复位端，另一个连接所述第三节点；

所述第二晶体管的栅极连接所述第三节点，源极和漏极中的一个连接所述复位端，另一个连接所述第二节点；

所述第三晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输入端，另一个连接无效电平电压线。

4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一复位控制模块还包括第一电容，

所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述第三节点。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述第三节点与所述第二节点相连。

6.根据权利要求2至5中任一项所述的移位寄存器单元，其特征在于，所述第二复位控制模块第四晶体管和第五晶体管；其中，

所述第四晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述第二节点，另一个连接无效电平电压线；

所述第五晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述第三节点，另一个连接无效电平电压线。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第六晶体管，

所述第六晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一节点，另一个连接无效电平电压线。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述复位模块还包括第七晶体管，

所述第七晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

9.根据权利要求7所述的移位寄存器单元，其特征在于，所述复位模块还包括第八晶体管，

所述第八晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述第一节点，另一个连接所述第一时钟信号或者无效电平电压线。

10.根据权利要求7所述的移位寄存器单元，其特征在于，所述复位模块还包括第九晶体管，

所述第九晶体管的栅极连接所述复位端或者第二时钟信号，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线；

其中，所述第一时钟信号与所述第二时钟信号分别是正向时钟信号和反相时钟信号中的一个。

11.根据权利要求1至5和7至10中任一项所述的移位寄存器单元，其特征在于，所述输入模块包括第十晶体管，

所述第十晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。

12.根据权利要求1至5和7至10中任一项所述的移位寄存器单元，其特征在于，所述输出模块包括第十一晶体管和第二电容；其中，

所述第十一晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号，另一个连接所述输出端；

所述第二电容的第一端连接所述第一节点，所述第二电容的第二端连接所述输出端。

13.一种阵列基板，其特征在于，包括如权利要求1至12中任一项所述的移位寄存器单元。

14.一种显示装置，其特征在于，包括如权利要求1至12中任一项所述的移位寄存器单元，或者如权利要求13所述的阵列基板。

15.一种移位寄存器单元的驱动方法，所述移位寄存器单元具有输入端、复位端和输出端，其特征在于，所述驱动方法包括：

在所述输入端处为有效电平时，将第一节点处置为有效电平，将第二节点处置为无效电平；

在所述第一节点为有效电平时，利用第一时钟信号将所述输出端处置为有效电平；

在所述复位端处为有效电平时，将所述第二节点处置为有效电平，并将所述输入端处置为无效电平；

在所述第二节点处为有效电平时将所述第一节点处置为无效电平。