CN105632562B - 一种移位寄存器、栅极驱动电路、显示面板及显示装置 - Google Patents

一种移位寄存器、栅极驱动电路、显示面板及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路、显示面板及显示装置，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；通过上述五个模块的相互配合，使第一输出模块的驱动信号输出端输出用于输入对应的栅线中的扫描信号，使第二输出模块的级联信号输出端输出级联信号，并将该级联信号作为级联的其它级移位寄存器的输入信号端的信号，与现有的移位寄存器相比，由于用于级联的级联信号输出端与用于输出扫描信号的驱动信号输出端是不同的端，因此级联信号输出端的稳定性不会受驱动信号输出端的稳定性的影响，从而可以使由多个该移位寄存器级联形成的电路整体稳定性较好。

Description

一种移位寄存器、栅极驱动电路、显示面板及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路、显示面板及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号；并且各级移位寄存器的驱动信号输出端还分别对应连接下一级移位寄存器的输入信号端，以向下一级移位寄存器的提供输入信号。现有的移位寄存器中，一般输出晶体管的源极与时钟信号端相连，栅极分别与上拉节点以及电容的第一端相连，漏极分别与电容的第二端以及驱动信号输出端相连；当输出晶体管在上拉节点的控制下将时钟信号端的信号提供给驱动信号输出端以输出扫描信号时，由于电容耦合会导致驱动信号输出端输出的扫描信号有噪声影响，而有噪声的扫描信号又作为下一级移位寄存器的输入信号端的信号，逐级下来，导致整个栅极驱动电路的稳定性降低。
发明内容
本发明实施例提供了一种移位寄存器、栅极驱动电路、显示面板及显示装置，可以提高下一级移位寄存器的输入信号的稳定性，并且可以降低移位寄存器的功耗。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与参考信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述节点控制模块的第一端与所述第一节点相连，第二端与第二节点相连；所述节点控制模块用于控制所述第一节点的电位与所述第二节点的电位相反；
所述第一输出模块的第一端与第一时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与所述移位寄存器的驱动信号输出端相连；所述第一输出模块用于，在所述第一节点的控制下将所述第一时钟信号端的信号提供给所述驱动信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述第一时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与所述移位寄存器的级联信号输出端相连；所述第二输出模块用于，在所述第一节点的控制下将所述第一时钟信号端的信号提供给所述级联信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述级联信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点控制模块包括：第一节点控制子模块和第二节点控制子模块；其中，
所述第一节点控制子模块的第一端与所述参考信号端相连，第二端与所述第一节点相连，第三端与所述第二节点相连；所述第一节点控制子模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二节点控制子模块的第一端与第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述第二节点控制子模块用于仅在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述第二节点，在所述第二时钟信号端和所述第一节点的同时控制下使所述第二时钟信号端与所述第二节点之间断路，以及在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一节点控制子模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二节点控制子模块具体包括：第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管；其中，
所述第二开关晶体管的栅极和源极均与所述第二时钟信号端相连，漏极分别与所述第三开关晶体管的栅极、以及所述第四开关晶体管的漏极相连；
所述第三开关晶体管的源极与所述第二时钟信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连；
所述第五开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块具体包括：第六开关晶体管；其中，
所述第六开关晶体管的栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一复位模块具体包括：第七开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块具体包括：第八开关晶体管、第九开关晶体管和电容；其中，
所述第八开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述驱动信号输出端相连；
所述第九开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连；
所述电容连接于所述第一节点与所述驱动信号输出端之间。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块具体包括：第十开关晶体管和第十一开关晶体管；其中，
所述第十开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述级联信号输出端相连；
所述第十一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述级联信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：降噪模块；其中，
所述降噪模块的第一端与所述第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述降噪模块用于在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述降噪模块具体包括：第十二开关晶体管；其中，
所述第十二开关晶体管的栅极与所述第二时钟信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二复位模块具体包括：第十三开关晶体管；其中，
所述第十三开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第三复位模块；其中，
所述第三复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述级联信号输出端相连；所述第三复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述级联信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第三复位模块具体包括：第十四开关晶体管；其中，
所述第十四开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述级联信号输出端相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端相连；
除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器的级联信号输出端相连。
相应地，本发明实施例还提供了一种显示面板，包括多条栅线，还包括本发明实施例提供的上述栅极驱动电路；其中，
每一条栅线对应连接所述栅极驱动电路中的一个移位寄存器的驱动信号输出端。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板
本发明实施例提供的上述移位寄存器、栅极驱动电路、显示面板及显示装置，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；节点控制模块用于控制第一节点的电位与第二节点的电位相反；第一输出模块用于，在第一节点的控制下将第一时钟信号端的信号提供给驱动信号输出端，在第二节点的控制下将参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于，在第一节点的控制下将第一时钟信号端的信号提供给级联信号输出端，在第二节点的控制下将参考信号端的信号提供给级联信号输出端。通过上述五个模块的相互配合，使第一输出模块的驱动信号输出端输出用于输入对应的栅线中的扫描信号，使第二输出模块的级联信号输出端输出级联信号，并将该级联信号作为级联的其它级移位寄存器的输入信号端的信号，与现有的通过一个输出模块控制驱动信号输出端输出扫描信号，并将该扫描信号输入对应的栅线以及作为级联的其它级移位寄存器的输入信号端的信号的移位寄存器相比，由于用于级联的级联信号输出端与用于输出扫描信号的驱动信号输出端是不同的端，因此级联信号输出端的稳定性不会受驱动信号输出端的稳定性的影响，从而可以使由多个该移位寄存器级联形成的电路整体稳定性较好。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图之一；
图2为本发明实施例提供的移位寄存器的结构示意图之二；
图3a为本发明实施例提供的移位寄存器的具体结构示意图之一；
图3b为本发明实施例提供的移位寄存器的具体结构示意图之二；
图4a为本发明实施例提供的移位寄存器的具体结构示意图之三；
图4b为本发明实施例提供的移位寄存器的具体结构示意图之四；
图5a为图3b提供的移位寄存器的电路时序图；
图5b为图4b提供的移位寄存器的电路时序图；
图6为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示面板的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器，如图1所示，包括：输入模块1、第一复位模块2、节点控制模块3、第一输出模块4以及第二输出模块5；其中，
输入模块1的第一端与输入信号端Input相连，第二端与第一节点A相连；输入模块1用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点A；
第一复位模块2的第一端与复位信号端Reset相连，第二端与参考信号端VSS相连，第三端与第一节点A相连；第一复位模块2用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给第一节点A；
节点控制模块3的第一端与第一节点A相连，第二端与第二节点B相连；节点控制模块3用于控制第一节点A的电位与第二节点B的电位相反；
第一输出模块4的第一端与第一时钟信号端CK1相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连，第五端与该移位寄存器的驱动信号输出端Output1相连；第一输出模块4用于，在第一节点A的控制下将第一时钟信号端CK1的信号提供给驱动信号输出端Output1，在第二节点B的控制下将参考信号端VSS的信号提供给驱动信号输出端Output1，以及在第一节点A处于浮接状态时，保持第一节点A与驱动信号输出端Output1之间的电压差稳定；
第二输出模块5的第一端与第一时钟信号端CK1相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连，第五端与该移位寄存器的级联信号输出端Output2相连；第二输出模块5用于，在第一节点A的控制下将第一时钟信号端CK1的信号提供给级联信号输出端Output2，在第二节点B的控制下将参考信号端VSS的信号提供给级联信号输出端Output2。
本发明实施例提供的上述移位寄存器，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；节点控制模块用于控制第一节点的电位与第二节点的电位相反；第一输出模块用于，在第一节点的控制下将第一时钟信号端的信号提供给驱动信号输出端，在第二节点的控制下将参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于，在第一节点的控制下将第一时钟信号端的信号提供给级联信号输出端，在第二节点的控制下将参考信号端的信号提供给级联信号输出端。该移位寄存器通过上述五个模块的相互配合，使第一输出模块的驱动信号输出端输出用于输入对应的栅线中的扫描信号，使第二输出模块的级联信号输出端输出级联信号，并将该级联信号作为级联的其它级移位寄存器的输入信号端的信号，与现有的通过一个输出模块控制驱动信号输出端输出扫描信号，并将该扫描信号输入对应的栅线以及作为级联的其它级移位寄存器的输入信号端的信号的移位寄存器相比，由于用于级联的级联信号输出端与用于输出扫描信号的驱动信号输出端是不同的端，因此级联信号输出端的稳定性不会受驱动信号输出端的稳定性的影响，从而可以使由多个该移位寄存器级联形成的电路整体稳定性较好。
具体地，在本发明实施例提供的上述移位寄存器中，如图2所示，节点控制模块3包括：第一节点控制子模块31和第二节点控制子模块32；其中，
第一节点控制子模块31的第一端与参考信号端VSS相连，第二端与第一节点A相连，第三端与第二节点B相连；第一节点控制子模块31用于在第二节点B的控制下将参考信号端VSS的信号提供给第一节点A；
第二节点控制子模块32的第一端与第二时钟信号端CK2相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连；第二节点控制子模块32用于仅在第二时钟信号端CK2的控制下将第二时钟信号端CK2的信号提供给第二节点B，在第二时钟信号端CK2和第一节点A的同时控制下使第二时钟信号端CK2与第二节点B之间断路，以及在第一节点A的控制下将参考信号端VSS的信号提供给第二节点B。
需要说明的是，在本发明实施例提供的上述移位寄存器中，第一时钟信号端的信号与第二时钟信号端的信号周期相同，相位相反。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。
较佳地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一节点控制子模块31具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1的栅极与第二节点B相连，源极与参考信号端VSS相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图3b所示，第一开关晶体管M1可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a和图4b所示，第一开关晶体管M1也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第一开关晶体管在输入信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二节点控制子模块32具体可以包括：第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5；其中，
第二开关晶体管M2的栅极和源极均与第二时钟信号端CK2相连，漏极分别与第三开关晶体管M3的栅极、以及第四开关晶体管M4的漏极相连；
第三开关晶体管M3的源极与第二时钟信号端CK2相连，漏极与第二节点B相连；
第四开关晶体管M4的栅极与第一节点A相连，源极与参考信号端VSS相连；
第五开关晶体管M5的栅极与第一节点A相连，源极与参考信号端VSS相连，漏极与第二节点B相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图3b所示，第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a和图4b所示，第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第二开关晶体管在第二时钟信号端的控制下处于导通状态时，将第二时钟信号端的第二时钟信号提供给第三开关晶体管的栅极；当第三开关晶体管在第二时钟信号端的第二时钟信号的控制下处于导通状态时，将第二时钟信号端的第二时钟信号提供给第二节点；当第四开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第三开关晶体管的栅极；当第五开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第二节点。
在具体实施时，在本发明实施例提供的上述移位寄存器中，一般在工艺制备时第四开关晶体管的尺寸设置的比第二开关晶体管的尺寸大，这样设置使得当输入信号端为有效脉冲信号时，第四开关晶体管在第一节点的控制下将参考信号端的信号提供给第三开关晶体管的栅极的速率大于第二开关晶体管在第二时钟信号端的控制下将第二时钟信号提供给第三开关晶体管的栅极的速率，从而保证第三开关晶体管处于截止状态，进而保证导致第二节点的电位处于无效电位状态。较佳地，在本发明实施例提供的上述移位寄存器中，第四开关晶体管的尺寸与第二开关晶体管的尺寸的比例为2:1或4:1；当然，第四开关晶体管的尺寸与第二开关晶体管的尺寸需要根据实际情况进行设置，在此不作限定。
以上仅是举例说明移位寄存器中第二节点控制子模块的具体结构，在具体实施时，第二节点控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，输入模块1具体可以包括：第六开关晶体管M6；其中，
第六开关晶体管M6的栅极和源极均与输入信号端Input相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图3b所示，第六开关晶体管M6可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a和图4b所示，第六开关晶体管M6可以为P型开关晶体管；，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第一开关晶体管在输入信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一复位模块2具体可以包括：第七开关晶体管M7；其中，
第七开关晶体管M7的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第七开关晶体管M7可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。如图3a和图3b所示，当第七开关晶体管M7为N型开关晶体管时，复位信号端Reset为高电位时，第七开关晶体管M7处于导通状态，并将参考信号端VSS的信号提供给第一节点A；如图4a和图4b所示，当第七开关晶体管M7为P型开关晶体管时，复位信号端Reset为低电位时，第七开关晶体管M7处于导通状态，并将参考信号端VSS的信号提供给第一节点A。
以上仅是举例说明移位寄存器中第一复位模块的具体结构，在具体实施时，第一复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一输出模块4具体可以包括：第八开关晶体管M8、第九开关晶体管M9和电容C；其中，
第八开关晶体管M8的栅极与第一节点A相连，源极与第一时钟信号端CK1相连，漏极与驱动信号输出端Output1相连；
第九开关晶体管M9的栅极与第二节点B相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output1相连；
电容C连接于第一节点A与驱动信号输出端Output1之间。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图3b所示，第八开关晶体管M8和第九开关晶体管M9可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a和图4b所示，第八开关晶体管M8和第九开关晶体管M9可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第八开关晶体管在第一节点的控制下处于导通状态时，将第一时钟信号端的信号提供给驱动信号输出端；当第九开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给驱动信号输出端；当第一节点处于浮接状态时，由于电容的自举作用可以保持电容两端的电压差稳定，即保持第一节点与驱动信号输出端之间的电压差稳定。
以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二输出模块5具体包括：第十开关晶体管M10和第十一开关晶体管M11；其中，
第十开关晶体管M10的栅极与第一节点A相连，源极与第一时钟信号端CK1相连，漏极与级联信号输出端Output2相连；
第十一开关晶体管M11的栅极与第二节点B相连，源极与参考信号端VSS相连，漏极与级联信号输出端Output2相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图3b所示，第十开关晶体管M10和第十一开关晶体管M11可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a和图4b所示，第十开关晶体管M10和第十一开关晶体管M11可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十开关晶体管在第一节点的控制下处于导通状态时，将第一时钟信号端的信号提供给级联信号输出端；当第十一开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给级联信号输出端。
以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
进一步地，在具体实施时，为了进一步保证驱动信号输出端Output1的电位处于稳定状态，在本发明实施例提供的上述移位寄存器中，如图2所示，还可以包括：降噪模块6；其中，
降噪模块6的第一端与第二时钟信号端CK2相连，第二端与参考信号端VSS相连，第三端与驱动信号输出端Output1相连；降噪模块6用于在第二时钟信号端CK2的控制下将参考信号端VSS的信号提供给驱动信号输出端Output1。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b和图4b所示，降噪模块6具体可以包括：第十二开关晶体管M12；其中，
第十二开关晶体管M12的栅极与第二时钟信号端CK2相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output1相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3b所示，第十二开关晶体管M12可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4b所示，第十二开关晶体管M12可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十二开关晶体管在第二时钟信号端的控制下处于导通状态时，将参考信号端的信号提供给驱动信号输出端。
以上仅是举例说明移位寄存器中降噪模块的具体结构，在具体实施时，降噪模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
进一步地，在具体实施时，当驱动信号输出端Output1输出完成后，为了进一步保证驱动信号输出端Output1的电位能够及时的输出与输入信号端Input的有效脉冲信号电位相反的扫描信号，在本发明实施例提供的上述移位寄存器中，如图2所示，还可以可以包括：第二复位模块7；其中，
第二复位模块7的第一端与复位信号端Reset相连，第二端与参考信号端VSS相连，第三端与驱动信号输出端Output1相连；第二复位模块7用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给驱动信号输出端Output1。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b和图4b所示，第二复位模块7具体可以包括：第十三开关晶体管M13；其中，
第十三开关晶体管M13的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output1相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b和图4b所示，第十三开关晶体管M13可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。如图3b所示，当第十三开关晶体管M13为N型开关晶体管时，复位信号端Reset为高电位时，第十三开关晶体管M13处于导通状态，并将参考信号端VSS的信号提供给驱动信号输出端Output1；如图4b所示，当第十三开关晶体管M13为P型开关晶体管时，复位信号端Reset为低电位时，第十三开关晶体管M13处于导通状态，并将参考信号端VSS的信号提供给驱动信号输出端Output1。
以上仅是举例说明移位寄存器中第二复位模块的具体结构，在具体实施时，第二复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
进一步地，在具体实施时，当级联信号输出端Output2输出完成后，为了进一步保证级联信号输出端Output2的电位能够及时的输出与输入信号端Input的有效脉冲信号电位相反的信号，在本发明实施例提供的上述移位寄存器中，如图2所示，还可以包括：第三复位模块8；其中，
第三复位模块8的第一端与复位信号端Reset相连，第二端与参考信号端VSS相连，第三端与级联信号输出端Output2相连；第三复位模块8用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给级联信号输出端Output2。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b和图4b所示，第三复位模块8具体可以包括：第十四开关晶体管M14；其中，
第十四开关晶体管M14的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与级联信号输出端Output2相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b和图4b所示，第十四开关晶体管M14可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。如图3b所示，当第十四开关晶体管M14为N型开关晶体管时，复位信号端Reset为高电位时，第十四开关晶体管M14处于导通状态，并将参考信号端VSS的信号提供给级联信号输出端Output2；如图4b所示，当第十四开关晶体管M14为P型开关晶体管时，复位信号端Reset为低电位时，第十四开关晶体管M14处于导通状态，并将参考信号端VSS的信号提供给级联信号输出端Output2。
以上仅是举例说明移位寄存器中第三复位模块的具体结构，在具体实施时，第三复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了降低制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，所有开关晶体管均可以为N型开关晶体管；或者，如图4a和图4b所示，所有开关晶体管均可以为P型开关晶体管，在此不作限定。
进一步的，在具体实施时，在本发明实施例提供的上述移位寄存器中，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。
需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
实施例一、
以图3b所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图3b所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；参考信号端VSS的电位为低电位，对应的输入输出时序图如图5a所示，具体地，选取如图5a所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5五个阶段。
在第一阶段T1，Input＝1，Reset＝0，CK1＝0，CK2＝1。
由于Reset＝0，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于Input＝1，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均导通，电容C开始充电；由于第四开关晶体管M4导通并将参考信号端VSS的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均截止；由于第八开关晶体管M8导通并将第一时钟信号端CK1的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位的扫描信号；由于CK2＝1，因此第十二开关晶体管M12导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output1，进一步保证驱动信号输出端Output1稳定输出低电位的扫描信号；由于第十开关晶体管M10导通并将第一时钟信号端CK1的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位的级联信号。
在第二阶段T2，Input＝0，Reset＝0，CK1＝1，CK2＝0。
由于Input＝0，因此第六开关晶体管M6截止；由于Reset＝0，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2＝0，因此第二开关晶体管M2、第三开关晶体管M3和第十二开关晶体管M12均截止；因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用，为了维持电容C两端的电压差稳定，因此第一节点A的电位保持为高电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均导通；由于第四开关晶体管M4导通并将参考信号端VSS的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均截止；由于第八开关晶体管M8导通并将第一时钟信号端CK1的高电位的信号提供给驱动信号输出端Output1，由于电容C的自举作用，为了保持电容C两端的电压差的稳定，第一节点A的电位被缓慢拉高，以进一步保证第八开关晶体管M8导通并将第一时钟信号端CK1的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位的扫描信号；由于第十开关晶体管M10导通并将第一时钟信号端CK1的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位的级联信号。
在第三阶段T3，Input＝0，Reset＝1，CK1＝0，CK2＝1。
由于Input＝0，因此第六开关晶体管M6截止；由于Reset＝1，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第七开关晶体管M7导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均截止；由于CK2＝1，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给第一节点A，进一步保证第一节点A的电位为低电位；由于第九开关晶体管M9导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位的扫描信号；由于第十二开关晶体管M12导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output1，进一步保证了驱动信号输出端Output1稳定输出低电位的扫描信号；由于第十三开关晶体管M13导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output1，进一步及时保证了驱动信号输出端Output1输出低电位的扫描信号；由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位的级联信号；由于第十四开关晶体管M14导通并将参考信号端VSS的低电位的信号提供给级联信号输出端Output2，进一步及时保证级联信号输出端Output2输出低电位的级联信号。
在第四阶段T4，Input＝0，Reset＝0，CK1＝1，CK2＝0。
由于Input＝0，因此第六开关晶体管M6截止；由于Reset＝0，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2＝0，因此第二开关晶体管M2、第三开关晶体管M3和第十二开关晶体管M12均截止；因此第二节点B保持为高电位，以保证第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均截止；由于第九开关晶体管M9导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位的扫描信号；由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位的级联信号。
在第五阶段T5，Input＝0，Reset＝0，CK1＝0，CK2＝1。
由于Input＝0，因此第六开关晶体管M6截止；由于Reset＝0，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2＝1，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均截止；由于第九开关晶体管M9导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位的扫描信号；由于第十二开关晶体管M12导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output1，进一步保证了驱动信号输出端Output1稳定输出低电位的扫描信号；由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位的级联信号。
在本发明实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，直至下一帧开始。
实施例二、
以图4b所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图4b所示的移位寄存器中，所有开关晶体管均为P型开关晶体管，各P型开关晶体管在低电位作用下导通，在高电位作用下截止；参考信号端VSS的电位为高电位，对应的输入输出时序图如图5b所示，具体地，选取如图5b所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5五个阶段。
在第一阶段T1，Input＝0，Reset＝1，CK1＝1，CK2＝0。
由于Reset＝1，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于Input＝0，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均导通，电容C开始充电；由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均截止；由于第八开关晶体管M8导通并将第一时钟信号端CK1的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位的扫描信号；由于CK2＝0，因此第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output1，进一步保证驱动信号输出端Output1稳定输出高电位的扫描信号；由于第十开关晶体管M10导通并将第一时钟信号端CK1的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位的级联信号。
在第二阶段T2，Input＝1，Reset＝1，CK1＝0，CK2＝1。
由于Input＝1，因此第六开关晶体管M6截止；由于Reset＝1，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2＝1，因此第二开关晶体管M2、第三开关晶体管M3和第十二开关晶体管M12均截止；因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用，为了维持电容C两端的电压差稳定，因此第一节点A的电位保持为低电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均导通；由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均截止；由于第八开关晶体管M8导通并将第一时钟信号端CK1的低电位的信号提供给驱动信号输出端Output1，由于电容C的自举作用，为了保持电容C两端的电压差的稳定，第一节点A的电位被缓慢拉低，以进一步保证第八开关晶体管M8导通并将第一时钟信号端CK1的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位的扫描信号；由于第十开关晶体管M10导通并将第一时钟信号端CK1的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位的级联信号。
在第三阶段T3，Input＝1，Reset＝0，CK1＝1，CK2＝0。
由于Input＝1，因此第六开关晶体管M6截止；由于Reset＝0，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第七开关晶体管M7导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均截止；由于CK2＝0，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给第一节点A，进一步保证第一节点A的电位为高电位；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位的扫描信号；由于第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output1，进一步保证了驱动信号输出端Output1稳定输出高电位的扫描信号；由于第十三开关晶体管M13导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output1，进一步及时保证了驱动信号输出端Output1输出高电位的扫描信号；由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位的级联信号；由于第十四开关晶体管M14导通并将参考信号端VSS的高电位的信号提供给级联信号输出端Output2，进一步及时保证级联信号输出端Output2输出高电位的级联信号。
在第四阶段T4，Input＝1，Reset＝1，CK1＝0，CK2＝1。
由于Input＝1，因此第六开关晶体管M6截止；由于Reset＝1，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2＝1，因此第二开关晶体管M2、第三开关晶体管M3和第十二开关晶体管M12均截止；因此第二节点B保持为低电位，以保证第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均截止；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位的扫描信号；由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位的级联信号。
在第五阶段T5，Input＝1，Reset＝1，CK1＝1，CK2＝0。
由于Input＝1，因此第六开关晶体管M6截止；由于Reset＝1，因此第七开关晶体管M7、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于CK2＝0，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1、第九开关晶体管M9和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5、第八开关晶体管M8和第十开关晶体管M10均截止；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位的扫描信号；由于第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output1，进一步保证了驱动信号输出端Output1稳定输出高电位的扫描信号；由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位的级联信号。
在本发明实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，直至下一帧开始。
本发明实施例提供的上述移位寄存器，将驱动信号输出端与级联信号输出端设置为不同的端。与现有技术中利用驱动信号输出端复用为级联信号输出端相比，由于级联信号输出端不与电容相连，因此可以避免电容耦合噪声对级联信号的影响，使输出的级联信号更稳定，当将该级联信号作为级联的其它级移位寄存器的输入信号端的信号时，可以提高级联的其它级移位寄存器的输入信号端的信号稳定性，进而可以提高移位寄存器的输出的稳定性。
并且由于现有的移位寄存器中，驱动信号输出端输出的扫描信号不仅用于输入对应的栅线，同时还作为级联的其它级移位寄存器的输入信号端的信号，因此输出晶体管即第八开关晶体管的尺寸一般被设计的相对较大，导致该输出晶体管产生的寄生电容较大，并且该输出晶体管的源极连接的时钟信号端存在频繁的高低电位切换，由于输出晶体管的寄生电容的耦合效应，导致该寄生电容频繁的被充放电，从而使该输出晶体管造成大量的功耗损失，进而导致移位寄存器的功耗的增加。本发明实施例提供的上述移位寄存器中的第八开关晶体管仅用于控制输出扫描信号，由于第十开关晶体管仅用于控制输出级联信号，因此可以将现有尺寸较大的输出晶体管设置成尺寸相对较小的第八开关晶体管和第十开关晶体管，从而使第八开关晶体管和第十开关晶体管的寄生电容相对较小，进而降低功耗降低移位寄存器的功耗。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，第一级移位寄存器SR(1)的输入信号端Input与帧触发信号端STV相连，除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与上一级移位寄存器SR(n-1)的级联信号输出端Output2_n-1相连；除最后一级移位寄存器SR(N)之外，其余各级移位寄存器SR(n)的复位信号端Reset分别与下一级移位寄存器SR(n+1)的级联信号输出端Output2_n+1相连。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明提供的上述栅极驱动电路中，如图6所示，第2k-1级移位寄存器的第一时钟信号端CK1和第2k级移位寄存器的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器的第二时钟信号端CK2和第2k级移位寄存器的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为大于0的正整数。
本发明实施例提供的上述栅极驱动电路，由于除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端相连，由于各级移位寄存器控制级联信号输出端输出级联信号的第二输出模块中不包括电容，因此避免了由于电容的第二端耦合噪声对级联信号的影响，使级联信号输出更稳定，当该级联信号作为下一级移位寄存器的输入信号端的信号时，增强了下一级移位寄存器的输入信号端的信号稳定性，进而提高了整个栅极驱动电路的稳定性。
基于同一发明构思，本发明实施例还提供了一种显示面板，包括多条栅线，以及本发明实施例提供的上述栅极驱动电路；其中，
每一条栅线对应连接栅极驱动电路中的一个移位寄存器的驱动信号输出端。
本发明实施例提供的上述显示面板，包括上述栅极驱动电路，并通过该栅极驱动电路中各级移位寄存器的驱动信号输出端为显示面板中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述移位寄存器的描述，相同之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述显示面板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的上述移位寄存器、栅极驱动电路、显示面板及显示装置，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；节点控制模块用于控制第一节点的电位与第二节点的电位相反；第一输出模块用于，在第一节点的控制下将第一时钟信号端的信号提供给驱动信号输出端，在第二节点的控制下将参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于，在第一节点的控制下将第一时钟信号端的信号提供给级联信号输出端，在第二节点的控制下将参考信号端的信号提供给级联信号输出端。通过上述五个模块的相互配合，使第一输出模块的驱动信号输出端输出用于输入对应的栅线中的扫描信号，使第二输出模块的级联信号输出端输出级联信号，并将该级联信号作为级联的其它级移位寄存器的输入信号端的信号，与现有的通过一个输出模块控制驱动信号输出端输出扫描信号，并将该扫描信号输入对应的栅线以及作为级联的其它级移位寄存器的输入信号端的信号的移位寄存器相比，由于用于级联的级联信号输出端与用于输出扫描信号的驱动信号输出端是不同的端，因此级联信号输出端的稳定性不会受驱动信号输出端的稳定性的影响，从而可以使由多个该移位寄存器级联形成的电路整体稳定性较好。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种移位寄存器，其特征在于，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与参考信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述节点控制模块的第一端与所述第一节点相连，第二端与第二节点相连；所述节点控制模块用于控制所述第一节点的电位与所述第二节点的电位相反；
所述第一输出模块的第一端与第一时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与所述移位寄存器的驱动信号输出端相连；所述第一输出模块用于，在所述第一节点的控制下将所述第一时钟信号端的信号提供给所述驱动信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述第一时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与所述移位寄存器的级联信号输出端相连；所述第二输出模块用于，在所述第一节点的控制下将所述第一时钟信号端的信号提供给所述级联信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述级联信号输出端；
所述节点控制模块包括：第一节点控制子模块和第二节点控制子模块；其中，
所述第一节点控制子模块的第一端与所述参考信号端相连，第二端与所述第一节点相连，第三端与所述第二节点相连；所述第一节点控制子模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二节点控制子模块的第一端与第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述第二节点控制子模块用于仅在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述第二节点，在所述第二时钟信号端和所述第一节点的同时控制下使所述第二时钟信号端与所述第二节点之间断路，以及在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一节点控制子模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
3.如权利要求1所述的移位寄存器，其特征在于，所述第二节点控制子模块具体包括：第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管；其中，
所述第二开关晶体管的栅极和源极均与所述第二时钟信号端相连，漏极分别与所述第三开关晶体管的栅极、以及所述第四开关晶体管的漏极相连；
所述第三开关晶体管的源极与所述第二时钟信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连；
所述第五开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述输入模块具体包括：第六开关晶体管；其中，
所述第六开关晶体管的栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。
5.如权利要求1所述的移位寄存器，其特征在于，所述第一复位模块具体包括：第七开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
6.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块具体包括：第八开关晶体管、第九开关晶体管和电容；其中，
所述第八开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述驱动信号输出端相连；
所述第九开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连；
所述电容连接于所述第一节点与所述驱动信号输出端之间。
7.如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块具体包括：第十开关晶体管和第十一开关晶体管；其中，
所述第十开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述级联信号输出端相连；
所述第十一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述级联信号输出端相连。
8.如权利要求1所述的移位寄存器，其特征在于，还包括：降噪模块；其中，
所述降噪模块的第一端与所述第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述降噪模块用于在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
9.如权利要求8所述的移位寄存器，其特征在于，所述降噪模块具体包括：第十二开关晶体管；其中，
所述第十二开关晶体管的栅极与所述第二时钟信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
10.如权利要求1所述的移位寄存器，其特征在于，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
11.如权利要求10所述的移位寄存器，其特征在于，所述第二复位模块具体包括：第十三开关晶体管；其中，
所述第十三开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
12.如权利要求1所述的移位寄存器，其特征在于，还包括：第三复位模块；其中，
所述第三复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述级联信号输出端相连；所述第三复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述级联信号输出端。
13.如权利要求12所述的移位寄存器，其特征在于，所述第三复位模块具体包括：第十四开关晶体管；其中，
所述第十四开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述级联信号输出端相连。
14.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-13任一项所述的移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端相连；
除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器的级联信号输出端相连。
15.一种显示面板，包括多条栅线，其特征在于，还包括如权利要求14所述的栅极驱动电路；其中，
每一条栅线对应连接所述栅极驱动电路中的一个移位寄存器的驱动信号输出端。
16.一种显示装置，其特征在于，包括如权利要求15所述的显示面板。
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