CN110706656B - 一种移位寄存器、其驱动方法、驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、其驱动方法、驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、输出模块。通过上述模块的相互配合，可以实现信号的移位输出，输出的信号可以作为发光控制晶体管的发光控制信号，也可以作为扫描控制晶体管的栅极扫描信号。

Description

一种移位寄存器、其驱动方法、驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
发明内容
本发明实施例提供一种移位寄存器、其驱动方法、驱动电路及显示装置，可以实现信号的移位输出。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、输出模块，其中：
所述输入模块用于在第一时钟信号端的信号控制下，将输入信号端的信号提供给第一节点；
所述第一控制模块用于根据所述第一时钟信号端的信号、第二时钟信号端的信号、第三时钟信号端的信号和所述第一节点的信号，控制第二节点的信号；
所述第二控制模块用于在所述第二节点的信号控制下，将第四时钟信号端的信号提供给第三节点，在所述第一节点的信号控制下，将第一参考信号端的信号提供给第三节点；
所述输出模块用于在所述第三节点的信号控制下，将所述第一参考信号端的信号提供给输出信号端，在所述第一节点的信号控制下，将第二参考信号端的信号提供给输出信号端。
可选地，所述输入模块包括：第一开关晶体管，所述第一开关晶体管的第一端与所述输入信号端电连接，所述第一开关晶体管的控制端与所述第一时钟信号端电连接，所述第一开关晶体管的第二端与所述第一节点电连接。
可选地，所述第一控制模块包括：第二开关晶体管、第三开关晶体管、第四开关晶体管以及第五开关晶体管；其中：
所述第二开关晶体管的第一端与所述第一时钟信号端电连接，所述第二开关晶体管的控制端与所述第一时钟信号端电连接，所述第二开关晶体管的第二端与所述第二节点电连接；
所述第三开关晶体管的第一端与所述第一参考信号端电连接，所述第三开关晶体管的控制端与所述第三时钟信号端电连接，所述第三开关晶体管的第二端与所述第二节点电连接；
所述第四开关晶体管的第一端与所述第二节点电连接，所述第四开关晶体管的控制端与所述第二时钟信号端电连接，所述第四开关晶体管的第二端与所述第五开关晶体管的第一端电连接；
所述第五开关晶体管的控制端与所述第一节点电连接，所述第五开关晶体管的第二端与所述第一参考信号端电连接。
可选地，所述第二控制模块包括：第一电容、第六开关晶体管、第七开关晶体管；其中：
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第三节点电连接；
所述第六开关晶体管的第一端与所述第四时钟信号端电连接，所述第六开关晶体管的控制端与所述第二节点电连接，所述第六开关晶体管的第二端与所述第三节点电连接；
所述第七开关晶体管的第一端与所述第三节点电连接，所述第七开关晶体管的控制端与所述第一节点电连接，所述第七开关晶体管的第二端与所述第一参考信号端电连接。
可选地，所述输出模块包括：第二电容、第八开关晶体管、第九开关晶体管；其中：
所述第二电容的第一端与所述第三节点电连接，所述第二电容的第二端与所述输出信号端电连接；
所述第八开关晶体管的第一端与所述第一参考信号端电连接，所述第八开关晶体管的控制端与所述第三节点电连接，所述第八开关晶体管的第二端与所述输出信号端电连接；
所述第九开关晶体管的第一端与所述输出信号端电连接，所述第九开关晶体管的控制端与所述第一节点电连接，所述第九开关晶体管的第二端与所述第二参考信号端电连接。
可选地，所述移位寄存器还包括，电容耦合模块，所述电容耦合模块用于根据所述第二时钟信号端的信号调整第一节点的信号。
可选地，所述电容耦合模块包括：第三电容和第十开关晶体管；其中：
所述第三电容的第一端与所述第一节点电连接，所述第三电容的第二端与所述第十开关晶体管的第一端电连接；
所述第十开关晶体管的控制端与所述第一节点电连接，所述第十开关晶体管的第二端与所述第二时钟信号端电连接。
相应的，本发明实施例还提供了一种驱动电路，包括级联的多个上述任一种移位寄存器。
相应的，本发明实施例还提供了一种显示装置，包括上述驱动电路。
相应的，本发明实施例还提供了一种上述任一种移位寄存器的驱动方法，包括：
第一阶段，对第一时钟信号端加载第一电平的信号，对第二时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第二电平的信号；
第二阶段，对第二时钟信号端加载第一电平的信号，对第一时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第二电平的信号；
第三阶段，对第四时钟信号端加载第一电平的信号，对第一时钟信号端、第二时钟信号端、第三时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号；
第四阶段，对第三时钟信号端加载第一电平的信号，对第一时钟信号端、第二时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号；
第五阶段，对第一时钟信号端加载第一电平的信号，对第二时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号。
本发明有益效果如下：
本发明实施例提供的一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、输出模块。通过上述模块的相互配合，可以实现信号的移位输出，输出的信号可以作为发光控制晶体管的发光控制信号，也可以作为扫描控制晶体管的栅极扫描信号。本发明实施例提供的一种驱动电路，包括上述任一种移位寄存器，通过在显示面板上集成上述驱动电路以对显示面板提供扫描驱动信号或发光驱动信号，可以使显示面板做到两边对称和窄边框的美观设计，还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
附图说明
图1为本发明实施例提供的一种移位寄存器的结构示意图；
图2为本发明实施例提供的又一种移位寄存器的结构示意图；
图3为本发明实施例提供的一种移位寄存器的具体结构示意图；
图4为本发明实施例提供的又一种移位寄存器的具体结构示意图；
图5为本发明实施例提供的输入输出时序图；
图6为本发明实施例提供的驱动方法的流程图；
图7为本发明实施例提供的驱动电路的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“电连接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
本发明实施例提供的一种移位寄存器，如图1所示，包括：输入模块10、第一控制模块20、第二控制模块30、输出模块40，其中：
输入模块10用于在第一时钟信号端CLK1的信号控制下，将输入信号端Input的信号提供给第一节点Q；
第一控制模块20用于根据第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第三时钟信号端CLK3的信号和第一节点Q的信号，控制第二节点P的信号；
第二控制模块30用于在第二节点P的信号控制下，将第四时钟信号端CLK4的信号提供给第三节点R，在第一节点Q的信号控制下，将第一参考信号端Vgl的信号提供给第三节点R；
输出模块40用于在第三节点R的信号控制下，将第一参考信号端Vgl的信号提供给输出信号端Output，在第一节点Q的信号控制下，将第二参考信号端Vgh的信号提供给输出信号端Output。
本发明实施例提供的上述移位寄存器，通过上述模块的相互配合，可以实现信号的移位输出，输出的信号可以作为发光控制晶体管的发光控制信号，也可以作为扫描控制晶体管的栅极扫描信号。
在具体实施时，在本发明实施例提供的移位寄存器中，如图2所示，移位寄存器还包括，电容耦合模块50，电容耦合模块50用于根据第二时钟信号端CLK2的信号调整第一节点Q的信号。这样通过设置电容耦合模块50，可以通过电容耦合模块50调整第一节点Q的信号，以使移位寄存器输出信号更稳定。
在具体实施时，在本发明实施例提供的移位寄存器中，如图3和图4所示，输入模块10包括：第一开关晶体管M1，第一开关晶体管M1的第一端与输入信号端Input电连接，第一开关晶体管M1的控制端与第一时钟信号端CLK1电连接，第一开关晶体管M1的第二端与第一节点Q电连接。
在具体实施时，第一开关晶体管M1在第一时钟信号端CLK1的控制下处于导通状态时，可以将输入信号端Input的信号提供给第一节点Q。
在具体实施时，在本发明实施例提供的移位寄存器中，如图3和图4所示，第一控制模块20包括：第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4以及第五开关晶体管M5；其中：
第二开关晶体管M2的第一端与第一时钟信号端CLK1电连接，第二开关晶体管M2的控制端与第一时钟信号端CLK1电连接，第二开关晶体管M2的第二端与第二节点P电连接；
第三开关晶体管M3的第一端与第一参考信号端Vgl电连接，第三开关晶体管M3的控制端与第三时钟信号端CLK3电连接，第三开关晶体管M3的第二端与第二节点P电连接；
第四开关晶体管M4的第一端与第二节点P电连接，第四开关晶体管M4的控制端与第二时钟信号端CLK2电连接，第四开关晶体管M4的第二端与第五开关晶体管M5的第一端电连接；
第五开关晶体管M5的控制端与第一节点Q电连接，第五开关晶体管M5的第二端与第一参考信号端Vgl电连接。
在具体实施时，第二开关晶体管M2在第一时钟信号端CLK1的控制下处于导通状态时，可以将第一时钟信号端CLK1的信号提供给第二节点P。
在具体实施时，第三开关晶体管M3在第三时钟信号端CLK3的控制下处于导通状态时，可以将第一参考信号端Vgl的信号提供给第二节点P。
在具体实施时，第四开关晶体管M4在第二时钟信号端CLK2的控制下处于导通状态且第五开关晶体管M5在第一节点Q的信号控制下处于导通状态时，可以将第一参考信号端Vgl的信号提供给第二节点P。
在具体实施时，在本发明实施例提供的移位寄存器中，如图3和图4所示，第二控制模块30包括：第一电容C1、第六开关晶体管M6、第七开关晶体管M7；其中：
第一电容C1的第一端与第二节点P电连接，第一电容C1的第二端与第三节点R电连接；
第六开关晶体管M6的第一端与第四时钟信号端CLK4电连接，第六开关晶体管M6的控制端与第二节点P电连接，第六开关晶体管M6的第二端与第三节点R电连接；
第七开关晶体管M7的第一端与第三节点R电连接，第七开关晶体管M7的控制端与第一节点Q电连接，第七开关晶体管M7的第二端与第一参考信号端Vgl电连接。
在具体实施时，第六开关晶体管M6在第二节点P的信号控制下处于导通状态时，可以将第三时钟信号端CLK3的信号提供给第三节点R。
在具体实施时，第七开关晶体管M7在第一节点Q的信号控制下处于导通状态时，可以将第一参考信号端Vgl的信号提供给第三节点R。
在具体实施时，第一电容C1用于保持其两端电压差稳定，具体地，当第二节点P处于浮接状态时，保持第二节点P与第六开关晶体管M6的控制端之间电压差稳定；当第三节点R处于浮接状态时，保持第三节点R与第六开关晶体管M6的第二端之间电压差稳定。
在具体实施时，在本发明实施例提供的移位寄存器中，如图3和图4所示，输出模块40包括：第二电容C2、第八开关晶体管M8、第九开关晶体管M9；其中：
第二电容C2的第一端与第三节点R电连接，第二电容C2的第二端与输出信号端Output电连接；
第八开关晶体管M8的第一端与第一参考信号端Vgl电连接，第八开关晶体管M8的控制端与第三节点R电连接，第八开关晶体管M8的第二端与输出信号端Output电连接；
第九开关晶体管M9的第一端与输出信号端Output电连接，第九开关晶体管M9的控制端与第一节点Q电连接，第九开关晶体管M9的第二端与第二参考信号端Vgh电连接。
在具体实施时，第八开关晶体管M8在第三节点R的信号控制下处于导通状态时，可以将第一参考信号端Vgl的信号提供给输出信号端Output。
在具体实施时，第九开关晶体管M9在第一节点Q的信号控制下处于导通状态时，可以将第二参考信号端Vgh的信号提供给输出信号端Output。
在具体实施时，第二电容C2用于保持其两端电压差稳定，具体地，当第三节点R处于浮接状态时，保持第三节点R与第八开关晶体管M8的控制端之间电压差稳定；当第二电容C2的第二端处于浮接状态时，保持第二电容C2的第二端与输出信号端Output之间电压差稳定。
在具体实施时，在本发明实施例提供的移位寄存器中，如图4所示，电容耦合模块50包括：第三电容C3和第十开关晶体管M10；其中：
第三电容C3的第一端与第一节点Q电连接，第三电容C3的第二端与第十开关晶体管M10的第一端电连接；
第十开关晶体管M10的控制端与第一节点Q电连接，第十开关晶体管M10的第二端与第二时钟信号端CLK2电连接。
在具体实施时，第十开关晶体管M10在第一节点Q的信号控制下处于导通状态时，可以将第二时钟信号端CLK2的信号提供给第三电容C3的第二端。
在具体实施时，第三电容C3根据第二时钟信号端CLK2的信号的变化调整第一节点Q的信号。
以上仅是举例说明本发明实施例提供的移位寄存器中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，为了制作工艺统一，在本发明实施例提供的移位寄存器中，如图3和图4所示，所有开关晶体管均为N型晶体管，当然，所有开关晶体管也可以均为P型晶体管，在此不作限定。
具体地，在本发明实施例提供的移位寄存器中，P型晶体管在低电平信号作用下导通，在高电平信号作用下截止；N型晶体管在高电平信号作用下导通，在低电平信号作用下截止。
具体地，在本发明实施例提供的移位寄存器中，上述各开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxide Scmiconductor)，在此不作限定。并且根据上述各开关晶体管的类型不同以及各开关晶体管的控制端的信号的不同，将各开关晶体管的控制端作为栅极，并可以将上述开关晶体管的第一端作为源极，第二端作为漏极，或者将开关晶体管的第一端作为漏极，第二端作为源极，在此不作具体区分。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
下面结合电路时序图对本发明实施例提供的移位寄存器的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。
实施例一、
下面以图3所示的移位寄存器的结构为例，结合图5所示的输入输出时序图对本发明实施例提供的上述移位寄存器的工作过程进行描述，其中，第一参考信号端Vgl的信号为低电平信号，第二参考信号端Vgh的信号为高电平信号，具体地，选取如图5所示的输入输出时序图中的第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5、第六阶段t6、第七阶段t7、第八阶段t8共八个阶段。在第八阶段t8之后，移位寄存器的工作过程为重复第五阶段t5至第八阶段t8的工作过程。
在第一阶段t1，Input＝0，CLK1＝1，CLK2＝0，CLK3＝0，CLK4＝0。
由于CLK1＝1，第一开关晶体管M1导通、第二开关晶体管M2导通；由于CLK2＝0，第四开关晶体管M4截止；由于CLK3＝0，第三开关晶体管M3截止。
由于CLK1＝1，第二开关晶体管M2导通，第一时钟信号端CLK1的高电平信号被提供给第二节点P，使第二节点P的电平为高电平。因此第六开关晶体管M6导通，第四时钟信号端CLK4的低电平信号被提供给第三节点R，使第三节点R的电平为低电平，第八开关晶体管M8截止。由于CLK1＝1，第一开关晶体管M1导通，输入信号端Input的低电平信号被提供给第一节点Q，使第一节点Q的电平为低电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9截止。第二电容C2的第二端仍存储着高电平信号，使输出信号端Output保持上一阶段的高电平信号输出。
在第二阶段t2，Input＝0，CLK1＝0，CLK2＝1，CLK3＝0，CLK4＝0。
由于CLK1＝0，第一开关晶体管M1截止、第二开关晶体管M2截止；由于CLK2＝1，第四开关晶体管M4导通；由于CLK3＝0，第三开关晶体管M3截止。
由于第一电容C1的自举作用，使第二节点P的电平保持为高电平。因此第六开关晶体管M6导通，第四时钟信号端CLK4的低电平信号被提供给第三节点R，使第三节点R的电平为低电平，第八开关晶体管M8截止。由于CLK1＝0，第一开关晶体管M1截止，第一节点Q的电平保持为低电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9截止。第二电容C2的第二端仍存储着高电平信号，使输出信号端Output保持上一阶段的高电平信号输出。
在第三阶段t3，Input＝1，CLK1＝0，CLK2＝0，CLK3＝0，CLK4＝1。
由于CLK1＝0，第一开关晶体管M1截止、第二开关晶体管M2截止；由于CLK2＝0，第四开关晶体管M4截止；由于CLK3＝0，第三开关晶体管M3截止。
第一节点Q的电平保持为低电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9截止。第二节点P的电平保持高电平，第六开关晶体管M6导通，第四时钟信号端CLK4的高电平信号被提供给第三节点R，使第三节点R的电平为高电平，第八开关晶体管M8导通。由于第三节点R的电平为高电平，根据第一电容C1的自举作用，第二节点P的电平被进一步拉高，使第六开关晶体管M6尽可能完全导通，将第四时钟信号端CLK4的高电平信号尽可能无电压损失的提供给第三节点R，以使第八开关晶体管M8尽可能完全导通。从而可以将第一参考信号端Vgl的低电平信号尽可能无电压损失的提供给输出信号端Output。第一参考信号端Vgl的低电平信号被提供给输出信号端Output，使输出信号端Output输出低电平信号。
在第四阶段t4，Input＝1，CLK1＝0，CLK2＝0，CLK3＝1，CLK4＝0。
由于CLK1＝0，第一开关晶体管M1截止、第二开关晶体管M2截止；由于CLK2＝0，第四开关晶体管M4截止；由于CLK3＝1，第三开关晶体管M3导通。
第一节点Q的电平保持为低电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9截止。由于CLK3＝1，第三开关晶体管M3导通，第一参考信号端Vgl的低电平信号被提供给第二节点P，使第二节点P的电平为低电平，第六开关晶体管M6截止。由于第二电容C2的自举作用，第三节点R的电平保持为高电平，第八开关晶体管M8导通。第一参考信号端Vgl的低电平信号被提供给输出信号端Output，使输出信号端Output输出低电平信号。
在第五阶段t5，Input＝1，CLK1＝1，CLK2＝0，CLK3＝0，CLK4＝0。
由于CLK1＝1，第一开关晶体管M1导通、第二开关晶体管M2导通；由于CLK2＝0，第四开关晶体管M4截止；由于CLK3＝0，第三开关晶体管M3截止。
由于CLK1＝1，第二开关晶体管M2导通，第一时钟信号端CLK1的高电平信号被提供给第二节点P，使第二节点P的电平为高电平。因此第六开关晶体管M6导通，第四时钟信号端CLK4的低电平信号被提供给第三节点R，使第三节点R的电平为低电平，第八开关晶体管M8截止。由于CLK1＝1，第一开关晶体管M1导通，输入信号端Input的高电平信号被提供给第一节点Q，使第一节点Q的电平为高电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9导通。第七开关晶体管M7导通，第一参考信号端Vgl的低电平信号被提供给第三节点R，使第三节点R的电平进一步为低电平，第八开关晶体管M8截止。第九开关晶体管M9导通，第二参考信号端Vgh的高电平信号被提供给输出信号端Output，使输出信号端Output输出高电平信号。并且，第二参考信号端Vgh的高电平信号被提供给第二电容C2的第二端。
在第六阶段t6，Input＝0，CLK1＝0，CLK2＝1，CLK3＝0，CLK4＝0。
由于CLK1＝0，第一开关晶体管M1截止、第二开关晶体管M2截止；由于CLK2＝1，第四开关晶体管M4导通；由于CLK3＝0，第三开关晶体管M3截止。
第一节点Q的电平保持为高电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9导通。第四开关晶体管M4、第五开关晶体管M5导通，第一参考信号端Vgl的低电平信号被提供给第二节点P，使第二节点P的电平为低电平，第六开关晶体管M6截止。第七开关晶体管M7导通，第一参考信号端Vgl的低电平信号被提供给第三节点R，使第三节点R的电平为低电平，第八开关晶体管M8截止。第九开关晶体管M9导通，第二参考信号端Vgh的高电平信号被提供给输出信号端Output，使输出信号端Output输出高电平信号。
在第七阶段t7，Input＝1，CLK1＝0，CLK2＝0，CLK3＝0，CLK4＝1。
由于CLK1＝0，第一开关晶体管M1截止、第二开关晶体管M2截止；由于CLK2＝0，第四开关晶体管M4截止；由于CLK3＝0，第三开关晶体管M3截止。
第一节点Q的电平保持高电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9导通。第二节点P的电平保持为低电平，第六开关晶体管M6截止。第七开关晶体管M7导通，第一参考信号端Vgl的低电平信号被提供给第三节点R，使第三节点R的电平为低电平，第八开关晶体管M8截止。第九开关晶体管M9导通，第二参考信号端Vgh的高电平信号被提供给输出信号端Output，使输出信号端Output输出高电平信号。
在第八阶段t8，Input＝1，CLK1＝0，CLK2＝0，CLK3＝1，CLK4＝0。
由于CLK1＝0，第一开关晶体管M1截止、第二开关晶体管M2截止；由于CLK2＝0，第四开关晶体管M4截止；由于CLK3＝1，第三开关晶体管M3导通。
第一节点Q的电平保持高电平，第五开关晶体管M5、第七开关晶体管M7、第九开关晶体管M9导通。第三开关晶体管M3导通，第一参考信号端Vgl的低电平信号被提供给第二节点P，使第二节点P的电平为低电平，第六开关晶体管M6截止。第三节点R的电平保持为低电平，第八开关晶体管M8截止。第九开关晶体管M9导通，第二参考信号端Vgh的高电平信号被提供给输出信号端Output，使输出信号端Output输出高电平信号。
实施例二、
下面以图4所示的移位寄存器的结构为例，结合图5所示的输入输出时序图对本发明实施例提供的上述移位寄存器的工作过程进行描述，其中，第一参考信号端Vgl的信号为低电平信号，第二参考信号端Vgh的信号为高电平信号，具体地，选取如图5所示的输入输出时序图中的第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5、第六阶段t6、第七阶段t7、第八阶段t8共八个阶段。在第八阶段t8之后，移位寄存器的工作过程为重复第五阶段t5至第八阶段t8的工作过程。
在第一阶段t1，Input＝0，CLK1＝1，CLK2＝0，CLK3＝0，CLK4＝0。
由于第一节点Q的电平为低电平，第十开关晶体管M10截止。第二电容C2的第二端仍存储着高电平信号，使输出信号端Output输出高电平信号。本阶段的其余工作过程可以与实施例一中第一阶段t1的工作过程基本相同，在此不作赘述。
在第二阶段t2，Input＝0，CLK1＝0，CLK2＝1，CLK3＝0，CLK4＝0。
由于第一节点Q的电平保持为低电平，第十开关晶体管M10截止。第二电容C2的第二端仍存储着高电平信号，使输出信号端Output输出高电平信号。本阶段的其余工作过程可以与实施例一中第二阶段t2的工作过程基本相同，在此不作赘述。
在第三阶段t3，Input＝1，CLK1＝0，CLK2＝0，CLK3＝0，CLK4＝1。
由于第一节点Q的电平保持为低电平，第十开关晶体管M10截止。第一参考信号端Vgl的低电平信号被提供给输出信号端Output，使输出信号端Output输出低电平信号。本阶段的其余工作过程可以与实施例一中第三阶段t3的工作过程基本相同，在此不作赘述。
在第四阶段t4，Input＝1，CLK1＝0，CLK2＝0，CLK3＝1，CLK4＝0。
由于第一节点Q的电平保持为低电平，第十开关晶体管M10截止。第一参考信号端Vgl的低电平信号被提供给输出信号端Output，使输出信号端Output输出低电平信号。本阶段的其余工作过程可以与实施例一中第四阶段t4的工作过程基本相同，在此不作赘述。
在第五阶段t5，Input＝1，CLK1＝1，CLK2＝0，CLK3＝0，CLK4＝0。
由于第一节点Q的电平为高电平，第十开关晶体管M10导通，第二时钟信号端CLK2的低电平信号被提供给第三电容C3的第二端。第二参考信号端Vgh的高电平信号被提供给输出信号端Output，使输出信号端Output输出高电平信号。本阶段的其余工作过程可以与实施例一中第五阶段t5的工作过程基本相同，在此不作赘述。
在第六阶段t6，Input＝0，CLK1＝0，CLK2＝1，CLK3＝0，CLK4＝0。
由于第一节点Q的电平保持为高电平，第五开关晶体管M5、第七开关晶体管M7、第十开关晶体管M10导通。第四开关晶体管M4、第五开关晶体管M5导通，第一参考信号端Vgl的低电平信号被提供给第二节点P，使第二节点P的电平为低电平，第六开关晶体管M6截止。第七开关晶体管M7导通，第一参考信号端Vgl的低电平信号被提供给第三节点R，使第三节点R的电平为低电平，第八开关晶体管M8截止。第十开关晶体管M10导通，第二时钟信号端CLK2的高电平信号被提供给第三电容C3的第二端，使第三电容C3的第二端由低电平变为高电平，由于第三电容C3保持其两端电压差不变，使第一节点Q的电平进一步被拉高，确保第一节点Q的信号电压高于第九开关晶体管M9的阈值电压，使第九开关晶体管M9完全导通。从而使第二参考信号端Vgh的高电平信号尽可能无电压损失的被提供给输出信号端Output，使输出信号端Output输出高电平信号。
在第七阶段t7，Input＝1，CLK1＝0，CLK2＝0，CLK3＝0，CLK4＝1。
由于第一节点Q的电平保持高电平，第十开关晶体管M10导通。第九开关晶体管M9导通。第二参考信号端Vgh的高电平信号被提供给输出信号端Output，使输出信号端Output输出高电平信号。本阶段的其余工作过程可以与实施例一中第七阶段t7的工作过程基本相同，在此不作赘述。
在第八阶段t8，Input＝1，CLK1＝0，CLK2＝0，CLK3＝1，CLK4＝0。
由于第一节点Q的电平保持高电平，第十开关晶体管M10导通。第九开关晶体管M9导通，第二参考信号端Vgh的高电平信号被提供给输出信号端Output，使输出信号端Output输出高电平信号。本阶段的其余工作过程可以与实施例一中第八阶段t8的工作过程基本相同，在此不作赘述。
基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，如图6所示，包括：
S601、第一阶段，对第一时钟信号端加载第一电平的信号，对第二时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第二电平的信号；
S602、第二阶段，对第二时钟信号端加载第一电平的信号，对第一时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第二电平的信号；
S603、第三阶段，对第四时钟信号端加载第一电平的信号，对第一时钟信号端、第二时钟信号端、第三时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号；
S604、第四阶段，对第三时钟信号端加载第一电平的信号，对第一时钟信号端、第二时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号；
S605、第五阶段，对第一时钟信号端加载第一电平的信号，对第二时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号。
本发明实施例提供的上述驱动方法，可以使移位寄存器稳定的输出信号。在具体实施时，在本发明实施例提供的上述驱动方法中，第一电平可以为高电平，对应地，第二电平为低电平；或者反之，第一电平可以为低电平，对应地，第二电平为高电平，具体需要根据移位寄存器中的晶体管是N型晶体管还是P型晶体管而定。具体地，图5示出了移位寄存器中的晶体管是N型晶体管的一种电路时序图，且第一电平为高电平，第二电平为低电平。
基于同一发明构思，本发明实施例还提供了一种驱动电路，如图7所示，包括级联的多个本发明实施例提供的任一种移位寄存器：SR(1)、SR(2)…SR(n-1)、SR(n)…，SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)；其中：
第一级移位寄存器SR(1)的输入信号端Input与帧触发信号端STV电连接；
除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与其相邻的上一级移位寄存器SR(n-1)的输出信号端Output电连接。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明实施例提供的上述任一种移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明提供的上述栅极驱动电路中，如图7所示，第2k-1级移位寄存器的第一时钟信号端CLK1和第2k级移位寄存器的第四时钟信号端CLK4均与同一时钟端即第一时钟端clk1电连接；第2k-1级移位寄存器的第二时钟信号端CLK2和第2k级移位寄存器的第三时钟信号端CLK3均与同一时钟端即第二时钟端clk2电连接；第2k-1级移位寄存器的第三时钟信号端CLK3和第2k级移位寄存器的第二时钟信号端CLK2均与第三时钟端clk3电连接；第2k-1级移位寄存器的第四时钟信号端CLK4和第2k级移位寄存器的第一时钟信号端CLK1均与第四时钟端clk4电连接；各级移位寄存器的第一参考信号端Vgl均与同一信号端即第一参考端vgl电连接，各级移位寄存器的第二参考信号端Vgh均与同一信号端即第二参考端vgh电连接，其中，k为正整数。
在具体实施时，本发明实施例提供的驱动电路可以作为栅极驱动电路，应用于提供扫描控制晶体管的栅极扫描信号。
在具体实施时，本发明实施例提供的驱动电路可以作为发光驱动电路，应用于提供发光控制晶体管的发光控制信号。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明提供的上述驱动电路。其具体实施可参见上述移位寄存器的实施过程，相同之处不再赘述。
在具体实施时，本发明实施例提供的上述显示装置可以为有机发光显示装置，或者也可以为液晶显示装置，在此不作限定。
在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素电路。一般像素电路中设置有用于控制有机发光二极管发光的发光控制晶体管和用于控制数据信号输入的扫描控制晶体管。在具体实施时，在本发明实施例提供的上述显示装置为有机发光显示装置时，该有机发光显示装置可以包括一个本发明实施例提供的上述驱动电路，该驱动电路可以作为发光驱动电路，应用于提供发光控制晶体管的发光控制信号；或者，该驱动电路也可以作为栅极驱动电路，应用于提供扫描控制晶体管的栅极扫描信号。当然，该有机发光显示装置也可以包括两个本发明实施例提供的上述驱动控制电路，其中一个驱动电路可以作为发光驱动电路，应用于提供发光控制晶体管的发光控制信号；则另一个驱动电路作为栅极驱动电路，应用于提供扫描控制晶体管的栅极扫描信号，在此不作限定。
在液晶显示装置中，一般设置有多个像素电极，以及与各像素电极连接的开关晶体管。在具体实施时，在本发明实施例提供的上述显示装置为液晶显示装置时，本发明实施例提供的上述驱动电路可以作为栅极驱动电路，应用于提供开关晶体管的栅极扫描信号。
该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、输出模块。通过上述模块的相互配合，可以实现信号的移位输出，输出的信号可以作为发光控制晶体管的发光控制信号，也可以作为扫描控制晶体管的栅极扫描信号。本发明实施例提供的一种驱动电路，包括上述任一种移位寄存器，通过在显示面板上集成上述驱动电路以对显示面板提供扫描驱动信号或发光驱动信号，可以使显示面板做到两边对称和窄边框的美观设计，还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种移位寄存器，其特征在于，包括：输入模块、第一控制模块、第二控制模块、输出模块，其中：
所述输入模块用于在第一时钟信号端的信号控制下，将输入信号端的信号提供给第一节点；
所述第一控制模块用于根据所述第一时钟信号端的信号、第二时钟信号端的信号、第三时钟信号端的信号和所述第一节点的信号，控制第二节点的信号；
所述第二控制模块用于在所述第二节点的信号控制下，将第四时钟信号端的信号提供给第三节点，在所述第一节点的信号控制下，将第一参考信号端的信号提供给第三节点；
所述输出模块用于在所述第三节点的信号控制下，将所述第一参考信号端的信号提供给输出信号端，在所述第一节点的信号控制下，将第二参考信号端的信号提供给输出信号端；
所述第一控制模块包括：第二开关晶体管、第三开关晶体管、第四开关晶体管以及第五开关晶体管；其中：
所述第二开关晶体管的第一端与所述第一时钟信号端电连接，所述第二开关晶体管的控制端与所述第一时钟信号端电连接，所述第二开关晶体管的第二端与所述第二节点电连接；
所述第三开关晶体管的第一端与所述第一参考信号端电连接，所述第三开关晶体管的控制端与所述第三时钟信号端电连接，所述第三开关晶体管的第二端与所述第二节点电连接；
所述第四开关晶体管的第一端与所述第二节点电连接，所述第四开关晶体管的控制端与所述第二时钟信号端电连接，所述第四开关晶体管的第二端与所述第五开关晶体管的第一端电连接；
所述第五开关晶体管的控制端与所述第一节点电连接，所述第五开关晶体管的第二端与所述第一参考信号端电连接；
所述第二控制模块包括：第一电容、第六开关晶体管、第七开关晶体管；其中：
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第三节点电连接；
所述第六开关晶体管的第一端与所述第四时钟信号端电连接，所述第六开关晶体管的控制端与所述第二节点电连接，所述第六开关晶体管的第二端与所述第三节点电连接；
所述第七开关晶体管的第一端与所述第三节点电连接，所述第七开关晶体管的控制端与所述第一节点电连接，所述第七开关晶体管的第二端与所述第一参考信号端电连接。
2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第一开关晶体管，所述第一开关晶体管的第一端与所述输入信号端电连接，所述第一开关晶体管的控制端与所述第一时钟信号端电连接，所述第一开关晶体管的第二端与所述第一节点电连接。
3.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第二电容、第八开关晶体管、第九开关晶体管；其中：
所述第二电容的第一端与所述第三节点电连接，所述第二电容的第二端与所述输出信号端电连接；
所述第八开关晶体管的第一端与所述第一参考信号端电连接，所述第八开关晶体管的控制端与所述第三节点电连接，所述第八开关晶体管的第二端与所述输出信号端电连接；
所述第九开关晶体管的第一端与所述输出信号端电连接，所述第九开关晶体管的控制端与所述第一节点电连接，所述第九开关晶体管的第二端与所述第二参考信号端电连接。
4.如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括，电容耦合模块，所述电容耦合模块用于根据所述第二时钟信号端的信号调整第一节点的信号。
5.如权利要求4所述的移位寄存器，其特征在于，所述电容耦合模块包括：第三电容和第十开关晶体管；其中：
所述第三电容的第一端与所述第一节点电连接，所述第三电容的第二端与所述第十开关晶体管的第一端电连接；
所述第十开关晶体管的控制端与所述第一节点电连接，所述第十开关晶体管的第二端与所述第二时钟信号端电连接。
6.一种驱动电路，其特征在于，包括级联的多个如权利要求1-5任一项所述的移位寄存器。
7.一种显示装置，其特征在于，包括如权利要求6所述的驱动电路。
8.一种如权利要求1-5任一项所述的移位寄存器的驱动方法，其特征在于，包括：
第一阶段，对第一时钟信号端加载第一电平的信号，对第二时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第二电平的信号；
第二阶段，对第二时钟信号端加载第一电平的信号，对第一时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第二电平的信号；
第三阶段，对第四时钟信号端加载第一电平的信号，对第一时钟信号端、第二时钟信号端、第三时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号；
第四阶段，对第三时钟信号端加载第一电平的信号，对第一时钟信号端、第二时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号；
第五阶段，对第一时钟信号端加载第一电平的信号，对第二时钟信号端、第三时钟信号端、第四时钟信号端加载第二电平的信号，对输入信号端加载第一电平的信号；
其中，当第一电平为高电平时，第二电平为低电平；或，当第一电平为低电平，第二电平为高电平。
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