CN111341261B - 移位寄存器及其驱动方法、信号驱动电路及显示装置 - Google Patents

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Abstract

本文公开一种移位寄存器。所述移位寄存器包括输入模块、第一控制模块、第二控制模块和输出模块。输入模块用于在第一时钟信号端的信号控制下将输入信号端的信号提供给第一节点；第一控制模块用于根据第一时钟信号端、第三时钟信号端、第一参考信号端和第一节点的信号控制第二节点的信号；第二控制模块用于根据第一时钟信号端、第二时钟信号端、第一参考信号端和第二节点的信号控制第三节点的信号；输出模块用于在第一节点的信号控制下将第二参考信号端的信号提供给输出信号端，在第三节点的信号控制下将第二时钟信号端的信号提供给输出信号端。本文能减少移位寄存器的布线空间，从而在更窄边框面板中产生像素补偿电路所需的发光控制信号。

Description

移位寄存器及其驱动方法、信号驱动电路及显示装置
技术领域
本文涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、信号驱动电路及显示装置。
背景技术
有机致电发光器件(OrganicLight-Emitting Diode，简称OLED)具有自发光、反应快、亮度高、视角广、色彩鲜艳及轻薄的优点，成为当前发展最快的显示技术。
OLED像素驱动电路用于驱动OLED发光，通过改变驱动晶体管(比如薄膜晶体管)的栅极电压，来控制源漏电流的大小以实现发光亮度的变化。但是由于不同的驱动晶体管，在阈值电压上具有非均匀性，这种非均匀性会导致OLED显示亮度不均。目前通过设计像素补偿电路对驱动晶体管的栅极电压进行阈值电压(Vth)补偿，消除阈值电压差异对亮度的影响。像素补偿电路一般需要有控制驱动晶体管栅级电压输入的行扫描信号(SCAN)以及控制驱动晶体管漏级(或源级)电压输入的发光控制信号(EMISSION，简称EM)。发光控制信号可以在行扫描信号打开驱动晶体管时，让数据信号正确读入，并禁止OLED像素在读入数据、初始化的过程中发光。
随着显示技术的发展，窄边框面板越来越受欢迎。因此，如何在窄边框面板上产生像素补偿电路所需的发光控制信号是需要解决的问题。
发明内容
本申请提供了一种移位寄存器及其驱动方法、信号驱动电路及显示装置，能够减少移位寄存器的布线空间，从而在更窄边框面板中产生像素补偿电路所需的发光控制信号。
第一方面，本申请提供了一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、输出模块、输入信号端、输出信号端、第一参考信号端、第二参考信号端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第一节点、第二节点和第三节点；
输入模块，分别与输入信号端，第一时钟信号端和第一节点连接，用于在第一时钟信号端的信号控制下，将输入信号端的信号提供给第一节点；
第一控制模块，分别与第一时钟信号端，第三时钟信号端，第一参考信号端，第一节点和第二节点连接，用于根据第一时钟信号端的信号、第三时钟信号端的信号、第一参考信号端的信号和第一节点的信号控制第二节点的信号；
第二控制模块，分别与第一时钟信号端，第二时钟信号端，第一参考信号端，第二节点和第三节点连接，用于根据第一时钟信号端的信号、第二时钟信号端的信号、第一参考信号端的信号和第二节点的信号控制第三节点的信号；
输出模块，分别与第二时钟信号端，第二参考信号端，第一节点，第三节点和输出信号端连接，用于在第一节点的信号控制下，将第二参考信号端的信号提供给输出信号端，在第三节点的信号控制下，将第二时钟信号端的信号提供给输出信号端。
第二方面，本申请提供了一种信号驱动电路，包括：第一时钟信号线，第二时钟信号线，第三时钟信号线，第一参考信号线和第二参考信号线，以及依次间隔一级移位寄存器级联的第一至第N级移位寄存器，所述移位寄存器为上述移位寄存器；
第n级移位寄存器SR(n)的输出信号端与第n+2级移位寄存器SR(n+2)的输入信号端连接；1≤n≤N-2；
第一至第N级移位寄存器的第一参考信号端均连接至第一参考信号线，第二参考信号端均连接至第二参考信号线；
第3k+1级移位寄存器的第一时钟信号端连接至第一时钟信号线，第二时钟信号端连接至第二时钟信号线，第三时钟信号端连接至第三时钟信号线；
第3k+2级移位寄存器的第一时钟信号端连接至第二时钟信号线，第二时钟信号端连接至第三时钟信号线，第三时钟信号端连接至第一时钟信号线；
第3k+3级移位寄存器的第一时钟信号端连接至第三时钟信号线，第二时钟信号端连接至第一时钟信号线，第三时钟信号端连接至第二时钟信号线；
其中，k为非负整数。
第三方面，本申请提供了一种移位寄存器的驱动方法，包括：
输入模块在第一时钟信号端的信号控制下将输入信号端的信号提供给第一节点；
第一控制模块根据第一时钟信号端的信号、第三时钟信号端的信号、第一参考信号端的信号和第一节点的信号控制第二节点的信号；
第二控制模块根据第一时钟信号端的信号、第二时钟信号端的信号、第一参考信号端的信号和第二节点的信号控制第三节点的信号；
输出模块在第一节点的信号控制下将第二参考信号端的信号提供给输出信号端或者在第三节点的信号控制下将第二时钟信号端的信号提供给输出信号端。
第四方面，本申请提供了一种显示装置，包括上述信号驱动电路。
本申请提供了一种移位寄存器，包括输入模块、第一控制模块、第二控制模块和输出模块，输入模块用于在第一时钟信号端的信号控制下将输入信号端的信号提供给第一节点；第一控制模块用于根据第一时钟信号端、第三时钟信号端、第一参考信号端和第一节点的信号控制第二节点的信号；第二控制模块用于根据第一时钟信号端、第二时钟信号端、第一参考信号端和第二节点的信号控制第三节点的信号；输出模块用于在第一节点的信号控制下将第二参考信号端的信号提供给输出信号端，在第三节点的信号控制下将第二时钟信号端的信号提供给输出信号端。该移位寄存器通过输入模块，第一控制模块，第二控制模块和输出模块的相互配合，能够实现信号的移位输出。该移位寄存器通过减少外部控制信号的数量节省了移位寄存器的布线空间，便于集成在更窄边框的面板中，产生像素补偿电路所需的发光控制信号。本申请还提供了一种信号驱动电路，能够在更窄边框面板中产生像素补偿电路所需的发光控制信号。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例提供的一种移位寄存器的结构示意图；
图2为本申请实施例提供的另一种移位寄存器的结构示意图；
图3-1为本申请实施例提供的一种输入模块的等效电路图；
图3-2为本申请实施例提供的一种第一控制模块的等效电路图；
图3-3为本申请实施例提供的一种第二控制模块的等效电路图；
图3-4为本申请实施例提供的一种第三控制模块的等效电路图；
图3-5为本申请实施例提供的一种输出模块的等效电路图；
图4-1为本申请实施例提供的一种移位寄存器的等效电路图；
图4-2为本申请实施例提供的另一种移位寄存器的等效电路图；
图5-1为本申请实施例提供的一种移位寄存器的工作时序图；
图5-2为本申请实施例提供的另一种移位寄存器的工作时序图；
图6为本申请实施例提供的一种信号驱动电路的结构示意图；
图7为本申请实施例提供的一种信号驱动电路的工作时序图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。
本申请实施例提供了一种移位寄存器，图1为本申请实施例提供的移位寄存器的结构示意图，如图1所示，本申请实施例提供的移位寄存器，包括：输入模块10、第一控制模块20、第二控制模块30、输出模块40、输入信号端INPUT、输出信号端OUTPUT、第一参考信号端VGL、第二参考信号端VGH、第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、第一节点Q、第二节点P和第三节点R；
输入模块10，分别与输入信号端INPUT，第一时钟信号端CLK1和第一节点Q连接，用于在第一时钟信号端CLK1的信号控制下，将输入信号端INPUT的信号提供给第一节点Q；
第一控制模块20，分别与第一时钟信号端CLK1，第三时钟信号端CLK3，第一参考信号端VGL，第一节点Q和第二节点P连接，用于根据第一时钟信号端CLK1的信号、第三时钟信号端CLK3的信号、第一参考信号端VGL的信号和第一节点Q的信号控制第二节点P的信号；
第二控制模块30，分别与第一时钟信号端CLK1，第二时钟信号端CLK2，第一参考信号端VGL，第二节点P和第三节点R连接，用于根据第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第一参考信号端VGL的信号和第二节点P的信号控制第三节点Q的信号；
输出模块40，分别与第二时钟信号端CLK2，第二参考信号端VGH，第一节点Q，第三节点R和输出信号端OUTPUT连接，用于在第一节点Q的信号控制下，将第二参考信号端VGH的信号提供给输出信号端OUTPUT，在第三节点R的信号控制下，将第二时钟信号端CLK2的信号提供给输出信号端OUTPUT；
当本移位寄存器是移位器寄存器级联电路的第n级时，本级移位寄存器的输入信号INPUT[n]为上两级移位寄存器的输出信号OUTPUT[n-2]，本级移位寄存器的输出信号OUTPUT[n]用于作为本级输出信号以及级联信号，所述级联信号用于作为下两级移位寄存器的输入信号INPUT[n+2]。
本申请实施例提供的移位寄存器通过输入模块，第一控制模块，第二控制模块和输出模块的相互配合，能够实现信号的移位输出。该移位寄存器通过减少外部控制信号的数量节省了移位寄存器的布线空间，便于集成在更窄边框的面板中。在窄边框面板中，作为GOA(Gate Driver on Array，阵列基板行驱动)电路的移位寄存器，可以将发光控制信号(EM信号)开关电路集成在显示面板的阵列基板上以形成对像素单元的发光控制驱动，从而可以省去集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间。
在一种示例性的实施方式中，图2为本申请实施例提供的另一种移位寄存器的结构示意图，如图2所示，本申请实施例提供的移位寄存器还包括：第三控制模块50；
第三控制模块50，分别与第二时钟信号端CLK2和第一节点Q连接，用于根据第二时钟信号端CLK2的信号调整第一节点Q的信号。通过设置第三控制模块50，可以使得第一节点Q的信号更加稳定，从而稳定移位寄存器的输出信号。
在一种示例性的实施方式中，图3-1为本申请实施例提供的一种输入模块的等效电路图。如图3-1所示，本申请实施例提供的移位寄存器中的输入模块包括：第一晶体管T1。第一晶体管T1的第一极与输入信号端INPUT连接，第一晶体管T1的控制极与第一时钟信号端CLK1连接，第一晶体管T1的第二极与第一节点Q连接。
当第一时钟信号端CLK1的信号为有效触发电平信号时，第一晶体管T1在第一时钟信号端CLK1的信号控制下处于导通状态，可以将输入信号端INPUT的信号提供给第一节点Q。图3-1中具体示出了输入模块的示例性结构。本领域技术人员容易理解的是，输入模块的实现方式不限于此，只要能够实现其功能即可。
在一种示例性的实施方式中，图3-2为本申请实施例提供的一种第一控制模块的等效电路图。如图3-2所示，本申请实施例提供的移位寄存器中的第一控制模块包括：第二晶体管T2，第三晶体管T3和第四晶体管T4。第二晶体管T2的第一极和控制极均与第一时钟信号端连接，第二晶体管T2的第二极与第二节点P连接；第三晶体管T3的第一极与第一参考信号端VGL连接，第三晶体管T3的控制极与第三时钟信号端CLK3连接，第三晶体管T3的第二极与第二节点P连接；第四晶体管T4的第一极与第二节点P连接，第四晶体管T4的控制极与第一节点Q连接，第四晶体管T4的第二极与第一时钟信号端CLK1连接。
当第一时钟信号端CLK1的信号为有效触发电平信号时，第二晶体管T2在第一时钟信号端CLK1的信号控制下处于导通状态，可以将第一时钟信号端CLK1的信号提供给第二节点P。当第三时钟信号端CLK3的信号为有效触发电平信号时，第三晶体管T3在第三时钟信号端CLK3的信号控制下处于导通状态，可以将第一参考信号端VGL的信号提供给第二节点P。当第一节点Q的信号为有效触发电平信号时，第四晶体管T4在第一节点Q的信号控制下处于导通状态，可以将第一时钟信号端CLK1的信号提供给第二节点P。图3-2中具体示出了第一控制模块的示例性结构。本领域技术人员容易理解的是，第一控制模块的实现方式不限于此，只要能够实现其功能即可。
在一种示例性的实施方式中，图3-3为本申请实施例提供的一种第二控制模块的等效电路图。如图3-3所示，本申请实施例提供的移位寄存器中的第二控制模块包括：第五晶体管T5，第六晶体管T6和第一电容C1。第五晶体管T5的第一极与第二时钟信号端CLK2连接，第五晶体管T5的控制极与第二节点P连接，第五晶体管T5的第二极与第三节点R连接；第六晶体管T6的第一极与第三节点R连接，第六晶体管T6的控制极与第一时钟信号端CLK1连接，第六晶体管T6的第二极与第一参考信号端VGL连接；第一电容C1的第一端与第二节点P连接，第一电容C1的第二端与第三节点R连接。
当第二节点P的信号为有效触发电平信号时，第五晶体管T5在第二节点P的信号控制下处于导通状态，可以将第二时钟信号端CLK2的信号提供给第三节点R。当第一时钟信号端CLK1的信号为有效触发电平信号时，第六晶体管T6在第一时钟信号端CLK1的信号控制下处于导通状态，可以将第一参考信号端VGL的信号提供给第三节点R。第一电容C1用于保持其两端电压差的稳定。图3-3中具体示出了第二控制模块的示例性结构。本领域技术人员容易理解的是，第二控制模块的实现方式不限于此，只要能够实现其功能即可。
在一种示例性的实施方式中，图3-4为本申请实施例提供的一种第三控制模块的等效电路图。如图3-4所示，本申请实施例提供的移位寄存器中的第三控制模块包括：第七晶体管T7和第二电容C2。第七晶体管T7的第一极与第二电容C2的第二端连接，第七晶体管T7的控制极与第一节点Q连接，第七晶体管T7的第二极与第二时钟信号端CLK2连接；第二电容C2的第一端与第一节点Q连接，第二电容C2的第二端与第七晶体管T7的第一极连接。
当第一节点Q为有效触发电平信号时，第七晶体管T7在第一节点Q的信号控制下处于导通状态，可以将第二时钟信号端CLK2的信号提供给第二电容C2的第二端。第二电容C2用于保持其两端电压差的稳定，第二电容C2可以根据第二时钟信号CLK2的信号变化调整第一节点Q的信号。图3-4中具体示出了第三控制模块的示例性结构。本领域技术人员容易理解的是，第三控制模块的实现方式不限于此，只要能够实现其功能即可。
在一种示例性的实施方式中，图3-5为本申请实施例提供的一种输出模块的等效电路图。如图3-5所示，本申请实施例提供的移位寄存器中的输出模块包括：第八晶体管T8，第九晶体管T9和第三电容C3。第八晶体管T8的第一极与第二时钟信号端CLK2连接，第八晶体管T8的控制极与第三节点R连接，第八晶体管T8的第二极与输出信号端OUTPUT连接；第九晶体管T9的第一极与输出信号端OUTPUT连接，第九晶体管T9的控制极与第一节点Q连接，第九晶体管T9的第二极与第二参考信号端VGH连接；第三电容C3的第一端与第三节点R连接，第三电容C3的第二端与输出信号端OUTPUT连接。
当第三节点R的信号为有效触发电平信号时，第八晶体管T8在第三节点R的信号控制下处于导通状态，可以将第二时钟信号端CLK2的信号提供给输出信号端OUTPUT。当第一节点Q的信号为有效触发电平信号时，第九晶体管T9在第一节点Q的信号控制下处于导通状态，可以将第二参考信号端VGH的信号提供给输出信号端OUTPUT。第三电容C3用于保持其两端电压差的稳定。图3-5中具体示出了输出模块的示例性结构。本领域技术人员容易理解的是，输出模块的实现方式不限于此，只要能够实现其功能即可。
图4-1和图4-2为本申请实施例提供的两种移位寄存器的等效电路图，图4-1所示的移位寄存器包括：输入模块，第一控制模块，第二控制模块和输出模块。图4-2所示的移位寄存器在图4-1所示的移位寄存器的基础上增加了第三控制模块。
如图4-1和图4-2所示，输入模块包括：第一晶体管T1。第一控制模块包括：第二晶体管T2，第三晶体管T3和第四晶体管T4。第二控制模块包括：第五晶体管T5，第六晶体管T6和第一电容C1。输出模块包括：第八晶体管T8，第九晶体管T9和第三电容C3。如图4-2所示，第三控制模块包括：第七晶体管T7和第二电容C2。
第一晶体管T1的第一极与输入信号端INPUT连接，第一晶体管T1的控制极与第一时钟信号端CLK1连接，第一晶体管T1的第二极与第一节点Q连接；第二晶体管T2的第一极和控制极均与第一时钟信号端CLK1连接，第二晶体管T2的第二极与第二节点P连接；第三晶体管T3的第一极与第一参考信号端VGL连接，第三晶体管T3的控制极与第三时钟信号端CLK3连接，第三晶体管T3的第二极与第二节点P连接；第四晶体管T4的第一极与第二节点P连接，第四晶体管T4的控制极与第一节点Q连接，第四晶体管T4的第二极与第一时钟信号端CLK1连接；第五晶体管T5的第一极与第二时钟信号端CLK2连接，第五晶体管T5的控制极与第二节点P连接，第五晶体管T5的第二极与第三节点R连接；第六晶体管T6的第一极与第三节点R连接，第六晶体管T6的控制极与第一时钟信号端CLK1连接，第六晶体管T6的第二极与第一参考信号端VGL连接；第七晶体管T7的第一极与第二电容C2的第二端连接，第七晶体管T7的控制极与第一节点Q连接，第七晶体管T7的第二极与第二时钟信号端CLK2连接；第八晶体管T8的第一极与第二时钟信号端CLK2连接，第八晶体管T8的控制极与第三节点R连接，第八晶体管T8的第二极与输出信号端OUTPUT连接；第九晶体管T9的第一极与输出信号端OUTPUT连接，第九晶体管T9的控制极与第一节点Q连接，第九晶体管T9的第二极与第二参考信号端VGH连接。第一电容C1的第一端与第二节点P连接，第一电容C1的第二端与第三节点R连接；第二电容C2的第一端与第一节点Q连接，第二电容C2的第二端与第七晶体管T7的第一极连接；第三电容C3的第一端与第三节点R连接，第三电容C3的第二端与输出信号端OUTPUT连接。
第一晶体管T1在第一时钟信号端CLK1的信号控制下处于导通状态时可以将输入信号端INPUT的信号提供给第一节点Q。第二晶体管T2在第一时钟信号端CLK1的信号控制下处于导通状态时可以将第一时钟信号端CLK1的信号提供给第二节点P。第三晶体管T3在第三时钟信号端CLK3的信号控制下处于导通状态时可以将第一参考信号端VGL的信号提供给第二节点P。第四晶体管T4在第一节点Q的信号控制下处于导通状态时可以将第一时钟信号端CLK1的信号提供给第二节点P。第五晶体管T5在第二节点P的信号控制下处于导通状态时可以将第二时钟信号端CLK2的信号提供给第三节点R。第六晶体管T6在第一时钟信号端CLK1的信号控制下处于导通状态时可以将第一参考信号端VGL的信号提供给第三节点R。第七晶体管T7在第一节点Q的信号控制下处于导通状态时可以将第二时钟信号端CLK2的信号提供给第三电容C3的第二端。第八晶体管T8在第三节点R的信号控制下处于导通状态时可以将第二时钟信号端CLK2的信号提供给输出信号端OUTPUT。第九晶体管T9在第一节点Q的信号控制下处于导通状态时可以将第二参考信号端VGH的信号提供给输出信号端OUTPUT。第一电容C1，第二电容C2，和第三电容C3用于保持电容两端电压差的稳定。
在上述实施方式中，为了统一工艺流程，减少工艺制程，提高产品的良率，所有晶体管(T1～T9)可以同为N型薄膜晶体管或P型薄膜晶体管。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管。
下面结合电路时序图对本申请实施例提供的移位寄存器的工作过程进行说明。
上述移位寄存器的所有的晶体管均为N型晶体管或者均为P型晶体管。第一时钟信号端，第二时钟信号端和第三时钟信号端输入的时钟信号的周期均为T。当触发晶体管导通的有效触发电平为高电平时，三个时钟信号的占空比均为1/3；当触发晶体管导通的有效触发电平为低电平时，三个时钟信号的占空比均为2/3。
当触发晶体管导通的有效触发电平为高电平时，第二时钟信号端输入的第二时钟信号的上升沿比第一时钟信号端输入的第一时钟信号的上升沿延迟T/3，第三时钟信号端输入的第三时钟信号的上升沿比第二时钟信号端输入的第二时钟信号的上升沿延迟T/3。
当触发晶体管导通的有效触发电平为低电平时，第二时钟信号端输入的第二时钟信号的下降沿比第一时钟信号端输入的第一时钟信号的下降沿延迟T/3，第三时钟信号端输入的第三时钟信号的下降沿比第二时钟信号端输入的第二时钟信号的下降沿延迟T/3。
以所有晶体管(T1～T9)均为N型薄膜晶体管进行举例说明。对于N型薄膜晶体管，触发晶体管导通的有效触发电平为高电平。第一参考信号端VGL持续输入低电平信号。第二参考信号端VGH持续输入高电平信号。第一时钟信号端CLK1输入的第一时钟信号，第二时钟信号端CLK2输入的第二时钟信号，第三时钟信号端CLK3输入的第三时钟信号的周期均为T，三个时钟信号的占空比均为1/3，第二时钟信号的上升沿比第一时钟信号的上升沿滞后T/3，第三时钟信号的上升沿比第二时钟信号的上升沿滞后T/3。移位寄存器的输入信号端INPUT输入的信号为脉冲信号。
为了描述方便，下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，而不是具体的电压值。
实施例一、
下面以图4-1所示的移位寄存器的结构为例，结合图5-1所示的电路时序图对本申请实施例提供的上述移位寄存器的工作过程进行描述。如图5-1所示，S1～S9是移位寄存器工作过程的不同阶段，每一个阶段的持续时间为T/3，T是三个时钟信号端(CLK1，CLK2，CLK3)输入的时钟信号的周期。
(一)第一阶段S1
INPUT＝1，CLK1＝1，CLK2＝0，CLK3＝0。
由于CLK1＝1，第一晶体管T1、第二晶体管T2和第六晶体管T6导通。由于CLK3＝0，第三晶体管T3截止。第二晶体管T2导通，第一时钟信号端CLK1的高电平信号被提供给第二节点P(P＝1)，第一电容C1充电(C1的第一端为高电平，第二端为低电平)，第五晶体管T5导通，第二时钟信号端CLK2的低电平信号被提供给第三节点R(R＝0)，第八晶体管T8截止，输出信号端OUTPUT的输出信号不受第二时钟信号端CLK2的信号影响。第一晶体管T1导通，输入信号端INPUT的高电平信号被提供给第一节点Q(Q＝1)，第九晶体管T9导通，第二参考信号端VGH的高电平信号被提供给输出信号端(OUTPUT＝1)，第三电容C3充电(C3的第一端为低电平，第二端为高电平)。
(二)第二阶段S2
INPUT＝1，CLK1＝0，CLK2＝1，CLK3＝0。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。由于CLK3＝0，第三晶体管T3截止。第一晶体管T1截止，第一节点Q保持高电平(Q＝1)，第九晶体管T9导通，第二参考信号端VGH的高电平信号被提供给输出信号端OUTPUT(OUTPUT＝1)。第一节点Q保持高电平(Q＝1)，第四晶体管T4导通，第一时钟信号端CLK1的低电平信号被提供给第二节点P(P＝0)，第五晶体管T5截止，第三节点R由第三电容C3保持低电平(R＝0)，第八晶体管T8截止，输出信号端OUTPUT的输出信号不受第二时钟信号端CLK2的信号影响。
(三)第三阶段S3
INPUT＝1，CLK1＝0，CLK2＝0，CLK3＝1。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。第一节点Q保持高电平(Q＝1)，第九晶体管T9导通，第二参考信号端VGH的高电平信号被提供给输出信号端OUTPUT(OUTPUT＝1)。第一节点Q保持高电平(Q＝1)，第四晶体管T4导通，第一时钟信号端CLK1的低电平信号被提供给第二节点P(P＝0)。由于CLK3＝1，第三晶体管T3导通，第一参考信号端VGL的低电平信号被提供给第二节点P(P＝0)。第二节点P的信号为低电平信号，第五晶体管T5截止。第三节点R由第三电容C3保持低电平(R＝0)，第八晶体管T8截止，输出信号端OUTPUT的输出信号不受第二时钟信号端CLK2的信号影响。
(四)第四阶段S4
INPUT＝0，CLK1＝1，CLK2＝0，CLK3＝0。
由于CLK1＝1，第一晶体管T1、第二晶体管T2和第六晶体管T6导通。由于CLK3＝0，第三晶体管T3截止。第一晶体管T1导通，输入信号端INPUT的低电平信号被提供给第一节点Q(Q＝0)，第一电容C1充电(C1的第一端为高电平，第二端为低电平)，第四晶体管T4，第九晶体管T9截止。第二晶体管T2导通，第一时钟信号端CLK1的高电平信号被提供给第二节点P(P＝1)，第五晶体管T5导通，第二时钟信号端CLK2的低电平信号被提供给第三节点R(R＝0)，第八晶体管T8截止。输出信号端OUTPUT在第三电容C3的作用下维持输出高电平信号(OUTPUT＝1)。
(五)第五阶段S5
INPUT＝1，CLK1＝0，CLK2＝1，CLK3＝0。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。由于CLK3＝0，第三晶体管T3截止。第一晶体管T1截止，第一节点Q保持低电平(Q＝0)，第四晶体管T4和第九晶体管T9截止。第二节点P由第一电容C1维持高电平，第五晶体管T5导通，第二时钟信号端CLK2的高电平信号被提供给第三节点R(R＝1)，第八晶体管T8导通，第二时钟信号端CLK2的高电平信号被输出给输出信号端OUTPUT(OUTPUT＝1)。
(六)第六阶段S6
INPUT＝1，CLK1＝0，CLK2＝0，CLK3＝1。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。由于CLK3＝1，第三晶体管T3导通。第一晶体管T1截止，第一节点Q保持低电平(Q＝0)，第四晶体管T4和第九晶体管T9截止。第三晶体管T3导通，第一参考信号端VGL的低电平信号被提供给第二节点P(P＝0)，第五晶体管截止。第三节点R维持高电平，第八晶体管T8导通，第二时钟信号端CLK2的低电平信号被输出给输出信号端OUTPUT(OUTPUT＝0)。
图5-1还示出了移位寄存器在第七阶段S7，第八阶段S8，第九阶段S9的电路时序图。其中，移位寄存器在第七阶段S7工作时，输入信号端INPUT的输入信号，以及三个时钟信号端(CLK1，CLK2，CLK3)的信号与第一阶段S1相同，因此，移位寄存器中所有晶体管的开关状态与第一阶段S1相同，移位寄存器的输出信号端OUTPUT的输出信号与第一阶段S1相同。其中，移位寄存器在第八阶段S8工作时，输入信号端INPUT的输入信号，以及三个时钟信号端(CLK1，CLK2，CLK3)的信号与第二阶段S2相同，因此，移位寄存器中所有晶体管的开关状态与第二阶段S2相同，移位寄存器的输出信号端OUTPUT的输出信号与第二阶段S2相同。移位寄存器在第九阶段S9工作时，输入信号端INPUT的输入信号，以及三个时钟信号端(CLK1，CLK2，CLK3)的信号与第三阶段S3相同，因此，移位寄存器中所有晶体管的开关状态与第三阶段S3相同，移位寄存器的输出信号端OUTPUT的输出信号与第三阶段S3相同。
在第六阶段S6之后，输入信号端INPUT在显示下一帧画面之前持续输入高电平信号，移位寄存器的工作过程为循环重复第一阶段S1至第三阶段S3的工作过程。因此，从第七阶段S7开始，移位寄存器在3a+1阶段的工作过程同第一阶段S1的工作过程，移位寄存器在3a+2阶段的工作过程同第二阶段S2的工作过程，移位寄存器在3a+3阶段的工作过程同第三阶段S3的工作过程，a大于或等于2。
实施例二、
下面以图4-2所示的移位寄存器的结构为例，结合图5-2所示的电路时序图对本申请实施例提供的上述移位寄存器的工作过程进行描述。如图5-2所示，S1～S9是移位寄存器工作过程的不同阶段，每一个阶段的持续时间为T/3，T是三个时钟信号端(CLK1，CLK2，CLK3)输入的时钟信号的周期。
(一)第一阶段S1
INPUT＝1，CLK1＝1，CLK2＝0，CLK3＝0。
由于CLK1＝1，第一晶体管T1、第二晶体管T2和第六晶体管T6导通。由于CLK3＝0，第三晶体管T3截止。第二晶体管T2导通，第一时钟信号端CLK1的高电平信号被提供给第二节点P(P＝1)，第一电容C1充电(C1的第一端为高电平，第二端为低电平)，第五晶体管T5导通，第二时钟信号端CLK2的低电平信号被提供给第三节点R(R＝0)，第八晶体管T8截止，输出信号端OUTPUT的输出信号不受第二时钟信号端CLK2的信号影响。第一晶体管T1导通，输入信号端INPUT的高电平信号被提供给第一节点Q(Q＝1)，第七晶体管T7和第九晶体管T9导通，第二参考信号端VGH的高电平信号被提供给输出信号端OUTPUT(OUTPUT＝1)，第二电容C2充电(C2的第一端为高电平，第二端为低电平)，第三电容C3充电(C3的第一端为低电平，第二端为高电平)。
(二)第二阶段S2
INPUT＝1，CLK1＝0，CLK2＝1，CLK3＝0。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。由于CLK3＝0，第三晶体管T3截止。第一晶体管T1截止，第一节点Q保持高电平(Q＝1)，第七晶体管T7和第九晶体管T9导通，第七晶体管T7导通，第二时钟信号端CLK2的信号从低电平跳变为高电平并通过第二电容C2耦合使得第一节点Q的信号电平被二次抬升(Q＝1)，使得第九晶体管T9充分导通，第二参考信号端VGH的高电平信号被提供给输出信号端OUTPUT(OUTPUT＝1)，输出信号的电压更加稳定，可以避免移位寄存器单元级联时出现电压衰减的情况。第一节点Q保持高电平(Q＝1)，第四晶体管T4导通，第一时钟信号端CLK1的低电平信号被提供给第二节点P(P＝0)，第五晶体管T5截止，第三节点R由第三电容C3保持低电平(R＝0)，第八晶体管T8截止，输出信号端OUTPUT的输出信号不受第二时钟信号端CLK2的信号影响。
(三)第三阶段S3
INPUT＝1，CLK1＝0，CLK2＝0，CLK3＝1。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。第一节点Q保持高电平(Q＝1)，第九晶体管T9导通，第二参考信号端VGH的高电平信号被提供给输出信号端OUTPUT(OUTPUT＝1)。第一节点Q保持高电平(Q＝1)，第七晶体管T7导通，第二时钟信号端CLK2的信号从高电平跳变为低电平并通过第二电容C2耦合使得第一节点Q的信号电平回落到二次抬升前的高电平(Q＝1)。第一节点Q保持高电平(Q＝1)，第四晶体管T4导通，第一时钟信号端CLK1的低电平信号被提供给第二节点P(P＝0)。由于CLK3＝1，第三晶体管T3导通，第一参考信号端VGL的低电平信号被提供给第二节点P(P＝0)。第二节点P的信号为低电平信号，第五晶体管T5截止。第三节点R由第三电容C3保持低电平(R＝0)，第八晶体管T8截止，输出信号端OUTPUT的输出信号不受第二时钟信号端CLK2的信号影响。
(四)第四阶段S4
INPUT＝0，CLK1＝1，CLK2＝0，CLK3＝0。
由于CLK1＝1，第一晶体管T1、第二晶体管T2和第六晶体管T6导通。由于CLK3＝0，第三晶体管T3截止。第一晶体管T1导通，输入信号端INPUT的低电平信号被提供给第一节点Q(Q＝0)，第四晶体管T4，第七晶体管T7和第九晶体管T9截止。第二晶体管T2导通，第一时钟信号端CLK1的高电平信号被提供给第二节点P(P＝1)，第一电容C1充电(C1的第一端为高电平，第二端为低电平)，第五晶体管T5导通，第二时钟信号端CLK2的低电平信号被提供给第三节点R(R＝0)，第八晶体管T8截止。输出信号端OUTPUT由第三电容C3维持输出高电平信号(OUTPUT＝1)。
(五)第五阶段S5
INPUT＝1，CLK1＝0，CLK2＝1，CLK3＝0。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。由于CLK3＝0，第三晶体管T3截止。第一晶体管T1截止，第一节点Q保持低电平(Q＝0)，第四晶体管T4，第七晶体管T7和第九晶体管T9截止。第二节点P由第一电容C1维持高电平(P＝1)，因此，第五晶体管T5导通，第二时钟信号端CLK2的高电平信号被提供给第三节点R(R＝1)，第八晶体管T8导通，第二时钟信号端CLK2的高电平信号被输出给输出信号端OUTPUT(OUTPUT＝1)。
(六)第六阶段S6
INPUT＝1，CLK1＝0，CLK2＝0，CLK3＝1。
由于CLK1＝0，第一晶体管T1、第二晶体管T2和第六晶体管T6截止。由于CLK3＝1，第三晶体管T3导通。第一晶体管T1截止，第一节点Q保持低电平(Q＝0)，第四晶体管T4，第七晶体管T7和第九晶体管T9截止。第三晶体管T3导通，第一参考信号端VGL的低电平信号被提供给第二节点P(P＝0)，第五晶体管截止。第三节点R维持高电平(R＝1)，因此，第八晶体管T8导通，第二时钟信号端CLK2的低电平信号被输出给输出信号端OUTPUT(OUTPUT＝0)。
图5-2还示出了移位寄存器在第七阶段S7，第八阶段S8，第九阶段S9的电路时序图。其中，移位寄存器在第七阶段S7工作时，输入信号端INPUT的输入信号，以及三个时钟信号端(CLK1，CLK2，CLK3)的信号与第一阶段S1相同，因此，移位寄存器中所有晶体管的开关状态与第一阶段S1相同，移位寄存器的输出信号端OUTPUT的输出信号与第一阶段S1相同。其中，移位寄存器在第八阶段S8工作时，输入信号端INPUT的输入信号，以及三个时钟信号端(CLK1，CLK2，CLK3)的信号与第二阶段S2相同，因此，移位寄存器中所有晶体管的开关状态与第二阶段S2相同，移位寄存器的输出信号端OUTPUT的输出信号与第二阶段S2相同。移位寄存器在第九阶段S9工作时，输入信号端INPUT的输入信号，以及三个时钟信号端(CLK1，CLK2，CLK3)的信号与第三阶段S3相同，因此，移位寄存器中所有晶体管的开关状态与第三阶段S3相同，移位寄存器的输出信号端OUTPUT的输出信号与第三阶段S3相同。
在第六阶段S6之后，输入信号端INPUT在显示下一帧画面之前持续输入高电平信号，移位寄存器的工作过程为循环重复第一阶段S1至第三阶段S3的工作过程。因此，从第七阶段S7开始，移位寄存器在3a+1阶段的工作过程同第一阶段S1的工作过程，移位寄存器在3a+2阶段的工作过程同第二阶段S2的工作过程，移位寄存器在3a+3阶段的工作过程同第三阶段S3的工作过程，a大于或等于2。
本申请实施例还提供了一种信号驱动电路。图6示出了一种信号驱动电路的结构示意，如图6所示，所述信号驱动电路包括：第一时钟信号线SZ1，第二时钟信号线SZ2，第三时钟信号线SZ3，第一参考信号线CK1和第二参考信号线CK2，以及依次间隔一级移位寄存器级联的第一至第N级移位寄存器，所述移位寄存器为上述的移位寄存器；
第n级移位寄存器SR(n)的输出信号端与第n+2级移位寄存器SR(n+2)的输入信号端连接；1≤n≤N-2；
第一至第N级移位寄存器的第一参考信号端均连接至第一参考信号线，第二参考信号端均连接至第二参考信号线；
第3k+1级移位寄存器的第一时钟信号端连接至第一时钟信号线，第二时钟信号端连接至第二时钟信号线，第三时钟信号端连接至第三时钟信号线；
第3k+2级移位寄存器的第一时钟信号端连接至第二时钟信号线，第二时钟信号端连接至第三时钟信号线，第三时钟信号端连接至第一时钟信号线；
第3k+3级移位寄存器的第一时钟信号端连接至第三时钟信号线，第二时钟信号端连接至第一时钟信号线，第三时钟信号端连接至第二时钟信号线；
其中，k为非负整数。
上述信号驱动电路中的所有晶体管均为N型晶体管或者均为P型晶体管。
第一时钟信号线，第二时钟信号线和第三时钟信号线提供的时钟信号的周期均为T。当触发晶体管导通的有效触发电平为高电平时，三个时钟信号的占空比均为1/3；当触发晶体管导通的有效触发电平为低电平时，三个时钟信号的占空比均为2/3。当触发晶体管导通的有效触发电平为高电平时，第二时钟信号线提供的第二时钟信号的高电平比第一时钟信号线提供的第一时钟信号的高电平延迟T/3，第三时钟信号线提供的第三时钟信号的高电平比第二时钟信号线提供的第二时钟信号的高电平延迟T/3。当触发晶体管导通的有效触发电平为低电平时，第二时钟信号线提供的第二时钟信号的低电平比第一时钟信号线提供的第一时钟信号的低电平延迟T/3，第三时钟信号线提供的第三时钟信号的低电平比第二时钟信号线提供的第二时钟信号的低电平延迟T/3。
以信号驱动电路中的所有晶体管为N型晶体管为例，图7示出了一种信号驱动电路的信号时序图。如图7所示，第一时钟信号线，第二时钟信号线和第三时钟信号线提供的时钟信号的周期均为T，三个时钟信号的占空比均为1/3，第二时钟信号线提供的第二时钟信号的低电平比第一时钟信号线提供的第一时钟信号的低电平延迟T/3，第三时钟信号线提供的第三时钟信号的低电平比第二时钟信号线提供的第二时钟信号的低电平延迟T/3。
从第一级移位寄存器开始，任意第n级移位寄存器SR(n)的输出信号还同时作为间隔一级的移位寄存器SR(n+2)的输入信号。后一级移位寄存SR(n+1)的输出信号的低电平比前一级移位寄存器SR(n)的输出信号的低电平滞后T/3。
第一级移位寄存器SR(1)和第二级移位寄存器SR(2)可以外接触发信号。在一种实施方式中，第一级移位寄存器SR(1)外接第一触发信号，第二级移位寄存器SR(2)外接第二触发信号，第二触发信号的低电平比第一触发信号的低电平滞后T/3，所述第一触发信号和第二触发信号的低电平均持续T/3。在另一种实施方式中，第一级移位寄存器SR(1)和第二级移位寄存器SR(2)可以外接同一个触发信号，所述触发信号的低电平可以持续2T/3。
本申请实施例提供的上述信号驱动电路可以作为发光控制信号驱动电路，产生像素补偿电路需要的发光控制信号。在窄边框面板中，可以将发光控制信号(EM信号)开关电路集成在显示面板的阵列基板上以形成对像素单元的发光控制驱动，从而可以省去集成电路的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间。
本申请实施例还提供了一种显示装置，包括本申请实施例提供的上述信号驱动电路。其具体实施可参见上述移位寄存器的实施过程，相同之处不再赘述。
本申请实施例提供的上述显示装置可以为有机发光显示装置，或者也可以为液晶显示装置，在此不作限定。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
在一种示例性的实施方式中，本申请实施例还提供了一种对上述移位寄存器的驱动方法，可以包括以下步骤：输入模块在第一时钟信号端的信号控制下将输入信号端的信号提供给第一节点；第一控制模块根据第一时钟信号端的信号、第三时钟信号端的信号、第一参考信号端的信号和第一节点的信号控制第二节点的信号；第二控制模块根据第一时钟信号端的信号、第二时钟信号端的信号、第一参考信号端的信号和第二节点的信号控制第三节点的信号；输出模块在第一节点的信号控制下将第二参考信号端的信号提供给输出信号端或者在第三节点的信号控制下将第二时钟信号端的信号提供给输出信号端。
在一种示例性的实施方式中，本申请实施例还提供了一种对上述移位寄存器的驱动方法。所述移位寄存器的驱动方法可以包括：输入模块在第一时钟信号端的信号控制下将输入信号端的信号提供给第一节点；第一控制模块根据第一时钟信号端的信号、第三时钟信号端的信号、第一参考信号端的信号和第一节点的信号控制第二节点的信号；第二控制模块根据第一时钟信号端的信号、第二时钟信号端的信号、第一参考信号端的信号和第二节点的信号控制第三节点的信号；第三控制模块根据第二时钟信号端的信号调整第一节点的信号；输出模块在第一节点的信号控制下将第二参考信号端的信号提供给输出信号端或者在第三节点的信号控制下将第二时钟信号端的信号提供给输出信号端。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (7)

1.一种移位寄存器，其特征在于，包括：输入模块、第一控制模块、第二控制模块、输出模块、输入信号端、输出信号端、第一参考信号端、第二参考信号端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第一节点、第二节点和第三节点；
输入模块，分别与输入信号端，第一时钟信号端和第一节点连接，用于在第一时钟信号端的信号控制下，将输入信号端的信号提供给第一节点；
第一控制模块，分别与第一时钟信号端，第三时钟信号端，第一参考信号端，第一节点和第二节点连接，用于根据第一时钟信号端的信号、第三时钟信号端的信号、第一参考信号端的信号和第一节点的信号控制第二节点的信号；
第二控制模块，分别与第一时钟信号端，第二时钟信号端，第一参考信号端，第二节点和第三节点连接，用于根据第一时钟信号端的信号、第二时钟信号端的信号、第一参考信号端的信号和第二节点的信号控制第三节点的信号；
输出模块，分别与第二时钟信号端，第二参考信号端，第一节点，第三节点和输出信号端连接，用于在第一节点的信号控制下，将第二参考信号端的信号提供给输出信号端，在第三节点的信号控制下，将第二时钟信号端的信号提供给输出信号端；
其中，所述输入模块包括：第一晶体管；
第一晶体管的控制极与第一时钟信号端连接，第一晶体管的第一极与输入信号端连接，第一晶体管的第二极与第一节点连接；
所述第一控制模块包括：第二晶体管，第三晶体管和第四晶体管；
第二晶体管的控制极和第一极均与第一时钟信号端连接，第二晶体管的第二极与第二节点连接；
第三晶体管的控制极与第三时钟信号端连接，第三晶体管的第一极与第一参考信号端连接，第三晶体管的第二极与第二节点连接；
第四晶体管的控制极与第一节点连接，第四晶体管的第一极与第二节点连接，第四晶体管的第二极与第一时钟信号端连接；
所述第二控制模块包括：第五晶体管，第六晶体管和第一电容；
第五晶体管的控制极与第二节点连接，第五晶体管的第一极与第二时钟信号端连接，第五晶体管的第二极与第三节点连接；
第六晶体管的控制极与第一时钟信号端连接，第六晶体管的第一极与第三节点连接，第六晶体管的第二极与第一参考信号端连接；
第一电容的第一端与第二节点连接，第一电容的第二端与第三节点连接；
所述输出模块包括：第八晶体管，第九晶体管和第三电容；
第八晶体管的控制极与第三节点连接，第八晶体管的第一极与第二时钟信号端连接，第八晶体管的第二极与输出信号端连接；
第九晶体管的控制极与第一节点连接，第九晶体管的第一极与输出信号端连接，第九晶体管的第二极与第二参考信号端连接；
第三电容的第一端与第三节点连接，第三电容的第二端与输出信号端连接。
2.如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第三控制模块；
第三控制模块，分别与第二时钟信号端和第一节点连接，用于根据第二时钟信号端的信号调整第一节点的信号。
3.如权利要求2所述的移位寄存器，其特征在于：
所述第三控制模块包括：第七晶体管和第二电容；
第七晶体管的控制极与第一节点连接，第七晶体管的第一极与第二电容的第二端连接，第七晶体管的第二极与第二时钟信号端连接；
第二电容的第一端与第一节点连接，第二电容的第二端与第七晶体管的第一极连接。
4.如权利要求1-3中任一项所述的移位寄存器，其特征在于：
第一时钟信号端配置为输入第一时钟信号，第二时钟信号端配置为输入第二时钟信号，第三时钟信号端配置为输入第三时钟信号；所述第一时钟信号、第二时钟信号和第三时钟信号的周期均为T；
所述移位寄存器中的所有晶体管均为N型晶体管，所述三个时钟信号的占空比均为1/3，第二时钟信号的上升沿比第一时钟信号的上升沿滞后T/3，第三时钟信号的上升沿比第一时钟信号的上升沿滞后T/3；所述第一参考信号端配置为输入低电平信号，所述第二参考信号端配置为输入高电平信号。
5.一种信号驱动电路，其特征在于，包括：
第一时钟信号线，第二时钟信号线，第三时钟信号线，第一参考信号线和第二参考信号线，以及依次间隔一级移位寄存器级联的第一至第N级移位寄存器，所述移位寄存器为权利要求1-4中任一项所述的移位寄存器；
第n级移位寄存器SR(n)的输出信号端与第n+2级移位寄存器SR(n+2)的输入信号端连接；1≤n≤N-2；
第一至第N级移位寄存器的第一参考信号端均连接至第一参考信号线，第二参考信号端均连接至第二参考信号线；
第3k+1级移位寄存器的第一时钟信号端连接至第一时钟信号线，第二时钟信号端连接至第二时钟信号线，第三时钟信号端连接至第三时钟信号线；
第3k+2级移位寄存器的第一时钟信号端连接至第二时钟信号线，第二时钟信号端连接至第三时钟信号线，第三时钟信号端连接至第一时钟信号线；
第3k+3级移位寄存器的第一时钟信号端连接至第三时钟信号线，第二时钟信号端连接至第一时钟信号线，第三时钟信号端连接至第二时钟信号线；
其中，k为非负整数。
6.一种如权利要求1-4中任一项所述的移位寄存器的驱动方法，包括：
输入模块在第一时钟信号端的信号控制下将输入信号端的信号提供给第一节点；
第一控制模块根据第一时钟信号端的信号、第三时钟信号端的信号、第一参考信号端的信号和第一节点的信号控制第二节点的信号；
第二控制模块根据第一时钟信号端的信号、第二时钟信号端的信号、第一参考信号端的信号和第二节点的信号控制第三节点的信号；
输出模块在第一节点的信号控制下将第二参考信号端的信号提供给输出信号端或者在第三节点的信号控制下将第二时钟信号端的信号提供给输出信号端。
7.一种显示装置，其特征在于，包括上述权利要求5所述的信号驱动电路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111798788B (zh) * 2020-07-13 2022-09-20 昆山国显光电有限公司 发光控制电路、发光控制驱动器和显示面板

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201003182A (en) * 2008-07-01 2010-01-16 Chunghwa Picture Tubes Ltd Shift register apparatus and method thereof
CN103208251A (zh) * 2013-04-15 2013-07-17 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN103985346A (zh) * 2014-05-21 2014-08-13 上海天马有机发光显示技术有限公司 一种tft阵列基板、显示面板和显示基板
CN104795106A (zh) * 2015-04-14 2015-07-22 上海天马有机发光显示技术有限公司 移位寄存器及驱动方法、驱动电路、阵列基板和显示装置
KR20150141285A (ko) * 2014-06-09 2015-12-18 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 유기 발광 표시 장치
CN105405381A (zh) * 2015-12-16 2016-03-16 上海天马微电子有限公司 移位寄存器及其驱动方法、驱动电路和阵列基板
CN105427787A (zh) * 2015-12-30 2016-03-23 上海中航光电子有限公司 阵列基板和显示面板
CN106023943A (zh) * 2016-08-02 2016-10-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
US20170124977A1 (en) * 2015-10-30 2017-05-04 Japan Display Inc. Display device
KR20170050718A (ko) * 2015-10-30 2017-05-11 엘지디스플레이 주식회사 어레이 기판
KR20180013532A (ko) * 2016-07-29 2018-02-07 엘지디스플레이 주식회사 표시장치
CN107808651A (zh) * 2017-11-15 2018-03-16 武汉天马微电子有限公司 一种显示面板及显示装置
US20180091151A1 (en) * 2016-01-05 2018-03-29 Boe Technology Group Co., Ltd. A shift register and a driving method thereof, a gate driving circuit and a display device
CN108777116A (zh) * 2018-06-11 2018-11-09 上海天马微电子有限公司 显示面板和显示装置
CN109410771A (zh) * 2018-10-31 2019-03-01 武汉天马微电子有限公司 显示面板和显示装置
KR20190024465A (ko) * 2017-08-31 2019-03-08 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 유기발광 표시장치
CN109637428A (zh) * 2019-02-18 2019-04-16 上海中航光电子有限公司 显示面板的驱动方法和显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5472781B2 (ja) * 2008-10-08 2014-04-16 Ｎｌｔテクノロジー株式会社 シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
CN102651186B (zh) * 2011-04-07 2015-04-01 北京京东方光电科技有限公司 移位寄存器及栅线驱动装置
JP5774911B2 (ja) * 2011-06-01 2015-09-09 株式会社ジャパンディスプレイ 表示装置
CN104123905B (zh) * 2014-07-11 2016-11-16 昆山龙腾光电有限公司 移位寄存器以及栅极驱动电路
CN104900268B (zh) * 2015-06-30 2018-10-30 上海天马有机发光显示技术有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN106373538B (zh) * 2016-11-02 2019-02-26 上海天马微电子有限公司 一种移位寄存器及其驱动方法、栅极驱动电路和阵列基板
CN106710544B (zh) * 2016-12-12 2019-12-31 武汉华星光电技术有限公司 移位寄存器电路、栅极驱动电路及显示装置
CN107452351B (zh) * 2017-08-21 2019-04-26 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、驱动控制电路及显示装置
CN107784977B (zh) * 2017-12-11 2023-12-08 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN108538336B (zh) * 2018-04-19 2020-12-15 上海天马有机发光显示技术有限公司 发光移位寄存器及发光控制方法、驱动电路及显示装置
CN110503927B (zh) * 2018-05-16 2020-11-10 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN108877633B (zh) * 2018-08-06 2020-11-06 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN110070822A (zh) * 2019-06-12 2019-07-30 京东方科技集团股份有限公司 一种移位寄存器单元及其驱动方法、栅极驱动电路
CN110706656B (zh) * 2019-10-21 2021-02-02 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、驱动电路及显示装置

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201003182A (en) * 2008-07-01 2010-01-16 Chunghwa Picture Tubes Ltd Shift register apparatus and method thereof
CN103208251A (zh) * 2013-04-15 2013-07-17 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN103985346A (zh) * 2014-05-21 2014-08-13 上海天马有机发光显示技术有限公司 一种tft阵列基板、显示面板和显示基板
KR20150141285A (ko) * 2014-06-09 2015-12-18 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 유기 발광 표시 장치
CN104795106A (zh) * 2015-04-14 2015-07-22 上海天马有机发光显示技术有限公司 移位寄存器及驱动方法、驱动电路、阵列基板和显示装置
US20170124977A1 (en) * 2015-10-30 2017-05-04 Japan Display Inc. Display device
KR20170050718A (ko) * 2015-10-30 2017-05-11 엘지디스플레이 주식회사 어레이 기판
CN105405381A (zh) * 2015-12-16 2016-03-16 上海天马微电子有限公司 移位寄存器及其驱动方法、驱动电路和阵列基板
CN105427787A (zh) * 2015-12-30 2016-03-23 上海中航光电子有限公司 阵列基板和显示面板
US20180091151A1 (en) * 2016-01-05 2018-03-29 Boe Technology Group Co., Ltd. A shift register and a driving method thereof, a gate driving circuit and a display device
KR20180013532A (ko) * 2016-07-29 2018-02-07 엘지디스플레이 주식회사 표시장치
CN106023943A (zh) * 2016-08-02 2016-10-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
KR20190024465A (ko) * 2017-08-31 2019-03-08 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 유기발광 표시장치
CN107808651A (zh) * 2017-11-15 2018-03-16 武汉天马微电子有限公司 一种显示面板及显示装置
CN108777116A (zh) * 2018-06-11 2018-11-09 上海天马微电子有限公司 显示面板和显示装置
CN109410771A (zh) * 2018-10-31 2019-03-01 武汉天马微电子有限公司 显示面板和显示装置
CN109637428A (zh) * 2019-02-18 2019-04-16 上海中航光电子有限公司 显示面板的驱动方法和显示装置

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