CN109377948B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本公开实施例提供一种移位寄存器及其驱动方法、一种栅极驱动电路和一种显示装置。该移位寄存器可以包括输入电路、第一输出电路、复位电路、第二输出电路和控制电路。本公开实施例的移位寄存器省去了独立信号线的使用，有助于实现显示面板的窄边框设计。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示领域，尤其涉及一种移位寄存器及其驱动方法、一种栅极驱动电路和一种显示装置。
背景技术
随着显示技术的进步，越来越多的有源矩阵有机发光二极管(Active MatrixOrganic Light Emitting Diode, AMOLED)显示面板进入市场。相对于传统的薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display, TFT LCD)，AMOLED显示器具有更快的反应速度，更高的对比度，更广的视角以及更薄的模组，因此AMOLED显示器受到越来越多的面板厂商的重视。目前，对于具有电流补偿的AMOLED像素电路而言，除了数据信号之外，一般需要为其提供两个驱动信号，其中的一个驱动信号常常由栅极驱动电路提供，而另一个驱动信号则需要在栅极驱动电路之外额外布置的独立信号线来提供。
发明内容
本公开实施例提供一种移位寄存器及其驱动方法、一种栅极驱动电路和一种显示装置。
根据本公开的一个方面，提供了一种移位寄存器。该移位寄存器可以包括输入电路。输入电路可以连接至输入端和第一节点，被配置成响应于所述输入端处的输入信号而将输入信号传输至第一节点。该移位寄存器还可以包括第一输出电路。第一输出电路可以连接至时钟端、第一节点、第一输出端和第三输出端，被配置为响应于所述第一节点的电位和时钟端处接收的时钟信号，将时钟信号传输至第一输出端和第三输出端。该移位寄存器还可以包括复位电路。该复位电路可以连接至复位端、第一电压端、第一节点和第一输出端，被配置成响应于复位端处接收的复位信号，将第一电压端的第一电平传输至第一输出端和第一节点。该移位寄存器还可以包括第二输出电路。第二输出电路可以连接至第一节点、第一电压端、第二电压端和第二节点，被配置成响应于第一节点的电位，将第一电压端的第一电平传输至第二节点和第二输出端，以及响应于第一节点的电位，将第二电压端的第二电平传输至第二节点和第二输出端。第二节点连接至第二输出端。该移位寄存器还可以包括控制电路。该控制电路可以连接至第一节点、第二节点、第一电压端、第一输出端和第三输出端，被配置为响应于第二节点的电位，将第一电压端的第一电平传输至第一节点、第一输出端和第三输出端。
在一个实施例中，所述第二输出电路可以包括第七晶体管、第八晶体管、第九晶体管和第十晶体管。第七晶体管的控制级和第一级连接至第二电压端。第八晶体管的控制级连接至第七晶体管的第二级，第一级连接至第二电压端，第二级连接至第二节点。第九晶体管的控制级连接至第一节点，第一级连接至第七晶体管的第二级，第二级连接至第一电压端。第十晶体管的控制级连接至第一节点，第一级连接至第二节点，第二级连接至第一电压端。
在一个实施例中，所述控制电路可以包括第五晶体管、第六晶体管和第十二晶体管。第五晶体管的控制级连接至第二节点，第一级连接至第一节点，第二级连接至第一电压端。第六晶体管的控制级连接至第二节点，第一级连接至第一输出端，第二级连接至第一电压端。第十二晶体管的控制级连接至第二节点，第一级连接至第三输出端，第二级连接至第一电压端。
在一个实施例中，所述第一输出电路可以包括第三晶体管、第十一晶体管和第一电容。第三晶体管的控制级连接至第一节点，第一级连接至时钟端，第二级连接至第一输出端。第十一晶体管的控制级连接至第一节点，第一级连接至时钟端，第二级连接至第三输出端。第一电容的第一端连接至第一节点，第二端连接至第一输出端。
在一个实施例中，所述复位电路可以包括第二晶体管和第四晶体管。第二晶体管的控制级连接至复位端，第一级连接至第一节点，第二级连接至第一电压端。第四晶体管的控制级连接至复位端，第一级连接至第一输出端，第二级连接至第一电压端。
在一个实施例中，所述输入电路可以包括第一晶体管。第一晶体管的控制级和第一级连接至输入端，第二级连接至第一节点。
根据本公开的另一个方面，提供了一种栅极驱动电路。所述栅极驱动电路可以包括N个级联的如前所述的移位寄存器，N为大于等于3的整数。N个移位寄存器的第m个移位寄存器的第三输出端连接至N个移位寄存器的第m+2个移位寄存器的输入端，m为整数且1≤m≤N-2。N个移位寄存器的第n个移位寄存器的复位端连接至N个移位寄存器的第n+2个移位寄存器的第三输出端，n为整数且1≤n≤N-2。
根据本公开的又一个方面，提供了一种子像素单元。所述子像素单元连接至一条行扫 描信号线和一条控制信号线。所述行扫描信号线连接至如前所述的移位寄存器的第一输出 端，以及所述控制信号线连接至如前所述的移位寄存器的第二输出端。
在一个实施例中，所述子像素单元可以包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第二电容和发光二极管。第一薄膜晶体管的控制级连接至行扫描信号线，第一薄膜晶体管的第一级连接至第二薄膜晶体管的控制级，以及第二级连接 至第三节点。第二薄膜晶体管的第一级连接至第一电压源，以及第二级连接至第四节点。第 三薄膜晶体管的控制级连接至行扫描信号线，第一级连接至第三节点，以及第二级连接至数 据信号线。第四薄膜晶体管的控制级连接至控制信号线，第一级连接至发光二极管，以及第 二级连接至第二电压源。第二电容的第一端连接至第二薄膜晶体管的控制级，以及第二端连 接至第二薄膜晶体管的第一级。发光二极管的第一级连接至第四薄膜晶体管的第一级，以及 其第二级连接至第四节点。
在一个实施例中，所述发光二极管是有源矩阵有机发光二极管。
根据本公开的又一个方面，提供了一种显示装置。所述显示装置可以包括如前所述的栅极驱动电路。
在一个实施例中，所述显示装置还可以包括像素电路。所述像素电路包括多个子像素单元，每个子像素单元连接至一条行扫描信号线和一条控制信号线，以及其中，与每个子像素单元连接的行扫描信号线连接至栅极驱动电路的对应移位寄存器的第一输出端，并且与该子像素单元连接的控制信号线连接至该对应移位寄存器的第二输出端。
根据本公开的再一个方面，提供了一种驱动如前所述的移位寄存器的方法。所述方法可以包括，在第一阶段，在输入端处的输入信号为第二电平时，输入电路将输入信号传输至第一节点，以及在第一节点为第二电平时，第一输出电路将在时钟端接收的时钟信号的第一电平传输至第一输出端和第三输出端，第二输出电路将第一电压端的第一电平传输至第二节点和第二输出端。所述方法还可以包括，在第二阶段，在所述第一节点为第二电平时，在时钟信号为第二电平时，第一输出电路将时钟信号的第二电平传输至第一输出端和第三输出端。所述方法还可以包括，在第三阶段，在复位端处的复位信号为第二电平时，复位电路将第一电压端的第一电平传输至第一输出端和第一节点， 在第一节点为第一电平时，第二输出电路将第二电压端的第二电平传输至第二节点和第二输出端，以及在第二节点为第二电平时，控制电路将第一电压端的第一电平传输至第一节点、第一输出端和第三输出端。
附图说明
图1示出了根据本公开实施例的一种移位寄存器的示意性方框图；
图2示出了根据本公开实施例的一种移位寄存器的示意性电路图；
图3示出了根据本公开实施例的移位寄存器的驱动方法的示意性流程图；
图4示出了根据本公开实施例的移位寄存器的一种示意性操作时序图；
图5示出了根据本公开实施例的栅极驱动电路中的移位寄存器的一种示意性级联方式；
图6示出了如图5中所示的栅极驱动电路中的移位寄存器的一种示意性信号时序图；
图7示出了根据本公开实施例的AMOLED子像素单元的示意性电路图；
图8示出了如图7中所示的AMOLED子像素单元的一种示意性驱动时序图；以及
图9示出了根据本公开实施例的显示装置的示意性方框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在一个实施例中，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。
如前所述，目前，对于具有电流补偿的AMOLED像素电路，栅极驱动电路仅仅为其提供一个驱动信号，而AMOLED像素电路所需的另一个驱动信号则需要在栅极驱动电路之外的独立信号线来提供。该独立信号线的增加将使得显示面板的整体布线空间需求增大。对于窄边框产品而言，更多的信号线将使得显示器的边框做窄受到限制。
根据本公开实施例提供的移位寄存器及其驱动方法、栅极驱动电路和显示装置通过仅仅栅极驱动电路为AMOLED像素电路提供两个驱动信号，省去了在相关技术中的栅极驱动电路中的独立信号线的使用，有助于实现显示面板的窄边框设计。
图1示出了根据本公开实施例的一种移位寄存器100的示意性方框图。
如图1中所示，移位寄存器100可以包括输入电路101。输入电路101可以连接至输入端Input和第一节点PU。输入电路101可以被配置成响应于所述输入端Input处的输入信号，将输入信号传输至第一节点PU。
移位寄存器100还可以包括第一输出电路102。第一输出电路102可以连接至时钟端Clk、第一节点PU、第一输出端Vout和第三输出端Out_C。第一输出电路102可以被配置成，在所述第一节点PU为第二电平时，响应于在时钟端Clk处接收的时钟信号，将时钟信号传输至第一输出端Vout和第三输出端Out_C。该时钟信号可以包括例如第一电平和第二电平。
移位寄存器100还可以包括复位电路105。复位电路105可以连接至复位端Rst、第一电压端Vss、第一节点PU和第一输出端Vout。第一电压端Vss的电平可以是恒定的，例如是第一电平。复位电路105可以被配置成响应于复位端Rst处接收的复位信号，将第一电压端Vss的第一电平传输至第一输出端Vout和第一节点PU。
移位寄存器100还可以包括第二输出电路103。第二输出电路103可以连接至第一节点PU、第一电压端Vss、第二电压端Vdd和第二节点PD。第二节点PD可以连接至第二输出端SW。第二电压端Vdd的电平可以是恒定的，例如是第二电平。第二输出电路103可以被配置成响应于第一节点PU的电位，例如第二电平，将第一电压端Vss的第一电平传输至第二节点PD和第二输出端SW；以及响应于第一节点PU的电位，例如第一电平，将第二电压端Vdd的第二电平传输至第二节点PD和第二输出端SW。
移位寄存器100还可以包括控制电路104。控制电路104可以连接至第一节点PU、第二节点PD、第一电压端Vss、第一输出端Vout和第三输出端Out_C。控制电路104可以被配置成，响应于第二节点PD的电位，例如第二电平，将第一电压端Vss的第一电平传输至第一节点PU、第一输出端Vout和第三输出端Out_C。图2示出了根据本公开实施例的一种移位寄存器200的示意性电路图。
如图2中所示，移位寄存器200可以包括输入电路201。输入电路201可以包括第一晶体管T1。第一晶体管T1的控制级和第一级连接均至输入端Input。第一晶体管T1的第二级连接至第一节点PU。
移位寄存器200还可以包括第一输出电路202。第一输出电路202可以包括第三晶体管T3、第十一晶体管T11和第一电容C1。第三晶体管T3的控制级连接至第一节点PU。第三晶体管T3的第一级连接至时钟端Clk。第三晶体管T3的第二级连接至第一输出端Vout。第十一晶体管T11的控制级连接至第一节点PU。第十一晶体管T11的第一级连接至时钟端Clk。第十一晶体管T11的第二级连接至第三输出端Out_C。第一电容C1的第一端连接至第一节点PU。第一电容C1的第二端连接至第一输出端Vout。
移位寄存器200还可以包括第二输出电路203。第二输出电路203可以包括第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10。第七晶体管T7的控制级和第一级均连接至第二电压端Vdd。第七晶体管T7的第二级连接至第九晶体管T9的第一级。第八晶体管T8的控制级连接至第七晶体管T7的第二级。第八晶体管T8的第一级连接至第二电压端Vdd。第八晶体管T8的第二级连接至第二节点PD。第二节点PD连接至第二输出端SW。第九晶体管T9的控制级连接至第一节点PU。第九晶体管T9的第一级连接至第七晶体管的第二级。第九晶体管T9的第二级连接至第一电压端Vss。第十晶体管T10的控制级连接至第一节点PU。第十晶体管T10的第一级连接至第二节点PD。第十晶体管T10的第二级连接至第一电压端Vss。
移位寄存器200还可以包括控制电路204。控制电路204可以包括第五晶体管T5、第六晶体管T6和第十二晶体管T12。第五晶体管T5的控制级连接至第二节点PD。第五晶体管T5的第一级连接至第一节点PU。第五晶体管T5的第二级连接至第一电压端Vss。第六晶体管T6的控制级连接至第二节点PD。第六晶体管T6的第一级连接至第一输出端Vout。第六晶体管T6的第二级连接至第一电压端Vss。第十二晶体管T12的控制级连接至第二节点PD。第十二晶体管T12的第一级连接至第三输出端Out_C。第十二晶体管T12的第二级连接至第一电压端Vss。
移位寄存器200还可以包括复位电路205。复位电路205可以包括第二晶体管T2和第四晶体管T4。第二晶体管T2的控制级连接至复位端Rst。第二晶体管T2的第一级连接至第一节点PU。第二晶体管T2的第二级连接至第一电压端Vss。第四晶体管T4的控制级连接至复位端Rst。第四晶体管T4的第一级连接至第一输出端Vout。第四晶体管T4的第二级连接至第一电压端Vss。
根据本公开实施例提供的移位寄存器通过仅仅栅极驱动电路为AMOLED像素电路提供两个驱动信号，省去了在相关技术中的栅极驱动电路中的独立信号线的使用，有助于实现显示面板的窄边框设计。
根据本公开实施例的另一方面，提供了一种移位寄存器的驱动方法，可以应用于本公开实施例的移位寄存器。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。
图3示出了根据本公开实施例的移位寄存器的驱动方法300的示意性流程图。
如图3中所示，根据本公开实施例的移位寄存器的驱动方法300可以包括以下步骤。
步骤S301，在第一阶段，在输入端处的输入信号为第二电平时，输入电路将输入信号传输至第一节点，以及在第一节点为第二电平时，第一输出电路将在时钟端接收的时钟信号的第一电平传输至第一输出端和第三输出端，第二输出电路将第一电压端的第一电平传输至第二节点和第二输出端。
步骤S302，在第二阶段，在所述第一节点为第二电平时，在时钟信号为第二电平时，第一输出电路将时钟信号的第二电平传输至第一输出端和第三输出端。在该阶段中，第一节点保持为第二电平，以及第二输出电路保持将第一电压端的第一电平传输至第二节点和第二输出端。
步骤S303，在第三阶段，在复位端处的复位信号为第二电平时，复位电路将第一电压端的第一电平传输至第一输出端和第一节点， 在第一节点为第一电平时，第二输出电路将第二电压端的第二电平传输至第二节点和第二输出端，以及在第二节点为第二电平时，控制电路将第一电压端的第一电平传输至第一节点、第一输出端和第三输出端。
接下来将参考图2、图3和图4来详细描述根据本公开实施例的移位寄存器的操作。为例便于描述，以下示例中以所有开关晶体管均为N型晶体管、第一电平为低电平且第二电平为高电平为例进行描述。
图4示出了根据本公开实施例的移位寄存器的一种示意性操作时序图。
如图4中所示，在T0时段(T0例如是在行扫描时有效开启的最小时间间隔1H)，输入信号Input为高电平，第一晶体管T1导通，第一节点PU的电平开始升高到高电平。由于第一节点PU为高电平，所以第九晶体管T9和第十晶体管T10导通，将第一电压端Vss的低电平通过第十晶体管T10传输至第二节点PD，进而传输至第二输出端SW。同时，由于第一节点PU为高电平，第十一晶体管T11和第十三晶体管T13导通，将时钟端Clk的时钟信号分别传输至第一输出端Vout和第三输出端Out_C。由于此时时钟信号为低电平，第一输出端Vout和第三输出端Out_C也为低电平。在该时段T0，第一输出端Vout为低电平，第二输出端SW为低电平，第三输出端Out_C也为低电平。
在此之后，在T1（例如，2H）时段，第一节点PU保持为高电平，时钟端Clk的时钟信号为高电平。由于第一节点PU为高电平，第十一晶体管T11和第十三晶体管T13保持导通，将时钟端Clk的时钟信号分别传输至第一输出端Vout和第三输出端Out_C。由于此时时钟信号为高电平，第一输出端Vout和第三输出端Out_C也为高电平。同时，由于第一节点PU仍然为高电平，所以第九晶体管T9和第十晶体管T10保持导通，将第一电压端Vss的低电平通过第十晶体管T10传输至第二节点PD，进而传输至第二输出端SW。在该时段T1，第一输出端Vout为高电平，第二输出端SW为低电平，第三输出端Out_C也为高电平。
在此之后，在T2时段，复位端Rst的复位信号变为高电平。因此，第二晶体管T2导通，将第一节点PU复位为低电平。此时，由于第二电压端Vdd的电平为高电平，第七晶体管T7导通，进而使第八晶体管T8导通,将第二电压端Vdd的电平传输至第二节点PD，再传输至第二输出端SW。同时，由于第二节点PD为高电平，第六晶体管T6和第十二晶体管T12导通，进而使第一电压端Vss的电平传输至第一输出端Vout和第三输出端Out_C。在该时段T2，第一输出端Vout为低电平，第二输出端SW为高电平，第三输出端Out_C也为低电平。
根据本公开，T0时段、T1时段和T2时段根据实际的信号切换所需时间进行选择，以在信号切换时不产生相互干扰为依据。在实践中，T2时段（即OLED发光阶段）要远远长于T0时段和T1时段。需要说明的是，尽管在图4中以1H作为时间基准进行描述，但是本领域技术人员可以意识到，T0时段、T1时段和T2时段也可以以其他时间作为时间基准，本公开对此不做限定。
根据本公开实施例提供的移位寄存器的驱动方法通过仅仅栅极驱动电路为AMOLED像素电路提供两个驱动信号，省去了在相关技术中的栅极驱动电路中的独立信号线的使用，有助于实现显示面板的窄边框设计。
根据本公开实施例,还提供了一种栅极驱动电路。所述栅极驱动电路可以包括N个级联的根据本公开实施例的移位寄存器，N可以为大于等于3的整数。在根据本公开实施例的栅极驱动电路中，N个移位寄存器的第m个移位寄存器的第三输出端Out_C连接至N个移位寄存器的第m+2个移位寄存器的输入端Input，m为整数且1≤m≤N-2，并且N个移位寄存器的第n个移位寄存器的复位端Rst连接至N个移位寄存器的第n+2个移位寄存器的第三输出端Out_C，n为整数且1≤n≤N-2。
图5示出了根据本公开实施例的栅极驱动电路中的移位寄存器的一种示意性级联方式。为了便于说明，图5仅仅示出了所述栅极驱动电路的前四级移位寄存器（即，第一级移位寄存器SR1至第四级的移位寄存器SR4）。但是，本领域技术人员可以据此清楚地意识到栅极驱动电路中其他级的移位寄存器的级联方式。
如图5中所示，只有第一级和第二级的移位寄存器的输入端Input所接收的信号为起始帧信号STV（StarT Voltage）。从第三级的移位寄存器开始，移位寄存器的输入端Input所接收的信号来自前面的移位寄存器的第三输出端Out_C。例如，第三级移位寄存器的输入端Input所接收的信号来自第一级移位寄存器的第三输出端Out_C。第四级移位寄存器的输入端Input所接收的信号来自第二级移位寄存器的第三输出端Out_C。此外，如图5中所示，从第一级的移位寄存器开始，移位寄存器的复位端Rst所接收的信号来自后面的移位寄存器的第三输出端Out_C。例如，第一级移位寄存器的复位端Rst所接收的信号来自第三级移位寄存器的第三输出端Out_C。第二级移位寄存器的复位端Rst所接收的信号来自第四级移位寄存器的第三输出端Out_C。至于栅极驱动电路中的最后两级移位寄存器，其复位端Rst所接收的信号可以根据实际需要进行设定，本公开对此不做限定。
此外，如图5中所示，第一级移位寄存器SR1至第四级移位寄存器SR4的第二电压端都连接至信号线Vdd。第一级移位寄存器SR1至第四级移位寄存器SR4的第一电压端都连接至信号线Vss。第一级移位寄存器SR1的第一输出端Vout连接至信号线Vout_1。第二级移位寄存器SR2的第一输出端Vout连接至信号线Vout_2。第三级移位寄存器SR3的第一输出端Vout连接至信号线Vout_3。第四级移位寄存器SR4的第一输出端Vout连接至信号线Vout_4。第一级移位寄存器SR1的第二输出端SW连接至信号线SW_1。第二级移位寄存器SR2的第二输出端SW连接至信号线SW_2。第三级移位寄存器SR3的第二输出端SW连接至信号线SW_3。第四级移位寄存器SR4的第二输出端SW连接至信号线SW_4。
为了简便，图5中仅仅示出了一条时钟信号线Clkn来表示第一级移位寄存器SR1至第四级移位寄存器SR4的时钟端的输入（Clk1，Clk2，Clk3，Clk4）。本领域技术人员可以意识到，时钟信号线的数量可以不限于4条，而是可以根据实际需要进行设定。图6示出了如图5中所示的栅极驱动电路中的移位寄存器的一种示意性信号时序图。
如图6中所示，对于第一级移位寄存器SR1而言，在t0时段，如前所述，由于其输入端Input的输入信号STV为高电平并且其时钟端Clk的时钟信号Clk1为低电平，所以其第一输出端Vout的输出信号Vout_1为低电平，其第二输出端SW的输出信号SW_1为低电平。在t1+t2时段，如前所述，由于第一级移位寄存器SR1的时钟端Clk的时钟信号Clk1变为高电平，所以其第一输出端Vout的输出信号Vout_1为高电平，其第二输出端SW的输出信号SW_1为低电平。从t3时段起至例如t5，如下所述，由于第三级移位寄存器SR3的时钟端Clk的时钟信号Clk3变为高电平，所以其第一输出端Vout的输出信号Vout_1和其第三输出端Out_C（图6中未示出）的输出信号都变为高电平。由于第三级移位寄存器SR3的第三输出端Out_C的输出信号作为第一级移位寄存器SR1的复位端Rst的输入信号，所以此时，第一级移位寄存器SR1的复位端Rst的输入信号为高电平。如前所述，这将使得第一级移位寄存器SR1的第一输出端Vout的输出信号Vout_1为低电平，其第二输出端SW的输出信号SW_1为高电平。此后，如果第一级移位寄存器SR1的输入端Input的输入信号再次为高电平，则重复前述过程。
对于第二级移位寄存器SR2而言，与第一级移位寄存器SR1不同，在t1时段，第二级移位寄存器SR2的输入端Input的输入信号STV（未示出）才为高电平并且其时钟端Clk的时钟信号Clk2才为低电平。因此，第二级移位寄存器SR2的各种变化比第一级移位寄存器延迟1H。即，在t1时段，第二级移位寄存器SR2的第一输出端Vout的输出信号Vout_2为低电平，其第二输出端SW的输出信号SW_2为低电平。在t2+t3时段，第二级移位寄存器SR2的第一输出端Vout的输出信号Vout_2为高电平，其第二输出端SW的输出信号SW_2为低电平。从t4时段起，第二级移位寄存器SR2的第一输出端Vout的输出信号Vout_2为低电平，其第二输出端SW的输出信号SW_2为高电平。
对于第三级移位寄存器SR3而言，其输入端Input的输入信号变为第一级移位寄存器SR1的第三输出端Out_C的输出,而不是STV。在t2时段，与第一级移位寄存器SR1的第三输出端Out_C对应的第一级移位寄存器SR1的第一输出端Vout的输出信号Vout_1为高电平，第三级移位寄存器SR3的时钟端Clk的时钟信号Clk3为低电平，所以其第一输出端Vout的输出信号Vout_3为低电平，其第二输出端SW的输出信号SW_3为低电平。在t3+t4时段，如前所述，由于第一级移位寄存器SR3的时钟端Clk的时钟信号Clk3变为高电平，所以其第一输出端Vout的输出信号Vout_3为高电平，其第二输出端SW的输出信号SW_3为低电平。与第一级移位寄存器SR1类似，从t5时段开始，第三级移位寄存器SR3的复位端Rst的输入信号将为高电平。因此，此时，第三级移位寄存器SR3的第一输出端Vout的输出信号Vout_3变为低电平，其第二输出端SW的输出信号SW_3为高电平。
其他级的移位寄存器的电平变化以此类推。
根据本公开实施例提供的栅极驱动电路通过仅仅栅极驱动电路为AMOLED像素电路提供两个驱动信号，省去了在相关技术中的栅极驱动电路中的独立信号线的使用，有助于实现显示面板的窄边框设计。
图7示出了根据本公开实施例的AMOLED子像素单元的示意性电路图。所述 AMOLED子像素单元可以利用根据本公开实施例的移位寄存器和栅极驱动电路进行驱动。 为了方便叙述，下文以薄膜晶体管都为N型薄膜晶体管进行说明，但是其也可以为P型薄 膜晶体管。如图7中所示，所述AMOLED子像素单元可以包括4个薄膜晶体管(Thin FilmTransistor，TFT)和1个电容。第一薄膜晶体管M1和第三薄膜晶体管M3的栅极均与信号 线Vout_N(可以被称作行扫描信号线)相连。第三薄膜晶体管M3的漏极与数据信号线 I_data相连。第三薄膜晶体管M3的源极和第一薄膜晶体管M1的漏极均与节点A(在本文 中，可以称作第三节点)相连。第一薄膜晶体管M1的源极与第二薄膜晶体管M2的栅极相 连。第二薄膜晶体管M2的漏极与节点B(在本文中，可以称作第四节点)相连。第二薄膜 晶体管M2的源极与低电平电压源VSS相连。电容C的一端与第二薄膜晶体管M2的栅极 相连，另一端与第二薄膜晶体管M2的源极相连。OLED器件的阴极与节点B相连。OLED 器件的阳极与第四薄膜晶体管M4的源极相连。第四薄膜晶体管M4的漏极与高电平电压源 VDD相连。第四薄膜晶体管M4的栅极与信号线SW_N(可以被称作控制信号线)相连。 另外，OLED器件的阴极与第三薄膜晶体管M3的源极间由导线AB直接连接。根据本公开 实施例，信号线Vout_N的信号来自根据本公开实施例的栅极驱动电路中的第n级移位寄存 器的第一输出端Vout，以及信号线SW_N的信号来自根据本公开实施例的栅极驱动电路中 的第n级移位寄存器的第二输出端SW，其中1≤n≤N，N为正整数并且为栅极驱动电路中 的移位寄存器的总级数。
根据本公开实施例的AMOLED子像素单元，除了数据信号I_data之外，子像素单元的另外两个驱动信号都通过栅极驱动电路提供，从而省去了在相关技术中的位于栅极驱动电路之外的独立信号线的使用，有助于实现显示面板的窄边框设计。
图8示出了如图7中所示的AMOLED子像素单元的一种示意性驱动时序图。
如图8中所示，对于子像素单元的驱动主要包括三个阶段。在T0时段，如前所述，第N级移位寄存器的第一输出端Vout的输出信号Vout_N为低电平，第n级移位寄存器的第二输出端SW的输出信号SW_N为低电平。此时，以第n级移位寄存器的第二输出端SW的输出信号SW_N作为输入的AMOLED子像素单元中的第四薄膜晶体管M4的栅极也为低电平。这使得与第四薄膜晶体管M4相连的OLED关闭。因此，T0时段也被称作OLED关闭阶段。
在T1时段，如前所述，第N级移位寄存器的第一输出端Vout的输出信号Vout_N变为高电平，第n级移位寄存器的第二输出端SW的输出信号SW_N保持为低电平。在该阶段，由于输出信号Vout_N为高电平，所以AMOLED子像素单元中的第一薄膜晶体管M1和第三薄膜晶体管M3导通。同时，由于第四薄膜晶体管M4的栅极信号SW_N仍然为低电平，因此第四薄膜晶体管M4仍然关断。此时，无电流通过OLED，因此OLED不工作，即处于不发光状态。同时，由于第一薄膜晶体管M1和第三薄膜晶体管M3导通，数据信号I_data(例如，预先设定的驱动像素亮度的电流值)将经过第三薄膜晶体管M3和第一薄膜晶体管M1输出到第二薄膜晶体管M2的栅极，对电容C进行充电，从而逐渐使得第二薄膜晶体管M2导通。同时数据信号I_data的部分将经过节点A和B到达第二薄膜晶体管M2。随着时间增加，电容C充电达到饱和，此时数据信号I_data将全部流过节点A和B点，最后再全部流过第二薄膜晶体管 M2的漏极和源极。这时，控制第二薄膜晶体管M2导通的电压Vgs（即第二薄膜晶体管M2的栅极与源极间的压差），通过第二薄膜晶体管M2的自调整预先写入在电容C的两端，且同时使得通过第二薄膜晶体管M2的电流满足预先设定的I_data值。这为后续OLED正确发光做好准备。 因此，T1阶段也被称为写入/补偿阶段。
在T2时段，如前所述，第N级移位寄存器的第一输出端Vout的输出信号Vout_N变为低电平，第n级移位寄存器的第二输出端SW的输出信号SW_N变为高电平。因此，第一薄膜晶体管M1和第三薄膜晶体管M3关闭，第四薄膜晶体管M4导通。由于电容C的两端无放电回路，因此第二薄膜晶体管M2的栅级和源级的电压保持，即第二薄膜晶体管M2的导通状态保持。由于第四薄膜晶体管M4导通，所以通过第二薄膜晶体管M2的自调整，使得最终流过OLED的电流就是如前所述的值I_data。此时，OLED处于发光状态。根据本公开，OLED发光状态会保持，一直到下一帧的Vout_N高电平到来为止。因此，T3时段也被称为OLED发光阶段。
根据本公开实施例的AMOLED子像素单元，除了数据信号I_data之外，子像素单元的另外两个驱动信号都通过栅极驱动电路本身提供，从而省去了在相关技术中位于栅极驱动电路之外的独立信号线的使用，有助于实现显示面板的窄边框设计。
图9示出了根据本公开实施例的显示装置900的示意性方框图。根据本公开实施例的显示装置900可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
如图9中所示，显示装置900可以包括根据本公开实施例的栅极驱动电路910和像素电路902。像素电路902可以包括多个子像素单元9011、9012、901a、9021、9022、902a、90b1、90b2、……、90ba，其中a和b都为正整数。所述多个子像素单元可以以阵列的形式排列。每个子像素单元可以连接至一条行扫描信号线和一条控制信号线。根据本公开实施例，与每个子像素单元连接的行扫描信号线可以连接至栅极驱动电路901中对应的移位寄存器的第一输出端，并且与该子像素单元连接的控制信号线可以连接至该对应移位寄存器的第二输出端。
根据本公开实施例提供的显示装置通过仅仅栅极驱动电路为AMOLED像素电路提供两个驱动信号，省去了在相关技术中的栅极驱动电路中的独立信号线的使用，有助于实现显示面板的窄边框设计。
以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开。在不背离本公开的精神和原则的情况下，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (13)

1.一种移位寄存器，包括：
输入电路，连接至输入端和第一节点，被配置成响应于所述输入端的输入信号而将输入信号传输至第一节点；
第一输出电路，连接至时钟端、第一节点、第一输出端和第三输出端，被配置成响应于所述第一节点的电位和时钟端处接收的时钟信号，将时钟信号传输至第一输出端和第三输出端；
复位电路，连接至复位端、第一电压端、第一节点和第一输出端，被配置成响应于复位端处接收的复位信号，将第一电压端的第一电平传输至第一输出端和第一节点；
第二输出电路，连接至第一节点、第一电压端、第二电压端和第二节点，被配置为响应于第一节点的电位，将第一电压端的第一电平传输至第二节点和第二输出端，以及响应于第一节点的电位，将第二电压端的第二电平传输至第二节点和第二输出端，其中，第二节点连接至第二输出端；以及
控制电路，连接至第一节点、第二节点、第一电压端、第一输出端和第三输出端，被配置成响应于第二节点的电位，将第一电压端的第一电平传输至第一节点、第一输出端和第三输出端。
2.根据权利要求1所述的移位寄存器，其中，所述第二输出电路包括第七晶体管、第八晶体管、第九晶体管和第十晶体管；
第七晶体管的控制级和第一级连接至第二电压端；
第八晶体管的控制级连接至第七晶体管的第二级，第一级连接至第二电压端，第二级连接至第二节点；
第九晶体管的控制级连接至第一节点，第一级连接至第七晶体管的第二级，第二级连接至第一电压端；以及
第十晶体管的控制级连接至第一节点，第一级连接至第二节点，第二级连接至第一电压端。
3.根据权利要求1或2所述的移位寄存器，其中，所述控制电路包括第五晶体管、第六晶体管和第十二晶体管；
第五晶体管的控制级连接至第二节点，第一级连接至第一节点，第二级连接至第一电压端；
第六晶体管的控制级连接至第二节点，第一级连接至第一输出端，第二级连接至第一电压端；以及
第十二晶体管的控制级连接至第二节点，第一级连接至第三输出端，第二级连接至第一电压端。
4.根据权利要求1或2所述的移位寄存器，其中，所述第一输出电路包括第三晶体管、第十一晶体管和第一电容；
第三晶体管的控制级连接至第一节点，第一级连接至时钟端，第二级连接至第一输出端；
第十一晶体管的控制级连接至第一节点，第一级连接至时钟端，第二级连接至第三输出端；以及
第一电容的第一端连接至第一节点，第二端连接至第一输出端。
5.根据权利要求1或2所述的移位寄存器，其中，所述复位电路包括第二晶体管和第四晶体管；
第二晶体管的控制级连接至复位端，第一级连接至第一节点，第二级连接至第一电压端；以及
第四晶体管的控制级连接至复位端，第一级连接至第一输出端，第二级连接至第一电压端。
6.根据权利要求1或2所述的移位寄存器，其中，所述输入电路包括第一晶体管，第一晶体管的控制级和第一级连接至输入端，第二级连接至第一节点。
7.一种栅极驱动电路，包括：
N个级联的根据权利要求1-6中任一项所述的移位寄存器，N为大于等于3的整数，其中N个移位寄存器的第m个移位寄存器的第三输出端连接至N个移位寄存器的第m+2个移位寄存器的输入端，m为整数且1≤m≤N-2，并且其中N个移位寄存器的第n个移位寄存器的复位端连接至N个移位寄存器的第n+2个移位寄存器的第三输出端，n为整数且1≤n≤N-2。
8.一种子像素单元，连接至一条行扫描信号线和一条控制信号线，其中，所述行扫描信号线连接至如权利要求1-6中任一项所述的移位寄存器的第一输出端，以及所述控制信号线连接至如权利要求1-6中任一项所述的移位寄存器的第二输出端。
9.根据权利要求8所述的子像素单元，其中，所述子像素单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第二电容和发光二极管，其中，
第一薄膜晶体管的控制级连接至所述行扫描信号线，第一薄膜晶体管的第一级连接至第二薄膜晶体管的控制级，以及第二级连接至第三节点；
第二薄膜晶体管的第一级连接至第一电压源，以及第二级连接至第四节点；
第三薄膜晶体管的控制级连接至所述行扫描信号线，第一级连接至第三节点，以及第二级连接至数据信号线；
第四薄膜晶体管的控制级连接至控制信号线，第一级连接至发光二极管，以及第二级连接至第二电压源；
第二电容的第一端连接至第二薄膜晶体管的控制级，以及第二端连接至第二薄膜晶体管的第一级；以及
发光二极管的第一级连接至第四薄膜晶体管的第一级，以及其第二级连接至第四节点；
其中，所述第三节点与所述第四节点由导线直接连接。
10.根据权利要求9所述的子像素单元，其中，所述发光二极管是有源矩阵有机发光二极管。
11.一种显示装置，包括根据权利要求7所述的栅极驱动电路。
12.根据权利要求11所述的显示装置，还包括像素电路，其中所述像素电路包括多个根据权利要求8-10中任一项所述的子像素单元，每个子像素单元连接至一条行扫描信号线和一条控制信号线，以及其中，与每个子像素单元连接的行扫描信号线连接至栅极驱动电路的对应移位寄存器的第一输出端，并且与该子像素单元连接的控制信号线连接至该对应移位寄存器的第二输出端。
13.一种驱动根据权利要求1-6中任一项所述的移位寄存器的方法，包括：
在第一阶段，在输入端处的输入信号为第二电平时，输入电路将输入信号传输至第一节点，以及在第一节点为第二电平时，第一输出电路将在时钟端接收的时钟信号的第一电平传输至第一输出端和第三输出端，第二输出电路将第一电压端的第一电平传输至第二节点和第二输出端；
在第二阶段，在所述第一节点为第二电平时，响应于时钟信号为第二电平，第一输出电路将时钟信号的第二电平传输至第一输出端和第三输出端；以及
在第三阶段，在复位端处的复位信号为第二电平时，复位电路将第一电压端的第一电平传输至第一输出端和第一节点， 在第一节点为第一电平时，第二输出电路将第二电压端的第二电平传输至第二节点和第二输出端，以及在第二节点为第二电平时，控制电路将第一电压端的第一电平传输至第一节点、第一输出端和第三输出端。
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